TWI620302B

TWI620302B - 半導體結構及其操作方法

Info

Publication number: TWI620302B
Application number: TW106118601A
Authority: TW
Inventors: 陳永初
Original assignee: 旺宏電子股份有限公司
Priority date: 2017-06-06
Filing date: 2017-06-06
Publication date: 2018-04-01
Also published as: TW201904009A

Abstract

一種半導體結構，包括第一防護環與第二防護環。第一防護環位於基底中。第一防護環包括交替排列的多個第一摻雜區與多個第二摻雜區。第一摻雜區與第二摻雜區互為不同導電型。第二防護環位於第一防護環旁。第二防護環包括交替排列的多個第三摻雜區與多個第四摻雜區以及多個罩幕層。各第三摻雜區對應於各第二摻雜區。各第四摻雜區對應於各第一摻雜區。第三摻雜區與第一摻雜區為相同導電型且交錯配置。罩幕層分別配置於第三摻雜區與第四摻雜區之間的基底上。

Description

半導體結構及其操作方法

本發明是有關於一種半導體結構及其操作方法，且特別是有關於一種具備靜電放電(ElectroStatic Discharge，ESD)保護能力的半導體結構及其操作方法。

靜電放電(ESD)是電荷在非導體或未接地的導體上累積後，經由放電路徑，在短時間內快速移動放電的現象。靜電放電會造成積體電路中的電路之損害。例如，人體、封裝積體電路的機器或測試積體電路的儀器都是常見的帶電體，當上述帶電體與晶片接觸時，即有可能向晶片放電。靜電放電的瞬間功率可能造成晶片中的積體電路損壞或失效。

因為和現有的CMOS製程相容，延伸汲極金氧半電晶體(Extended Drain MOSFET，ED MOSFET)、橫向雙擴散金氧半電晶體(Lateral double-diffused MOSFET，LD MOSFET)以及減少表面電場(Reduced Surface Field，RESURF)被廣泛地應用在功率半導體元件(Power Semiconductor Device)中。在功率半導體元件領域中，具有低導通狀態電阻(On-State Resistance)的MOS常被用來當作開關。然而，電流僅流經在低導通狀態電阻的MOS表面，其使得ESD放電路徑受到限制且不容易改善ESD效能。此外，具有高崩潰電壓(Breakdown Voltage，BV)的MOS也具有較高的觸發電壓(Trigger Voltage)，其導致MOS損害的風險增高。在功率半導體元件領域中，上述兩者考量在改善靜電放電保護的效能上是個極大的挑戰。

本發明提供一種具備靜電放電保護能力的半導體結構及其操作方法，其可在一給定的晶片面積下，提升靜電放電保護的效能。

本發明提供一種半導體結構，包括第一防護環與第二防護環。第一防護環位於基底中。第一防護環包括交替排列的多個第一摻雜區與多個第二摻雜區。第一摻雜區與第二摻雜區互為不同導電型。第二防護環位於第一防護環旁。第二防護環包括交替排列的多個第三摻雜區與多個第四摻雜區以及多個罩幕層。各第三摻雜區對應於各第二摻雜區。各第四摻雜區對應於各第一摻雜區。第三摻雜區與第一摻雜區為相同導電型且交錯配置。罩幕層分別配置於第三摻雜區與第四摻雜區之間的基底上。

本發明提供一種半導體結構的操作方法，其步驟如下。將靜電放電保護元件的一端藉由半導體元件耦接至焊墊，並將靜電放電保護元件的另一端耦接至接地端。靜電放電保護元件包括相互並聯的第一防護環、第二防護環以及第三防護環。當焊墊出現靜電訊號時，靜電訊號經由第一防護環、第二防護環以及第三防護環導通至接地端。

基於上述，本發明藉由將相互並聯的第一防護環、第二防護環以及第三防護環所構成的靜電放電保護元件耦接至焊墊與接地端之間，並將半導體元件耦接至第二防護環。當焊墊出現靜電訊號時，靜電訊號可經由第一防護環、第二防護環以及第三防護環導通至接地端，以避免半導體元件(亦即內部電路)損壞。因此，在不需要增加晶片面積下，本發明之半導體結構可提升靜電放電保護的效能。另外，本發明藉由將N型導電型摻雜區與P型導電型摻雜區交替配置，以形成更多的p/n接面，進而提升本發明之半導體結構的二次崩潰電流。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

1、10a~10j‧‧‧半導體結構

102、104、106‧‧‧隔離結構

108‧‧‧第一罩幕層

108a‧‧‧介電層

108b‧‧‧導體層

118‧‧‧第二罩幕層

200、200a~200j‧‧‧靜電放電保護元件

208‧‧‧罩幕結構

210、210a~210j‧‧‧第一防護環

212‧‧‧第一井區

214‧‧‧第一摻雜區

214a、214b‧‧‧子第一摻雜區

216‧‧‧第二摻雜區

216a、216b‧‧‧子第二摻雜區

220、220a~220j‧‧‧第二防護環

222‧‧‧第二井區

224‧‧‧第三摻雜區

224a、224b‧‧‧子第三摻雜區

226‧‧‧第四摻雜區

226a、226b‧‧‧子第四摻雜區

230、230a~230j‧‧‧第三防護環

232‧‧‧第三井區

233、234‧‧‧第五摻雜區

234a、234b‧‧‧子第五摻雜區

236‧‧‧第六摻雜區

236a、236b‧‧‧子第六摻雜區

242‧‧‧第七摻雜區

244‧‧‧距離

300‧‧‧半導體元件

400‧‧‧焊墊

D‧‧‧汲極

G‧‧‧閘極結構

S‧‧‧源極

GND‧‧‧接地端

GND/NMOS Drain‧‧‧接地端/NMOS汲極端

L‧‧‧長度

X、Y、Z‧‧‧方向

圖1是依照本發明一實施例的一種半導體結構的等效電路圖。

圖2至圖5分別是依照本發明之第一至第四實施例所繪示之半導體結構的上視示意圖。

圖6是依照本發明之第五實施例所繪示之半導體結構的上視示意圖。

圖7A至圖7E分別是圖6的半導體結構之A-A’線、B-B’線、C-C’線、D-D’線以及E-E’線的剖面示意圖。

圖8至圖12分別是依照本發明之第六至第十實施例所繪示之半導體結構的上視示意圖。

圖13A是習知的半導體結構之ESD測試結果的電壓電流圖。

圖13B是本發明之第二實施例的半導體結構之ESD測試結果的電壓電流圖。

參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之標號表示相同或相似之元件，以下段落將不再一一贅述。

圖1是依照本發明一實施例的一種半導體結構的等效電路圖。

請參照圖1，本實施例提供一種半導體結構1，其包括靜電放電保護元件200以及半導體元件300。靜電放電保護元件200位於半導體元件300與一接地端GND之間。詳細地說，靜電放電保護元件200包括相互並聯的第一防護環210、第二防護環220以及第三防護環230，其中第二防護環220配置在第一防護環210與第三防護環230之間。靜電放電保護元件200的一端經由半導體元件300電性連接至焊墊400；而靜電放電保護元件200的另一端電性連接至接地端GND。具體來說，半導體元件300的汲極耦接至保護元件200；半導體元件300的源極耦接至另一個接地端GND或是其他電晶體(例如是NMOS電晶體)的汲極。

在本實施例中，靜電放電保護元件200可在不影響半導體元件300(亦即內部電路)正常操作的前提下，避免來自焊墊400的靜電訊號對半導體元件300造成損害。舉例來說，當靜電放電事件發生時，來自焊墊400的靜電訊號將會促使第一防護環210、第二防護環220以及第三防護環230導通至接地端GND。另一方面，當訊號被供應至焊墊400時，半導體元件300將正常操作。

以下將根據不同實施例的半導體結構來說明。基本上，不同實施例的半導體結構的靜電放電保護元件、半導體元件以及焊墊之間的配置類似圖1的配置，以下實施例的不同之處在於：靜電放電保護元件的防護環的配置的不同。

請參照圖2，第一實施例的半導體結構10a包括基底100、靜電放電保護元件200a以及半導體元件300。靜電放電保護元件200a以及半導體元件300位於基底100上。靜電放電保護元件200a位於半導體元件300旁。詳細地說，靜電放電保護元件200a包括第一防護環210a、第二防護環220a以及第三防護環230a。第二防護環220a位於第一防護環210a與第三防護環230a之間。雖然圖2所繪示的靜電放電保護元件200a僅位於半導體元件300的一側，但本發明不以此為限。在其他實施例中，靜電放電保護元件200a亦可位於半導體元件300的兩側，或者是圍繞整個半導體元件300。

第一防護環210a包括具有P型導電型的第一井區212、具有P型導電型的多個第一摻雜區214以及具有N型導電型的多個第二摻雜區216。第一摻雜區214與第二摻雜區216皆位於第一井區212中。第一摻雜區214與第二摻雜區216沿著Y方向交替排列。

第二防護環220a包括具有N型導電型的第二井區222、具有P型導電型的多個第三摻雜區224、具有N型導電型的多個第四摻雜區226以及第一罩幕層108。第三摻雜區224與第四摻雜區226皆位於第二井區222中。第三摻雜區224與第四摻雜區226沿著Y方向交替排列。值得注意的是，第三摻雜區224對應於第二摻雜區216；而第四摻雜區226對應於第一摻雜區214。也就是說，第三摻雜區224在YZ平面的正投影與第二摻雜區216在YZ平面的正投影重疊；而第四摻雜區226在YZ平面的正投影與第一摻雜區214在YZ平面的正投影重疊。從另一角度來說，第三摻雜區224與第一摻雜區214彼此交錯配置且呈一鋸齒狀(zig-zag)排列。相似地，第四摻雜區226與第二摻雜區216也是彼此交錯配置且呈一鋸齒狀排列。另外，第一罩幕層108分別配置於第三摻雜區224與第四摻雜區226之間的基底100上。第一罩幕層108可用以作為摻雜製程的罩幕，使得第三摻雜區224與第四摻雜區226精確地對準並形成在預定位置上，進而提升本實施例的半導體結構10a的ESD效能。

第三防護環230a包括P型導電型的第三井區232以及具有P型導電型的第五摻雜區233。第五摻雜區233位於第三井區232中，且沿著Y方向延伸。也就是說，第五摻雜區233在YZ平面的正投影與第三摻雜區224以及第四摻雜區226在YZ平面的正投影重疊。

另外，第一實施例的半導體結構10a更包括具有N型導電型的第七摻雜區242，其位於第一防護環210a與第二防護環220a之間。詳細地說，第七摻雜區242位於第二井區222中，且沿著Y方向延伸。在一實施例中，第七摻雜區242為電性浮置。

在本實施例中，半導體元件300可例如是欲保護的內部電路，以避免靜電放電所造成的損壞。舉例來說，半導體元件300包括延伸汲極金氧半電晶體(ED MOSFET)、橫向雙擴散金氧半電晶體(LD MOSFET)、輕摻雜汲極金氧半電晶體(Lightly doped drain MOSFET，LDD MOSFET)、雙重擴散汲極金氧半電晶體(Double Diffusion Drain MOSFET，DDD MOSFET)或其組合。

請參照圖3，基本上，第二實施例的半導體結構10b與第一實施例的半導體結構10a相似。上述兩者不同之處在於：第二實施例的第一防護環210a包括兩個子第二摻雜區216a、216b。兩個子第二摻雜區216a、216b互為不同導電型。也就是說，靠近第三摻雜區224的子第二摻雜區216a為N型導電型；而遠離第三摻雜區224的子第二摻雜區216b為P型導電型。

請參照圖4，基本上，第三實施例的半導體結構10c與第二實施例的半導體結構10b相似。上述兩者不同之處在於：第三實施例的第一防護環210c包括兩個子第一摻雜區214a、214b。兩個子第一摻雜區214a、214b互為不同導電型。也就是說，靠近第四摻雜區226的子第一摻雜區214a為P型導電型；而遠離第四摻雜區226的子第一摻雜區214b為N型導電型。

請參照圖5，基本上，第四實施例的半導體結構10d與第二實施例的半導體結構10b相似。上述兩者不同之處在於：第四實施例的第三防護環230d包括具有P型導電型的多個第五摻雜區234與具有N型導電型的多個第六摻雜區236。第五摻雜區234與第六摻雜區236沿著Y方向交替排列。第五摻雜區234對應於第四摻雜區226；而第六摻雜區236對應於第三摻雜區224。也就是說，第五摻雜區234在YZ平面的正投影與第四摻雜區226在YZ平面的正投影重疊；第六摻雜區236在YZ平面的正投影與第三摻雜區224在YZ平面的正投影重疊。從另一角度來說，第五摻雜區234與第三摻雜區224彼此交錯配置且呈一鋸齒狀排列。相似地，第六摻雜區236與第四摻雜區226也是彼此交錯配置且呈一鋸齒狀排列。

圖6是依照本發明之第五實施例所繪示之半導體結構的上視示意圖。圖7A至圖7E分別是圖6的半導體結構之A-A’線、B-B’線、C-C’線、D-D’線以及E-E’線的剖面示意圖。

請參照圖6、圖7A至圖7E，從上視圖來看，第五實施例的半導體結構10e與第四實施例的半導體結構10d相似。上述兩者不同之處在於：第五實施例的第三防護環230e包括兩個子第六摻雜區236a、236b。兩個子第六摻雜區236a、236b互為不同導電型。也就是說，靠近第三摻雜區224的子第二摻雜區236a為N型導電型；而遠離第三摻雜區224的子第二摻雜區236b為P型導電型。

從剖面圖來看，在第一防護環210e中，第一摻雜區214與子第二摻雜區216a、216b皆位於第一井區212中。如圖7A與圖7B所示，第一摻雜區214與子第二摻雜區216a、216b皆電性連接至接地端GND。在一實施例中，第一摻雜區214的摻雜濃度與子第二摻雜區216a、216b的摻雜濃度可大於第一井區212的摻雜濃度。

在第二防護環220e中，第三摻雜區224與第四摻雜區226皆位於第二井區222中。如圖7A與圖7B所示，第三摻雜區224與第四摻雜區226皆電性連接至半導體元件300。具體來說，第三摻雜區224與第四摻雜區226皆電性連接至半導體元件300的一汲極D(如圖7E所示)。在一實施例中，第三摻雜區224的摻雜濃度與第四摻雜區226的摻雜濃度可大於第二井區222的摻雜濃度。

另外，第二防護環220e具有第一罩幕層108，其分別配置於第三摻雜區224與第四摻雜區226之間的基底100上。如圖7C與圖7D所示，第一罩幕層108包括介電層108a與位於介電層108a上的導體層108b。在一實施例中，介電層108a可以是氧化矽層；而導體層108b可包括多晶矽或金屬矽化物。如圖6所示，本實施例可調整第一罩幕層108的長度L，以改變半導體結構10e的BJT的增益值(即β值)，進而提升本實施例的半導體結構10e的ESD效能。在一實施例中，長度L可介於0.2μm至5μm之間。

在第三防護環230e中，第五摻雜區234與子第六摻雜區236a、236b皆位於第三井區232中。如圖7A與圖7B所示，第五摻雜區234與子第六摻雜區236a、236b皆電性連接至接地端GND。在一實施例中，第五摻雜區234的摻雜濃度與子第六摻雜區236a、236b的摻雜濃度可大於第三井區232的摻雜濃度。

另外，第五實施例的半導體結構10e更包括第七摻雜區242，其位於第二井區222中。在一實施例中，第七摻雜區242可例如是電性浮置，其與第一井區212(或第一防護環210e)與第二井區222(或第二防護環220e)之間的邊界相距一距離244。本實施例可藉由調整距離244，來改變靜電放電保護元件200e的觸發電壓，使得靜電放電保護元件200e的觸發電壓低於半導體元件 300的觸發電壓，進而保護半導體元件300並提升靜電放電保護的效能。如此一來，當靜電放電事件發生時，來自焊墊400的靜電訊號將會經由靜電放電保護元件200e導通至接地端GND，進而防止半導體元件300遭受靜電放電損害。在一實施例中，距離244可介於0μm至25μm之間。在其他實施例中，第七摻雜區242也可配置在第一井區212與第二井區222之間的邊界中。

此外，如圖7A與圖7B所示，本實施例之半導體結構10e更包括隔離結構102、104、106，以電性隔離各元件。隔離結構102位於第二防護環220e與第三防護環230e之間。隔離結構104位於第三摻雜區224e(或第四摻雜區226e)與第七摻雜區242之間。隔離結構106位於第二防護環220e與第一防護環210e之間。詳細地說，隔離結構106位於第七摻雜區242與第一摻雜區214e(或第二摻雜區216e)之間。在一實施例中，隔離結構102、104、106的材料可例如是摻雜或未摻雜的氧化矽、低應力氮化矽、氮氧化矽或其組合，其形成的方法可例如是局部區域熱氧化法(LOCOS)或是淺溝渠隔離法(STI)。

本實施例之半導體元件300包括閘極結構G與位於閘極結構G兩側的源極S與汲極D。雖然圖7E所繪示的半導體元件300具有兩個閘極結構G，其以汲極D為中心呈鏡像配置，但本發明不以此為限。在其他實施例中，半導體元件300可以是具有各種配置的半導體元件，例如ED MOSFET、LD MOSFET、LDD MOSFET、DDD MOSFET或其組合。

值得注意的是，本實施例藉由將多個具有N型導電型的摻雜區與多個具有P型導電型的摻雜區交替配置，以形成更多的p/n接面，並產生更多的雙極性電晶體(BJT)，進而提升本實施例之半導體結構的二次崩潰電流(It2)。所謂二次崩潰電流代表半導體結構到達所能承受的最大電流值，在過了此點後，半導體結構就會出現永久性的破壞而具有相當大的漏電電流，無法回復原本元件的特性。因此，提升本實施例之半導體結構的二次崩潰電流也就是提升本實施例之半導體結構的靜電放電保護的效能。

圖13A是習知的半導體結構之ESD測試結果的電壓電流圖。圖13B是本發明之第二實施例的半導體結構之ESD測試結果的電壓電流圖。

此測試是利用傳輸線脈衝產生系統(Transmission Line Pulse，TLP)來進行。請同時參照圖13A與圖13B，依此測試結果，在習知的半導體結構與第二實施例的半導體結構10b具有相同的崩潰電壓狀態(例如是BV=38V)下，習知的半導體結構的觸發電壓約為50V，第二實施例的半導體結構10b的觸發電壓約為28V。第二實施例的半導體結構10b的觸發電壓(28V)遠小於半導體結構的崩潰電壓(38V)。另外，第二實施例的半導體結構10b的TLP電流(亦即二次崩潰電流)約為習知之半導體結構的9.1倍。由此可知，本實施例之半導體結構10b具有較佳的靜電放電保護效能。

請參照圖8，基本上，第六實施例的半導體結構10f與第三實施例的半導體結構10c相似。上述兩者不同之處在於：第六實施例的第三防護環230f包括兩個子第五摻雜區234a、234b以及兩個子第六摻雜區236a、236b。兩個子第五摻雜區234a、234b互為不同導電型；而兩個子第六摻雜區236a、236b互為不同導電型。也就是說，靠近第三摻雜區224的子第二摻雜區236a為N型導電型；而遠離第三摻雜區224的子第二摻雜區236b為P型導電型。靠近第四摻雜區226的子第五摻雜區234a為P型導電型；而遠離第四摻雜區226的子第五摻雜區234b為N型導電型。

請參照圖9，基本上，第七實施例的半導體結構10g與第一實施例的半導體結構10a相似。上述兩者不同之處在於：第七實施例的半導體結構10g不包括第三防護環。也就是說，第七實施例的半導體結構10g可以是單一P型防護環結構(Single P-type guard ring structure)。

請參照圖10，基本上，第八實施例的半導體結構10h與第二實施例的半導體結構10b相似。上述兩者不同之處在於：第八實施例的半導體結構10h不包括第三防護環。

請參照圖11，基本上，第九實施例的半導體結構10i與第三實施例的半導體結構10c相似。上述兩者不同之處在於：第九實施例的半導體結構10i不包括第三防護環。

請參照圖12，基本上，第十實施例的半導體結構10j與第六實施例的半導體結構10f相似。上述兩者不同之處在於：第十實施例的第二防護環220j包括兩個子第三摻雜區224a、224b以及兩個子第四摻雜區226a、226b。兩個子第三摻雜區224a、224b互為不同導電型；而兩個子第四摻雜區226a、226b互為不同導電型。如圖12所示，靠近第一防護環210j的子第三摻雜區224b為N型導電型；而遠離第一防護環210j的子第三摻雜區224a為P型導電型。靠近第一防護環210j的子第四摻雜區226b為P型導電型；而遠離第一防護環210j的子第四摻雜區226a為N型導電型。第一防護環210j對應於第二防護環220j，使得靠近第二防護環220j的子第二摻雜區216b為P型導電型；而靠近第二防護環220j的子第一摻雜區214b為N型導電型。在此配置下，子第五摻雜區234b、234a、子第四摻雜區226a、226b、子第一摻雜區214b、214a所構成的寄生電晶體的p/n接面增加，其使得半導體結構10j的二次崩潰電流增加，進而提升本實施例之半導體結構10j的靜電放電保護的效能。

此外，本實施例之半導體結構10j更包括第二罩幕層118配置於兩個子第三摻雜區224a、224b之間以及兩個子第四摻雜區226a、226b之間的基底100上。第二罩幕層118的材料與結構類似上述第一罩幕層108，於此便不再贅述。如圖12所示，由第一罩幕層108與第二罩幕層118所構成的罩幕結構208可例如是魚骨狀結構，以分隔子第三摻雜區224a、224b以及子第四摻雜區226a、226b。以罩幕結構208當作摻雜製程的罩幕，可使得子第三摻雜區224a、224b以及子第四摻雜區226a、226b更精確地對準並形成在預定位置上，進而提升本實施例的半導體結構10j的ESD效能。

綜上所述，本發明藉由將相互並聯的第一防護環、第二防護環以及第三防護環所構成的靜電放電保護元件耦接至焊墊與接地端之間，並將半導體元件耦接至第二防護環。當焊墊出現靜電訊號時，靜電訊號可經由第一防護環、第二防護環以及第三防護環導通至接地端，以避免半導體元件(亦即內部電路)損壞。因此，在不需要增加晶片面積下，本發明之半導體結構可提升靜電放電保護的效能。另外，本發明藉由將N型導電型摻雜區與P型導電型摻雜區交替配置，以形成更多的p/n接面，進而提升本發明之半導體結構的二次崩潰電流。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims

一種半導體結構，包括：一第一防護環，位於一基底中，該第一防護環包括交替排列的多個第一摻雜區與多個第二摻雜區，其中該些第一摻雜區與該些第二摻雜區互為不同導電型；以及一第二防護環，位於該第一防護環旁，該第二防護環包括：交替排列的多個第三摻雜區與多個第四摻雜區，各該些第三摻雜區對應於各該些第二摻雜區，各該些第四摻雜區對應於各該些第一摻雜區，其中該些第三摻雜區與該些第一摻雜區為相同導電型且交錯配置；以及多個第一罩幕層，分別配置於該些第三摻雜區與該些第四摻雜區之間的該基底上。
如申請專利範圍第1項所述的半導體結構，其中該第一防護環更包括具有一P型導電型的一第一井區，具有該P型導電型的該些第一摻雜區與具有一N型導電型的該些第二摻雜區位於該第一井區中。
如申請專利範圍第2項所述的半導體結構，其中該第二防護環更包括具有該N型導電型的一第二井區，具有該P型導電型的該些第三摻雜區與具有該N型導電型的該些第四摻雜區位於該第二井區中。
如申請專利範圍第3項所述的半導體結構，其中各該些第二摻雜區包括兩個子第二摻雜區，所述兩個子第二摻雜區互為不同導電型，靠近該些第三摻雜區的所述兩個子第二摻雜區之一者為N型導電型，或是其中各該些第一摻雜區包括兩個子第一摻雜區，所述兩個子第一摻雜區互為不同導電型，靠近該些第四摻雜區的所述兩個子第一摻雜區之一者為P型導電型。
如申請專利範圍第3項所述的半導體結構，其中各該些第二摻雜區包括兩個子第二摻雜區，所述兩個子第二摻雜區互為不同導電型，靠近該第二防護環的所述兩個子第二摻雜區之一者為P型導電型，各該些第一摻雜區包括兩個子第一摻雜區，所述兩個子第一摻雜區互為不同導電型，靠近該第二防護環的所述兩個子第一摻雜區之一者為N型導電型，各該些第三摻雜區包括兩個子第三摻雜區，所述兩個子第三摻雜區互為不同導電型，靠近該第一防護環的所述兩個子第三摻雜區之一者為N型導電型，其中各該些第四摻雜區包括兩個子第四摻雜區，所述兩個子第四摻雜區互為不同導電型，靠近該第一防護環的所述兩個子第四摻雜區之一者為P型導電型。
如申請專利範圍第3項所述的半導體結構，更包括一第三防護環位於該第二防護環旁，使得該第二防護環位於該第三防護環與該第一防護環之間。
如申請專利範圍第6項所述的半導體結構，其中該第三防護環包括：具有該P型導電型的一第三井區，位於該基底中；以及具有該P型導電型的一第五摻雜區，位於該第三井區中，或是其中該第三防護環包括：具有該P型導電型的一第三井區，位於該基底中；具有該P型導電型的多個第五摻雜區，位於該第三井區中；具有該N型導電型的多個第六摻雜區，位於該第三井區中，該些第五摻雜區與該些第六摻雜區交替排列，各該些第五摻雜區對應於各該些第四摻雜區，各該些第六摻雜區對應於各該些第三摻雜區，其中該些第五摻雜區與該些第三摻雜區為相同導電型且交錯配置。
如申請專利範圍第1項所述的半導體結構，更包括一半導體元件配置於該第一防護環旁，使得該第一防護環位於該半導體元件與該第二防護環之間，其中該半導體元件包括一閘極結構與位於該閘極結構兩側的一源極與一汲極，該半導體元件的該汲極電性連接至該第二防護環。
一種半導體結構的操作方法，包括：將一靜電放電保護元件的一端藉由一半導體元件耦接至一焊墊，並將該靜電放電保護元件的另一端耦接至一接地端，其中該靜電放電保護元件包括相互並聯的一第一防護環、一第二防護環、一第三防護環以及具有N型導電型的一第七摻雜區，該第七摻雜區位於該第一防護環與該第二防護環之間，並將該第七摻雜區電性浮置，以降低該靜電放電保護元件的觸發電壓；以及當該焊墊出現一靜電訊號時，該靜電訊號經由該第一防護環、該第二防護環以及該第三防護環導通至該接地端。