CN1391289A - 半导体器件 - Google Patents

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Abstract

本发明揭示一种半导体器件，该器件显示出高击穿电压和低导通电阻，减少导通电压和击穿电压间的折衷关系，以及实现高速开关。按照本发明显示一个击穿电压Vbr的纵向半导体器件，包括一层击穿电压承载层12，它的电阻率ρ(Ωcm)在由下列关系式表示的范围内：－5.43+0.0316Vbr＜ρ＜－8.60+0.0509Vbr。按照本发明的MOS半导体器件，包括n－型表面区14，该表面区14是延伸到该半导体芯片表面的n－型漂移层12的延伸部分，每个n－型表面区14是用由p型阱区13包围的一条条纹形成，及n－型表面区14和包括n+型源区15的p型阱区13之间的表面积比率是0.01至0.2。

Description

半导体器件
技术领域
本发明涉及半导体器件，例如MOS型场效应晶体管(在下文中称为(MOSFET’s)和绝缘栅双极型晶体管(在下文中称为IGBT’s)，该半导体器件含有一个金属(M)形成的栅极结构，一层氧化薄膜(O)和一半导体层(S)。本发明尤其涉及纵向(vertical)半导体器件，该器件显示出高击穿电压和低功耗，包含半导体芯片主表面上的电极，并使电流在电极间垂直地流动。
背景技术
通常，电流流过半导体芯片主表面电极间的纵向半导体器件广泛地用于功率半导体器件中。图31表示以往平板型N沟道纵向MOSFET激活区的横截面视图，主电流流过该激活区。
图31所示的以往纵向MOSFET包括金属漏极20，和n+型漏极层11，该极11与漏极20的电接触，具有较低的电阻，n-型漂移层12，工作为一薄膜层(working as)，用于在n+型漏极层11上维持一个电压，p型阱区13，在n-型漂移层12的表面部分有选择地构成，和n+型源区15，在p型阱区13的表面部分有选择地构成。
栅极18在p型阱区13的延伸部分上面，延伸到n+型源极15和漂移层12的延伸部分14之间，而漂移层12的延伸部分14延伸到p型阱区13之间，具有一层插入在它们之间的栅绝缘薄膜17。(在下文中，漂移层12的延伸部分14被称为“表面漏区”或“n-型表面区”)。一个源极19一般与n+型源极区15和p型阱区13接触。
在p型阱区13表面部分上形成p+型接触区21。p+型接触区21与源极19接触，以减少p型阱区13和源极19之间的接触电阻或改善锁定承受能力。
虽然可以用器件内电流通路的总电阻表示纵向MOSFET导通状态的导通电阻，阻值非常大的n-型漂移层12的电阻还占据了具有高击穿电压的半导体器件总电阻的大部分。
为了减少MOSFET的损耗，必需有效地减少n-型漂移层12的电阻率或减少n-型漂移层12的厚度。然而，因为n-型漂移层12在器件的断开状态是耗尽的，这样，n-型漂移层12维特该电压，减少其电阻率的重掺杂n-型漂移层12，或减少其电阻的薄型n-型漂移层12能产生低击穿电压值。
为获得具有高击穿电压值的半导体器件，加厚n-型漂移层12，就不可避免地产生高导通电阻和高损耗。
简而言之，在导通电阻和击穿电压之间存在一种折衷(tradeoff)关系。众所周知，导通电阻和击穿电压间的折衷关系不仅在MOSFET器件中存在，而且在其他功率半导体器件中也存在，例如在IGBT器件，双极型晶体管和二极管，虽然各种器件之间的这种折衷关系程度是不同的。
因为在上述的以往半导体器上，通常经过用作一块掩膜的栅极层18引入杂质离子形成p型阱区13，p型阱区13的平面图案是栅极层18平面图案的倒置图。图32表示顶视平面图，示出以往n沟道纵向MOSFET上的栅极的平面排列图。图33表示顶视平面图，示出以往n型沟道纵向MOSFET的栅极的另一平面排列图。
现在参考图32，栅极18具有如同在日本待审的专利申请H07(1995)-83123中公布的正方形窗口。因为通过用栅极18的正方形窗口引入杂质离子形成p型阱区13，p型阱区13是正方形。该栅极18的窗口用来定义n+源区的侧边。在图32中，在栅极窗口中示出形成与p型阱区13和n+源区接触的源极接触区24。接触区24具有一个与p型阱区13相似的正方形。
现在参考图33，栅极18具有如同在美国专利4593302中公布的六边形窗口。在这种情况中，p型阱区13是六边形。源极接触区24具有一个类似于p型阱区13的六边形。
MOS半导体器件包括一个击穿承载结构，该承载结构通常在激活区四周形成，由此以承受器件的击穿电压。一个保护环结构，一块场平板结构或电阻薄膜和场平板结构的组合用作击穿承载结构。
发明内容
然而，上述的任何击穿承载结构已经达到理想击穿电压的90％或更少，该理想击穿电压是从所用的半导体衬底和所用的击穿承载结构计算出来的。
为了实现目标的击穿电压，必需使用电阻率高的半导体衬底，使用厚的半导体衬底，或应用具有足够余量的击穿承载结构。因此，即使在要求低导通电阻的半导体器件中已经不可避免地产生高导通电阻。
由于半导体衬底主要部分的高电阻率或由于使用厚的半导体衬底，不可避免地产生高导通电阻。在以往所用的晶体结构中，p型阱区13下面的n型漂移层12的主要部分的电阻率ρ(Ωcm)，用MOSFET的击穿电压Vbr(V)，由下列关系式表示。
-8.89+0.0526 Vbr＜ρ＜-11.86+0.0702 Vbr
首先是由于激活区的平面排列，其次由于未经优化击穿承载结构仅获得的理想击穿电压的90％或更少。依照半导体器件结构计算出该理想击穿电压。该未优化的击穿承载结构首先击穿激活区。
首先描述以往激活区的问题。当p型阱区形状如同图32或33所示时，每个p型阱区13的形状通过n-型漂移层12的围绕的n-型表面区14确定，换句话说，p型阱区13相对于n-型表面区14为凸面。由于p型阱区13的凸面形状，在p型阱区13和n-型表面区14间的pn结上，由于表面效应产生高的电场强度。由于高电场强度，pn结区的击穿电压低于由n-型漂移层12和p型阱区13中的杂质浓度所确定的击穿电压。
为了避免上述的问题，必需轻掺杂n-型漂移层12。轻掺杂的n-型漂移层12产生高导通电阻。
为了防止由于p型阱区13的表面效应引起低击穿电压，美国专利5723890公布一种栅极，其主要部分是由多个按一个方向延伸的条纹形成。
图34表示顶视平面图，示出在美国专利5723890中公布的栅极18的平面排列图案。在图34中，p型阱区13的主要部分用一条条纹形成。接触区24也用一条条纹形成。
然而，包括栅极18条纹的MOSFET不会总能避免任何问题。
因为控制信号流过栅极，它的外形使其象络网那样工作，具有正方形或六边形窗口的栅极电阻被限止在一个低阻值。因为控制信号只能从条纹的端部按一个方向流动，由多个条纹形成的栅极电阻与下面描述的能使开关损耗增加的电阻一样高。
为了减少MOSFET的损耗，必需减少开关损耗，也必需减少由器件导通状态的导通电阻引起的损耗。通常所述的，为了减少开关损耗，重要的是缩短开关时间，尤其是器件从导通状态切换到断开状态的开关时间。
为了缩短图31所示纵向MOSFET的开关时间，必需减少n-型表面区14和栅极18之间的电容Crss，该栅极18面对横跨栅极绝缘薄膜17的n-型表面区14。为了减少电容Crss，必需有效地使p型阱区13间的n-型表面区14的宽度变窄。
然而，由于结型场效应晶体管效应(在下文中称作为“JFET电阻”)，p型阱区13间的n-型表面区14窄的宽度，会产生高阻元件。该JFET电阻是一种MOSFET’s的导通电阻元件。该高JFET电阻产生一个高导通电阻。
美国专利4593302公布了一种逆掺杂方法，该方法解决了高JFET电阻的问题。虽然逆掺杂技术有利于压制JFET电阻的增加，能减少JFET电阻的n-型表面区14的宽度还能降低击穿电压。为了避免击穿电压的降低，必需减少逆掺杂量。减少的逆掺杂量不足以防止JFET电阻的增加。这样，好象绕着一个圈就不能走到其他地方一样，任何能解决一个问题的以往技术，未必能解决另一个问题。
为了减少开关损耗，要有效地减少栅极驱动电荷量Qg，以及减少前述的电容Crss。该栅极驱动电荷量Qg由下列公式(1)计算出，该公式计算充电电荷量，给MOS型半导体器件的输入电容Crss从0V充电到栅源极电压Vgs的驱动电压V1(V)。 Qg = ∫ 0 v 1 Ciss × Vgs dC / dV . . . . . . . ( 1 )
公式(1)表示输入电容Ciss的减少导致栅极驱动电荷量Qg的减少。
MOS型器件的输入电容Ciss由下列公式(2)表示，包括终端间的电容。
Ciss＝Cgs+Cgd                     (2)
这儿，Cgs是栅源极间的电容，而Cgd是栅漏极间的电容(即为Crss)。
除了前述的用逆掺杂法减少JFET电阻外，有另一种减少电容Crss的以往方法。图35表示另一种以往n沟道纵向MOSFET的横截面视图，能减少电容Crss。现在参考图35，n型沟道纵向MOSFET包括排列在一部分栅绝缘薄膜17上，面对n-型表面区14的一层厚的栅绝缘薄膜25，以减少电容Crss。
然而，因为在栅极绝缘薄膜17和厚的栅极绝缘薄膜25之间产生台阶，在台阶部分的电场强度很高。该高电场强度产生低的击穿电压。
虽然栅极18面积的变窄可能会有效地减少栅漏极间的电容Cgs，例如，图34所示，条纹形栅极宽度的变窄，还使该器件内的栅极电阻增加，使开关损耗增加。
现在考虑击穿承载结构。因为p型阱区13和n-型漂移层12间的pn结在p型阱区13的最外围部分有一弯曲段，具有与作为击穿电压承载层(sustaininglayer)的n-型漂移层12上的源极19相同的电势，在弯曲的pn结上的电场强度比在直的pn结上的电场强度上升的更快。弯曲pn结的电场强度，在一个比从击穿电压维持层结构计算出的击穿电压低的电压时，就达到临界电场强度，引起击穿。
考虑到前述的情况，本发明的目的是提供一种具有高击穿电压的半导体器件，便于大大地减少导通电阻和击穿电压间的折衷关系，并且既能减少导通电阻又能减少开关损耗。
按照本发明，这儿提供一种半导体器件，包括一块半导体芯片，一薄膜层，在该半导体芯片的底部有第一电导率型或第二电导率型低电阻，一层第一电导率型的击穿电压承载层，在所述薄膜层上，具有低电阻，第二电导率型的阱区，在击穿电压承载层表面部分，和在阱区下面的击穿电压承载层的主要部分的电阻率ρ(Ωcm)，用半导体器件的击穿电压，由下列关系式进行描述。
-5.43+0.0316 Vbr＜ρ＜-8.60+0.0509 Vbr
较佳地，在阱区下面的击穿电压承载层的主要部分的电阻率ρ(Ωcm)由下列的关系式表示。
-5.43+0.0316 Vbr＜ρ＜-7.71+0.0456 Vbr
更佳地，在阱区下面的击穿电压承载层的主要部分的电阻率ρ(Ωcm)由下列的关系式表示。
-5.43+0.0316 Vbr＜ρ＜-6.82+0.0404 Vbr
当半导体器件的击穿电压为1000V时，低于-8.60+0.0509Vbr的最大电阻率为42.3Ωcm，低于-7.71+0.0456Vbr的最大电阻率为37.89Ωcm，和低于-6.82+0.0404 Vbr的最大电阻率为33.58Ωcm。这些电导率值比以往电导率58.34Ωcm更小，这表明可以实现低导通电阻的半导体器件。
现在变得可以使用上述的低导通电阻的半导体器件，作为下述的与本发明实施例有关的仿真和调查的结果。
有利地，在阱区和具有低电阻的薄膜层间的击穿电压承载层部分的厚度t(微米)用半导体器件的出穿电压，由下列关系式表示。
1.26+0.0589 Vbr＜t＜1.96+0.0916 Vbr
较佳地，在阱区和具有低电阻的薄膜层间的击穿电压承载层部分的厚度t(微米)由下列关系式表示。
1.26+0.0589 Vbr＜t＜1.68+0.0785 Vbr
当击穿电压Vbr为1000V时，薄于1.96+0.0916 Vbr的最大厚度为93.56微米，而薄于1.68+0.0785 Vbr的最大厚度为80.18微米。
这些最大厚度值比以往的，即为100微米的厚度更薄。
为了获得低导通电阻，必需在100V和5000V出穿电压范围内有效地选择电阻率ρ(Ωcm)以及厚度t。并且，通过在200V和2000V击穿电压范围内，选择电阻率ρ(Ωcm)和厚度t，获得相当低的导通电阻。
为了实现低导通电阻和低开关损耗，按照本发明的MOS型半导体器件包括一片导体半导体芯片，一层薄膜，在该半导体芯片的底部具有第一电导率型或第二电导率型的低电阻，一层第一电导率型的击穿电压承载层，位于具有低电阻的薄膜层上面，一块第二电导率型的阱区，位于击穿电压承载层表面部分，一块第一电导率型的源区，在阱区的表面部分，一个栅极，在阱区延伸部分的上面，在它们之间插入有栅绝缘薄膜，阱区延伸部分毗邻源区，一个源极，通常与阱区及源区电接触，和一个漏极，位于该薄膜层的背表面，具有低电阻。该MOS型半导体器件具有如下所述的特殊功能。
第一电导率型的表面漏区由第二电导率型的阱区包围。该表面漏区是延伸到半导体芯片表面的击穿电压承承层的延伸部分。
与以往器件相比，在以往器件中，第二电导率型的阱区由第一电导率型的表面漏区包围，按照本发明的半导体器件易于压制由阱区的外形效应引起的电场强度的增加，并且即使在击穿电压承载层为低电阻时，易于获得高击穿电压。具有低电阻值的击穿电压承载层易于减少半导体器件的导通电阻。
通过减少由阱区包围的表面漏区的总表面积和包含源区及具有MOS结构的阱区表面积的比率，就减少了横跨栅绝缘薄的彼此面对的表面漏区和栅极之间的电容Crss。然而，当上述的表面漏区的表面积比率减少时，如先前所述，导通电阻就变高。
制成实验器件，各个器件中的第一电导率型的表面漏区的表面积比率是不同的，在图6中示出表面积比率，栅漏极间的电容Crss，和导通电阻间的关系。水平轴表示表面漏区的总表面积和包括源区的阱区表面积的比率，图左手边的垂直轴表示电容Crss，而右手边的垂直轴表示导通电阻Ron。这些实验器件是n沟道MOSFET型，将在下面将参考本发明第一实施例进行描述，其中激活区的面积约为16平方毫米。表面漏区的长为3.6毫米。
图6表明电容Crss随表面漏区的表面积比率的增加而增加。因此，希望尽可能地减少表面积比率。为了将电容Crss减少到15pF或更小，以适用于特殊器件，表面积比率必需为0.23或者更小。
在0.15和0.2之间的表面积比率范围内，导通电阻Ron最小。当表面积比率朝较大的一边超过0.2时，导通电阻Ron逐渐增大。当表面积比率朝较小的一边超过0.15时，导通电阻迅速地半大。为了将电容Crss减小到特殊器件可接受的最小电容值的两倍更小时，表面积比率必需为0.01或更大值。
考虑到这些结果，表面积比率较佳地应在0.01和0.2之间的范围内。在上述较佳范围内的表面积比率易于获得一种具有低导通电阻和低电容Crss的MOS半导体器件。
有利地，每一表面漏区形成长条纹。
因为第一电导率型表面漏区的条纹被第二电导率型的阱区包围，即使当击穿电压承载层为低电阻时，也有可能压制由阱区的外形效应引起的电场强度的增加，并获得高击穿电压。这些结果不是由以往结构得到的，在以往结构中，第二电导率型的阱区被第一电导率型的表面漏区包围。
有利地，表面漏区条纹的主要部分宽度为0.1至2微米。
通过减少表面漏区的宽度，变得有可能减少横跨栅绝缘薄膜的彼此面对的表面漏区和栅极之间的电容Crss。然而，表面漏区的窄条纹产生高导通电阻。
制成实验器件，各个器件中的表面漏区条纹的宽度是不同的，图7示出表面漏区的宽度，电容Crss，和导通电阻间的关系。在图中，水平轴表示表面漏区的宽度，图左手边的垂直轴表示电容Crss，而右手边的垂直轴表示导通电阻Ron。表面漏区的长为3.6毫米。
图7表明，电容Crss与表面漏区的宽度成正比例增加。因此，有希望尽可能地使表面漏区的宽度变窄。为了将电容Crss减小到特殊器件可接受的15pF或更小值，必需将表面漏区的宽度缩小到3微米或更窄。
当表面漏区条纹的宽度为1.5至2.0微米时，导通电阻Ron为最小值。当条纹宽度朝较宽一边超过2.5微米时，导通电阻Ron就逐渐增大。当条纹宽度朝较窄一边超过1微米时，导通电阻Ron就迅速地增大。为了将导通电阻减小到为实际器件可接受的最小导通电阻的两倍或更小，表面漏区的宽度必需为0.1微米或更宽些。
如上所述，在该范围内，导通电阻和电容Crss之间存在一种折衷关系，这里，表面漏区较短。为了实际上实现低导通电阻和低电容Crss，较佳地，电容Crss应为15pF或更小，而导通电阻应为1.5欧或更小。因此，第一电导的表面漏区的宽度限止在0.1微米和2微米间的范围内。如果电容Crss小，开关损耗就会减少。
当条纹形表面漏区主要部分的宽度较宽时，在半导体器件芯片表面部分的电场就增加，产生一个低的击穿电压。相反，当上述的表面漏区主要部分的宽度较窄时，JFET的电阻就增大，产生高导通电阻。然而，通过如上所述的确定最佳尺寸的范围，就可能获得一种半导体器件，该器件易于防止击穿电压的减少，以及导通电阻的增大。
当用各自条纹形成第一电导率型的表面漏区时，通过减少由阱区包围的表面漏区表面积和阱区与源区表面积之和间的比率，变得有可能减少横跨栅绝缘薄膜的彼此面对的表面漏区和栅极之间的电容Crss。虽然导通电阻的增大与电容Crss的减小有关，如上所述，通过限止第一电导率型的表面漏区的表面积比率，还有可能获得一种半导体器件，该器件的击穿电压并未减少，它的导通电阻的增加是合理的范围内，而它的电容Crss被压制在一个较小值。
通过应用利于在该器件中实现多种方法的结构获得一种半导体器件，该器件易于改善它的性能。
当表面漏区的条纹较长时，因为对于相同面积的沟道宽度就变宽了，其导通电阻就小。然而，因为表面漏区的长形条纹在该器件内产生高栅极电阻，产生较长的开关时间，进一步增加开关损耗。
当经过将栅极安置在该漏极区的中间部分，以及经过这种排列，明显地缩短表面漏区的条纹时，就减少了该器件内的栅极电阻，缩短了开关时间并，因此，减少了开关损耗。然而，因为对于相同面积的沟道宽度变窄，产生高导通电阻。
简而言之，重要的是，将第一电导率型的表面漏区的长度限止在一个合理的范围内。
制成实验器件，它们的表面漏区的长度是不同的，并且图8和9中描述表面漏区的长度和影响开关时间的输入电容Ciss之间的关系，以及图10到11描述了表面漏区的长度和导通电阻Ron之间的关系。在图8和9中，水平轴表示表面漏区的长度，而垂直轴表示输入电容Ciss。在图10和11中，水平轴表示表面漏区的长度，而垂直轴表示导通电阻Ron。表面漏区的宽度为1.6微米，而表面漏区的表面积比率为0.12。
现在参考图8，输入电容Ciss在表面漏区的长度为500微米或更长的范围内几乎是不变的。当表面漏区的长度朝缩短的一边越过500微米时，输入电容Ciss逐渐增大。
图9示出一部分图8的放大图，其中表面漏区的长度为400微米或更短。现在参考图9，当表面漏区的长度朝缩短边越过100微米时，输入电容Ciss迅速地增大。图8和9表明为了缩短开关时间，n-型表面漏区的长度较佳地应为100微米或更长，更佳地应为500微米或更长。
图10到11描述了表面漏区的长度和导通电阻之间的关系。现在参考图10，在表面漏区的长度为500微米或更长的范围内，导通电阻几乎是不变的。当表面漏区的长度朝缩短的一边越过500微米时，导通电阻逐渐增大。图11示出一部分图10的放大图，其中表面漏区的长度为400微米或更短。现在参考图11，当表面漏区的长度朝短缩的一边越过100微米时，导通电阻就迅速地增大。图10和11表明为了减小导通电阻，n-型表面漏区的长度应为100微米或更长，而较佳地应为500微米或更长。
通过将表面漏区的长度限止到500微米或更长，可获得一种半导体器件，其中的导通电阻和开关损耗均较小。
有利地，栅极是由多个条纹形成的。
通过将许条纹形成的栅极用作一块掩膜构成阱区，在栅极条纹下面不可避免地形成由阱区包围的条形表面漏区。
如先前所述，表面漏区的宽度限止在0.1微米和2微米间的范围内。由用作一块形成阱区的掩膜的栅极的条纹长度和形成阱区的杂质横向扩散长度确定表面漏区的宽度。将表面漏区条纹宽度限定在上述的合理范围内的栅极条纹的宽度应为4微米至8微米，而较佳地应为5微米至7微米，假定杂质的横向扩散长度稍微小于2微米。
因为表面漏区的长度，由于相同的原因是由栅极条纹的长度确定的，栅极条纹的长度为100微米或更长，而较佳地应为500微米或更长，是表面漏区合适的长度。
连接栅极条纹的窄跨接器易于减小栅极电阻。
有利地，栅极跨接器的宽度小于4微米。
如果栅极跨接器的宽度小于4微米，并且如果将杂质横向扩散的长度调节到约2微米，通过从跨接器两边的扩散，阱区将在跨接器下面延伸，这样阱区将围绕在表面漏区的四周。
较佳地，每隔50微米，更佳地每隔250微米形成一个或不到一个栅极条纹的跨接器。
虽然经过安置多个跨接器，其栅极电阻变小了，因为栅漏极间的电容Cgd增大了，但该开关速度变慢以及开关损耗增加。虽然通过从跨接器两边的扩散，阱区将延伸到跨接器的下面，因为由于源区扩散深度较浅，源区的横向扩散长度也较短，在阱区表面部分形成的源区并未延伸到跨接器下面。因为难以在跨接器下面形成沟道，在跨接器下面的区域维持为无效区，对于相同面积的沟道宽度较窄。因此，能产生高导通电阻。这样，不利于轻率地增轩跨接器。最后，有利于每100微米，较佳地每500微米安置一个或不到一个栅极条纹的跨接器。
有利地，比阱区浅的部分表面漏区的电阻率低于阱区下面的击穿电压承载层主要部分的电阻率。这种配置能有效地获得低导通电阻。
下列配置用在为提高器件击穿电压的击穿承载结构中。
有利地，按照本发明的半导体器件包括一块半导体芯片，一薄膜层，位于半导体芯片底部，具有第一电导率型或第二电导率型的低电阻，一层第一电导率型的击穿电压承载层，位于薄膜层下面，具有低电阻，第二电导率型的阱区，位于击穿电压承载层的表面部分，第二电导率型的保护环，位于半导体芯片的表面部分，该保护环围绕在阱区周围，和等于或多于由下列公式，n＝1.0×Vbr/100算出的数量n的保护环数量，Vbr是半导体器件的击穿电压。保护环的数量更佳地应等于或多于由下列公式n＝1.5×Vbr/100算出的n数。
图14表示有关保护环的数量n和击穿电压Vbr(V)的曲线图，该曲线是通过改变保护环的数量的仿真，以及测试该实验器件获得的，各种器件中的保护环的数量是不同的。水平轴表示击穿电压Vbr(V)，而垂直轴表示保护环的数量。
实验的n-型漂移层的特性如下，由掺有磷离子的硅晶片的参数表示，电阻系数ρ＝18Ωcm和硅晶片的厚度t＝48.5微米(曲线b1)，和电阻系数ρ＝32.5Ωcm和硅晶片的厚度t＝76.5微米(曲线b2)。
在每块硅晶片中，击穿电压随保护环数量的增加而增加。然而，所有击穿电压在理论击穿电压(分别为654V和1011V)的97％至98％处均饱和了，该理论击穿电压是为基于n-型漂移层硅特性的平面结点计算出来。即使保护环的数量进一步增加，在理论击穿电压的97％至98％，该击穿电压就不再增大了。
对于保护环的数量，公式n＝1.0×Vbr/100(曲线b3)定义为一条边界，在该区域内，击穿电压改变缓慢，并停止变化。公式n＝1.5×Vbr/100(曲线b4)定义保护环的数量，超过该数量，再进一步增加保护环的数量不能提高击穿电压。
因为以往击穿承载结构提供的击穿电压只有基于上述硅特性的理论值的90％。通过增加保护环的数量期望得到一个超过由上述公式计算值的更高的击穿电压。
另一方面，保护环的上限限止数由公式n＝6.0×Vbr/100确定。
因为通过增加保护环的数量，加宽了击穿承载结构的宽度，实际器件芯片尺寸也加大了。因为击穿电压饱和了，如图14所示，即使增加保护环的数量，实际上设置在保护环数量的上限。假定在进行本发明器件的耐久性试验中，考虑到对击穿承载结构表面上电荷积累的承受能力，较佳地将上限值设置成为保护环数的六倍，在这时，本发明的影响就明显了。简而言之，保护环的上限止数由公式n＝6.0×Vbr/100确定。
通过配置保护环，保护环的数量小于从公式n＝6.0×Vbr/100计算的数n，可获得高的击穿电压，同时防止在器件表面产生的电荷积累并且防止了芯片尺寸的变大。
第二电导阱区和最接近阱区的第二电导的第一个保护环之间的间隙为1微米或更窄，而较佳地为0.5微米或更窄。
通过仿真和测试实验的器件获得击穿电压和阱区与第一保护环间的间隙之间的关系。结果如图15所示。水平轴表示间隙(微米)，而垂直轴表示击穿电压Vbr(V)。n-型漂移层的硅特性包括电阻率ρ＝22.5Ωcm和硅晶片的厚度t＝57.0微米。P型阱区结的深度和保护环结的深度为3.5微米。
当p型阱区和第一保护环的间隙比较宽时，击穿电压单调减少。在间隔3微米时，该击穿电压与由n-型漂移层和以往击穿承载结构相结合获得的击穿电压(曲线c2)相同。
如图15所指明的，可以获得n-型漂移层的约95％或更高的击穿电压(曲线c1)。即，该击穿电压比以往结构的击穿电压(曲线c2)改善了5％。通过将阱区和第一保护环之间的间隙设置为0.5微米或更窄，该击穿电压可比以往结构的击穿电压改善7.5％。
众所周知，导通电阻和击穿电压互相成Ron ∝ Vbr2.5的关系。通过将阱区和第一保护环之间的间隙设置为0.5微米或更窄，导通电阻将减少20％，导致更有效的结果。
另外，当阱区和第一保护环在半导体器件芯片表面部分互相连接时，如果使在表面部分的连接部分耗尽，电场强度的松弛度所受的影响最大，导致最高的击穿电压。
在图15中，从0微米间隙，在阱区和第一保护环互相接触的地方，到负的间隙区域，在阱区和第一保护环互相重叠的区域，击穿电压上升，并在约-1微处击穿电压饱和。其原因如下。当阱区和第一保护环间的间隙变宽时，因为阱区pn结的曲率更加强了电场强度，击穿电压就变低。当阱区和保护环间的间隙变得更窄时，因为pn结的曲率的影响变小了，电场强度变得更缓和了。并且，当阱区和第一保护环的互相重叠达到约1微米时，pn结就没有影响了。
最接近阱区的第一保护环和第二个最接近阱区的第二保护环之间的间隙为1.5微米或更窄，较佳地应为1微米或更窄，和更佳地应为0.5微米或更窄。
经过仿真和测试实验器件获得击穿电压和第一保护环与第二保护环间的间隙之间的关系。结果如图16所示。水平轴表示第一个和第二个保护环间的间隙，而垂直轴表示击穿电压Vbr(V)。
在图16中，曲线d1表示p型阱区和第一保护环之间0.5微米间隙的结果，曲线d2表示1微米间隙的结果，而曲线d3表示1.5微米间隙结果。重要事项是第一和第二保护环间的间隙等等设置，不致于削弱由阱区和第一保护环之间的间隙所设定的击穿电压。通过将第一和第二保护环间的间隙设置在1.5微米或更窄，能保持约98％或高于98％的已由p型阱区和第一保护环设定的击穿电压。通过将第一和第二保护环间的间隙设置在1.0微米或更窄，能保持99％或高于99％的已由p型阱区和第一保护环设定的击穿电压。以及，通过将第一和第二保护环间的间隙设置在0.5微米或更窄，获得一种击穿承载结构，该结构能能保持已由p型阱区和第一保护环之间的关系设定的约99.5％的击穿电压。
由于上述相同的原因，当第一和第二保护间的间隙变得更窄时，阱区和击穿电压承载层间的pn结的电场强度变的更缓和了，并达到较高的击穿电压。
此外，将第二保护环和第三个最接近阱区的第三保护环间的间隙设置在2.0微米或更窄，而较佳地应在1.0微米或更窄。
通过仿真和通过检查实验器件获得击穿电压Vbr(V)和第二与第三保护环间的间隙之间的关系。在表1中列出用阱区和第一保护环间的间隙作为一个参数的结果。将第一和第二保护环间的间隙设置为1.0微米。
表1
                 击穿电压和第二与第三保护环间的间隙
阱区和第一保护环的间隙I1 第一和第二保护环的间隙I2 第二和第三保护环的间隙I3 击穿电压Vbr(V) I1和I2相结合的比率(％)
0.5微米 1.0微米 1.0微米 738 99.6
0.5微米 1.0微米 2.0微米 737 99.4
1.0微米 1.0微米 1.0微米 732 99.6
1.0微米 1.0微米 2.0微米 730 99.3
通过将第二和第三保护环的间隙设置为2.0微米或更窄，能保持高于99％的由阱区和第一保护环的间隙以及由第一和第二保护环的间隙确定的击穿电压。通过将第二和第三保护环的间隙设置为1.0微米或更窄，能保持多于99.5％的由阱区和第一保护环的间隙以及由第一和第二保护环的间隙确定的击穿电压。以与上述相同的方法，该结部分的电场强度变得缓和了，并获得高的击穿电压。
第三保护环和第四个最接近阱区的第四保护环的间隙为2.5微米或更窄，而较佳地应为2.0微米或更窄。以与上述相同的方法，该结部分的电场强度变得缓和了，并获得高的击穿电压。
将阱区和最接近阱区的第一保护环的间隙设置成d1/4或更窄，而较佳地应为d1/8或更窄，这儿d1是阱区结深度和保护环结深度中较浅的一个深度。
如上所述，从另一个基于阱区结深度或保护环结深度的观点来定义该阱区和最接近该阱区的第一保护环之间的间隙。
第一保护环和第二保护环的间隙为d2/4或更窄，而较佳地应为d2/8或更窄，这儿d2是保护环结的深度。
此外，第二保护环和第三保护环的间隙为d2/4或更窄，而较佳地应为d2/8或更窄。
如上所述，还从另一个基于保护环结的深度的观点来定义第一和第二保护的间隙或第二和第三保护环的间隙。以与上述相同的方法，该结部分的电场强度变缓和了，并获得一个高的击穿电压。
将第一和第二保护环的间隙I2与阱区和第一保护环的间隙I1之间的间隙差I2-I1设成1微米或更窄。将第二保护环和第三个最接近阱区的第三保护环的间隙I3与第一和第二保护环的间隙I2之间的间隙差I3-I2设成1微米或更窄。以及，将第三和第四保护环的间隙I4与第二和第三保护环的间隙I3之间的间隙差I4-I3设成1微米或更窄。
用上述的基于一个不同的观点来定义相邻保护环对的间隙之间的关系。当相邻保护环对间的间隙互相相差太大时，加强了较宽间隙处的电场强度，引起击穿。为了避免击穿，应将至少到第四保护环的相邻保护环对的间隙较佳地设成1微米或更窄。
设成0.5微米或更窄的间隙差I2-I1，I3-I2和I4-I3有效地避免击穿电压的降低。然而，较佳地是间隙差为0.5微米或更宽，因为保护环间的间隙太小会减少相邻保护环间的电位差，并且削弱了尺寸的影响。因此，最优的间隙差约为0.5微米，即0.2至0.8微米。
当设置了多个保护环时，设置保护环的宽度以致第一保护环比第五保护环宽，第二保护环比第六保护环宽，而第三保护环比第七保护环宽。
通过如上所述设置保护环的宽度，内层保护环的电场强度变缓和了，该内层保护环的电场强度比外层强。
有利地，将电导体薄膜安放在第一保护环和阱区间的击穿电压承载层表面上，在电导体薄膜和击穿电压承载层的表面之间插入有一绝缘薄膜。
因为按如上所述放置的电导体薄膜能防止击穿承载结构表面上的电荷影响到半导体芯片表面，稳定了该击穿电压。
有利地，电导体薄膜是处于一个浮点电位。
因为电导体薄膜的效应未改变浮点的电位或改变定点的电位，不总是需要将电导体薄膜连接到一层相似的相邻电导体薄膜。
用与上述相类似的方法，将电导体薄膜放置在第一和第二保护环间的击穿电压承载层表面上，在第二和第三保护环间的击穿电压承载层表面上，以及在第三和第四保护环间的击穿电压承载层的表面上，在该电导体薄膜和击穿电压承载层之间插入有一层绝缘薄膜。按上述配置的电导体薄膜显出相同的效果。
这些电导体薄膜的电位可以是浮点的。
有利地，半导体器件还包括有机聚合物薄膜，保护半导体器件的表面。
有利地，比阱区浅的表面漏区部分的电阻率低于阱区下面的击穿电压承载层主要部分的电阻率。
用与前述的逆掺杂相同的方法，上述的设置能有效地减少被阱区包围的表面漏区中的JFET电阻。因为表面漏区的面积比率设置得比以往面积比率小，JFET电阻趋向于变得更高。因此，逆掺杂也是有效的。
附图说明
图1表示顶视平面图，示出了按照本发明第一实施例的n型沟道纵向MOSFET的半导体芯片表面。
图2表示横截面图，示出了按照第一实施例的n型沟道纵向MOSFET的一部分激活区。
图3表示顶视平面图，示出了按照第一实施例MOSFET的半导体芯片上金属电极的排列。
图4表示顶视平面图，示出了按照第一实施例MOSFET半导体芯片上栅极和源极条纹的排列。
图5表示沿图1的A-A线段的横截面图，示出了栅极和金属栅极在焊接段的连接。
图6表示特性曲线图，示出了实验的n沟道纵向MOSFET’s的n型表面漏区和阱区间的表面积比率，栅极和漏极间的电容Crss，和导通电阻Ron的相互关系。
图7表示特性曲线图，示出了实验的n沟道纵向MOSFET’s的n型表面漏区的宽度，电容Crss，和导通电阻的相互关系。
图8表示特性曲线图，示出了实验的n沟道纵向MOSFET’s的n型表面漏区的长度和输入电容Crss的相互关系。
图9表示另一特性曲线图，示出了实验的n沟道纵向MOSFET’s的n型表面漏区的长度和输入电容Crss的相互关系。
图10表示特性曲线图，示出了实验的n沟道纵向MOSFET’s的n型表面漏区的长度和导通电阻Ron的相互关系。
图11表示另一特性曲线图，示出了实验的n沟道纵向MOSFET’s的n型表面漏区的长度和导通电阻Ron的相互关系。
图12表示曲线图，示出了按照本发明的实验n型沟道纵向MOSFET’s和比较的n型沟道纵向MOSFET’s的击穿电压和导通电阻Ron的关系。
图13表示横截面图，示出了按照本发明第一实施的n型沟道纵向MOSFET的击穿承载结构。
图14表示特性曲线图，示出了保护环的数量与击穿电压Vbr间的关系。
图15表示曲线图，示出了击穿电压Vbr与p型阱区和第一保护环间的间隙的关系。
图16表示曲线图，示出了击穿电压Vbr与第一和第一保护环间的间隙的关系。
图17表示横截面图，示出了按照本发明第二实施例的n沟道纵向MOSFET的激活区。
图18表示透视图，示出了按照本发明第二实施例的n型沟道纵向MOSFET的激活区。
图19表示横截面图，示出了按照本发明第二实施例的n型沟道纵向MOSFET的击穿承载区。
图20表示横截面图，示出了按照本发明第三实施例的n沟道纵向MOSFET的击穿承载区。
图21表示顶视平面图，示出了按照本发明第四实施例n沟道纵向MOSFET半导体芯片上栅极的条纹和源极间的排列。
图22表示顶视平面图，示出了按照本发明第五实施例n沟道纵向MOSFET的半导体芯片表面。
图23表示顶视平面图，示出了按照第五实施例MOSFET半导体芯片上栅极条纹和源极的排列。
图24表示顶视平面图，示出了按照本发明第六实施例MOSFET的半导体芯片上栅极条纹和源极的排列。
图25表示顶视平面图，示出了按照本发明第七实施例n沟道纵向MOSFET的半导体芯片表面。
图26表示顶视平面图，示出了按照第七实施例MOSFET的半导体芯片上栅极8的条纹与源极排列。
图27表示沿图25中线段B-B的横截面图，示出了栅极和金属栅极在焊接段上的连接。
图28表示顶视平面图，示出了按照本发明第八实施例MOSFET的半导体芯片上栅极的条纹与源极排列。
图29表示按照本发明第九实施例n沟道纵向MOSFET的击穿电压承载层的横截面透视图。
图30表示横截面透视图，示出了按照本发明第十实施例n沟道纵向MOSFET的击穿电压承载层。
图31表示以往n型沟道纵向MOSFET的激活区的横截面图。
图32表示顶视平面图，示出了以往n型沟道纵向MOSFET上栅极的平面排列图案。
图33表示顶视平面图，示出了在以往n沟道纵向MOSFET上栅极的另一个平面排列图案。
图34表示顶视平面图，示出了在以往n沟道纵向MOSFET上栅极的又一个平面排列图案。
图35表示以往n沟道纵向MOSFET的另一个例子的剖视图。
参考数字和符号的分配
11n+型漏极层
12n-型漂移层
13p型阱区
14，14a，14b，14c，14dn-型表面区
15n+型源区
16沟道区
17栅极氧化薄膜
17a场氧化薄膜
18栅极
19源极
20漏极
21p+型接触区
22中间绝缘薄膜
24源极接触区
26栅极焊接段
27金属栅极
28源极焊盘
29栅极焊盘
30外部电极
31凸面部分
32栅极跨接器
33p型外部区
34n型逆掺杂区
35电传导多晶硅薄膜(场板)
37聚酰亚胺薄膜
38高阻抗区
42交流电导型层
42an型漂移区
42bp型分隔区
g，g1到g14保护环
具体实施方式
现在，在下文中参考附图描述本发明。这些附图描述本发明的较佳实施例。
第一实施例
图2表示横截面视图，示出按照本发明第一实施例的n型沟道纵向MOSFET的一部分激活区，主电流在该激活区流动。后面将描述例如保护环和场电板的击穿承载结构，该击穿承载层插在MOSFET半导体芯片的外围部分中。
现在参考图2，按照第一实施例的MOSFET包括一层具有低阻抗的n+型漏层11，一层具有高电阻率的n-型漂移层12，位于n+型漏层11上面，p型阱区13，有选择地在n-型漂移层12表面部分形成，和n+型源区15，在p型阱区13内。多个n-型表面区14经过p型阱区13延伸到半导体芯片的表面，该n-型表面区14是n-型漂移层12的一部分。形成重掺杂p+型接触区21，以减少接触电阻。
多晶硅栅极18位于p型阱区13表面上，该p型阱区13延伸到n+型源区15和n-型表面区14之间，具有插在它们之间的栅极绝缘薄膜17。一个源极19通常与n+型源区15和p+型接触区21接触。在多个情况中，源极19延伸过带有中间绝缘薄膜层22的栅极18，该中间绝缘薄膜层22形成在栅极18的周围和上面，并插在它们的中间。一个漏极20位于n+型漏极层11的背表面。
现在简略地描述图2的MOSFET的工作机构。
耗尽层从p型阱区13朝n-型漂移层12延伸，它(耗尽层)的电位与源极19的电位相同，一般按反相阻塞状态接地，保护由耗尽层的宽度和耗尽层的电场强度确定的击穿电压。由n-型漂移层12的厚度和电阻率确定耗尽层的延伸。通过增加n-型漂移层的电阻率和厚度获得一个高击穿电压。
以相对于源极19电位的正向电位偏置栅极18，在p型阱区13的表面部分16建立一逆温层。该逆温层工作为一个沟道，通过该逆温层，作为载体的电子从n+型源区15流到n-型表面区14。然后，电子经n-型漂移层12和n+型漏极层11流到漏极20，导致MOSFET的导通状态。
虽然图2所示的横截面类似于图31所示的以往的横截面，但按照本发明第一实施例的MOSFET不同于图31所示的以往的MOSFET，在于，图2中p型阱区13的n-型表面区14比图31中n-型表面区14要窄。
图1表示顶视平面图，示出按照本发明第一实施例的n型沟道纵向MOSFET的半导体芯片表面。图1表示按照本发明第一实施例的MOSFET的特殊功能。因为通常在半导体器件的外围部分形成的击穿承载结构与按照第一实施例的MOSFET的特殊功能无关，从图1中省略了击穿承载结构。
现在参考图1，p型阱区13围绕在多个n-型表面区14的周围，每个n-型表面区用一个按一个方向延伸的条纹形成(某些n-型表面区14没有充分地描述，但是在图1中用点示出以简化描述过程)。图1中显示出4种n-型表面区14，相应于图3所示的源极19和金属栅极27的排列位置，它们的长度互不相同。n-型表面区的长条纹14a位于源极19的较宽部分的下面，n-型表面区的短条纹14b位于源极19一部分的下面，一金属栅极27在这两者之间扩展，n-型表面区的更短的条纹14c位于源极19一部分的下面，在它们之间形成一栅极焊盘29。
在图3中，在源极19上形成将源极19连接到外端的源极焊盘28。金属栅极27围绕在源极19的四周。金属栅极27的一分支延伸进源极19的剪切块。将金属栅极27连接到外端的栅极焊盘29插在延伸进源极19剪切块的金属栅极27分支上。将图3最外面的圆周部分的外部电极30设置成与漏极20相同的电位。外部电极30是一个阻塞电极(stopper elcetrode)，通常插在击穿承载结构的最外面的圆周部分，以压制耗尽层的扩展。
图4表示顶视平面图，示出栅极18的形状，以及栅极18的条纹和源极接触区24之间的相对位置关系。该栅极按掩膜工作，用于在半导体芯片的表面部分形成每块区域。图4示出栅极18的条纹，每一条纹具有一定长度，和源极接触区24的条纹，每一条纹也具有一定长度。交替地安置栅极18的条纹和条纹状的源极接触区24。按一个方向延伸的栅极18的每条条纹的端部先变窄，并且又变宽。将栅极18的每条条纹的端部先变窄(once)，以将激活区外的栅极区减少到最小，并且减小电容Crss。因为经过作为掩膜的栅极18引入接受器杂质形成p型阱区13，通过尽可能宽地将p型阱区13扩展到栅极条纹变窄部分下面的半导体部分，减小栅极18和n-型表面区14间的电容Crss，这样n-型表面区14的面积就变窄了。每一栅极18的尖端部分又变宽，以形成焊接段26，用于将每个栅极18与金属栅极焊接在一起。图3所示的金属栅极27放置于焊接段26的上面。
又参考图1，小的n-型表面区14d面对横过p型阱区13的n-型表面区14a，14b，和14c的端点部分。小的n-型表面区14d位于栅极18条纹尖端部的焊接段26的下面。当焊接段26的尺寸是由基于目前使用的机械技术的精度确定时，留出未被p型阱区13完全覆盖的小n-型表面区14d。当机械精度足够高时，不会留出未被p型阱区13完全覆盖的小n-型表面区14d.。
图5表示沿图1线段A-A的横截面图，示出栅极18和金属栅极27在焊接段26的连接。在图中示出栅极氧化薄膜17，厚的场氧化薄膜17a和源极19。由图3中的线段A-A表明沿A-A线段的表面电极部分。
在下面将描述按照本发明第一实施例的MOSFET的结构层和区域的尺寸。
在图4中，栅极18的条纹宽为5.6微米，长为3.6毫米。栅极18的条纹相互隔开9.4微米，即栅极18的条纹重复的间距为15微米。将栅极18阵列用作掩膜引进形成p型阱区13的掺杂离子。由这种方案，图1中n-型表面区14的宽为1.6微米。n-型表面区14间的p型阱区13的宽为13.4微米。在图2中，p型阱区13的扩散深度为约4微米。n+型源区15的宽为2.5微米，而它的扩散深度为0.3微米。在图4中，源极接触区24的宽为7微米。当结构元件的尺寸为上述的尺寸时，半导体芯片表面的n-型表面区14面积和p型阱区13的面积间的比率为0.12。
为了比较的缘故，参考图32，33，和34描述的以往MOSFET’s的n-型表面区14和p型阱区13间的表面积比率分别为约3，2，和1。
图13表示横截面图，示出按照本发明第一实施的n型沟道纵向MOSFET的击穿承载结构。激活部分在图13的左手边示出，而击穿承载结构在图的右手边示出。例如，图13所示的MOSFET的击穿电压等级为600V级。
P型外部区33位于n-型漂移层12的端表面部分。外部电极30位于p型外部区33。图13中示出表面保护的聚酰亚胺薄膜37。
图13中示出保护环g1到g14。详细地，14个保护环g1到g14插在源极19和外部电极30之间，偏置在漏极电位上。在相邻保护环间的缺口处下面所写的数字表明相邻保护环间的间隙，以微米为单位。相邻保护环互相间隔比较宽，如同它们与源极19相隔比较宽一样。
为了获得600V的击穿电压BVDSS(在下文中由“Vbr”指明)，n-型漂移层12的电阻率设置成20Ωcm，并将它的厚度设置成50微米。20Ωcm的电阻率比附加权利要求1中定义的最大电阻率21.94Ωcm小，而比附加权利要求2中定义的最大电阻率19.65Ωcm大。50微米的厚度比附加权利要求4中定义的最大厚度56.92微米薄，而比附加权利要求5中定义的厚度48.78微米厚。
为了保证获得600V的击穿电压Vbr，使用了14个保护环。保护环的数量(14)多于由前述公式计算出的保护环数量，1.0×600/100＝6。该计算决定保护环的数量，1.0×Vbr/100。
P型阱区13和第一保护环g1的间隙为0微米，即，p型阱区13和第一保护环g1互相连接。第一保护环g1和第二保护环g2的间隙为0.5微米。当p型阱区13和第i个保护环gi的间隙变宽时，设置相邻保护环的间隙，以使这些间隙变宽0.5微米或1微米，1微米，1.5微米，2微米，2.5微米，3微米，3.5微米，4微米，5微米，6微米，7微米，8微米，和9微米。当p型阱区13和第i个保护环gi的间隙变宽时，从第一保护环开始到第14个保护环设置第i个保护环的宽度gi，以使这些宽度变窄，14.5微米，14.5微米，13.5微米，13.5微米，13.5微米，12.5微米，12.5微米，11.5微米，11.5微米，10.5微米，10.5微米，10.5微米，10.5微米和10.5微米。保护环的厚度为4微米，即与p型阱区13的厚度相同。
通常，当源极19偏置为地电位，以及将一个正向偏置电压施加到漏极20时，耗尽层从n-型漂移层12和具有源极电位的p型阱区13间的pn结延伸进n-型漂移层12。
在激活区，耗尽层从半导体芯片表面部分的p型阱区13向下延伸进n-型漂移层12。
在击穿承载区，耗尽层从p型阱区13侧向地和垂直地扩展进n-型漂移层12。因为将保护环g1到g14排列得非常接近于侧向延伸的耗尽层，防止p型阱区13和第一保护环g1之间半导体芯片表面部分上的电场强度的增加，否则通过由p型阱区13扩散层的曲率引起的外形效应，可能加强该电场强度。以与上述同样的方法，防止相邻保护环之间的电场强度的增加。
如上所述，通过设置结构元件的参数，获得664V的击穿电压。该664V的出穿电压是684V理论击穿电压的97％。为20Ωcm电阻率和50微米厚度的n-型漂移层12计算出该理论击穿电压。
在以往击穿承载结构中，p型阱区和n-型漂移层间的弯曲的pn结产生一个低击穿电压。相反，因为从p型阱区扩展的耗尽层立即达到第一保护环，按照本发明第一实施例，紧靠p型阱区的第一保护环极其便于减小p型阱区弯曲段周围的电场强度。
因为在第一和第二保护环间，第二和第三保护环间，等等，保持着相似的关系，即使n-型漂移层的电阻率较低时，也有可能获得高击穿电压。
由Hu著作的技术论文(Rec.Power Electronics Specialists Conf.，SanDiego，1979(IEEE 1979)p.385)描述了单极半导体器的导通电阻Ron由下列公式(3)表示。
Ron ∝ (Vbr)2.5                            (3)
即，导通电阻Ron与击穿电压的2.5次方成正比。
换句话说，当击穿电压改善1％，电通电阻下降2.5％(因为能使用具有相同电阻率的薄半导体晶片)。因此，当击穿电压改善5％时，导通电阻减少13％。并且，当击穿电阻改善7.5％时，导通电阻减少20％，导致一个有效时期(an epochmaking effect)。
下面将描述连接p型阱区13和第一保护环g1的优点，即将p型阱区13和第一保护环g1的间隙设成0微米的作用。
可能认识到，具有设置为0微米间隙的与p型阱区13相连接的第一保护环g1并未显示出任何优点。然则，连接于或重叠到p型阱区13的第一保护环g1有助于改善击穿电压，如图15表示。
第一保护环g1和p型阱区13之间的设成0微米的间隙显示出另一个优点。即使当处理过程参数的变化引起0.5微米的过蚀刻或小于0.5微米的蚀刻，经过一块具有互相间隔0微米的窗口的掩膜，形成的p型阱区13和第一保护环g1的间隙规定在0.5微米内。这样，通过将第一保护环g1和p型阱区13之间的设计间隙设置为0微米，将处理参数的变化补偿到某种程度上。
按照第一实施例制成不同击穿电压等级的MOSFET，并将该MOSFET与先前参考图34描述的以往MOSFET作比较。图12表示有关按照本发明的实验MOSFET’s和比较的MOSFET的击穿电压和导通电阻RonA之间的关系曲线图，它们的击穿电压等级是不同的。图中的水平轴表示击穿电压BVDSS(V)的对数，而垂直轴表示导通电阻RonA(mΩcm2)的对数。
按照本发明的实验MOSFET的导通电阻RonA是以往MOSFET的导通电阻RonA的一半，表明按照本发明的MOSFET的主要优点。虽然任何具有150V等级或较低等级击穿电压的MOSFET不是按照本发明制造的，图12所示的趋向表明具有150V等级或较低等级击穿电压的MOSFET显示出相同的效果。
该电阻率ρ(Ωcm)和厚度t是变化的，并且将按照本发明第一实施例的MOSFET的导通电阻与设成100％的以往MOSFET的导通电阻作比较。在表2中列出该结果。
表2
 ρ(Ωcm)t(微米)   -5.34+0.0316Vbr＜ρ＜-8.60+0.0509Vbr   -5.34+0.0316Vbr＜ρ＜-7.71+0.0456Vbr   -5.34+0.0316Vbr＜ρ＜-6.82+0.0404Vbr 以往
 1.26+0.0589Vbr＜t＜1.96+0.0916Vbr600V级(Vbr＝660V)900V级(Vbr＝990V) 约75％66-105mΩcm2181-291mΩcm2 约67566-95mΩcm2181-261mΩcm2 约58％66-84mΩcm2181-231mΩcm2 111-148mΩcm2306-407mΩcm2
  1.26+0.0589Vbr＜t＜ 约63％ 约57％ 约50％
  1.68+0.0785Vbr
对于600V级的MOSFET和900V级的MOSFET，表2中描述它们的导通电阻值。
如表2中描述的结果表明，通过将n-型漂移层的电阻率ρ(Ωcm)和厚度t设置在各自的合理值，将导通电阻减少到以往MOSFET的导通电阻的50％至75％(is reduced from 50 to 75％ of...)。
按照第一实施例制成具有不同等级的击穿电压的实验MOSFET’s，并将导通电阻和栅漏极电容的乘积(Ron.Crss)与以往MOSFET’s的乘积作比较，在表3中列出比较结果。
表3
    击穿电压(V)   170   660   990
    按第一实施例MOSFET’s   1.8ΩpF   2.95ΩpF   15.0ΩpF
    以往MOSFET’s   8.8ΩpF   17.5ΩpF   80ΩpF
按照本发明第一实施例的MOSFET’s的乘积Ron.Crss约为以往MOSFET乘积Ron.Crss的五分之一。
半导体开关器件的损耗由导通电阻和开关损耗确定。开关损耗随着电容Crss的减少而变小。该器件的乘积Ron.Crss变小，它的损耗也变小。按照本发明的MOSFET，它的特性Ron.Crss比以往MOSFET的特性更低，显示出巨大的优点。
当栅极18的宽度变宽时，电容Crss按图6所示的趋势增加，表明，虽然导通电阻Ron变化不那么多，还导致高的开关损耗。虽然可通过将栅极18的宽度变窄减小电容Crss，增大导通电阻Ron，还导致稳态时的高损耗。
在按照第一实施例的MOSFET中，按一个方向延伸的栅极条纹的长约为4毫米，它几乎与激活区的芯片大小相同，主电流流过该激活区。虽然与激活区的芯片大小几乎相同的栅极条纹长度不会引起问题，用于将栅极条纹焊接到金属栅极的焊接段还可以安置在100微米或更宽的间隔处，较佳地应在500微米或更宽处，以不致于增加内部栅极电阻。
正如图2所示的按照第一实施例的MOSFET的横截面，几乎与图31所示的以往MOSFET的横截面相同，表明，虽然必需修改图案，但按照第一实施例的MOSFET几乎用与以往MOSFET相同的方法制造。通过用p+型层代替n+型漏层11以及通过n+型层和p+型层形成的一层压制品，获得非穿孔的IGBT或穿孔的IGBT。这种替代也适合于图13，17，18，19，20，29和30所示的MOSFET’s。
第二实施例
图17表示横截面图，示出按照本发明第二实施例的n沟道纵向SFET的激活区。图18表示透视图，示出按照第二实施例的n型沟道纵向MOSFET的激活区。
按照第二实施例的纵向MOSFET不同于按照第一实施例的纵向MOSFET，在于，n型逆掺杂区34是在按照第二实施例的MOSFET的p型阱区13上形成的，而不是在按照第一实施例的MOSFET的n-型表面区14上形成，图2所示。
通过注入2.0×1012至5.0×1012cm-2，较佳地2.5×1012至4.0×1012cm-2剂量的磷离子并经顺序加热处理形成n型逆掺杂区34。该n型逆掺杂区34的深度约为4微米。通过形成n型逆掺杂区34，由于由p型阱区13包围的表面漏区引起的JFET电阻减小了，并因此，可减小一系列电阻元件，使导通电阻较低。
因为按照第二实施例的表面漏区的表面积比率比较小，JFET电阻就增加。因此，通过逆掺杂非常有效地减小了导通电阻。
图19表示横截面图，示出按照本发明第二实施例的n型沟道纵向MOSFET的击穿承载区。按照第二实施例的纵向MOSFET的击穿承载结构不同于图13所示按照第一实施例纵向MOSFET的击穿承载结构。在于，按照第二实施例的纵向MOSFET的击穿承载结构包括600V击穿电压的六个保护环。
该保护环数(6)与从确定保护环数的前述公式计算出的保护环数量相同，1.0×Vbr/100＝6。
如上所述，通过设置结构元件的参数，可获得622V的击穿电压，即是理论击穿电压684V的92％。通过将保护环数从6个增加，可获得更高的击穿电压。
第三实施例
图20表示横截面图，示出按照本发明第三实施例的n沟道纵向MOSFET的击穿承载区。
按照第三实施例的纵向MOSFET的击穿承载结构不同于参考图13描述的按照第一实施例MOSFET的结构，在于，按照第三实施例的击穿承载结构包括六个保护环和在相邻p型保护环间的场氧化薄膜17a上形成的电传导多晶硅薄膜35。
当实际使该器件时，应在漏极20和源极19之间施加一个电压。在长时间施加该电压情况下，对稳定性不利影响的因素包括在器件表面电荷的积累(表面电荷积累效应)。在击穿承载结构两端部分的电极间也施加电压时，还包括在击穿承载结构表面的电荷。电荷的减小经过绝缘层对半导体芯片的表面部分，特别对n-型漂移层12的表面部分产生了影响，并且扰乱了半导体芯片内部的电场，导致削弱击穿电压。
按照第三实施例，多晶硅薄膜35位于中间绝缘薄膜22和n-型漂移层12上的场平板17a之间。按上面描述插入的多晶硅薄膜利用静电屏蔽效应便于压制表面电荷的影响。因为源极19和栅极18覆盖在激活区的n-型漂移层12表面上，该激活区免受表面电荷的伤害。
通过p型阱区13和第一保护环g1间的n-型表面区14上的场氧化薄膜17a上放置多晶硅薄膜35，以及通过在相邻保护环间的n-型表面区14上的场氧化薄膜17a进一步放置多晶硅薄膜35，可防止产生表面电荷积效应，并可改善该器件的可靠性。按照第三实施例的MOSFET的击穿电压几乎与按照第二实施例的相同。
第四实施例
图21表示顶视平面图，示出按照本发明第四实施例n沟道生直MOSFET半导体芯片上栅极18的条纹和源极接触区24间的相对位置关系。按照第四实施例MOSFET的击穿承载结构与按照第一实施MOSFET的结构相同。
图21所示的配置不同于参考图4描述的按照第一实施例的配置，在于，除了在栅极条纹的尖端部形成的焊接段26外，栅极18的每条条纹，在它的中间部分，还有一附加焊接段26，用于将栅极焊与金属栅极焊接在一起。该附加焊接段26有效地减小内部栅极电阻，并防止导通电阻的增加。
按照第四实施例的栅极结构比将栅极18的每条条纹分成两段和给每段的端部提供焊接段26的栅极结构能更有效地利用激活区面积。
在半导体芯片的表面部分，n-型表面区14曾在它的中间部分中断，留下第一段，而又开始形成第二段，在第一段和第二段之间留下小的n-型表面区14d。如果机械精度很高，就不会留下小的n-型表面区14d。
虽然按照第四实施例，在栅极条纹的中间部分形成将栅极条纹与金属栅极焊接在一起的焊接段26，还可以分别在栅极条纹端部的两个焊接段26之间添加多个焊接段26。
第五实施例
图22表示顶视平面图，示出按照本发明第五实施例n沟道纵向MOSFET的半导体芯片表面。在图22中，用与图1相同的方法，省略了按照第五实施例的MOSFET的击穿承载结构。按照第五实施例MOSFET的击穿承载结构与按照第一实施例MOSFET的结构相同。
在图22中，n-型表面区14(某些用点表示)用按一个方向延伸的各自条纹形成，并且被p型阱区13包围，该包围的方式基本上与如图1所示的按照第一实施例的n-型表面区14的方式相同。该n-型表面区14不同于图1所示的n-型表面区14，在于，按照第五实施例的n-型表面区14按一个方向延伸，并且有凸面部分31，几乎按与n-型表面区14延伸方向垂直的方向突出。
栅极条纹上每隔250微米形成一个凸面部分31。凸面部分31按垂直于n-型表面区14延伸方向的方向突出长度为0.5微米。
图23表示顶视平面图，示出按照本发明第五实施例n型沟道纵向MOSFET的半导体芯片表面上栅极18的形状，以及栅极18的条纹和源极接触区24之间的相对位置关系。该栅极18按一块掩膜工作，用于在图22所示的半导体芯片的表面部分形成结构区。
图23中栅极18的形状不同于图4中栅极18的形状，在于，图23中的栅极18包括跨接器32，按垂直于栅极18条纹的方向延伸，并连接栅极18的条纹。栅极条纹上每隔250微米形成栅极跨接器32。栅极跨接器32的宽度设置为2.5微米。
当通过用作掩膜的栅极18引入杂质离子形成p型阱区13时，因为平行于半导体芯片表面的p型阱区13的横向扩散长度设置成2微米，从跨接器32两端驱动的p型阱区13的扩散区在跨接器下面互相连接，这样，在栅极18的相邻条纹之间形成p型阱区13的条纹。然而，因为从跨接器32两边驱动的p型阱区13的扩散区在跨接器底部下面没有互相连接，在n-型表面区14的两边留下凸面部分31。
因为按第五实施例栅极18的条纹是经跨接器32连接的，就减小了栅电阻，并且也减小了导通电阻。
第六实施例
图24表示顶视平面图，示出按照本发明第六实施例n型沟道纵向MOSFET的半导体芯片上栅极18的形状和栅极18的条纹与源接触区24之间的相对位置关系。按照第六实施例MOSFET的击穿承载结构与按照第一实施例MOSFET的结构相同。
按照第六实施例栅极18的形状不同于图23所示按照第五实施例栅极18的形状，在于，除了栅极条纹的尖端部形成的焊接段26外，栅极18的每条条纹，在它的中间部分，有一附加段26，用于将栅极条纹与金属栅极焊接在一起。
该附加焊接段26有效地减小内部栅极电阻，并防止导通电阻的增加。按照第六实施例的栅极结构更为有效，以致比将栅极18的每条条纹分成两段和给每段的端部提供焊接段26的栅极结构能更有效地利用激活区面积。
在半导体芯片的表面部分，n-型表面区14曾在它的中间部分中断，留下第一段，而又开始形成第二段，在第一段和第二段之间留下小的n-型表面区14d。如果机械精度很高，就不会留下小的n-型表面区14d。
虽然按照第六实施例，在栅极条纹的中间部分形成将栅极条纹与属栅极焊接在一起的焊接段26，还可以分别在栅极条纹端部的两个焊接段26之间添加多个焊接段26。
第七实施例
图25表示顶视平面图，示出按照本发明第七实施例n沟道纵向MOSFET的半导体芯片表面。在图25中，用与图1相同的方法，省略了按照第七实施例MOSFET的击穿承载结构。按照第七实施例MOSFET的击穿载结构与按照第一实施例MOSFET的结构相同。
在图25中，n-型表面区14(某些由点表示)是用互相平行的按一个方向延伸的各自条纹形成的。n-型表面区14的条纹被p型阱区13包围。
图26表示顶视平面图，示出按照本发明第七实施例n沟道纵向MOSFET的半导体芯片上栅极18的形状和栅极18的条纹与源极接触区24之间的相对位置关系。
栅极18的多条条纹按一个方向延伸。按照第七实施例栅极18的形状不同于图4所示的按照第一实施例栅极的形状，在于，栅极条纹的宽度在它的整个长度内是不变的。通过应用精密的机械技术，在栅极条纹宽度内形成将每条栅极条纹与金属栅极焊在一起的焊接段26。
图27表示沿图25线段B-B的横截面图。图27示出在焊接段26上栅极18和金属栅极27的连接情况。在这张图中，示出栅极氧化薄膜17，厚的场氧化薄膜17a，和源极19。在类似于图5所示按照第一实施例MOSFET的交叉段上的n-型表面区14d不是在按图27所示的交叉段上形成。
在图3中由一条线段B-B表明沿该线段B-B在表面电极结构上的位置。
虽然按照第七实施例将栅极18的条纹终端部分的拐角切掉，以不致留下锐角形的拐角，在栅极条纹的终端部分留下的直角形拐角不会对本发明的功能和效果产生不利的影响。
第八实施例
图28表示顶视平面图，示出按照本发明第八实施例n沟道生纵向MOSFET的半导体芯片上的栅极18的形状和栅极18的条纹与源极接触区24之间的相对位置关系。按照第八实施例MOSFET的击穿承载结构与按照第一实施例MOSFET的结构相同。
图28所示的配置不同于参考图26描述的按照第七实施例的配置，在于，除了在该栅极条纹的尖端部分形成的焊接段26外，栅极18的每条条纹，在它的中间部分，有一个附加的焊接段26，用于将栅极条纹与金属栅极焊接在一起。
该附加焊接段26有效地减小内部栅极电阻，并有效地防止导通电阻的增加。按照第八实施例的栅极结构更为有效，以致比将栅极18的每条条纹分成两段和给每段的端部提供焊接段26的栅极结构能更有效地利用激活区面积。
第九实施例
图29表示按照本发明第九实施例n沟道纵向MOSFET的击穿承载层的横截面透视图。
按照第九实施例n沟道纵向MOSFET包括在n型漏极层11上具有低阻抗的交流电导层42。交流电导层42是由交替排列的n型漂移区42a和p型分隔区42b形成。按照第九实施例n沟道纵向MOSFET也包括在交流电导层42的上面和下面形成的n-型漂移层12。
在上部n-型漂移层12上形成包括p型阱区13的上部结构。
第十实施例
图30表示横截面透视图，示出按照本发明第十实施例n沟道纵向MOSFET的击穿电压承载层。
现在参考图32，按照第十实施例的MOSFET包括n型漏极层11，在n型漏极层11上由n型漂移区42a和p型分隔区42b形成的交流电导层42。按照第十实施例，p型分隔区42b不是用薄板形成，而是用一个球形成。p型分隔区42b的球状是均匀分布的，并嵌入n型漂移区42a内。
通过以各自合适的杂质浓度掺杂n型漂移层42a和p型分隔层42b，可有效地使用上述的交流电导型结构。
虽然连同实施例描述本发明，因为激活区和击穿承载区是互相独立的，上述的任何激活区，和任何击穿承载区可以适当地混合使用。
按照本发明的击穿承载结构不仅适用于含有MOS栅极的半导体器件，而且适用于所有包括双极型半导体器件的纵向半导体器件，例如双极型晶体管和二极管的双极型半导体器件。
依据半导体器件击穿电压，通过在各自指定的范围内，设置第二电导率型的阱区下面的第一电导率型的击穿电压承载层主要部分的电阻率ρ(Ωcm)和厚度t，减小导通电阻和击穿电压间的折衷关系，并给半导体器件提供高击穿电压和低导通电阻。
按照本发明的MOS半导体器件中，第一电导率型表面漏区被第二电导率型阱区包围，该表面漏区是延伸到半导体芯片表面的击穿电压承载层的延伸部分，第一电导率型表面漏区的表面积和包括第一电导率型源区的第二电导率型的阱区表面积之间的比率设置在0.01到0.2间的范围内，用一个条纹形成每个表面漏区，条纹的宽度为0.1微米至2微米。按如上所述构成的按照本发明的MOS半导体器件能大大地减少导通电阻和击穿电压之间的折衷关系。虽然按照本发明的任何MOS半导体器件的击穿电压较高，但按照本发明的任何MOS半导体器件的导通电阻和开关损耗较低。
按照本发明的击穿承载结构便于平面pn结达到理论击穿电压的97％，考虑到设计的击穿电压，该击穿承载结构装备有多个位置互相接近的保护环。该改进的击穿电压便于使用薄硅衬底，该衬底便于进一步减少导通电阻。
通过以往半导体加工过程制造按照本发明的MOS半导体器件。按照本发明的MOS半导体器件便于通过仅改变形成结构区图案来改善它的性能。按照本发明的MOS半导体器件尤其对功率半导体器件领域的贡献极大。

Claims (70)

1.一种半导体器件，其特征在于，包括
一块半导体芯片，
一层薄膜，在的所述半导体芯片底部，具有第一电导率型或第二电导率型的低电阻，
一层第一电导率型的击穿电压承载层，位于具有低电阻的所述薄膜层的上面，
一块第二电导率型的阱区，位于所述击穿电压承载层的表面部分，及
所述阱区下面的所述击穿电压承载层的主要部分的电阻率ρ(Ωcm)，用半导体器件的击穿电压Vbr(V)，由下列关系式表示。
-5.43+0.0316 Vbr＜ρ＜-8.60+0.0509 Vbr
2.如权利要求1所述的半导体器件，其特征在于，
所述阱区下面的所述击穿电压承载层的主要部分的所述电阻率ρ(Ωcm)，用所述半导体器件的所述击穿电压Vbr(V)，由下列关系式表示。
-5.43+0.0316 Vbr＜ρ＜-7.71+0.0456 Vbr
3.如权利要求2所述的半导体器件，其特征在于，
所述阱区下面的所述击穿电压承载层的主要部分的所述电阻率ρ(Ωcm)，用所述半导体器件的所述击穿电压Vbr(V)，由下列关系式表示。
-5.43+0.0316 Vbr＜ρ＜-6.82+0.0404 Vbr
4.如权利要求1所述的半导体器件，其特征在于，
在所述阱区和所述具有低电阻的薄膜层之间的所述击穿电压承载层部分的厚度t，用所述半导体器件的所述击穿电压Vbr(V)，由下列关系式表示。
1.26+0.0589 Vbr＜t＜1.96+0.0916 Vbr
5.如权利要求4所述的半导体器件，其特征在于，
在所述阱区和所述具有低电阻的薄膜层之间的所述击穿电压承载层部分的厚度t，用所述半导体器件的击穿电压，由下列关系式表示。
1.26+0.0589 Vbr＜t＜1.68+0.0785 Vbr
6.如权利要求1到5任一项所述的半导体器件，其特征在于，还包括
一块第一电导率型的源区，在所述阱区的表面部分，由所述阱区将所述源区与所述击穿电压承载层隔开，
一个栅极，在所述阱区的延伸部分上面，在它们之间插入有一层栅极绝缘薄膜，所述阱区的延伸部分邻接所述源区，
第一电导率型的表面漏区，所述表面漏区被所述半导体芯片表面内的所述阱区包围，及
被所述阱区包围的所述表面漏区的总表面积和包括所述源区的所述阱区的表面积之间的比率为0.01至0.2。
7.如权利要求1到5任一项所述的半导体器件，其特征在于，还包括
一块第一电导率型的源区，在所述阱区的表面部分，由所述阱区将所述源区和所述击穿电压承载层隔开，
一个栅极，在所述阱区的延伸部分的上面，在它们之间插入有一层栅极绝缘薄膜，所述阱区的延伸部分邻接所述源区，
第一电导率型的表面漏区，所述表面漏区被所述半导体芯片表面上的所述阱区包围，及
所述半导体芯片表面内的所述表面漏区的形状为长条纹。
8.如权利要求7所述的半导体器件，其特征在于，
所述表面漏区的所述条纹主要部分的宽度为0.1至2微米。
9.如权利要求7所述的半导体器件，其特征在于，
由所述阱区包围的表面漏区的总表面积和包括所述源区的所述阱区的表面积之间的比率为0.01至0.2。
10.如权利要求6所述的半导体器件，其特征在于，
所述半导体芯片表面的所述表面漏区的形状为长条纹，以及所述表面漏区的条纹主要部分的宽度为0.1至2微米。
11.如权利要求7到10任一项所述的半导体器件，其特征在于，
所述表面漏区的条纹长为100微米或更长。
12.如权利要求11所述的半导体器件，其特征在于，
所述表面漏区的条纹长为500微米或更长。
13.如权利要求7到12任一项所述的半导体器件，其特征在于，
所述表面漏区的条纹包括多个凸面部分，所述凸面部分按与所述表面漏区条纹的延伸方向不同的方向从该条纹延伸出。
14.如权利要求13所述的半导体器件，其特征在于，
所述表面漏区的条纹包括每隔50微米的形成一个或不到一个凸面部分。
15.如权利要求14所述的半导体器件，其特征在于，
所述表面漏区的条纹包括每隔250微米形成一个或不到一个凸面部分。
16.如权利要求13到15任一项所述的半导体器件，其特征在于，
所述凸面部分从所述表面漏区条纹延伸2微米或更短。
17.如权利要求1到5任一项所述的半导体器件，其特征在于，还包括
一块第一电导率型的源区，位于所述阱区的表面部分，由所述阱区将所述源区与所述击穿插电压承载层隔开，
一个栅极，在所述阱区的延伸部分上面，在它们之间插入有一层栅极绝缘薄膜，所述阱区的延伸部分邻接所述源区，
第一电导率型的表面漏区，所述表面漏区被所述半导体芯片表面的所述阱区包围，及
所述栅极包括多个互相平行延伸的长条纹。
18.如权利要求17所述的半导体器件，其特征在于，
所述栅极的条纹被所述阱区包围。
19.如权利要求17或18所述的半导体器件，其特征在于，
所述栅极的每一条条纹覆盖一块或多块表面漏区。
20.如权利要求17到19任一项所述的半导体器件，其特征在于，
所述栅极的每一条条纹的主要部分宽为4至8微米。
21.如权利要求20所述的半导体器件，其特征在于，
所述栅极的每一条条纹的主要部分宽为5至7微米。
22.如权利要求17到21任一项所述的半导体器件，其特征在于，
所述栅极条纹的长为100微米或更长。
23.如权利要求22所述的半导体器件，其特征在于，
所述栅极条纹的长为500微米或更长。
24.如权利要求17到21任一项所述的半导体器件，其特征在于，
所述栅极包括连接所述栅极条纹的窄跨接器。
25.如权利要求24所述的半导体器件，其特征在于，
所述跨接器的宽为4微米或更窄。
26.如权利要求24或25所述的半导体器件，其特征在于，
所述阱区延伸到所述栅极的所述跨接器的主要部分下面。
27.如权利要求24到26中的任一项所述的半导体器件，其特征在于，
所述栅极的条纹上每隔50微米形成一个或不到一个跨接器。
28.如权利要求27所述的半导体器件，其特征在于，
所述栅极的条纹上每隔250微形成一个或不到一个跨接器。
29.如权利要求6到28任一项所述的半导体器件，其特征在于，
比所述阱区浅的所述表面漏区部分的所述电阻率低于所述阱区下面的所述击穿电压承载层主要部分的电阻率。
30.如权利要求1到5任一项所述的半导体器件，其特征在于，还包括
所述半导体芯片表面部分内的第二电导率型的保护环，所述保护环围绕在所述阱区四周，及
所述保护环的数量等于或多于，用所述半导体器件的所述击穿电压Vbr(V)，由下列公式计算的数量n。
n＝1.0×Vbr/100
31.如权利要求30所述的半导体器件，其特征在于，
所述保护环的数量等于或多于由下列公式计算的数量n。
n＝1.5×Vbr/100
32.如权利要求31所述的半导体器件，其特征在于，
所述保护环的数量等于或多于由下列公式计算的数量n。
n＝6.0×Vbr/100
33.如权利要求1到5任一项所述的半导体器件，其特征在于，还包括
所述半导体芯片表面部分的第二电导率型的保护环，所述保护环围绕在所述阱区的四周，及
所述阱区和最接近所述阱区的第一保护环间的间隙为1微米或更窄。
34.如权利要求30到32任一项所述的半导体器件，其特征在于，
在所述阱区和最接近所述阱区的第一保护环之间的间隙为1微米或更窄。
35.如权利要求33或34所述的半导体器件，其特征在于，
在所述阱区和第一保护环间的所述间隙为0.5微米或更窄。
36.如权利要求35所述的半导体器件，其特征在于，
第一保护环与所述阱区接触。
37.如权利要求30到36任一项所述的半导体器件，其特征在于，
在第一保护环和第二个最接近所述阱区的第二保护环间的所述间隙为1.5微米或更窄。
38.如权利要求37所述的半导体器件，其特征在于，
在第一保护环和第二保护环间的所述间隙为1微米或更窄。
39.如权利要求38所述的半导体器件，其特征在于，
在第一保护环和第二保护环间的所述间隙为0.5微米或更窄。
40.如权利要求37到39任一项所述的半导体器件，其特征在于，
在第二保护环和第三个最接近所述阱区的第三保护环间的所述间隙为2.0微米或更窄。
41.如权利要求40所述的半导体器件，其特征在于，
在第二保护环和第三保护环间的所述间隙为1.0微米或更窄。
42.如权利要求40或41所述的半导体器件，其特征在于，
在第三保护环和第四个最接近所述阱区的第四保护环间的所述间隙为2.5微米或更窄。
43.如权利要求42所述的半导体器件，其特征在于，
所述第三保护环和第四保护环间的所述间隙为2.0微米或更窄。
44.如权利要求1到5任一项所述的半导体器件，其特征在于，还包括
所述半导体芯片表面部分的第二电导率型的保护环，所述保护环围绕在所述阱区四周，及
所述阱区和最接近所述阱区的第一保护环之间的间隙为d1/4或更窄，d1为所述阱区结点深度和所述保护环结点深度中较浅的一个深度。
45.如权利要求30到32任一项所述的半导体器件，其特征在于，
所述阱区和最接近所述阱区的第一保护环之间的间隙为d1/4或更窄，这儿d1为所述阱区结点深度和所述保护环结点深度中较浅的一个深度。
46.如权利要求44或45所述的半导体器件，其特征在于，
所述阱区和第一保护环间的所述间隙为d1/8或更窄。
47.如权利要求44到46任一项所述的半导体器件，其特征在于，
第一保护环和第二个最接近所述阱区的第二保护环间的所述间隙为d2/4或更窄，这儿d2是所述保护环结点深度。
48.如权利要求47所述的半导体器件，其特征在于，
所述第一保护环和第二保护环间的所述间隙为d2/8或更窄。
49.如权利要求47或48所述的半导体器件，其特征在于，
第二保护环和第三个最接近所述阱区的第三保护环间的所述间隙为d2/4或更窄。
50.如权利要求49所述的半导体器件，其特征在于，
所述第二保护环和第三保护环间的所述间隙为d2/8或更窄。
51.如权利要求30到50任一项所述的半导体器件，其特征在于，
最接近所述阱区的第一保护环和第二个最接近所述阱区的第二保护环间的间隙I2与所述阱区和所述第一保护环间的间隙I1之间的间隙差I2-I1为1微米或更窄。
52.如权利要求51所述的半导体器件，其特征在于，
所述间隙差I2-I1为0.2至0.8微米。
53.如权利要求51或52所述的半导体器件，其特征在于，
所述第二保护环和第三个最接近所述阱区的第三保护环间的间隙I3与所述第一保护环和所述第二保护环间的间隙I2之间的所述间隙差I3-I2为1微米或更窄。
54.如权利要求53所述的半导体器件，其特征在于，
所述间隙差I3-I2为0.2至0.8微米。
55.如权利要求53或54所述的半导体器件，其特征在于，
所述第三保护环和第四个最接近所述阱区的第四保护环间的间隙I4与第二保护环和第三保护环间的所述间隙I3之间的间隙差I4-I3为1微米或更窄。
56.如权利要求55所述的半导体器件，其特征在于，
所述间隙差I4-I3为0.2至0.8微米。
57.如权利要求30到56任一项所述的半导体器件，其特征在于，
所述保护环的数量为5个或更多，而最接近所述阱区的第一保护环的宽度比第五个最接近所述阱区的第五保护环的宽度要宽。
58.如权利要求57所述的半导体器件，其特征在于，
所述保护环的数量为6个或更多，而第二个最接近所述阱区的第二保护环的宽度比第六个最接近所述阱区的第六保护环的宽度要宽。
59.如权利要求58所述的半导体器件，其特征在于，
所述保护环的数量为7个或更多，而第三个最接近所述阱区的第三保护环的宽度比第七个最接近所述阱区的第七保护环的宽度要宽。
60.如权利要求30到59任一项所述的半导体器件，其特征在于，还包括
一层电传导薄膜，位于所述阱区和最接近所述阱区的第一保护环之间的所述击穿电压承载层表面上，在所述电传导薄膜和所述击穿电压承载层表面之间插入有一层绝缘薄膜。
61.如权利要求60所述的半导体器件，其特征在于，还包括
一层电传导薄膜，位于第一保护环和第二个最接近所述阱区的第二保护环间的所述击穿电压承载层表面上，在所述电传导薄膜和所述击穿电压承载层表面之间插入有一层绝缘薄膜。
62.如权利要求61所述的半导体器件，其特征在于，
所述保护环的数量为3个或更多，以及，所述半导体器件还包括一层电传导薄膜，位于第二保护环和第三个最接近所述阱区的第三保护环间的所述击穿电压承载层表面上，在所述电传导薄膜和所述击穿电压承载层表面之间插入有一层绝缘薄膜。
63.如权利要求62所述的半导体器件，其特征在于，
所述保护环的数量为4个或更多，以及，所述半导体器件还包括一层电传导薄膜，位于第三保护环和第四个最接近所述阱区的第四保护环间的所述击穿电压承载层表面上，在所述电传导薄膜和所述击穿电压承载层之间插入有一层绝缘薄膜。
64.如权利要求60到63任一项所述的半导体器件，其特征在于，
所述电传导薄膜为浮点电位。
65.如权利要求30到64任一项所述的半导体器件，其特征在于，
所述击穿电压承载层包括一块第一电导率型的半导体区。
66.如权利要求30到64任一项所述的半导体器件，其特征在于，
所述击穿电压承载层包括交替排列的第一电导率型的半导体区和第二电导率型的半导体区。
67.如权利要求30到66任一项所述的半导体器件，其特征在于，
比所述阱区浅的所述表面漏区部分的电阻率低于所述阱区下面的击穿电压承载层主要部分的电阻率。
68.如权利要求1到67任一项所述的半导体器件，其特征在于，还包括
一层有机聚合体薄膜，保护所述半导体器件的表面。
69.如权利要求1到68任一项所述的半导体器件，其特征在于，
所述半导体器件的击穿电压Vbr高于100V，而低于5000V。
70.如权利要求69所述的半导体器件，其特征在于，
所述半导体器件的击穿电压Vbr高于200V，而低于2000V。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101288179B (zh) * 2005-07-27 2010-05-26 英飞凌科技奥地利股份公司 具有漂移区和漂移控制区的半导体器件
CN101814526A (zh) * 2009-02-20 2010-08-25 株式会社半导体能源研究所 半导体装置以及其制造方法
CN102194861A (zh) * 2009-12-28 2011-09-21 富士电机控股株式会社 半导体器件
CN102244100A (zh) * 2011-06-28 2011-11-16 上海宏力半导体制造有限公司 Mos功率半导体器件
CN102608547A (zh) * 2010-12-21 2012-07-25 Nxp股份有限公司 场效应磁传感器
TWI620302B (zh) * 2017-06-06 2018-04-01 旺宏電子股份有限公司 半導體結構及其操作方法
US10833151B2 (en) 2017-06-07 2020-11-10 Macronix International Co., Ltd. Semiconductor structure and operation method thereof
CN114203795A (zh) * 2020-09-18 2022-03-18 株式会社东芝 半导体装置

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6980695B2 (en) * 2002-06-28 2005-12-27 Microsoft Corporation Rate allocation for mixed content video
US7026204B2 (en) * 2004-03-24 2006-04-11 Freescale Semiconductor, Inc. Transistor with reduced gate-to-source capacitance and method therefor
JP5114832B2 (ja) * 2004-09-02 2013-01-09 富士電機株式会社 半導体装置およびその製造方法
DE102005023668B3 (de) * 2005-05-23 2006-11-09 Infineon Technologies Ag Halbleiterbauelement mit einer Randstruktur mit Spannungsdurchbruch im linearen Bereich
CN100585871C (zh) * 2005-05-24 2010-01-27 Abb瑞士有限公司 绝缘栅半导体器件
JP4412335B2 (ja) * 2007-02-23 2010-02-10 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4620075B2 (ja) * 2007-04-03 2011-01-26 株式会社東芝 電力用半導体素子
JP2008277353A (ja) * 2007-04-25 2008-11-13 Matsushita Electric Ind Co Ltd 半導体装置
TWI398951B (zh) * 2009-03-13 2013-06-11 Univ Feng Chia 具分離式閘極垂直型金氧半電晶體元件結構及其製造方法
JP5616665B2 (ja) 2010-03-30 2014-10-29 ローム株式会社 半導体装置
JP5218474B2 (ja) * 2010-05-27 2013-06-26 富士電機株式会社 半導体装置
CN102064094B (zh) * 2010-11-10 2012-07-18 嘉兴斯达半导体股份有限公司 大厚度氧化层场板结构及其制造方法
US8836029B2 (en) * 2012-02-29 2014-09-16 Smsc Holdings S.A.R.L. Transistor with minimized resistance
JP6070526B2 (ja) * 2013-12-11 2017-02-01 豊田合成株式会社 半導体装置の製造方法
JP2015146368A (ja) * 2014-02-03 2015-08-13 株式会社東芝 半導体装置
JP5878216B2 (ja) * 2014-09-12 2016-03-08 ローム株式会社 半導体装置
WO2016185544A1 (ja) * 2015-05-18 2016-11-24 株式会社日立製作所 半導体装置および電力変換装置
DE102015108440B3 (de) * 2015-05-28 2016-10-06 Infineon Technologies Ag Streifenförmige elektrodenstruktur einschliesslich eines hauptteiles mit einer feldelektrode und eines die elektrodenstruktur abschliessenden endteiles
CN115117151B (zh) * 2022-08-25 2023-01-10 深圳芯能半导体技术有限公司 一种具复合元胞结构的igbt芯片及其制作方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5320194B2 (zh) 1972-04-20 1978-06-24
JPS5553462A (en) * 1978-10-13 1980-04-18 Int Rectifier Corp Mosfet element
US4593302B1 (en) * 1980-08-18 1998-02-03 Int Rectifier Corp Process for manufacture of high power mosfet laterally distributed high carrier density beneath the gate oxide
US4399449A (en) 1980-11-17 1983-08-16 International Rectifier Corporation Composite metal and polysilicon field plate structure for high voltage semiconductor devices
US4412242A (en) 1980-11-17 1983-10-25 International Rectifier Corporation Planar structure for high voltage semiconductor devices with gaps in glassy layer over high field regions
GB2131603B (en) 1982-12-03 1985-12-18 Philips Electronic Associated Semiconductor devices
US4974059A (en) * 1982-12-21 1990-11-27 International Rectifier Corporation Semiconductor high-power mosfet device
GB2134705B (en) 1983-01-28 1985-12-24 Philips Electronic Associated Semiconductor devices
US4672407A (en) 1984-05-30 1987-06-09 Kabushiki Kaisha Toshiba Conductivity modulated MOSFET
FR2581252B1 (fr) 1985-04-26 1988-06-10 Radiotechnique Compelec Composant semiconducteur du type planar a structure d'anneaux de garde, famille de tels composants et procede de realisation
JPS63310395A (ja) 1987-06-12 1988-12-19 Secoh Giken Inc 高速直流電動機
JPH0783123B2 (ja) * 1988-12-08 1995-09-06 富士電機株式会社 Ｍｏｓ型半導体装置
JPH0785562B2 (ja) 1989-03-20 1995-09-13 富士通株式会社 通信装置間の障害検出方式
JPH04127540A (ja) * 1990-09-19 1992-04-28 Nec Corp 絶縁ゲート電界効果トランジスタ
JP3417013B2 (ja) 1993-10-18 2003-06-16 株式会社デンソー 絶縁ゲート型バイポーラトランジスタ
US5345101A (en) 1993-06-28 1994-09-06 Motorola, Inc. High voltage semiconductor structure and method
EP0661753A1 (en) * 1994-01-04 1995-07-05 Motorola, Inc. Semiconductor structure with field limiting ring and method for making
US5723890A (en) * 1994-01-07 1998-03-03 Fuji Electric Co., Ltd. MOS type semiconductor device
JP2870402B2 (ja) 1994-03-10 1999-03-17 株式会社デンソー 絶縁ゲート型電界効果トランジスタ
JP3381490B2 (ja) * 1994-11-21 2003-02-24 富士電機株式会社 Ｍｏｓ型半導体装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101288179B (zh) * 2005-07-27 2010-05-26 英飞凌科技奥地利股份公司 具有漂移区和漂移控制区的半导体器件
CN101814526A (zh) * 2009-02-20 2010-08-25 株式会社半导体能源研究所 半导体装置以及其制造方法
CN102194861A (zh) * 2009-12-28 2011-09-21 富士电机控股株式会社 半导体器件
CN102194861B (zh) * 2009-12-28 2014-11-26 富士电机株式会社 半导体器件
CN102608547A (zh) * 2010-12-21 2012-07-25 Nxp股份有限公司 场效应磁传感器
CN102608547B (zh) * 2010-12-21 2015-01-07 Nxp股份有限公司 场效应磁传感器
CN102244100A (zh) * 2011-06-28 2011-11-16 上海宏力半导体制造有限公司 Mos功率半导体器件
CN102244100B (zh) * 2011-06-28 2016-01-06 上海华虹宏力半导体制造有限公司 Mos功率半导体器件
TWI620302B (zh) * 2017-06-06 2018-04-01 旺宏電子股份有限公司 半導體結構及其操作方法
US10833151B2 (en) 2017-06-07 2020-11-10 Macronix International Co., Ltd. Semiconductor structure and operation method thereof
CN114203795A (zh) * 2020-09-18 2022-03-18 株式会社东芝 半导体装置

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