CN101288179B - 具有漂移区和漂移控制区的半导体器件 - Google Patents

具有漂移区和漂移控制区的半导体器件 Download PDF

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Abstract

本发明涉及一种半导体器件，具有半导体主体(100)以及以下特征：在半导体主体(100)中的第一导电类型的漂移区(2；211)，由半导体材料制成的漂移控制区(3；241)，其至少按片段地与漂移区(2)相邻地设置在该半导体主体中，设置在漂移区(2；211)和漂移控制区(3；241)之间的蓄电电介质(4；251)。

Description

具有漂移区和漂移控制区的半导体器件
技术领域
本发明涉及一种具有低接通电阻的半导体器件，尤其是功率半导体器件。
背景技术
在开发功率半导体器件时的一个重要目标是制造出尽可能高截止的器件，该器件具有低的接通电阻，同时具有尽可能小的开关损耗。
一种在给定截止能力的同时减小功率半导体器件的接通电阻的手段是采用补偿原理，该原理例如在US4754310(Coe)、US5216275A1(Chen)、US5438215或DE4309764C2(Tihanyi)中描述。
另一种用于减小半导体器件的接通电阻的手段在于，设置与漂移区介电绝缘的场电极。这种器件公开在US4903189(Ngo)、US4941026(Temple)、US6555873B2(Disney)、US6717230B2(Kocon)或US6853033B2(Liang)中。
EP1073123A2(Yasuhara)描述了一种横向功率MOSFET，其具有多个设置在该器件的漂移区中的辅助电极，这些辅助电极通过电介质与漂移区绝缘。这些辅助电极由半绝缘的多晶硅(SIPOS)或一种电阻材料制成，而且连接在该器件的源极端子和漏极端子之间。辅助电极用于在该器件受控截止时在漂移区中形成耗尽区(耗尽层)。
GB2089118A公开了一种功率MOSFET，其具有电阻层，该电阻层沿着漂移区在栅电极和漏电极之间延伸，并且在漂移区中“展开”成一个电场，其目的是提高耐压性。
US5844272(Soederbaerg)公开了一种横向高频晶体管，具有分布在半导体主体的横向方向上的漂移区。
US2003/0073287A1(Kocon)建议，沿着半导体器件的漂移段设置多个位于不同电位的场电极。
本发明要解决的技术问题是提供一种具有漂移段/漂移区的半导体器件，尤其是功率半导体器件，该半导体器件具有低的接通电阻。
发明内容
本发明的半导体器件具有在半导体主体内的漂移区以及由半导体材料制成的漂移控制区，其中漂移控制区至少按片段地与漂移区相邻，而且在漂移区和漂移控制区之间设置蓄电电介质。漂移控制区在这种器件中用于控制在漂移区内沿着蓄电电介质的导电通道。
附图说明
下面借助附图详细描述本发明。
图1示出本发明半导体器件的一个片段，该半导体器件实施为平面MOSFET而且具有包括多个MOSFET单元和多个设置在漂移区中的漂移控制区的半导体主体，其中在漂移区和漂移控制区之间设置电介质。
图2示出具有多个漂移控制区的平面MOSFET的一个片段的截面，其中电介质在垂直方向上在半导体主体的两个对置的面之间延伸。
图3示出平面MOSFET的一个片段的截面，该MOSFET的漂移控制区一直延伸到半导体主体的源极一侧的表面。
图4示出平面MOSFET的一个片段的截面，具有与主体区接壤的补偿区，在补偿区之间设置与主体区互补掺杂的中间区，其中漂移控制区设置在中间区的漏级一侧。
图5示出图4的MOSFET，其中包围漂移控制区的电介质一直延伸到中间区。
图6示出具有多个补偿区的MOSFET的一个片段的横截面，包括多个漂移控制区，这些漂移控制区在横向方向上彼此有间距而且在补偿区下面的区域内具有小于在半导体主体其它区域内的间隔。
图7示出MOSFET的一个片段的横截面，包括多个在横向方向上彼此等间隔的漂移控制区。
图8示出本发明半导体器件的一个片段的横截面，该半导体器件实施为具有多个设置在半导体主体的沟中的栅电极的横沟MOSFET，而且包括设置在栅电极之下的漂移控制区。
图9示出图8的横沟MOSFET的一个片段的横截面，其中漂移控制区以及设置在漂移控制区和漂移区之间的电介质由设置在栅电极和漂移区之间的栅极绝缘层隔开。
图10示出横沟MOSFET的一个片段的横截面，包括多个在横向方向上分别设置在栅电极之间的漂移控制区，其中漂移控制区和设置在漂移控制区和漂移区之间的电介质在垂直方向上、在半导体主体的彼此对置的面之间延伸。
图11示出图8的垂直MOSFET的一个片段，其中设置在漂移区和漂移控制区之间的电介质具有两个子层，在这两个子层之间设置空气或具有较低介电常数的材料。
图12示出MOSFET的一个片段的横截面，包括与在源极一侧和漏极一侧邻接漂移控制区的、强n掺杂的连接区一并形成截止层场效应晶体管，其中漂移控制区通过第一二极管与源极区连接。
图13示出现有技术的导电MOSFET的电子分布的例子。
图14示出图12的导电MOSFET的电子分布的例子。
图15示出现有技术的MOSFET的漏极-源极电流的变化以及图12的MOSFET的漏极-源极电流的变化与漏极-源极电压UDS的相关关系。
图16示出图12的MOSFET的一个片段的横截面，其中漂移控制区在源极一侧借助弱p掺杂的连接区以及后面的强p掺杂的连接区通过第一二极管连接到源极区，并借助p掺杂的连接区连接到漏极区。
图17A示出图16的MOSFET，其中源极区和漏极控制区通过电容器连接，而且漂移控制区和栅电极通过第二二极管彼此连接。
图17B示出相对于图17A的MOSFET变形的MOSFET，其中漂移控制区至少按片段地通过隧道电介质耦合到漏电极。
图18示出图16和图17的MOSFET，该MOSFET与相应于图16的第一二极管以及与相应于图17A的第二二极管和电容器连接，并且漂移控制区在漏极一侧借助第三二极管与漏极区连接。
图19示出具有按照图16至图18的电路布置的MOSFET，其中按照图15的漏极一侧的二极管集成在半导体主体内，而且漏极区一直延伸到漏极控制区之下。
图20示出实施为MOS晶体管的半导体器件，其中为了减小接通电阻在漂移区和主体区之间设置比漂移区更高掺杂的中间区。
图21示出相对于图20变形的器件，其中场电极与掺杂更高的中间区相邻地设置。
图22以截面I-I示出图20和图21示出的器件的横截面。
图23以第一截面(图23A)和第二截面(图23B)示出在图20和21中示出的器件的变形。
图24示出图23所示器件的变形。
图25以截面III-III示出图24的器件的横截面。
图26示出实现为MOS晶体管的半导体器件，其中栅电极在垂直方向上设置在漂移控制区之上。
图27示出图26中所示器件的变形，其中漂移控制区成段地一直到达半导体主体的正面。
图28示出实现为MOS晶体管的半导体器件，其具有连接到主体区的、位于更深处的主体区。
图29示出MOS晶体管，包括位于漏电极和漂移控制区之间的肖特基二极管。
图30示出一种可能的用于实现图29的器件的肖特基二极管的方法。
图31示出按照图29的器件的第一变形。
图32示出按照图29的器件的第二变形。
图33示出用于制造在图29至32中示出的半导体器件的一种可能方法。
图34示出实现为MOS晶体管的半导体器件，其中具有与漏极区互补掺杂的半导体区，该半导体区与该器件的漏电极接触。
图35示出在图34中示出的器件的变形，其中场停止区设置在漂移区和与漏极区互补掺杂的组件区之间。
图36至40示出在图34和35中示出的器件的不同变形。
图41示出实施为MOS晶体管的半导体器件，包括与漏极区互补掺杂的漂移区。
图42示出在图41中示出的器件的变形，其中栅电极在垂直方向上设置在漂移控制区之上。
图43示出在图42中示出的器件的变形。
图44示出实施为MOS晶体管的半导体器件，其中隧道电介质和漂移区的一段设置在该器件的漂移控制区和漏极区之间。
图45示出相对于图44的器件变形的器件，后者实施为平面MOS晶体管。
图46示出相对于图45的器件变形的半导体器件，其中彼此互补掺杂的半导体区设置在漂移区中。
图47示出相对于图46的器件变形的半导体器件。
图48示出用于制造在图44至47中示出的半导体器件的方法步骤。
图49示出实施为MOS晶体管的半导体器件，其在源极和漂移控制区之间具有集成在半导体主体之上的两个导电层之间的电容。
图50至56示出用于在半导体主体中实现电容的其它可能。
图57示出实施为垂直MOS晶体管的半导体器件，其中漏电极在半导体主体的边缘与漂移控制区连接。
图58至63示出相对于图57的器件变形的器件。
图64示出MOSFET的横截面，该MOSFET包括多个漂移控制区，每个漂移控制区在漏极一侧通过集成的二极管与漏极区连接，并且漂移控制区在垂直方向上一直延伸到漏极区中。
图65示出相应于图64的MOSFET，其中漂移控制区在垂直方向上与高掺杂的连接区有间距。
图66以平面E-E’示出本发明MOSFET的垂直于垂直方向分布的横截面，具有相应于图65的MOSFET的条纹布局。
图67示出本发明MOSFET的垂直于垂直方向分布的横截面，具有横截面为矩形的单元布置。
图68示出本发明MOSFET的垂直于垂直方向分布的水平截面，具有横截面为圆形的单元布置。
图69示出本发明MOSFET的垂直于垂直方向分布的水平截面，具有横截面为曲折形的单元布置。
图70示出实施为自导通的MOS晶体管的半导体器件的横截面。
图71示出半导体器件，其中在负载晶体管的单元场(Zellenfeld)中设置用于测量通过负载晶体管的负载电流的测量晶体管。
图72示出半导体器件，其中在负载晶体管的单元场中设置温度传感器。
图73示出相对于图72的半导体器件变形的半导体器件。
图74至85示出本发明半导体器件的可能的边缘端子。
图86示出实施为肖特基二极管的半导体器件的横截面，其中漂移控制区实施为单晶体的，并且在阴极一侧与二极管区域的高掺杂的连接区电绝缘。
图87以线性图示出按照图86的肖特基二极管的二极管电流，与在漂移控制区和阴极之间阴极一侧短路时流过该二极管的二极管电流相比的曲线图，其中漂移控制区在阴极一侧高欧姆的连接到高掺杂的连接区。
图88以对数图的方式示出按照图87的图。
图89示出在导通情况下按照图86的肖特基二极管的电子分布。
图90示出具有漂移控制区的肖特基二极管，该漂移控制区通过微弱的、与该漂移控制区互补掺杂的第一连接区连接到肖特基二极管的阴电极。
图91示出按照图90的肖特基二极管，其中第一连接区不是由掺杂的、而是由固有的半导体材料形成。
图92示出具有漂移控制区的肖特基二极管，该漂移控制区通过固有的第一连接区直接连接到高掺杂的连接区。
图93示出肖特基二极管，其中至少一个漂移控制区具有凸肩(Fortsatz)，该凸肩一直延伸到高掺杂的连接区并与该连接区接触。
图94示出具有漂移控制区的肖特基二极管，该漂移控制区通过高欧姆的电阻层连接到高掺杂的连接区。
图95示出具有漂移控制区的肖特基二极管，该漂移控制区在阴极一侧成段地与肖特基二极管的阴电极绝缘。
图96示出按照图86的肖特基二极管，其中漂移控制区借助弱p掺杂的连接层连接到肖特基二极管的肖特基接触的阳极金属。
图97示出肖特基二极管，其中漂移控制区通过连接电极的一段连接到高掺杂的连接区。
图98示出肖特基二极管，其中漂移控制区通过隧道电介质连接到接触高掺杂连接区的连接电极。
图99示出相对于图98的肖特基二极管变形的肖特基二极管，其实施为“混合”的pin肖特基二极管。
图100示出相对于图98的肖特基二极管变形的肖特基二极管，其中在隧道电介质和连接电极之间设置单晶质的半导体层。
图101示出实施为MOSFET的半导体器件，其中漂移控制区在一侧直接与栅电极接壤，在另一侧通过二极管耦合到漏极区。
图102示出相对于图101的器件变形的器件，其中二极管实施为集成二极管。
图103示出相对于图101的器件变形的另一器件。
图104示出相对于图102的器件变形的另一器件，其中漂移控制区通过接触电极连接到栅电极。
图105示出相对于图104的器件变形的另一器件，其中栅电极和漂移控制区彼此绝缘，而且漂移控制区可以连接到控制电位。
图106用各个方法步骤示出用于制造实施为MOSFET的半导体器件的方法，其中漂移控制区直接连接到栅电极。
图107用各个方法步骤示出用于制造实施为MOSFET的另一个半导体器件的方法，其中漂移控制区直接连接到栅电极。
图108用各个方法步骤示出用于制造实施为MOSFET的另一个半导体器件的方法，其中漂移控制区直接连接到栅电极。
图109示出实施为MOSFET的半导体器件，具有直接连接到栅电极的漂移控制区以及多层组装的蓄电电介质。
图110示出相对于图109的器件变形的另一器件，具有多层组装的蓄电电介质。
图111借助半导体主体的不同截面示出本发明实施为MOSFET的横向功率半导体器件，该半导体器件具有多个分别通过蓄电电介质与漂移区绝缘的漂移控制区，在该半导体主体之中或之上集成了该器件。
图112示出实施为MOSFET的功率半导体器件，其中漂移控制区成段地通过隧道电介质与漂移区分开。
图113以透视截面图示出基于SOI衬底的横向功率MOSFET，具有漂移区和漂移控制区。
图114示出实施为MOSFET的横向功率半导体器件，其中漂移控制区在横向方向上覆盖在分别相邻的漂移区的整个长度上。
图115示出相对于图114的器件变形的另一器件，其中漂移控制区成段地与功率MOSFET的主体区相邻地设置。
图116示出相对于图114的器件变形的另一器件，其中栅电极实施为连续条纹形状的电极。
图117示出相对于图114的器件变形的另一器件，该器件是基于SOI衬底实现的。
图118示出实施为功率MOSFET的器件的片段，其中漂移控制区通过第一二极管耦合到漏电极，并通过集成的第二二极管耦合到源电极。
图119示出功率MOSFET的片段，其中漂移控制区直接耦合到漏电极，并通过二极管耦合到源电极。
图120示出功率MOSFET的片段，其中在漂移控制区和源电极之间设置了电容和集成的二极管。
图121示出相对于图120的器件变形的器件，具有外部二极管。
图122示出相对于图120的器件变形的器件，其中在漂移控制区和栅电极之间接入另一个二极管。
图123示出具有漂移区和漂移控制区的半导体器件的片段，其中在半导体主体的区域中集成了电容。
图124至126示出相对于图123的器件变形的器件。
图127示出实施为MOSFET的横向功率半导体器件，其中栅电极设置在沟中，而且通过栅电极控制的逆通道分布在垂直方向上。
图128示出相对于图127的器件变形的功率MOSFET，其中通过栅电极控制的逆通道分布在横向方向上。
图129示出横向的功率MOSFET，其具有多个栅电极段，这些栅电极段在横向方向上分别设置在漂移控制区的延长段中。
图130示出基于SOI衬底的横向功率MOSFET的第一实施例，其主体区连接到半导体衬底。
图131示出基于SOI衬底的横向功率MOSFET的第二实施例，其主体区连接到半导体衬底。
图132示出一种用于制造借助蓄电电介质与漂移区分开的漂移控制区的可能的方法。
图133以透视图示出实施为肖特基二极管的横向功率半导体器件。
图134示出横向的功率MOSFET，具有平行于半导体主体的正面的漂移控制区，以及设置在该正面之上的栅电极。
图135示出相对于图134的器件变形的器件，其中栅电极设置在沟中。
图136示出相对于图135的器件变形的器件，栅电极具有多个分别设置在漂移控制区的延长段中的栅电极段。
图137示出一种用于制造与掩埋的半导体区接触的连接接触的方法。
图138示出功率半导体器件的漂移区的片段，具有设置在其中的条纹形状的漂移控制区。
图139示出相对于图138的器件变形的另一器件。
图140示出相对于图138的器件变形的另一器件。
图141示出功率半导体器件的漂移控制区的片段，具有设置在其中的条纹形状的漂移区。
图142示出功率半导体器件的漂移区的片段，具有设置在其中的方格形状的漂移控制区。
图143示出功率半导体器件的漂移控制区的片段，具有设置在其中的方格形状的漂移区。
图144示出功率半导体器件的漂移区的片段，具有设置在其中的包括曲折形外围的漂移控制区。
图145示出功率半导体器件的漂移控制区的片段，具有设置在其中的包括曲折形外围的漂移区。
具体实施方式
在附图中，只要没有特殊声明，相同的附图标记就表示具有相同含义的相同部件区域。
在本发明的器件中，在一个实施方式中漂移区和漂移控制区至少成段地彼此相邻地设置在半导体主体中，并通过电介质层彼此分开。将漂移区和漂移控制区分开的电介质层区域在下面称为“蓄电电介质(Akkumulationsdielektrikum)”。
概念“漂移区”或“漂移段”在一种功率半导体器件中是指这样一个半导体区域，在向器件施加截至电压时在该半导体区域中会抵消该截止电压，即扩散出一个具有逐渐增大的截止电压的空间电荷区。概念“漂移区”或“漂移段”尤其是在单极功率半导体器件如功率MOSFET或功率肖特基二极管中采用，而在双极器件中根据吸收截止电压的半导体区的掺杂类型常常使用概念“n基”或“p基”。在下面的解释中，对于吸收功率半导体器件的截止电压的区域，不将本发明限制于单极器件地始终采用概念“漂移区”或“漂移段”。
漂移控制区的掺杂例如这样选择，使得该漂移控制区具有至少一个在垂直于蓄电电介质的方向上可以完全被清除的半导体段。这表示：在垂直于蓄电电介质的方向上施加电场时位于该半导体段中的杂质原子可完全电离，而不会出现雪崩击穿。漂移控制区在器件受控导通时用于控制在漂移区中沿着蓄电电介质的蓄电通道，即具有局部极高的载流子密度的区域。为了形成这样的通道，需要在漂移控制区和漂移区之间有电位差。沿着蓄电电解质累积的载流子的类型，即是电子还是空穴，在此取决于该电位差的极性，而不是取决于也可以实施为未掺杂区或固有区的漂移区的基本掺杂。
存在这样的蓄电通道会导致功率半导体器件的接通电阻与没有这种漂移控制区的器件相比显著减小。在接通电阻相同的情况下，本发明器件的漂移区的基本掺杂与传统器件的漂移区的基本掺杂相比可以降低，由此本发明器件的耐压性与传统器件相比更高。
漂移区通过蓄电电介质与漂移控制区电容耦合，由此可以在该器件受控导通时形成蓄电通道。该电容耦合和维持上述给定的针对漂移控制区的掺杂条件会导致在该器件截止时、即在漂移区中扩散出空间电荷区时，同样会在漂移控制区中扩散出空间电荷区。在漂移控制区中扩散出的空间电荷区导致漂移控制区中的电位分布跟随漂移区中的电位分布。漂移区和漂移控制区之间的电位差或电压由此受到限制。该电压限制使得可以实现薄的蓄电电介质，这带来了漂移区和漂移控制区之间的电容耦合得到改善的优点。
在漂移区之后接着可以设置组件结，如pn结或肖特基结，在漂移区和第一组件区之间施加截止电压时从该组件结开始在漂移区中扩散出空间电荷区。
本发明的半导体器件尤其是一种单极的功率半导体器件，如功率MOSFET或功率肖特基二极管。但是，由掺杂或未掺杂的半导体材料组成的、满足上述掺杂条件并通过蓄电电介质而与漂移区绝缘开来的漂移控制区也可以设置在双极器件中，如二极管或IGBT。
在MOSFET、IGBT或二极管中，第一组件区和第二组件区之间的组件结是pn结。第一组件区在MOSFET或IGBT中形成其主体区，在二极管中形成p发射区或n发射区。第二组件区在MOSFET中形成其漏极区，在IGBT或二极管中形成发射极区。
在肖特基二极管中，第一组件区和漂移区之间的组件结是肖特基接触，第一组件区由肖特基金属组成。第一组件区在肖特基二极管中是其由肖特基金属制成的阳极区。
图1示出本发明功率半导体器件的实施例的一个片段的横截面。所示出的器件实施为平面MOSFET，并具有漂移区2、源极区9以及设置在源极区9和漂移区2之间的、与源极区9互补掺杂的主体区8。为了控制在源极区9和漂移区2之间的主体区8中的逆通道(Inversionskanal)，设置栅电极15，该栅电极通过栅极电介质16与半导体主体介电绝缘。栅电极在所示出的例子中设置在半导体主体100的正面101之上，并在半导体主体100的横向方向r上从源极区9一直延伸到漂移区2，该漂移区2成段地一直延伸到正面101。此外该器件还包括漏极区5，该漏极区与漂移区2邻接，比漂移区掺杂度高，并且可通过漏电极11被接触。
所示器件的漏极区5例如可以通过半导体衬底实现，在该半导体衬底上敷设具有基本掺杂的外延层。具有基本掺杂的外延层的片段在此形成漂移区2。要指出的是，图1中半导体衬底的尺寸和外延层的尺寸不是按比例绘制的。
所示MOSFET是n传导的，即源极区9、漂移区2和漏极区5在此是n掺杂的，而主体区是p掺杂的。本发明当然还可以应用于p传导的MOSFET，其组件区与n传导的MOSFET的组件区互补地掺杂。
图1所示的MOSFET实施为垂直的MOSFET。该器件的源极区9、主体区8、漂移区2和漏极区5在半导体主体100的垂直方向v上连续排列。在该器件受控导通时，即在漏极和源极之间施加正电压以及在栅电极15上施加合适的控制电位时，在垂直方向上有电流流过源极和漏极之间的漂移区。主体区8和漏极区5在该器件中形成第一和第二组件区，在该第一和第二组件区之间设置漂移区2，其中在主体区8和漏极区5之间施加截止电压时会从主体区8和漂移区2之间的半导体结开始在漂移区2中扩散出空间电荷区。
至少成段地与漂移区2相邻地在该器件中形成至少一个漂移控制区3。在图1所示的器件中设置多个这样的漂移控制区3，这些漂移控制区3在半导体主体1的横向方向r上彼此有间距地排列。在每个漂移控制区3和漂移区2之间设置电介质层4，该电介质层也称为“蓄电电介质”。为了下面的解释，蓄电电介质在此仅理解为电介质层4的直接设置在漂移区2和漂移控制区3之间的片段，也就是说该片段的一侧直接连接漂移区2，而在另一侧直接连接漂移控制区3。
漂移控制区3与MOSFET的一个负载连接电位耦合，该负载连接电位是在运行期间出现在漏极5和/或源极9上的。在该示例中，漂移控制区3为此与漏极区5连接。漂移控制区3与漏极区5的连接可以通过不同方式进行。在图1中为此示出四种不同的可能。一方面漂移控制区3通过与漂移控制区相同导电类型的高掺杂的第一连接区31而与漏电极11连接。电介质层4在这种情况下一直延伸到漏电极11，并由此将第一连接区31与漏极区5彼此介电绝缘。
可选的，可以在高掺杂的第一连接区31和漏电极11之间设置与第一连接区互补掺杂的第二连接区32，该第二连接区比第一连接区31掺杂少。
此外还存在这样的可能，即漏极区5一直延伸到漂移控制区3或者与漂移控制区3连接的第一连接区31之下。在此还可以选择设置互补掺杂的第二连接区32，由此该第二连接区32位于第一连接区31和漏极区5的一直延伸到漂移控制区3之下的片段之间。
按照图1的器件构造成网格形的，并具有多个相同的晶体管单元，这些晶体管单元分别具有源极区9和主体区8。各个晶体管单元并联连接，其中它们的源极区9连接到共同的源电极13，它们的栅电极15连接到共同的栅极端子(未示出)。漂移区2在所示器件中对所有的晶体管单元都是相同的。漏极区5可以依据漂移控制区3的不同实现方式而实现为组合的、所有晶体管单元共有的半导体区，或者具有多个分离的半导体片段，这些半导体片段通过漏电极11彼此连接。
每单个漂移控制区3由可能是单晶质的半导体材料制成。每个漂移控制区3被这样掺杂，即该漂移控制区3具有至少一个这样的半导体片段，该半导体片段可以在垂直于蓄电电介质4的方向上完全除去。在此尤其是考察蓄电电介质4的沿着电流方向、在所示情况下即沿着半导体主体的垂直方向v延伸的片段。由此漂移控制区具有至少一个这样的片段，该片段在垂直于电流方向的方向上分布在漂移控制区的整个尺寸上，并且在该方向上可以通过电场完全清除。这与下列情况的含义相同：在施加垂直于电流方向的电场时-在所示例子中即在半导体主体100的横向方向r上-漂移控制区的至少一个片段的掺杂物质被完全电离，而没有出现雪崩击穿。该条件在以下情况出现时得到满足，即存在于该半导体片段中的净掺杂物质电荷与蓄电电介质4片段的面积之比小于用于漂移控制区的半导体材料的击穿电荷，其中半导体片段通过该蓄电电介质与漂移区2介电绝缘。
漂移控制区3尤其是可以这样掺杂，即漂移控制区3不仅可以成段地而且可以完全在垂直于电流方向的方向上被清除。存在于漂移控制区中的净掺杂物质电荷与在电流方向上延伸在漂移区2和漂移控制区3之间的蓄电电介质4的面积之商由此小于用于漂移控制区3的半导体材料的击穿电荷。
为了解释，下面考察在图1中示出的漂移控制区，该漂移控制区向两侧以及向上都受到电介质层4的限制。为了解释，下面还假定一种特殊情况，即漂移控制区3分别被均匀掺杂。对于这种特殊情况，上面提到的掺杂规则与以下情况具有相同含义：在垂直于蓄电电介质4的方向r上以及在漂移控制区3的整个“宽度”上考察的漂移控制区3的电离后的掺杂物质浓度积分小于漂移控制区3的半导体材料的击穿电荷的两倍值。对于硅作为半导体材料的情况，该击穿电荷大约等于1.2·1012e/cm2，其中e表示基本电荷。
考察未详细示出的均匀掺杂的漂移控制区，该漂移控制区仅在一侧与漂移区连接，该漂移区通过电介质层与漂移控制区分开，从而对于该漂移控制区来说，掺杂物质浓度在垂直于电介质层的方向上的积分小于击穿电荷。这样的漂移控制区由此可以通过施加在蓄电电介质4上的电场完全清除。
上面解释的针对漂移控制区3的掺杂规则是基于以下考虑：对漂移控制区的掺杂少到在漂移控制区3中在电介质层4方向上与漂移区2中存在的电位无关地无法建立达到漂移控制区3的半导体材料的击穿场强的电场。
漂移控制区3可以由与漂移区2相同的半导体材料制成，并且具有与漂移区相同的掺杂浓度。漂移控制区在垂直于电流方向的方向上(在该示例中即为横向方向r)的尺寸选择为，使得上述针对相对于电介质4的面积的净掺杂物质电荷的给定条件得到满足。
为了在漂移区2中沿着蓄电电介质达到良好的载流子的蓄电效果，有利的是将电介质4实施为非常薄，从而漂移控制区3中的电场可以尽可能好地渗透到漂移区2上。电介质4的最小厚度在此通过施加在漂移控制区3和漂移区2之间的电位差以及蓄电电介质的最大容许持续场强负荷来给定。在漂移控制区3和漂移区2之间的典型持续电位差明显低于约100V，优选为5V至20V，并且采用热二氧化硅作为电介质时，典型的厚度小于大约500nm，优选是大约25nm至大约150nm。
蓄电电介质4可以完全将漂移控制区3与漂移区2分开，并由此在漂移控制区3和漂移区2之间形成完全闭合的平面。在此尤其是存在这样的可能：形成蓄电电介质4的电介质层成段地实施为所谓的隧道电介质，尤其实施为隧道氧化层。这在图1中针对一个漂移控制区3示出，其中电介质在漂移控制区3之上实施为隧道电介质4’。该隧道电介质的功能还会在下面解释。
漂移控制区3在电流方向上、在该示例中即在垂直方向v上优选具有与漂移区2的垂直于电流方向的、与漂移控制区3相邻设置的片段相同的掺杂分布，该片段在电流方向上(垂直方向v)分布在与漂移控制区3相同的区域上。
在图1的示例中，漂移控制区3与设置在正面101区域中的单元场(Zellenfeld)的栅格匹配，其中漂移控制区3在半导体主体1的横向方向上分别设置在两个相邻的主体区8之间。但是与单元场的栅格的匹配并不是必要的。从而尤其是可以为漂移控制区3选择不同于单元场的栅格，尤其是漂移控制区3还可以设置在主体区8之下(未示出)。
实施为MOSFET的本发明器件的另一个实施例在图2中示出。该器件与按照图1的器件的不同之处在于，漂移控制区3一直延伸到半导体主体1的正面101。在该示例中，漂移控制区3在正面区域中同样被形成蓄电电介质4的电介质层4或隧道电介质4’覆盖。
图3示出另一个实施例，其中形成蓄电电介质4的电介质层仅在横向方向上与漂移控制区3接壤。这在以下情况出现时是可能的：在半导体主体1的正面上，在漂移控制区3的区域中敷设覆盖漂移控制区的电介质或绝缘体。在该示例中，漂移控制区3被栅极电介质16覆盖。每个单元的漂移控制区3由此在半导体主体1的正面区域中(源极侧)与栅电极15和源电极13电绝缘。
可替换的，在图2和图3的漂移控制区3一直延伸到半导体主体的正面的器件中，还存在这样的可能性：漂移控制区3通过与漂移控制区3互补掺杂的连接区35和隧道电介质4’连接到源电极13，如针对在图2中完全绘制在右边的漂移控制区3示出的。
参照图4，可以在MOSFET的漂移区2中设置补偿区7，该补偿区具有与各个单元的主体区8相同的导电类型，但是比该主体区8掺杂少。优选的，补偿区7分别与一个主体区8接触。在所示示例中，在漂移区2中还在相邻的主体区8和补偿区7之间设置比漂移区2的其他区域掺杂高的中间区，该中间区的掺杂与补偿区7互补。
在按照图4的实施例中，漂移控制区3分别设置在中间区21和漏电极11之间。在该实施例中，在半导体主体中被电介质4包围的漂移控制区3在垂直方向上与中间区21之间有间隔地结束。
参照图5，漂移控制区3与包围该漂移控制区3的电介质4一道也可以一直延伸到中间区21，或者延伸到中间区21内部。漂移控制区3在此还可以延伸到半导体主体的正面(未示出)。
具有漂移控制区3的MOSFET的另一个实施例在图6中示出。在此，与漏极区耦合的多个漂移控制区3在横向方向上不均匀地设置在半导体主体100中。在此，相邻漂移控制区3之间在补偿区7中的间距小于在其它区域中的间距。
参照图7，漂移控制区3可以在半导体主体1的横向方向上彼此等间距地设置。
按照图1至图7的实施例示出具有平面栅电极的MOSFET。本发明设置由半导体材料制成的漂移控制区3的概念当然还可以应用于具有垂直地设置在沟中的栅电极15的横沟MOSFET，其中该漂移控制区3通过蓄电电介质4与漂移区2绝缘，而且其涉及电介质4的面积的净掺杂物质电荷小于击穿电荷。
图8示出具有多个漂移控制区3的这种横沟MOSFET。在该器件中，从源电极13开始一直到漏电极11直接连续地设置了源极区9、与源极区互补掺杂的主体区8、漂移区2和强n掺杂的连接区或漏极区5。
横沟MOSFET具有可导电的栅电极15，该栅电极例如由金属或高掺杂的多晶体半导体材料如多晶硅制成，并借助栅极电介质16如一种半导体氧化物与半导体主体100的其它区域以及与源电极13电绝缘。
栅电极15设置在沟中，这些沟穿过源极区9和主体区8而一直延伸到漂移区中。
优选的，这样构成源电极13，使得源电极将源极区9和主体区8短路，以由此通过公知方式消除通过源极区8、主体区9和漂移区2形成的寄生双极晶体管。为此在该示例中，源电极13具有电极片段13’，该电极片段在垂直方向上穿过源极区9而一直延伸到主体区8中，如针对图8的右部中的晶体管单元示出的。
漂移控制区3与在上述实施例中一样借助强n掺杂的第一连接区31连接到漏电极11，并由此连接到漏极区5。
漂移控制区3在此分别直接设置在具有栅电极15的沟之下，并通过电介质4而与漂移区2绝缘。漂移控制区3与电介质4在此一直延伸到具有栅电极15的沟。但参照图9，漂移控制区3和蓄电电介质4也可以与具有栅电极15的沟有间距地结束。
在根据图8和图9的实施例中漂移控制区3分别设置在栅电极15和漏电极11之间，而可替换或附加的还可以设置其它漂移控制区，该其它漂移控制区在横向方向上位于相邻的栅电极15之间。
在图10所示的后一种所述情况中，蓄电电介质4可以从半导体主体100的漏极一侧的表面102一直延伸到其源极一侧的表面101.
漂移控制区3在所示实施例中既通过漏电极11连接到漏极区5，而且通过源电极13连接到源极区9。连接到漏电极11在此通过第一连接区31进行，而连接到源电极13则通过弱p掺杂的第三连接区33以及强p掺杂的第四连接区34进行。第四连接区34在此接触源电极13，或者与该源电极13至少导电的连接。
参照图10，漂移控制区3可以在垂直方向v上与漂移区2覆盖相同的区域。第三连接区33在此在垂直方向v上与主体区8覆盖相同的区域，第四连接区34与源极区覆盖相同的垂直区域，第一连接区31与漏极区5覆盖相同的垂直区域。
在根据图10的实施例中，漂移控制区3借助强n掺杂的第一连接区31连接到漏电极11并由此连接到漏极区5。在这个关联中要指出，借助图1解释的、漂移控制区3电连接到漏极区5的不同手段也可以应用于根据图10的器件、前面解释的图2至图9的器件，以及后面还要解释的根据图11的器件。
与形成蓄电电介质4的电介质层相邻地可以在主体区9中以及成段地在源极区8中设置强p掺杂的半导体区17，如针对图10的右部的一个晶体管单元示出的。这些半导体区17将在下面称为旁路区，为通向源电极13的空穴形成非常低欧姆的旁路，并由此尤其是在功率半导体器件“雪崩”和“整流”的运行情况下导致单元的提早闭锁。半导体区17此外还防止在源极区9和漂移区2之间存在可通过漂移控制区3控制的通道。此外，半导体区17还导致源电极13低欧姆地连接到主体区8。此外，半导体区17还导致源电极13低欧姆地连接到主体区8。
图11示出一种减小半导体主体1对机械应力的灵敏度的手段，该机械应力可能通过制造漂移控制区3以及包围该漂移控制区的蓄电电介质4而引起。为此由介电子层4a、4b形成电介质4，在介电子层4a、4b之间存在中间区域4c，该中间区域4c用诸如气体的可压缩介质填充，如空气。
电介质4的子层4a、4b在此在源极一侧可以彼此接壤或者实施为一体。此外，为了稳定可以在子层4a、4b之间设置隔层(Steg)，隔层可以由与子层4a、4b相同的材料制成。
上面借助不同的示例解释的MOSFET通过向栅电极15施加合适的控制电位并通过在漏极区5和源极区9或在漏电极11和源电极13之间施加正电压来受控地导通。漂移控制区3的电位在此跟随漏极区5的电位，其中如果漂移控制区3通过pn结(图1中的32，31)连接到漏极区5，则漂移控制区3的电位比漏极区5的电位小pn结的导通电压值。由于漂移区2不可避免存在的电阻，漂移区2中的电位在主体区8的方向上会降低。漂移控制区3由此位于比漂移区2高的电位上，其中该电位差随着在主体区8的方向上距离漏极区5越来越远而增大。该电位差使得在与蓄电电介质4相邻的漂移区2中出现蓄电区，在该蓄电区中累积载流子，在这种情况下是电子。该蓄电区使得器件的接通电阻与传统器件相比降低了。
如果在栅电极15上没有施加合适的控制电位而且施加正的漏极-源极电压，则MOSFET截止。漂移区2和主体区8之间的pn结由此定向在截止方向，从而在漂移区2中从该pn结开始在朝向漏极区的方向上形成空间电荷区。所出现的截止电压在此在漂移区2中被抵消，即施加在漂移区2上的电压等于所出现的截止电压。
在截止情况下，在漂移控制区3中在垂直方向上同样形成空间电荷区，该空间电荷区是由于蓄电电介质4上的电压降因为漂移控制区3的掺杂少而限于上限最大值引起的。蓄电电介质4与漂移控制区3和漂移区2一道形成一个电容，该电容的电容值C’是：
C′＝ε0εr/dAkku                         (1)
ε0在此是指真空的介电常数，εr是指所采用的电介质的相对介电常数，对于二氧化硅(SiO2)大约是4。
电介质上的电压以公知方式根据公式(2)而取决于所存储的电荷，
U′＝Q′/C′                              (2)
其中Q’表示涉及电介质的面积的存储电荷。
在截止情况下，施加在蓄电电介质4上的电压U通过漂移控制区3的净掺杂物质电荷限制。假定漂移控制区3的涉及电介质的面积的净掺杂物质电荷小于击穿电荷QBr，则对于施加在电介质4上的电压U下式成立：
U = Q ′ C ′ ≤ Q Br ϵ 0 ϵ r · d Akku - - - ( 3 )
因此，蓄电电介质4上施加的最大电压随着其厚度dAkku线性增大，由此在第一级近似中正好与其耐压性一样强。对于εr大约为4和厚度为100nm的SiO2来说，最大电压负荷U是6.8V，其明显低于这种氧化物的大约20V的容许持续负荷。在此击穿电荷大约是1.2·1012/cm2。
由此在截止情况下，在漂移控制区3中形成空间电荷区，该空间电荷区的电位分布与漂移区2的电位分布之间最大相差施加在电介质4上的、由于漂移控制区3的低掺杂而有限的电压。蓄电电介质4上的电压在此始终小于其击穿电压。
为了解释，漂移控制区3在上面解释的器件中作为具有与漂移区2相同的导电类型的区域示出。与目前显示的不同，漂移控制区3还可以作为与漂移区2互补掺杂的半导体区或者固有的半导体区掺杂。
目前解释的以及下面还要解释的半导体器件是n传导的器件，在该器件受控导通时在漂移区2中流动的主要载流子是电子。但是本发明的概念不限于n传导的器件，还可以用于p传导的器件，其中p传导的器件的半导体区与目前已解释的n传导的器件的半导体区互补地掺杂。
在上面借助图1至图9和图11解释的器件中，漂移控制区3只连接到漏极区5。在该器件截止时，在漂移控制区3中可能会累积空穴，这些空穴由于电子-空穴对的热产生而形成，而且不能流出。在这段时间内，电荷量可能升高到使得蓄电电介质4的最大容许场强被达到并击穿电介质4。这种击穿可以参照图1这样来避免，即形成蓄电电介质的电介质层成段地形成隧道电介质4’。该隧道电介质使得只要隧道电介质4’的击穿场强被达到，还在蓄电电介质4的击穿场强被达到之前累积的载流子就可以流出到漂移区2中。
作为隧道电介质，合适的例如是由硅氧化物(SiO2)或硅氮化物(Si3N4)制成的层或由硅氧化物和硅氮化物制成的多层。同样适合的是由硅、氧、氮制成的混合电介质。典型的隧道场强位于1...2V/nm的范围内。由此对于厚度为13nm的隧道氧化物4’，最大电压为13...26V，该电压大于在正常截止运行期间施加在电介质4上的电压，由硅氧化物制成的、厚度例如为100nm的电介质4能够承受该电压。
在图1所示的实施例中，隧道电介质设置在漂移控制区3的上端。尤其优选的是，累积的空穴支持器件的接通，因为该空穴会一直支持在漂移区2中产生蓄电区，直到漂移区2和漏极区5之间的电位差降到小于隧道电压值为止。此后，剩余的空穴沿着漏极区5或漏电极11的方向从漂移控制区3中流出。
图2中的隧道电介质4’设置在漂移控制区3和源电极13之间，同样也用于导出通过热载流子生成而产生的漏电流。漂移控制区3和互补掺杂的中间区35之间的pn结吸收施加在漂移控制区3和源电极之间的截止电压。隧道电介质还可以连接到源极区(未示出)。
图12示出本发明器件的另一个实施例的片段，该器件实施为n传导的横沟MOSFET。在侧视图中以横截面示出该器件的多个相同晶体管单元中的一个。该器件具有传统垂直横沟MOSFET20的器件结构，包括源极区9、主体区8、漂移区2和漏极区5，以及设置在沟中的栅电极15。源极区9在此可以通过源电极13被接触，漏极区5通过漏电极11被接触。
p掺杂的主体区8在此通过强p掺杂的旁路区17连接到源电极13，该旁路区17形成用于空穴通向源极区9的非常低欧姆的旁路，并由此造成尤其是在功率半导体器件“雪崩”和“整流”的运行情况下这些单元的提早闭锁。旁路区17还防止在源极区9和漂移区2之间存在可通过漂移控制区3控制的通道。
与漂移区2相邻地设置漂移控制区3，该漂移控制区3借助强n掺杂的第一连接区31连接到背面的漏电极11。漂移控制区3在该器件中在垂直方向上近似延伸到半导体主体1的正面，并由此成段地也与主体区8相邻。在正面的方向上，强n掺杂的另一个连接区133与漂移控制区3连接，该连接区133与设置在半导体主体1上的第四电极19接触。该第四电极19在该示例中与源电极13分开。
漂移控制区3与第一连接区31和另一个连接区133一道形成截止层场效应晶体管(JFET)，其栅极是主体区8或旁路区17。该截止层场效应晶体管31、3、133可以由于主体区8的足够高的负电位而断开。在传统的n通道JFET中，在p掺杂的栅极和n掺杂的通道区域之间没有电介质。但是在此示出的电介质4不能防止夹断效应(Abschnuerwirkung)。
漂移控制区3中的掺杂物质浓度可以非常低，例如大约为1014cm-3。截止层场效应晶体管31、3、133的夹断由此在主体区8和漂移控制区3之间的电压差还很小时就已经发生了。
漂移控制区3在所示出的器件中通过第一二极管41连接到源极区9或源电极13。该二极管41的阳极41a在此通过源电极13与源极区9导电的连接，阴极41b通过第四电极19与漂移控制区3或截止层场效应晶体管31、3、133导电的连接。就漏电流来说对二极管41没有什么高的要求。由于截止层场效应晶体管31、3、133在MOSFET截止状态时断开，而且没有电流可以流出，因此第一二极管41是否具有高的漏电流并不重要。
第一二极管41实施为或可以实施为外部组件，例如单片的或实施为多晶二氧化硅，其中集成了半导体主体。此外，还可以用高欧姆的电阻或者连接为二极管的晶体管来代替第一二极管41。
要指出，图12仅示出整个器件的一个片段或一个单元。在连接方面，该片段首先连接电介质4的另一段，该另一段后面接着是另一个横沟MOSFET结构(未示出)。所示出的MOSFET结构和另一个MOSFET结构关于在垂直方向v上以及垂直地穿过显示平面的对称平面镜面对称地形成。
所示器件的功能解释如下：
如果漏电极11和源电极13之间存在正的运行电压，而且在栅电极15上施加了合适的控制电位，则该器件处于导通状态。漏极和源极之间的电压降在该器件受控导通时小于二极管41的截止电压，由此二极管41截止，漂移控制区3的电位大致等于漏极电位。在MOSFET结构的区域中，漂移段2上的运行电压下降，由此该漂移段中的电位随着离漏极区5的距离越来越远而减小，而且由此漂移控制区3和漂移区2之间的电压随着离漏极区5的距离越来越远而均匀增大。相对于漂移区2的电位为正的漂移控制区3的电位，在漂移区2中沿着电介质4用于载流子的累积，在该示例中该载流子是电子，从而导致器件的接通电阻减小。
如果通过合适控制栅电极15而使该器件截止，则在漂移区2中从pn结开始扩散出空间电荷区，而且漂移段2上的电压增大。漂移控制区3的电位在此由于二极管41的截止而首先跟随漏极区5或漏电极11的电位。随着漂移控制区3的电位增大，通过漂移控制区3、电介质4和主体区4形成的截止层FET逐渐增大地被夹断，直到该FET完全截止，与主体区相邻的区域中的电位保持在与主体区8的电位相差该截止层FET的截止电压值的一个值。形成在漂移控制区的上部区域中的截止层FET此时在漏极电位继续升高时保护二极管41免受高压的危害。用于完全夹断截止层FET的电压在此被设置为使得该电压小于二极管41的击穿电压。
在漏极电位继续升高时，漂移控制区3的下部区域上的电压降相应于漂移区2上的电压降增大，该下部区域即高掺杂的连接区31和主体区8之间的区域，由此在漂移控制区3中随着电压增大而进一步在高掺杂的连接区31的方向上扩散出空间电荷区。在漂移控制区3中扩散出的空间电荷区以及在漂移区2中扩散出的空间电荷区在此限制了施加在漂移控制区3和漂移区2之间的、在蓄电电介质4上的最大电压。当漂移区2和漂移控制区3相同掺杂或电流方向上的掺杂分布相同时，该电压大致位于截止层FET的断开电压的范围内，而且通常是几个伏特，从而蓄电电介质4不会受到很高的电压负荷，并且相应地能做得很薄。薄的电介质4在器件受控导通时对漂移区2中的载流子累积非常有利，其中在漂移控制区3和漂移区2之间的电位差给定的情况下电介质4越薄，累积性能就越好。
按照图12的布置的优点在于，通过二极管41在器件的连接电极或者说漏电极11和源电极13之间存在一个电流路径，通过该电流路径可以热流出在漂移控制区3中产生的载流子，从而在截止情况下不会导致载流子在漂移控制区3中或在电介质4上发生上述不期望的累积。
在图13和14中，示出传统MOSFET和按照图12的MOSFET在受控导通状态下以及分别在10V的栅极电压和同样分别为10V的漏极-源极电压条件下的电子分布。图13示出传统MOSFET的电子分布，图14示出图12的MOSFET的电子分布。
在图中绘出的值针对相应的区域给出每cm3的电子浓度。
在此，在按照图14的本发明器件中可以看出，在漂移区2与蓄电电介质4接壤的区域中几乎在其整个长度上形成具有更高电子浓度的区域，该电子浓度至少高出按照图13的相应传统器件的漂移区的电子浓度两个数量级。该更高的电子浓度是由于与漂移区2的电子浓度提高的区域相邻的漂移控制区的电位引起的，而且该漂移控制区的电位高于漂移区的电位。
图15示出特征线59，其与按照图12的本发明MOSFET的相应特征线58相比较地说明了现有技术的MOSFET的漏极-源极电流IDS与漏极-源极电压UDS的关系。
在此可以看出，本发明MOSFET的负载电流IDS在漏极-源极电压为4V时比按照现有技术的MOSFET的漏极-源极电流IDS高出4倍，在漏极-源极电压为10V时比按照现有技术的MOSFET的漏极-源极电流IDS高出7倍，尽管在本发明的MOSFET中提供给电流的横截面由于漂移控制区所需要的空间而比现有技术的MOSFET的横截面积明显减小。
图16示出横沟MOSFET，其与图12的MOSFET的区别在于，漂移控制区3通过弱p掺杂的第三连接区33以及强p掺杂的第四连接区34而与第四电极19电连接。在此，p掺杂的连接区具有强掺杂的区域34和弱掺杂的区域33的两级式构造是可选的。更高掺杂的区域34的任务在此基本上是将连接电极19低欧姆地连接到弱p掺杂的区域33，该弱p掺杂的区域33与漂移控制区3一道构成pn结。
在导通状态下，该器件相应于前面借助图12解释的器件工作，其中在图16的器件中已经形成在漂移控制区3和p掺杂的区域33、34之间的pn结负责使漂移控制区的电位升高到超过源极电位、即源电极13的电位。
进一步假定，MOSFET处在截止状态下，其中几十V的电压或甚至几百V的电压施加在漏电极11和源电极13之间或施加在MOSFET结构的漂移段2上，而且源电极13处在参考点位，例如0V。第四电极19上的电位由此最大比该参考电位大致高出第一二极管41的击穿电压，例如+15V。截止电压的剩余部分，即漏极电位和第四电极19上的电位之间的差，基本上由低掺杂的漂移控制区3吸收，在该漂移控制区中从漂移控制区和p掺杂的区域33、34之间的pn结开始形成空间电荷区。在漂移区2和漂移控制区3中扩散出的空间电荷区在此限制了在截止情况下施加在蓄电电介质4上的电压，因为在该空间电荷区的范围中不可能在蓄电电介质4上形成蓄电层或转换层。在漂移区2和漂移控制区3相同掺杂时，并且假定主体区8和漂移区2之间的pn结以及p区域33和漂移控制区3之间的pn结在电流方向上处在相同的高度，则该电压最大等于二极管41的截止电压。二极管41负责p区域33在截止情况下与主体区相比处在更高的电位。
漂移区2和漂移控制区3的掺杂可以不同，这时蓄电电介质的电压负荷与这两个区域掺杂相同时相比可能更大。漂移控制区3的掺杂在此应当与漂移区2的掺杂比例、蓄电电介质4的耐压性和该器件的期望耐压性协调一致，使得在最大容许截止电压时不会在漂移控制区3中出现雪崩击穿，在漂移控制区3中会在电流方向上扩散出空间电荷区，使得由电流方向上的场强分量和垂直于电流方向的场强分量形成的电场不高于半导体材料的击穿场强。在与主体区8或高掺杂的短路区17相邻地设置在漂移控制区3之上的p掺杂的半导体区33、34中，在该器件截止时，如果该区域33、34的电位比主体区8的电位高出二极管41的击穿电压值，则在p掺杂的区域中空穴会在电介质4的范围内累积。这部分结构在器件截止时相当于充电到二极管的击穿电压的电容，下面将其称为存储电容。要指出，二极管41在该器件中是可选的存在的。二极管41支持在该器件截止时电荷在漂移控制区3中的存储，从而在导通控制时只需要补充较少的电荷。
在MOSFET接通时，漂移区2的与主体区8相邻设置的区域很快下降到低于第一二极管41的击穿电压的电位。由此从漂移控制区3的上部、即靠近第四电极19的区域中发射出空穴，并进入更下面的、即位于漏电极11方向上的区域中。在该区域中，空穴引起电子在电介质4的对面、即在漂移区2的朝向漂移控制区3的面上的累积。该电荷因此从存储电容中移动到更深处的“蓄电电容”中。
第一n掺杂连接区31与第二p掺杂连接区32组合起来防止空穴在导通状态期间从漂移控制区3流出到漏极区5或漏极端子11。漂移区2可以被看做是针对高n掺杂连接区31的朝向漂移区2的面上的空穴通道的控制电极。该空穴通道必须要加以防止，以便在漂移控制区3中保持必要的空穴累积。为了提高该通道的使用电压的数值，优选在高n掺杂连接区31中设置相应高的供体浓度，或者将电介质2(未示出)的厚度局部提高到连接区31的高度。在此，供体浓度在第一连接区31中在横向方向的一个直接与电介质4相连的区域中选择得特别高，以避免形成空穴通道；而在连接区31的其余区域内可以选择较低的掺杂。在此，不必在连接区31的整个宽度而只需在一些片段提高连接区31在垂直方向与电介质4相连的区域中的掺杂就可以了。
负责在漂移区2的朝向漂移控制区3的面上形成电子蓄电通道，并由此负责低导通损耗的空穴电荷，基本上通过相应尺寸大小的连接区31、32来维持。仅通过第一二极管41的漏电流和通过沿着电介质4流过层31的下阈值电流失去很小的一部分。
在截止期间，通过具有第一和第二连接区31、32的布置，热产生的电子从漂移控制区3中流出。
因此，在按照图16的器件中，在器件导通时在漂移控制区3中所需要的空穴尽在下部的n掺杂“蓄电区域”(在漂移区2对面)和上部的p掺杂“存储区域”33、34之间移动，从而在此仅发生电荷移动，空穴不必在每次接通过程中都由该器件的漏极-源极电流来提供。该器件的开关损耗由此降至最低。
在图16中示出的存储电容不必完全是半导体主体1的部件。从而除了通过主体区8、p掺杂的区域33、34和电介质形成的存储电容之外还存在另一个电容，该电容可以设置在半导体主体的外部。
具有这种附加电容50的布置在图17A中示出。该电容在此示意性地作为电容器示出，下面称为外部电容，其可以通过任意方式实现在半导体主体的内部或外部。该另一个电容50连接在源电极14和第四电极34之间，并由此连接在漂移控制区3和源极区9之间。
在该示例中，在漂移控制区3和第四连接电极19之间设置了与漂移控制区3互补掺杂的连接区33、34，该连接区33、34形成内部的存储电容。该p掺杂的存储区域33、34在存在外部电容50的情况下相应于图12的器件可以由强n掺杂的连接区33代替(未示出)。优选在p掺杂的连接区33、34中具有对它们更有利的漏电流特性。
为了完全利用该器件与传统器件相比更佳的导通损耗，应当保证存储电容，假定是如图16的内部电容或如图17A的内部和外部电容，在该器件接通时被充电，并且补充通过漏电流失去的电荷。
参照图17A，这可以通过设置连接在栅电极15和漂移控制区3之间的第二二极管42来实现。二极管42的阳极42a在此连接到栅电极15，阴极42b连接到第四电极19和外部电容的背向源电极13的端子。为了以空穴的形式将接通时在漂移控制区3中移动的电荷保持在足够的数量，位于漂移控制区3之上的p掺杂区域34应当具有足够高的掺杂。
外部电容50和第二二极管42可以通过相应的方式也设置在图12的器件中，如在图12中虚线示出的。
在MOSFET第一次导通时，在图12和17A、17B的器件中通过内部和/或外部电容形成的存储电容通过第二二极管42从栅极电路充电，只要该存储电容没有被来自漂移控制区3的热截止电流充电。在MOSFET导通的状态下，过去失去的空穴立即由栅极电路补充。在存储电容和蓄电电容动态地交换电荷时，在起振状态时没有电流，或者只有很小的电流流入外部控制端子，即栅电极15。
为了防止当漏极电位降低到漂移控制区3的电位以下时从存储电容向漏极区5放电，可以在漂移控制区3和漏电极11之间设置pn结，该pn结在图17A的器件中通过在漂移控制区3之后的n掺杂的第一连接区31以及与漏电极11连接的弱p掺杂的第二连接区32形成。
为了使上面解释的器件按规定工作，通过第一和第二连接区31、32形成的二极管应当具有截止电压，该截止电压高于为了导通控制器件而施加在栅极和源极之间的最大容许栅极电压。
图17B示出相对于图17A变形的器件，其中漂移控制区3通过可选的高掺杂的第一连接区31和隧道电介质4’连接到漏电极11，该高掺杂的第一连接区31的掺杂可以与漏极区5的掺杂相同。隧道电介质4’在导通情况下防止在漂移控制区3中累积的空穴流出到漏电极11，并使得在截止情况下热产生的漏电流可以流出到漏电极11。隧道电介质4’的耐压性在此只需要达到可以截止栅极电压的程度。
在图17B的器件中，在隧道电介质4’的上面存在单晶体的半导体材料。这样的器件可以通过在隧道电介质上外延地生长半导体材料来制造。在此，漏极区5是衬底，在该衬底上敷设隧道氧化物，接着在隧道氧化物上生长外延层。在这种情况下，与图17B的器件不同，隧道电介质4’位于漂移控制区3和高n掺杂的漏极区5之间(未示出)。
图18示出另一种如何能防止(空穴)存储电容沿着漏极区5的方向放电的手段。在此，漂移控制区3通过高掺杂的连接区连接到与漏电极11分离的第二电极12。在这两个电极11、12之间接入第三二极管43，该二极管也可以实施为外部器件，其阳极43a连接到漏电极11，其阴极43b连接到第二电极12。通过第三二极管43防止蓄电电容向漏极区5放电。在此，第三二极管43的截止能力高于接通MOSFET所需要的最大栅极电压，而且可以低于在蓄电电介质4上的容许电位差。
在MOSFET首先接通时，漂移控制区3由栅极电路充电到最大栅极电压如10V。在MOSFET断开时，电荷从蓄电电容移动到存储电容中。存储电容在此应当选择为不会超过第二二极管42的截止电压如15V。存储电容优选等于漂移控制区3和漂移区2之间的蓄电电容的2至3倍，并由内部的、通过连接区33、34和旁路区17形成的电容以及可选的外部蓄电电容50之和组成。
不是在器件外部设置外部存储电容50，还可以在器件中、例如在半导体主体1中集成这样的电容。尤其是可以通过具有更高介电常数的电介质4和/或通过增加空穴旁路17和电介质4之间的边界面积来提高通向旁路区17的存储电容。
在图18的布置中，原则上还可以放弃第一二极管41。但是这可能导致可能的过剩电荷从存储电容流出到栅极电路中。这种过剩电荷尤其是可能在存储电容于截止阶段长期持续期间通过来自漂移控制区3的漏电流一直充电到第二二极管42的截止电压时形成。
与目前的图示不同的是，还可以对漂移控制区3与漂移区2互补的掺杂，在根据图18的例子中设置p掺杂的漂移控制区3。由此在该器件受控截止时，在漂移控制区3中从漂移控制区3和连接区31之间的pn结开始在半导体主体100的正面方向上扩散出空间电荷区，而在漂移区2中从主体区8和漂移区2之间的pn结开始在背面方向上扩散出空间电荷区。从不同方向扩散出的空间电荷区引起蓄电电介质上的电压降，该电压降导致在该器件中也在漂移区2和漂移控制区3的横向方向上扩散出空间电荷区。总之在此产生补偿效应，该效应使得在保持耐压性相同的情况下实现漂移区2的更高基本掺杂。
漂移区2和漂移控制区3在相同掺杂类型情况下的掺杂大小例如是在1014cm-3的范围内，而在漂移区2和漂移控制区3互补掺杂的情况下该掺杂大小可以在1015cm-3到1016cm-3的范围内。
图19示出用于将漂移控制区3连接到漏极区5的另一种方式。在此漂移控制区3通过彼此互补掺杂的连接区31、32直接以及没有漏电极11的中间连接地与漏极区5连接。这是这样来实现的，即形成蓄电电介质4的电介质层与漏电极5有间距地开始，而且漏极区5在横向方向上一直到漂移控制区3之下。
如在半导体器件、尤其是功率半导体器件中常见的，多个单个单元、在所示情况下是多个MOSFET单元可以设置在同一个半导体主体中，并且彼此并联。在本发明的器件中，该器件的两个相邻的单元可以使用一个位于它们之间的、共同的漂移控制区3。
为了获取施加在功率半导体器件的负载端子之间的电压，公知在功率半导体器件的负载端子之间接入电容式分压器，而且在该电容式分压器上抽取电压信号。该电压信号的值在此取决于所施加的负载段电压。在上面借助实施例描述的本发明功率半导体器件中，这样的电容分压器已经存在，该分压器与负载段并联，在该示例中与漏极-源极段并联。第一电容在该器件中通过被蓄电电介质4彼此分离的漂移区2和漂移控制区3形成。该电容在图19中示意性示出。该电容的端子在此连接到漏极区5。与源极区9连接的电容或者是在图19中作为外部组件示出的电容50，或者是通过高掺杂的连接区34、主体区8的高掺杂的连接区17、以及位于这两个连接区之间的电介质构成的内部电容。通过这两个电容形成的电容分压器的中间抽头构成漂移控制区3的连接电极19。由此可以在漂移控制区3的端子19上直接抽取信号，该信号与功率半导体器件的负载段电压有关。
为了分析该负载段电压，可以分析该端子19上的电位的绝对值。也可以分析该端子19上的电位的动态特性，其中该电位的升高对应于负载段电压的升高，该电位的下降对应于负载段电压的下降。
图20示出图19所示的垂直功率器件的变形。在该器件中，在主体区8和漂移区2之间具有导电类型与漂移区2相同而掺杂程度高于漂移区2的中间区22。该中间区22在半导体主体100的横向方向r上从栅极电介质16一直延伸到蓄电电介质4。中间区22的任务是，在该器件受控导通时，增大在主体区8中沿着栅极电介质16形成的逆通道和在漂移区2中沿着蓄电电介质4形成的蓄电通道之间的横向导电性，或减小在半导体主体的横向方向r上与蓄电通道有间距地设置的逆通道之间的电阻。穿过源极区9和漏极区5之间的组件的载流子路径在图20中以虚线示出。该中间区22的掺杂浓度例如在1015cm-3到1017cm-3的范围内，由此超过漂移区2的掺杂浓度高达两个数量级。
通过设置高掺杂的中间区22，在漂移区2的掺杂浓度保持相同的情况下主体区8和漏极区5之间的掺杂物质原子数量增加，这原则上会导致器件的耐压性降低。为了避免耐压性降低，可以在设置高掺杂的中间区22的同时降低漂移区2的掺杂浓度。
为了在设置高掺杂的中间区22的情况下防止耐压性的降低，替换或附加于降低漂移区2的掺杂浓度之外还参照图21设置场电极23，该场电极与高掺杂的中间层22相邻地设置，而且通过电介质层24与中间区22和漂移区2电介质地绝缘。场电极23在所示实施例中在半导体主体100的垂直方向v上直接设置在栅电极15旁边。场电极23例如与源电极13电连接，并由此处在半导体器件的源极电位。该场电极23的任务是，在半导体器件受控截止时，即当从主体区8和高掺杂的中间区22之间的pn结开始形成空间电荷区时，补偿位于该中间区22中的掺杂物质电荷的至少一部分。由此相对于没有场电极23的器件来说，在器件耐压性保持相同的情况下中间区22可以被更高的掺杂。
在根据图20和21的器件中，漂移控制区3通过已经解释过的连接区31、32连接到漏极区5，并通过同样解释过的连接区33、34连接到连接电极19。要指出，漂移控制区当然还可以相应于图12、17、18的实施例连接到漏极区5和连接电极19。
图22以截平面I-I示出在图20和21中示出的器件的横截面。在该器件中，栅电极15在半导体主体100的横向方向上基本上平行于漂移控制区3。通过在图20和21中示出的更高掺杂的中间区22，在这些器件中在沿着栅电极15的逆通道和沿着蓄电电介质4的蓄电通道之间的横向导电性增大。
图23A以相应于截平面I-I的截面示出相对于图20和21变形的器件。以图23A中所示截平面II-II示出的该器件的横截面在图23B中示出。在该器件中，在两个漂移控制区3之间交替设置栅电极或栅电极15的片段以及主体区或主体区8的片段。图23A中的截面显示示出高掺杂的连接区17和源极区9，主体区8在此设置在连接区17和源极区9之下。栅电极15通过栅极电介质16与主体区绝缘，此外还借助电介质层与漂移控制区3绝缘。栅极电介质16、蓄电电介质4和将栅电极15与漂移控制区3绝缘的电介质25在此可以由相同的材料制成，或者由具有相同电介质特性的材料制成。
在借助图23A和23B示出的器件中，栅极电介质16的平面和蓄电电介质4的平面彼此垂直，其中在器件受控导通时沿着该栅极电介质在主体区8中形成逆通道，以及沿着该蓄电电介质在漂移区2中形成蓄电通道。在半导体主体的上部区域中沿着栅极电介质16形成的逆通道在该器件中在横向方向上一直延伸到在半导体主体100的下部区域中沿着蓄电电介质4形成的畜电通道。
为了避免在主体区8的与蓄电电介质4接壤的部分中形成不再可关闭的通道，这样设置源极区9，使得源极区9在半导体主体100的横向方向上不是象图23A中那样一直延伸到蓄电电介质4。只要源极区9出于处理技术的原因在半导体主体的横向方向上一直延伸到蓄电电介质4，就存在图24中示出的各种用于防止形成不再可关闭的通道的方式。一种方式在于，蓄电电介质4在源极区9一直到达蓄电电介质4的区域中实施为比在其余区域更厚。这在图24中通过设置直接与蓄电电介质4连接的另一个电介质层44来示出。可替换的，还可以这样实现蓄电电介质4，其介电常数在源极区9一直到达蓄电电介质4的区域中小于在其余区域中，尤其是小于在该器件受控导通时在漂移区2中沿着蓄电电介质4应当形成蓄电通道的区域中的介电常数。替换的，还可以在半导体主体100的垂直方向上在源极区9和漂移区2之间沿着蓄电电介质4与主体区8相邻地设置通道停止区26。该通道停止区26与源极区9互补的、而且浓度高于主体区8地掺杂，并用于防止在源极区9和漂移区2之间沿着蓄电电介质4形成通过漂移控制区3控制的通道。按照通道停止区26的范围内的截平面III-III形式的横截面在图25中示出。
参照图26和27，如果栅电极15设置在漂移控制区3的延长段中，使得在器件受控导通时沿着栅极电介质16形成的逆通道直接过渡成沿着蓄电电介质4形成的蓄电通道，则可以放弃用于提高上面借助图21至25解释的横向导电性的措施。在图26和27示出的器件中，栅电极15在半导体主体100的垂直方向上设置在漂移控制区3之上。为了实现栅极电介质16和蓄电电介质4，可以设置一个共用的电介质层，其在栅电极15和主体区8之间的区域内形成栅极电介质16，而在漂移控制区3和漂移区之间的区域内形成蓄电电介质4。栅电极15和漂移控制区3在此通过电介质彼此介电绝缘，该电介质就其介电特性来说可以与栅极电介质16和/或蓄电电介质4相当。漂移控制区3可以相应于上面借助图12、17-19解释的方式而耦合到源电极13或栅电极15。在图26和27中，出于清楚的原因放弃这种电连接以及可能的其它必要组件的图示，如二极管或电容的图示。
在根据图26的器件中，栅电极15成段地完全覆盖漂移控制区3之上的区域，即漂移控制区3不是成段地一直达到半导体主体100的正面。在该器件中，按照未详细示出的方式具有这样的片段，在这些片段中漂移控制区3一直到达半导体主体100的正面，从而与正面接触。这些片段位于与图示平面垂直的方向上，并且与在图26中示出的漂移控制区3的片段错开。
在图27中示出的器件中，栅电极15在垂直于栅极电介质16的方向上实施得比在图26的半导体器件中要窄，从而漂移控制区3在该器件中位于栅电极15旁边，并通过电介质层与栅电极15绝缘地一直到达半导体主体100的正面。在该区域中可以设置上面已经解释过的中间层或接触层33、34，它们在图27中以虚线示出。
在借助图26和27解释的器件，栅电极15设置在漂移控制区3的直接延长段中，同时在该器件受控截止时在漂移区2中扩散出的、位于栅电极15和漂移控制区3之间的过渡区域上或在该器件受控导通时形成逆通道和蓄电通道的区域之间的过渡区域上的电场到达峰值。这样的电压峰值可能导致在器件的该区域中提早的电压击穿。为了防止这样的提早电压击穿，参照图28紧连着主体区8设置导电类型与主体区8相同的半导体区81。该半导体区81将在下面称为位于更深处的主体区或主体扩展。
位于更深处的主体区81在半导体主体100的垂直方向上一直到达漂移控制区3的高度，但在半导体主体100的横向方向上没有到达蓄电电介质4。位于更深处的主体区由此不影响在半导体器件受控导通时沿着蓄电电介质4形成蓄电通道，但是在截止情况下为漂移区2的、在位于更深处的主体区81和蓄电电介质4之间的区域屏蔽该电场。由此防止在漂移区2的与蓄电电介质4相邻的该区域中出现电场峰值。
在图28所示器件的第一实施方式中，位于更深处的主体区比较低的掺杂，即例如相应于主体区8或更低地掺杂。位于更深处的主体区在此在漂移区2的上端、即在漂移区2的直接与位于更深处的主体区81相邻的区域中提供针对互补的掺杂物质电荷的补偿电荷。由此在器件受控截止时，由于电场的梯度减小而提高了在位于更深处的主体区81和漂移区2之间的过渡区域中的电压消耗，从而避免了电场峰值。
在另一个实施方式中，这样实现位于更深处的主体区81，使得在该器件截止时有目的的在位于更深处的主体区81中产生场强峰值，以便将电压击穿集中在位于更深处的主体区上。这可以这样来达到：位于更深处的主体区81和漂移区2之间的pn结具有比较强的边缘，如例如针对图28的位于更深处的主体区81所示。此外还可以这样实现位于更深处的主体区81，使得该位于更深处的主体区81局部地达到漂移区2的特别深的地方，由此电压击穿出现在半导体主体100的在漂移区2深处的区域中。位于更深处的主体区81的这种局部特别深的分布在图28中以虚线示出。在这些情况下位于更深处的主体区81比较高的掺杂，即例如高于主体区8地掺杂。
借助图28解释的位于更深处的主体区81既可以在具有n掺杂的漂移区2的n传导的器件中(如图28所示)使用，也可以在具有p掺杂的漂移区的n传导的器件中使用，下面将借助图41至43解释。
在上面借助图16、17、19解释的功率半导体器件中，该器件的漏极区5通过整流元件、在这种情况下是二极管或通过隧道电介质连接到漂移控制区3。该二极管参照图16、17A、19可以通过两个彼此互补掺杂的连接区31、32之间的pn结形成，该连接区在半导体主体100的背面方向上连续地与漂移控制区3邻接地设置。
漏极区5或漏电极11和漂移控制区3之间的这种pn结，参照图29可以被肖特基结代替。在所示出的器件中，在肖特基金属64、例如铂和比漂移控制区3更高掺杂的中间区65之间具有肖特基接触。该中间区65不需要用于形成肖特基接触，而是用作停止区，其防止空穴从漂移控制区3向漏电极11流动。
图30示出在可能的制造方法期间的图29的器件。在该方法中，在制造了空穴停止区65并在空穴停止区65上敷设了肖特基金属64之后，通过半导体主体100的暴露(freiliegend)的背面植入离子。在植入离子时，通过半导体主体100的背面向漂移区2植入n掺杂物质原子。肖特基金属64在此作为掩模使用，其防止该掺杂物质原子植入到漂移控制区3中。漂移区2的被植入了n掺杂物质原子的半导体区域在图30中用5’表示。半导体器件通过敷设背面的金属层以及还原步骤来完成，该金属层形成漏电极11，而且通过该还原步骤半导体主体100的背面区域被加热，从而电激活植入半导体区5’中的掺杂物质原子，并由此形成高掺杂的漏极区5，该漏极区同时产生漏电极11和漂移区2之间的低欧姆电接触。
该器件的空穴停止区65的制造可以按照不同的方式进行：
一方面可以在制造漂移控制区3时就已经制造出空穴停止区65。漂移控制区3通过在首先要设置的半导体衬底(未示出)上外延沉积半导体材料而制造。具有空穴停止区65和漂移控制区3的布置可以这样制造，即在外延工艺的开始首先制造更高掺杂的层，该层形成稍后的空穴停止区65，接着外延地沉积稍后形成漂移控制区3的较弱掺杂的半导体材料。在此，外延的沉积是在沟中进行的，该沟穿过蓄电电介质一直到两侧面。在回蚀刻之后，即在去掉衬底之后通过沉积肖特基金属和合适的结构化来产生肖特基金属。
可替换的，还可以相应于漏极区5通过经由半导体主体100的背面掩模地植入离子来产生空穴停止区65。
对为了产生空穴停止区65和/或产生漏极区5而植入的掺杂物质原子的激活可以借助激光射线(激光退火)通过加热半导体主体100的背面来进行。
图31示出图29示出的半导体器件的变形。在该器件中，在漂移区2中、例如在与空穴停止区65相同高度的地方具有场停止区66，该场停止区比漂移区2掺杂更高。该场停止区66例如可以借助离子植入和随后的还原过程在敷设形成漏电极11的背面金属层之前完成。
在图32示出的本发明半导体器件的变形中，在漂移区2的区域内在产生形成漏电极11的背面金属层之前对半导体主体100一直回蚀刻到更高掺杂的半导体区66的高度，该半导体区66在图31的器件中形成场停止区。背面金属层11在该器件中直接接触更高掺杂的半导体区66，该半导体区66在此负责背面金属层11和漂移区2之间的低欧姆接触。
借助图29至32解释的具有漂移控制区3、蓄电电介质4和漂移区2以及具有设置在半导体主体的正面区域中的其它组件结构的半导体结构，参照图33可以首先在p掺杂的半导体衬底上制造出来，该半导体衬底在产生肖特基金属(图29至32中的64)和背面金属层(图29至32中的11)之前被去掉。去掉p衬底例如借助电化学蚀刻工艺在碱性蚀刻介质中进行，如NH4OH、NaOH、KOH的水溶液。借助电压源68在半导体衬底67和敷设在该衬底上的外延层之间施加电压，由此电化学地回蚀刻该p衬底。在其蚀刻过程中，通过电流测量装置69测量由电压源68提供的电流。在此利用了：当衬底67被完全回蚀刻、然后蚀刻介质侵蚀n掺杂的外延层时流动的电流跳跃式地升高。流动的电流在该方法中用作蚀刻控制手段，其中当电流在到达n掺杂的外延层的情况下跳跃式地升高时，该蚀刻工艺结束。
所解释的通过电化学蚀刻工艺去掉p衬底67的方法，比化学的或机械的侵蚀过程更容易控制，其中所解释的方法可以与这样的过程组合，其中半导体衬底67首先被化学或机械地变薄，而且接着才执行允许精确终点控制的电化学方法。
图34示出本发明功率器件的实施例，该器件就其接通特性、断开特性、过电流特性来说比目前解释的半导体器件更好。在该器件中，紧接着漂移区2设置与漂移区互补掺杂的半导体区27，该半导体区27与漏极区5一道与漏电极11连接。在横向方向上，该p区27在漏极区5之间，分布在漂移区2位于两个在两侧都与漂移区2连接的漂移控制区3的蓄电电介质4之间的整个宽度上。漂移控制区3在该器件中通过由连接区31、32形成的二极管连接到漏电极11。为了将漂移控制区3连接到漏电极11，还可以采用其它目前已解释过的手段，尤其是设置肖特基二极管。
下面解释p区27对半导体器件的功能的作用方式或影响。
为了解释首先假定这是截止的半导体器件。如上所述，在器件截止时在漂移区2和漂移控制区3中受控地通过漂移区2扩散出空间电荷区。如果接着控制该器件导通，则首先在主体区8中沿着栅极电介质16形成逆通道，从而载流子从源极区9通过该逆通道流入漂移区2。在该控制过程的开始，还没有在漂移区2中形成蓄电通道，从而载流子近似均匀分布地通过漂移区沿着漏极区5方向流动。漂移区2中的蓄电通道在此在漂移区2上的电压降一直返回到漂移控制区3和漂移区2之间的电位差足以沿着蓄电电介质4形成这样的蓄电通道时才形成。在该器件中，在接通过程开始时紧接着漂移区2设置的p区27支持施加在漂移区2上的电压的下降，从而加速了用于形成蓄电通道的过程。这种效果是因为p区27引起漂移区2被载流子淹没。沿着蓄电电介质4的蓄电通道在根据图34的器件中也穿过一直达到蓄电电介质4的p区37的片段而一直延伸到漏极区5。因此在导通状态下，即在形成蓄电通道之后，存在通向p掺杂区域27的副回路。由此载流子的大部分在该器件中流过沿着栅极电介质16的逆通道以及沿着蓄电电介质4的蓄电通道而流入漏极区5。由此通过p区27形成的背面发射极在器件接通时不再起作用。P区27的p掺杂大小可以在很宽的范围内变化。该大小应当至少等于1×1017cm-3或几1017cm-3，但是还可以更高地掺杂。P区27的横向扩展应当这样设计，即漏极区5中的垂直导电性一直保持为使得在器件的额定电流时漏极区5中的电压降小于通过p区27和漂移区2形成的pn结的二极管阈值那么大。27的垂直扩展不太重要，该扩展应当至少大到使得在垂直方向上的p剂量足以产生良好的发射极特性，例如大约1013cm-2，这在1017cm-3的p掺杂浓度时相当于1μm的垂直尺寸。
图35示出图34所示的半导体器件的变形。在该器件中，在p区27之前设置与漂移区2相同导电类型的场停止区28。比漂移区2更高掺杂的场停止区28在横向方向上在于横向方向上与两个漂移区2交界的蓄电电介质4之间延伸。
图34所示的半导体器件的另一个变形在图36中示出。在该器件中，p区27在半导体主体100的垂直方向上的尺寸等于漏极区5的尺寸。因此p区27在半导体主体的横向方向上没有一直到达蓄电电介质4，从而在蓄电电介质4的区域内漂移区2直接与漏极区5相连。
在图37示出的图36所示器件的变形中，场停止区28直接与漏极区5和p区27相连。可替换的，场停止区28还可以与漏极区5和p区27有间距地设置，如在图38中所示。在该器件中，在场停止区28和漏极区5或p区27之间具有漂移区2的片段。
图36所示半导体器件的另一个变形在图39中示出。在该器件中，p区27在垂直方向上的尺寸比漏极区5的尺寸小，从而p区27在漏电极的方向上相对于漏极区5下降。
图40示出根据图30的器件，具有附加的、设置在漏极区和p区27之前的场停止区28。
本发明具有漂移区2、漂移控制区3、设置在漂移区2和漂移控制区3之间的蓄电电介质4的功率半导体器件的另一个实施例在图41中示出。所示器件实施为n传导的MOSFET，具有n掺杂的源极区9和n掺杂的漏极区5，但是漂移区2至少有一些片段是p掺杂的。由于清楚的原因在图41中没有详细示出漂移控制区3与漏极区5、源极区9和栅电极15的连接。漂移控制区3与这些半导体区的连接可以采用目前解释过的任意一种手段进行。
在器件受控导通时，即在漏极区5和源极区9之间施加正电压以及在栅电极15上施加合适的控制电位时，在所示器件时在p掺杂的漂移区2中形成沿着蓄电电介质4的逆通道。由此蓄电电介质4在该器件中具有“逆电介质”的功能。为简单起见，概念“蓄电电介质”还可以用于这样的电介质，即沿着该电介质在p掺杂的漂移区2中形成逆通道。
栅电极15在所示器件中在半导体主体100的横向方向r上与漂移控制区3有间距地设置。在器件受控导通时沿着栅极电介质16形成在主体区8中的逆通道以及沿着蓄电电介质4形成在p漂移区2中的逆通道因此在横向方向上彼此有间隔地设置。为了跨越该距离，在主体区8和p漂移区2之间设置n掺杂的中间区22，该中间区提高了两个通道之间的横向导电性，或者在该情况下才可以实现这两个通道之间的电子流动。
图42示出在图41示出的器件的变形。在该器件中，栅电极15在半导体主体的垂直方向v上设置在漂移控制区3之上。p漂移区2在该器件中直接与p掺杂的主体区8相连。在图42所示的器件中，漂移控制区3与漏极区5以及源极区9或栅电极15的连接也没有详细示出。该连接可以通过任意的、上面解释过的方式进行。p漂移区2的掺杂浓度例如在1014cm-3到5×1015cm-3的范围内，因此明显低于主体区8的掺杂浓度。
可选的，在图41示出的器件中，在漂移区2和横向分布的中间区22之间设置更高p掺杂的区域29。该p区域29的任务是，在器件受控截止时减小主体区8和栅电极15之下的电场强度。可选的，还在p漂移区2中沿着蓄电电介质4设置弱n掺杂的半导体区45，在该半导体区45中在该器件受控导通时形成蓄电通道。该区域45的掺杂浓度例如在1015cm-3到5×1016cm-3的范围内，该区域在横向方向上的宽度/尺寸例如在0.2μm-2μm的范围内。
这种非常薄的n掺杂半导体区45几乎不影响器件的截止特性，但是负责改善接通特性，因为沿着蓄电电介质4始终具有用于主载流子的导通通道。n区45在垂直方向上从n传导的中间区22一直延伸到漏极区5。这样的n区还可以设置在根据图42的器件中。在该器件中，n区从主体区8一直延伸到漏极区5。在根据图42的器件中，栅电极15和漂移控制区3在垂直方向上重叠设置，这种薄的、弱n掺杂区域45的尺寸还可以设计为使得其在垂直方向上仅从栅电极15通过分离栅电极15和漂移控制区3的电介质而一直到达漂移控制区3的高度，以便由此在p漂移区2中桥接在器件导通时沿着栅极电介质16形成的逆通道和沿着蓄电电介质4扩散出的蓄电通道之间的片段。
图43示出图42所示的器件的变形。在该器件中p漂移区2与更高p掺杂的区域29连接，该区域29的功能是减小在漂移区2的上部区域中的场强负荷。在该更高p掺杂的区域29和漂移区8之间设置弱n掺杂的区域22，该区域22用于“桥接”在栅极电介质16和蓄电电介质4之间的半导体区域，沿着栅极电介质16在器件控制导通时在主体区8中形成逆通道，并且沿着蓄电电介质4在器件控制导通时形成蓄电通道。要指出，p区29的掺杂当然不能高到使得沿着蓄电电介质4的通道被夹断。
还要指出，漂移控制区3不必为了实现n传导的半导体器件n掺杂。如在图41至43中所示，漂移控制区3可以替换的是弱p掺杂的，或者固有的。这对所有到目前解释的以及下面还要解释的本发明功率半导体器件都适用。
图44示出本发明功率半导体器件的另一个实施例。所示器件实现为垂直的n传导MOSFET。漂移控制区3在该器件中仅成段地与漂移区2相邻地设置，即在半导体主体100的垂直方向v上不是完全沿着漂移区2延伸。漂移控制区3在所示器件中在半导体主体100的上部区域中与漏极区5有间距地设置，其中在漂移控制区3和漏极区5之间设置漂移区2的一个片段。漂移控制区3在所示器件中在半导体主体的横向方向r上通过蓄电电介质4与漂移区2介电绝缘。在半导体主体的垂直方向上，在漂移控制区3和漂移区2之间具有隧道电介质4’，其用于从漂移控制区3中引出所谓的“热截止电流”和“移位电流”。
漂移控制区3可以通过高掺杂的连接区34以及二极管和电容(虚线示出)按照已经解释过的方式连接到源极区9，必要时还连接到栅电极15。
根据图44的器件基于横沟MOSFET的基本结构，其中附加地漂移控制区3还沿着漂移区2设置。在该横沟MOSFET中，栅电极15设置在沟中，该沟从正面101开始延伸到半导体主体中。主体区8中的逆通道在该器件中沿着垂直方向形成在设置于正面101区域中的源极区9和在垂直方向与主体区8连接的漂移区2之间。
图45示出图44所示器件的变形。在图45中示出的器件基于平面MOSFET的基本结构。在所示器件中，栅电极15设置在半导体主体100的正面101之上，并且通过栅极电介质16与半导体主体100介电绝缘。在半导体主体100的横向方向r上，栅电极15一直到达在垂直方向v上延伸到半导体主体100中的蓄电电介质4。栅电极15还可以在横向方向上在蓄电电介质4之前就结束(未示出)，但是应当在横向方向上从源极区9延伸到一直延伸到正面101的漂移区2片段。逆通道在该所示器件导通状态下形成在横向方向的主体区8中，并形成在源极区9和一直延伸到正面101的漂移区2片段之间。主体区8还实施为使得主体区8在半导体主体100的横向和垂直方向上包围源极区9。
图46示出相对于图45的器件变形的器件。在该器件中，漂移区2包括两个不同掺杂的半导体片段，即与蓄电电介质4相邻的第一弱掺杂的半导体片段91以及在漂移控制区3和漏极区5之间的区域中的第二高掺杂的半导体片段92。此外，在该器件中具有与漂移区2互补掺杂的补偿区93、94。第一补偿区93在半导体主体的横向方向r上连接到弱掺杂的漂移区片段91，第二补偿区94在横向方向r上连接到高掺杂的漂移区片段92。第一补偿区片段93的掺杂浓度在此低于第二补偿区片段94的掺杂浓度。
漂移区2参照图46可以实现为，使得高掺杂的漂移区片段92的片段设置在补偿区片段94和漏极区5之间。补偿区片段93、94在半导体主体的垂直方向v上直接彼此相邻地设置。第一补偿区片段93在垂直方向v上还直接连接到主体区8。
补偿区片段93、94的任务是在器件受控截止时漂移区2的n掺杂物质原子通过补偿区93、94中的n掺杂物质原子补偿。补偿效应尤其出现在半导体主体的下部区域中，在该区域中高掺杂的漂移区片段92与高掺杂的补偿区片段94彼此接壤。所解释的补偿效应使得在与相应的没有补偿区的器件相同的耐压性下对漂移区更高地掺杂，由此减小了接通电阻。
图47示出图46所示器件的变形，其中弱掺杂的补偿区片段93在半导体主体的横向方向上具有小于高掺杂的补偿区片段94的尺寸。弱掺杂的补偿区片段93在该器件中不太用于补偿弱掺杂的漂移区片段91中的掺杂物质原子，而是主要用于将高掺杂的补偿区片段94连接到主体区8。
下面借助图48A至48D解释用于产生用于根据图44至47的器件的半导体结构的方法步骤，在该半导体结构中漂移控制区3仅成段地与漂移区2相邻地设置。
在该方法中，首先提供半导体衬底，该衬底形成稍后半导体器件的漏极区5，而且接着在衬底上借助外延工艺敷设半导体层2’，半导体层2’形成半导体器件的稍后漂移区2的一部分。为了实现n传导的功率器件，对半导体衬底5进行n掺杂，外延层2’可以n掺杂或p掺杂。接着在外延层2’上按片段地敷设隧道电介质4’，后者用于稍后将漂移控制区3和漂移区2分离。制造该隧道电介质4’例如可以通过完全平面地沉积合适的电介质层并接着借助蚀刻工艺选择性地去掉该电介质层来进行。上面解释的方法步骤的结果在图48A中示出。
参照图48B，接着在第一外延层2’和隧道电介质4’上敷设另一个外延层2”。隧道电介质4’由此外延地通过该另一个外延层2”过生长。
参照图48C，从沉积第二外延层2”之后具有的半导体主体100的正面101开始蚀刻出沟110，该沟在垂直方向上一直达到隧道电介质4’的高度，并在横向方向上一直达到隧道电介质4’。该沟接着用适用于实现蓄电电介质4的材料填充，其结果在图48D中示出。蓄电电介质例如可以是热半导体氧化物，如在由硅制成的半导体主体100中的硅氧化物，该半导体氧化物可以通过加热半导体主体100产生。
在横向方向上通过两个沟110(在图48C中仅示出一个)和在垂直方向上通过隧道电介质4’限制的第二外延层2”的片段在该半导体结构中形成稍后的漂移控制区3，而该第二外延层2”的其余区域形成稍后漂移区2的一部分。在借助图48A至48D解释的用于产生具有漂移区2、漂移控制区3和蓄电电介质4的半导体结构的方法步骤之后，接着是原则上公知的用于在半导体主体的正面101的区域中实现晶体管结构的其它方法步骤，即用于产生源极区9、主体区8、栅电极15和栅极电介质16的方法步骤。
上面解释的外延层2’、2”可以不同强度地掺杂，以通过这种方式产生不同强度掺杂的漂移区片段91、92。补偿区片段93、94可以在外延工艺中就已经产生，其中分别在外延地沉积了特定厚度的层之后局部地在外延沉积的层中植入p掺杂物质原子。所植入的掺杂物质原子接着借助扩散方法扩散到半导体主体中，然后形成关联的补偿区93、94。
如借助图17至20解释的，在漂移控制区3和源极区9之间设置电容器50，该电容器在器件受控截止时用于中间存储载流子，该载流子在器件受控导通时是在漂移控制区3中形成沿着蓄电电介质4的蓄电通道所需要的。下面借助图49A和49B解释用于实现该电容器50的可能手段。
图49A以侧面图示出半导体器件的一个片段的横截面。图49B以两个在图49A中示出的截平面III-III和IV-IV示出该器件的横截面。具有截平面III-III的器件结构在图49B中以实线示出，具有截平面IV-IV的器件结构以虚线示出。括号中的数字在此表示具有截平面IV-IV的器件结构的附图标记。
电容器50在所示器件中包括电介质层121，电介质层121设置在两个金属层122、124之间。第一金属层122相对于半导体主体100设置在电容器电介质层121之下，即设置在电容器电介质层121和半导体主体100之间。第一金属层122在此或者直接连接到漂移控制区3，或者如图49A所示通过至少一个上述连接区33、34连接到漂移控制区3。第一金属层122在此具有金属化片段，该金属化片段成段地一直延伸到半导体主体的正面101，以便在正面中间接或直接接触漂移控制区3。第一金属层122的在正面101方向上延伸的片段在此形成借助图17至19解释的漂移控制区3的连接接触19。第二金属层124设置在电容器电介质121之上，并由此通过电容器电介质121与第一金属层121介电绝缘。
电容器电介质121和第一金属层122具有空隙125，通过该空隙金属层124一直延伸到半导体主体的正面101，并在那里接触源极区9并通过高掺杂的连接区17接触主体区8。在空隙125内部，第二金属层124借助绝缘层127(例如一种氧化物)与第一金属层122绝缘。第二金属层124在该器件中同时形成该器件的源电极13。
图49A和49B所示的晶体管实现为横沟晶体管，其栅电极15设置在沟中，该沟从正面101开始一直延伸到半导体主体中。栅电极15在该器件中在垂直方向v上设置在漂移控制区3之上，其中漂移控制区3如图49A和49B的左部所示成段地一直达到正面101，并在那里连接到连接电极19。在所示例子中越过半导体主体的正面101的栅电极15和第一金属层122之间设置另一个绝缘层123，例如氧化物层。
按照未详细示出的方式，栅电极15当然还可以在横向方向上与漂移控制区3有间距地设置。在该情况下，漂移控制区3可以在其整个长度上直接或间接地通过连接区33、34与半导体主体的正面101接壤。
下面简短介绍用于产生图49A和49B所示的器件的各个方法步骤。
在半导体主体100中形成晶体管结构之后，即形成源极区9、主体区9和高掺杂的连接区17之后以及在形成漂移控制区3和用于实现栅电极15的沟结构之后，在半导体主体的正面101之上的绝缘层上敷设导电层(例如掺杂的多晶硅)。绝缘层在此可以通过在半导体主体内形成栅极电介质16和蓄电电介质4的绝缘层形成。填充为栅电极15设置的沟的导电层，形成该器件的栅电极15。接着在该导电层上敷设绝缘层123。接着在绝缘层123和形成栅电极15的导电层中，在漂移控制区3之上形成接触孔，在该接触孔的侧壁上产生绝缘层126。接着在绝缘层123上和接触孔中沉积电容器的第一金属层122。接着，在第一金属层122上敷设电容器电介质121，并在源极区9之上形成接触孔，该接触孔穿过电容器电介质121、绝缘层123、形成栅电极15的导电层以及直接敷设到正面101上的绝缘层。然后在接触孔的侧面上至少在第一金属层122的暴露区域上形成绝缘层127。接着，在电容器电介质121之上和在事先形成的接触孔中沉积第二金属层124。电容器电介质121的形成在此既可以在源极区9之上形成接触孔之前，也可以在那之后进行。但在形成接触孔之后沉积电容器电介质121时，在形成第二金属层124之前至少在接触孔的底部进一步去掉电容器电介质。
下面借助图50至56解释源极区9和漂移控制区3之间的电容器50的其它实现方法。
图50A中有些片段以透视图方式示出本发明半导体器件的实施例。图50B以半导体主体100的正面101的俯视图示出该器件的电容器结构。
该器件相应于图17A的器件实现为横沟MOSFET，与图17A所示器件的不同之处在于，源极区9和漂移控制区3之间的存储电容器50集成在漂移控制区3之上的半导体主体中。电容器50在该器件中具有第一电容器电极128，该电容器电极在半导体主体100中设置在漂移控制区3之上的沟中。该沟在所示实施例中在横向方向上通过形成蓄电电介质4的电介质层4限制。第一电容器电极128通过电容器电介质129与漂移控制区3以及必要时连接到漂移控制区3的连接区33、34介电绝缘。尤其是在半导体主体的正面101区域中的高掺杂的连接区34在该器件中形成第二电容器电极。为了使存储电容器50达到尽可能大的存储容量，电容器电极128在背向蓄电电介质4的面上手指状地形成。
源电极在该器件中可以直接连接到第一电容器电极128。此外，源电极和栅电极15可以按照已经借助图17A解释的方式通过二极管连接到漂移控制区3或其连接区34。
图51以俯视图示出已经解释过的、集成在半导体主体100中的电容器结构的变形。在该电容器结构中，第一电容器电极128按片段具有曲折性的结构，由此第一电容器电极128和第二电容器电极34之间的边界面以及因此电容器电介质129的平面相对于图50的手指形结构进一步提高。第一电容器电极128例如可以由高掺杂的多晶硅制成。
参照图52，源极区9可以借助源电极13直接连接到第一电容器电极128。源电极13在此在半导体主体100的横向方向r上从源极区9通过高掺杂的主体连接区17一直延伸到第一电容器电极128。
用于实现存储电容器50的另一变形显示在图53A和53B中。图53A在此以侧面图的横截面示出本发明半导体器件的实施例的片段。图53B以图53A示出的截平面VI-VI示出在电容器结构的区域中半导体器件的横截面。该电容器结构在该器件中包括多个柱状电极段，这些电极段从正面101开始在垂直方向v上一直延伸到半导体主体中，并且分别通过电容器电介质与周围的区域绝缘。共同形成第一电容器电极128的柱状电极段的一部分，在该示例中连接到蓄电电介质4，并且按片段通过蓄电电介质4与半导体主体100绝缘。各个电极段通过设置在半导体主体100之上并且通过绝缘层131与半导体主体100的半导体区域绝缘的连接电极130导电地彼此连接。源极区9连接到电容器结构相应于借助图52解释的实施例通过源电极13进行，该源电极13在横向方向上超出电容器结构。
图54以侧视图示出半导体器件的实施例的横截面，其中为了提高电容器结构的容量将形成第二电容器电极的掺杂的半导体区34比在图50至53中的实施例达到半导体主体中更深的地方。在所示实施例中，高掺杂的区域34在半导体主体的垂直方向上一直到达主体区8之下。第一电容器电极128在该器件中在半导体主体的垂直方向v上一直延伸到主体区8之下。为了不危急器件的耐压性，连接漂移控制区3的更高掺杂的连接区34没有太宽地重叠位于蓄电电介质4的另一侧的漂移区2，该连接区34形成第二电容器电极。因此为了进一步提高电容器结构的容量，在根据图55的实施例中这样实现连接区34、主体区8和相应的栅电极15，使得它们从正面101开始更深地进入半导体主体中。在图54和55所示的电容器结构的几何特征可以对应于借助图50B和51解释的电容器结构。可替换的，还可以实现借助图53B解释的电容器结构。
图56示出本发明功率半导体器件的实施例，其中具有集成的电容器结构，其与借助图50至55解释的实施例不同地实现在半导体主体的漂移区2之上。在几何特征方面，在图56示出的电容器结构由借助图50至55解释的电容器结构通过关于蓄电电介质4的镜像形成。第一电容器电极128可以相应地实现为手指形、曲折形或具有多个柱的柱形。
第二电容器电极在该实施例中通过高掺杂的连接区17形成，该连接区17用于将源电极13低欧姆地连接到主体区8。连接区17在横向方向r上直接连接到电容器电介质129。在与连接区17对置的一侧，电容器结构通过蓄电电介质4限制。电容器与漂移控制区3的连接通过漂移控制区的连接电极19进行，该连接电极19在横向方向上通过蓄电电介质4一直超出电容器结构的连接器电极128。
如上所述，尤其是借助图16、17A、18、19所述，可以在漏极区5之间或在本发明半导体器件的漏电极11和漂移控制区3之间设置一个二极管，该二极管防止在器件导通时位于漂移控制区3中的载流子在漏极区5或漏电极11的方向上流出，载流子用于沿着蓄电电介质4控制漂移区中的蓄电通道。参照图16、17A、19，该二极管可以实现在半导体主体中，其中在漂移控制区3和漏极区5之间或在漂移控制区3和漏电极11之间设置两个互补掺杂的连接区31、32，这些连接区形成pn结并由此提供二极管功能。但是按照这种方式实现期望的二极管功能是很费事的，因为在单元场内，即在半导体主体100的设置了多个同类型的已解释过的晶体管结构的区域内需要适用于实现互补掺杂的半导体区31、32的结构化。在设置外部二极管的情况下，该二极管在目前解释过的实施例中直接在单元场之下连接到漂移控制区。
图57示出本发明功率半导体器件的实施例，其中在漏极区5和漂移控制区3之间的二极管(下面称为漏极-漂移控制区二极管)在横向方向上与单元场之间有间距地连接到半导体主体100。具有MOSFET结构和与MOSFET结构的漂移区相邻的漂移控制区3的单元场，在图57中仅在图的左部示意性通过源极区9、源电极13和在横向方向上包围源极区9的主体区8的片段示出。通过源电极13接触源极区9，通过漂移控制区连接电极19接触漂移控制区3的连接区34。具有漂移控制区3的MOSFET结构在图57所示的截平面VII-VII中具有任意一个上面解释过的晶体管结构。MOS晶体管尤其是可以实现为平面晶体管或横沟晶体管。在图57中出于清楚原因放弃MOS晶体管的栅电极显示。
在漂移控制区3和在该示例中实现为半导体衬底的漏级区5之间，设置绝缘层134。二极管43的连接在半导体主体的正面101上进行，其中二极管43的阴极通过漂移控制区连接接触132连接到漂移控制区3，二极管43的阳极连接到漏电极11。可选的，在该器件中在漂移控制区3和绝缘层134之间具有比漂移控制区3更高掺杂、但导电类型相同的半导体区131。该区域131应当保证，在截止情况下在漂移控制区3中产生的截止电流流向二极管43。该特性还通过将更高掺杂区域131实现为使得其在器件的边缘区域内一直达到二极管43或连接区132(未示出)来改善。
图58示出在图57所示的半导体器件的变形。在该器件中，二极管集成在半导体主体中，并包括位于漂移控制区连接接触132之下的p掺杂的连接区133。该p区域133与漂移控制区3形成pn结，该pn结构成二极管43。
图59示出根据图58的器件的变形。在该器件中，二极管43通过半导体主体的正面101连接到漏极电位。在漂移区2中在横向方向上与单元场有间距地设置与漂移区2相同导电类型的连接区135，该连接区135连接到漂移控制区连接电极132。
可选的，在该器件中在漂移区2之下以及在连接到漂移控制区3的区域131的高度处具有比漂移区2更高掺杂但导电类型与漂移区2相同的半导体区136。该半导体区136在截止情况下将在垂直方向上扩散出的空间电荷区限制在与漂移控制区3之下的区域131相同的深度处。这避免了场强峰值。
漂移控制区连接电极132及高掺杂的区域135在根据图59的器件中设置在半导体主体100的边缘区域中。在此利用了：在半导体主体的边缘区域中半导体主体的正面101也处于漏极电位，从而该漏极电位通过漂移控制区的高掺杂的连接区135抽取。
在根据图59的器件中，用于实现二极管43的pn结直接达到半导体主体的边缘103。在图60所示的器件的变形中，在半导体主体100的边缘103和该pn结之间具有n掺杂的半导体区138、139，它们同样通过漂移控制区连接电极132被接触。通过设置n区域减小了pn结区域中的漏电流，通过该n区域pn结不能达到半导体主体的边缘103。在漂移控制区3和与漂移控制区3形成pn结的半导体区133与n区域138、139之间，具有电介质层。N区域138、139可以包括两个不同掺杂的半导体区，一个连接漂移控制区连接电极132的更高掺杂的区域，一个位于其下的较低掺杂的半导体区138。
参照图61，二极管的截止能力和器件的长时间稳定性可以通过在p区域133和漂移控制区3之间设置与漂移控制区3相同导电类型的更高掺杂的区域137来提高，该区域137防止通过半导体表面上的电荷形成寄生p通道。
如上所述，在半导体主体100的边缘区域103中，正面101也处于漏极电位。但是，在横向方向上与边缘区域103有间距设置的源极区和主体区9、8以及漂移控制区3的连接区34可以在该器件运行期间处于源极电位。为了吸收漏极电位和源极电位之间的电位差，参照图63可以在半导体主体的正面101区域中在单位场和半导体主体的边缘103之间设置所谓的VLD区域(VLD＝Variation of Lateral Doping，横向掺杂的变化)141、142。这些VLD区域是与漂移区2和漂移控制区3互补掺杂的半导体区域，它们的掺杂浓度从单元场开始在边缘103的方向上逐渐降低。
在p掺杂的漂移区和p掺杂的漂移控制区(在图62和63中未示出)中，p漂移区2的p掺杂和p漂移控制区3的p掺杂实行VLD区域功能，从而VLD区域是不需要的。但在器件的边缘103要设置在垂直方向上全都是n掺杂的半导体区。
用于消除边缘103和单元场之间的电压差的另一种变形在于设置所谓的场环结构143、144。场环结构环形地包围功率半导体器件的单元场。在根据图62的器件中设置3个这样的场环，这些场环在半导体主体100的横向方向上彼此有间距地设置，并且分别与漂移区2和漂移控制区3互补地掺杂。
图64示出具有多个MOSFET单元61、62、63的本发明实施为MOSFET的器件的一个片段的横截面。每个MOSFET单元61、62、63具有源极区9、主体区8、漂移区2、旁路区17、栅电极15、栅极电介质16和源电极13。漏极区5和漏电极11在此对所有MOSFET单元61、62、63都是相同的。
在每两个相邻的MOSFET单元61、62、63之间分别设置一个漂移控制区3，其在漏极侧通过由第一和第二连接区31、32形成的二极管31、32连接到漏极区5。形成蓄电电介质的电介质层在此应当至少达到第三连接区32，如在图64的左部示出的，或者可以到达第三连接区32内，如在图64的右部示出的。此外还可以这样形成电介质，使得该电介质在垂直方向在漏极区5中才结束(未示出)。
在源极侧，每个漂移控制区3通过强p掺杂的第四连接区34连接到第四电极19。存储电容在此主要通过外部电容50形成。可选的，在此还可以在第四连接区34和漂移控制区3之间形成第三连接区33。
为了将各个MOSFET单元61、62、63并联连接，各个单元的源电极13、栅电极15以及第四电极19分别彼此连接。该电连接优选通过至少一个在图64中未示出的结构化金属层进行，该金属层设置在半导体主体2的正面或源极侧之上。
在相邻的漂移区2和漂移控制区3之间至少成段地设置电介质4。优选在分别相邻的漂移区2和漂移控制区3之间的电介质4完全平面地封闭地形成。电介质4在漏极侧优选至少延伸到漏极区5。但是还可以延伸到半导体主体1的漏极侧的表面。
漂移区2和漂移控制区3可以在这样一个区域中具有相同的掺杂分布，在该区域中漂移区2和漂移控制区3在垂直方向v上一起延伸，即具有相同的掺杂特性，由此在截止情况下在漂移控制区和漂移区中达到了相似的电位分布，从而电介质4的电压负荷很小。
用于将漂移控制区3连接到漏极区5的漏极侧截止的pn结31、32，在根据图64的实施例中在垂直方向v上设置在漏极区5内。
可替换的，在图65所示的MOSFET中第一连接区31在垂直方向v上设置在漂移区2的区域中，第二连接区32在垂直方向v上设置在漏极区5的区域中。
各个单元可以具有多种不同的几何形状。在图66、67、68、69中，示出具有不同单元几何形状的器件的水平截面。
图66用根据图65的MOSFET的截平面E-E’示出垂直于垂直方向v的横截面，该MOSFET的晶体管单元实施为条纹单元。MOSFET单元61、62的各个区域在此在第一横向方向r上的横截面实施为条纹状，在第二横向方向r’上彼此有间距地设置，其中在两个相邻的MOSFET单元61、62之间分别设置具有所属蓄电电介质4的漂移控制区3。
图67示出具有矩形单元结构的MOSFET的横截面。设置在相邻的MOSFET61、62、63之间的漂移控制区3在此有关联地构成。可替换的，设置在两个相邻的MOSFET单元之间的各个漂移控制区3还可以实施为非关联的。
图68示出MOSFET的横截面，该MOSFET的单元的横截面不像图67那样是矩形的，而是圆形的。
根据图66的条纹状布局的变形在图69中示出。在横截面为曲折形的单元结构中，MOSFET单元的各个区域实施为伸长的，但是以特定间隔具有曲折形的凹凸形状(Ausbuchtung)。
目前借助涉及自截止的MOS晶体管的实施例解释了本发明的半导体器件。如果在栅电极15上没有施加足以在主体区8中形成逆通道的控制电位，则这些晶体管截止。当在栅电极15上施加合适的控制电位，通过该控制电位在主体区8中沿着栅极电介质16形成逆通道时，自截止的晶体管才导通。但是，相邻于漂移区地设置漂移控制区3以及在漂移区和漂移控制区之间设置蓄电电介质不限于自截止的MOS晶体管。
参照图70，这个概念还可用于自导通的晶体管(损耗晶体管，正常接通晶体管)。附图标记140在图70中表示半导体主体100内的一个半导体区域，在该半导体区域中集成了这种自导通晶体管的晶体管单元。晶体管单元实施为横沟晶体管单元，并且分别具有栅电极144，该栅电极从正面101开始在垂直方向v上一直延伸到半导体主体中，而且借助栅极电介质145与半导体主体绝缘。在图70中示出的损耗晶体管实施为n传导的晶体管，并且具有n掺杂的源极区142、p掺杂的主体区141和漂移区146。主体区141在此设置在源极区142和漂移区146之间，其中在主体区141中沿着栅极电介质145实现导电类型与源极区142相同、但是更弱掺杂的薄通道区148。沿着栅极电介质145的通道区148实现了源极区142和漂移区146之间的导电连接，即使在栅电极144未受控的情况下。为了截止地控制该器件，在栅电极144上施加合适的控制电位，通过该控制电位使得通道区148的载流子很少。该电位在n传导的晶体管中是相对于源极区142的电位为负的电位。
在与漂移区146相邻的半导体主体100的横向方向r上，设置漂移控制区3，该漂移控制区通过蓄电电介质4与漂移区146介电绝缘。漂移控制区3相应于目前的实施方式实现，而且在采用上面解释的连接手段的情况下连接到漏极区5。漂移控制区3还可以按照未详细示出的方式连接到损耗晶体管的源电极147。
在与损耗晶体管相同的半导体主体100中，在图70所示的器件中还实现自截止晶体管的晶体管单元。该自截止晶体管的晶体管结构可以相应于已经解释过的自截止晶体管的晶体管结构。在图70示出的自截止晶体管实现为使得其栅电极与漂移控制区3设置在漂移控制区3之上的同一个沟中。
对于自截止晶体管的漂移区2、自导通晶体管的漂移区146和漂移控制区3的掺杂类型，可以考虑任意的组合。自截止晶体管的漂移区2可以与漂移控制区3的掺杂类型以及自导通晶体管的漂移区146的掺杂类型无关地p掺杂或n掺杂。相应地，漂移控制区3可以与漂移区2和146的掺杂无关地p掺杂或n掺杂。同样为了实现n传导的损耗晶体管，漂移区146可以p掺杂或n掺杂。在漂移区146p掺杂的情况下，在所示例子中在漂移区146和主体区141之间设置n掺杂的半导体区149，其使得载流子可以从通道区148在横向方向r上一直流到蓄电电介质4。如果对漂移控制区3p掺杂，则可以放弃在图70所示的漂移控制区3的弱p掺杂的连接区33。
如上所述，本发明的半导体器件可以网格形地具有多个同类型的器件结构如晶体管结构。参照图71，可以这样修改该器件的单元场，使得各个晶体管单元(在该示例中示出晶体管单元160)单独地、即与其余晶体管单元无关地受到接触。该晶体管单元160的源电极166和可选的该晶体管单元160的栅电极163在此与其余晶体管单元的栅电极15和源电极13无关地受到接触。漏电极11在该示例中对所有晶体管单元都是相同的。
这样的可单独接触的晶体管单元160可以按照公知方式例如用于通过该器件进行电流测量。下面称为测量单元的单元在此在器件运行期间在与其余晶体管单元相同的工作点运行，并获得通过该测量单元的电流。当然可以并联连接多个这样的测量单元。流过该测量单元或多个并联的测量单元的电流由此与流过其余晶体管单元的电流成正比，下面将该其余的晶体管单元称为负载单元。测量电流和负载电流之间的正比因子在此等于测量单元和负载单元数量之比。
所示出的测量单元实现为自截止的晶体管单元，并具有源极区161、漂移区167、设置在源极区161和漂移区167之间的与源极区161互补掺杂的主体区162。通过栅极电介质164与器件的半导体区域绝缘的栅电极163用于控制主体区162中位于源极区161和漂移区167之间的逆通道。测量单元还具有漂移控制区171，该漂移控制区通过蓄电电介质172与漂移区167分离。漂移控制区171可以按照已经解释过的方式连接到漏极区5以及源极区161，并在必要时连接到栅电极163。漂移控制区171和该晶体管结构的其余组件区域之间的连接在图71中出于清楚的原因没有详细示出。
为了解除测量单元与负载单元的耦合，可以在测量单元的漂移控制区171和相邻负载单元的漂移控制区3之间设置中间区173。该中间区尤其是“被切断(totgelegt)”的晶体管单元，即没有源极区和源极金属层，有时也没有栅极的晶体管单元。但是如果测量单元完全被漂移控制区包围，则可以放弃这样的中间区。
图72示出本发明的功率半导体器件，其中在两个晶体管单元(在该示例中自截止的晶体管单元)之间集成了温度传感器。温度传感器实施为具有p发射极181、182、n基极183和n发射极184的二极管。这些组件区域在半导体主体100的垂直方向v上彼此相邻地设置。P发射极在所示例子中包括连接到连接电极185的强p掺杂区域，以及可选的在n基极183的方向上连接到该强掺杂区域的弱p掺杂区域182。传感器的电压供应通过背面的漏电极11进行，该漏电极与n发射极184连接。温度信号可以作为测量电流在连接电极185上抽取出来。在此利用了：在截止方向上流过二极管的截止电流取决于温度。
参照图73，其按片段地示出本发明功率半导体器件的实施例，温度传感器还可以在横向方向上集成在半导体中。温度传感器的器件区域181-184在此在横向方向r上彼此相邻地设置。
下面借助图74至85解释本发明半导体器件的不同边缘结构。这样的边缘结构按照原则上公知的方式用于在半导体芯片的边缘区域或单元场的边缘区域中达到半导体器件的足够的耐压性。
图74示出具有按照第一实施方式的边缘结构的本发明功率半导体器件的例子。该器件包括半导体衬底5，其形成该示例中实现为晶体管的器件的漏极区。在该半导体衬底之上敷设半导体层，如外延层，在该半导体层中实现有源组件结构，即晶体管结构和漂移控制区3。该器件的边缘结构通过在半导体主体的边缘区域或单元场的边缘区域中从正面101开始对设置在衬底5上的半导体层回蚀刻到半导体衬底5实现。在该蚀刻之后存在的暴露的边缘上敷设钝化层191，该钝化层从正面101一直到半导体衬底5上。用于产生边缘的蚀刻在此在单元场内对应于漂移控制区3的组件结构区域内进行。该组件结构在图74中用192表示。在半导体结构192和第一有源漂移控制区、即第一有源晶体管单元的漂移控制区之间，从边缘开始具有非有源的晶体管结构190，在该示例中即没有栅电极和源极区的晶体管结构。
漂移控制区3在所示器件中包括多个半导体层，这些半导体层在制造过程中外延地相连续的沉积在通过蓄电电介质4限制的沟中，直到该沟被填满。这些层可以是p掺杂的，但是也可以弱n掺杂的，其中通过掺杂类型有目的地调节电场在表面上的分布。
图75示出相对于图74变形的器件。在该器件中同样多层地实现漂移控制区3，其中各个层在该示例中仅在横向方向上彼此相邻地设置。这样的结构通过分别在将半导体层沉积到通过蓄电电介质4限制的沟中之后各向异性地回蚀刻沉积的层一直到沟的底部来实现。
图76示出本发明具有边缘结构的功率半导体器件的另一个实施例。在该器件中漂移区2在半导体主体的横向方向r上具有不同掺杂的半导体层，即连接到蓄电电介质4的弱掺杂的半导体层301以及连接到该弱掺杂的半导体层301的强掺杂的半导体层302。按照相应的方式，漂移控制区3也具有连接到蓄电电介质4的弱掺杂的半导体层303以及连接到该弱掺杂的半导体层303的强掺杂的半导体层304。连接到蓄电电介质4的弱掺杂的半导体层301、303在器件受控截止时防止对蓄电电介质4的电压击穿。在图76所示的半导体器件中，在非有源的晶体管单元190和钝化层191之间的横向方向上设置这种具有弱掺杂的半导体区303的漂移控制区的一部分。
图77示出按照图76的器件的变形。在该器件中钝化层191直接敷设在非有源的晶体管单元190上，其中在钝化层和该晶体管单元之间可以设置电介质层305，该电介质层在单元场中相当于蓄电电介质4。
图78示出本发明具有边缘结构的功率半导体器件的另一个实施例。在该器件中漂移控制区3是p掺杂。相应地在非有源的晶体管单元190和钝化层191之间具有p掺杂的半导体片段，该半导体片段通过对边缘区域中的漂移控制区结构进行部分蚀刻而形成。
上面借助图74至78解释的边缘结构要求对外延层回蚀刻到半导体衬底5。参照图79，可以放弃对外延层的这种回蚀刻。在图79示出的器件中通过场环193形成边缘端子，场环在横向方向上彼此有间距地设置在半导体主体的正面101之下。场环与外延层的基本掺杂(在这种情况下是n掺杂)互补地掺杂。可选的，可以通过场电极195接触场环。场电极或场平板195通过绝缘层与外延层的基本掺杂的区域绝缘。
参照图80，还可以在半导体主体的边缘区域中设置VLD区196来代替场环。
参照图81，还可以在边缘区域中设置均匀掺杂的半导体区197，其与外延层的基本掺杂互补地掺杂。在该半导体区197之上设置场平板199，该场平板一方面连接到外延层的基本掺杂的片段，另一方面连接到与该基本掺杂互补掺杂的半导体区197.
图82示出用于具有p掺杂的外延层和p掺杂的漂移区2的n传导半导体器件的边缘端子。在该器件中，该边缘结构包括设置在半导体主体100的边缘上的n掺杂的半导体区115。参照图83，n掺杂的半导体区115可以与场平板结构199组合，其中场平板之一199连接到n区域155，另一个场平板199连接到外延层的基本掺杂的片段。另一个场平板连接到基本掺杂的片段可以通过与外延层相同导电类型的连接区116进行。
在图84所示的边缘结构的另一个实施方式中，具有两个VLD区117、118，其中一个VLD区117从单元场的方向延伸到边缘的方向，另一个118从边缘的方向延伸到单元场的方向。“延伸方向”在此表示各VLD区的掺杂减小的方向。
参照图85，在外延层p掺杂时n掺杂的边缘区115也与n掺杂的场环119组合，该场环在半导体主体的正面101之下设置在p外延层的边缘区域中。
本发明不限于MOSFET，而是可以用于任意功率半导体器件，尤其是单极功率半导体器件。下面的图示出对肖特基二极管采用本发明的原理。
图86示出具有金属阳极13的肖特基二极管，该阳极接触弱n掺杂的漂移区2并与该漂移区2形成肖特基结60。在漂移区2的背向肖特基结60的面上设置强n掺杂的连接区5，该连接区与阴电极11接触。
与漂移区2相邻地设置弱n掺杂的单晶体漂移控制区3，后者通过电介质层4与漂移区分开。在根据图86的器件中，漂移控制区3连接到比漂移控制区3更高掺杂的连接区31，该连接区31将漂移控制区3在阴极侧与第二电极12电连接。
根据优选实施方式，漂移区2和漂移控制区3在垂直方向v上覆盖相同的区域，并在垂直方向v上优选具有相同的掺杂分布。同样，连接区5和第一连接区31在垂直方向v上覆盖相同的区域，并在垂直方向v上优选具有相同的掺杂分布。
阴电极11和第二电极12彼此电绝缘。
在导通方向运行时，根据图86的肖特基二极管在阳电极13和阴电极11之间具有二极管电流ID，该电流明显高于同一个器件在阴电极11和第二电极12短路时的二级管电流ID。与第二电极12短路的阴电极11的后一种情况，如果不考虑蓄电电介质4的话与传统的没有漂移控制区的肖特基二极管相同。
对于根据图86的本发明肖特基二极管的运行，漂移控制区3应当在阴极侧优选高欧姆地连接到连接区5，从而在漂移控制区中可以调节出这样一个电位变化，该电位变化会导致在漂移区中沿着蓄电电介质形成蓄电通道。
图87和88示出二极管电流ID和二极管电压UD之间线性或对数的依赖关系。在此，特征线51表示根据图86的本发明二极管的电流-电压特征线，其中第二电极12高欧姆地连接到阴电极11。对于阴电极11和第二电极12短路的情况，是与特征线51相反的同一个二极管的电流-电压特征线52。
工作点53示出没有漂移控制区和没有电介质的传统肖特基二极管中的特性，其漂移区在横向方向上也分布在根据图86的电介质4和漂移控制区3的区域上，并由此具有比根据图86的肖特基二极管的引导静止电流的漂移区2更大的横截面。
工作点53以非常好的近似出现在传统肖特基二极管的特征线52上。由此可以看出，通过阴电极11和第二电极12之间的短路可以形成具有与传统肖特基二极管的特性相同宽度的肖特基二极管。通过另外具有的电介质4而可能存在的工作点53与特征线52的偏离由于电介质4的尺寸很小而可以忽略。
导致特征线51、52的这种极为不同的变化过程的原因是在本发明肖特基二极管的漂移区2中的极度不均匀的通道类型的电子分布，该电子分布通过漂移控制区3在阴极侧高欧姆地连接到连接区5引起。
图89示出在阴电极11和阳电极13之间施加的电压大小为5V时的这种电子分布。由此可以看出，在漂移区2的朝向漂移控制区3的一侧形成一个具有电子浓度大约为1017电子/cm3的更高电子浓度的区域。其原因是蓄电电介质4中的电场，该电场由于漂移控制区3高欧姆地连接到连接区5而形成。
用于将漂移控制区3连接到连接区5的高欧姆连接电阻应当小到足以在肖特基二极管截止时将来自连接区5的靠近阴电极附近区域的热漏电流没有额定电压降地导向阴电极11。另一方面，连接电阻必须明显高于连接区5的该靠近电极区域的轨道电阻，以便在肖特基二极管切换到导通方向时实现蓄电。对于截止电压耐压性为600V的肖特基二极管来说，连接区5和漂移控制区3之间的特定于阴极侧的连接电阻的有效值处于1至104Ωcm3的范围内。下面在图90至96中示出用于实现这种连接电阻的不同手段。
为此在根据图90的肖特基二极管中，设置弱p掺杂的第一连接区31，该连接区31将阴极侧的漂移控制区3通过阴电极11和强n掺杂的连接区5与漂移区2连接。
根据图91的肖特基二极管具有与根据图90的肖特基二极管相同的结构，其差别在于第一连接区31不是弱p掺杂的，而是实施为固有的、即未掺杂的半导体区，或实施为比漂移控制区3更少n掺杂的半导体区。
参照图92，不需要将漂移控制区3通过阴电极11的中间连接而耦合到漂移区2。而是例如可以将第一连接区31在绕过阴电极11的条件下通过高掺杂的连接区5而与漂移区2耦合。根据本发明的该实施方式，在此第一连接区31直接接触高掺杂的连接区5。为了加以实现，电介质4至少成段地与半导体主体1的阴极侧表面有间距。但是电介质4必须实施为，使得在漂移区2和漂移控制区3之间没有任何地方存在直接连接。
在根据图93的实施例中，漂移控制区3直接接触高掺杂的连接区5。为此电介质4至少有一些片段没有延伸到半导体主体1的阴极侧表面。在电介质4和半导体主体1的阴极侧表面之间的区域中，漂移控制区3的一个片段56一直延伸到高掺杂的连接区5并与其接触。漂移控制区3和漂移区2之间的电连接电阻尤其可以通过该延伸段56的几何尺寸调节。
但是还可以敷设另一种电阻材料来代替漂移控制区3的片段56，该材料将漂移控制区3与连接区5电连接。
在根据图94的实施例中，漂移控制区3在阴极侧连接到连接区5要借助于层状的、于阴极侧敷设在半导体主体1上的电阻55进行。电阻55在此既与第一强n掺杂的连接区31接触，又与高掺杂的连接区5接触。
在根据图95的实施例中，电介质4还成段地延伸到漂移控制区3的阴极端和在横向方向上延伸到漂移控制区3之下的阴电极11之间。
在漂移控制区3和阴电极11之间的区域中，电介质4具有一个或多个空隙57，该空隙用电阻材料填满。依据空隙57的数量和大小以及其中填充的电阻材料的特定电阻，可以有目的地调节漂移控制区3和连接区5之间的连接电阻。作为电阻材料合适的尤其是n掺杂的、p掺杂的或固有的半导体材料。
图96的实施例示出一个特例。在此漂移控制区3在阳极侧通过弱p掺杂的第三连接区33连接到肖特基结60的金属13。通过弱p掺杂的第三连接区33，由于漂移控制区3高欧姆地在阴极侧连接到漂移区2而不会导致双极载流子喷射。
弱p掺杂的第三连接区33类似于混合的pin肖特基二极管的相应p掺杂区域那样对场起屏蔽作用，并由此减小肖特基结60上的电场强度。但是由于在漂移控制区3的区域中不存在额定值的电流，因此在此不会导致即使是在混合的pin肖特基二极管上也不期望的喷射特性，由此不会通过从漂移控制区3清理出喷射的载流子而导致不期望地提高断开损耗。
在根据图96的实施例中，漂移区2和漂移控制区3在阴极侧通过示意性示出的电阻55电连接。实现该电阻的类型和方式原则上是任意的。但是该电连接尤其是可以相应于图89至95以及97至100所示的实施例实现。
图97示出这样一个实施方式，其中漂移控制区3与连接区5的欧姆连接通过阴电极11的一个片段11’成段地覆盖漂移控制区3来进行。通过接触面11’的宽度可以调节过渡电阻的值。
漂移控制区3和连接区5之间可通过不同方式实现的欧姆电阻可以通过隧道电介质、尤其是隧道氧化物代替，如下面要解释的。
在根据图98的肖特基二极管中，连接电极11完全覆盖漂移控制区3和漂移区2的区域，其中漂移控制区3通过可选的高掺杂的连接区31和隧道电介质4’连接到连接电极11。可选的，漂移控制区3通过第三连接区33连接到阳电极13。
根据图99的器件实施为混合pin肖特基二极管，并在漂移区2中按片段地具有p掺杂的喷射区33’，该喷射区连接到阳电极13。喷射区33’在此可以如图99所示与电介质4接壤，或者在横向上与该电介质有间距。后一种变形(未示出)简化了肖特基结60与在漂移区2和电介质4的边界上形成的蓄电通道之间的连接。
根据图100的器件与根据图98的器件的不同之处在于，电介质4一直达到阴电极11，而且连接区5延伸到隧道电介质4’之下，从而漂移控制区3通过可选的高掺杂的连接区31和隧道电介质4’连接到连接区5。
图101示出实施为MOSFET的本发明功率半导体器件的另一个实施例。栅电极15和漂移控制区3在该器件中在半导体主体1的垂直方向上彼此相邻地设置，其中栅电极15直接连接到漂移控制区3。栅电极15在该器件中分为两部分，并包括设置在半导体主体1的正面之上并且借助绝缘层72与源电极13绝缘的连接电极151。连接电极151在垂直方向上连接到p掺杂的半导体段152，该半导体段152在半导体主体1的横向方向上与主体区8相邻设置并且通过栅极电介质16与主体区8分开。半导体区152满足栅电极的实际功能，并且在施加合适控制电位时用于在主体区8中沿着栅极电介质16形成源极区9和漂移区2之间的导电通道。
栅电极15的半导体区152在图101所示的n导电MOSFET中是p掺杂的。直接连接到半导体区152的漂移控制区3是n掺杂或p掺杂的，其中其掺杂浓度小于半导体区152的掺杂浓度。漂移控制区3的掺杂例如在1·1014cm-3的范围内，并且可以等于漂移区2的掺杂浓度。半导体区152的掺杂浓度在此可以等于主体区8的掺杂浓度。
在图101中所示的nMOSFET，在漏极区5和源极区9之间施加正电压时，以及在栅电极15上施加了比源极区和主体区9、8的电位更高的控制电位时导通。栅电极15的正控制电位用于在主体区8内在源极区9和漂移区2之间形成逆通道。漂移控制区3在该器件受控导通时处于栅电极15的电位上，这导致在漂移区2中沿着蓄电电介质4形成蓄电通道。在器件完全受控导通时，漏极区5的电位通常低于栅电极15的电位，从而蓄电通道在垂直方向上完全沿着主体区8和漏极区5之间的蓄电电介质4形成。连接在漂移控制区3的连接电极12和漏极区5或漏电极11之间的二极管43，防止在该电路状态期间，在漂移控制区3中具有的、引起蓄电通道的空穴在漏极区5或漏电极11的方向上流出。
在图101中仅示出开关符号的二极管43，可以实施为外部二极管。参照图102，还可以将该二极管43集成在漂移控制区中，其中在漂移控制区3的高掺杂的连接区31和漏电极11之间设置与连接区31互补掺杂的以及与漏电极5互补掺杂的半导体区32。该二极管的任务是，防止空穴从漂移控制区3流向漏极区5，如上面参照图16所述。
栅极电介质16和蓄电电介质4在图101和102所示的器件中可以实施为同一个电介质层，其在半导体主体100的垂直方向上延伸。在图101和102所示的器件中，该电介质层在垂直方向上分别分布在器件的整个深度上，即该电介质层从正面一直延伸到半导体主体1的背面。
图103示出相对于图102的器件变形的器件，其中蓄电电介质4在半导体主体1的背面102之前结束，从而漏极区5和p掺杂的连接区32在横向方向上成片地彼此接壤。但是n掺杂的连接区31和漏极区5通过蓄电电介质4在半导体主体的横向方向上完全彼此分离。
图104示出相对于图102变形的另一个器件。漂移控制区3在此在栅电极15的方向上具有比漂移控制区3更高掺杂的连接区34，后者在该示例中是p掺杂的。连接区34通过例如由硅化物或金属组成的连接电极19连接到栅电极15。栅电极15在该器件中可以由金属或高掺杂的多晶硅组成。
导电的连接电极19的任务是，在采用n掺杂的多晶硅作为栅电极15时将栅电极15导电的连接到漂移控制区3的p掺杂的连接区34。如果没有连接电极19，栅电极15和漂移控制区3之间就要存在pn结，以防止载流子从栅电极传输到漂移控制区3。如果栅电极15由p掺杂的多晶硅组成，则可以放弃连接电极19。
图105示出图104所示MOSFET的变形。在该器件中栅电极15和漂移控制区3通过在栅电极15和漂移控制区3之间设置另一个绝缘层74来彼此绝缘。漂移控制区3的连接到绝缘层74的连接电极19在该器件中可以按照未详细示出的方式处于与栅极电位分开的控制电位上。为了在漂移区2中形成蓄电通道这样选择该控制电位，使得控制电位至少大于源极电位，即源电极13或源极区和主体区9、8的电位。该控制电位在此也大于漏极电位，即漏极区5的电位，由此漂移控制区3由于漂移控制区3和漏极区5之间定向在截止方向的二极管31、32而处于同一电位。如果连接电极19的控制电位小于漏极区5的电位，则在漂移控制区3上在垂直方向上存在电压降，在这种情况下沿着蓄电电介质4位于漂移区2中的蓄电通道不是在蓄电电介质4的整个长度上形成，而是成段地在与主体8连接的区域中形成，这导致了接通电阻的降低。
图106E示出相对于图103变形的、实施为MOSFET的半导体器件。在该器件中，在半导体主体1的背面102的区域中具有在横向方向上一直高掺杂的半导体区51，该半导体区连接到漏电极11。在半导体区51和漂移控制区3之间设置漂移控制区3的彼此互补掺杂的、形成二极管的连接区31、32，并且在高掺杂的半导体区51和漂移区2之间形成n掺杂的半导体区，该半导体区形成该器件的漏极区并由两个上下叠加设置的半导体区52、53组成。
漏极区5的片段52在该器件中在横向方向上与漂移控制区3的p掺杂的连接区32接壤。半导体区51在该器件中基本上用作设置在上面的组件结构的衬底，并负责在漏电极11和漏极区5之间进行低欧姆的导电连接。
下面借助图106A至106D解释用于制造根据图106E所示器件的方法。
该方法的起始点参照图106A是提供半导体衬底51，该衬底例如是高n掺杂的半导体衬底。在这种关联下要注意，半导体衬底在垂直方向上的尺寸以及下面还要解释的半导体器件的组件区域的尺寸不是按比例示出的。衬底51在垂直方向上的尺寸通常明显大于其它还要解释的组件区域或半导体层的尺寸。
参照图106B，在半导体衬底51上敷设半导体层，该半导体层在横向方向上具有交替n掺杂和p掺杂的半导体区52、53。p掺杂的区域在此形成稍后二极管的一部分，通过该二极管将漂移控制区4连接到漏极区或漏电极。N掺杂的半导体区52形成该器件的稍后的漏极区的一部分。敷设在半导体衬底51上的半导体层例如借助外延工艺制造为一种导电类型的均匀掺杂的层，或者制造为固有掺杂的半导体层。接着可以借助植入工艺产生半导体区32、52的不同掺杂，通过该工艺将掺杂物质原子植入半导体层中。
接着，在具有彼此互补掺杂的半导体区32、52的半导体层上，参照图106C沉积另外3个半导体层53’、2’、9’，其中第一层53’在该示例中是n掺杂的，第二层2’比第一层53’更弱地n掺杂，第三层9’是p掺杂的。
第三层9’形成在沉积这些半导体层之后具有的半导体主体1的正面101。
参照图106D，接着从正面101开始形成沟，这些沟在半导体主体的垂直方向上一直到达首先沉积的半导体层的p掺杂的半导体区32内。然后用电介质材料如半导体氧化物填充这些沟，该电介质材料在第二层2’的范围内形成蓄电电介质4，在第三层9’的范围内形成栅极电介质16。
沟以及设置在沟中的电介质将三个半导体层53’、2’、9’分为独立的半导体片段。半导体层53’、2’、9’的半导体片段在第一半导体层的n掺杂半导体区52之上的区域内形成漏极区5的一部分53、漂移区2以及主体区8。在第一层的p掺杂的半导体区32之上，这三个半导体层形成集成二极管的一部分31、漂移控制区3以及栅电极15的一部分152。
参照图106E，通过在主体区中形成源极区9来完成对器件的制造。为此在主体区8的靠近上表面的区域中敷设导电类型与主体区的杂质互补的掺杂物质原子。接着在正面101之上形成源电极13和栅电极15的连接电极151。形成这些电极13、151可以通过沉积金属层或高掺杂的多晶硅层并接着对该层结构化来进行。该结构化在此包括将该半导体层分为独立的电极片段以及在各个电极片段之间形成绝缘层72。
将漂移控制区3连接到漏极区5的集成二极管，在根据图106E的器件中通过首先沉积的半导体层的p掺杂的片段32以及通过接着沉积的n掺杂的半导体层的片段31形成。漏极区5在该器件中通过首先沉积的半导体层的n掺杂的片段52以及通过接着沉积的n掺杂的半导体层的片段53形成。
下面借助图107A至107D解释相对于图106A至106E变形的方法。
该方法与根据图106的方法的区别在于用于制造MOSFET的源极区的方法步骤。以图106D所示的布置为例，在根据图107的变形的方法中，在第三半导体层9’上从正面101开始完全平面地形成强n掺杂的半导体层9”，该半导体层9”按片段地稍后形成该器件的源极区。形成该半导体区9”例如通过经由半导体主体的正面101植入离子来进行。
参照图107B，接着在具有电介质材料的沟之上形成绝缘区域72。该绝缘区域的形成可以通过沉积绝缘层并接着对该绝缘层结构化来进行。该绝缘区域72的任务是，按照已经解释过的方式将稍后该器件的源电极和栅电极电绝缘。在沟之上的绝缘区域72的尺寸这样选择，使得该绝缘区域72在半导体主体的横向方向上分别按片段地覆盖在沟的两侧上的高掺杂半导体区9”。
参照图107C，接着从没有被绝缘片段72覆盖的区域中除去高n掺杂的半导体片段9”。这可以借助各向异性的蚀刻方法来实现，其中使用能选择性地相对于绝缘片段72蚀刻半导体层9”的蚀刻剂。在该蚀刻方法结束之后，在半导体主体的正面101的区域内按片段地暴露出主体区8和形成稍后栅电极的一部分的半导体区152。在借助图107解释的方法中，在具有电介质材料的沟的两侧留下位于绝缘片段72之下的高掺杂半导体层9”的片段9、154。在此，留在主体区8之上的n掺杂的区域9稍后形成该器件的源极区。剩下的高掺杂层9”的片段154没有电功能，并在本例中只由该制造方法形成。
参照图107D，接着在主体区8之上形成源电极13，在栅电极15的p掺杂的半导体区之上形成栅电极15的连接区151。可选的，在形成电极13、151之前，在主体区8和半导体区152中形成比主体区8和半导体区152更高掺杂的半导体区81、153。更高掺杂的区域81、153负责将电极13、151低欧姆地与主体区8或p半导体区152连接接触。通过源电极13对源极区9的接触在图107D所示的半导体器件中是在这样的区域中进行的，在这些区域中源极区9在横向方向上连接到源电极13。
下面借助图108A至108F解释另一种用于制造图107D所示半导体器件的方法。在该方法中，首先提供半导体主体100，其具有高掺杂的半导体衬底51如n衬底，以及敷设在半导体衬底上的弱掺杂的半导体层2’，该半导体层2’按片段地稍后形成该器件的漂移区。可选的，在形成弱掺杂的半导体层2’之前在半导体衬底51上敷设强掺杂的半导体层53’。
接着从半导体主体的正面101开始形成沟10，这些沟在垂直方向上一直到达半导体衬底51内。这些沟的形成以原则上公知的方式通过在正面101之上形成掩膜200并接着在通过掩膜200暴露的区域中选择性地蚀刻半导体主体来完成。
参照图108C，接着在这样形成的沟10的侧壁上形成电介质，该电介质稍后形成栅极电介质16和蓄电电介质4。在沟10的侧壁上形成电介质例如通过半导体主体的热氧化并接着从沟10的底部去掉这样形成的氧化层来完成。从沟10的底部去掉氧化层或电介质层可以借助各向异性的蚀刻方法进行。
参照图108D，接着在沟中敷设单晶体的半导体材料，该半导体材料包括不同掺杂的片段。形成该半导体材料可以借助外延工艺进行。通过该工艺形成p掺杂的半导体片段32，该半导体片段直接连接到半导体衬底51。在p掺杂的片段32之上形成弱n掺杂的半导体材料，该半导体材料按片段地稍后形成漂移控制区3。可选的，在p区域32和漂移控制区3之间形成比漂移控制区3更高n掺杂的半导体区31，该半导体区31稍后形成集成二极管的一部分。
参照图108E，在这样形成的半导体主体1的正面101的区域中形成p掺杂的半导体区8、152，这些半导体区在位于漂移区2之上的区域中形成主体区8以及在漂移控制区3之上稍后形成MOSFET的栅电极的一部分。这些p区域8、152的形成例如通过先植入p掺杂物质原子并接着进行相应的还原步骤来完成。
在形成了p区域8、152之后，接着进行已经借助图107A至107D解释的用于形成源极区9以及用于形成源电极13和制造栅电极13的方法步骤。在图108F中示出所制造的器件的横截面。
图109以横截面示出在图107D中示出的MOSFET的变形。在根据图109的器件中，多层地组装电介质层，该电介质层在漂移控制区3和漂移区2之间的区域中形成蓄电电介质4，在栅电极15和主体区8之间的区域中形成栅极电介质。这种层结构例如包括两个氧化物层4A、4C，它们在沟的一侧直接连接到漂移区2，在沟的另一侧直接连接到漂移控制区3，而且这种层结构还包括设置在这些氧化层之间的电介质层4B，该电介质层优选具有比两个氧化物层4A、4C更高的介电常数。将电介质层实施为具有多个电介质层的层堆栈的优点在于，在使用具有高介电常数(例如介电常数大于15)的介电材料时，可以为了形成电介质层而设置比在只采用氧化物层时更宽的沟，同时又不会损害漂移控制区3和漂移区2之间的电容耦合。
图110示出在图109所示的器件的变形。在根据图110的器件中，多层的电介质层从正面101一直达到半导体主体100的背面102。
在漂移区2中累积的载流子的数量在漂移控制区3和漂移区2之间具有给定电压差的情况下取决于由漂移区2、漂移控制区3和蓄电电介质4形成的蓄电电容。在此，该电容越大，累积的电荷就越多。在给定蓄电电介质4的厚度的情况下，蓄电电介质的介电常数越大，该电容就越大。在给定蓄电电容时，介电常数越小，该蓄电电介质所需要的厚度就越小。在采用二氧化硅(SiO2)作为蓄电电介质的材料时，需要蓄电电介质的厚度典型为200nm或更低，以获得足够的蓄电作用。这么薄的以及达到深处的电介质层很难制造。
在本发明的实施方式中，蓄电电介质完全或部分由具有中等介电常数的材料制成，即所谓的中等K材料。这样的材料的特征在于大约7到25的相对介电常数。这种材料的使用使得可以采用比SiO2更厚的、由此更容易制造的蓄电电介质。合适的材料例如是氧化氮(SiN)，其等于7.5的介电常数大约是SiO2的两倍，或者碳化硅(SiC)，其等于9.7的介电常数大约是SiO2的2.5倍。不同于上述高介电材料(高K材料)，可以通过在制造半导体器件中是标准过程的处理来形成上述中等K材料。
在上述器件中，蓄电电介质4可以完全由中等K材料制成。
在根据图11、109、110的器件中，例如可以将中间的电介质层4b由中等K材料制成，而两个外侧的电介质层4a、4c由低介电常数的材料如SiO2制成。中间的电介质层4b在此可以明显比外侧的电介质层4a、4c更厚，例如厚5到10倍。
此外还可以将漂移区2和漂移控制区3之间的蓄电电介质4由一种中等K材料实现，将该器件的其它区域彼此分开的电介质由具有低介电常数的材料实现。这些其它区域在根据图10的器件中例如是可以通过具有低介电常数的电介质分开的主体区8和连接区33，或者在根据图101的器件中是可以通过具有低介电常数的电介质分开的连接区31和漏极区5。
在另一种变形中，在根据图16的器件中将p掺杂的半导体区33、34与主体区8和短路区17之间的电介质层通过中等K材料实现，以由此增大该器件的内部存储容量。漂移区2和漂移控制区3之间的蓄电电介质4在此由一种具有低介电常数的材料制成。该蓄电电介质4还可以通过中等K材料实现，而为了增大内部存储容量，p掺杂的半导体区33、34与主体区8和短路区17之间的电介质层采用高K材料。
本发明的半导体器件目前都是借助垂直功率半导体器件解释的，即借助漂移区中的电流方向分布在垂直方向上的器件。漂移区在此在半导体主体100的垂直方向上设置在第一组件区和第二组件区之间，第一组件区在MOSFET中对应于源极区，在肖特基二极管中对应于肖特基金属，第二组件区在MOSFET中对应于漏极区，在肖特基二极管中对应于阴极区。
如下所述，本发明的概念、即蓄电电介质和漂移控制区与半导体器件的漂移区相邻地设置，当然还可以用于横向器件。
下面借助半导体主体100的截面图解释横向半导体器件，该半导体器件具有下面将称为正面的第一面101以及下面称为背面的与第一面对置的第二面102。半导体主体的垂直方向v垂直于两个面101、102之间的正面和背面101、102。半导体主体的横向方向分别平行于正面101和背面102，并由此垂直于垂直方向v。横向截平面在下面是指平行于正面101和背面102的截平面，而垂直截平面在下面是指垂直于正面101和背面102的截平面。
在不限制本发明的一般性的情况下，下面借助n通道MOSFET(n-MOSFET)解释本发明半导体器件的实施为MOSFET的实施例，该n通道MOSFET具有n掺杂的漂移区211、p掺杂的主体区212和n掺杂的源极区和漏极区213、214。n通道MOSFET的漂移区211还可以不掺杂或者说固有掺杂。
本发明当然还可用于p通道MOSFET(p-MOSFET)，其中下面针对n-MOSFET解释的组件区，包括还要解释的半导体衬底103都在p-MOSFET中互补的掺杂。
图111A至111D借助不同的半导体主体100的横截面示出本发明横向功率半导体器件的实施为MOSFET的实施例，在该半导体主体中集成了MOSFET的组件结构。图111A以横向截平面Z-Z示出半导体主体100，图111B和111C以不同的垂直截平面A-A、B-B示出半导体主体100，该垂直截平面的横向位置在图111A中示出。图111D示出半导体主体100的透视截面图的片段。
图111所示的功率MOSFET具有源极区213和漏极区214，它们在半导体主体100的第一横向方向x上彼此有间距地设置，并且分别是n掺杂的。漏极区214与漂移区211连接，该漂移区在该示例中具有与漏极区214相同的导电类型，但是比漏极区214更弱的掺杂，但也可以不掺杂。在源极区212和漂移区211之间设置与源极区213和漂移区211互补掺杂的主体区212，该主体区与漂移区211形成pn结，从该pn结开始可以在该器件受控截止时在漂移区211中扩散出空间电荷区(损耗区)。主体区212同样在第一横向方向x上与漏极区214有间距地设置。
为了控制主体区212中位于源极区213和漂移区211之间的逆通道215，设置栅电极211，其借助栅极电介质222与半导体主体100绝缘地设置。栅电极221与主体区212相邻地设置，并且从源极区213一直延伸到漂移区211。在向栅电极221施加合适的控制电位的情况下，在主体区212中沿着栅电极222在源极区213和漂移区211之间形成逆通道。
栅电极221在所示例子中设置在半导体主体100的正面101之上，从而主体区212中的逆通道215在第一横向方向x上沿着半导体主体100的正面101分布。为了清楚起见，栅电极在图111D的透视图中未示出。
源极区213通过源电极231被接触，漏极区214通过漏电极232被接触，它们在该示例中分别设置在正面之上，而且它们相对于各个半导体区的位置在图111A中通过虚线示出。源电极231在此还与主体区212接触，以由此将源极区213和主体区212短路。
源极区213、主体区212和漏极区214在该示例中设置在具有n基本掺杂的半导体层104中，并且参照图111A条纹状地在垂直于第一横向方向x的第二横向方向y上延伸。栅电极221和源电极以及漏电极231、232同样条纹状的在第二横向方向y上延伸。
功率MOSFET包括多个由掺杂或未掺杂的半导体材料制成的漂移控制区241，这些漂移控制区与漂移区211相邻地设置在半导体主体104中，并且通过第一介电层与漂移区211绝缘。该电介质层的直接设置在漂移区211和漂移控制区241之间的区域，在下面称为蓄电电介质251。漂移控制区241分别是在垂直于蓄电电介质251的平面的方向上连接到漂移控制区251并由此以下面还要描述的方式适用于控制漂移区211中的蓄电通道的区域。
漂移控制区241耦合到漏极区214，这在所示例子中这样来实现，即漂移控制区241通过导电类型与漂移控制区241相同但比漂移控制区241更高掺杂的连接区242连接到漏电极232。连接区242在此引起漂移控制区241和漏电极232之间的低欧姆连接接触。
按照下面还要解释的方式，漂移控制区241还可以分别通过二极管连接到漏电极232。该二极管在n通道MOSFET中的流通方向的极性是从漏电极232到漂移控制区241，而且参照图111C可以通过漂移控制区241和与漂移控制区241互补掺杂的连接区243之间的pn结形成。漏电极232在此与互补掺杂的连接区243接触。可选的，互补掺杂的连接区243可以按照图111C示出的方式掩埋到导电类型与漂移控制区相同的连接区242中，其中pn结在这种情况下形成在两个连接区242、243之间。
在可替换的实施方式中，漂移控制区241的导电类型与主体区212相同，但是比主体区212更低掺杂，或根本不掺杂(固有)。
漂移控制区241在该示例中具有平板形或条纹形的几何形状，并且在第二横向方向y上彼此有间距并分别与漂移区211的片段相邻地设置。在该第二横向方向上具有层结构或平板结构，在该结构中漂移区211和漂移控制区241分别通过蓄电电介质分开地交替。
在半导体主体100的垂直方向v上，漂移控制区214从正面101开始一直延伸到半导体主体100内，并且在所示例子中一直达到半导体衬底103，漂移控制区214通过另一个绝缘层252如氧化物层与该半导体衬底绝缘。衬底103在此具有与漂移区211的导电类型互补的导电类型。在第一横向方向x上，漂移控制区从与漂移控制区电耦合的漏极区214开始在主体区212的方向上延伸。漂移控制区241在第一横向方向x上可以在主体区212之前就结束，或者在该方向上一直延伸到主体区212内(未示出)。
按照还要解释的方式，漂移控制区214在该器件受控导通时用于控制在漂移区211中沿着蓄电电介质251的蓄电通道。优选的，漂移控制区241这样构成，其尽可能靠近这样一个区域，在该区域中通过栅电极221控制的主体区212的逆通道215(图111B)过渡到漂移区211中。该逆通道215在根据图111的器件中形成在半导体主体100的正面101之下，因此漂移控制区在垂直方向v上一直到达正面101，并在第一横向方向x上接近地到达主体区212。
逆通道215和在漂移区211中沿着漂移控制区141的蓄电电介质251形成的蓄电通道(在图111A中用附图标记216表示)，分别彼此相差90°地旋转。逆通道215沿着半导体主体100的正面101扩散，而蓄电通道216沿着漂移控制区241的分布在垂直方向上的“侧壁”而在漂移区211中的蓄电电介质上形成。电流方向在该器件中对应于半导体主体的第一横向方向x。
漂移控制区241由掺杂或未掺杂的、优选单晶体的半导体材料制成，该半导体材料的导电类型与漂移区211的掺杂相同，或者与漂移区211的掺杂互补。漂移控制区241在这样一个方向上、即在该方向上漂移控制区241和漂移区211彼此平行地分布在漏极区214和主体区212之间(即图111中的第一横向方向x)优选具有与漂移区211的在该方向上覆盖与漂移控制区241相同区域的片段相同的掺杂分布。
漂移控制区241这样掺杂，即其具有至少一个半导体片段，该半导体片段在垂直于电流方向的方向上(在该示例中即第二横向方向y)覆盖在漂移控制区241的整个宽度上，并且可以通过在该方向上的电场完全清除。
漂移控制区241尤其是可以完全被清除。这在漂移控制区241的净掺杂物质电荷与蓄电电介质251的面积的商小于漂移控制区241的半导体材料的击穿电荷时实现。在此，净掺杂物质电荷是指漂移控制区241的净掺杂电荷浓度关于漂移控制区241的体积的积分。
在此为了获得该商，仅引入直接位于漂移控制区241和漂移区211之间的蓄电电介质251的面积，其中对于在图111中所示的情况，此时漂移控制区241在第二横向方向y上由蓄电电介质251分开地从两侧开始与漂移区211接壤，对于这种情况蓄电电介质251在漂移控制区241两侧的面积可用于获得该商。
为了进一步解释，下面考察图111所示的漂移控制区241，该漂移控制区在第二横向方向y上向两侧并且在主体区212的方向上被形成蓄电电介质的电介质层251限制。为了解释，下面还假设以下特殊情况：漂移控制区241分别均匀地掺杂，并具有与漏极区214相同的导电类型，而且电介质层251的片段254的面积与电介质层251的将漂移控制区241在第二横向方向y上与漂移区211分开的“侧壁”面积相比较小，所述电介质层251的片段254在主体区212的方向上限制漂移控制区241。对于这种特殊情况，上面给出的掺杂规则与下面的情况有着相同的含义：漂移控制区241的离子掺杂物质浓度在垂直于电介质层251的方向r(在该示例中对应于第二横向方向y)上以及在漂移控制区241的整个尺寸上的积分小于漂移控制区241的半导体材料的击穿电荷的两倍。对于硅作为半导体材料的情况，该击穿电荷大约是1.2·1012e/cm2，其中e是单元电荷。
如果考察未详细示出的均匀掺杂的漂移控制区，该漂移控制区仅连接到漂移区的一侧，而且该漂移区通过蓄电电介质与漂移控制区分开，则对于该漂移控制区适用的是，掺杂物质浓度在垂直于电介质层的方向上的积分小于击穿电荷的单倍值。
遵守上面解释的针对漂移控制区241的掺杂规则会导致，在漂移控制区241中在电介质层251的方向上与漂移区211中具有的电位无关地建立起一个电场，该电场的场强始终低于漂移控制区241的半导体材料的击穿场强。
优选的，漂移控制区241由与漂移区211相同的半导体材料制成，并具有相同的掺杂浓度，其中漂移控制区241尤其是在第二横向方向y上的尺寸选择为使得上面针对关于电介质层251的面积的净掺杂物质电荷给出的条件得到满足。
下面首先对所解释的横向功率MOSFET的导通控制，接着对其截止控制来解释该横向功率MOSFET的工作方式。
MOSFET在向栅电极221施加合适的控制电位时以及通过在漏极区214和源极区212之间或在漏电极232和源电极231之间施加合适的电压(在n通道MOSFET的情况下是正电压)而受控导通。对于p通道MOSFET该电压或电位相应地反向。连接到漏电极232的漂移控制区241的电位在此跟随漏极区214的电位，其中漂移控制区241的电位可能比漏极区214的电位小pn结的导通电压值，如果漂移控制区241通过pn结连接到漏极区214的话。
由于漂移区211的不可避免存在的电阻，在器件受控导通时漂移区211中在主体区212方向上的电位下降。连接到漏电极232的漂移控制区241由此处于比漂移区211高的电位上，其中施加在蓄电电介质251上的电位差随着在主体区212方向上离漏极区214原来越远而增加。该电位差导致在漂移区211中与蓄电电介质251相邻地形成蓄电区域或蓄电通道，其中累积了载流子。如果漂移控制区241处于比漂移区211高的电位，如在该示例中，则该载流子是电子，否则就是空穴。蓄电通道导致该器件的接通电阻与传统器件相比减小，传统器件具有对应于漂移区211掺杂的漂移区，但是没有漂移控制区。
在所述器件中达到的蓄电效应除了取决于漂移控制区241和漂移区211之间的电压差之外还取决于蓄电电介质251在第二横向方向y上的厚度(图111A中的d)以及蓄电电介质251的(相对)介电常数。该蓄电效应在此随着蓄电电介质251的厚度d的减小以及随着介电常数的增大而加强。该电介质的最小可能厚度在器件受控导通时由漂移控制区241和漂移区211之间存在的最大电位差给出，由此还由蓄电电介质的最大容许持续场强负荷给出。
作为蓄电电介质251的材料，合适的例如是用于实现漂移区211或漂移控制区241的半导体材料如硅的半导体氧化物。在蓄电电介质251的典型持续电压负荷明显低于大约100V的情况下，例如介于5V和20V之间，以及在采用硅氧化物作为蓄电电介质251的情况下，电介质251的厚度d小于大约500nm，并优选处于大约25nm到大约150nm的范围内。
如果在栅电极221上没有施加合适的控制电位以及在漏极区214和源极区213之间施加了在n通道MOSFET情况下为正的漏极-源极电压，即在n通道MOSFET情况下为正的电压，则该器件受控截止。漂移区211和主体区212之间的pn结由此定向在截止方向，从而在漂移区211中从该pn结开始在漏极区214的方向上扩散出空间电荷区。所施加的截止电压在此在漂移区211中被消除，即施加在漂移区211上的电压近似等于所施加的截止电压。
由于在漂移区211中扩散出的空间电荷区，在截止情况下也在该器件的漂移控制区241中扩散出空间电荷区，该空间电荷区主要通过漂移控制区的很低的掺杂浓度引起，该掺杂浓度在遵守上面针对漂移控制区241给出的掺杂规则时产生。蓄电电介质251上的电压降在此限制为上限最大值，下面还将引入该上限最大值。
厚度为dAkku的蓄电电介质251与漂移控制区241和漂移区211一并形成电容，对于该电容的关于面积的电容值C’下式成立：
C′＝ε0εr/dAkku                       (4)
ε0在此是指真空的介电常数，εr是指所采用的电介质的相对介电常数，对于二氧化硅(SiO2)该相对介电常数大约是4。
电介质251上的电压以公知方式根据下式而取决于所存储的电荷，
                                        (5)
U′＝Q′/C′
其中Q’表示涉及电介质251的面积的存储电荷。
可通过该电容存储的电荷通过漂移控制区241的净掺杂物质电荷限制。假定漂移控制区241涉及电介质的面积的净掺杂物质电荷小于击穿电荷QBr，则对于施加在电介质251上的电压U下式成立：
U = Q ′ C ′ ≤ Q Br ϵ 0 ϵ r · d Akku - - - ( 6 )
因此，电介质251上施加的最大电压随着其厚度dAkku线性增大，由此在第一级近似中正好与其耐压性一样强。对于εr大约为4和厚度为100nm的SiO2来说，最大电压负荷U是6.8V，其明显低于这种氧化物的大约20V的容许持续负荷。在此硅的击穿电荷大约是1.2·1012/cm2。
由此在截止情况下，在漂移控制区241中形成空间电荷区，该空间电荷区的电位分布与漂移区211的电位分布之间最大相差施加在电介质251上的、由于漂移控制区的低掺杂而有限的电压。蓄电电介质251上的电压在此始终小于其击穿电压。
器件的耐压性主要通过漂移区211的掺杂浓度及其在空间电荷区扩散的方向上的尺寸确定，该方向即在按照图111的器件中的第一横向方向x。该尺寸在下面称为漂移区211的“长度”。在此在掺杂足够弱的情况下，该长度越大，耐压性就越高，并且耐压性与该长度近似线性相关，其中在采用硅作为半导体材料的情况下在期望耐压性为100V时需要大约10μm的长度。耐压性还随着漂移区211的掺杂的增大而减小。
本发明器件的接通电阻取决于蓄电通道的构造，并且仅很少地取决于漂移区211的掺杂浓度。漂移区211在本发明的器件中可以为了高的耐压性而低掺杂，同时由于通过漂移控制区241控制的蓄电通道而达到较低的接通电阻。
漂移区211中的最大掺杂物质浓度N在此取决于要截止的电压Umax和临界电场强Ekrit，在该临界电场强时在半导体材料中在截止情况下由于雪崩击穿而出现击穿，并且在采用硅时该临界电场强大约处于200kV/cm。对于单侧突变的pn结来说，下列掺杂和截止电压之间的关系成立：
N ≤ Q Br · E krit 2 · e · U max - - - ( 7 )
因此对于截止能力为600V的硅器件来说，漂移区211的供体或受体掺杂N必须低于大约2·1014/cm3。
由于蓄电电介质251的电压负荷由于上面所述原因始终低于蓄电电介质251的最大容许电压负荷，因此蓄电电介质251在上面给定的典型尺寸下不会限制器件的耐压性，这与公知的场平板器件相反。
在上面借助图111A至111D解释的器件中，漂移控制区241仅连接到漏极区214。在器件受控截止时，可能在本示例中n掺杂的漂移控制区241中通过电子-空穴对的热产生而累积起无法流出的空穴。随着时间的推移，由此累积的电荷量一直升高到使得蓄电电介质251的最大容许场强被达到并击穿该电介质251。
参照示出根据图111的器件的变形的图112，这一点可以通过蓄电电介质251按片段地实施为隧道电介质253来避免，该隧道电介质使得只要隧道电介质253的击穿场强被达到而且还在其余蓄电电介质251的击穿场强被达到之前，累积的载流子就可以流入漂移区211。在图112所示的实施例中，隧道电介质253设置在漂移控制区241的朝向主体区212的端部区域内。
作为隧道电介质，合适的例如是由硅氧化物(SiO2)或硅氮化物(Si3N4)制成的层或由硅氧化物或硅氮化物制成的多层。同样适合的是由硅、氧、氮制成的混合电介质。典型的隧道场强位于1...2V/nm的范围内。由此对于厚度为13nm的隧道氧化物253，最大电压为13...26V，该电压大于在正常截止运行期间施加在蓄电电介质251上的电压，而且由硅氧化物制成的、厚度例如为100nm的蓄电电介质251能够承受该电压。
图113以透视图示出相对于图111的器件变形的器件。根据图111D的图示，为清楚起见没有在图113的器件中示出与漏极区和源极区214、213接触的漏电极和源电极。
半导体主体100在该器件中实现为SOI衬底，并在半导体衬底103和半导体层104之间包括连续的绝缘层105，在该半导体层104中集成了漂移区211、漂移控制区241以及源极区和漏极区213、214。该绝缘层105例如由半导体氧化物制成，在此将漂移区211和漂移控制区241相对于衬底103绝缘。半导体衬底103可以具有与半导体层104相同的导电类型，或者具有与半导体层104的导电类型互补的导电类型。
为了在截止运行时防止在衬底与绝缘层105的交界面上发生不期望的载流子累积，可以在源极区213和/或漏极区214之下在绝缘层105中设置空隙106。这些空隙106用掺杂或未掺杂的的半导体材料填满，该半导体材料形成漂移区211和衬底103之间的连接区226。在此，漏极区214或漏电极下方的连接区226适用于将在衬底103与绝缘层105的交界面上累积的电子导向漏极区214。在衬底与绝缘层105的交界面上累积的是空穴的情况下，源极区213下面的连接区226适用于将该空穴导向源极区213。
栅电极221在根据图113的器件中相应于图111的器件而设置在半导体主体100的正面101之上。该栅电极221和位于其下面的栅极电介质实施为条纹状，并在该示例中在第二横向方向y上仅分别覆盖漂移区的各个片段的宽度b。漂移区211的宽度b由两个直接相邻的漂移控制区241的彼此之间的距离给出。栅电极221可以按照未详细示出的方式在第二横向方向y上覆盖半导体主体100的整个区域或者半导体主体的设置了漂移控制区241和漂移区211的片段的部分区域。在这种关系下，注意允许通过漂移控制区241对栅电极221进行侧面的覆盖，就像把栅电极221实现为使得栅电极221在第二横向方向y上比在该方向上的漂移区211窄。
图114A至114D示出图111所示的本发明功率MOSFET的其它变形。相应于图111A至111D，图1114A示出该器件的靠近正面101的横向截平面或正面101的俯视图，图114B和114C示出该器件的两个不同的垂直截面C-C和D-D，图114D示出该器件的透视截面图。
在根据图111的器件中，漂移控制区241只具有用于连接到漏极区214或漏电极232的连接区242，而在根据图114的器件中，漂移控制区241分别具有第二连接区244，其在第一横向方向x上与第一连接区242有间距地设置。第二连接区244可以通过下面还要描述的方式具有与漂移控制区241的掺杂相同的导电类型，但是第二连接区244还可以与漂移控制区241的掺杂互补地掺杂。在所示示例中，第二连接区244的几何尺寸与在第二横向方向y上分别相邻设置的主体区212的几何尺寸一致。第二连接区244由此在第一横向方向x上从主体区212的高度开始，并在垂直方向v上恰好延伸到半导体主体100中主体区212那么深。这可以通过将主体区212和第二连接区244通过相同的工艺步骤、即相同的植入和/或扩散步骤来制造。
要指出，第二连接区244的尺寸在半导体主体100的横向方向和垂直方向上都不必与主体区212的尺寸一致。尤其是可以将漂移控制区241和主体区212在半导体主体100的第一横向方向x上重叠，如在图115中以相应于图114A的截面图显示的。为了在此避免漂移控制区241对该器件的开关特性的影响，在主体区212中设置与漂移控制区241相邻的高掺杂的半导体区216，该半导体区与主体区216具有相同的导电类型。
第二连接区244的边界和高掺杂的半导体区216的边界也可以在第一横向方向x上不同于图115地彼此错开。
在根据图114A的器件中，源极区213和主体区212共同通过源极区231被接触，而漏极区214或多个漏极区片段通过漏电极或通过漏电极片段232被接触。漂移控制区241的第一连接区242在该示例中分别连接到第一连接电极233，该第一连接电极与漏电极232的连接还将在下面讨论。漂移控制区241的第二连接区244连接到漂移控制区241的第二连接电极，它们的进一步连接也将在下面讨论。
在图114A至114D所示的功率MOSFET中，栅电极221具有多个栅电极片段，这些片段在第二横向方向y上分别仅覆盖各个漂移区211的宽度。栅极电介质222参照图114D可以实施为完全条纹状的电介质层。附图标记223在图114B和114C中表示将栅电极221与源电极231绝缘的绝缘层或钝化层，而且该绝缘层跨越位于半导体主体的正面101之上的漂移区211和漂移控制区241。
按照未详细示出的方式，栅电极221和/或栅极电介质222在第二横向方向y上的尺寸还可以不同于漂移区211在该方向上的尺寸。从而尤其是可以设置一个共同的栅电极221，该栅电极相应于图114D中的栅极电介质222实施为完全的电极层。
参照示出相对于图114变形的器件的图116，栅电极221在第二横向方向y上还可以实施为完全条纹状的电极221，该电极因此在第二横向方向y上既分布在主体区212上又分布在漂移控制区241或其第二连接区(在图116中不可见)上。
图117示出图114所示功率MOSFET的另一个变形。在该器件中，半导体主体相应于图113中的器件实施为SOI衬底，并具有半导体衬底103，设置在半导体衬底103上的绝缘层105，以及设置在绝缘层上的半导体层104，在该半导体层中设置了漂移区211、漂移控制区241、源极区213、主体区212、漏极区214以及漂移控制区241的连接区242、244。栅电极221在图117的器件中分别只覆盖漂移区211的宽度，但是可以与漂移区211的宽度之间存在任意偏差，并且可以相应于图116的器件尤其是可以实现为完全条纹状的栅电极(未示出)。
漂移控制区241或其第一和第二连接电极233、234可以通过不同方式被接触，如下要解释的。
在图118A和118B所示的第一实施方式中，漂移控制区241的漏级侧的末端通过第一二极管261连接到漏极区214或漏电极232，漂移控制区241的源极侧的末端通过第二二极管262连接到源极区或源电极231。两个二极管261、262在该示例中集成在半导体主体100中。第一二极管261通过结合图111解释的连接区242、243形成，其中连接区242具有与漂移控制区241相同的导电类型，连接区243与漂移控制区241互补地掺杂。漏电极232和第一连接电极233在该器件中实施为公用的电极，该电极实施为条纹状并且接触漂移区214以及与第一连接区242互补掺杂的连接区243。
第一二极管261还可以实施为在漏电极232和第一连接电极234之间的外部二极管(未示出)。
第二二极管262在该示例中通过将漂移控制区241的第二连接区244实施为与漂移控制区241互补掺杂的半导体区来实现。源电极231和第二连接电极234在此导电的互相连接，而且可以相应于图118B示出的漏电极232实施为公用的条纹状电极(未示出)。
为了降低第二连接电极234和第二连接区244之间的接触电阻，可选择在第二连接区244内设置高掺杂的半导体区245，该半导体区通过第二连接电极234被接触。
下面解释在图118A和118B中示出的器件的工作方式。
所示出的n通道MOSFET在向栅电极221施加合适的控制电位时以及在漏电极232和源电极231之间施加正漏极-源极电压时导通，通过该控制电位在主体区212中在源极区213和漂移区211之间扩散出逆通道。第一二极管261在该运行状态下定向在导通方向上，而第二二极管262定向在截止方向。第二二极管262在此这样设计尺寸，使得其耐压性高于在器件受控导通时施加的漏极-源极电压。由于在导通运行状态期间定向在导通方向的第一二极管261，漂移控制区241的电位等于漏极电位减去第一二极管261的导通电压。漂移控制区241的该电位由于在漏极区211中流动的负载电流以及由此在漂移区211中产生的漂移区211的很宽范围上的轨道电压降而大于漂移区211中的电位，由此施加在蓄电电介质251上的电压降导致在漂移区211中沿着蓄电电介质251形成蓄电通道。
在器件受控截止时，即在漏极一源极电压为高的正电压但是不存在逆通道时，在漂移控制区211中扩散出空间电荷区。蓄电电介质251上的电压按照已经解释过的方式通过漂移控制区241中沿着第二横向方向y上的很小的掺杂物质量而向上受到限制。第二二极管262还在该运行状态期间定向在截止方向，其中在器件截止时在漂移控制区241中扩散出的、通过漂移区211控制的空间电荷区，保护第二二极管免被电压击穿。优选，第二二极管262与漂移控制区241相反地，以及主体区212与漂移区211相反地具有类似高的截止性能，尤其是如果第二二极管262和主体区212是在相同的过程步骤期间制造的话。
用于将漂移控制区241连接到源极区或源电极231的第二二极管262，使得在图118A和118B中示出的器件在截止运行情况下会从漂移控制区241流出热产生的载流子，由此防止蓄电电介质251由于累积的热载流子而被电压击穿。
第二功能(即电荷的截止，见下)在此没有出现，因为产生的空穴总是可以通过p区域流出。如果在所示情况下p区域直接与源极连接，则没有电荷存储。如果p区域通过外部二极管或利用电容器和必要时另一个用于限制电容器上的电压的二极管而与源极连接，则出现所描述的效应。
如果存在相应于图120或121的连接，则漂移控制区241的电荷的“截止(Einsperren)”以下面还要描述的方式发挥作用。二极管261和/或266在此可以集成或设置在外部。在漂移控制区241的下部或右部，只需要具有n+掺杂的区域242。
第一二极管261在器件受控导通时防止空穴从漂移控制区241流向漏电极232。
参照图119，还可以放弃第一二极管261。其结果导致导通损耗增加，因为不可能在漂移控制区241中出现累积的空穴电荷，而是只有漂移区中的轨道电压降和相应提高的漏极电压可用于形成通道。
可选的，可以在源电极231和连接电极234之间连接另一个二极管265，其在图119中虚线示出。该另一个二极管265可以相应于二极管261实施为内部的或外部的组件，并且使得在器件受控截止时在与漂移控制区241互补掺杂的第二连接区244中存在p载流子，即空穴，该p载流子在蓄电电介质251的与主体区212(其位置虚线示出)相邻设置的区域中。为了控制在漂移区211中沿着蓄电电介质251的蓄电通道，这些空穴在接下来器件的导通控制中在漂移控制区241中是必要的。在这样的接通时，空穴从主体区212附近的漂移控制区的区域中流出，并沿着漏极区214或漂移控制区的第一连接区242的方向移动。来自在器件受控截止时用作存储电容的第二二极管262的空穴电荷，在接下来器件受控导通时移动到通过漂移区211、蓄电电介质251和漂移控制区241形成的“蓄电电容”中。
参照图102，上面解释的电荷存储效应还可以通过电容263达到，该电容263连接在源电极231和第二连接电极233之间。在图120中示意性作为电容器263示出的电容，可以通过任意方式实现在半导体主体之内或之外。
为了限制在截止情况下通过漏电流充电的电容器263上的电压，参照图121可以与电容器263并联地设置二极管266，该二极管266的击穿电压与电容器263的耐压性匹配。
在根据图120的器件以及根据图121的器件中，第一二极管261都可选的设置在漂移控制区241的漏级侧末端和漏极区214或漏电极232之间，因此在图中虚线示出。二极管261尤其是可以象二极管266那样通过线路与连接电极233或234连接，并优选作为二极管结构设置在单晶体半导体材料中或者作为所谓“多晶硅二极管”设置在单晶体半导体主体100之上。
在图122所示的实施例中，外部存储电容263通过另一个二极管264连接到栅电极221。该另一个二极管264的阳极在此连接到栅电极221，阴极连接到第二连接电极233或电容263的朝向该第二连接电极233的端子。另一个二极管264的作用是，由栅极控制电路补充p载流子。即使在具有防止空穴从漂移控制区241流向漏电极232的第一二极管261的情况下，p载流子也不可避免地通过重组合或者通过漏电流失去，因此必须加以补充。另一个二极管264的作用尤其是，在MOSFET首先受控导通时从栅电极对电容263充电，只要该电容没有事先通过在漂移控制区241中产生的热截止电流充电。限压二极管265在此可选地与电容器263并联地连接。
下面借助图123至126解释用于将“外部”电容263集成到半导体主体100中的不同手段。
图123示出集成了横向MOSFET的晶体管结构的半导体主体的透视截面的一部分。出于清楚的原因，在此仅示出横向分布的漂移区211、横向分布的漂移控制区241和设置在漂移区211和漂移控制区241之间的蓄电电介质251。电容263在此通过敷设在半导体主体100或半导体衬底103的背面102上的电介质层271、半导体衬底103以及敷设在电介质层271上的电极层272构成。电极层272在此以未详细示出的方式连接到MOSFET的源电极，由此电容263的一个端子位于源极电位。半导体衬底103可以直接与漂移控制区241接壤，其中漂移控制区241和半导体衬底103在这种情况下具有相同的导电类型。该电容的第二端子在此通过衬底103形成，并直接连接到漂移控制区241。
可替换的，可以在半导体衬底103和漂移控制区241之间设置电介质层252。在这种情况下，电容的第二端子通过未详细示出的连接导线连接到漂移控制区241。
可选的，在衬底103的一侧具有比衬底103更高掺杂的半导体层273，半导体层273直接连接到蓄电电介质271，而且防止空间电荷区从电介质271扩散到衬底103中，从而保证保持相同大小的存储电容。衬底103的掺杂浓度在此可以等于漂移控制区241的掺杂浓度。无论如何，该掺杂浓度必须小到可以在晶体管的漏级区之下大致吸收该器件的整个截止电压。可替换的，还可以使半导体衬底103比漂移控制区241稍微更高地掺杂(在上述条件下的范围内)。由此可以放弃更高掺杂的中间区273。此外还可以与半导体衬底互补地对漂移控制区241掺杂。
为了提高存储电容，参照图124和125可以非平坦的而是在横向平面内对存储电介质271结构化，例如形成波浪形。在此，可选择具有的更高掺杂的区域273可以跟随电介质271的结构(图125)，或者实现为使得与半导体衬底103之间存在基本上平坦的边界面。
参照图126，外部电容263还可以通过晶片接合工艺实现。在此，上面敷设了电介质层271的半导体主体，借助例如包括温度处理的接合方法接合到半导体衬底的背面上。该衬底在此可以在背面的区域内更高地掺杂，以获得更高掺杂的中间区273。设置在接合的半导体主体的背向衬底103的面上的电极层272保证存储电容的良好电连接。
在上面解释的将栅电极221设置在半导体主体的正面101上的器件中，主体区212中的逆通道分布在半导体主体100的正面101的区域中的栅极电介质222之下。在此，有效的通道宽度大致通过漂移区211的整个宽度确定，即位于两个漂移控制区241之间的各个漂移区片段211的宽度和b(图111A)。在器件受控导通时，漂移区211内的电流集中在在漂移区211中沿着蓄电电介质251形成的蓄电通道内。在上述器件中，蓄电区的尺寸在垂直于蓄电电介质251的方向上、即在第二横向方向y上非常小，从而在本发明的器件中两个漂移控制区214之间的距离或各个漂移区片段211的宽度b选择得非常小，并且可以近似减小到蓄电通道的尺寸的两倍值，而不会明显影响该器件的接通电阻。随着两个漂移控制区241之间的距离逐渐减小，即随着漂移区片段211的宽度b逐渐减小，在上述器件中作用于各漂移区片段211的主体区212的逆通道的通道宽度也减小，从而增大了接通电阻。蓄电通道在第二横向方向上的尺寸例如在小于50nm的范围内。
该问题在下面借助图127至129解释的器件中得以避免，其中栅电极221从半导体主体的正面101开始在垂直方向上延伸到半导体主体100内。图127A、128A、129A示出的半导体主体100的正面的俯视图，该器件集成在该半导体主体中，而图127B、128B、129B示出该器件的第一垂直截平面，图127C、128C、129C示出该器件的第二垂直截平面。
在根据图127的器件中，源极区213设置在主体区212内，栅电极221在垂直方向上穿过源极区213、主体区212而到达漂移区211内。栅电极221在此在第一横向方向x上设置在漂移区211的延长段内，在第二横向方向y上分别与蓄电电介质251有间距地设置。在器件受控导通时，逆通道在垂直方向上沿着栅极电介质221从源极区213穿过主体区212到达漂移区211。逆通道的通道长度在此通过主体区212在垂直方向v上在源极区213和漂移区211之间的尺寸来确定。该通道长度在图127B和127C中用1表示。图127B在此示出半导体主体100在栅电极221区域内的垂直截平面，而图127C示出半导体主体100在位于栅电极221和蓄电电介质251之间的区域内的截平面。
在图127中放弃了漂移控制区及其连接区242、244的截面显示。该截面对应于借助图114C解释过的截面，其中漂移控制区241以未详细示出的方式相应于图118至122的实施而与源电极和漏电极连接，或者相应于图111的实施仅连接到漏极区214。
图127所示的器件的半导体主体100可以未详细示出的方式相应于图111中的半导体主体实现，其中半导体层104直接敷设在半导体衬底103上，而漂移控制区241通过另一个绝缘层252与半导体衬底
103绝缘。此外还可以将根据图127的器件相应于图113中的器件实现在SOI衬底中，其中在半导体衬底103和半导体层104之间具有连贯的绝缘层105。
图128示出图127所示的、实施为功率MOSFET的半导体器件。在图128所示的器件中，通过源极区213和漂移区211之间在第一横向方向x上的距离确定逆通道的长度。栅电极221在该器件中在垂直方向v上延伸到半导体主体中，并设置为使得其在第一横向方向x上通过栅极电介质222与源极区213绝缘地经由主体区212延伸到漂移区211内。在器件受控导通时，具有长度l的逆通道在第一横向方向x上沿着栅极电介质222分布。
参照图128B和128C，源极区213设置在主体区212中，由此既在第一横向方向x又在垂直方向上通过主体区213而与漂移区211分开。如图128B和128C虚线示出的，还可以分别这样实现源极区213和主体区212，使得它们在垂直方向v上从半导体主体100的正面101开始一直延伸到设置在半导体层104之下的半导体衬底103，或者在采用SOI衬底时延伸到绝缘层105。
可替换的，栅电极221还可以类似于根据图127的器件在垂直方向v上到达比主体区212更深的地方，从而在导通状态时既在第一横向方向x上又在垂直方向v上形成逆通道。
图129示出图128所示器件的变形。在该器件中，栅电极221在第一横向方向x上设置在漂移控制区241的延长段中，在第二横向方向y上与主体区212相邻。蓄电电介质251和栅极电介质222在该器件中通过同一个电介质层形成，该电介质层在第二横向方向y上将漂移区211与漂移控制区241分开，将主体区212以及源极区213和漂移区211的片段与栅电极221分开。在第一横向方向x上，栅电极221通过另一个电介质层或绝缘层224与漂移控制区241分开。
参照图129B和129C，该器件的半导体主体100实施为具有半导体衬底103、绝缘层105和半导体层104的SOI衬底。参照图129B，主体区和源极区212、213在半导体主体100的垂直方向v上一直延伸到绝缘层105。对于栅电极221同样如此，其在垂直方向v上同样一直延伸到绝缘层105。逆通道在该器件中在第一横向方向x上在源极区213和漂移区211之间的主体区212中沿着栅极电介质222形成。
以未详细示出的方式，主体区213还可以在绝缘层105之上结束，而且源极区213可以完全设置在主体区212内部，以由此相应于根据图127的器件获得具有在垂直方向v上延伸的逆通道的功率MOSFET。
根据图129的器件的漂移控制区241可以相应于对图118至122的解释而连接。漂移控制区241的第二连接区244在此可以在第一横向方向x上与栅电极221的另一个绝缘层224相邻地设置在漂移控制区241中。
第二连接区244可以未详细示出的方式在垂直方向v上分布在主体区212的整个深度内，和/或可以在该垂直方向上一直延伸到绝缘层105。
相应于图111至113的实施例，当然还可以将漂移控制区只通过第一连接电极233在二极管的中间连接的条件下或者在没有二极管的中间连接下耦合到漏极电位。
图130和131示出基于SOI衬底的横向功率MOSFET的其它实施例。集成了MOSFET的半导体主体100在此分别具有半导体衬底103、设置在半导体衬底103上的绝缘层105以及设置在绝缘层105上的半导体层104，在该半导体层104中集成了MOSFET的有源组件区。
在根据图130和131的器件中，绝缘层105具有空隙106，通过该空隙与主体区212接壤的连接区217穿过绝缘层105一直延伸到半导体衬底103内。该连接区具有与主体区212相同的导电类型。半导体衬底103与连接区217互补地掺杂。
在图130的器件中，在半导体衬底103中设置与该衬底互补掺杂的场区域218A、218B、218C、218D，它们在第一横向方向x上彼此有间距地设置，并且直接连接到绝缘层105。在第二横向方向y上，场区域218A-218D  未详细示出的方式实施为条纹状。最靠近连接区217的场区域218A在此直接连接到连接区217。两个相邻的场区域218A-218D的横向距离优选随着与连接区217之间的距离增大而扩大。
场区域218A-218D满足场环的功能，如在半导体器件中由边缘端子已知的，并且穿过介电绝缘层105地影响在漂移区211中的场分布，其目的是当半导体衬底103处于给定电位时减小绝缘层105的电压负荷。该电位可以是接地电位或参考电位，也可以等于漏极电位。
在根据图131的器件中，同样的目标通过与半导体衬底103互补掺杂的场区域219达到，该场区域实现为使得其在垂直方向v上的掺杂物质剂量随着与连接区217之间的距离增大而减小。这样的区域也称为VLD区(VLD＝Variation of Lateral Doping，横向掺杂的变化)。
参照图131，在漏极区214下方的绝缘层105中设置空隙106，通过该空隙连接区228从漏极区214一直达到半导体衬底103。在空隙的区域内，可选地设置半导体区227，该半导体区在第一横向方向上一直达到绝缘层105之下，并且通过连接区228被接触。可选的，可以在该衬底中在位于漏极区214下面的区域中设置场环229A、229B，其功能相当于图130中的场环的功能。连接区228、衬底227中的半导体区227、场环优选具有与漏极区214相同的导电类型。优选地，这些区域比漂移区211更高的掺杂。
在图130和131所示的器件中，栅电极221作为平面电极设置在半导体主体的正面101之上。当然，栅电极可以未详细示出的方式实施为相应于图127至129中的实施例的沟电极。
此外，在根据图130和131的器件中，漂移控制区241通过由第一连接区242和与该连接区242互补掺杂的半导体区243之间的pn结形成的二极管连接到漏电极232。此外，漂移控制区241通过第二连接电极234被接触。漂移控制区241的连接可以按照任意的、借助图118至122解释的方式进行。此外，可以将漂移控制区241只与漏极电位耦合，如在图111至113中的实施例所解释的。
在前面不是基于SOI衬底的器件中，其中漂移区211直接与位于下面的、例如与漂移区211互补掺杂的半导体衬底103接壤，按照已解释的方式需要将漂移控制区241相对于半导体衬底103绝缘的绝缘层252(参见例如图111D)。该器件基于这样一种基本结构：其具有半导体衬底103、设置在半导体衬底103上的漂移区211和在横向方向上与漂移区211相邻设置的漂移控制区241，其中漂移控制区通过蓄电电介质251与漂移区211绝缘，并通过另一个绝缘层或电介质层252与半导体衬底103绝缘。
下面借助图132描述一种用于制造这种器件基本结构的可能方法。
参照图132A，该方法的出发点是提供半导体衬底103。
参照图132B，在该半导体衬底103的一面上提供绝缘层252’。该绝缘层252’例如是氧化物层，其通过热氧化制造，或者是沉积的氧化物，如TEOS(Tetraethylorthosilicat，四乙基正硅酸盐)。
接着通过去掉绝缘层252’的各个片段对绝缘层252’进行结构化，使得形成条纹状的绝缘层252，这在图132B和132C中示出结果。图132B在此示出具有半导体衬底103和结构化的绝缘层的布置的横截面，而图132C示出俯视图。各个条纹状的绝缘层252在此在对应于稍后的器件的第二横向方向y的横向方向上彼此有间距地设置。剩余的绝缘层252在该第二横向方向y上的宽度确定了稍后的漂移控制区的宽度，而两个这种绝缘层252之间的距离限定了稍后漂移区211的宽度。
参照图132E，接着借助外延工艺在具有结构化的绝缘层252的衬底103上沉积半导体层104，其中绝缘层252在此外延地过生长。
半导体层104的厚度越厚，所制造的晶体管的接通电阻就越小。该厚度通过随后的蚀刻和填充过程的技术手段及其成本来限制。典型的厚度处于2μm至40μm的范围内。
参照图132F，接着采用蚀刻掩膜200从由半导体衬底103和半导体层104形成的半导体主体100的正面101开始在半导体主体100中蚀刻出沟，这些沟在第二横向方向y上彼此有间距地设置，而且它们的位置是分别在绝缘层252的一个侧面边缘的区域内设置一个沟。蚀刻例如借助蚀刻剂进行，该蚀刻剂选择性地相对于绝缘层252的材料蚀刻半导体层104，从而绝缘层252在蚀刻时用作蚀刻停止层。沟107的宽度通过稍后的漂移区211和漂移控制区241之间的最大电压负荷以及通过用于产生电介质层的方法给定。如果电介质层通过半导体材料的热氧化来产生，则在沟宽度中要考虑半导体材料的消耗。对于热氧化物的电介质层来说，典型的沟宽度介于大约20nm和大约100nm之间，对于介电填充这些沟来说，典型的沟宽度介于大约30nm和大约200nm之间。
接着在这些沟107中形成电介质层。该电介质层例如是氧化物层，并且可以在去掉蚀刻掩膜200之前或之后通过热氧化半导体主体100的暴露区域或者通过例如在CVD过程中沉积绝缘层形成，或者通过这两者的组合形成。只要热氧化在去掉蚀刻剂200之后进行，就在半导体主体100的正面101之上也存在氧化层，该氧化层接着例如借助各向异性蚀刻方法再次被去掉。
图132G示出执行了该方法步骤之后的半导体主体100。基于在图132G中示出的基本结构，可以实现上面解释的半导体器件，其中借助常见的、公知的掺杂方法形成MOSFET结构的主体区、源极区和漏极区212、213、214以及漂移控制区241的连接区233、234，该掺杂方法包括例如植入步骤和/或扩散步骤。
采用低掺杂的漂移控制区241来控制功率半导体器件的漂移区211中的蓄电通道，不限于功率MOSFET，而是可以用于任意的、具有漂移区的功率半导体器件。使用这样的漂移控制区尤其是可用于IGBT。这样的IGBT与目前借助附图解释的功率MOSFET的区别在于，在IGBT中也称为发射区的漏极区214，与漂移区互补地掺杂。使用低掺杂的漂移控制区241来控制漂移区211中的蓄电通道尤其是在单极功率半导体中更有优势。
低掺杂的、与漂移区相邻设置的漂移控制区的另一个应用例子是功率肖特基二极管。这种肖特基二极管与目前解释过的功率MOSFET的区别在于，不是具有主体区212而是具有肖特基金属区，并且不再具有栅电极。
图133以根据图113的实施例的变形示出这种功率肖特基二极管的示例。附图标记271表示肖特基金属区，其连接到漂移区211并且与漂移区211一并形成组件结272，从该组件结开始在器件截止时在漂移区211中扩散出空间电荷区。肖特基金属区271在该器件中形成阳极区，而设置在漂移区211中的、高掺杂的半导体区214(在MOSFET中形成漏极区)形成肖特基二极管的阴极区。当阴极区214和阳极区261之间施加正电压时，该肖特基二极管截止。
在目前解释过的本发明功率器件中，漂移区211和漂移控制区241在半导体主体100的第二横向方向y上彼此相邻，并且通过蓄电电介质251彼此分离。沿着蓄电电介质251在器件受控导通时在漂移区211中扩散出蓄电通道，而蓄电电介质251的平面在此垂直于半导体主体的正面101地分布。
图134A至134D示出本发明横向功率半导体器件的另一个实施例。漂移控制区241在该器件中在半导体主体100的垂直方向v上与漂移区211或漂移区211的各个片段相邻地设置。图134A示出该半导体器件的半导体主体100的正面101的俯视图101，图134B示出该器件的垂直横截面J-J，图134C示出该器件的另一个垂直横截面K-K，图134D示出该器件的与正面101平行的横向截面L-L。
各个漂移控制区241通过蓄电电介质251与漂移区211绝缘，并电耦合到漏极区214或漏电极232，这在图134B和134C中通过接触各个漂移控制区241和漏电极232的导线连接示出。
为了接触漂移控制区241，具有第一连接电极233，其从正面101开始在垂直方向上延伸到半导体主体内，并分别接触与漂移区211绝缘的漂移控制区241。图134E以横截面示出该器件的连接接触233区域。连接接触233在此位于漂移控制区241的朝向漏极区214的末端。在第二横向方向y上，该连接接触可以设置在任意位置。在图134A中示出该连接接触233的可能位置，该连接接触例如具有方形的横截面。
连接接触233在半导体主体的正面101之上借助连接235连接到漏电极232，在正面之上借助绝缘层256至少与漂移区211绝缘。图134E中的附图标记255表示垂直的绝缘层，其将半导体主体100内的漂移区211与延伸到半导体主体100内的连接电极233绝缘。
为了能够接触漂移控制区241的朝向主体区212或源极区213的末端，设置相应于已解释过的第一连接电极233的第二连接电极234，该连接电极234在漂移控制区241的主体区或源极侧的末端上在垂直方向上延伸到半导体主体100中，并接触漂移控制区241，但是与漂移区211绝缘。可选择设置的第二连接电极234的可能位置在图134A中同样以虚线示出。在漂移控制区中，在该示例中具有第二连接区244，它们与漂移控制区241互补地掺杂并通过第二连接电极被接触。
漂移控制区241可以通过任意的、借助图118至122解释的方式连接到漏电极232和源电极231。为了将漂移控制区241例如通过二极管连接到漏电极232，可以在漂移控制区241中在连接接触235的区域中设置连接区243，该连接区与漂移控制区241的其余区域互补地掺杂。这样的连接区在图134E中示出。尤其是可以在连接区243和漂移控制区241之间敷设高掺杂的区域，该高掺杂区与连接区243互补掺杂，并且在施加截止的漏极电压时可以防止累积的空穴从漂移控制区流向连接电极233。相应地，为了将漂移控制区241连接到源电极231，在漂移控制区241中的另一个连接接触237的区域内设置与漂移控制区241互补掺杂的连接区244。
在图134所示的器件中，主体区212具有与漂移区211互补掺杂的片段218，该片段218在第一横向方向x上在漏极区214的方向上延伸。通过形成主体区218，漂移区211和漂移控制区241在第一垂直方向x上的截止的pn结一致，由此电场强度的分布和空间电荷区的分布在这两个半导体区中实际上是相同的。由此，在截止运行情况下蓄电电介质251上的静态电压负荷降低。
图134中所示的MOSFET的栅电极221作为平面电极设置在半导体主体的正面101之上。源极区213完全被主体区212包围，其中在器件受控导通时在半导体主体100的正面101之下在第一横向方向x上在源极区213和漂移区211之间形成逆通道。漂移控制区241和漂移区211之间的蓄电电介质251的平面在所示例子中平行于正面101分布，从而漂移区211中的蓄电通道在器件受控导通时同样平行于半导体的正面101。
图135A至135C示出图134所示器件的变形。在该器件中，栅电极221实施为横沟电极，其从正面101开始在垂直方向上一直延伸到半导体主体100中。图135A示出半导体主体的正面101的俯视图，其中出于清楚的原因省略了源电极、漏电极和栅电极的图示。图135B示出该器件的穿过栅电极221的垂直横截面。图135C以在第二横向方向y上与栅电极221有间距设置的平面示出该器件的垂直截面。
该器件的栅电极221这样设置，即该栅电极被栅极电介质222包围地在第一横向方向x上从源极区213开始穿过主体区212一直延伸到漂移区211中。在此，在该器件受控导通时，在主体区212中沿着栅电极221在第一横向方向上的侧面形成逆通道。
漂移控制区241按照未详细示出的方式相应于图134中的器件的漂移控制区41而通过第一连接电极233(图135A)连接到漏电极232，并通过可选设置的第二连接电极234(图135A)连接到源电极231。
栅极结构还可以相应于图128的实施，包括在图128中给出的替换实施方式实施。
图136A至136D示出横向功率MOSFET的另一个实施例，其中漂移控制区241在半导体主体100的垂直方向v上与漂移区211的片段相邻地设置。图136A在此示出半导体主体的正面101的俯视图，图136B和136C以两个在第二横向方向y上有间距的截平面O-O和P-P示出半导体主体的垂直横截面。图136D以图136B和136C所示的截平面Q-Q示出半导体主体的横向截面。
栅电极221在该器件中具有多个电极片段，这些电极片段在半导体主体100的垂直方向v上彼此有间距地设置。各个栅电极片段221在第一横向方向x上分别与漂移控制区241相邻地设置，并通过绝缘层224相对于该漂移控制区241绝缘。主体区212具有多个主体区片段，其中分别在第一横向方向x上与漂移区211的一个片段连接地，以及在垂直方向v上与栅电极221的至少一个片段相邻地设置一个主体区片段。设置在栅电极片段221和主体区片段212之间的栅极电介质222，以及形成在与栅电极片段221相邻的漂移控制区241和连接主体区片段212的漂移区211之间的蓄电电介质251，在该器件中通过同一个介电层形成。
主体区片段212在第一横向方向x上分别连接到源极区213的片段，该源极区的片段通过源电极231被接触，该源电极从正面101出发在垂直方向上延伸到半导体主体100中。
各个栅电极片段221、各个主体区片段212以及各个源极区片段213在该器件中相应于漂移控制区241和漂移区211而在第二横向方向y上实施为条纹状。
相应于源极区213，漏极区214在该器件中分别具有多个片段，其中分别有一个漏极区片段214连接到一个漂移区片段211。各个漏极区片段214通过漏电极232被接触，该漏电极从正面101开始在垂直方向上一直延伸到半导体主体100中。各个漏极区片段214相应于源极区片段213而在第二垂直方向y上实施为条纹状，因此是纵向伸长的。
漂移控制区241在该器件中在第一横向方向x上通过垂直的绝缘层257与漏电极232或与设置在绝缘层257和漏电极232之间的半导体区245绝缘。
漂移控制区241以未详细示出的方式相应于图134中的器件的漂移控制区241而通过第一连接电极233(图135A)连接到漏电极232，并通过可选设置的第二连接电极234(图135A)连接到源电极231。第一和第二连接电极233、234的可能位置在图136A中示出。参照图136A，在各个漂移控制区241内部具有与漂移控制区241互补掺杂的连接区244，该连接区244可通过连接电极234被接触。通过这种方式可以实现用于将漂移控制区241连接到源电极231或源极区213的二极管。
设置在半导体主体的垂直方向上分别与漂移区片段211相邻设置的漂移控制区241，当然不限于图134至136中解释的功率MOSFET，而是可以在任意的、具有漂移区的功率器件、尤其是肖特基二极管中设置这样的漂移控制区。肖特基二极管与上面解释的MOSFET的不同之处在于：没有栅电极，代替主体区和源极区而设置肖特基金属区，该肖特基金属区连接到漂移区。
在借助图134至136解释的横向功率器件中，具有层堆类型的器件结构，其中在半导体主体100的垂直方向v上连续设置半导体层作为漂移区211、介电层作为蓄电电介质251、另一个半导体层作为漂移控制区241以及在该漂移控制区上的另一个介电层作为另一个蓄电电介质251。该结构可以在垂直方向上多次重复，以便在半导体主体的垂直方向上分别交替的实现多个漂移区211和多个漂移控制区241，它们分别通过蓄电电介质251彼此分开。形成各个漂移区211或各个漂移区片段以及各个漂移控制区241的半导体层，在此可以在垂直方向上分别具有相同的尺寸，并分别具有相同的掺杂浓度。
具有交替的半导体层和介电层的层布置可以通过不同方式产生：
一种用于制造这种层堆的可能方法在于，形成掩埋在半导体层中的不同深度处的绝缘层。为此将氧离子通过表面植入半导体层中。该氧离子植入之后是温度步骤，该温度步骤在植入氧的区域内促使半导体氧化物的形成，该半导体氧化物形成绝缘层。用于将氧离子植入半导体主体的植入能量确定了氧离子的渗透深度，并由此确定绝缘层在半导体层的垂直方向上的位置。通过采用不同的植入能量，可以通过该方法产生多个绝缘层，这些绝缘层在辐射方向上彼此有间距地设置。
借助该方法还可以产生垂直于半导体层的表面的绝缘层。为此在采用掩模进行掩蔽的情况下进行氧植入，其中该掩模确定绝缘层在半导体层的横向方向上的位置和尺寸，所采用的植入能量确定该绝缘层在半导体层的垂直方向上的位置和尺寸。
另一种用于制造具有交替的半导体层和介电层的层堆的方法首先是制造具有交替的硅层和硅锗层的半导体层堆。这样的半导体层堆可以通过外延断开(Abschaltung)以公知方式制造。硅锗层在形成的层堆的垂直方向上的尺寸，即垂直于单个层的方向上的尺寸，在此小于单个硅层的尺寸。接着在层堆中从正面开始产生沟，通过这些沟用蚀刻剂选择性地蚀刻从沟开始的硅锗层的区域，从而在每两个在垂直方向上分别相邻的硅层之间形成空腔。接着在这些空腔中产生半导体氧化物，其中在合适的氧化温度时将引起氧化的气体通过先前产生的沟置入层堆的空腔中。
另一种用于制造具有交替的半导体层和绝缘层的层堆的方法在于，多次执行借助图132A至132E解释的方法，其中绝缘层外延地随着半导体层过生长，即在生长出来的外延层上重新生长结构化的绝缘层，以及在该绝缘层上重新生长外延层。
具有交替的半导体层和绝缘层的层堆还可以通过采用所谓的Smartcut方法来制造。在Smartcut方法中，原则上从半导体层中“爆破”出薄的半导体层，其中将氢离子植入到给定深度，接着执行温度步骤。该Smartcut方法可用于制造半导体-绝缘体层堆，其中借助晶片接合方法将具有绝缘层的半导体层敷设在另一个、表面被氧化了的半导体层上，使得该绝缘层设置在这两个半导体层之间。然后借助Smartcut方法爆破出接合的半导体层，使得在载体层上保留绝缘层，和接合的半导体层的一个薄层。在接着要氧化的薄半导体层上，重新接合具有绝缘层的半导体层，并且将接合的层重新借助Smartcut方法爆破。这些方法步骤可以多次执行以产生半导体-绝缘体层堆。
另一种用于制造掩埋的氧化物层的可能方法在于，在半导体层中蚀刻出沟，接着在氢环境中加热该半导体层。通过该温度步骤在该半导体层中由沟形成闭合的空腔，然后对这些空腔氧化。各个空腔从半导体层的表面开始的定位在此通过蚀刻在半导体层中的沟的深度以及通过选择确定侧壁几何特征的蚀刻过程来预先给定。从而例如在所谓的“Bosch过程”中，在沟蚀刻时交替地执行各向异性以及各向同性的钝化侧壁的阶段，这将导致沟壁具有凸凹起伏形的规则结构，即所谓的“扇贝形”。通过适当选择具有各向同性的凸凹起伏形的被蚀刻区域的宽度和各向异性并且较窄的被蚀刻区域的宽度之比，可以有利地形成盒子(Kammer)。氧化空腔中的半导体材料的目的是在空腔中形成绝缘层，这种氧化需要形成其它可用于打开该空腔的沟。
在制造借助图134至136解释的、漂移控制区241和漂移区211在垂直方向上上下叠加设置的器件时要解决的问题是，形成连接电极，如漂移控制区241的上面解释过的连接电极233、234或者根据图136的器件的漏电极232，该漏电极从正面101开始延伸到半导体主体中，而且仅接触层堆的每个第二半导体层，即或者仅接触每个漂移区211或仅接触每个漂移控制区241。下面借助图137A至137F针对制造仅接触漂移区211的漏电极232来解释解决该问题的方法。该方法在此相应地可用于形成图134至136的器件的第一和第二连接电极233、234。
图137A示出在该方法开始阶段的半导体主体100，其中在垂直方向v上漂移区211和漂移控制区241上下叠加地以及分别通过蓄电电介质251分开地设置。稍后形成该器件的漂移区211的第一半导体层，在此用111表示，稍后形成该器件的漂移控制区241的第二半导体层，在此用141表示。在第一半导体层111中，在半导体主体100的垂直方向v上设置上下重叠的垂直绝缘层257，绝缘层257在垂直方向上分别在两个蓄电电介质251之间延伸。
参照图137B，接着在该布置中从在该示例中同样敷设了绝缘层的正面101开始产生沟117，该沟在垂直方向v上从正面101开始一直延伸到半导体主体中，而且该沟结束在层堆的在垂直方向上从正面开始向下数的最下面的电介质层251’之上。沟的制造在第一横向方向x上与绝缘区域257有间距地在稍后形成漂移区211的第一半导体层的区域之外进行。
沟的制造可以借助蚀刻方法采用定义沟的横向位置和横向尺寸的蚀刻掩模进行。
参照图137C，接着借助各向同性的蚀刻方法从沟117的侧壁开始部分去掉在第一横向方向上位于每两个电介质层251之间的半导体层111、141。在按片段形成稍后的漂移区211的半导体层中，垂直的绝缘区域257用作蚀刻停止层，从而在该半导体层的区域中从沟117开始仅到该绝缘区域257为止地去掉半导体材料。蚀刻方法在此要一直执行下去，直到在形成稍后的漂移控制区241的第二半导体层141的区域内，在第一横向方向x上一直到设置在第一半导体层111上的绝缘区域257之后地去掉半导体材料。在沟117的位于绝缘区域257对面的侧壁117’的区域中，在该各向同性的蚀刻方法期间均匀地去掉半导体层。
该各向同性蚀刻方法的结果是，稍后形成漂移区211的半导体层，在第一横向方向x上在最初的沟117的一侧比稍后形成漂移控制区241的半导体层更进一步向空隙的方向凸起。因此从通过各向同性蚀刻方法形成的空隙118开始，在第一横向方向x上相对于漂移区211回蚀刻漂移控制区241。
在结果在图137D中示出的其它方法步骤中，在通过各向同性蚀刻过程形成的空隙118内部，在半导体层的暴露的区域上产生绝缘层258、259。在沟的一侧仅是形成漂移控制区241的第二半导体层141。新产生的绝缘层在该区域中用258表示。在空隙的对面，并且在未示出的、在第二横向方向y上彼此有间距设置的侧壁上，形成在第一和第二半导体层111、141的暴露区域上的垂直绝缘层，并且在图137D中用259表示。
图137E示出根据其它方法步骤的布置，其中从正面101开始在层堆中蚀刻出另一个空隙119，该空隙定位成其一个侧壁在第一横向方向上设置在最初位于第一半导体层111中的第一垂直绝缘区域257和稍后在第二半导体层141的暴露侧面上产生的第二垂直绝缘区域258之间。第一垂直绝缘区域257在此被去掉，由此第一半导体层111在另一个空隙119中暴露出来，而空隙119中的第二半导体层被第二绝缘区域覆盖。
在新产生的空隙119的与最初的第一绝缘区域257对置的面上，在该第二绝缘区域258内具有该空隙的侧壁，从而在该区域内仅去掉电介质层251在第一横向方向x上的隔层(Stege)，但是不去掉半导体材料也不去掉垂直的绝缘层259。空隙119的未示出的在第二横向方向y上的对面侧也是如此。
参照图137F，通过在空隙119中沉积电极层来结束该方法，由此形成连接电极232。该电极232在该示例中形成漏电极232，并且接触去掉绝缘区域257之后在空隙的侧壁上暴露的第一半导体层111，该第一半导体层在此形成漂移区211。在与漂移区211相邻的区域内形成漂移控制区241的第二半导体层141，与电极232通过第二绝缘区域258绝缘。
按照未详细示出的方式，可以在沉积用于形成电极232的电极层之前执行植入方法，其中将掺杂物质原子植入漂移区211的暴露的区域内，以由此形成高掺杂的连接区。该植入在此以相对于法线倾斜的一角度进行。
上面借助图137A至137F解释的用于形成仅接触每第二半导体层的连接电极的方法，可以按照相应的方式用于形成与漂移控制区241接触的连接电极(图134至136中的236、237)或者用于形成源电极231。
目前解释的功率半导体器件的漂移控制区241分别在漂移区211中纵向延伸地在器件的电流方向上形成。该电流方向在MOSFET中对应于主体区212和漏极区214之间的方向，并在目前解释过的实施例中与半导体主体100的第一横向方向x一致。在垂直于电流方向的方向上，漂移控制区在根据图111至131和133的器件中分别垂直于半导体主体的正面101，在根据图134至136的器件中分别平行于半导体主体的正面101。在根据图134至136的器件中，漂移控制区可以在第二横向方向y上一直延伸到半导体主体的一个边缘或者半导体主体的一个末端边缘。
参照图138至145，还可以采用目前解释的漂移控制区241的几何特征的组合。图138至145以透视图分别示出功率半导体器件的漂移区211和漂移控制区241的片段。
参照图138A和138B，漂移控制区241可以条纹状地形成，并且在漂移区211中被蓄电电介质251包围。蓄电通道在该器件中可以在漂移区211中既在垂直方向上位于漂移控制区241之上和之下，又在横向方向上与漂移控制区241相邻地形成。
半导体主体100可以按照公知方式包括半导体衬底103和敷设在半导体衬底上的半导体层104，其中该衬底103和半导体层104互补地掺杂，或者可以具有相同的导电类型。该半导体层104的基本掺杂在此可以与漂移区211的掺杂相同。
参照图139，可选地在半导体衬底103和半导体层104之间设置绝缘层105，由此，该绝缘层105由此将漂移区211与半导体衬底103绝缘。
在根据图138和139的器件中，从正面101开始向下数最下方的漂移控制区241与半导体衬底103有间距地设置。在图140示出根据图138的实施例的变形，其中最下面的漂移控制区241一直达到半导体衬底103。在该实施例中，在最下面的漂移控制区241和半导体衬底103之间具有将漂移控制区与半导体衬底103绝缘的绝缘层。
图141示出图140所示布置的变形。在此，漂移区211条纹状地形成，并设置在漂移控制区241中。在漂移控制区241和漂移区211之间相应地设置蓄电电介质251。至少在漂移控制区241和半导体衬底103之间设置绝缘层252，而最下面的漂移区211直接连接到半导体衬底103。半导体衬底103在此可以具有与最下面的漂移区211相同或互补的导电类型。可选的，可以在最下面的漂移区211和半导体衬底103之间设置另一个绝缘层(未示出)。
在上面解释的条纹状漂移控制区241或漂移区211中，这些区域241、211在第二横向方向y上的尺寸大于在垂直方向上的尺寸，由此产生这些组件区域的条纹状几何特征。可替换的，该条纹状结构还通过这些区域241、211在垂直方向上的尺寸大于在第二横向方向y上的尺寸来达到。
图142A和142B示出图139所示器件的变形，其中漂移控制区241在此“方格形”地实现，即在通过垂直方向v和第二横向方向y形成的截平面中具有至少近似方形的横截面。在第一横向方向x上该漂移控制区相应地实施为纵向延伸。
在图142A所示的、半导体衬底103和半导体层104或漂移区211之间的绝缘层105是可选的设置的。半导体衬底103可以与漂移区211具有相同或互补的导电类型。
图143A、143B示出根据图142的布置的变形，其中漂移区211在此具有方格形的几何特征，并通过蓄电电介质251分开地既在垂直方向又在横向方向上被漂移控制区241包围。漂移控制区241在此通过另一个绝缘层252与半导体衬底103绝缘。该半导体衬底103在此可以与漂移控制区241具有相同或互补的导电类型。
在根据图145的布置中，漂移控制区241在第一横向方向x上纵向延伸，并且具有这样的几何特征，即蓄电电介质251在垂直方向v上具有曲折形的几何特征。漂移控制区241在此通过蓄电电介质251分开地完全被漂移区211包围。漂移区211和漂移控制区241设置在位于半导体衬底103之上并且可选的借助绝缘层105与半导体衬底103绝缘的半导体层104中。
图145示出根据图145的布置的变形，其中漂移区211被漂移控制区241包围，而且漂移区211具有这样的几何特征，即位于漂移区211和漂移控制区241之间的蓄电电介质251在垂直方向v上具有曲折形的几何特征。
蓄电电介质的这种曲折形几何特征是有利的，因为在给定用于实现漂移区211和漂移控制区241所需要的半导体材料的体积的情况下，可以实现大面积的蓄电电介质251以及由此在器件受控导通时形成大宽度的蓄电通道。
本发明例如借助MOSFET和肖特基二极管解释。尤其是在MOSFET中，可以代替所示出的n通道MOSFET 而设置p通道MSOFET。在这种情况下，在所示出的n通道MOSFET的实施例中，所有n掺杂的半导体区必须被p掺杂的半导体区代替，反过来所有p掺杂的半导体区必须被n掺杂的半导体区代替。这尤其涉及第一、第二和第三二极管，即这些二极管必须以相反的极性连接到相应的、互补掺杂的区域。
本发明的概念可用于任意的、具有漂移区的单级器件，尤其是用于JFET。
要指出，实现漂移控制区不一定需要单晶体的半导体材料，还可以采用满足上述掺杂规则的多晶体半导体材料，此后该材料可以完全被清除。但是采用多晶体半导体材料制造漂移控制区3会观察到更高的漏电流，这些漏电流由于多晶体材料的各个晶格之间的晶粒边界上更高的载流子浓度而引起。

Claims (61)

1.一种半导体器件，其可以采取导通状态和截止状态，并具有半导体主体(100)以及以下特征：
在半导体主体(100)中的第一导电类型的漂移区(2；211)，
由半导体材料制成的漂移控制区(3；241)，其至少按片段地与漂移区(2)相邻地设置在该半导体主体中，
蓄电电介质(4；251)，其设置在漂移区(2；211)和漂移控制区(3；241)之间，
第一组件区(8；212)和与第一组件区(8)有间距的第二组件区(5；214)，所述漂移区(2；211)设置在第一组件区和第二组件区(5；214)之间，
整流元件(43；261)，所述漂移控制区(3；241)通过该整流元件耦合到所述第二组件区(5；214)，并且该整流元件连接成使得漂移控制区(3；241)向第二组件区(5；214)的放电得到防止。
2.根据权利要求1所述的半导体器件，其中所述漂移控制区(3；241)具有至少一个半导体片段，该半导体片段被掺杂为能够在垂直于蓄电电介质(4；251)的方向上被完全清除。
3.根据权利要求1或2所述的半导体器件，其中该半导体器件具有多个设置在所述半导体主体(100)中的同类型的组件结构，这些组件结构分别具有漂移区(2；211)和漂移控制区(3；241)。
4.根据权利要求1至2中任一项所述的半导体器件，其中所述漂移控制区(3；241)具有与漂移区(2；211)相同的导电类型。
5.根据权利要求1至2中任一项所述的半导体器件，其中所述漂移控制区(3；241)具有与漂移区(2；211)互补的导电类型。
6.根据权利要求1或2所述的半导体器件，其中漂移区(2；211)和/或漂移控制区(3；241)是固有的。
7.根据权利要求1或2所述的半导体器件，其中第一组件区(8)在半导体主体(100)的垂直方向上与第二组件区(9)有间距地设置。
8.根据权利要求1或2所述的半导体器件，其中第一组件区(212)在半导体主体(100)的横向方向上与第二组件区(214)有间距地设置。
9.根据权利要求1或2所述的半导体器件，其中漂移控制区(3)和漂移区(2)具有相同的净掺杂物质浓度。
10.根据权利要求1或2所述的半导体器件，其中漂移控制区(3)和漂移区(2)在平行于蓄电电介质的方向上具有相同的掺杂物质浓度分布。
11.根据权利要求1或2所述的半导体器件，其中所述整流元件(43；261)是二极管。
12.根据权利要求11所述的半导体器件，其中所述二极管通过所述漂移控制区(3；241)和与该漂移控制区(3；241)互补掺杂的连接区(32；243)之间的pn结形成，或者通过在连接到漂移控制区(241)的、比该漂移控制区(241)更高掺杂的半导体区(31；242)和与漂移控制区(241)互补掺杂的连接区(32；243)之间的pn结形成。
13.根据权利要求1或2所述的半导体器件，其中在漂移控制区(2)和第二组件区(5)之间设置隧道电介质(4’)，所述漂移区(2)的片段设置在所述隧道电介质(4’)和第二组件区(5)之间。
14.根据权利要求1或2所述的半导体器件，其中所述漂移控制区(3；241)电耦合到第一组件区(8；212)。
15.根据权利要求14所述的半导体器件，其中所述漂移控制区通过另一个整流元件(41；262)耦合到第一组件区(8；212)。
16.根据权利要求15所述的半导体器件，其中所述另一个整流元件(41；262)是二极管。
17.根据权利要求14所述的半导体器件，其中所述漂移控制区(3)通过与漂移控制区(3)互补掺杂的连接区(33，34；244)耦合到第一组件区(8；212)。
18.根据权利要求17所述的半导体器件，其中所述连接区(33，34)具有连接电极(19)，并且在该连接电极和第一组件区(8)之间连接另一个整流元件(41)。
19.根据权利要求15至18中任一项所述的半导体器件，其中在漂移控制区(3；241)和第一组件区(8；212)之间连接电容组件(50；263)。
20.根据权利要求19所述的半导体器件，其中所述电容组件集成在半导体主体(100)中。
21.根据权利要求1或2所述的半导体器件，其中所述漂移控制区(3；241)按片段地通过隧道电介质(4’，253)耦合到漂移区(2；211)。
22.根据权利要求1或2所述的半导体器件，其中所述第一组件区(8；212；271)与漂移区(2；211)形成组件结，在漂移区(2；211)和第一组件区(8；212；271)之间施加截止电压时从该组件结开始在漂移区(2；211)中扩散出空间电荷区。
23.根据权利要求1或2所述的半导体器件，该半导体器件实施为MOS晶体管，其中第一组件区(8；212)形成主体区，第二组件区(5；214)形成漏极区，并具有以下特征：
通过主体区(8；212)与漂移区分开的源极区(9；212)，
栅电极(15；221)，其借助栅极电介质(16；222)与半导体主体(100)绝缘，并且与主体区(8；212)相邻地从源极区(9；212)一直延伸到漂移区(2；211)。
24.根据权利要求19所述的半导体器件，其中所述主体区(8)和源极区(9)通过源电极(13)以及比主体区(8)更高掺杂、导电类型与主体区(8)相同的半导体区(17)相互连接，而且所述电容(50)连接到源电极(13)。
25.根据权利要求23所述的半导体器件，其实施为MOSFET，其中漏极区(214)具有与漂移区(211)相同的导电类型。
26.根据权利要求23所述的半导体器件，其实施为IGBT，其中漏极区(214)与漂移区(211)互补地掺杂。
27.根据权利要求23所述的半导体器件，其实施为MOSFET，其中漂移区(2)与源极区(9)互补地掺杂。
28.根据权利要求27所述的半导体器件，其中在漂移区(2；211)和主体区(8；212)之间设置具有与源极区(9；213)相同导电类型的中间区(22)。
29.根据权利要求23所述的半导体器件，其中所述栅电极(15；221)设置在半导体主体(100)的正面(101)之上。
30.根据权利要求23所述的半导体器件，其中所述栅电极(15；221)设置在半导体主体(100)的沟中。
31.根据权利要求30所述的半导体器件，其中所述栅电极(15；221)在半导体器件的电流方向上与漂移控制区(3；241)有间距地设置。
32.根据权利要求30所述的半导体器件，其中所述栅电极(15；221)在垂直于半导体器件的电流方向的方向上与漂移控制区(3；241)有间距地设置。
33.根据权利要求23所述的半导体器件，其中所述栅电极(221)在半导体主体(100)的第一横向方向上从源极区(213)一直延伸到漂移区(211)。
34.根据权利要求33所述的半导体器件，其中所述栅电极(221)在第一横向方向上与至少一个漂移控制区(241)相邻地设置。
35.根据权利要求1或2所述的半导体器件，其中所述栅电极(221)在半导体主体(100)的垂直方向上从源极区(213)一直延伸到漂移区(211)。
36.根据权利要求23所述的半导体器件，其中所述漂移区(2)具有至少一个与漂移区(2)互补掺杂的补偿区(7)。
37.根据权利要求23所述的半导体器件，其中所述漂移控制区(3；241)电耦合到栅电极(15；221)。
38.根据权利要求37所述的半导体器件，其中所述漂移控制区(3；241)通过另一个整流元件(42；264)耦合到栅电极(15；221)。
39.根据权利要求23所述的半导体器件，该半导体器件具有接触漏极区(5)的漏电极(11)，其中在漏电极(11)和漂移区(2)之间成段地设置与漏极区(5)和漂移区(2)互补掺杂的半导体区(27)。
40.根据权利要求1或2所述的半导体器件，其中半导体主体(100)具有垂直于第一横向方向(x)的第二横向方向(y)，而且至少一个漂移控制区(241)至少按片段地在第二横向方向(y)上通过蓄电电介质(251)分开地与漂移区(211)相邻地设置。
41.根据权利要求40所述的半导体器件，该半导体器件具有多个在第二横向方向(y)上彼此有间距的漂移区(211)，以及具有多个在第二横向方向(y)上彼此有间距的漂移控制区(241)。
42.根据权利要求1至2中任一项所述的半导体器件，其中半导体主体(100)具有垂直方向(v)，而且所述至少一个漂移控制区(241)至少按片段地在垂直方向(v)上与漂移区(211)相邻地设置。
43.根据权利要求42所述的半导体器件，其具有多个在垂直方向(v)上彼此有间距的漂移区(211)，以及具有多个在垂直方向(v)上彼此有间距的漂移控制区(241)。
44.根据权利要求1或2所述的半导体器件，其中半导体主体(100)具有半导体衬底(103)和设置在半导体衬底(103)上的半导体层(104)，其中所述至少一个漂移区(211)和至少一个漂移控制区(241)设置在该半导体层(104)中。
45.根据权利要求44所述的半导体器件，其中漂移区(211)与半导体衬底(103)接壤，而且在漂移控制区(241)和半导体衬底(103)之间设置绝缘层(252)。
46.根据权利要求44所述的半导体器件，其中在半导体衬底(103)和漂移区(211)以及漂移控制区(241)之间设置绝缘层(105)。
47.根据权利要求46所述的半导体器件，其中半导体衬底(103)具有一种导电类型的基本掺杂，而且与绝缘层(105)相连的半导体衬底(103)具有至少一个半导体区(218A-218D；219)，该半导体区具有与该基本掺杂的导电类型互补的导电类型。
48.根据权利要求45所述的半导体器件，其中所述半导体衬底(103)具有一种导电类型的基本掺杂，而且半导体衬底(103)具有至少一个半导体区(218A-218D；219)，该半导体区具有与该基本掺杂的导电类型互补的导电类型。
49.根据权利要求47或48所述的半导体器件，其中与所述基本掺杂互补掺杂的半导体区(218A-218D；219)通过连接区(217)连接到第一组件区(212)。
50.根据权利要求49所述的半导体器件，其具有多个与所述半导体衬底的基本掺杂互补掺杂的半导体区(218A-218D)，这些半导体区在第一横向方向上彼此有间距地设置，并且在这些半导体区中有一个连接到所述连接区(217)。
51.根据权利要求49所述的半导体器件，其中与所述半导体衬底(103)的基本掺杂互补掺杂的半导体区(219)的掺杂剂量在第一横向方向(x)上逐渐减小。
52.根据权利要求1至2中任一项所述的半导体器件，其实施为肖特基二极管，其中第一组件区(8；212)形成阳极区，第二组件区(5；214)形成阴极区。
53.根据权利要求1或2所述的半导体器件，其中所述漂移控制区(3；241)具有用于施加控制电位的连接电极(19)。
54.根据权利要求1或2所述的半导体器件，其中所述蓄电电介质(4)具有至少两个子层。
55.根据权利要求54所述的半导体器件，其中所述蓄电电介质(4)具有至少一个相对介电常数为7或更大的子层。
56.一种功率晶体管，其具有半导体主体和以下特征：
具有第一导电类型的源极区(9)和漏极区(5)，
连接到漏极区(5)的漂移区(2)，
具有第二导电类型的主体区(8)，其设置在源极区(9)和漂移区(2)之间，
栅电极(15)和栅极电介质(16)，该栅极电介质设置在栅电极(15)和主体区(8)之间，
由半导体材料制成的漂移控制区(3；241)，其至少按片段地与漂移区(2)相邻地设置在该半导体主体中，并且与源极区(9)和漏极区(5)耦合，
设置在漂移区(2；211)和漂移控制区(3；241)之间的蓄电电介质(4；251)，
整流元件(43；261)，所述漂移控制区(3；241)通过该整流元件耦合到所述漏极区(5)，并且该整流元件连接成使得漂移控制区(3；241)向漏极区(5)的放电得到防止。
57.根据权利要求56所述的功率晶体管，其中所述漂移控制区(3)通过整流元件(41，43)耦合到源极区(9)。
58.根据权利要求56或57所述的功率晶体管，其中漏极区(5)通过漏电极(11)被接触，而且在漏电极(11)和漂移区(2)之间设置与漂移区(2)和漏极区(5)互补掺杂的中间区(27)。
59.根据权利要求56所述的功率晶体管，其中所述漂移区(2)的导电类型与主体区(8)相同。
60.根据权利要求56所述的功率晶体管，其中所述漂移区(2)与主体区(8)互补地掺杂。
61.根据权利要求56所述的功率晶体管，其中所述漂移区(2)与漏极区(5)互补地掺杂。
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