JP5087542B2 - ドリフト領域とドリフト制御領域とを有する半導体素子 - Google Patents
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Description
［本発明の技術分野］
本発明は、半導体素子に関し、特にオン抵抗の低いパワー半導体素子に関する。
本発明は、半導体素子に関し、特にオン抵抗の低いパワー半導体素子に関する。
［本発明の背景技術］
パワー半導体素子類の開発における１つの重要な目的は、可能な限り高度な耐圧特性を有し、それでもなお、低いオン抵抗を有すると同時に、可能な限り低いスイッチング損失を有する素子を製造することである。
パワー半導体素子類の開発における１つの重要な目的は、可能な限り高度な耐圧特性を有し、それでもなお、低いオン抵抗を有すると同時に、可能な限り低いスイッチング損失を有する素子を製造することである。
所定の耐圧特性のパワー半導体素子のオン抵抗を低減する１つの可能性は、例えば米国特許第４，７５４，３１０号明細書（コー）、米国特許第５，２１６，２７５号明細書（チェン）、米国特許第５，４３８，２１５号明細書、または、ドイツ特許第４３０９７６４号明細書（チハニー）に記載されているような補償原理を用いることである。
半導体素子のオン抵抗を低減するさらなる１つの可能性は、ドリフト領域から直接的に絶縁されているフィールド電極を設けることである。このタイプの素子は、米国特許第４，９０３，１８９号明細書（ンゴ）、米国特許第４，９４１，０２６号明細書（テンプル）、米国特許第６，５５５，８７３号明細書（ディズニー）、米国特許第６，７１７，２３０号明細書（ココン）、または、米国特許第６，８５３，０３３号明細書（リャン）に記載されている。
欧州特許公開公報第１０７３１２３号明細書（ヤスハラ）には、複数の補助電極を有する横（ラテラル）型パワーＭＯＳＦＥＴが開示されている。該補助電極は、上記素子のドリフト領域内に配置され、誘電体によって該ドリフト領域から絶縁されている。上記補助電極は、半絶縁性ポリシリコン（ＳＩＰＯＳ）または抵抗材料から成り、上記素子のソース端子とドレイン端子との間に接続されている。上記補助電極は、上記素子が上記オフ状態に駆動される場合に、上記ドリフト領域内に空乏ゾーン（空乏層）を形成する。
英国特許公開公報第２０８９１１８号明細書には、抵抗層を有するパワーＭＯＳＦＥＴが開示されており、該抵抗層は、ゲート電極とドレイン電極との間のドリフト領域に沿って伸びて、絶縁耐力を増大させるために、該ドリフト領域に電界を「広げ」ている。
米国特許第５，８４４，２７２号明細書（セダベーグ）には、半導体基材の水平方向に伸びるドリフト領域を有する横型高周波数トランジスタが開示されている。
米国特許出願公開公報第２００３／００７３２８７号（ココン）は、半導体素子のドリフト経路に沿うと共に、異なる電位にある複数のフィールド電極を提供することを提案している。
本発明の目的は、低いオン抵抗を有するドリフト経路／ドリフト領域を有する、半導体素子、特にパワー半導体素子を提供することにある。
［本発明の要約］
本発明による半導体素子は、半導体基材内に、半導体材料からなるドリフト領域およびドリフト制御領域を有する。該ドリフト制御領域は、少なくとも部分的に、上記ドリフト領域に隣り合って配置されている。上記ドリフト領域と上記ドリフト制御領域との間には、蓄積誘電体が配置されている。本半導体素子では、上記ドリフト制御領域は、上記蓄積誘電体に沿ったドリフト領域内の導電チャネルを制御するために機能している。
本発明による半導体素子は、半導体基材内に、半導体材料からなるドリフト領域およびドリフト制御領域を有する。該ドリフト制御領域は、少なくとも部分的に、上記ドリフト領域に隣り合って配置されている。上記ドリフト領域と上記ドリフト制御領域との間には、蓄積誘電体が配置されている。本半導体素子では、上記ドリフト制御領域は、上記蓄積誘電体に沿ったドリフト領域内の導電チャネルを制御するために機能している。
〔図面の簡単な説明〕
本発明を、以下に、各図面を参照しながらさらに詳細に説明する。図１は、本発明に係る、プレーナ型ＭＯＳＦＥＴとして実施され、複数の各ＭＯＳＦＥＴセル、および上記ドリフト領域内に配置された複数の各ドリフト制御領域を有する半導体基材を備え、該ドリフト領域と該各ドリフト制御領域との間には、誘電体が配置されている半導体素子の一部の断面図である。
本発明を、以下に、各図面を参照しながらさらに詳細に説明する。図１は、本発明に係る、プレーナ型ＭＯＳＦＥＴとして実施され、複数の各ＭＯＳＦＥＴセル、および上記ドリフト領域内に配置された複数の各ドリフト制御領域を有する半導体基材を備え、該ドリフト領域と該各ドリフト制御領域との間には、誘電体が配置されている半導体素子の一部の断面図である。
図２は、上記誘電体が、垂直（バーティカル）方向に上記半導体基材の２つの互いに対向する各側面の間にて伸びている、複数の各ドリフト制御領域を有するプレーナＭＯＳＦＥＴの一部を示す断面図である。図３は、該各ドリフト制御領域が上記半導体基材のソース側表面まで伸びているプレーナ型ＭＯＳＦＥＴの一部を示す断面図である。
図４は、上記各基材領域に隣接する各補償領域を有し、該各補償領域の間には、該各基材領域に対して相補的にドープされた各中間領域が配置され、該各中間領域のドレイン側には、上記各ドリフト制御領域が配置されている本発明によるＭＯＳＦＥＴの一部を示す断面図である。図５は、図４に基づくＭＯＳＦＥＴを示し、上記各ドリフト制御領域を囲む誘電体が、上記各中間領域まで伸びていることを示す断面図である。
図６は、複数の各ドリフト制御領域と共に複数の各補償領域を備え、該複数の各ドリフト制御領域が水平方向において互いに離間され、上記各補償領域の下方の領域においては、上記半導体基材の他の領域よりも、より小さい間隔を有しているＭＯＳＦＥＴの一部を示す断面図である。図７は、水平方向において互いに等距離に離間されている、多数の各ドリフト制御領域を有するＭＯＳＦＥＴの一部を示す断面図である。
図８は、本発明による半導体素子の一部を示し、トレンチＭＯＳＦＥＴとして実施され、上記半導体基材の複数の各トレンチ内に配置された複数の各ゲート電極と、該各ゲート電極の下に配置された各ドリフト制御領域とを示す断面図である。図９は、図８のトレンチＭＯＳＦＥＴの一部を示し、上記各ドリフト制御領域、および、該各ドリフト制御領域と上記ドリフト領域との間に配置された上記誘電体が上記各ゲート電極と上記ドリフト領域との間に配置されたゲート絶縁体から離間されていることを示す断面図である。
図１０は、複数の各ドリフト制御領域を有するトレンチＭＯＳＦＥＴの一部を示し、上記各ドリフト制御領域は、上記各ゲート電極間に水平方向にてそれぞれ配置されており、該各ドリフト制御領域、および、該各ドリフト制御領域と上記ドリフト領域との間に配置された誘電体は、上記半導体基材の互いに対向する各面の間を垂直方向に伸びていることを示す断面図である。
図１１は、図８に基づく縦型ＭＯＳＦＥＴの一部を示し、上記ドリフト領域と上記ドリフト制御領域との間に配置された誘電体が、空気、または、低誘電率を有する材料が配置された２つの各部分層を有していることを示す断面図である。図１２は、ドリフト制御領域を有するＭＯＳＦＥＴの一部を示し、該ドリフト制御領域は、上記ソース側と上記ドレイン側とによって上記ドリフト制御領域に隣接している高濃度にｎ型ドープされた接続領域と共に、接合型電界効果トランジスタを形成し、該ドリフト制御領域は、第１のダイオードを介して、上記ソース領域に接続されていることを示す断面図である。
図１３は、従来技術による導通しているＭＯＳＦＥＴの電子分布プロファイルの一例を示す断面図である。図１４は、図１２に基づく本発明の導通しているＭＯＳＦＥＴの電子分布プロファイルの一例を示す断面図である。図１５は、従来技術によるＭＯＳＦＥＴのドレイン−ソース電流プロファイルと、図１２による本発明のＭＯＳＦＥＴのドレイン−ソース電流プロファイルとを、ドレイン−ソース電圧ＵDSの関数として比較したグラフである。
図１６は、図１２による本発明のＭＯＳＦＥＴの一部を示し、上記各ドリフト制御領域が、上記ソース側において第１のダイオードを介し、高濃度にｐ型ドープされた接続領域に続く低濃度にｐ型ドープされた接続領域によって、上記各ソース領域に接続されていると共に、ｐ型ドープされた接続領域によって、上記各ドレイン領域に接続されていることを示す断面図である。
図１７Ａは、図１６によるＭＯＳＦＥＴを示し、上記各ソース領域と上記各ドリフト制御領域とは、キャパシタを介して接続されており、該各ドリフト制御領域と上記各ゲート電極とは、第２のダイオードを介して、互いに接続されていることを示す概略断面図である。図１７Ｂは、図１７ＡのＭＯＳＦＥＴに対する変形例としてのＭＯＳＦＥＴを示し、上記ドリフト制御領域が、少なくとも部分的に、トンネル誘電体を介してドレイン電極に結合されていることを示す概略断面図である。
図１８は、図１６および図１７に基づくＭＯＳＦＥＴを示し、該ＭＯＳＦＥＴが図１６の第１のダイオードに接続されており、図１７Ａの第２のダイオードおよびキャパシタに接続されており、該ＭＯＳＦＥＴでは、上記各ドリフト制御領域が、ドレイン側において、第３のダイオードによってドレイン領域に接続されていることを示す概略断面図である。図１９は、図１６ないし図１８に基づく回路構成を有するＭＯＳＦＥＴを示し、図１５のドレイン側ダイオードは、上記半導体基材内に組み込まれており、上記ドレイン領域は、ドリフト制御領域の下まで伸びていることを示す概略断面図である。
図２０は、ＭＯＳトランジスタとして実施される半導体素子を示し、上記オン抵抗を低減させるために、上記ドリフト領域よりも高濃度にドープされた中間領域が、上記ドリフト領域と上記基材領域との間に配置されていることを示す概略断面図である。図２１は、図２０に対して変形された素子を示し、より高濃度にドープされた上記中間領域に隣り合って、フィールド電極が配置されていることを示す概略断面図である。図２２は、図２０および図２１に示した素子を、断面Ｉ−Ｉによって切断した断面図である。
図２３は、図２０および図２１に示した素子の一変形を、第１の断面（図２３Ａ）および第２の断面（図２３Ｂ）に示す断面図である。図２４は、図２３に示した素子の一変形例を示す断面図である。図２５は、図２４による素子を、断面ＩＩＩ−ＩＩＩ’によって切断した断面図である。図２６は、ＭＯＳトランジスタとして実現され、ゲート電極が、垂直方向において、ドリフト制御領域よりも上に配置されている半導体素子を示す断面図である。
図２７は、図２６に示した素子の一変形例を示し、上記ドリフト制御領域は、部分的に半導体基材の表面まで伸びていることを示す断面図である。図２８は、ＭＯＳトランジスタとして実現され、上記基材領域に隣り合い、より深部に位置する基材領域を有する半導体素子を示す断面図である。図２９は、ドレイン電極とドリフト制御領域との間にショットキーダイオードを有するＭＯＳトランジスタを示す断面図である。
図３０は、図２９による素子のショットキーダイオードを実現するために、想定され得る方法を示す概略断面図である。図３１は、図２９による素子の第１の変形例を示す断面図である。図３２は、図２９による素子の第２の変形例を示す断面図である。
図３３は、図２９ないし図３２に示した半導体素子の可能な製造方法を示す概略断面図である。図３４は、ＭＯＳトランジスタとして実現され、上記ドレイン領域に対して相補的にドープされた半導体領域が存在する半導体素子を示し、該半導体領域には、該素子のドレイン電極が接触していることを示す断面図である。
図３５は、図３４に示した素子の一変形例を示し、ドリフト領域と該ドリフト領域に対して相補的にドープされた樹器素子領域との間に、フィールドストップ領域が配置されていることを示す断面図である。図３６〜４０は、図３４および図３５に示した素子の様々な各変形例をそれぞれ示す各断面図である。
図４１は、ＭＯＳトランジスタとして実現され、上記ドレイン領域に対して相補的にドープされたドリフト領域を有する半導体素子を示す断面図である。図４２は、図４１に示した素子の一変形例を示し、ゲート電極は、ドリフト制御領域の上に垂直方向に配置されていることを示す断面図である。図４３は、図４２に示した素子の一変形例を示す断面図である。
図４４は、ＭＯＳトランジスタとして実現され、トンネル誘電体およびドリフト領域の一部分が、半導体素子のドリフト制御領域とドレイン領域との間に配置されている、半導体素子を示す概略断面図である。図４５は、図４４の素子に対する一変形例であり、プレーナ型ＭＯＳトランジスタとして実現された素子を示す断面図である。図４６は、図４５に対する変形例であり、上記ドリフト領域には、互いに相補的にドープされた半導体領域が存在する素子を示す断面図である。図４７は、図４６の素子に対する変形例としての半導体素子を示す断面図である。
図４８は、図４４ないし図４７に示した半導体素子を製造するための個々の方法ステップを示す断面図である。図４９は、ＭＯＳトランジスタとして実現され、ソース電極とドリフト制御領域との間に静電容量を有する半導体素子を示し、該静電容量が、半導体基材よりも上の２つの導電層間に組み込まれていることを示す断面図である。図５０ないし図５６は、半導体基材内に静電容量を実現するための、可能な構成を示す斜視図、平面図または断面図である。
図５７は、ドレイン電極が、半導体基材の端部におけるドリフト制御領域に接続されている、縦型ＭＯＳトランジスタとして実現された半導体素子を示す斜視図である。図５８〜図６３は、図５７による素子に対する各変形例の素子を示す各斜視図である。図６４は、各ドリフト制御領域が、ドレイン側で組み込みダイオードを介して上記ドレイン領域に接続され、該ドリフト制御領域が、垂直方向に、該ドレイン領域の中まで伸びている、複数の各ドリフト制御領域を有するＭＯＳＦＥＴを示す断面図である。
図６５は、図６４によるＭＯＳＦＥＴに対応し、上記ドリフト制御領域が、上記高濃度にドープされた接続領域から、垂直方向に離間されているＭＯＳＦＥＴを示す断面図である。図６６は、図６５によるＭＯＳＦＥＴに対応し、上記垂直方向に対して直交する方向に伸びる図６５に示した平面Ｅ−Ｅ’でのストリップレイアウトを有する、本発明によるＭＯＳＦＥＴの断面図である。図６７は、長方形のセル配置を有する、本発明によるＭＯＳＦＥＴの、上記垂直方向に対して直交する方向での断面図である。図６８は、断面が円形であるセル配置を有する、本発明によるＭＯＳＦＥＴの、上記垂直方向に対して直交する水平方向での断面図である。
図６９は、断面において曲折して伸びているドリフト領域を有する、本発明によるＭＯＳＦＥＴの、上記垂直方向に対して直交する水平方向での断面図である。図７０は、ノーマリオン型ＭＯＳトランジスタとして実現された半導体素子を示す断面図である。図７１は、負荷トランジスタのセルアレイ内に、該負荷トランジスタを介して負荷電流を計測するための計測トランジスタが配置された半導体素子を示す断面図である。
図７２は、負荷トランジスタのセルアレイ内に、温度センサーが配置された半導体素子を示す断面図である。図７３は、図７２による半導体素子に対する一変形例の半導体素子を示す斜視図である。図７４〜図８５は、本発明による半導体素子の想定可能な各エッジ終端をそれぞれ示す断面図である。
図８６は、ショットキーダイオードをして実施されると共に、複数の上記ドリフト制御領域が単結晶に形成されて、カソード側において、上記ダイオード領域の高濃度にドープされた接続領域から電気的に絶縁されている半導体素子を示す断面図である。図８７は、図８６によるショットキーダイオードのダイオード電流プロファイルを線にて示すグラフである。上記グラフでは、上記ドリフト制御領域は、カソード側において、同一のダイオードを流れるが、上記ドリフト制御領域と上記カソード電極との間に陰極ショートを有するダイオード電流と比べると高い抵抗率で、上記高濃度にドープされた接続領域に接続されている。図８８は、図８７によるグラフを対数関数的に示すグラフである。
図８９は、オン状態の場合における図８６によるショットキーダイオードの電子分布を示す断面図である。図９０は、ドリフト制御領域に対して低濃度および相補的にドープされた第１の接続領域を介して、ショットキーダイオードのカソード電極に接続されている、ドリフト制御領域を有するショットキーダイオードを示す断面図である。図９１は、図９０に基づき、上記第１の接続領域が、ドープされた半導体材料よりもむしろ真性半導体より形成されているショットキーダイオードを示す断面図である。
図９２は、真性な第１の接続領域を介して、上記高濃度にドープされた接続領域に直接接続されているドリフト制御領域を有するショットキーダイオードを示す断面図である。図９３は、少なくとも１つの上記ドリフト制御領域が延長部を、上記高濃度にドープされた接続領域まで伸びて、該高濃度にドープされた接続領域に接触して有するショットキーダイオードを示す断面図である。図９４は、高い抵抗率の抵抗層を介して、上記高濃度にドープされた接続領域に接続されているドリフト制御領域を有するショットキーダイオードを示す断面図である。
図９５は、カソード側において、部分的に該ショットキーダイオードのカソード電極から絶縁されているドリフト制御領域を備えているショットキーダイオードを示す断面図である。図９６は、図８６に基づき、ドリフト制御領域は、該ショットキーダイオードのショットキーコンタクトの陽極金属に、低濃度にｐ型ドープされた接続層によって接続されているショットキーダイオードを示す断面図である。図９７は、上記ドリフト制御領域が、接続電極の一部を介して上記高濃度にドープされた接続領域に接続されているショットキーダイオードを示す断面図である。
図９８は、上記ドリフト制御領域が上記高濃度にドープされた接続領域に接触している接続電極にトンネル誘電体を介して接続されているショットキーダイオードを示す断面図である。図９９は、図９８のショットキーダイオードに対する一変形例の、「融合された」ピンショットキーダイオードとして実施されるショットキーダイオードを示す断面図である。図１００は、図９８のショットキーダイオードに対する他の変形例であり、上記トンネル誘電体と上記接続電極との間に、単結晶半導体層が配置されたショットキーダイオードを示す断面図である。
図１０１は、ＭＯＳＦＥＴとして実施され、ドリフト制御領域が、一面では、上記ゲート電極に直接隣接し、他面では、ダイオードを介して上記ドレイン領域に結合された半導体素子を示す断面図である。図１０２は、上記ダイオードが組み込みダイオードとして実施されている、図１０１の素子に対する一変形例の素子を示す断面図である。図１０３は、図１０１の素子に対する他の変形例の素子を示す断面図である。
図１０４は、上記ドリフト制御領域がコンタクト電極を介して上記ゲート電極に接続された、図１０２の素子に対する一変形例の素子を示す断面図である。図１０５は、図１０４の素子に対する一変形例であり、上記ゲート電極と上記ドリフト制御領域とが互いに絶縁されており、上記ドリフト制御領域が制御電位に接続されていることが可能な素子を示す断面図である。
図１０６は、個々の方法ステップの間、上記ドリフト制御領域が上記ゲート電極に直接的に隣り合っている、ＭＯＳＦＥＴとして実施される半導体素子の製造方法を示す各断面図である。図１０７は、個々の方法ステップの間、上記ドリフト制御領域が上記ゲート電極に直接的に隣接している、ＭＯＳＦＥＴとして実施される、他の半導体素子の製造方法を示す各断面図である。図１０８は、個々の方法ステップの間、上記ドリフト制御領域が上記ゲート電極に直接的に隣接している、ＭＯＳＦＥＴとして実施される、さらに他の半導体素子の製造方法を示す各断面図である。
図１０９は、上記ゲート電極に直接的に隣接したドリフト制御領域と、多層に構成された蓄積誘電体とを備え、ＭＯＳＦＥＴとして実施される半導体素子を示す断面図である。図１１０は、図１０９の素子に対する一変形例の、多層に構成された蓄積誘電体を有する素子を示す断面図である。図１１１は、ＭＯＳＦＥＴとして実施され、複数のドリフト制御領域を有する、本発明による横型パワー半導体素子を、該素子が集積された半導体基材中および半導体基材上の集積された様々な断面図を元に示す各図であり、該複数のドリフト制御領域は、それぞれ、蓄積誘電体によって、ドリフト領域から絶縁されている。
図１１２は、ＭＯＳＦＥＴとして実施され、ドリフト制御領域がトンネル誘電体によって部分的に上記ドリフト領域から分離されているパワー半導体素子を示す平面図である。
図１１３は、ＳＯＩ基板に基づいて、ドリフト領域とドリフト制御領域とを有する横型パワーＭＯＳＦＥＴを示す斜視断面図である。図１１４は、複数の各ドリフト制御領域が、それぞれに隣接するドリフト領域の全長よりも長く、水平方向に伸びている、ＭＯＳＦＥＴとして実施される横型パワー半導体素子を示す各断面図である。
図１１５は、図１１４による素子に対する一変形例の、ドリフト制御領域が、部分的に上記パワーＭＯＳＦＥＴの基材領域に隣接して配置されている素子を示す断面図である。
図１１６は、図１１４による素子に対する他の変形例の、ゲート電極が、連続的なストリップ型電極として実現されている素子を示す斜視図である。図１１７は、図１１４による素子に対する、さらに他の変形例の、ＳＯＩ基板に基づいて実現された素子を示す斜視図である。
図１１８は、上記ドリフト制御領域が第１のダイオードを介してドレイン電極に結合され、組み込まれた第２のダイオードを介して、ソース電極に結合されている、パワーＭＯＳＦＥＴとして実現された素子の一部を示す概略の断面図および斜視図である。図１１９は、上記ドリフト制御領域が、直接、上記ドレイン電極に結合されると共に、上記ソース電極には、ダイオードを介して結合されている、パワーＭＯＳＦＥＴの一部を示す概略断面図である。図１２０は、上記ドリフト制御領域と上記ソース電極との間において、静電容量と組み込みダイオードとが接続されている、パワーＭＯＳＦＥＴの一部を示す概略断面図である。
図１２１は、外部ダイオードを有する、図１２０の素子に対する一変形例の素子を示す概略断面図である。図１２２は、図１２０の素子に対する他の変形例の、上記ドリフト制御領域と上記ゲート電極との間には、さらなるダイオードが接続されている素子を示す概略断面図である。図１２３は、半導体基材の領域において静電容量が統合されている、ドリフト領域およびドリフト制御領域を有する半導体素子の一部を示す斜視図である。
図１２４〜図１２６は、図１２３による素子に対する一変形例の半導体素子をそれぞれ異なる角度から示す各断面図である。図１２７は、ゲート電極が１つのトレンチ内に配置され、上記ゲート電極によって制御される反転チャネルが、垂直方向に伸びた、ＭＯＳＦＥＴとして実現された横型パワー半導体素子を示す各断面図である。図１２８は、図１２７のＭＯＳＦＥＴに対する一変形例の、上記ゲート電極によって制御される反転チャネルが、水平方向に伸びたパワーＭＯＳＦＥＴを示す各断面図である。
図１２９は、複数の各ゲート電極部分が、それぞれ、ドリフト制御領域の延長部内に水平方向に配置されている横型パワーＭＯＳＦＥＴを示す各断面図である。図１３０は、パワーＭＯＳＦＥＴの基材領域が半導体基板に接続されている、ＳＯＩ基板に基づいた横型パワーＭＯＳＦＥＴの第１の典型的な実施形態を示す斜視図である。図１３１は、パワーＭＯＳＦＥＴの基材領域が半導体基板に接続された、ＳＯＩ基板に基づいた横型パワーＭＯＳＦＥＴの第２の典型的な実施形態を示す斜視図である。図１３２は、蓄積誘電体によって、ドリフト領域から分離されたドリフト制御領域の想定可能な製造方法の各方法ステップを示す各断面図である。
図１３３は、ショットキーダイオードとして実現された横型パワー半導体素子を示す斜視図である。図１３４は、半導体基材の表面に平行に伸びるドリフト制御領域と、該表面よりも上に配置されたゲート電極とを有する横型パワーＭＯＳＦＥＴをそれぞれ異なる角度からの各断面図である。図１３５は、図１３４の素子に対する一変形例である、上記ゲート電極が１つのトレンチ内に配置されている素子を互いに異なる角度から示す各断面図である。
図１３６は、図１３５の素子に対する一変形例に係り、上記ゲート電極がドリフト制御領域の延長部にそれぞれ配置された複数のゲート電極部分を備えている素子を異なる角度からの各断面図である。図１３７は、複数の埋め込み半導体領域に接触する接続コンタクトの形成方法の各方法ステップをそれぞれ示す各断面図である。
図１３８は、パワー半導体素子内に配置された複数のストリップ型ドリフト制御領域を有するパワー半導体素素子のドリフト領域の一部を示す各斜視図である。図１３９は、図１３８の配置に対する、一変形例としての他の配置を示す斜視図である。図１４０は、図１３８の配置に対する、他の変形例としてのさらに他の配置を示す斜視図である。
図１４１は、パワー半導体素子内に配置された複数のストリップ型ドリフト領域を有するパワー半導体素子のドリフト制御領域の一部を示す斜視図である。図１４２は、パワー半導体素子内に配置された複数のビーム型ドリフト制御領域を有するパワー半導体素子のドリフト領域の一部を示す斜視図である。図１４３は、パワー半導体素子内に配置された他の複数のビーム型ドリフト領域を有するパワー半導体素子のドリフト制御領域の一部を示す斜視図である。
図１４４は、パワー半導体素子内に配置され、曲折（蛇行）した外周を有する１つのドリフト制御領域を有するパワー半導体素子のドリフト領域の一部を示す斜視図である。図１４５は、パワー半導体素子内に配置され、曲折した外周を有する１つのドリフト領域を有する他のパワー半導体素子のドリフト制御領域の一部を示す斜視図である。
〔図面の詳細な説明〕
図面では、特に指摘しない限り、同一の参照符号は、同一の素子領域を示し、同一の意味を有するものである。
図面では、特に指摘しない限り、同一の参照符号は、同一の素子領域を示し、同一の意味を有するものである。
本発明による素子では、一実施形態において、ドリフト領域およびドリフト制御領域が、半導体基材内において、少なくとも部分的に互いに隣り合って配置されており、誘電体層によって互いに分離されている。上記ドリフト領域と上記ドリフト制御領域とを分離する該誘電体層のこの領域を、以下の本明細書では「蓄積誘電体」と呼ぶ。
パワー半導体素子の場合の用語「ドリフト領域」または「ドリフト経路」は、該素子に逆電圧が印加される場合に、該逆電圧が低減される半導体領域、つまり、該逆電圧が増大するにつれて、空間電荷領域が広がる領域を指す。上記用語「ドリフト領域」および「ドリフト経路」は、特に、例えばパワーＭＯＳＦＥＴまたはパワーショットキーダイオードのようなユニポーラパワー半導体素子でも用いられるが、用語「ｎ型ベース」または「ｐ型ベース」は、上記逆電圧を受け入れる半導体領域のドーピング型に応じたバイポーラ部品に用いられるのが通例である。以下の説明では、全体に渡って、本発明をユニポーラ部品に限定することなく、この用語「ドリフト領域」または「ドリフト経路」を、パワー半導体素子の逆電圧を受け入れる領域に用いる。
上記ドリフト制御領域のドーピングは、例えば、該ドリフト制御領域が、上記蓄積誘電体に対して垂直方向において完全に空乏化され得る、少なくとも１つの半導体部分を有するように選択されている。これは、該蓄積誘電体に対して垂直方向において電界が存在する場合には、該半導体部分に存在するドーパント原子が、アバランシェ降伏を生じさせることなく、完全にイオン化され得ることと同じである。上記素子がオン状態に駆動される場合には、上記ドリフト制御領域は、蓄積チャネルを制御するため、つまり、上記蓄積誘電体に沿ったドリフト領域内の局所的に著しく増大した電荷キャリア濃度を有する領域を制御するために機能する。該チャネルを形成するためには、上記ドリフト制御領域と上記ドリフト領域との間に電位差が必要である。この場合、電荷キャリアの型、つまり、上記蓄積誘電体に沿って蓄積するのが電子であるか、またはホールであるかは、上記電位差の極性によって決定されるのであって、非ドープ領域または真性領域として実現され得るドリフト領域の基本ドーピングによって決定されるのではない。
このような蓄積チャネルの存在によって、上記パワー半導体素子のオン抵抗は、このようなドリフト制御領域を備えていない素子と比較すると著しく低減される。同一のオン抵抗では、本発明による素子のドリフト領域の基本ドーピングは、従来の素子のドリフト領域の基本ドーピングと比較すると、低減されることが可能であり、このため、本発明の素子は、従来の素子と比べてより高い絶縁耐力を有することになる。
上記ドリフト領域は、上記蓄積誘電体を介して、上記ドリフト制御領域に容量結合されており、これによって、上記素子がオン状態に駆動される場合に、上記蓄積チャネルが形成され得る。この容量結合と、上記ドリフト制御領域のための上記して特定したドーピング条件を満たすこととによって、上記素子がオフ状態の場合、つまり上記ドリフト領域内に空間電荷領域が広がる場合には、上記ドリフト制御領域においても空間電荷領域が広がるという効果が生じる。上記ドリフト制御領域において広がるこの空間電荷領域によって、上記ドリフト制御領域内の電位プロファイルは、上記ドリフト領域内の電位プロファイルに従うという効果が生じる。電位差、または、上記ドリフト領域と上記ドリフト制御領域との間の電圧は、これによって制限される。この電圧制限によって、該ドリフト制御領域と該ドリフト領域との間において、改善された容量結合を有効に生じさせる薄い蓄積誘電体を用いることが可能になる。
上記ドリフト領域に隣り合って、素子の接合部、例えばｐｎ接合部またはショットキー接合部を設けることが可能である。該ドリフト領域と第１の素子領域との間に逆電圧が印加される場合には、空間電荷領域が、この接合部から上記ドリフト領域内に広がる。
本発明による半導体素子は、特に、例えばパワーＭＯＳＦＥＴまたはパワーショットキーダイオードのような、ユニポーラパワー半導体素子である。しかしながら、ダイオードまたはＩＧＢＴのようなバイポーラ部品の場合に、ドープされた半導体材料または非ドープの半導体材料から成り、蓄積誘電体によってドリフト領域から絶縁されると共に、上記して特定したドーピング条件を満たすドリフト制御領域を設けることも可能である。
ＭＯＳＦＥＴ、ＩＧＢＴ、または、ダイオードの場合には、第１の素子領域と第２の素子領域との間の素子の接合部は、ｐｎ接合部である。該第１の素子領域は、ＭＯＳＦＥＴまたはＩＧＢＴの場合には、基材領域を形成し、ダイオードの場合には、ｐ型エミッタ領域またはｎ型エミッタ領域のうちのいずれか１つの領域を形成する。該第２の素子領域は、ＭＯＳＦＥＴの場合には、上記ドレイン領域を形成し、ＩＧＢＴの場合、または、ダイオードの場合には、上記エミッタ領域を形成する。
ショットキーダイオードの場合には、上記第１の素子領域と上記ドリフト領域との間の素子の接合部は、ショットキーコンタクトであり、該第１の素子領域は、ショットキー金属から成る。ショットキーダイオードの場合には、上記第１の素子領域は、該ショットキーダイオードのアノード領域であり、ショットキー金属から成る。
図１は、本発明によるパワー半導体素子の典型的な一実施形態の一部を示す断面図である。図示した素子は、プレーナ型ＭＯＳＦＥＴとして実現されており、ドリフト領域２、ソース領域９、および、基材領域８を備えている。基材領域８は、ソース領域９とドリフト領域２との間に配置され、ソース領域９に対して相補的にドープされている。
ソース領域９とドリフト領域２との間の基材領域８における反転チャネルを制御するために、ゲート電極１５が設けられており、該ゲート電極は、ゲート誘電体１６によって、上記半導体基材から誘電的に絶縁されている。図示した実施形態では、上記ゲート電極は、半導体基材１００の表面１０１よりも上に配置されて、半導体基材１００の水平方向ｒにおいて、ソース領域９から、部分的に表面１０１まで達しているドリフト領域２上まで伸びている。上記素子は、さらに、ドリフト領域２に隣り合っていると共に、該ドリフト領域よりも高濃度にドープされたドレイン領域５を含み、該ドレイン領域は、ドレイン電極１１に接触している。
図示した素子のドレイン領域５を、例えば基本ドーピングを有するエピタキシャル層を堆積させた半導体基板によって実現することが可能である。本明細書では、該基本ドーピングを有するエピタキシャル層の断面が、ドリフト領域２を形成している。図１では、上記半導体基板および上記エピタキシャル層の各実際寸法のスケール（比）は再現されていないことに留意されたい。
図示したこのＭＯＳＦＥＴはｎ型導電性であり、この場合、ソース領域９、ドリフト領域２、および、ドレイン領域５は、ｎ型ドープされているが、上記基材領域は、ｐ型ドープされている。本発明は、当然ながら、ｐ型導電性ＭＯＳＦＥＴにも適用可能であり、該ｐ型導電性ＭＯＳＦＥＴの素子領域は、ｎ型導電性ＭＯＳＦＥＴの素子領域に対して相補的にドープされている。
図１に示したＭＯＳＦＥＴは、縦型ＭＯＳＦＥＴとして実現されている。この素子のソース領域９、基材領域８、ドリフト領域２、および、ドレイン領域５は、半導体基材１００の垂直（厚さ）方向ｖに、連続的に配置されている。該素子がオン状態に駆動される場合に、つまり、ドレインとソースとの間に正電圧が印加され、ゲート電極１５に好適な駆動電位が印加される場合に、電流が、ソースとドレインとの間のドリフト領域を通って垂直方向に流れる。この素子では、基材領域８およびドレイン領域５が、第１の素子領域および第２の素子領域を形成し、これら素子領域間にはドリフト領域２が配置される。基材領域８とドレイン領域５との間に逆電圧が印加される場合、ドリフト領域２において、基材領域８とドリフト領域２との間の半導体接合部から、空間電荷領域が広がる。
上記素子では、少なくとも部分的にドリフト領域２に隣り合って、少なくとも１つのドリフト制御領域３が形成される。図１に示した素子には、半導体基材１の水平方向ｒにおいて互いに離間されて配置された、複数の上記のようなドリフト制御領域３がそれぞれ設けられている。各ドリフト制御領域３とドリフト領域２との間には、「蓄積誘電体」と呼ばれる誘電体層４が配置されている。以下の説明のために、ここでは、該蓄積誘電体とは、ドリフト領域２とドリフト制御領域３との間に直接配置された、つまり、一面にはドリフト領域２が直接隣接し、他面にはドリフト制御領域３が直接隣接する、誘電体層４の部分だけを意味することを留意されたい。
ドリフト制御領域３は、上記ＭＯＳＦＥＴの負荷接続電位のうちのいずれか１つに結合されている。負荷接続電位とは、動作中に、ドレイン５および／またはソース９に存在する電位のことである。本実施形態では、このために、ドリフト制御領域３が、ドレイン領域５に接続されている。ドリフト制御領域３は、このドレイン領域５に、様々な方法で接続されていることが可能である。これに関して、４つの異なる可能性を、図１に示した。まず、ドリフト制御領域３は、上記ドリフト制御領域と同じ伝導型である高濃度にドープされた第１の接続領域３１を介して、ドレイン電極１１に接続されていることが可能である。この場合、誘電体層４は、ドレイン電極１１まで伸び、これによって、第１の接続領域３１とドレイン領域５とを互いに誘電的に絶縁している。
状況に応じて、上記第１の接続領域に対して相補的にドープされた第２の接続領域３２を、高濃度にドープされた第１の接続領域３１とドレイン電極１１との間に配置してもよく、ここでは、第２の接続領域３２は、第１の接続領域３１よりも低濃度にドープされている。
さらに、ドレイン領域５は、ドリフト制御領域３の下部まで、または、ドリフト制御領域３に隣接する第１の接続領域３１まで伸びていてもよい。この場合も、相補的にドープされた第２の接続領域３２が存在していてもよい。この第２の接続領域３２は、その後、第１の接続領域３１と、ドリフト制御領域３の下部まで伸びるドレイン領域５の部分との間に配置される。
図１による素子は、セルによって構成されており、同一の型である多数の各トランジスタセルを有する。該各トランジスタセルは、ソース領域９および基材領域８をそれぞれ有する。個々の該トランジスタセルは、そのソース領域９が、共通のソース電極１３に接続されていると共に、そのゲート電極１５が、共通のゲート接続部（図示せず）に接続されているために、並列接続されている。図示した素子では、ドリフト領域２は、全トランジスタセルに共通である。ドリフト制御領域３の実現によっては、ドレイン領域５は、全トランジスタセルに共通の連続した半導体領域として実現されるか、または、ドレイン電極１１によって互いに接続された、分離した複数の半導体部分を有してもよい。
個々の各ドリフト制御領域３は、単結晶であることが可能な半導体材料から成る。各ドリフト制御領域３は、蓄積誘電体４に垂直な方向において完全に空乏化されることが可能な、少なくとも１つの半導体部分を有するようにドープされている。本明細書では、特に、電流フロー方向に沿って伸びる、つまりこの場合には上記半導体基材の垂直方向ｖに伸びる、蓄積誘電体４のこれらの部分について考慮する。
そして、上記ドリフト制御領域は、少なくとも１つの部分を有し、該少なくとも１つの部分は、上記ドリフト制御領域の全寸法に渡って、上記電流フロー方向に対して垂直方向に伸びると共に、該方向において電界によって完全に空乏化されることが可能である。これは、上記電流フロー方向に対し水平に（つまり図示した本実施形態では、半導体基材１００の水平方向ｒにおいて）、電界が存在する場合に、上記ドリフト制御領域のこの少なくとも１つの部分のドーパントは、アバランシェ降伏を生じさせることなく、完全にイオン化されることが可能である。
この条件が適合するのは、該半導体部分にあるネットドーパント電荷が、該半導体部分をドリフト領域２から誘電的に絶縁している蓄積誘電体４のこの区域の部分に関して、上記ドリフト制御領域に用いられる半導体材料の絶縁破壊電荷よりも低い場合である。
ドリフト制御領域３は、特に、上記電流フロー方向に対して垂直または水平の方向において、部分的に空乏化されるだけでなく、完全に空乏化され得るように、ドープされていることが可能である。そして、上記ドリフト制御領域、および、ドリフト領域２とドリフト制御領域３との間を上記電流フロー方向に伸びる蓄積誘電体４の部分に存在するネットドーパント電荷の指数は、ドリフト制御領域３に用いられる半導体材料の絶縁破壊電荷よりも低くなる。
図１に示した、両面に沿って上端まで誘電体層４によって区切られているドリフト制御領域のいずれか１つを、以下に説明のために考慮する。さらに、各ドリフト制御領域３が均一にドープされている特定のケースを、以下に説明のために想定する。この特定のケースでは、上記して特定したドーピング条件は、蓄積誘電体４に対する垂直方向ｒにおける、ドリフト制御領域３のイオン化されたドーパント濃度の積分であり、ドリフト制御領域３の全「幅」に渡って、ドリフト制御領域３の半導体材料の絶縁破壊電荷の値の２倍よりも小さいと考えられるということである。半導体材料としてのシリコンでは、上記絶縁破壊電荷は、約１．２×１０12ｅ/ｃｍ2である（ｅは電気素量を指す）。
均一にドープされたドリフト制御領域の一面だけに、誘電体層によってドリフト制御領域から分離されたドリフト領域が隣り合っている、該ドリフト制御領域（詳細に示していない）について考慮するならば、上記誘電体層に対して垂直方向にあるドーパント濃度の積分は、上記絶縁破壊電荷よりも少ないということが、このドリフト制御領域に当てはまる。そして、上記のようなドリフト制御領域は、蓄積誘電体４を介して存在する電界によって、完全に空乏化されることが可能である。
ドリフト制御領域３の上述のドーピング条件は、上記ドリフト制御領域が極めて低濃度にドープされると、誘電体層４の方向におけるドリフト制御領域３では、ドリフト領域２に既に存在する電位に対し依存せずに、ドリフト制御領域３の半導体材料の絶縁破壊電界強度に達する電界を形成することができないということに基づいている。
ドリフト制御領域３は、ドリフト領域２と同一の半導体材料から成ることが可能であり、該ドリフト領域と同一のドーピング濃度を有することが可能である。電流フロー方向に対して水平方向、つまり本実施形態の水平方向ｒでは、上記ドリフト制御領域の寸法は、誘電体４の領域に対するネットドーパント電荷に関して既に特定した条件が満たされるように選択される。
上記蓄積誘電体に沿ったドリフト領域２における電荷キャリアに良好な蓄電効果を実現するために、誘電体４を極めて薄くすることが有効であり、これによって、ドリフト制御領域３内の電界は、可能な限り良好にドリフト領域２をパンチスルーすることが可能になる。この場合、誘電体４の最小厚さは、ドリフト制御領域３とドリフト領域２との間に存在する電位差、および、上記蓄積誘電体の最大許容される持続的な電界強度装荷によって決定される。
ドリフト制御領域３とドリフト領域２との間が、約１００Ｖよりも明らかに少なく、好ましくは５Ｖ〜２０Ｖである典型的な持続性電位差では、熱酸化による二酸化ケイ素を誘電体として用いることによって、誘電体４の最小厚さは、約５００ｎｍ未満、好ましくは約２５ｎｍ〜約１５０ｎｍの典型的な厚さになる。
蓄積誘電体４は、ドリフト領域２からドリフト制御領域３を完全に分離することが可能であり、従ってドリフト制御領域３とドリフト領域２との間に完全に閉じた部分を形成することが可能である。この場合、特に、蓄積誘電体４をいわゆるトンネル誘電体として形成する誘電体層を形成することが可能である。これを、図１の各ドリフト制御領域３のうちの１つに示しており、ドリフト制御領域３の上の誘電体をトンネル誘電体４’として形成している。このトンネル誘電体について、以下にさらに説明する。
上記電流フロー方向、つまり本実施形態では垂直方向ｖにおいて、ドリフト制御領域３は、該電流フロー方向に対して水平方向に、ドリフト制御領域３に隣接して配置されたドリフト領域２の区域と同じドーピング特性を有していることが好ましい。該区域は、ドリフト制御領域３と同じ領域を通って上記電流フロー方向（垂直方向ｖ）に伸びている。
図１による実施形態では、ドリフト制御領域３は、表面１０１の領域内に配置されたセルアレイの格子に適合する。ここでは、各ドリフト制御領域３は、半導体基材１の水平方向における２つの互いに隣り合う各基材領域８間に配置されている。しかしながら、このように、上記セルアレイの格子に適合させることは必ずしも必要ではない。従って、特に、上記セルアレイよりもむしろドリフト制御領域３のために別の格子を選択することも可能である。つまり、特に、ドリフト制御領域３を、基材領域８の下方に配置することも可能である（図示せず）。
図２は、ＭＯＳＦＥＴとして実施される、本発明による素子の典型的なさらなる一実施形態を示す断面図である。該素子は、ドリフト制御領域３が半導体基材１の表面１０１まで伸びている点で、図１による素子とは異なる。本実施形態では、ドリフト制御領域３は、同様に、上記表面の領域において、蓄積誘電体４を形成する誘電体層４またはトンネル誘電体４’に覆われている。
図３は、さらなる典型的な実施形態を示す図である。図３では、蓄積誘電体４を形成する誘電体層は、水平方向においてのみドリフト制御領域３に隣接している。これは、該ドリフト制御領域を覆う誘電体または絶縁体を、ドリフト制御領域３の領域内の半導体基材１の表面に堆積させる場合に可能である。本実施形態では、ドリフト制御領域３は、ゲート誘電体１６によって覆われている。従って、各セルのドリフト制御領域３は、半導体基材１の表面の領域（上記ソース側）において、ゲート電極１５およびソース電極１３から電気的に絶縁されている。
ドリフト制御領域３が上記半導体基材の表面まで伸びている、図２および図３の素子では、選択的に、ドリフト制御領域３を、ドリフト制御領域３に対して相補的にドープされた接続領域３５を介して、および、トンネル誘電体４’を介して、ソース電極１３に接続してもよい。これを、図２の最も右に示したドリフト制御領域３に示している。
図４では、上記ＭＯＳＦＥＴのドリフト領域２内に、補償領域７を設けることが可能である。該補償領域は、個々のセルの基材領域８と同じ伝導型を有するが、これら基材領域よりも低濃度にドープされている。補償領域７は、それぞれ１つの基材領域８に接触していることが好ましい。示した実施形態では、ドリフト領域２の他の領域よりも高濃度にドープされた中間領域２１が、隣接する基材領域８および補償領域７の間のドリフト領域２において、さらに配置されており、該中間領域のドーピングは、補償領域７に対して相補的である。
図４による典型的な一実施形態では、各ドリフト制御領域３が、中間領域２１とドレイン電極１１との間に配置されている。本実施形態では、上記半導体基材において誘電体４に囲まれているドリフト制御領域３の、垂直方向の端部は、中間領域２１と距離を隔てた位置となっている。
図５に示すように、ドリフト制御領域３を囲む誘電体４を有するドリフト制御領域３は、中間領域２１に接するまで伸びるか、または、中間領域２１の中まで伸びていてもよい。この場合、ドリフト制御領域３は、上記半導体基材の表面まで伸びていることも可能である（図示せず）。
図６は、ドリフト制御領域３を有するＭＯＳＦＥＴの典型的なさらなる一実施形態を示す図である。ここでは、上記ドレイン領域に結合された複数の各ドリフト制御領域３は、半導体基材１００において、不均一に水平方向にそれぞれ配置されている。この場合、隣り合う複数の各ドリフト制御領域３間の間隔は、補償領域７の領域に対応する位置において他の領域よりも小さいように選択されている。
図７に示すように、各ドリフト制御領域３は、半導体基材１００の水平方向において、等距離で互いに離間されていることが可能である。
図１〜図７による典型的な各実施形態は、プレーナ型ゲート電極を有するＭＯＳＦＥＴを示す。当然ながら、ドリフト制御領域３を設けるという本発明の原理を、１つのトレンチ内に配置された縦型ゲート電極１５を有するトレンチＭＯＳＦＥＴにも用いることが可能である。この場合、該ドリフト制御領域３は、半導体材料から成り、蓄積誘電体によってドリフト領域２から絶縁されており、誘電体４の部分に対する該ドリフト制御領域のネットドーパント電荷は、絶縁破壊電荷よりも少ない。
図８は、このような、複数の各ドリフト制御領域３を有するトレンチ型ＭＯＳＦＥＴを示す断面図である。この素子の場合、ソース領域９、該ソース領域に対して相補的にドープされた基材領域８、ドリフト領域２、および、高濃度にｎ型ドープされた接続領域またはドレイン領域５が、ソース電極１３からドレイン電極１１まで、互いに直接的に連続して配置されている。
トレンチ型ＭＯＳＦＥＴは、例えば、金属、または、高濃度にドープされた多結晶半導体材料（例えばポリシリコン）から成る導電的なゲート電極１５を有する。該ゲート電極は、例えば半導体酸化物であるゲート誘電体１６によって、半導体基材１００の他の領域から、および、ソース電極１３から、電気的に絶縁されている。
ゲート電極１５は、ソース領域９および基材領域８を介して、上記ドリフト領域の中まで伸びる複数の各トレンチ内にそれぞれ配置されている。
ソース電極１３は、ソース領域９および基材領域８をショートさせて、公知の方法によって、ソース領域８、基材領域９、および、ドリフト領域２によって形成される寄生バイポーラトランジスタを除去するように、形成されていることが好ましい。このために、本実施形態では、ソース電極１３は電極区域１３’を有している。図８の右手部分のトランジスタセルに示したように、電極区域１３’は、ソース領域９を介して垂直方向に、基材領域８の中まで伸びている。
上述の典型的な実施形態のように、ドリフト制御領域３は、高濃度にｎ型ドープされた第１の接続領域３１によって、ドレイン電極１１、従ってドレイン領域５に接続されている。
この場合、各ドリフト制御領域３は、ゲート電極１５を有する複数のトレンチの下に直接配置されて、誘電体４によってドリフト領域２から絶縁されている。この場合、誘電体４を有するドリフト制御領域３は、ゲート電極１５を有する複数のトレンチにまで伸びている。しかしながら、図９に示すように、蓄積誘電体４を有するドリフト制御領域３は、ゲート電極１５を有する複数のトレンチから、距離を隔てて終結していてもよい。
図８および図９による典型的な各実施形態では、各ドリフト制御領域３は、ゲート電極１５とドレイン電極１１との間に配置されているが、選択的または追加的に、水平方向において互いに隣り合う各ゲート電極１５間に配置される、さらなるドリフト制御領域を設けることも可能である。
上記後者の場合では、図１０に示したように、上記蓄積誘電体４は、半導体基材１００のドレイン側表面１０２から、半導体基材１００のソース側表面１０１まで伸びていてもよい。
上記にて示した典型的な実施形態では、ドリフト制御領域３は、ドレイン領域５（正確に言うとドレイン電極１１を介して）、および、ソース領域９（正確に言うとソース電極１３を介して）の両方に接続されている。この場合、ドレイン電極１１への接続は、第１の接続領域３１を介して行われるが、ソース電極１３への接続は、低濃度にｐ型ドープされた第３の接続領域３３および高濃度にｐ型ドープされた第４の接続領域３４を介して行われる。この場合、第４の接続領域３４が、ソース電極１３に接触しているか、または、少なくとも導電的にソース電極１３に接続されている。
図１０では、ドリフト制御領域３は、垂直方向ｖにおいて、ドリフト領域２と同じ領域に渡って伸びていることが可能である。この場合、第３の接続領域３３は、垂直方向ｖにおいて、基材領域８と同じ領域に渡って伸び、第４の接続領域３４は、上記ソース領域と同じ垂直領域に渡って伸び、第１の接続領域３１は、ドレイン領域５と同じ垂直領域に渡って伸びている。
図１０による実施形態では、ドリフト制御領域３は、高濃度にｎ型ドープされた第１の接続領域３１によって、ドレイン電極１１、従ってドレイン領域５に接続されている。ここでは、図１に関連して説明した、ドリフト制御領域３をドレイン領域５に電気的に接続する様々な可能性は、図１０の素子、上述の図２〜図９の素子、および、以下に説明する図１１による素子に適合可能であることに留意されたい。
図１０の右手部分のトランジスタセルのいずれか１つに示したように、基材領域９において、および、部分的にソース領域８において、蓄積誘電体４を形成する誘電体層に隣り合って、高濃度にｐ型ドープされた半導体領域１７を配置することが可能である。
以下ではバイパス領域と呼ぶこの領域１７は、ソース電極１３へのホールにとって極めて低い抵抗率のバイパスを形成し、従って、特に上記パワー半導体素子が「アバランシェ」および「整流」の動作をする場合に、上記セルが早くラッチすることを防止する。この領域１７は、さらに、ドリフト制御領域３によって制御可能なチャネルが、ソース領域９とドリフト領域２との間に存在することを防止する。さらに、半導体領域１７は、ソース電極１３を、基材領域８に低抵抗接続させる。加えて、半導体領域１７は、ソース電極１３を、基材領域８に低抵抗接続させる。
図１１は、ドリフト制御領域３を囲む蓄積誘電体４を有するドリフト制御領域３を形成する結果として生じ得る機械的応力に対する、半導体基材１への悪影響を与える感受性を低減するための可能性を示す図である。このために、誘電体４が各誘電体部分層４ａ、４ｂから形成され、これら２つの誘電体部分層の間には、気体（例えば空気）のような圧縮可能な媒体によって充填された空隙４ｃが存在している。
この場合、誘電体４の各部分層４ａ、４ｂは、ソース側において互いに寄りかかった形状であるか、または、ソース側において一体となって形成されていることが可能である。さらに、部分層４ａ、４ｂと同じ材料から成り得る網状部を、部分層４ａ、４ｂ間を安定させるために部分層４ａ、４ｂ間に設けてもよい。
様々な実施例に基づいて説明した上記ＭＯＳＦＥＴは、好適な駆動電位をゲート電極１５に印加することによって、および、ドレイン領域５とソース領域９との間、または、ドレイン電極１１とソース電極１３との間に、正電圧を印加することによって、オン状態に駆動される。
この場合、ドリフト制御領域３の電位は、ドレイン領域５の電位に従い、ドリフト制御領域３がｐｎ接合部（図１の３２、３１）を介してドレイン領域５に接続されている場合、ドリフト制御領域３の電位は、ドレイン領域５の電位よりも、ｐｎ接合部の順電圧の値だけ低いことが可能である。ドリフト領域２の避けられない電気抵抗によって、ドリフト領域２の電位は、基材領域８の方向に低下する。
結果として、ドリフト制御領域３は、ドリフト領域２よりも高い電位にあり、ドレイン領域５から基材領域８の方向に離れるにつれてこの電位差も増大する。該電位差によって、蓄積誘電体４に隣り合うドリフト領域２内に蓄積領域が生じるという効果があり、該蓄積領域には、電荷キャリア（この場合は電子）が蓄積される。該蓄積領域によって、上記素子のオン抵抗は、従来の素子と比べて低減される。
ゲート電極１５に好適な駆動電位が存在しない場合、および、ドレイン−ソース間に正電圧が存在する場合、上記ＭＯＳＦＥＴは、オフ状態である。従って、ドリフト領域２と基材領域８との間のｐｎ接合部は、逆バイアスを掛けられて、該ｐｎ接合部から上記ドレイン領域までのドリフト領域２内には空間電荷領域が形成される。この場合、存在する逆電圧は、ドリフト領域２において低減される。これはつまり、ドリフト領域２に印加される電圧が、存在する逆電圧に相当することである。
オフ状態の場合も、ドリフト制御領域３の垂直方向において、空間電荷領域が形成される。該空間電荷領域は、ドリフト制御領域３の低濃度ドーピングのために、蓄積誘電体４における電圧降下が、最大値に制限されることから生じる。蓄積誘電体４は、ドリフト制御領域３およびドリフト領域２と共に静電容量を形成し、該静電容量の単位長さ当りＣ’には、以下の式が当てはまる。
Ｃ’＝ε0εr／ｄaccu (１)
この場合、ε0は、フリー空間の誘電率を指し、εrは、用いられる誘電体の相対誘電率を示す。この相対誘電率は、二酸化ケイ素（ＳｉＯ2）の場合には、約４である。
この場合、ε0は、フリー空間の誘電率を指し、εrは、用いられる誘電体の相対誘電率を示す。この相対誘電率は、二酸化ケイ素（ＳｉＯ2）の場合には、約４である。
上記誘電体を通る電圧は、公知の方法で蓄積された電荷に依存する。
Ｕ＝Ｑ’／Ｃ’ (２)
ここでは、Ｑ’は、上記誘電体の部分に対して蓄積された電荷を指す。
ここでは、Ｑ’は、上記誘電体の部分に対して蓄積された電荷を指す。
オフ状態の場合、蓄積誘電体４に存在する電圧Ｕは、ドリフト制御領域３のネットドーパント電荷によって制限される。誘電体の部分に対するドリフト制御領域３のネットドーパント電荷が、絶縁破壊電荷ＱBrよりも少ないとすれば、以下の式が、誘電体４に存在する電圧Ｕに当てはまる。
Ｕ＝（Ｑ’／Ｃ’）≦（ＱBr・ｄaccu／ε0εr） （３）
これによって、蓄積誘電体４に存在する最大電圧は、蓄積誘電体４の厚さｄaccuと共に直線的に上昇し、従って、その絶縁耐力とほぼ同一の強さの第１の近似値まで上昇する。εrが約４であり厚さが１００ｎｍであるＳｉＯ2の最大電圧装荷は、６．８Ｖになり、これは、このような酸化物の許容される連続装荷（約２０Ｖ）よりも著しく少ない。この場合、該絶縁破壊電荷は、約１．２×１０12/ｃｍ2である。
これによって、蓄積誘電体４に存在する最大電圧は、蓄積誘電体４の厚さｄaccuと共に直線的に上昇し、従って、その絶縁耐力とほぼ同一の強さの第１の近似値まで上昇する。εrが約４であり厚さが１００ｎｍであるＳｉＯ2の最大電圧装荷は、６．８Ｖになり、これは、このような酸化物の許容される連続装荷（約２０Ｖ）よりも著しく少ない。この場合、該絶縁破壊電荷は、約１．２×１０12/ｃｍ2である。
従って、オフ状態では、ドリフト制御領域３に、空間電荷領域が形成される。該空間電荷領域の電位プロファイルは、ドリフト領域２の電位プロファイルとは、最大でも、誘電体４に存在してドリフト制御領域３の低濃度ドーピングによって制限される電圧値だけ異なることが可能である。この場合、蓄積誘電体４に存在する電圧は、通常、蓄積誘電体４の絶縁破壊電圧よりも低い。
説明のために、上述の素子内のドリフト制御領域３を、ドリフト領域２と同一の伝導型の領域として示す。しかしながら、この表示とは異なって、ドリフト制御領域３は、ドリフト領域２に対して相補的にドープされた半導体領域として、または、真性半導体領域としてドープされていてもよい。
上述および以下に記載する半導体素子は、ｎ型導電性素子であり、該素子がオン状態に駆動される場合に、ドリフト領域２内に浮遊する大多数の電荷キャリアは、電子である。しかしながら、本発明の原理は、ｎ型導電性素子に限定されるのではなく、ｐ型導電性素子にも適用されることが可能であり、ｐ型導電性素子の半導体領域は、上述のｎ型導電性素子の半導体領域に対して相補的にドープされることが可能である。
図１〜図９および図１１に関連して説明した素子の場合には、ドリフト制御領域３は、ドレイン領域５にのみ接続されている。該素子がオフ状態である場合、ドリフト制御領域３にはホールが蓄積され、このホールは、電子ホール対が熱によって発生した結果として生じるもので、流れ出すことはない。長い時間をかけて、この電荷量は、蓄積誘電体４の最大限許容される電界強度に達し、誘電体４を破壊するまで増大する。
図１に関しては、このような絶縁破壊を、誘電体層４によって回避することが可能である。誘電体層４は、トンネル誘電体４’として実施される蓄積誘電体を部分的に形成する。蓄積誘電体４が絶縁破壊電界強度に達する前であっても、トンネル誘電体４’が絶縁破壊電界強度に達するとすぐに、該トンネル誘電体は、蓄積された電荷キャリアがドリフト領域２内に流れ込むことを可能にする。
好適なトンネル誘電体の実施例は、酸化ケイ素（ＳｉＯ2）または窒化ケイ素（Ｓｉ3Ｎ4）から成る層、または、酸化ケイ素と窒化ケイ素とから成る多層構造の層を含んでよい。シリコン、酸素、および、窒素から成る混合誘電体であってもよい。例えば、典型的なトンネル電界強度は、１Ｖ／ｎｍ〜２Ｖ／ｎｍの範囲内である。１３ｎｍの厚さを有するトンネル酸化物４’では、これによって、最大電圧１３Ｖ〜２６Ｖになる。この電圧は、通常のオフ状態での動作中に誘電体４に存在する電圧よりも高く、そして、１００ｎｍの厚さを有する酸化ケイ素から成る誘電体４によって、問題無く耐えられる。
図１に示した典型的な実施形態の場合には、上記トンネル誘電体は、ドリフト制御領域３の上端部に配置されている。特に有効な点は、蓄積されたホールが上記素子をスイッチオン状態にすることを促進することである。なぜなら、該ホールは、ドリフト領域２と上記ドレイン領域の電位間の差が上記トンネル電圧値よりも下がるまで、ドリフト領域２内に蓄積領域を生成することを促進するからである。余分のホールは、その後、ドリフト制御領域３から、ドレイン領域５またはドレイン電極１１の方向に向かって流れ出る。
図２の、ドリフト制御領域３とソース電極１３との間に配置されたトンネル誘電体４’も、熱電荷キャリア生成によって生成される漏れ電流を排出するために機能する。ドリフト制御領域３と相補的にドープされた中間領域３５との間のｐｎ接合部は、ドリフト制御領域３と上記ソース電極との間に存在する逆電圧を吸収する。上記トンネル誘電体は、ソース領域９に隣り合ってもよい（図示せず）。
図１２は、ｎ型導電性トレンチＭＯＳＦＥＴとして実施される、本発明による素子の典型的なさらなる一実施形態を示す断面図である。同一の多数の上記素子のトランジスタセルのうちの１つのセルが、側面断面図に示されている。該素子は、従来の縦型トレンチＭＯＳＦＥＴ２０の素子構造を有し、ソース領域９、基材領域８、ドリフト領域２、ドレイン領域５、および、トレンチ内に配置されたゲート電極１５を有する。ここでは、ソース電極１３はソース領域９に接触しており、ドレイン電極１１はドレイン領域５に接触している。
この場合、ｐ型ドープされた基材領域８は、高濃度ｐ型ドープされたバイパス領域１７を介して、ソース電極１３に接続されており、該ソース電極は、極めて低い抵抗率のバイパスを、ソース領域９へのホールに形成し、従って、特に上記パワー半導体素子が「アバランシェ」および「整流」である動作の場合に、該セルが早期にラッチすることを防止する。この領域１７は、さらに、ドリフト制御領域３によって制御可能なチャネルが、ソース領域９とドリフト領域２との間に存在することを防止する。
ドリフト領域２に隣り合って、ドリフト制御領域３が配置され、該ドリフト制御領域は、高濃度ｎ型ドープされた第１の接続領域３１によって、裏面側のドレイン電極１１に接続されている。この素子では、ドリフト制御領域３は、垂直方向に、半導体基材１のほぼ表面まで伸びており、従って、部分的に基材領域８に対し隣り合って配置されている。上記表面の方向では、ドリフト制御領域３に、高濃度ｎ型ドープされたさらなる接続領域１３３が隣り合っており、半導体基材１００上に配置された第４の電極１９は、該接続領域に接触している。本実施形態では、該第４の電極１９は、ソース電極１３から分離されている。
ドリフト制御領域３は、第１の接続領域３１およびさらなる接続領域１３３と共に、接合型電界効果トランジスタ（ＪＦＥＴ）を形成し、そのゲートは、基材領域８またはバイパス領域１７を示している。この接合型電界効果トランジスタ３１、３、１３３は、基材領域８の十分に高い負電位によって、スイッチをオフされることが可能である。従来のｎ型チャネルＪＦＥＴでは、ｐ型ドープされたゲートとｎ型ドープされたチャネル領域との間には、誘電体が配置されていない。しかしながら、ここに示す誘電体４が、ピンチオフ効果を妨げることはない。
ドリフト制御領域３内のドーパント濃度は、極めて低いことが可能であり、例えば約１０14ｃｍ-3であってもよい。従って、接合型電界効果トランジスタ３１、３、１３３のピンチオフは、基材領域８とドリフト制御領域３との間の電圧差が数ボルトの場合に、既に生じている。
説明した素子では、ドリフト制御領域３は、第１のダイオード４１を介して、ソース領域９またはソース電極１３に接続されている。この場合、該ダイオード４１のアノード４１ａは、ソース電極１３を介して、ソース領域９に導電的に接続されており、カソード４１ｂは、第４の電極１９を介して、ドリフト制御領域３または接合型電界効果トランジスタ３１、３、１３３に導電的に接続されている。上記漏れ電流に関して、ダイオード４１に厳しい要件を課す必要はない。なぜなら、上記ＭＯＳＦＥＴがオフ状態である場合に、接合型電界効果トランジスタ３１、３、１３３はスイッチが切られており、ここから電流が流れ出すことは不可能であるので、第１のダイオード４１が高い漏れ電流を有することは重要ではない。
第１のダイオード４１は、外部の素子として実現されるか、または、例えばモノリシック構造的に、または、ポリシリコンダイオードとして、上記半導体基材内に組み込むことが可能である。さらに、第１のダイオード４１の代わりに、高抵抗性の抵抗、または、ダイオードとして接続されているトランジスタを用いることも可能である。
図１２は、全素子の一部または１つのセルだけを示していることに、留意されたい。左手側には、該一部に隣接して、まず、さらなるトレンチＭＯＳＦＥＴ構造（図示せず）に続く、誘電体４のさらなる一部が存在している。図示したＭＯＳＦＥＴ構造およびさらなるＭＯＳＦＥＴ構造は、垂直方向ｖに伸びる対称面および、図示された上記対称面に対し直交する面に対し、互いに鏡面対称的に形成されている
図示した素子の機能を、以下に説明する。ドレイン電極１１とソース電極１３との間に正動作電圧が存在し、ゲート電極１５に好適な駆動電位が存在するならば、該素子はオン状態にある。該素子がオン状態に駆動される場合には、ドレインとソースとの間の電圧降下は、ダイオード４１の逆電圧よりも低いために、ダイオード４１はオフ状態であり、ドリフト制御領域３の電位は、該ドレインの電位にほぼ相当する。
図示した素子の機能を、以下に説明する。ドレイン電極１１とソース電極１３との間に正動作電圧が存在し、ゲート電極１５に好適な駆動電位が存在するならば、該素子はオン状態にある。該素子がオン状態に駆動される場合には、ドレインとソースとの間の電圧降下は、ダイオード４１の逆電圧よりも低いために、ダイオード４１はオフ状態であり、ドリフト制御領域３の電位は、該ドレインの電位にほぼ相当する。
上記ＭＯＳＦＥＴ構造の領域では、上記動作電圧は、ドリフト領域２の経路での電圧まで下降し、これによって、上記ドリフト領域２の経路内の電位は、ドレイン領域５から離れるにつれて減少し、ドリフト制御領域３とドリフト領域２との間の電圧は、ドレイン領域５から離れるにつれて同じだけ増加する。ドリフト領域２の電位に対するドリフト制御領域３の正電位によって、誘電体４に沿ったドリフト領域２内に、電荷キャリア（本実施例では電子）を蓄積することができる。これによって、上記素子のオン抵抗を低減することが可能である。
上記素子が、好適な方法によって駆動されるゲート電極１５によってオフ状態であるならば、ｐｎ接合部から始まるドリフト領域２では、空間電荷領域が拡大し、ドリフト領域２の経路電圧は上昇する。この場合、まず、ドレイン領域５またはドレイン電極１１の電位が、遮断ダイオード４１によって、ドリフト制御領域３の電位に従う。ドリフト制御領域３の電位が上昇するにつれて、ドリフト制御領域３、誘電体４、および、基材領域４によって形成された接合型ＦＥＴは、徐々にピンチオフされて、完全にオフ状態になり、上記基材領域に隣接するこの領域において、基材領域８の電位から上記接合型ＦＥＴの逆電圧値だけ異なる値を持続する。この場合、上記ドリフト制御領域の上部領域において形成される接合型ＦＥＴは、上記ドレイン電位がさらに上昇するにつれて、高すぎる電圧から上記ダイオード４１を保護する。ここでは、上記接合型ＦＥＴを完全にピンチオフするための電圧は、ダイオード４１の絶縁破壊電圧よりも低くなるように設定される。
上記ドレイン電位がさらに上昇するのに伴い、ドリフト制御領域３の電圧降下は、下部領域において、つまり、高濃度にドープされた接続領域３１と基材領域８との間の領域において、ドリフト領域２の電圧降下に応じて上昇し、ドリフト制御領域３において電圧が上昇するにつれて、空間電荷領域が、高濃度にドープされた接続領域３１の方向にさらに拡大する。
この場合、ドリフト制御領域３において広がっている空間電荷領域、および、ドリフト領域２において広がっている空間電荷領域は、ドリフト制御領域３とドリフト領域２との間の蓄積誘電体４に存在する最大電圧を制限する。ドリフト領域２のドーピングとドリフト制御領域３のドーピングとが同一であるとすれば、または、上記電流フロー方向におけるドーピング特性が同一であるとすれば、該電圧は、ほぼ上記接合ＦＥＴのターンオフ電圧の範囲内にあって、通常数ボルトであり、その結果、蓄積誘電体４は、高電圧装荷の対象にはならず、これに応じて薄く設計することが可能である。
薄い誘電体４は、上記素子がオン状態に駆動される場合に、ドリフト領域２内に電荷キャリアを蓄積することに関しても利点を有する。ドリフト制御領域３とドリフト領域２との間の一定の電位差において、誘電体４が薄ければ薄いほど、この蓄積動作はより良好になる。
図１２による配置の利点は、上記素子の上記各接続電極またはドレイン電極１１と各ソース電極１３との間の電流経路は、ダイオード４１を介して存在し、該ダイオードを介して、ドリフト制御領域３内に熱によって生成された電流経路電荷キャリアが流れ出すので、オフ状態の場合には、ドリフト制御領域３内、または、誘電体４では、上述の望ましくない電荷キャリアの蓄積は生じない。
図１３および図１４は、従来のＭＯＳＦＥＴの電子分布と、図１２によるＭＯＳＦＥＴの電子分布とを比較する図であり、いずれの場合にも、ＭＯＳＦＥＴは、オン状態に駆動されて、ゲート電圧は１０Ｖであり、ドレイン電圧およびソース電圧はどちらも同様に１０Ｖである。図１３が従来のＭＯＳＦＥＴの電子分布を示す図であり、図１４が、図１２のＭＯＳＦＥＴの電子分布を示す図である。
これらの各図に示した各数値は、各領域における、ｃｍ3当りの電子の電子濃度を特定するものである。
この場合、図１４による本発明の素子では、対応する図１３による従来の素子のドリフト領域の電子濃度よりも、少なくとも２オーダー高い電子濃度を有する領域が、蓄積誘電体４に隣接するドリフト領域２の領域内に、該ドリフト領域のほぼ全長に渡って形成されていることが認められ得る。この電子濃度が高いことは、上記ドリフト制御領域の電位のためである。該ドリフト制御領域は、電子濃度が上昇し、該ドリフト領域の電位よりも電位が高い、ドリフト領域２の領域に隣り合っている。
図１５は、ＭＯＳＦＥＴのドレイン−ソース電流ＩDSのプロファイルを、ドレイン−ソース電圧ＵDSの関数として示す各特性曲線５８、５９を示すグラフである。図１２による本発明のＭＯＳＦＥＴの対応する特性曲線５８と、従来技術によるＭＯＳＦＥＴを示す該特性曲線５９とを比較した。
ここで認められるのは、本発明によるＭＯＳＦＥＴの場合の電流フローのために得られる断面図が、上記ドリフト制御領域に必要とされる空間のために、従来技術によるＭＯＳＦＥＴの断面領域と比べて著しく低減されるにもかかわらず、本発明によるＭＯＳＦＥＴの負荷電流ＩDSは、従来技術によるＭＯＳＦＥＴのドレイン−ソース電流ＩDSよりも高いという点（ドレイン−ソース電圧が４Ｖの場合は４倍だけ高く、ドレイン−ソース電圧が１０Ｖの場合は７倍だけ高い）である。
図１６は、トレンチＭＯＳＦＥＴを示す図であり、該トレンチＭＯＳＦＥＴは、図１２によるＭＯＳＦＥＴと、ドリフト制御領域３が、低濃度にｐ型ドープされた第３の接続領域３３、および、高濃度にｐ型ドープされた第４の接続領域３４を介して、第４の電極１９に接続されているという点が異なっている。より高濃度にドープされた領域３４、および、より低濃度にドープされた領域３３を有する、ｐ型ドープされた接続領域の２段式構成は、この場合任意により選択できる。ここでは、より高濃度にドープされた領域３４の目的は、実質的に、接続電極１９を、ドリフト制御領域３とｐｎ接合部を形成している、より低濃度にｐ型ドープされた領域３３に低抵抗接続させることである。
上記素子は、オン状態において、図１２に関連して説明した素子に対応して機能し、図１６による素子の場合には、ドリフト制御領域３とｐ型ドープされた各領域３３、３４との間に形成されたｐｎ接合部が、既に、該ドリフト制御領域の電位を、上記ソース電位よりも、つまり、ソース電極１３の電位よりも上昇させることが可能である。
さらに、上記ＭＯＳＦＥＴがオフ状態にあり、該ドレイン電極１１とソース電極１３との間、または、上記ＭＯＳＦＥＴ構造のドリフト領域２の経路には、数１０Ｖの電圧または数１００Ｖの電圧が存在することと、ソース電極１３が、例えば０Ｖである基準電位にあることとが想定され得る。
第４の電極１９における電位は、その後、最大でも、第１のダイオード４１の凡その絶縁破壊電圧値（例えば＋１５Ｖ）だけ該基準電位よりも高くなる。上記逆電圧の残り、つまり上記ドレイン電位と第４の電極１９の電位との間の差は、実質的には、低濃度にドープされたドリフト制御領域３によって受け入れられ、該低濃度にドープされたドリフト制御領域では、該ドリフト制御領域とｐ型ドープされた各領域３３、３４との間のｐｎ接合部から、空間電荷領域が形成される。
この場合、ドリフト領域２内に広がる空間電荷領域、および、ドリフト制御領域３内に広がる空間電荷領域は、オフ状態の場合に、蓄積誘電体４に存在する電圧を制限する。なぜなら、該空間電荷領域の領域の蓄積誘電体４には、蓄積物も、逆転層も形成されないからである。
ドリフト領域２のドーピングとドリフト制御領域３のドーピングとが同一であり、電流フロー方向における、基材領域８とドリフト領域２との間のｐｎ接合部、および、ｐ型領域３３とドリフト制御領域３との間のｐｎ接合部が、同じレベルであるとするならば、この電圧は、最大限でも、ダイオード４１の逆電圧に相当する。このダイオード４１によって、ｐ型領域３３は、オフ状態の場合の基材領域よりも、高い電位にある。
ドリフト領域２のドーピングとドリフト制御領域３のドーピングとは、異なっていてもよく、上記蓄積誘電体の電圧装荷は、これら２つの領域の個々のドーピングよりも大きいことが可能である。
この場合、最大許容逆電圧の場合に、ドリフト制御領域３内にアバランシェ降伏が生じず、ドリフト制御領域３では、空間電荷領域が電流フロー方向に広がって、電界強度素子から電流フロー方向および該電流フロー方向に対して直交する方向に形成された電界が、上記半導体材料の絶縁破壊電界強度を超えないよう、ドリフト制御領域３のドーピングは、ドリフト領域２内のドーピング条件、蓄積誘電体４の絶縁耐力、および、上記素子の所望の絶縁耐力に適合している必要がある。
基材領域８に隣り合って配置されたｐ型ドープされた各半導体領域３３、３４、および、ドリフト制御領域３の上の高濃度にドープされたショート回路領域１７は、オフ状態における素子では（つまり、これらの各領域３３、３４の電位が、基材領域８の電位よりも、ダイオード４１の絶縁破壊電圧値だけ高い場合に）、ｐ型ドープされた領域では、ホールが誘電体４の領域内に蓄積される。
オフ状態にある素子によって、上記構造のこの部分は、該ダイオードの絶縁破壊電圧に荷電された静電容量に相当する。以下では、該静電容量をストレージ静電容量と呼ぶ。この素子の場合、ダイオード４１は、任意により設けてもよいことに留意されたい。このダイオード４１は、上記素子がオフ状態の場合に、ドリフト制御領域３内の電荷蓄積を促進するので、オン状態に駆動する場合にも、より少ない電荷を供給するだけでよい。
上記ＭＯＳＦＥＴのスイッチをオンする場合に、基材領域８に近接したドリフト領域２の領域は、第１のダイオード４１の絶縁破壊電圧よりも低い電位に急降下する。結果として、ホールが、上部領域、つまり第４の電極１９に近接したドリフト制御領域３の領域から抽出され、さらに下に、つまりドレイン電極１１の方向にある領域内に移動する。これらホールは、誘電体４の反対側、つまりドリフト領域２のドリフト制御領域３に面した側面上に、電子の蓄積を生じさせる。従って、該電荷は、ストレージ静電容量から、より深部に位置された「蓄積静電容量」に移る。
ｎ型ドープされた第１の接続領域３１は、ｐ型ドープされた第２の接続領域３２と共に、上記ホールが、オン状態の間に、ドリフト制御領域３から、ドレイン領域５またはドレイン接続部１１まで流れ出すことを防止している。ドリフト領域２は、高濃度にｎ型ドープされた接続領域３１のドリフト領域２に面した側の、１つのホールチャネル用の制御電極とみなされ得る。ドリフト制御領域３内に必要とされるホールの蓄積を維持するために、該ホールチャネルの形成は、必ず防止される必要がある。
該チャネルの閾値電圧の大きさを増大させるために、高濃度にｎ型ドープされた接続領域３１内のドナー濃度を、これに応じて高くすること、または、誘電体２の厚さを接続領域３１（図示せず）のレベルにまで局所的に増加させることが好ましい。
本実施形態では、第１の接続領域３１のドナー濃度は、水平方向の誘電体４に直接的に隣り合う領域において、特に高く選択することで十分である。これによって、ホールチャネルの形成は回避される。つまり、接続領域３１の残りの領域では、より低いドーピングが選択されていてもよい。この場合、接続領域３１のドーピング濃度は、誘電体４に隣り合う領域において、垂直方向に、接続領域３１の全幅に渡って増大するのではなく、むしろ部分的に増大するだけで十分であろう。
ドリフト領域２における、ドリフト制御領域３に面した側に電子蓄積チャネルを形成して、オン状態の損失を低減させるためのホール電荷は、対応した寸法の各接続領域３１、３２によって、大部分は維持される。第１のダイオード４１の漏れ電流によって、および、誘電体４に沿った層３１を流れる閾値下電流によって、比較的小さな部分だけが失われる。
熱によって生成された電子が、オフ状態の間に、ドリフト制御領域３から、第１の接続領域３１および第２の接続領域３２を有する構成を介して、流れ出すことが可能である。
従って、図１６による素子の場合には、ドリフト制御領域３内のオン状態の素子に必要とされるホールは、下部の（ドリフト領域２に対向する）ｎ型ドープされた「蓄積領域」と上部のｐ型ドープされた「蓄電領域」３３、３４との間においてのみシフトし、その結果、ここでは電荷シフトのみが行われ、スイッチをオンする各動作の度毎に、上記素子のドレイン−ソース電流から上記ホールを供給する必要はない。従って、上記素子のスイッチング損失は最小化される。
図１６に示したストレージ静電容量は、必ずしも完全に半導体基材１００の一部である必要はない。従って、基材領域８と、ｐ型ドープされた各領域３３、３４と、上記誘電体とによって形成されたストレージ静電容量に追加的に、上記半導体基材の外側に配置される、さらなる静電容量が存在していてもよい。
このような追加的な静電容量５０を有する構造を、図１７Ａに示す。ここでは、該静電容量を、概略的にキャパシタとして示し、以下では外部静電容量と呼ぶ。該外部静電容量を、任意の所望の方法によって、上記半導体基材内または上記半導体基材外に、実現することが可能である。このさらなる静電容量５０は、ソース電極１３と第４の電極３４との間に接続され、従って、ドリフト制御領域３とソース領域９との間に接続されている。
本実施形態では、ドリフト制御領域３に対して相補的にドープされた各接続領域３３、３４が、ドリフト制御領域３と第４の接続電極１９との間に配置されており、これら各接続領域は、内部ストレージ静電容量を形成している。図１２による素子に応じた外部静電容量５０が存在する場合に、これらの蓄電性を有するｐ型ドープされた各接続領域３３、３４を、高濃度にｎ型ドープされた接続領域３３（図示せず）と置き換えることが可能である。ｐ型ドープされた各接続領域３３、３４についての利点は、それらの漏れ電流特性がより好適な（少ない）点である。
従来の素子と比べて改善された上記素子のオン状態損失を最大限利用することを可能にするためには、上記ストレージ静電容量（図１６の内部静電容量であっても、または、図１７Ａの内部および外部静電容量であっても）が、上記素子のスイッチがオンされる場合に確実に充電され、漏れ電流によって失われた電荷が、その後に再び供給される必要がある。
上記必要性は、図１７Ａを参照して、第２のダイオード４２を、ゲート電極１５とドリフト制御領域３との間に接続して設けることにより実現することが可能である。この場合、ダイオード４２のアノード４２ａはゲート電極１５に接続されており、カソード４２ｂは、ソース電極１３から離れた側の外部静電容量の接続部である第４の電極１９に接続されている。スイッチがオンされている間にドリフト制御領域３においてシフトされた、ホールの形の電荷が、十分な量で維持されるために、上記ドリフト制御領域の上方のｐ型ドープされた領域３４は、十分に高濃度のドーピング濃度を有している必要がある。
これに応じて、図１２の素子の場合にも、外部静電容量５０および第２のダイオード４２を設けてもよい。これらについては、図１２では、破線によって示されている。
上記ＭＯＳＦＥＴのスイッチが最初にオンされる場合には、図１２および図１７Ａ、１７Ｂの素子の場合に内部静電容量および／または外部静電容量によって形成されるストレージ静電容量は、上記ゲート回路から第２のダイオード４２を介して荷電される。ただし、ドリフト制御領域３からの熱による逆電流によって既に荷電されていない場合は除く。上記ＭＯＳＦＥＴのスイッチがオン状態の場合では、失われたホールが、その後すぐに上記ゲート回路から供給される。ストレージ静電容量と蓄積静電容量とが動的に（ダイナミックに）電荷逆転する間に、安定状態では、外部の制御接続部、つまりゲート電極１５からは、電流が流れないか、または、極めて少しの電流しか流れない。
ドレイン電位がドリフト制御領域３の電位よりも下がる場合に、上記ストレージ静電容量が、ドレイン領域５に向かって放電しないように、ドリフト制御領域３とドレイン電極１１との間に、ｐｎ接合部を設けてもよい。該ｐｎ接合部は、図１７Ａによる素子の場合、ドリフト制御領域３に隣り合うｎ型ドープされた第１の接続領域３１と、ドレイン電極１１に隣り合う、より低濃度にｐ型ドープされた第２の接続領域３２とによって形成されている。
上述の素子が適切に機能するためには、第１の接続領域３１および第２の接続領域３２によって形成されたダイオードは、逆電圧を有する必要がある。該逆電圧は、上記素子をオン状態に駆動するために、ゲートとソースとの間に印加される最大許容ゲート電圧よりも高い。
図１７Ｂは、図１７Ａに対して変形された素子を示す断面図である。該素子では、ドリフト制御領域３は、任意により高濃度にドープされた第１の接続領域３１と、トンネル誘電体４’とを介してドレイン電極１１に接続されている。この第１の接続領域３１のドーピングは、ドレイン領域５のドーピングに対応した、例えば同等なものであってもよい。
オン状態の場合には、トンネル誘電体４’は、ドリフト制御領域３内に蓄積された複数のホールが、ドレイン電極１１に向かって流れ出さないように防止しており、オフ状態の場合には、該トンネル誘電体は、熱によって生成された漏れ電流がドレイン電極１１に向かって流れ出すことを可能にする。この場合、トンネル誘電体４’の絶縁耐力は、単に、該トンネル誘電体が上記ゲート電圧を遮断することができる程度にて高いものである必要がある。
図１７Ｂによる素子の場合には、トンネル誘電体４’の上に、単結晶半導体材料が配置されている。上記トンネル誘電体上にエピタキシャル法を用いて上記半導体材料を成長させることによって、このような素子を形成してもよい。この場合、ドレイン領域５は、トンネル酸化物が堆積され、その上にさらにエピタキシャル層が成長している基板を示す。この場合（図１７Ｂの素子とは異なり）、トンネル誘電体４’は、ドリフト制御領域３と高濃度にｎ型ドープされたドレイン領域５との間に配置される（図示せず）。
図１８は、ドレイン領域５の方向における（ホール）ストレージ静電容量の放電を防止できる、他の可能性を示す断面図である。ここでは、ドリフト制御領域３は、高濃度にドープされた接続領域を介して、第２の電極１２に接続されており、該第２の電極は、ドレイン電極１１から分離されている。これら２つの各電極１１、１２間を、第３のダイオード４３が接続している。該第３のダイオードは、外部の素子として実現されることが可能であり、該第３のダイオードのアノード４３ａは、ドレイン電極１１に接続され、該第３のダイオードのカソード４３ｂは、第２の電極１２に接続されている。この第３のダイオード４３によって、上記蓄積静電容量がドレイン領域５に向かって放電されることは防止される。この場合、第３のダイオード４３の遮断能力（耐電圧）は、上記ＭＯＳＦＥＴのスイッチをオンにするための最大ゲート電圧よりも高い必要があり、蓄積誘電体４を通過可能な電位差よりも低くてもよい。
最初に、上記ＭＯＳＦＥＴがスイッチオンされる場合、ドリフト制御領域３は、上記ゲート回路から、例えば１０Ｖの最大ゲート電圧まで荷電される。上記ＭＯＳＦＥＴがスイッチオフされる場合、この電荷は、上記蓄積静電容量から上記ストレージ静電容量までシフトされる。この場合、該ストレージ静電容量は、第２のダイオード４２の逆電圧（例えば１５Ｖ）を超えないような大きさに選択されている必要がある。該ストレージ静電容量は、ドリフト制御領域３とドリフト領域２との間の蓄積静電容量の２〜３倍であることが好ましく、各接続領域３３、３４およびバイパス領域１７によって形成された内部静電容量の合計、または、任意の外部蓄積静電容量５０をさらに加えた合計であってもよい。
外部ストレージ静電容量５０を上記素子の外側に設ける代わりに、このような静電容量を、例えば半導体基材１００のような素子内に組み込んでもよい。特に、より高い誘電率を有する誘電体４によって、および／または、ホールのバイパス領域１７と誘電体４（図示せず）との間の接合部を拡大させることによって、上記ストレージ静電容量をバイパス領域１７に向かって増大させることが可能である。
図１８による素子の場合には、原則的に、第１のダイオード４１を省いてもよい。しかしながら、生じ得る余分な電荷が、上記ストレージ静電容量から上記ゲート回路内に流れ出すことが起こり得る。このような余分な電荷が生じるのは、特に、比較的長くオフ状態が続いている間に、該ストレージ静電容量が、上記ドリフト制御領域３からの漏れ電流によって、第２のダイオード４２の逆電圧まで充電される場合である。
上述の図とは異なり、ドリフト制御領域３を、ドリフト領域２に対して相補的にドーピングすることも可能である。つまり、図１８による実施形態では、ｐ型ドープされたドリフト制御領域３を設けることが可能である。上記素子をオフ状態にする場合には、ドリフト制御領域３と接続領域３１との間のｐｎ接合部から半導体基材１００の表面側の方向に向かうドリフト制御領域３において、空間電荷領域が広がると同時に、基材領域８とドリフト領域２との間のｐｎ接合部から上記裏面側の方向に向かうドリフト領域２において、空間電荷領域が広がる。
異なる方向から広がるこれらの空間電荷領域は、上記蓄積誘電体に電圧降下をもたらす。該電圧降下によって、空間電荷領域は、この素子の場合、水平方向にドリフト領域２およびドリフト制御領域３に広がるという利点を有する。つまり、これによって、補償効果が生じ、ドリフト領域２は、同じ絶縁耐力のために、より高濃度の基本ドーピング濃度を有することが可能になる。
ドリフト領域２のドーピング濃度、および、ドリフト領域２と同一のドーピング型のドリフト制御領域３のドーピング濃度は、例えば１０14ｃｍ-3のオーダーの領域内にあるが、ドリフト領域２と、ドリフト制御領域３とドーピング型が相補的（つまり互いに逆）の場合は、ドリフト領域２とドリフト制御領域３との各ドーピング濃度については、１０15ｃｍ-3〜１０16ｃｍ-3の範囲内が可能である。
図１９は、ドリフト制御領域３をドレイン領域５にリンクするためのさらに他の可能性を示す断面図である。この場合、ドリフト制御領域３は、ドレイン電極１１を介さずに、互いに相補的にドープされている各接続領域３１、３２を直接介して、ドレイン領域５に接続されている。これは、蓄積誘電体４を形成している誘電体層が、ドレイン電極５から距離を隔てた位置から始まり、ドレイン領域５が、水平方向にドリフト制御領域３の下方まで伸びていることによって実現されている。
半導体素子の場合、特にパワー半導体素子の場合によくあるように、複数の個々のセル（ここでは、複数のＭＯＳＦＥＴセル）は、同一の半導体基板内に配置されて、互いに並列接続されていることが可能である。本発明による素子の場合には、該素子の互いに隣り合う２つの各セルは、その間に設けられた共通のドリフト制御領域３を用いている。
パワー半導体素子の各負荷接続部間に存在する電圧を検出するために、容量性分圧器を該パワー素子の各負荷接続部間に接続させて、該容量性分圧器における電圧信号を引き出すことが知られている。この場合、該電圧信号の値は、存在する負荷経路電圧に依存している。
上記各実施形態に基づいて説明した本発明によるパワー半導体素子では、このような容量性分圧器は、既に、負荷経路に並列（ここではドレイン−ソース経路に並列）に接続されている。この素子の場合には、第１の静電容量が、ドリフト領域２およびドリフト制御領域３によって形成されており、これらドリフト領域２およびドリフト制御領域３は、蓄積誘電体４によって互いに分離されている。
該静電容量は、図１９に概略的に示されている。この場合、該静電容量の１つの接続部が、ドレイン領域５に接続されている。ソース領域９に接続されている静電容量は、図１９では外部素子として示される静電容量５０であるか、または、高濃度にドープされた接続領域３４、基材領域８の高濃度にドープされた接続領域１７、および、その中間にある誘電体によって形成された内部静電容量であるかのいずれかである。
これら２つの静電容量によって形成された上記容量性分圧器のセンタータップは、ドリフト制御領域３の接続電極１９を形成している。結果的に、上記パワー半導体素子の負荷経路電圧に関連する信号は、ドリフト制御領域３のこの接続部１９において直接引き出され得る。
上記負荷経路電圧の値を評価するために、この接続部１９における電位の絶対値を評価することも可能である。しかしながら、この接続部１９における電位の動的挙動を評価してもよい。ここでは、該電位の上昇は、該負荷経路電圧の上昇に対応し、該電位の下降は、該負荷経路電圧の下降に対応している。
図２０は、図１９に示した縦型パワー素子の一変形例を示す断面図である。該素子の場合には、ドリフト領域２と同じ伝導型であると共に、ドリフト領域２よりも高濃度にドープされた中間領域２２が、基材領域８とドリフト領域２との間の存在している。この中間領域２２は、ゲート誘電体１６から蓄積誘電体４まで、半導体基材１００の水平方向ｒに伸びている。
この中間領域２２の目的は、上記素子がオン状態に駆動される場合に、ゲート誘電体１６に沿った基材領域８内に形成される反転チャネルと、蓄積誘電体４に沿ったドリフト領域２内に形成される蓄積チャネルとの間の横の伝導率を上昇させるか、または、該半導体基材の水平方向ｒにおいて該蓄積チャネルに距離を隔てて配置された該反転チャネル間の電気抵抗を低減することである。
ソース領域９とドレイン領域５との間の素子を通る電荷キャリアの経路を、図２０では破線によって示した。中間領域２２のドーピング濃度は、例えば１０15ｃｍ-3と１０17ｃｍ-3との間の範囲内にあり、従って、ドリフト領域２のドーピング濃度よりも１オーダーから２オーダー多い。
ドリフト領域２のドーピング濃度を同一に維持して、より高濃度にドープされた中間領域２２を設けたことによって、基材領域８とドレイン領域５との間のドーパント原子の数は増加し、基本的には、該素子の絶縁耐力は減少する。このような絶縁耐力の減少を回避するために、より高濃度にドープされた中間領域２２を設ける場合には、ドリフト領域２のドーピング濃度を低減することが可能である。
より高濃度にドープされた中間領域２２を設ける場合に、上記絶縁耐力の減少を回避するために、図２１では、ドリフト領域２のドーピング濃度を低減させる代わりに、または上記低減に加えて、フィールド電極２３を設けることが可能である。
該フィールド電極は、より高濃度にドープされた中間層２２に対して隣り合って配置され、誘電体層２４によって、中間領域２２およびドリフト領域２から、誘電的に絶縁されている。図示した典型的な実施形態では、フィールド電極２３は、半導体基材１００の垂直方向ｖにおいて、ゲート電極１５に対し、直接的に、隣り合って配置されている。フィールド電極２３は、例えば、ソース電極１３、従って上記半導体素子のソース電位に電気的に接続されている。
このフィールド電極２３の目的は、該半導体素子をオフ状態にする場合、つまり、基材領域８とより高濃度にドープされた中間領域２２との間のｐｎ接合部から空間電荷領域が形成される場合に、中間領域２２内に存在するドーパント電荷の少なくとも一部を補償することである。従って、上記素子が同一の絶縁耐力を有する場合に、中間領域２２は、フィールド電極２３を備えていない素子と比べると、より高濃度にドープされ得る。
図２０および図２１による素子の場合には、ドリフト制御領域３は、既に説明した各接続領域３１、３２を介して、ドレイン領域５に接続され、同じく既に説明した各接続領域３３、３４を介して、接続電極１９に接続されている。当然ながら、該ドリフト制御領域は、図１２、図１７、および、図１８に関する説明に従って、ドレイン領域５および接続電極１９に接続されていてもよいことに留意されたい。
図２２は、図２０および図２１に示した素子を、図２０および図２１のＩ−Ｉ線の矢視断面によって切断した断面図である。これらの素子の場合には、ゲート電極１５は、半導体基材１００の水平方向において、ドリフト制御領域３にほぼ平行に伸びている。これらの素子の場合には、図２０および図２１に示した、より高濃度にドープされた中間領域２２は、ゲート電極１５に沿った反転チャネルと蓄積誘電体４に沿った蓄積チャネルとの間の横断方向の伝導率を上昇させる。
図２３Ａは、図２０および図２１の素子に対して変形された素子を、Ｉ−Ｉ線の矢視断面に対応する断面に示す断面図である。図２３Ｂは、上記素子を、図２３Ａに示したII−II線の矢視断面で切断した断面図を示す。上記素子では、各ゲート電極１５、またはゲート電極１５の各部と、各基材領域または基材領域８の各部とが、２つの各ドリフト制御領域３間に交互に配置されている。
図２３Ａの断面図は、高濃度にドープされた接続領域１７およびソース領域９を示し、基材領域８は、ここでは、この接続領域１７およびソース領域９よりも下方に配置されている。ゲート電極１５は、ゲート誘電体１６によって該基材領域から絶縁されており、さらに、誘電体層によって、ドリフト制御領域３から絶縁されている。ゲート電極１５をドリフト制御領域３から絶縁する、ゲート誘電体１６、蓄積誘電体４、および、誘電体２５は、ここでは、同一の材料から形成しても、または、同一の誘電体特性を有する材料から形成してもよい。
図２３Ａおよび図２３Ｂに関連して図示した素子において、該素子がオン状態に駆動される場合には、基材領域８内に上記反転チャネルが形成される、上記ゲート誘電体１６の領域、および、ドリフト領域２内に上記蓄積チャネルが形成される、蓄積誘電体４の領域が、互いに直交する各方向に伸びている。この素子の場合には、該半導体基材の上部領域内のゲート誘電体１６に沿って形成される反転チャネルは、水平方向に、半導体基材１００の下部領域内の蓄積誘電体４に沿って形成される蓄積チャネルにまで伸びている。
蓄積誘電体４に隣接する基材領域８の部分に、オフ状態に切り換えることができないチャネルが形成されることを防止するために、図２３Ａに示すように、ソース領域９が、半導体基材１００の水平方向において蓄積誘電体４まで伸びないように配置されている。
製造技術的な理由から、ソース領域９が該半導体基材の水平方向において蓄積誘電体４まで伸びることが意図されるならば、オフ状態に切り換えることができないチャネルの形成を防止するために、図２４に示した様々な可能性が存在している。
１つの可能性は、ソース領域９が蓄積誘電体４まで伸びている領域において、蓄積誘電体４を、残りの領域よりも厚くすることである。これは、図２４では、追加的な誘電体層４４を蓄積誘電体４に直接的に隣り合わせて設けることによって示されている。
あるいは、蓄積誘電体４の誘電率が、ソース領域９が蓄積誘電体４まで伸びている領域においての方が、残りの領域、特に、該素子をオン状態に駆動する場合に、蓄積チャネルがドリフト領域２内の蓄積誘電体４に沿って形成される領域においてよりも低くなるように、蓄積誘電体４を実現することでも可能である。
あるいは、ソース領域９とドリフト領域２との間の半導体基材１００の垂直方向において、チャネル停止領域２６を、基材領域８に対し隣り合う蓄積誘電体４に沿って設けてもよい。チャネル停止領域２６は、ソース領域９に対して相補的、且つ、基材領域８よりも高濃度にドープされており、上記ソース領域９とドリフト領域２との間の蓄積誘電体４に沿って形成され、ドリフト制御領域によって制御されるチャネルの形成を、妨害する機能を有している。図２５は、このチャネル停止領域２６の領域の、図２４に示すIII−III線の矢視断面での断面図である。
上記素子がオン状態に駆動される場合に、ゲート誘電体１６に沿って形成される反転チャネルが、蓄積誘電体４に沿って形成される蓄積チャネル内に直接遷移するように、ゲート電極１５をドリフト制御領域３の延長部内に配置するならば、図２１〜図２５に関連して説明したような、上記横断方向での伝導率を上昇させる特別の手段は、図２６および図２７では省略してもよい。
図２６および図２７に示した素子の場合には、ゲート電極１５は、半導体基材１００の垂直方向の、ドリフト制御領域３の上方に配置される。ゲート誘電体１６および蓄積誘電体４を実現するために、共通の誘電体層を設けることが可能である。該共通の誘電体層は、ゲート電極１５と基材領域８との間の領域にゲート誘電体１６を形成し、ドリフト制御領域３と該ドリフト領域との間の領域に蓄積誘電体４を形成する。
この場合、ゲート電極１５およびドリフト制御領域３は、誘電体によって互いに誘電的に絶縁されており、該誘電体は、その誘電体特性に関して、ゲート誘電体１６および／または蓄積誘電体４に相当してもよい。図１２および図１７〜１９に関連して説明した可能性のうちのいずれか１つに従って、ドリフト制御領域３は、ソース電極１３またはゲート電極１５に結合されていることが可能である。電気接続部、または、状況に応じて追加的に必要とされる、ダイオードまたは静電容量のような部材の図は、分かり易いように、図２６および図２７では省かれている。
図２６による素子の場合には、ゲート電極１５は、半導体基材１００の表面まで部分的に達していない、ドリフト制御領域３の領域を部分的に完全に覆っている。詳細には示していないが、この素子は、ドリフト制御領域３が半導体基材１００の表面まで伸びて該表面と接触している、複数の区域を含んでいる。示した図の平面に垂直な方向において、該複数の区域は、図２６に示したドリフト制御領域３のこの区域に対してずれて配置されている。
図２７による素子の場合には、ゲート電極１５は、図２６の半導体素子の場合よりも、ゲート誘電体１６に直交する方向においてより狭く形成されており、この素子の場合のドリフト制御領域３は、ゲート電極１５の側を通り過ぎ、誘電体層によってゲート電極１５から絶縁されながら、上記半導体基材１００の表面まで伸びている。この領域では、上述の各中間層または各接続層３３、３４を設けることが可能である。これらを、図２７では破線によって示した。
図２６および図２７に関連して説明した素子の場合には、ゲート電極１５がドリフト制御領域３の直接的な延長部に設けられており、該素子がオフ状態に駆動される場合には、ドリフト領域２に広がる電界のスパイクが、ゲート電極１５とドリフト制御領域３との間の遷移領域において、または、該素子がオン状態に駆動される場合に上記反転チャネルおよび上記蓄積チャネルが形成される領域間の遷移領域において起こり得る。
このような電圧スパイクによって、該素子のこの領域では、絶縁破壊電圧に達する前に電圧絶縁破壊が生じ得る。このような時ならぬ電圧絶縁破壊を防止するために、図２８に示すように、基材領域８と同じ伝導型の半導体領域８１を、基材領域８に隣り合って設けることが可能である。この半導体領域８１を、以下では、基材拡張領域または基材拡張部と呼ぶ。
この基材拡張領域８１は、半導体基材１００の垂直方向においてはドリフト制御領域３の高さまで伸びているが、半導体基材１００の水平方向においては蓄積誘電体４まで伸びてはいない。結果として、該基材拡張領域は、該半導体素子がオン状態に駆動される場合には、蓄積誘電体４に沿った蓄積チャネルの形成に影響しないが、オフ状態の場合には、該基材拡張領域は、ドリフト領域２の、基材拡張領域８１と蓄積誘電体４との間の領域を上記電界から遮断する。これによって、蓄積誘電体４に近接するドリフト領域２のこの領域において、電界スパイクが生じることは防止される。
図２８に示した素子の第１の構成では、上記基材拡張領域は、比較的低濃度にドープされている。つまり、例えば基材領域８と同じくらいにドープされているか、または、これよりも低濃度にソープされている。この場合、該基材拡張領域は、ドリフト領域２の上端部、つまり基材拡張領域８１に直接隣接するドリフト領域２の領域において、相補的なドーパント電荷に対する補償電荷を供給する。上記素子がオフ状態に駆動される場合には、上記電界の勾配が小さいために、基材拡張領域８１とドリフト領域２との間の遷移領域において受け入れられた電圧は上昇し、これによって、電界スパイクの発生は回避される。
さらなる構成では、オフ状態の素子によって、電界強度スパイクを基材拡張領域８１の領域内に局所的に生成して、電圧絶縁破壊を上記基材拡張領域に集中させるように、基材拡張領域８１を実現している。上記電圧絶縁破壊を上記基材拡張領域に集中させることは、例えば図２８による基材拡張領域８１に示したような、比較的強い各端部を有するドリフト領域２と、基材拡張領域８１との間のｐｎ接合部によって達成され得る。
さらに、基材拡張領域８１が、局所的に、特にドリフト領域２内に深く伸びるように、基材拡張領域８１を実現することも可能である。その後、半導体基材１００のドリフト領域２内に深く伸びる領域において、電圧絶縁破壊が生じる。このような基材拡張領域８１の局所的に特に深く伸びる進路を、図２８では、破線によって示す。この場合、基材拡張領域８１は、比較的高濃度にドープされている。つまり、例えば基材領域８よりも高濃度にドープされている。
図２８に関連して説明した基材拡張領域８１は、（図２８に示すような）ｎ型ドープされたドリフト領域２を有するｎ型導電性素子の場合、および、ｐ型ドープされたドリフト領域を有するｎ型導電性素子の場合の両方に用いられ得る。これについては、図４１〜図４３に関連して、以下においてさらに説明する。
図１６、図１７、および、図１９に関連して説明したパワー素子の場合には、該素子のドレイン領域５は、整流素子（この場合はダイオードまたはトンネル誘電体）を介して、ドリフト制御領域３に接続されている。図１６、１７Ａ、および、図１９では、該ダイオードは、２つの各接続領域３１、３２間のｐｎ接合部によって形成されていることが可能であり、該２つの各接続領域は、互いに相補的にドープされており、半導体基材１００の裏面方向に沿って、連続して、ドリフト制御領域３に隣り合って配置されている。
図２９では、ドレイン領域５またはドレイン電極１１と、ドリフト制御領域３との間のこのようなｐｎ接合部を、ショットキー接合部と置き換えてもよい。図示した素子では、例えば白金であるショットキー金属６４と、ドリフト制御領域３よりも高濃度にドープされた中間領域６５との間には、ショットキーコンタクトが設けられている。この中間領域６５は、ショットキーコンタクトを形成するために必要とされるのではなく、むしろ、ホールがドリフト制御領域３からドレイン電極１１に流れ出すことを防止する停止領域として機能する。
図３０は、想定され得る製造方法における、図２９による素子を示す図である。この方法では、ホール停止領域６５を形成し、ショットキー金属６４をこのホール停止領域６５に成膜した後、半導体基材１００の露出した裏面を介して、イオン注入を行う。このイオン注入の間に、半導体基材１００のこの裏面を介して、ｎ型ドーパント原子がドリフト領域２内に注入される。
ここでは、ショットキー金属６４は、ドーパント原子がドリフト制御領域３内に注入されることを防止するマスクとして機能する。ｎ型ドーパント原子が注入される、ドリフト領域２の半導体領域を、図３０では、参照符号５’によって示している。上記半導体素子は、裏面側金属膜を成膜して、ドレイン電極１１を形成し、アニーリングステップによって高濃度にドープされたドレイン領域５を形成することによって完成する。
該アニーリングステップでは、半導体基材１００の裏面側領域を加熱して、半導体領域５’内に注入されたドーパント原子を電気的に活性化し、これによって高濃度にドープされたドレイン領域５を形成する。このドレイン領域５は、同時に、ドレイン電極１１とドリフト領域２との間に、低抵抗性電気接触を形成する。
上記素子のホール停止領域６５は、様々な方法によって形成することが可能である。
まず、このホール停止領域６５を、ドリフト制御領域３を形成する間の早期のステップにおいて形成することが可能である。ドリフト制御領域３を、既に予め存在している半導体基板（図示せず）上に半導体材料をエピタキシャル法によって堆積させて形成する。
ホール停止領域６５およびドリフト制御領域３を有する配置は、次の手順によって製造することが可能である。まず、このエピタキシャル法を開始時に、後にホール停止領域６５を形成するより高濃度にドープされた層を形成し、その後、後にドリフト制御領域３を形成するより低濃度にドープされた半導体材料をエピタキシャル法によって堆積する。
この場合、このエピタキシャル堆積法は、両側が上記蓄積誘電体によって境界が形成されている１つのトレンチ内において行われる。エッチバックの後、つまり上記基板を除去した後、ショットキー金属を堆積して好適なパターニングを行うことによって、上記ショットキー金属を形成する。
あるいは、ホール停止領域６５を、ドレイン領域５に応じて、半導体基材１００の裏面側を介してマスクされたイオン注入法を行うことによって、形成することも可能である。
ホール停止領域６５を形成するため、および／または、ドレイン領域５を形成するために注入されたドーパント原子を、レーザービーム（レーザーアニーリング）を用いて半導体基材１００の裏面側を加熱することによって、活性化することが可能である。
図３１は、図２９に示した半導体素子の他の変形例を示す断面図である。この素子は、ドリフト領域２内に、フィールド停止領域６６を含み、該フィールド停止領域は、例えばホール停止領域６５と同じ高さであり、ドリフト領域２よりも高濃度にドープされている。このフィールド停止領域６６を、例えばドレイン電極１１を形成する裏面側金属膜を成膜する前に、イオン注入法、およびその後のアニーリングプロセスによって形成してもよい。
図３２に示した本発明による半導体素子のさらに他の変形例の場合には、ドリフト領域２の領域内の半導体基材１００は、ドレイン電極１１を形成する裏面側金属膜を形成する前に、より高濃度にドープされた半導体領域６６の高さまでエッチバックされる。この半導体領域６６は、図３１による素子内に上記フィールド停止領域を形成する。この素子では、裏面側金属膜１１は、より高濃度にドープされた半導体領域６６に直接接触しており、この半導体領域６６は、ここでは、裏面側の金属膜１１とドリフト領域２との間に低抵抗性接触を提供している。
図３３では、図２９〜図３２に関連して説明した、ドリフト制御領域３、蓄積誘電体４、および、ドリフト領域２を有する半導体構造と、上記半導体基材の表面側の領域内に配置されたさらなる素子構造とを、最初に、ｐ型ドープされた半導体基板上に、形成することが可能である。
該ｐ型ドープされた半導体基板は、上記ショットキー金属（図２９〜図３２の６４）と上記裏面側金属膜（図２９〜図３２の１１）を形成する前に、除去されるものである。このｐ型基板を、例えば、ＮＨ4ＯＨ、ＮａＯＨ、ＫＯＨの水溶液のような基本エッチング媒体において、電気化学エッチング法を行うことによって除去する。
この場合、電圧源６８によって、半導体基板６７と該半導体基板上に堆積させたエピタキシャル層との間に電圧を印加して、これによって上記ｐ型基板を電気化学的にエッチバックする。このエッチバックプロセス中に、電圧源６８から供給された電流が、電流測定部６９によって測定される。
ここでは、基板６７が完全にエッチバックされて、その後、上記エッチング媒体が上記ｎ型ドープされたエピタキシャル層に侵襲する時に、流れる電流が急上昇するという点を利用している。該流れる電流は、この方法では、エッチング制御体として機能し、該電流が該ｎ型ドープされたエピタキシャル層に到達して急上昇した時に、このエッチングは終了される。
説明した上記方法は、電気化学エッチング法によってｐ型基板６７を除去する工程を含み、化学除去プロセスまたは機械除去プロセスよりも良好に制御可能である。ここでは、この説明した方法を、このようなプロセスと組み合わせてもよく、この場合は、最初に半導体基板６７を化学的または機械的に薄くし、その後、正確な終点制御が可能な電気化学法を行う。
図３４は、本発明によるパワー素子の典型的な一実施形態を示す断面図である。該素子は、そのスイッチオン動作、スイッチオフ動作、および、過電流動作に関して、上述の半導体素子と比べて改善されている。この素子の場合には、ドリフト領域２に隣り合って、該ドリフト領域に対して相補的にドープされた半導体領域２７が設けられており、この半導体領域２７は、ドレイン領域５と共に、ドレイン電極１１に接続されている。
このｐ型の半導体領域２７は、水平方向にて、２つの各ドレイン領域５間において、ドリフト領域２の全幅に渡って伸びている。ドリフト領域２は、ドリフト領域２の両面にそれぞれ隣り合っている２つの各ドリフト制御領域３の各蓄積誘電体４間に存在している。この素子では、ドリフト制御領域３は、各接続領域３１、３２によって形成されたダイオードを介して、ドレイン電極１１に接続されている。
しかしながら、ドリフト制御領域３をドレイン電極１１に接続させるために、上述の他の各可能性のうちのいずれか１つ、特にショットキーダイオードを設ける方法を用いてもよい。
ｐ型領域２７の機能、または、上記半導体素子の機能に対するｐ型領域２７の効果を以下に説明する。
説明のために、最初は、オフ状態の半導体素子を想定する。前述されたように、オフ状態の素子では、ドリフト領域２およびドリフト制御領域３において、空間電荷領域が、ドリフト領域２の制御下にて広がる。その後、上記素子がオン状態に駆動されるならば、まず、基材領域８内のゲート誘電体１６に沿って、反転チャネルが形成され、その結果、電荷キャリアが、ソース領域９から、該反転チャネルを介してドリフト領域２内に流れ出す。
この駆動動作の最初には、ドリフト領域２では、上記蓄積チャネルはまだ形成されておらず、その結果該電荷キャリアは、ほぼ均等に分配されて、該ドリフト領域を介して、ドレイン領域５の方向に流れる。この場合、ドリフト領域２内に蓄積チャネルが形成されるのは、ドリフト領域２の電圧降下が、このような蓄積チャネルを蓄積誘電体４に沿って形成するために必要な範囲の、ドリフト制御領域３とドリフト領域２との間の電位差まで降下する場合のみである。
この素子では、スイッチオン動作の最初に、ドリフト領域２に隣り合うｐ型領域２７が、ドリフト領域２に存在する電圧を低減することを促進し、これによって、上記蓄積チャネルの形成を導く動作を加速させる。
この効果が生じるのは、ｐ型領域２７によって、ドリフト領域２は、電荷キャリアにて充満されるためである。図３４による素子では、蓄積誘電体４に沿った蓄積チャネルは、同様に、蓄積誘電体４まで伸びるｐ型領域２７の各部を通って、ドレイン領域５まで伸びている。従って、スイッチオン状態には、つまり蓄積チャネルが形成された後には、ｐ型ドープされた上記領域２７に対して分路が存在する。
この素子では、その後、上記電荷キャリアの大部分は、ゲート誘電体１６に沿った反転チャネル、および、蓄積誘電体４に沿った蓄積チャネルを介して、ドレイン領域５内に流れる。従って、上記素子のスイッチがオンされる場合には、ｐ型領域２７によって形成される裏面側エミッタは、もはや有効ではない。
ｐ型領域２７のｐ型ドーピング濃度の大きさは、広範囲に変動可能である。これは、少なくとも１×１０17ｃｍ-3以上になるが、これよりもより高濃度にドープされていてもよい。
ｐ型領域２７の横の広がりは、ドレイン領域５内の垂直方向の導電率が高い状態で保持されるように設計される必要がある。つまり、上記素子が定格電流の場合に、ドレイン領域５内の電圧降下が、ｐ型領域２７とドリフト領域２とによって形成されるｐｎ接合部のダイオード閾値よりも小さくなるような高さの導電率を保持するように設計される必要がある。
ｐ型領域２７の垂直方向での広がりは、比較的重要ではない。該広がりは、少なくとも、垂直方向におけるｐ型ドーズが、良好なエミッタ特性に必要とされる程度の、例えば約１０13ｃｍ-2である必要がある。これは、１０17ｃｍ-3のｐ型ドーピングの場合の垂直方向の寸法の１μｍに相当する。
図３５は、図３４に示した半導体素子の一変形例を示す断面図である。この素子の場合には、ドリフト領域２と同じ伝導型のフィールド停止領域２８が、ｐ型領域２７の上流側に配置されている。このフィールド停止領域２８は、ドリフト領域２よりも高濃度にドープされており、ドリフト領域２における、水平方向に示した境界を形成している２つの各蓄積誘電体４の間を水平方向に伸びている。
図３６は、図３４に示した半導体素子のさらなる一変形例を示す断面図である。この素子の場合には、半導体基材１００の垂直方向におけるｐ型領域２７の寸法は、ドレイン領域５の寸法に相当する。結果として、ｐ型領域２７は、該半導体基材の水平方向においては、蓄積誘電体４まで伸びていないので、蓄積誘電体４の領域では、ドリフト領域２が、ドレイン領域５に直接的に隣り合っている。
図３６に示した素子の一変形例を示す図３７では、フィールド停止領域２８が、ドレイン領域５およびｐ型領域２７に直接的に隣り合っている。あるいは、このフィールド停止領域２８を、図３８に示したように、ドレイン領域５およびｐ型領域２７から離間して配置してもよい。この素子の場合には、ドリフト領域２の一部が、フィールド停止領域２８とドレイン領域５との間、または、フィールド停止領域２８とｐ型領域２７との間に存在する。
図３９は、図３６に示した半導体素子のさらなる一変形を示す断面図である。この素子の場合には、垂直方向におけるｐ型領域２７の寸法は、ドレイン領域５の寸法と比べて小さいので、ｐ型領域２７は、上記ドレイン電極の表面方向におけるドレイン領域５に対して凹状に窪んでいる。
図４０は、上記ドレイン領域およびｐ型領域２７の上流側に配置されたフィールド停止領域２８をさらに有する、図３９による素子を示す図である。
図４１は、本発明によるパワー半導体素子のさらなる典型的な一実施形態を示す断面図であり、該パワー半導体素子は、ドリフト領域２、ドリフト制御領域３、および、ドリフト領域２とドリフト制御領域３との間に配置された蓄積誘電体４を備えている。
図示した素子は、ｎ型ドープされたソース領域９とｎ型ドープされたドレイン領域５とを備えた、ｎ型導電性ＭＯＳＦＥＴとして実現されているが、該ＭＯＳＦＥＴは、少なくとも部分的にｐ型ドープされたドリフト領域２も備えている。分かり易いように、ドリフト制御領域３の、ドレイン領域５、ソース領域９、および、場合によってはゲート電極１５への接続は、図４１には詳細に示していない。ドリフト制御領域３をこれら半導体領域に接続することは、上述の各可能性のいずれか１つの可能性を用いて行われ得る。
上記素子がオン状態に駆動される場合、つまり、ドレイン領域５とソース領域９との間に正電圧が印加され、ゲート電極１５に好適な駆動電位が印加される場合には、図示した素子のｐ型ドープされたドリフト領域２では、蓄積誘電体４に沿って、反転チャネルが形成される。従って、この素子では、蓄積誘電体４は、「反転誘電体」の機能を有する。しかしながら、簡略化するために、ここでは、誘電体にも用語「蓄積誘電体」を用いる。該誘電体に沿って、ｐ型ドープされたドリフト領域２では、反転チャネルが形成される。
図示した素子では、ゲート電極１５は、半導体基材１００の水平方向ｒにおいて、ドリフト制御領域３から離間されて配置されている。従って、該素子がオン状態に駆動される場合に、基材領域８内のゲート誘電体１６に沿って形成される反転チャネル、および、ｐ型ドリフト領域２内の蓄積誘電体４に沿って形成される反転チャネルは、水平方向において、互いに離間されて配置されている。
この間を橋渡しするために、基材領域８とｐ型ドリフト領域２との間に、ｎ型ドープされた中間領域２２が配置されており、該中間領域は、これら２つの各チャネル間における横断方向の伝導性を増大させる、つまり、ここではまずこれら２つの各チャネル間の電子流を可能にする。
図４２は、図４１に示した素子の一変形例を示す断面図である。この素子の場合には、ゲート電極１５は、上記半導体基材の垂直方向ｖにおいて、ドリフト制御領域３の上方に配置されている。この素子の場合には、ｐ型のドリフト領域２は、ｐ型ドープされた基材領域８に対し直接的に隣り合っている。
図４２に示した素子でも、ドリフト制御領域３の、ドレイン領域５およびソース領域９への相互接続、またはドリフト制御領域３のゲート電極１５への相互接続は、いずれも詳細には示していない。この相互接続は、上述の任意の方法で行うことが可能である。ｐ型のドリフト領域２のドーピング濃度は、例えば、１０14ｃｍ-3から５×１０15／ｃｍ-3の範囲内にあり、従って、これは、基材領域８のドーピング濃度よりも著しく低い。
図４１に示した素子の場合には、任意により、ドリフト領域２と横断方向に伸びる中間領域２２との間に、より高濃度にｐ型ドープされた領域２９を設けてもよい。ｐ型領域２９の目的は、該素子がオフ状態に駆動される場合に、基材領域８およびゲート電極１５よりも下に電界強度を低減することである。
さらに、任意により、蓄積誘電体４に沿ったｐ型ドリフト領域２内に、低濃度にｎ型ドープされた半導体領域４５を設けてもよく、該半導体領域では、該素子がオン状態に駆動される場合に、蓄積チャネルが形成される。この領域４５のドーピング濃度は、例えば、１０15ｃｍ-3から５×１０16ｃｍ-3の範囲内にあり、該領域の水平方向における幅／寸法は、例えば、０．２μｍ〜２μｍの間の範囲内である。
この極めて薄いｎ型ドープされた半導体領域４５は、上記素子のオフ状態の動作には、小さな影響しか与えないが、改善されたスイッチオン動作を提供する。なぜなら、通常は、大多数の電荷キャリアのための導電チャネルが、蓄積誘電体４に沿って存在しているからである。このｎ型領域４５は、垂直方向に、ｎ型導電性中間領域２２からドレイン領域５まで伸びている。このようなｎ型領域を、図４２による素子の場合にも設けてもよい。
この素子の場合には、該ｎ型領域は、基材領域８からドレイン領域５まで伸びている。図４２による素子の場合には、ゲート電極１５およびドリフト制御領域３は、垂直方向に上下に配置されており、このような細長く低濃度にｎ型ドープされた領域４５の寸法は、これが、垂直方向にゲート電極１５からのみ、ゲート電極１５とドリフト制御領域３とを分離する上記誘電体を介して、ドリフト制御領域３の高さまで伸びるように決定されている。これによって、ｐ型ドリフト領域２内において、該素子がオン状態の場合にゲート誘電体１６に沿って形成される反転チャネルと、蓄積誘電体４に沿って広がる蓄積チャネルとの間の区域を橋渡しして連結することが可能である。
図４３は、図４２に示した素子の一変形を示す断面図である。この素子の場合には、ｐ型ドリフト領域２には、より高濃度にｐ型ドープされた領域２９が隣り合って配置されており、この領域２９は、ドリフト領域２の上部領域において装荷する電界強度を低減させる機能を有している。
このより高濃度にｐ型ドープされた領域２９と基材領域８との間には、低濃度にｎ型ドープされた領域２２が設けられる。この領域２２は、ゲート誘電体１６と、蓄積誘電体４に沿った領域との間の半導体領域を「橋渡しする」機能を有する。
該素子がオン状態に駆動される場合に、基材領域８では、ゲート誘電体１６に沿って反転チャネルが形成され、該素子がオン状態に駆動される場合に、蓄積誘電体４に沿って蓄積チャネルが形成される。当然ながら、ｐ型領域２９のドーピングは、上記チャネルが蓄積誘電体４に沿ってピンチオフされるほど高いことに留意されたい。
ｎ型導電性の半導体素子を実現するためのドリフト制御領域３は、必ずしもｎ型ドープされている必要はないことに留意されたい。図４１〜図４３に明示したように、ドリフト制御領域３は、選択的に、低濃度にｐ型ドープされているか、または、真性半導体であってもよい。このことは、上述および以下に記載する本発明の全パワー半導体素子に適用される。
図４４は、本発明によるパワー半導体素子のさらなる典型的な一実施形態を示す断面図である。図示した素子は、縦型のｎ型導電性ＭＯＳＦＥＴとして実現されている。この素子の場合には、ドリフト制御領域３が、ドリフト領域２に対し部分的にのみ隣り合って配置されている。つまり、ドリフト制御領域３は、半導体基材１００の垂直方向ｖにおいて、完全にドリフト領域２に沿って伸びてはいない。
図示した素子の場合では、ドリフト制御領域３は、半導体基材１００の上部領域において、ドレイン領域５から離間されて配置されており、ドリフト領域２の一部は、ドリフト制御領域３とドレイン領域５との間に配置されている。
図示した素子の場合には、ドリフト制御領域３は、上記半導体基材の水平方向ｒにおいて、蓄積誘電体４によって、ドリフト領域２から誘電的に絶縁されている。該半導体基材の垂直方向では、ドリフト制御領域３とドリフト領域２との間に、トンネル誘電体４’が存在し、該トンネル誘電体は、ドリフト制御領域３から、「ホット逆電流」および「変位電流」を分散させることが可能になっている。
ドリフト制御領域３は、既に説明した方法を用いて、高濃度にドープされた接続領域３４と、ダイオードおよび静電容量（破線に示した）とによって、ソース領域９、場合によってはゲート電極１５に接続されていてもよい。
図４４による素子は、トレンチＭＯＳＦＥＴの基本構造に基づいており、該トレンチＭＯＳＦＥＴでは、追加的に、ドリフト制御領域３が、ドリフト領域２に沿って設けられている。このトレンチＭＯＳＦＥＴの場合には、ゲート電極１５は、表面１０１から始まる半導体基材内に伸びる１つのトレンチ内に配置されている。この素子の場合には、基材領域８内の反転チャネルが、垂直方向に、表面１０１の領域内に配置されたソース領域９と、垂直方向において基材領域８に隣接するドリフト領域２との間に配置されている。
図４５は、図４４に示した素子の一変形例を示す断面図である。図４５に示した素子は、プレーナ型ＭＯＳＦＥＴの基本構造に基づいている。図示した素子の場合には、ゲート電極１５は、半導体基材１００の表面１０１の上に配置されており、ゲート誘電体１６によって、半導体基材１００から絶縁されている。半導体基材１００の水平方向ｒにおいては、ゲート電極１５は、半導体基材１００内にて垂直方向ｖに伸びる蓄積誘電体４まで伸びている。
しかしながら、ゲート電極１５は、水平方向において、蓄積誘電体４に到達する前に既に終結してもよい（図示せず）が、水平方向において、ソース領域９から、表面１０１まで伸びるドリフト領域２の一部まで伸びている必要がある。
図示した素子の場合には、オン状態では、ソース領域９と表面１０１まで伸びるドリフト領域２の部分との間の基材領域８において、水平方向に、反転チャネルが形成される。さらに、基材領域８は、半導体基材１００の水平方向および垂直方向において、ソース領域９を囲むように、形成されている。
図４６は、図４５に対して変形された一素子を示す図である。この素子の場合、ドリフト領域２は、互いに異なってドープされた２つの各半導体部分を含む。これら異なってドープされた各半導体部分は、蓄積誘電体４に隣り合う、第１のより低濃度にドープされた半導体部分９１と、ドリフト制御領域３とドレイン領域５との間の領域内の、第２のより高濃度にドープされた半導体部分９２である。
この素子の場合には、ドリフト領域２に対して相補的にドープされた各補償領域９３、９４が設けられている。該補償領域の第１の領域９３は、上記半導体基材の水平方向において、より低濃度にドープされたドリフト領域部分９１に隣り合って配置され、該補償領域の第２の領域９４は、水平方向ｒにおいて、より高濃度にドープされたドリフト領域部分９２に隣り合って配置されている。この場合、第１の補償領域部分９３のドーピング濃度は、第２の補償領域部分９４のドーピング濃度よりも低い。
図４６では、補償領域部分９４とドレイン領域５との間に、より高濃度にドープされたドリフト領域部分９２の一部を配置するように、ドリフト領域２を実現することが可能である。各補償領域部分９３、９４は、上記半導体基材の垂直方向ｖにおいて、互いに直接的に隣り合って配置されている。さらに、第１の補償領域部分９３は、垂直方向ｖにおいて、基材領域８に直接的に隣り合っている。
上記素子がオフ状態に駆動される場合の、各補償領域部分９３、９４の目的は、各補償領域部分９３、９４内のｐ型ドーパント原子によって、ドリフト領域２のｎ型ドーパント原子を補償することである。この補償効果は、特に、より高濃度にドープされたドリフト領域部分９２とより高濃度にドープされた補償領域部分９４とが互いに隣り合っている、上記半導体基材の下部領域において生じる。該ドリフト領域は、対応する補償領域を備えていない素子と同じ絶縁耐力を有する場合において、説明した補償効果によって、より高濃度にドープされることが可能となり、上結果として、記オン抵抗の低減が招来される。
図４７は、図４６に示した素子の一変形例を示す断面図であり、該素子では、より低濃度にドープされた補償領域部分９３は、上記半導体基材の水平方向のより高濃度にドープされた補償領域部分９４よりも小さい。この素子の場合には、より低濃度にドープされた補償領域部分９３は、より低濃度にドープされたドリフト領域部分９１内のドーパント原子を補償するためにはあまり役立たないが、実質的にはむしろ、より高濃度にドープされた補償領域部分９４を基材領域８に接続するために役立っている。
以下に、図４４〜図４７による素子に用いられる半導体構造を製造する方法ステップを、図４８Ａ〜図４８Ｄを参照しながら説明する。該半導体構造では、ドリフト制御領域３は、ドリフト領域２に対し部分的にのみ隣り合って配置される。
この方法では、最初に半導体基板を用いる。該半導体基板は、後に該半導体素子のドレイン領域５を形成する。続いて該半導体基板に、エピタキシャル法によって、半導体層２’を堆積させ、該半導体層は、該半導体素子の後のドリフト領域２の一部を形成する。
ｎ型伝導性パワー素子を実現するために、半導体基板５をｎ型ドープし、エピタキシャル層２’をｎ型ドープするか、または、ｐ型ドープすることが可能である。その後、このエピタキシャル層２’上には、部分的に、トンネル誘電体４’を堆積させる。
該トンネル誘電体は、後に、ドリフト制御領域３とドリフト領域２とを分離する機能を有している。このトンネル誘電体４’の形成は、例えば、好適な誘電体層を全域に堆積させて、その後、あるエッチング法を用いて該誘電体層を選択的に除去することによって実現される。図４８Ａは、上述の方法ステップの結果を示す断面図である。
図４８Ｂでは、その後、第１のエピタキシャル層２’およびトンネル誘電体４’に、さらなるエピタキシャル層２”を堆積させる。従って、トンネル誘電体４’は、さらなるエピタキシャル層２”によって、エピタキシャル法により過度に成長する。
図４８Ｃでは、第２のエピタキシャル層２”を堆積させた後の半導体基材１００の表面１０１から、トレンチ１１０をエッチングする。該トレンチは、垂直方向では、トンネル誘電体４’の高さまで達し、水平方向では、トンネル誘電体４’まで伸びる。次に、このトレンチを、蓄積誘電体４を実現するために好適な材料によって充填する。この充填した結果を、図４８Ｄに示した。この蓄積誘電体は、例えば、半導体基材１００を加熱する際に形成され得る、熱半導体酸化物（例えば、シリコンから成る半導体基材１００の場合には酸化ケイ素）であってもよい。
この半導体構造の場合には、水平方向において２つのトレンチ１１０（図４８Ｃには、１つのトレンチしか示していない）によって区切られ、垂直方向においてトンネル誘電体４’によって区切られた、第２のエピタキシャル層２”の一部分は、後のドリフト制御領域３を形成し、この第２のエピタキシャル層２”の残りの領域は、後のドリフト領域２の一部を形成する。
図４８Ａ〜図４８Ｄを参照して説明した、ドリフト領域２、ドリフト制御領域３、および、蓄積誘電体４を有する半導体構造を製造するための方法ステップの後には、上記半導体基材の表面１０１の領域にトランジスタ構造を実現するための基本的には公知のさらなる方法ステップ、つまり、ソース領域９、基材領域８、ゲート電極１５、および、ゲート誘電体１６を形成するための方法ステップが続く。
上述のエピタキシャル層２’、２”を異なる濃度にドープして、これによって、互いに異なる濃度にドープされた各ドリフト領域部分９１、９２を形成することが可能である。各補償領域部分９３、９４を、上記エピタキシャル法を行う間に、既に形成することが可能である。
該エピタキシャル法による手順では、いずれの補償領域部分でも、特定の厚さを有する層をエピタキシャル法によって堆積させた後、ｐ型ドーパント原子が、このエピタキシャル法によって堆積させた層の中に、局所的に導入される。最終的に、これら導入されたドーパント原子は、拡散法によって該半導体基材内に内向拡散され、その後、連続的な各補償領域９３、９４を形成する。
図１７〜図２０に関連して説明したように、ドリフト制御領域３とソース領域９との間には、キャパシタ５０を設けることが可能であり、該キャパシタは、上記素子がオフ状態に駆動される場合には、求められる電荷キャリアをバッファ記憶するように機能し、上記素子がオン状態に駆動される場合には、ドリフト制御領域３において、蓄積誘電体４に沿って蓄積チャネルを形成するように機能する。このキャパシタ５０を実現する１つの可能性を、図４９Ａおよび図４９Ｂを参照して、以下に説明する。
この場合、図４９Ａは、上記半導体素子の一部を、側面断面図に示す図である。図４９Ｂは、図４９Ａに示した２つの断面ＩＩＩ−ＩＩＩおよびＩＶ−ＩＶによって切断した、該素子の断面図を示す。図４９Ｂでは、III−III線矢視の断面の素子構造は、実線によって示され、IV−IV線矢視の断面の素子構造は、破線によって示される。この場合、括弧内の数字は、IV−IV線矢視の断面の素子構造の参照符号を示すものである。
説明した素子の場合には、キャパシタ５０は、２つの各金属層１２２、１２４間に配置された誘電体層１２１を含む。これら各金属層のうちの最初の１つの金属層１２２は、半導体基材１００に関しては、キャパシタ誘電体層１２１よりも下、つまりキャパシタ誘電体層１２１と半導体基材１００との間に配置されている。この場合、この第１の金属層１２２は、ドリフト制御領域３に対して、直接的に、または、図４９Ａに示したように、上述の各接続領域３３、３４のうちの少なくとも１つの領域を介して、接続されている。
この場合、第１の金属層１２２は、金属膜部分を有し、該金属膜部分は、該半導体基材の表面１０１まで部分的に伸びて、ドリフト制御領域３に、直接的または間接的に、この表面１０１に接触している。この場合、第１の金属層１２２の、表面１０１の方向に伸びている部分は、図１７〜図１９に関連して説明したドリフト制御領域３の接続コンタクト１９を形成している。上記各金属層の第２の金属層１２４は、キャパシタ誘電体１２１よりも上に配置され、従って、キャパシタ誘電体１２１によって、第１の金属層１２２から、誘電的に絶縁されている。
キャパシタ誘電体１２１および第１の金属層１２２は、各カットアウト１２５を有しており、該各カットアウトを介して、金属層１２４は、上記半導体基材の表面１０１まで伸びて、ソース領域９と接触し、高濃度にドープされた接続領域１７を介して、基材領域８に接続されている。このカットアウト１２５内では、第２の金属層１２４は、例えば酸化物である絶縁層１２７によって、第１の金属層１２２から絶縁されている。この素子の場合には、第２の金属層１２４は、同時に、該素子のソース電極１３を形成している。
図４９Ａおよび図４９Ｂに示したトランジスタは、トレンチトランジスタとして実現されており、該トレンチトランジスタのゲート電極１５は、表面１０１から上記半導体基材内に伸びる１つのトレンチの中に配置されている。この素子の場合には、ゲート電極１５は、垂直方向ｖにおいて、ドリフト制御領域３よりも上方に配置されており、ドリフト制御領域３は、図４９Ａおよび図４９Ｂの左手部分において示したように、部分的に表面１０１まで伸びて、そこで接続電極１９に接続されている。ゲート電極１５と第１の金属層１２２との間には、例えば酸化物層である、さらなる絶縁層１２３が配置されており、該ゲート電極は、図示した実施体形態においては、上記半導体基材の表面１０１を超えて伸びている。
詳細には示していないが、当然ながら、ゲート電極１５を、水平方向において、ドリフト制御領域３から離間して配置してもよい。この場合、ドリフト制御領域３は、上記半導体基材の表面１０１に、その全長に渡って、直接的、または、各接続領域３３、３４を介して間接的に隣接していてもよい。
図４９Ａおよび図４９Ｂに示した、上記素子を製造するための個々の方法ステップを、以下に簡単に説明する。
半導体基材１００において、上記トランジスタ構造を形成した後、つまり、ソース領域９、基材領域８、および、高濃度にドープされた接続領域１７を形成した後、および、ドリフト制御領域３と、ゲート電極１５を実現するためのトレンチ構造とを形成した後、該半導体基材の表面１０１上の絶縁層に、導電層（例えばドープされたポリシリコン）を堆積させる。この場合、該絶縁層は、該半導体基材内にゲート誘電体１６および蓄積誘電体４を形成する同一の絶縁層によって形成され得る。
ゲート電極１５のために設けられたトレンチを充填する導電層が、上記素子のゲート電極１５を形成する。その後、該導電層には、絶縁層１２３を堆積させる。続いて、この絶縁層１２３、および、ゲート電極１５を形成する導電層において、コンタクトホールを、ドリフト制御領域３よりも上方に形成する。
該コンタクトホールの各側壁上には、絶縁層１２６が形成される。その後、絶縁層１２３の上、および、該コンタクトホール内には、上記キャパシタの第１の金属層１２２を堆積させる。その後、第１の金属層１２２に、キャパシタ誘電体１２１を堆積させ、ソース領域９の上に、コンタクトホールを形成する。該コンタクトホールは、キャパシタ誘電体１２１、絶縁層１２３、ゲート電極１５を形成する導電層、および、表面１０１に直接堆積させた絶縁層を通って伸びている。
その後、コンタクトホールの各側壁では、絶縁層１２７を、少なくとも、第１の金属層１２２の露出した領域上に形成する。その後、第２の金属層１２４を、キャパシタ誘電体１２１の上および既に形成した上記コンタクトホール内に堆積させる。この場合、キャパシタ誘電体１２１の形成は、ソース領域９の上に該コンタクトホールを形成する前か、または、後のいずれかに行うことが可能である。
しかしながら、該コンタクトホールを形成した後に、キャパシタ誘電体１２１を堆積させる場合、第２の金属層１２４を形成する前に、少なくとも上記コンタクトホールの底部において、上記キャパシタ誘電体を、再び除去する必要がある。
以下に、ソース領域９とドリフト制御領域３との間にキャパシタ５０を実現するさらなる可能性を、図５０〜図５６を参照して説明する。
図５０Ａは、本発明による半導体素子の典型的な一実施形態の一部を示す斜視図である。図５０Ｂは、該素子のキャパシタ構造を示す、半導体基材１００の表面１０１の平面図である。
上記素子は、図１７Ａに記載の素子に基づくトレンチ型ＭＯＳＦＥＴとして実現されており、図１７Ａに示した素子とは、ソース領域９とドリフト制御領域３との間のストレージキャパシタ５０がドリフト制御領域３の上方の半導体基材内に組み込まれている点において異なっている。
本実施形態の素子の場合には、キャパシタ５０は、第１のキャパシタ電極１２８を有しており、このキャパシタ電極１２８は、半導体基材１００内のドリフト制御領域３の上方の１つのトレンチ内に配置されている。説明した典型的な実施形態においては、該トレンチは、水平方向において、蓄積誘電体４を形成する誘電体層４により区切られて形成されている。
第１のキャパシタ電極１２８は、ドリフト制御領域３、および、場合によってはドリフト制御領域３に隣り合う各接続領域３３、３４から、キャパシタ誘電体１２９によって、誘電的に絶縁されている。本素子の場合、特に、上記半導体の表面１０１の領域内における基材高濃度にドープされた接続領域３４が、第２のキャパシタ電極を形成している。ストレージキャパシタ５０のできる限り最大のストレージ静電容量を実現するために、キャパシタ電極１２８は、蓄積誘電体層４から離れた対面において、指形状に実施される。
本素子の場合には、上記ソース電極を第１のキャパシタ電極１２８に直接接続することが可能である。さらに、該ソース電極およびゲート電極１５を、図１７Ａに関連して既に説明した方法によって、複数のダイオードを介して、ドリフト制御領域３、または、該ドリフト制御領域の接続領域３４に接続してもよい。
図５１は、半導体基材１００内に組み込まれた、上述のキャパシタ構造の一変形例を示す平面図である。このキャパシタ構造の場合には、第１のキャパシタ電極１２８は、部分的に曲折した構造を有しており、その接触面、および、従って第１のキャパシタ電極１２８と第２のキャパシタ電極３４との間のキャパシタ誘電体１２９の界面つまり領域は、図５０による指形状の構造と比べると、さらに大きくなる。第１のキャパシタ電極１２８は、例えば、高濃度にドープされたポリシリコンを含んでもよい。
図５２によれば、ソース領域９を、ソース電極１３によって、第１のキャパシタ電極１２８に直接接続させることが可能である。この場合、ソース電極１３は、半導体基材１００の水平方向ｒにおいて、ソース領域９から、高濃度にドープされた基材の接続領域１７を通り、第１のキャパシタ電極１２８まで伸びている。
図５３Ａおよび図５３Ｂは、ストレージキャパシタ５０を実現するためのさらなる一変形例を示す断面図である。この場合、図５３Ａは、本発明による半導体素子の典型的な一実施形態の一部を、側面断面図に示す図である。図５３Ｂは、上記キャパシタ構造の領域における上記半導体素子を、図５３Ａに示したVI−VI矢視の断面で切断した断面図である。
本素子の場合には、上記キャパシタ構造は、多数の柱形の各電極部分を含み、該各電極部分は、垂直方向ｖにおいて、表面１０１から上記半導体基材内にて伸び、該各電極部分は、それらの周りを囲む領域から、上記キャパシタ誘電体によって絶縁されている。本実施形態では、共に第１のキャパシタ電極１２８を形成する、複数の柱形の各電極部分の一部は、蓄積誘電体層４に隣り合っており、この蓄積誘電体層４によって、部分的に半導体基材１００から絶縁されている。
該各電極部分の個々は、接続電極１３０によって、互いに導電的に接続されており、接続電極１３０は、半導体基材１００の上方に配置され、絶縁層１３１によって、半導体基材１００の半導体領域から絶縁されている。図５２に関連して説明した典型的な実施形態に従って、ソース領域９は、このキャパシタ構造に対し、水平方向に該キャパシタ構造の上方まで伸びるソース電極１３によって電気的に接続されている。
図５４は、本発明の典型的な一実施形態に係る半導体素子の側面断面図である。該素子では、上記キャパシタ構造の静電容量を増大させるために、第２のキャパシタ電極を形成するドープされた半導体領域３４が、図５０〜図５３による典型的な実施形態の場合よりも、より深く、上記半導体基材内に伸びている。説明した典型的な実施形態では、高濃度にドープされた領域３４は、上記半導体基材の垂直方向において、基材領域８の下方側まで伸びている。本素子の場合には、第１のキャパシタ電極１２８も、該半導体基材の垂直方向ｖにおいて、基材領域８の下方側まで伸びている。
しかしながら、該素子の絶縁耐力を損ねないためには、より高濃度にドープされた接続領域３４は、蓄積誘電体４の反対側にあるドリフト領域２に対し、過度に重なり合わない必要がある。
上記接続領域３４は、ドリフト制御領域３に隣り合って第２のキャパシタ電極を形成している。従って、該キャパシタ構造の静電容量をさらに増大させるために、図５５による典型的な実施形態では、接続領域３４、基材領域８、および、それに対応してゲート電極１５を、これらが表面１０１から上記半導体基材の内部方向により深く伸びるように実現されている。
図５４および図５５に示したキャパシタ構造の形は、図５０Ｂおよび図５１に関連して説明したキャパシタ構造の形に対応している。選択的に、図５３Ｂに関連して説明したキャパシタ構造を実現してもよい。
図５６は、組み込みキャパシタ構造を含む、本発明によるパワー半導体素子の典型的な一実施形態を示す断面図である。該組み込みキャパシタ構造は、図５０〜図５５を参照して説明した典型的な実施形態とは異なり、該半導体基材内のドリフト領域２よりも上方にて実現される。図５６に示すキャパシタ構造は、形状的には、図５０〜図５５を参照して説明したキャパシタ構造の、蓄積誘電体層４を中心に鏡映した形になる。これに応じて、第１のキャパシタ電極１２８は、指の形、曲折した形、または、複数の柱を有する柱形に実現することが可能である。
この典型的な実施形態の場合には、第２のキャパシタ電極を、高濃度にドープされた接続領域１７によって形成する。この接続領域１７は、ソース電極１３を、基材領域８に、低抵抗接続するために機能している。この接続領域１７は、水平方向ｒにおいて、キャパシタ誘電体１２９に対し、直接的に隣り合っている。上記キャパシタ構造は、接続領域１７側に対する反対側では、蓄積誘電体４によって境界が形成されている。上記キャパシタは、上記ドリフト制御領域の接続電極１９によって、ドリフト制御領域３に接続されており、接続電極１９は、蓄積誘電体４上を通過して、水平方向に、該キャパシタ構造における第１の接続電極１２８の上方側まで伸びている。
特に図１６、図１７Ａ、図１８、および、図１９を参照して前述したように、ドレイン領域５、または、ドレイン電極１１と、本発明による半導体素子のドリフト制御領域３との間に、ダイオードを設けることが可能である。該ダイオードは、該素子がオン状態である場合に、ドリフト制御領域３内にある上記電荷キャリアが、ドレイン領域５またはドレイン電極１１の方向に流れ出すことを防止する。該電荷キャリアは、蓄積誘電体４に沿ったドリフト領域内の蓄積チャネルを制御するために機能している。
図１６、図１７Ａ、および、図１９では、該半導体基材内のこのダイオードを、互いに相補的にドープされている２つの各接続領域３１、３２によって、実現することが可能である。該２つの各接続領域は、ドリフト制御領域３とドレイン領域５との間、または、ドリフト制御領域３とドレイン電極１１との間に設けられている。これら各接続領域は、ｐｎ接合部を形成し、従ってダイオード機能を提供する。
しかしながら、この方法によって所望のダイオード機能を実現することは複雑である。なぜなら、上記セルアレイ内、つまり、説明したトランジスタ構造に沿って複数の個々のトランジスタ構造が形成される半導体基材１００の領域内に、相補的にドープされた各半導体領域３１、３２を実現するには、好適なパターニングが必要とされるからである。外部のダイオードを設ける場合には、これまで説明してきた典型的な実施形態の場合のダイオードは、上記セルアレイの真下のドリフト制御領域に接続される。
図５７は、本発明によるパワー半導体素子の典型的な一実施形態を示す斜視図であり、ここでは、ドレイン領域５とドリフト制御領域３との間のダイオードが、水平方向において上記セルアレイから離間されて、半導体基材１００に接続されている。該ダイオードを、以下に、ドレイン−ドリフト制御領域ダイオードと呼ぶ。図５７では、ＭＯＳＦＥＴ構造と、該ＭＯＳＦＥＴ構造のドリフト領域に隣り合うドリフト制御領域３とを有するセルアレイは、該図の左の、ソース領域９、ソース電極１３、および、水平方向にソース領域９を囲んでいる基材領域８の一部分によって、概略的にのみ示されているだけである。
ソース領域９は、ソース電極１３によって接続され、ドリフト制御領域３の接続領域３４は、ドリフト制御領域の接続電極１９によって接続されている。図５７に示したVII−VII矢視の断面では、ドリフト制御領域３を有するＭＯＳＦＥＴ構造は、上述の各トランジスタ構造のいずれか１つを有していることが可能である。上記ＭＯＳトランジスタを、特にプレーナ型トランジスタ、または、トレンチ型トランジスタとして実現することが可能である。分かり易いように、図５７では、上記ＭＯＳトランジスタのゲート電極は省略されている。
本実施形態では、ドリフト制御領域３と、本実施形態では半導体基板として実現されたドレイン領域５との間に、絶縁層１３４を配置した。ダイオード４３は、該半導体基材の表面１０１に接続されており、ダイオード４３のカソードは、ドリフト制御領域接続コンタクト１３２を介してドリフト制御領域３に接続され、ダイオード４３のアノードは、ドレイン電極１１に接続されている。
状況に応じて、該素子は、ドリフト制御領域３と絶縁層１３４との間に、ドリフト制御領域３よりも高濃度にドープされると共に、ドリフト制御領域３と同じ伝導型である半導体領域１３１を含む。この領域１３１によって、オフ状態の場合にドリフト制御領域３内に生成された逆電流が、確実にダイオード４３を通るように意図されている。
この動作は、より高濃度にドープされた領域１３１を以下のように実現することによって、さらに改善されることが可能である。すなわち、より高濃度にドープされた領域１３１が、該素子の端部領域においてダイオード４３つまり接続領域１３２まで伸びるように（図示せず）、より高濃度にドープされた領域１３１を実現することによって、改善することが可能である。
図５８は、図５７に示した半導体素子の一変形を示す斜視図である。該素子の場合、上記ダイオードは、上記半導体基材内に組み込まれていると共に、ドリフト制御領域接続コンタクト１３２の下に、ｐ型ドープされた接続領域１３３を含む。このｐ型領域１３３は、ドリフト制御領域３と共にｐｎ接合部を形成し、該ｐｎ接合部は、ダイオード４３を形成している。
図５９は、図５８による素子の一変形例を示す斜視図である。この素子の場合には、ダイオード４３は、上記半導体基材の表面１０１を介して、上記ドレイン電位に接続されている。この場合、ドリフト領域２では、ドリフト領域２と同じ伝導型の接続領域１３５が、水平方向において、上記セルアレイから離間されて設けられており、該領域には、ドリフト制御領域の接続電極１３２が接続されている。
状況に応じて、この素子は、ドリフト領域２の下の、ドリフト制御領域３に隣り合う領域１３１の高さにおいて、半導体領域１３６を含む。該半導体領域１３６は、ドリフト領域２よりも高濃度にドープされて、ドリフト領域２と同じ伝導型を有している。オフ状態の場合には、この半導体領域１３６は、広がっている空間電荷領域を、垂直方向において、ドリフト制御領域３の下の領域１３１と同じ深度に制限する。これによって、電界強度スパイクは回避される。
図５９による素子の場合には、ドリフト制御領域の接続電極１３２、および、高濃度にドープされた領域１３５は、半導体基材１００の端部領域内に配置される。これによって、上記半導体基材の端部領域では、該半導体基材の表面１０１も、ドレイン電位であり、その結果、該ドレイン電位は、ドリフト領域２の高濃度にドープされた接続領域１３５を介して引き出され得るという点を利用している。
図５９による素子の場合には、ダイオード４３を実現するためのｐｎ接合部は、直接、上記半導体基材の端部１０３に対し伸びて形成されている。図６０に示した該素子の変形では、半導体基材１００の端部１０３と、該ｐｎ接合部との間に、ｎ型ドープされた半導体領域１３８、１３９が存在しており、該半導体領域には、同様に、ドリフト制御領域の接続電極１３２が接触している。
上記ｐｎ接合部が半導体基材の端部１０３まで伸びないようにするｎ型領域を設けることによって、該ｐｎ接合部の領域における漏れ電流を低減する。ドリフト制御領域３と半導体領域１３３との間には、誘電体層が存在し、該半導体領域は、ドリフト制御領域３およびｎ型領域１３８、１３９と共にｐｎ接合部を形成している。
ｎ型領域１３８、１３９は、異なってドープされた２つの各半導体領域を含んでもよく、この場合、より高濃度にドープされた領域は、ドリフト制御領域の接続電極１３２に隣り合い、より低濃度にドープされた半導体領域１３８は、より高濃度にドープされた領域の下方に位置している。
図６１では、ドリフト制御領域３と同じ伝導型のより高濃度にドープされた領域１３７によって、上記ダイオードの耐圧特性、および、上記素子の長期安定性を改善することが可能である。このより高濃度にドープされた領域１３７は、ｐ型領域１３３とドリフト制御領域３との間に配置されており、半導体表面に、電荷によって寄生ｐ型チャネルが形成されることを防止する。
既に説明したように、半導体基材１００の端部領域１０３では、表面１０１もドレイン電位である。しかしながら、水平方向に端部領域１０３から離間されて配置された、ソース領域９および基材領域８、並びに、ドリフト制御領域３の接続領域３４は、該素子が動作している間では、ソース電位であることが可能である。
ドレイン電位とソース電位との間の電圧差を許容可能にするために、図６３では、上記セルアレイと該半導体基材の端部１０３との間の、該半導体基材の表面１０１の領域に、いわゆる各ＶＬＤ領域（ＶＬＤ＝ドーピング濃度の水平方向での変化）１４１、１４２を設けてもよい。該ＶＬＤ領域は、ドリフト領域２およびドリフト制御領域３に対して相補的にドープされた半導体領域であり、該ＶＬＤ領域のドーピング濃度は、該セルアレイから端部１０３の方向に向かって、順次、低減している。
ｐ型ドープされたドリフト領域、および、ｐ型ドープされたドリフト制御領域（図６２および図６３には示していない）の場合には、ｐ型ドリフト領域２のｐ型ドーピング、および、ｐ型ドリフト制御領域３のｐ型ドーピングが、上記ＶＬＤ領域の機能を引き受けるので、これらＶＬＤ領域は必要とされない。しかしながら、その後、素子１０３の端部に、垂直方向において連続しているｎ型ドープされた半導体領域を設ける必要がある。
端部１０３と上記セルアレイとの間の電圧差を低減するためのさらなる一変形は、いわゆる各フィールドリング構造１４３、１４４を設けることである。該フィールドリング構造は、上記パワー半導体素子のセルアレイを、リング状にて取り囲んでいる。図６２による素子の場合には、このような各フィールドリングが３つ設けられている。これらは、半導体基材１００の水平方向において、互いに離間された状態で配置されており、いずれのフィールドリングも、ドリフト領域２およびドリフト制御領域３に対して相補的にドープされている。
図６４は、複数の各ＭＯＳＦＥＴセル６１、６２、６３を有する、ＭＯＳＦＥＴとして実施された、本発明による素子の一部分を示す断面図である。各ＭＯＳＦＥＴセル６１、６２、６３は、ソース領域９、基材領域８、ドリフト領域２、バイパス領域１７、ゲート電極１５、ゲート絶縁体１６、および、ソース電極１３を有している。この場合、ドレイン領域５およびドレイン電極１１は、全ＭＯＳＦＥＴセル６１、６２、６３によって、共有されている。
２つの隣り合う各ＭＯＳＦＥＴセル６１、６２、６３の間には、ドリフト制御領域３が配置されており、該ドリフト制御領域は、ドレイン側では、第１の接続領域３１および第２の接続領域３２から形成される各ダイオード３１、３２を介して、ドレイン領域５に接続されている。
この場合、上記蓄積誘電体を形成する誘電体層は、図６４の左手部分に示したように、少なくとも第２の接続領域３２に達するまで伸びているか、または、図６４の右手部分に示したように、第２の接続領域３２の内部にまで伸びている必要がある。さらに、この誘電体が、垂直方向においてドレイン領域５内においてのみ終結するように、該誘電体を形成してもよい（図示せず）。
ソース側では、各ドリフト制御領域３は、高濃度にｐ型ドープされた第４の接続領域３４を介して、第４の電極１９に接続されている。本実施形態では、ストレージ静電容量の大部分は、外部静電容量５０によって形成されている。本実施形態においてもまた、必要に応じて、第３の接続領域３３は、第４の接続領域３４とドリフト制御領域３との間に形成されていてよい。
各ＭＯＳＦＥＴセル６１、６２、６３のそれぞれを互いに並列接続するために、個々のセルのソース電極１３、ゲート電極１５、および第４の電極１９は、それぞれ相互接続されている。電気的接続は、半導体基材１の表面側またはソース側の上方に配置されていると共にパターン形成された少なくとも１つの金属層（図６４には示さず）によって行われることが好ましい。
誘電体４は、少なくとも部分的に、隣り合うドリフト領域２とドリフト制御領域３との間に配置されている。誘電体４は、ドリフト領域２およびドリフト制御領域３との間におけるそれぞれ隣り合う全領域において覆って封鎖するように形成されていることが好ましい。ドレイン側では、誘電体４が少なくともドレイン領域５まで伸びていることが好ましい。さらに、誘電体４は、半導体基材１のドレイン側表面まで伸びていてもよい。
ドリフト領域２およびドリフト制御領域３は、共に垂直方向ｖに伸びている領域において、同一のドーピング濃度のプロファイルを有していてよい。これによって、オフ状態にある場合に、ドリフト制御領域およびドリフト領域において同様の電位分布が達成される結果、誘電体４の電圧負荷が低くなる。
図６４に係る典型的な実施形態の場合では、ドリフト制御領域３をドレイン領域５に接続するための、ドレイン側のブロッキング用の各ｐｎ接合部３１および３２は、ドレイン領域５内において垂直方向ｖに並んで配置されている。
別の形態として、図６５に示されているＭＯＳＦＥＴの場合では、第１の接続領域３１は、ドリフト領域２の領域内において垂直方向ｖの端部に配置されており、第２の接続領域３２は、ドレイン領域５の領域内において垂直方向ｖの端部に配置されている。
個々の各セルは、多数の様々な形状を有していてよい。図６６、図６７、図６８、および図６９は、異なるセル形状を有する素子の水平方向断面をそれぞれ示している。
図６６は、図６５に係るＭＯＳＦＥＴを、垂直方向ｖに対して垂直に伸びる平面Ｅ−Ｅ’で切断した状態を示す断面図である。当該ＭＯＳＦＥＴのトランジスタセルは、ストリップセルとして形成されている。本実施形態では、各ＭＯＳＦＥＴセル６１、６２の個々の領域は、断面の第１の水平方向ｒではストライプ状に形成されており、第２の水平方向ｒ’では互いに距離を置いて配置されている。対応する各蓄積誘電体４を有するドリフト制御領域３は、それぞれ、隣り合う２つの各ＭＯＳＦＥＴセル６１、６２間に配置されている。
図６７は、長方形のセル構造を有するＭＯＳＦＥＴの断面を示している。隣り合う各ＭＯＳＦＥＴセル６１、６２、６３間に配置されているドリフト制御領域３は、本実施形態では連続的に形成されている。しかし、別の実施形態では、隣り合う２つの各ＭＯＳＦＥＴセル間に配置された個々のドリフト制御領域３は、非連続的に形成されていてもよい。
図６８は、図６７の実施形態に示されている長方形に代わり、円形に形成されたＭＯＳＦＥＴセルを有するＭＯＳＦＥＴの断面を示している。
図６９は、図６６に係るストリップ型のレイアウトに変化を加えたものである。このように、断面において蛇行状のセル構造を有している場合、ＭＯＳＦＥＴセルの個々の領域は細長く形成されており、所定の距離を置いて蛇行状の波形を有している。
本発明に係る半導体素子について、ノーマリオフ型ＭＯＳトランジスタに関する典型的な実施形態に基づいて上述してきた。これらのトランジスタは、基材領域８内に反転チャネルを形成するための十分な駆動電位がゲート電極１５に存在していない場合はオフになる。これらのノーマリオフ型トランジスタは、ゲート誘電体１６に沿って基材領域８内に反転チャネルが形成されるに至る適切な駆動電位がゲート電極１５に存在しているときにのみオンになる。しかし、ドリフト領域に隣接するドリフト制御領域３の形成、およびドリフト領域とドリフト制御領域との間における蓄積誘電体の形成は、ノーマリオフ型ＭＯＳトランジスタに制限されるものではない。
図７０では、上記概念が、ノーマリオン型トランジスタ（空乏型トランジスタ）に応用されている。図７０の参照符号１４０は、ノーマリオン型トランジスタのトランジスタセルが集積されている半導体基材１００内の半導体領域を示している。これらの各トランジスタセルは、トレンチトランジスタセルとして形成されており、それぞれゲート電極１４４を有している。これらのゲート電極１４４は、表面１０１から垂直方向ｖに沿って半導体基材内へ伸びており、また、ゲート誘電体１４５によって半導体基材から絶縁されている。
図７０に示されている空乏型トランジスタは、ｎ伝導性トランジスタとして形成されており、またｎ型ドープされたソース領域１４２、ｐ型ドープされた基材領域１４１、およびドリフト領域１４６を有している。本実施形態では、基材領域１４１は、ソース領域１４２とドリフト領域１４６との間に配置されている。
伝導型はソース領域１４２と同一であるがドーピング濃度はソース領域１４２よりも低い、薄いチャネル領域１４８は、ゲート誘電体１４５に沿って基材領域１４１内に形成されている。ゲート誘電体１４５に沿ったチャネル領域１４８は、ゲート電極１４４が駆動されていない場合でもあっても、ソース領域１４２とドリフト領域１４６との間が導電接続する。
オフ状態にある当該素子を駆動するためには、ゲート電極１４４に、チャネル領域１４８の電荷キャリアを空乏化させる適切な駆動電位が印加される必要がある。当該電位は、ｎ伝導性トランジスタの場合は、ソース領域１４２の電位に対して負電位である。
ドリフト制御領域３は、半導体基材１００の水平方向ｒに沿って、ドリフト領域１４６に隣り合って形成されている。当該ドリフト制御領域は、蓄積誘電体４により、ドリフト領域１４６から誘電的に絶縁されている。ドリフト制御領域３は前述の各説明に従って形成されており、また、前述の各接続方法のいずれか１つを用いて、ドレイン領域５に接続することができる。詳細には図示されていないが、ドリフト制御領域３は、空乏型トランジスタのソース電極１４７にさらに接続することができる。
図７０に示されている素子の場合では、ノーマリオフ型トランジスタのトランジスタセルは、空乏型トランジスタと同一の半導体基材１００内に形成されている。上記ノーマリオフ型トランジスタのトランジスタ構造は、既に説明したノーマリオフ型トランジスタのトランジスタ構造のいずれか１つと対応していてよい。図７０に示されているノーマリオフ型トランジスタは、そのゲート電極が、ドリフト制御領域３の上方において、ドリフト制御領域３と同一のトレンチ内に配置されるように形成されている。
ノーマリオフ型トランジスタのドリフト領域２、ノーマリオン型トランジスタのドリフト領域１４６、およびドリフト制御領域３のドーピング型は、所望の通りに任意に組み合わせて用いることができる。ノーマリオフ型トランジスタのドリフト領域２は、ノーマリオン型トランジスタのドリフト制御領域３およびドリフト領域１４６のドーピング型とは無関係に、ｐ型あるいはｎ型ドープすることができる。
ドリフト制御領域３は、各ドリフト領域２、１４６のドーピングとは無関係にｐ型あるいはｎ型ドープすることができる。ドリフト領域１４６も同様に、ｎ伝導性空乏型トランジスタを形成するために、ｐ型あるいはｎ型ドープすることができる。ドリフト領域１４６がｐ型ドープされている場合、図示されている実施形態では、ドリフト領域１４６と基材領域１４１との間に、ｎドープされた半導体領域１４９が形成される。
当該半導体領域によって、電荷キャリアが、チャネル領域１４８から水平方向に沿って蓄積誘電体４まで流れる。図７０に示されている、ドリフト制御領域３の低濃度にｐ型ドープされた接続領域３３は、ドリフト制御領域３がｐ型ドープされている場合、省くことができる。
上述したように、本発明に係る半導体素子は、同一タイプの素子構造（例えばトランジスタ構造）を多数有するセル状に形成することができる。図７１に示す一変形例では、素子のセルアレイは、個々のトランジスタセル（本実施形態ではトランジスタセル１６０）と別々に接続するように、つまり他のトランジスタセルとは無関係に接続するようにしてもよい。
本実施形態では、他のトランジスタセルのゲート電極１５およびソース電極１３とは無関係に、トランジスタセル１６０のソース電極１６６、および必要に応じてトランジスタセル１６０のゲート電極１６３を接続させることができる。本実施形態では、ドレイン電極１１は、全てのトランジスタセルによって共有されている。
別々に接続させることのできるトランジスタセル１６０は、例えば素子における電流測定用として、公知の方法によって用いることができる。以下において測定セルと称される当該セルは、本実施形態では、素子の動作中において、他のトランジスタセルと同一の動作点において動作される。
そして、当該測定素子に流れる電流が決定される。本実施形態では、言うまでもなく、複数の測定セルを並列接続することができる。測定セル、あるいは並列接続された複数の測定セルに流れる電流は、他のトランジスタセル（以下では負荷セルと称する）に流れる電流に比例する。本実施形態では、測定電流と負荷電流との比例定数は、測定セルおよび負荷セルの数の比率に対応している。
図示されている測定セルは、ノーマリオフ型トランジスタセルとして形成されており、ソース領域１６１、ドリフト領域１６７、および基材領域１６２を有している。上記基材領域１６２は、ソース領域１６１とドリフト領域１６７との間に配置され、かつ、ソース領域１６１に対して相補的にドープされている。
ゲート誘電体１６４によって素子の半導体領域から絶縁されているゲート電極１６３は、ソース領域１６１とドリフト領域１６７との間の基材領域１６２内に配置された反転チャネルを制御する機能を有している。
上記測定セルは、蓄積誘電体１７２によってドリフト領域１６７から分離された、ドリフト制御領域１７１をさらに有している。ドリフト制御領域１７１は、既に説明した方法によって、ドレイン領域５、ソース領域１６１、および適切な場合はゲート電極１６３に接続可能である。上記トランジスタ構造のドリフト制御領域１７１と他の素子領域との接続は、簡潔にするため、図７１には詳細に示されていない。
上記負荷セルから測定セルを分離するために、測定セルのドリフト制御領域１７１と、隣り合う負荷セルのドリフト制御領域３との間に、中間領域１７３を形成することができる。当該中間領域は、具体的には「デッド」トランジスタセル、すなわち、ソース領域およびソース金属層を有しておらず、場合によってはゲートも有していないトランジスタセルであってよい。しかし、測定セルがドリフト制御領域によって完全に囲まれている場合は、上記のような中間領域はなくてもよい。
図７２は、２つの各トランジスタセル（本実施形態ではノーマリオフ型トランジスタセル）間に温度センサーが一体的に形成された、本発明に係るパワー半導体素子を示している。当該温度センサーは、ｐ型エミッタ１８１、１８２、ｎ型ベース１８３、およびｎ型エミッタ１８４を有するダイオードとして形成されている。これらの素子領域は、半導体基材１００の垂直方向ｖに沿って互いに隣り合って配置されている。
図示されている実施形態では、ｐ型エミッタは、接続電極１８５が接続される高濃度にｐ型ドープされた領域を有している。ｐ型エミッタはさらに、ｎ型ベース１８３の方向に沿って、高濃度にドープされた領域に隣り合って配置された、より低濃度にｐ型ドープされた領域１８２を必要に応じて有している。
ｎ型エミッタ１８４が接続されている裏面側のドレイン電極１１を介して、上記センサーに電圧が供給される。接続電極１８５において、温度信号を測定電流として引き出すことができる。これは、ダイオード内を反対方向に流れる逆電流が温度に依存するという事実を利用したものである。
図７３は、本発明に係るパワー半導体素子の典型的な一実施形態を部分的に示している。温度センサーは、半導体において、水平方向に一体的に形成することができる。本実施形態では、温度センサーの各素子領域１８１〜１８４は、水平方向ｒに沿って互いに隣り合って配置されている。
本発明に従って実施可能な、半導体素子のための様々な各エッジ構造について、図７４〜図８５を参照しながら以下に説明する。これらのような各エッジ構造は、半導体チップのエッジ領域あるいはセルアレイのエッジ領域内に配置された半導体素子の十分な絶縁耐力を得るために、基本的には公知の方法に従って提供される。
図７４は、本発明の第１の実施形態に係るエッジ構造を有したパワー半導体素子の一実施例を示している。当該素子は、半導体基板５を有している。半導体基板５は、本実施形態ではトランジスタとして形成された素子のドレイン領域を形成している。当該半導体基板上には、エピタキシャル層などの半導体層が形成されている。当該半導体層内には、活性素子構造、すなわちトランジスタ構造およびドリフト制御領域３が形成されている。
上記素子のエッジ構造は、基板５上に配置された半導体層が、表面１０１から、半導体基材のエッジ領域あるいはセルアレイのエッジ領域内に位置する半導体基板５までエッチバックされることによって形成される。エッチング後において被覆されていないエッジに、表面１０１から半導体基板５まで伸びる不活性な保護層１９１が形成される。
本実施形態では、エッジを形成するためのエッチングは、セルアレイ内のドリフト制御領域３に対応する素子構造の領域内において行われる。当該素子構造は、図７４において参照符号１９２によって示されている。半導体構造１９２と第１の活性ドリフト制御領域（すなわち第１の活性トランジスタセルのドリフト制御領域）との間には、エッジから伸びる非活性トランジスタ構造１９０（本実施形態においては、ゲート電極およびソース領域を有していないトランジスタ構造）が存在している。
図示されている素子の場合では、ドリフト制御領域３は複数の各半導体層を有している。これらの各半導体層は、製造処理中において、蓄積誘電体４に接するトレンチ内に、当該トレンチが充満するまで連続的にエピタキシャル堆積される。これらの層は、ｐ型ドープすることができ、また低濃度にｎ型ドープすることもできる。上記のようにドープする場合は、ドーピング型によって、表面における電界の分布プロファイルを目標に合わせて調節することができる。
図７５は、図７４に示されている素子に対する一変形例の素子を示している。当該素子の場合、ドリフト制御領域３は多層構造を有しており、個々の層は、本実施形態においては水平方向のみに沿って互いに隣り合って配置されている。このような構造は、蓄積誘電体４に接するトレンチ内に半導体層が堆積された後、堆積された半導体層が、当該トレンチの底部への異方性エッチバックによって形成される。
図７６は、本発明に係る、エッジ構造を有するパワー半導体素子の典型的な別の実施形態を示している。当該素子の場合、ドリフト領域２は、半導体基材の水平方向ｒに沿って、それぞれ異なる濃度でドープされた複数の各半導体層を有している。これらの各半導体層とは、蓄積誘電体４に隣り合っていると共により低濃度にドープされた半導体層３０１、および、より低濃度にドープされた半導体層３０１に隣り合っていると共により高濃度にドープされた半導体層３０２である。
ドリフト制御領域３も同様に、蓄積誘電体４に隣り合っていると共により低濃度にドープされた半導体層３０３と、より低濃度にドープされた半導体層３０３に隣り合っていると共により高濃度にドープされた半導体層３０４とを有している。蓄積誘電体４に隣り合っていると共により低濃度にドープされたこれらの各半導体層３０１、３０３は、当該素子がオフ状態にされた際に、蓄積誘電体４における電圧破壊を防止する。
図７６に示されている半導体素子の場合では、低濃度にドープされた半導体領域３０３を有するドリフト制御領域部分は、非活性トランジスタセル１９０と保護層１９１との間において、水平方向にて配置されている。
図７７は、図７６に示されている素子の一変形例を示している。当該素子では、保護層１９１は、非活性トランジスタセル１９０に対し、直接的に形成されている。この場合、セルアレイ内において蓄積誘電体４に対応する誘電体層３０５は、非活性トランジスタセルと上記トランジスタセルとの間に配置することができる。
図７８は、本発明に係る、エッジ構造を有した半導体素子の典型的な別の実施形態を示している。本実施形態における素子では、ドリフト制御領域３はｐ型ドープされている。ｐ型ドープされた半導体部分は、非活性トランジスタセル１９０と保護層１９１との間に位置している。当該半導体部分は、エッジ領域内のドリフト制御領域を部分的にエッチングすることによって形成されたものである。
図７４〜図７８を参照しながら説明したエッジ構造では、エピタキシャル層が半導体基板５までエッチバックされる必要がある。しかし、図７９では、エピタキシャル層のそのようなエッチバックは不要である。図７９に示されている実施形態の素子では、エッジ終端は、半導体基材の表面１０１の下方において水平方向に沿って互いに距離を置いて配置された複数の各フィールドリング１９３によって形成されている。
これらの各フィールドリングは、エピタキシャル層の基本ドーピング（本実施形態ではｎ型ドーピング）に対して相補的にドープされている。必要に応じて、これら各フィールドリングに対する接続部を、各フィールド電極１９５によって形成できる。これらの各フィールド電極または各フィールドプレート１９５は、エピタキシャル層の基本ドーピングされた領域から、絶縁層によって絶縁されている。
図８０によれば、半導体基材のエッジ領域内に、フィールドリングに代わってＶＬＤ領域１９６を形成することも可能である。
図８１によれば、エッジ領域内に、エピタキシャル層の基本ドーピングに対して相補的にドープされていると共に均一にドープされた、半導体領域１９７を形成することも可能である。半導体領域１９７の上方には、各フィールドプレート１９９が配置されている。これらの各フィールドプレートは、一方では、エピタキシャル層の基本ドープされた区域に接続されており、他方では、基本ドーピングに対して相補的にドープされた半導体領域１９７に接続されている。
図８２は、ｐ型ドープされたエピタキシャル層、すなわちｐ型ドープされたドリフト領域２を有する、ｎ伝導性半導体素子のためのエッジ終端を示している。本実施形態における素子では、エッジ構造は、半導体基材１００のエッジにおいて、ｎ型ドープされた半導体領域１１５を有している。
図８３では、ｎ型ドープされた半導体領域１１５は、ｎ型領域１１５に接続されている方のフィールドプレート構造１９９と組み合わせることができる。フィールドプレート１９９の他方は、エピタキシャル層の基本ドープされた区域に接続されている。当該他方のフィールドプレートは、伝導型がエピタキシャル層と同一である接続領域１１６を介して、基本ドープされた区域に接続することができる。
エッジ構造の別の実施形態を示す図８４では、２つの各ＶＬＤ領域１１７、１１８が形成されている。一方のＶＬＤ領域１１７は、セルアレイの方向からエッジの方向に向かって伸びており、他方のＶＬＤ領域１１８は、エッジの方向からセルアレイの方向に沿って伸びている。本実施形態では、「伸びる方向」は、各ＶＬＤ領域のドーピング濃度が低くなる方向を示している。
エピタキシャル層がｐ型ドープされている実施形態を示す図８５によれば、ｎ型ドープされたエッジ領域１１５と、ｐ型エピタキシャル層のエッジ領域内に位置する半導体基材の表面１０１の下方に配置されたｎ型ドープされたフィールドリング１１９とを組み合わせることができる。
本発明はＭＯＳＦＥＴに限定されるものではなく、任意のパワー半導体素子、特にユニポーラパワー半導体素子にも応用することができる。以下の図では、本発明の原理をショットキーダイオードに応用した実施形態を示す。
図８６は、金属アノード１３を有するショットキーダイオードを示している。金属アノード１３は、低濃度にｎ型ドープされたドリフト領域２と接続されており、また、ドリフト領域２とのショットキー接合６０を形成している。高濃度にｎ型ドープされた接続領域５は、ショットキー接合６０とは離れている側のドリフト領域２上に配置されている。カソード電極１１は、上記接続領域と接続されている。
ドリフト領域２に隣り合って、低濃度にｎ型ドープされた単結晶のドリフト制御領域３が形成されている。当該ドリフト制御領域３は、誘電体層４を介して上記ドリフト領域から分離されている。図８６の実施形態における素子では、ドリフト制御領域３よりも高濃度にドープされた接続領域３１が、ドリフト制御領域３に隣り合って形成されている。当該接続領域３１は、ドリフト制御領域３を、カソード側の第２の電極１２に電気的に接続している。
好ましい一実施形態によると、ドリフト領域２およびドリフト制御領域３は、垂直方向ｖに沿った同一領域上にてに伸びており、また垂直方向ｖに沿って同一のドーピング濃度のプロファイル（分布）を有していることが好ましい。接続領域５および第１の接続領域３１も同様に、垂直方向ｖに沿った同一領域上にて伸びており、また垂直方向ｖに沿って同一のドーピング濃度のプロファイルを有していることが好ましい。
カソード電極１１および第２の電極１２は、互いに電気的に絶縁されている。
図８６に示されているショットキーダイオードは、順方向における動作中において、アノード電極１３とカソード電極１１との間にダイオード電流ＩDを有している。ダイオード電流ＩDは、カソード電極１１および第２の電極１２が短絡した場合の、同一素子のダイオード電流ＩDよりも大幅に高くなる。第２の電極１２と短絡したカソード電極１１の上記後者の場合では、蓄積誘電体４は別として、ドリフト制御領域を有さない従来のショットキーダイオードのカソード電極と対応している。
本発明に係る図８６のショットキーダイオードを動作させるためには、カソード側の接続領域５に、好ましくは高い抵抗値を有するようにドリフト制御領域３を接続する必要がある。このような接続によって、ドリフト制御領域内に、ドリフト領域２内の蓄積誘電体に沿って蓄積チャネルを形成する電位プロファイルが確立され得る。
図８７および図８８は、ダイオード電圧ＵDに応じたダイオード電流ＩDを、それぞれ直線および対数メモリで示したグラフである。これらのグラフにおける特性曲線５１は、第２の電極１２が高い抵抗値を有するようにカソード電極１１に接続されている本発明の図８６の実施形態に係るダイオードの電流−電圧特性曲線を示している。電流−電圧特性曲線５２は、カソード電極１１および第２の電極１２が短絡している場合における同一のダイオードの特性曲線であって、特性曲線５１と比較するために示されている。
動作点５３は、ドリフト制御領域および誘電体を有していない、従来のショットキーダイオードの状態を示している。上記従来のショットキーダイオードのドリフト領域は、図８６のショットキーダイオードの誘電体４の領域上、およびドリフト制御領域３上を水平方向に伸びている。従って、上記従来のショットキーダイオードのドリフト領域は、図８６のショットキーダイオードのドリフト領域２（定常状態の電流が流れる）よりも大きい断面を有している。
動作点５３の位置は、従来のショットキーダイオードの特性曲線５２の位置と非常に近似している。このことから、幅が同一である従来のショットキーダイオードの特性を有するショットキーダイオードは、カソード電極１１と第２の電極１２との間における短絡によって生じることが明らかである。誘電体４が追加的に備えられた場合には、動作点５３が特性曲線５２から逸脱する可能性があるが、これは、誘電体４の寸法が微細であるため無視することができる。
各特性曲線５１、５２の特性がこれほど大幅に異なっている理由は、本発明に係るショットキーダイオードのドリフト領域２内における電子分布が、高度に不均一なチャネル様であることにある。このような電子分布は、ドリフト制御領域３と接続領域５とが高い抵抗値でカソード連結されていることによって生じる。
図８９は、カソード電極１１とアノード電極１３との間に存在する電圧レベルが５Ｖである場合における、上記のような電子分布を示している。当該電子分布から、ドリフト制御領域３に面している側のドリフト領域２上に、電子密度が約１０17電子／ｃｍ3という高い電子濃度を有する領域が形成されることが明確に分かる。これは、ドリフト制御領域３が接続領域５に高い抵抗値で連結されているために、蓄積誘電体４内に電界が構築されるからである。
ドリフト制御領域３を接続領域５に連結するための高い抵抗値は、ショットキーダイオードがオフ状態にある場合、カソード電極１１における有意な電圧降下を引き起こすことなく、カソード電極側にある接続領域５の領域から熱性漏れ電流を消散させるのに十分に低くなければならない。
しかし、他方では、この接続抵抗値は、電極付近に位置する接続領域５の領域の体積抵抗値よりも遥かに高くなくてはならない。これは、ショットキーダイオードに順方向バイアスが印加された際に、蓄積を可能にするためである。
逆耐圧が６００Ｖであるショットキーダイオードの場合、接続領域５とドリフト制御領域３とのカソード接続抵抗率の便宜上の値は、１Ωｃｍ2〜１０4Ωｃｍ2の範囲内である。このような接続抵抗値を得るための様々な実施形態は、以下の図９０〜図９６に示されている。
図９０の実施形態に示されているショットキーダイオードには、上記目的のために、低濃度にｐ型ドープされた第１の接続領域３１が形成されている。当該接続領域は、ドリフト制御領域３を、カソード電極１１を介してカソード側のドリフト領域２に接続し、また高濃度にｎ型ドープされた接続領域５に接続している。
図９１に示されているショットキーダイオードは、図９０に示されているショットキーダイオードと同一の構造を有しているが、第１の接続領域３１は低濃度にｐ型ドープされているのではなく、真性（つまりドープされていない）半導体領域、あるいは、ドリフト制御領域３よりも低濃度にｎ--ドープされた半導体領域として形成されている点において異なっている。
図９２では、カソード電極１１を介在させてドリフト制御領域３をドリフト領域２に結合させる必要はない。代わりに、例えば、第１の接続領域３１を、高濃度にドープされた接続領域５を介してドリフト領域２に結合し、カソード電極１１を回避することも可能である。本発明の本実施形態では、第１の接続領域３１は、高濃度にドープされた接続領域５と直接接触している。これを可能にするために、誘電体４は、半導体基材１のカソード側表面から少なくとも部分的に距離を置いて配置されている。しかし、誘電体４は、ドリフト領域２とドリフト制御領域３とが直接接続されないように形成される必要がある。
図９３に示されている典型的な実施形態では、ドリフト制御領域３は、高濃度にドープされた接続領域５と直接接続している。この目的のために、誘電体４は、少なくとも部分的には、半導体基材１のカソード側表面までは伸びていない。誘電体４と半導体基材１のカソード側表面との間の領域内では、ドリフト制御領域３の区域５６が、高濃度にドープされた接続領域５まで伸びており、これと直接接触している。ドリフト制御領域３とドリフト領域２との電気結合抵抗値は、具体的には、例えば区域５６の伸長の形状寸法によって決定される。
しかし、ドリフト制御領域３の区域５６の代わりに、ドリフト制御領域３を接続領域５に電気的に接続する別の電気的抵抗材料を用いてもよい。
図９４に示されている典型的な実施形態では、ドリフト制御領域３を接続領域５にカソード連結するために、半導体基材１のカソード側に層状の抵抗５５が設けられている。本実施形態では、抵抗５５は、高濃度にｎ型ドープされた第１の接続領域３１と高濃度にドープされた接続領域５との両方に接触している。
図９５に示されている典型的な実施形態では、誘電体４は、ドリフト制御領域３のカソード側の末端と、カソード電極１１との間において、ドリフト制御領域３の下方を水平方向に伸びている。
誘電体４は、ドリフト制御領域３とカソード電極１１との間の領域内において、抵抗材料によって充填された１つ以上のカットアウト５７を有している。ドリフト制御領域３と接続領域５との連結抵抗値は、カットアウト５７の数および寸法、およびカットアウト５７内部において用いられる抵抗材料の抵抗率に応じて決定することができる。抵抗材料としては、具体的には、ｎ型ドープされた半導体材料、ｐ型ドープされた半導体材料、あるいは真性半導体材料もまた適している。
図９６に示されている典型的な実施形態は、特別な特徴を有している。本実施形態では、ドリフト制御領域３は、低濃度にｐ型ドープされた第３の接続領域３３を介して、アノード側のショットキー接合６０の金属１３に接続されている。ドリフト制御領域３とドリフト領域２とが高い抵抗値でカソード接続されているため、低濃度にｐ型ドープされた第３の接続領域３３を介して、バイポーラ電荷キャリアが注入されることはない。
低濃度にｐ型ドープされた第３の接続領域３３は、これと対応するマージドピンショットキーダイオードのｐ型ドープされた領域と同様に、フィールドを保護する機能を有しており、これによってショットキー接合６０における電界強度が低減される。しかし、ドリフト制御領域３の上記領域内において有意な電流は流れないため、マージドピンショットキーダイオードの場合の望ましくない注入動作は、本願発明では起こらない。この結果、ドリフト制御領域３からの、注入された電荷キャリアが空乏化の結果によってターンオフ損失が不要に増加することもない。
図９６に示されている典型的な実施形態では、ドリフト領域２およびドリフト制御領域３は、象徴的に示されている抵抗５５を介して、カソード側に電気的に接続されている。この抵抗は、原理上は、任意の所望の方法によって形成することができる。しかし、電気結合は、具体的には、図８９〜図９５および図９７〜図１００に示されている典型的な実施形態に従って実現される。
図９７は、カソード電極１１が、区域１１’内のドリフト制御領域３と部分的に重なっていることによって、ドリフト制御領域３と接続領域５とが抵抗結合している一実施形態を示している。本実施形態では、接触抵抗の値は、接触領域１１’の幅によって設定することができる。
ドリフト制御領域３と接続領域５との間に様々な方法によって実現可能な非反応性抵抗は、トンネル誘電体、特にトンネル酸化物に置き換えることができる。これについては、以下の図を参照しながら説明する。
図９８に示されているショットキーダイオードの実施形態では、接続電極１１は、ドリフト制御領域３およびドリフト領域２の領域を完全に被覆している。ドリフト制御領域３は、必要に応じて高濃度にドープされた接続領域３１およびトンネル誘電体４’を介して、接続電極１１に接続されている。ドリフト制御領域３は、第３の接続領域３３を介して、アノード電極１３に必要に応じて接続されている。
図９９に示されている素子は、マージドピンショットキーダイオードとして形成されており、ドリフト領域２内において、部分的に、アノード電極１３に隣り合うｐ型ドープされた注入領域３３’を有している。本実施形態では、図９９に示されているように、注入領域３３’を誘電体４に対し隣り合って配置することができ、あるいは側方を誘電体４から離して配置することもできる。注入領域３３’の側方を誘電体４から離して配置した実施形態（図示せず）とすることによって、ショットキー接合６０と、ドリフト領域２と誘電体４との境界に形成された蓄積チャネルとが連結しやすくなる。
図１００に示されている素子は、誘電体４がカソード電極１１に達するまで伸びていない点、および、接続領域５がトンネル誘電体４’の下方にて伸びており、ドリフト制御領域３が、必要に応じて高濃度にドープされた接続領域３１およびトンネル誘電体４’を介して接続領域５に接続されている点において、図９８に示されている素子とは異なっている。
図１０１は、ＭＯＳＦＥＴとして形成された本発明に係るパワー半導体素子の典型的な別の実施形態を示している。本実施形態における素子では、ゲート電極１５およびドリフト制御領域３は、半導体基材１の垂直方向に沿って互いに隣り合って配置されており、ゲート電極１５は、ドリフト制御領域３に直接的に隣り合っている。
本実施形態における素子では、ゲート電極１５は、２つの部分を有するように形成されており、また接続電極１５１を有している。接続電極１５１は、半導体基材１の表面の上方に配置されており、また絶縁層７２によってソース電極１３から絶縁されている。ｐ型ドープされた半導体区域１５２は、垂直方向において接続電極１５１に対し隣り合っている。
ｐ型ドープされた半導体区域１５２の半導体区域は、水平方向において半導体基材１の基材領域８に隣り合っており、またゲート誘電体１６によって基材領域８から分離されている。半導体領域１５２は、ゲート電極の実際の機能を行う。半導体領域１５２はまた、適切な駆動電位が印加された際には、基材領域８内に、ゲート誘電体１６に沿って、ソース領域９とドリフト領域２との間に導電チャネルを形成する機能を有している。
ゲート電極１５の半導体領域１５２は、図１０１に示されているｎ伝導性ＭＯＳＦＥＴでは、ｐ型ドープされている。半導体領域１５２に直接隣接しているドリフト制御領域３は、ｎ型ドープされているか、あるいはｐ型ドープされている。当該ドリフト制御領域のドーピング濃度は、半導体領域１５２のドーピング濃度よりも低い。当該ドリフト制御領域のドーピングは、例えば１×１０14ｃｍ-3の領域内において行われ、またドリフト領域２のドーピング濃度と対応していてもよい。本実施形態では、半導体領域１５２のドーピング濃度は、基材領域８のドーピング濃度と対応していてよい。
図１０１に示されているｎ−ＭＯＳＦＥＴは、ドレイン領域５とソース領域９との間に正電圧が存在している場合、および、ソース領域９および基材領域８の電位よりも高い駆動電位がゲート電極１５に存在している場合はオンになる。ゲート電極１５における正の駆動電位によって、ソース領域９とドリフト領域２との間に位置する基材領域８内に、反転チャネルが形成される。
上記素子がオン状態になると、ドリフト制御領域３は、ゲート電極１５とほぼ同じ電位を示す。これにより、ドリフト領域２内において、蓄積誘電体４に沿って蓄積チャネルが形成される。上記素子が完全にオン状態になると、ドレイン領域５の電位は、通常はゲート電極１５の電位よりも低くなる。これにより、基材領域８とドレイン領域５との間における蓄積誘電体４に沿って、蓄積チャネルが垂直方向に形成される。
ドリフト制御領域３の接続電極１２とドレイン領域５またはドレイン電極１１との間に接続されているダイオード４３は、上記回路状態中は、ドリフト制御領域３内に存在している（蓄積チャネルを生じさせる）ホールが、ドレイン領域５またはドレイン電極１１の方向へ流れることを防止する。
図１０１において回路符号のみで示されているダイオード４３は、外部ダイオードとして形成することができる。図１０２では、接続領域３１およびドレイン領域５に対して相補的にドープされていると共に、ドリフト制御領域３の高濃度にドープされた接続領域３１とドレイン電極１１との間に備えられている半導体領域３２によって、ドリフト制御領域内にダイオード４３を一体化して形成することも可能である。図１６に関連して既に説明したように、ダイオード４３は、ホールがドリフト制御領域３からドレイン領域５へ流れることを防止する機能を有している。
図１０１および図１０２の実施形態に示されている素子では、ゲート誘電体１６および蓄積誘電体４は、半導体基材１００内を垂直方向に伸びる共通誘電体層として形成することができる。図１０１および図１０２の実施形態に示されている素子では、これらの誘電体層は、素子の深さ全体を垂直方向に伸びている。つまり、これらの誘電体層は、半導体基材１の表面側から裏面側まで伸びている。
図１０３は、図１０２の素子に対する一変形例の素子を示している。図１０３に示されている素子では、ドレイン領域５およびｐ型ドープされた接続領域３２同士が水平方向において部分的に隣り合うように、蓄積誘電体４が半導体基材１の裏面１０２の手前で終端している。しかし、Ｎ型ドープされた接続領域３１およびドレイン領域５は、蓄積誘電体４によって、半導体基材内において水平方向に完全に分離されている。
図１０４は、図１０２の素子に対する別の変形例の素子を示している。本実施形態では、ドリフト制御領域３は、ゲート電極１５の方向において、ドリフト制御領域３よりも高濃度にドープされた接続領域３４を有している。この接続領域は、例えばｐ型ドープされている。接続領域３４は、例えばシリサイドまたは金属からなる接続電極１９を介して、ゲート電極１５に接続されている。本実施形態における素子では、ゲート電極１５は、金属あるいは高濃度にドープされたポリシリコンによって形成されていてよい。
ゲート電極１５の材料としてｎ型ドープされたポリシリコンが用いられる場合、導電性の接続電極１９は、ゲート電極１５を、電気的かつ導電的に、ドリフト制御領域３のｐ型ドープされた接続領域３４に接続する機能を有している。接続電極１９が形成されていない場合は、ゲート電極１５とドリフト制御領域３との間にｐｎ接合部が形成され、ゲート電極１５からドリフト制御領域３への電荷キャリアの移動が阻害される。ゲート電極１５がｐ型ドープされたポリシリコンから形成されている場合は、接続電極１９は形成されなくてもよい。
図１０５は、図１０４に示されているＭＯＳＦＥＴに対する一変形例のＭＯＳＦＥＴを示している。本実施形態における素子では、ゲート電極１５およびドリフト制御領域３は、ゲート電極１５とドリフト制御領域３との間に形成された別の絶縁層７４によって互いに絶縁されている。
本実施形態における素子では、詳細には図示されていないが、ドリフト制御領域３の絶縁層７４に隣り合っている接続電極１９は、ゲート電位から分離されている駆動電位に接続することができる。ドリフト領域２内に蓄積チャネルを形成するための上記駆動電位は、少なくともソース電位（すなわちソース電極１３あるいはソース領域９および基材領域８の電位）よりも大きくなるように選択される必要がある。
本実施形態では、上記駆動電位は、ドレイン電位（すなわちドレイン領域５の電位）よりも大きくなるように選択することもできる。このように選択することで、ドリフト制御領域３は、ドリフト制御領域３とドレイン領域５との間において逆バイアスが印加されるダイオード３１、３２によって共通電位を示す。
接続電極１９の駆動電位がドレイン領域５の電位よりも小さい場合、本実施形態においては、ドリフト制御領域３内において垂直方向に電圧降下が生じ、またドリフト領域２内において、蓄積誘電体４の長さ全体に沿って蓄積チャネルが形成されない。しかし、基材領域８に隣り合う領域内において蓄積チャネルを部分的に形成することは可能であり、これによってオン抵抗を低減することができる。
図１０６Ｅは、図１０３に示されている素子に対する一変形例のＭＯＳＦＥＴとして形成された半導体素子を示している。本実施形態における素子では、水平方向に沿って連続的かつ高濃度にドープされていると共にドレイン電極１１に隣り合っている半導体領域５１が、半導体基材１の裏面１０２の領域内に位置している。
ドリフト制御領域３の各接続領域３１、３２は互いに相補的にドープされており、またダイオードを形成している。各接続領域３１、３２はまた、半導体領域５１とドリフト制御領域３との間に位置している。高濃度にドープされた半導体領域５１とドリフト領域２との間には、上記素子のドレイン領域を形成し、互いに上下に配置された２つの半導体領域５２および５３を有する、ｎ型ドープされた半導体領域が配置されている。
本実施形態における素子では、ドレイン領域５の区域５２は、ドリフト制御領域３のｐ型ドープされた接続領域３２と水平方向において隣接している。本実施形態における素子では、半導体領域５１は、本質的には上部に素子構造を有する基板として機能し、またドレイン電極１１とドレイン領域５とを低抵抗で電気的かつ導電的に接続する。
図１０６Ｅの実施形態に係る素子を製造する方法について、図１０６Ａ〜図１０６Ｄを参照しながら以下に説明する。
図１０６Ａによると、本方法は、半導体基板５１を設ける工程によって開始される。半導体基板５１は、例えば高濃度にｎ型ドープされた半導体基板である。これに関して、以下に説明する垂直方向における当該半導体基板の寸法、および当該半導体素子の素子領域の寸法は、互いに相対的な縮尺としては図示されていないことに留意されたい。垂直方向における基板５１の寸法は、通常は、以下に説明する別の素子領域または半導体層よりも大幅に大きい。
図１０６Ｂでは、半導体基板５１に半導体層が形成される。当該半導体層は、水平方向に沿って、ｎ型ドープされた半導体領域５２とｐ型ドープされた半導体領域３２とを交互に有している。本実施形態では、ｐ型ドープされた領域は、後のダイオードを部分的に形成する。ドリフト制御領域４は、上記ｐ型ドープされた領域を介して、ドレイン領域またはドレイン電極に接続される。ｎ型ドープされた半導体領域５２は、当該素子の後のドレイン領域を部分的に形成する。
半導体基板５１に形成される上記半導体層は、例えばエピタキシー法によって、均一にドープされた一伝導型の層、あるいは真性ドープされた半導体層として形成される。半導体領域３２および５２は、後に、ドーパント原子が半導体層内に導入される注入法によって、異なるようにドーピングすることができる。
図１０６Ｃでは、互いに相補的にドープされた各半導体領域３２、５２を有する上記半導体層に、３つの別の各半導体層５３’、２’、９’が堆積される。例えば、第１の層５３’はｎ型ドープされており、第２の層２’は第１の層５３’よりも低濃度にｎ型ドープされており、第３の層９’はｐ型ドープされている。
第３の層９’は、これらの各半導体層が堆積された後に、半導体基材１の表面１０１を形成する。
図１０６Ｄでは、トレンチが形成される。これらのトレンチは、表面１０１から、半導体基材内を垂直方向に、半導体層のｐ型ドープされた半導体領域３２内まで伸びている。次に、これらのトレンチに、半導体酸化物などの誘電体材料が充填される。この誘電体材料は、第２の層２’の上記領域内に蓄積誘電体４を形成し、第３の層９’の上記領域内にゲート誘電体１６を形成する。
内部に誘電体が配置された上記トレンチは、上記３つの各半導体層５３’、２’、９’を個々の半導体区域に分割する。半導体層５３’、２’、９’のこれら半導体区域は、上記第１の半導体層のｎ型ドープされた半導体領域５２上にある領域内において、ドレイン領域５の一部５３、ドリフト領域２、および基材領域８を形成している。これら３つの各半導体層は、上記第１の層のｐ型ドープされた半導体領域３２の上方では、組み込みダイオードの一部３１、ドリフト制御領域３、およびゲート電極１５の一部１５２を形成している。
図１０６Ｅでは、上記基材領域内にソース領域９を形成することによって、素子の製造が完了する。このためには、上記基材領域のドーピングと相補的な伝導型のドーパント原子が、上記表面の付近に位置する基材領域８の領域内に導入される。最後に、ゲート電極１５のソース電極１３および接続電極１５１が、表面１０１の上方に形成される。これらの電極１３および１５１は、金属層または高濃度にドープされたポリシリコン層を堆積し、この層をパターン形成することによって形成することができる。本実施形態では、パターン形成を行う工程は、上記半導体層を個々の電極区域に分割し、これら個々の電極区域間に絶縁層７２を形成する工程を含んでいる。
図１０６Ｅの実施形態に係る素子では、最初に堆積された半導体層のｐ型ドープされた各区域３２、および次に堆積されたｎ型ドープされた半導体層の区域３１によって、ドリフト制御領域３をドレイン領域５に接続する組み込みダイオードが形成される。本実施形態における素子では、ドレイン領域５は、最初に堆積された半導体層のｎ型ドープされた区域５２、および次に堆積されたｎ型ドープされた半導体層の区域５３によって形成される。
図１０６Ａ〜図１０６Ｅの方法に対する一変形例の方法について、図１０７Ａ〜図１０７Ｄを参照しながら以下に説明する。
本方法は、ＭＯＳＦＥＴのソース領域を形成する工程を含んでいる点において、図１０６の実施形態に係る方法とは異なっている。図１０７に係る方法の変形例である本方法は、図１０６Ｄに示されている構成から開始される。表面１０１から広がる第３の半導体層９’上の全領域に、高濃度にｎ型ドープされた半導体層９”が形成される。高濃度にｎ型ドープされた半導体層９”は、当該素子の後のソース領域を部分的に形成する。半導体領域９”は、例えば、半導体基材の表面１０１を介したイオン注入によって形成される。
図１０７Ｂでは、誘電体材料を含んだトレンチの上方に、絶縁領域７２が形成される。これらの絶縁領域は、まず絶縁層を堆積し、当該絶縁層をパターン形成することによって形成される。絶縁領域７２は、既に説明した方法によって、当該素子の後のソース電極およびゲート電極同士を互いに電気的に絶縁する機能を有している。これらトレンチの上方に位置する絶縁領域７２の寸法は、これらの各絶縁領域７２が、半導体基材内において水平方向に隣接するトレンチの両側において、高濃度にドープされた半導体領域９”と部分的に重なり合うように選択される。
図１０７Ｃでは、絶縁区域７２によって被覆されていない領域内において、高濃度にｎ型ドープされた半導体層９”が除去される。これは、エッチャントを用いた異方性エッチング法によって、半導体層９”を絶縁区域７２に対して選択的にエッチングすることによって行うことができる。エッチング完了後、後のゲート電極を部分的に形成する基材領域８および半導体領域１５２が、半導体基材の表面１０１の領域から部分的に露出される。
図１０７を参照しながら説明されている実施形態に係る方法では、誘電体材料を含む上記トレンチの両側において、高濃度にドープされた半導体層９”の区域９および１５４が、絶縁区域７２に残る。本実施形態では基材領域８の上方に残った、ｎ型ドープされた領域９は、後の素子のソース領域を形成する。高濃度にドープされた層９”の残留区域１５４は、電気的機能は有しておらず、本実施形態における製造方法の結果として単に生じたものである。
図１０７Ｄでは、ゲート電極１５のｐ型ドープされた半導体領域の上方において、ゲート電極１５の基材領域８および接続領域１５１の上方にソース電極１３が形成される。必要に応じて、電極１３および１５１を形成する前に、基材領域８および半導体領域１５２よりも高い濃度でドープされた各半導体領域８１、１５３が、基材領域８および半導体領域１５２内に形成されされてもよい。
より高濃度にドープされたこれらの各領域８１、１５３は、各電極１３、１５１を、基材領域８およびｐ型半導体領域１５２にそれぞれ低抵抗で接続接触させるために形成されている。図１０７Ｄの実施形態に係る半導体素子では、ソース領域９が水平方向においてソース電極１３と隣り合っている領域内において、ソース領域９とソース電極１３とが接続されている。
図１０７Ｄに示されている半導体素子を形成するための別の方法について、図１０８Ａ〜図１０８Ｆを参照しながら以下に説明する。本実施形態に係る方法では、まず、高濃度にドープされた半導体基板５１（例えばｎ型基板）を有する半導体基材１が設けられる。そして、当該半導体基板に、より低濃度にドープされた半導体層２’が形成される。半導体層２’は、素子の後のドリフト領域を部分的に形成する。必要に応じて、より低濃度にドープされた半導体層２’を形成する前に、より高濃度にドープされた半導体層５３’が半導体基板５１に形成されてもよい。
次に、上記半導体基材の表面１０１から伸びるトレンチ１０が形成される。これらのトレンチは、半導体基板５１内を垂直方向に伸びている。これらのトレンチは、基本的には公知の方法に従って、表面１０１の上方にマスク２００を形成し、マスク２００により被覆されていない領域内の半導体基材を選択的にエッチングすることによって形成される。
次に、図１０８Ｃでは、上記のように形成されたトレンチ１０の側壁に誘電体が形成される。これらの誘電体は、後のゲート誘電体１６および蓄積誘電体４を形成する。トレンチ１０の側壁における誘電体の形成は、例えば、まず半導体基材を熱酸化し、得られた熱酸化物をトレンチ１０の底部から除去することによって行われる。トレンチ１０の底部からの酸化物層または誘電体層の除去は、異方性エッチングによって行うことができる。
図１０８Ｄでは、上記トレンチ内に、異なるようにドープされた複数の区域を有する単結晶半導体材料が導入される。この半導体材料は、エピタキシー法によって形成することができる。半導体基板５１に直接的に隣り合うｐ型ドープされた半導体区域３２は、この方法によって形成される。ｐ型ドープされた区域３２の上方には、低濃度にｎ型ドープされた半導体材料が形成される。当該半導体材料は、後のドリフト制御領域３を部分的に形成する。必要に応じて、ｐ型領域３２とドリフト制御領域３との間に、ドリフト制御領域３よりも高濃度にｎ型ドープされた半導体領域３１を形成することができる。当該半導体領域は、後の組み込みダイオードを部分的に形成する。
図１０８Ｅでは、得られた半導体基材１の表面１０１の領域内に、ｐ型ドープされた各半導体領域８、１５２が形成される。これらの各半導体領域は、ドリフト領域２の上方における領域内に基材領域８を形成し、またドリフト制御領域３の上方において、後のＭＯＳＦＥＴのゲート電極を部分的に形成する。これらの各ｐ型領域８、１５２は、例えばｐ型ドーパント原子を注入した後、これに対応するアニーリング工程を行うことによって形成される。
上記各ｐ型領域８、１５２の形成に続いて、図１０７Ａ〜図１０７Ｄを参照しながら既に説明したソース領域９を形成する工程、ソース電極１３を形成する工程、およびゲート電極１５を完成させる工程が行われる。図１０８Ｆは、完成した素子の断面図を示している。
図１０９は、図１０７Ｄに示されているＭＯＳＦＥＴの一変化例の断面を示している。本実施形態に係る素子では、ドリフト制御領域３とドリフト領域２との間における領域内に蓄積誘電体４が形成され、またゲート電極１５と基材領域８との間における領域内にゲート誘電体を形成する誘電体層が、多層構造として形成される。この素子構造は、例えば、２つの酸化物層４Ａおよび４Ｃを有している。これら酸化物層４Ａおよび４Ｃは、トレンチの一側面においてドリフト領域２と直接的に隣り合っており、トレンチの他の側面においてはドリフト制御領域３と直接的に隣り合っている。
また、上記酸化物層４Ａと酸化物層４Ｃとの間には、酸化物層４Ａおよび酸化物層４Ｃよりも高い誘電率を有していることが好ましい誘電体層４Ｂが配置されている。上記誘電体層を、複数の誘電体層を有する積層として形成することによる利点は、高い誘電率（例えば１５を超える）を有する誘電体材料を用いた場合に、ドリフト制御領域３とドリフト領域２との間における容量結合を損なうことなく、単一の酸化物層を用いた場合よりも、誘電体層を形成するためのトレンチを広く形成することができるという点にある。
図１１０は、図１０９に示されている素子の一変化例である。本実施形態に係る素子では、半導体基材１００の表面１０１から裏面１０２まで、多層の誘電体層が伸びている。
ドリフト制御領域３とドリフト領域２との電圧差が或る一定の値の場合、ドリフト領域２内に蓄積される電荷キャリア量は、ドリフト領域２、ドリフト制御領域３、および蓄積誘電体４によって形成される蓄積静電容量に依存している。この場合、当該静電容量が大きくなれば、蓄積される電荷も増加する。蓄積誘電体４の厚さが或る一定の値である場合、上記静電容量が大きくなると、上記蓄積誘電体の誘電率も高くなる。蓄積静電容量がある一定の値である場合、蓄積誘電体に必要とされる厚さは、その誘電率が低いほど小さくなる。
上記蓄積誘電体のる材料として二酸化ケイ素（ＳｉＯ2）を用いた場合、当該蓄積誘電体の厚さは、十分な蓄積効果を得るために、一般的には２００ｎｍ以下である必要がある。しかし、これほど薄く、且つより深くまで伸びる誘電体層は、形成が困難である。
この場合、本発明の一実施形態は、その一部または全部が、中間的な誘電率を有する材料、いわゆる中誘電率材料からなる蓄積誘電体を提供する。このような材料は、比誘電率または誘電率が約７〜２５であることによって区別される。このような材料を用いることによって、ＳｉＯ2よりも厚い蓄積誘電体を用いることが可能になるため、形成が容易になる。
これに適した材料としては、例えば、誘電率がＳｉＯ2の約２倍の７．５である窒化ケイ素（ＳｉＮ）、あるいは、誘電率がＳｉＯ2の約２．５倍の９．７である炭化ケイ素（ＳｉＣ）が挙げられる。上記中誘電率材料は、いわゆる高誘電率材料とは異なり、半導体素子の製造において標準的に用いられるプロセスによって形成することができる。
上述した各素子では、全て中誘電率材料からなる蓄積誘電体４を形成することができる。例えば、図１１、図１０９、および図１１０に係る各素子では、例えば、複数の誘電体層の中間にある層４ｂは中誘電率材料から形成されていてよく、外側の各層４ａ、４ｃは、誘電率のより低い材料（例えばＳｉＯ2）から形成されていてよい。この場合、中間層４ｂは非常に厚い層であってよく、例えば外側の各層４ａ、４ｃの５倍から１０倍の厚さであってよい。
さらに、ドリフト領域２とドリフト制御領域３との間に位置する蓄積誘電体４を、中誘電率材料から形成し、また、上記素子の別の領域同士を分離する誘電体を、誘電率のより低い材料から形成することも可能である。上記別の領域とは、例えば図１９の実施形態に係る素子では、より低い誘電率を有する誘電体によって分離可能な基材領域８および接続領域３３であり、図１０１の実施形態に係る素子では、より低い誘電率を有する誘電体によって分離可能な接続領域３１およびドレイン領域５である。
別の実施形態として、図１６に係る素子では、ｐ型ドープされた半導体領域３３および３４と、基材領域８および短絡回路領域１７との間に位置する誘電体層を中誘電率材料から形成して、当該素子の内部ストレージ静電容量を増加させることできる。
この場合、ドリフト領域２とドリフト制御領域３との間に位置する蓄積誘電体４は、誘電率のより低い材料から形成される。また、蓄積誘電体４を中誘電率材料から形成して、内部ストレージ静電容量を増加させることもできる。この場合、ｐ型ドープされた半導体領域３３および３４と、基材領域８および短絡回路領域１７との間に位置する誘電体層は、高誘電率材料から形成される。
本発明による半導体素子について、縦型パワー素子、すなわちドリフト領域内において電流が垂直方向に流れる素子に基づいて説明した。この場合、上記ドリフト領域は、半導体基材１００内において、第１の部品領域（ＭＯＳＦＥＴの場合はソース領域に対応し、ショットキーダイオードの場合はショットキー金属に対応する）と、第２の素子領域（ＭＯＳＦＥＴの場合はドレイン領域に対応し、ショットキーダイオードの場合はカソード領域に対応している）との間に、垂直方向に配置されている。
以下に説明するように、半導体素子のドリフト領域に隣り合って蓄積誘電体およびドリフト制御領域を形成する本発明に係る概念は、言うまでもなく、横型素子にも応用可能である。
横型半導体素子の典型的な実施形態について以下に説明する。以下において表面と称される第１の面１０１と、当該第１の面と向かい合っており、以下において裏面と称される第２の面１０２とを有している、半導体基材１００の断面図を参照しながら以下に説明する。当該半導体基材の垂直方向ｖは、表面１０１と裏面１０２との間において、これら表面１０１および裏面１０２に対して垂直に伸びる方向である。
当該半導体基材の水平方向は、表面１０１および裏面１０２に沿って平行に伸びる方向、すなわち垂直方向ｖに対して直交する方向に伸びる方向である。以下では、横断面は、表面１０１および裏面１０２に沿った断面を指し、垂直断面は、表面１０１および裏面１０２に対して垂直な断面を指している。
ＭＯＳＦＥＴとして形成された本発明に係る半導体素子の典型的な実施形態について、本発明の一般的な有効性を限定することなく、ｎ型ドープされたドリフト領域２１１と、ｐ型ドープされた基材領域２１２と、ｎ型ドープされたソース領域２１３およびドレイン領域２１４とを有するｎチャネルＭＯＳＦＥＴ（ｎ−ＭＯＳＦＥＴ）に基づいて説明する。しかし、ｎチャネルＭＯＳＦＥＴのドリフト領域２１１は、ドープされていない領域、すなわち真性ドープされた領域であってもよい。
しかし、本発明は、言うまでもなく、ｐチャネルＭＯＳＦＥＴ（p-ＭＯＳＦＥＴ）に応用することもできる。ｐ-ＭＯＳＦＥＴの場合、ｎ−ＭＯＳＦＥＴの形態において既に説明した半導体基板１０３を有する素子領域は、相補的にドープされていなければならない。
図１１１Ａ〜図１１１Ｄは、ＭＯＳＦＥＴとして形成された本発明に係るラテラルパワー半導体素子の典型的な一実施形態を、ＭＯＳＦＥＴの複数の素子構造が一体的に形成されている半導体基材１００の様々な断面に基づいて示している。図１１１Ａは、横断面Ｚ−Ｚにおける半導体基材１００を示している。図１１１Ｂおよび図１１１Ｃは、２つの異なる垂直断面Ａ−ＡおよびＢ−Ｂにおける半導体基材１００を示しており、半導体基材１００の横断面は図１１１Ａに示されている。図１１１Ｄは、半導体基材１００の一部を示す部分斜視図である。
図１１１に示されているパワーＭＯＳＦＥＴは、半導体基材１００の第１の水平方向ｘにおいて互いに距離を置いて配置されていると共にｎ型ドープされている、ソース領域２１３およびドレイン領域２１４を有している。ドリフト領域２１１は、ドレイン領域２１４に対し隣り合っている。
また、ドリフト領域２１１は、本実施形態においてはドレイン領域２１４と同一の伝導型を有しているが、ドレイン領域２１４よりも低い濃度でドープされていてもよく、あるいはドープされていなくてもよい。ソース領域２１２とドリフト領域２１１との間には、ソース領域２１３およびドリフト領域２１１に対して相補的にドープされた基材領域２１２が配置されている。
当該基材領域は、ドリフト領域２１１と共にｐｎ接合部を形成している。当該素子がオフ状態になると、上記ｐｎ接合部からドリフト領域２１１内に、空間電荷領域（空乏ゾーン）が広がる。基材領域２１２も同様に、第１の水平方向ｘにおいて、ドレイン領域２１４から距離を置いて配置されている。
ソース領域２１３とドリフト領域２１１との間の基材領域２１２内に配置された反転チャネル２１５を制御するために、ゲート電極２２１が配置されている。当該ゲート電極は、ゲート誘電体２２２によって半導体基材１００から絶縁されるように配置されている。またゲート電極２２１は、基材領域２１２に隣接して配置されており、ソース領域２１３からドリフト領域２１１まで伸びている。ゲート電極２２１に適切な駆動電位が印加されると、ソース領域２１３とドリフト領域２１１との間のゲート誘電体２２２に沿った基材領域２１２内に反転チャネルが形成される。
図示されている実施形態では、基材領域２１２内に、半導体基材１００の表面１０１に沿って、第１の水平方向ｘに反転チャネル２１５が形成されるように、半導体基材１００の表面１０１の上方にゲート電極２２１が配置されている。当該ゲート電極は、分かりやすくする為に、図１１１Ｄの斜視図には示されていない。
ソース領域２１３はソース電極２３１に接続されており、ドレイン領域２１４はドレイン電極２３２と接続されている。これらはそれぞれ、本実施形態においては上記表面の上方に配置されており、また個々の半導体領域に対するこれらの配置位置は、図１１１Ａにおいて破線で示されている。本実施形態では、ソース領域２１３および基材領域２１２を短絡させるために、ソース電極２３１は基材領域２１２とも接続されている。
本実施形態では、ソース領域２１３、基材領域２１２、およびドレイン領域２１４は、ｎ型基本ドーピングが施された半導体層１０４内に配置されている。また図１１１Ａを参照すると、ソース領域２１３、基材領域２１２、およびドレイン領域２１４は、第１の水平方向ｘに対して垂直な第２の水平方向ｙに沿って、ストリップ状に伸びている。ゲート電極２２１、ソース電極２３１、およびドレイン電極２３２も同様に、第２の水平方向ｙに沿ってストリップ状に伸びている。
上記パワーＭＯＳＦＥＴは、ドープされた半導体材料またはドープされていない半導体材料によって形成された複数のドリフト制御領域２４１を有している。これらのドリフト制御領域２４１は、半導体基材１０４内においてドリフト領域２２１に隣り合って配置されており、また、第１の誘電体層によってドリフト領域２１１から絶縁されている。
ドリフト領域２１１とドリフト制御領域２４１との間に直接配置された誘電体層の上記領域は、以下では蓄積誘電体２５１と称される。これらの各ドリフト制御領域２４１は、蓄積誘電体２５１の領域に対して直交する方向において蓄積誘電体２５１に隣り合っている領域である。従って、これらの各ドリフト制御領域２４１は、以下に説明するが、ドリフト領域２１１内の蓄積チャネルを制御するのに適している。
ドリフト制御領域２４１は、ドレイン領域２１４に結合されている。ドレイン領域２１４は、図示されている実施形態においては、接続領域２４２を介してドレイン電極２３２に接続されたドリフト制御領域２４１によって形成されている。接続領域２４２は、ドリフト制御領域２４１と伝導型が同一であるが、ドリフト制御領域２４１よりも高い濃度でドープされている。本実施形態では、接続領域２４２は、ドリフト制御領域２４１とドレイン電極２３２とを低抵抗で接続させる。
以下に説明するように、各ドリフト制御領域２４１は、ダイオードを介してドレイン電極２３２に接続することもできる。ｎチャネルＭＯＳＦＥＴの場合、上記ダイオードは、ドレイン電極２３２からドリフト制御領域２４１の方向に順方向バイアスが印加される。
上記ダイオードは、また、図１１１Ｃでは、ドリフト制御領域２４１と、ドリフト制御領域２４１に対して相補的にドープされた接続領域２４３との間のｐｎ接合部によって形成されていてよい。本実施形態では、ドレイン電極２３２は、相補的にドープされた接続領域２４３と接続されている。
必要に応じて、相補的にドープされた接続領域２４３を、図１１１Ｃに示されているように、上記ドリフト制御領域と伝導型が同一である接続領域２４２内に組み込むことができる。この場合、ｐｎ接合部は、各接続領域２４２、２４３との間に形成されている。
別の実施形態では、ドリフト制御領域２４１は、基材領域２１２と伝導型は同じであるが、基材領域２１２よりも低い濃度でドープされているか、あるいはドープ自体がされていない（真性）。
この実施形態では、各ドリフト制御領域２４１は、プレート型またはストリップ型の形状をしている。各ドリフト制御領域２４１は、第２の水平方向ｙにおいて互いに距離を置いて配置されており、また、ドリフト領域２１１の各区域に隣り合って配置されている。この実施形態では、各ドリフト領域２１１および各ドリフト制御領域２４１が蓄積誘電体によって分離されながら交互に配置されている層構造またはプレート構造が、第２の水平方向に沿って存在している。
ドリフト制御領域２４１は、半導体基材１００の表面１０１から半導体基材１００内に垂直方向ｖに伸びている。図示されている実施形態では、これらのドリフト制御領域は、半導体基板１０３まで伸びており、半導体基板１０３から別の絶縁層２５２（例えば酸化物層）によって絶縁されている。
この実施形態では、基板１０３の伝導型は、ドリフト領域２１１に対して相補的である。これらのドリフト制御領域は、ドレイン領域２１４から第１の水平方向ｘに伸びており、また基材領域２１２の方向においてドレイン領域２１４に電気的に結合されている。この実施形態では、これらのドリフト制御領域２４１は、第１の水平方向ｘにおいて基材領域２１２の手前で終端していてよく、あるいは基材領域２１２内まで伸びていてもよい（図示せず）。
以下に詳述するように、上記素子がオン状態になると、各ドリフト制御領域２４１は、蓄積誘電体２５１に沿ってドリフト領域２１１内に配置された蓄積チャネルを制御する。ドリフト制御領域２４１は、ゲート電極２２１によって制御される基材領域２１２の反転チャネル２１５（図１１１Ｂ）がドリフト領域２１１に遷移している領域まで可能な限り近接して伸びるように形成されていることが好ましい。
図１１１の実施形態に係る素子では、反転チャネル２１５は半導体基材１００の表面１０１の下方に形成されている。このため、ドリフト制御領域は、垂直方向ｖでは表面１０１まで伸びており、第１の水平方向ｘではほぼ基材領域２１２まで伸びている。
反転チャネル２１５、およびドリフト領域２１１内のドリフト制御領域２４１の蓄積誘電体２５１に沿って形成されている蓄積チャネル（図１１１Ａでは参照符号２１６で示されている）は、互いに９０度の角度で回転された状態で伸びている。反転チャネル２１５は、半導体基材１００の表面１０１に沿って伸びている。一方、蓄積チャネル２１６は、ドリフト領域２１１内の蓄積誘電体においてドリフト制御領域２４１内を垂直方向に伸びる「側壁」に沿って形成されている。本実施形態に係る素子では、電流方向は、半導体基材の第１の水平方向ｘに対応している。
ドリフト制御領域２４１は、ドープされている、あるいはドープされていない半導体材料（好ましくは単結晶）であって、ドリフト領域２１１のドーピングと同一の伝導型、あるいはドリフト領域２１１のドーピングに対して相補的な伝導型である半導体材料によって形成されている。ドリフト制御領域２４１およびドリフト領域２１１がドレイン領域２１４と基材領域２１２との間において平行に伸びている方向、すなわち図１１１に示されている第１の水平方向ｘにおけるドリフト制御領域２４１のドーピング特性は、同方向においてドリフト制御領域２４１と同じ領域に伸びているドリフト領域２１１の区域のドーピング特性と同一であることが好ましい。
これらのドリフト制御領域２４１は、電流方向に対して横向きの方向（すなわち、本実施形態における第２の水平方向ｙ）に広がっていると共に同方向において電界によって完全に空乏化可能な半導体区域を、これらドリフト制御領域２４１の幅全体において少なくとも１つ持つようにドープされている。
特に、各ドリフト制御領域２４１は、完全に空乏化することができる。これは、ドリフト制御領域２４１および蓄積誘電体２５１の領域のネットドーパント電荷の指数が、ドリフト制御領域２４１の半導体材料の絶縁破壊電荷未満である場合に達成される。この場合、上記ネットドーパント電荷は、ドリフト制御領域２４１の体積に対するドリフト制御領域２４１のネットドーパント濃度の積分を示している。
この場合、上記指数は、図１１１に示されている実施形態では、ドリフト制御領域２４１とドリフト領域２１１との間に直接位置している蓄積誘電体２５１の領域のみを用いて決定されなければならない。ドリフト制御領域２４１が、第２の水平方向ｙにおいて、蓄積誘電体２５１によって両側から分離された状態でドリフト領域２１１に隣接している場合では、上記指数は、ドリフト制御領域２４１の両側に位置する蓄積誘電体２５１の領域を用いて決定されなければならない。
これについてさらに説明するために、上記複数の各ドリフト制御領域２４１のうちの１つについて、以下に考慮する。これらドリフト制御領域２４１は、図１１１において、第２の水平方向ｙにおける面と、基材領域２１２の方向における面との２つの各面において、蓄積誘電体を形成している誘電体層２５１と境界を接している。
以下では、説明用として特殊な形態が仮定的に挙げられている。この特殊な形態では、各ドリフト制御領域２４１は、ドレイン領域２１４と同一の伝導型で均一にドープされている。また、基材領域２１２の方向において、ドリフト制御領域２４１と境界を接している誘電体層２５１の区域２５４の領域は、第２の水平方向ｙにおいてドリフト制御領域２４１をドリフト領域２１１から分離している誘電体層２５１の「各水平領域」よりも小さい。
この特殊な形態では、上述したドーピング仕様は、誘電体層２５１に対して垂直な方向ｒ（本実施形態においては第２の水平方向ｙに対応している）におけるドリフト制御領域２４１のイオン化したドーパント濃度の積分が、ドリフト制御領域２４１を形成している半導体材料の絶縁破壊電荷の値の二倍未満であるということと同等である。半導体材料としてシリコンを用いる場合は、上記絶縁破壊電荷は、約１．２×１０12ｅ／ｃｍ2（ｅは基本電荷）である。
蓄積誘電体によってドリフト制御領域から分離されているドリフト領域の一面のみと隣り合っている、均一にドープされたドリフト制御領域（詳細には図示せず）について考慮した場合、誘電体層に対して垂直な方向におけるドーパント濃度の積分は、絶縁破壊電荷の値未満であることが、このドリフト制御領域について必要なことである。
ドリフト制御領域２４１に対して上述したドーピング仕様に準拠することによって、ドリフト領域２１１内における電位とは無関係に、ドリフト制御領域２４１内において誘電体層２５１の方向に、ドリフト制御領域２４１を形成する半導体材料の破壊電界強度よりも常に低い電界が構築されるという効果が得られる。
これらのドリフト制御領域２４１は、ドリフト領域２１１を形成する半導体材料と同一の材料および同一のドーピング濃度によって形成されていることが好ましい。また、これらドリフト制御領域２４１の寸法、特に第２の水平方向ｙにおける寸法は、誘電体層２５１の面積に対するネットドーパント電荷に関連して先に説明した条件を満たすように選択される。
上述のラテラルパワーＭＯＳＦＥＴについて、まず当該素子をオン状態にするための機能、そして当該素子をオフ状態にするための機能について説明する。
ＭＯＳＦＥＴは、ゲート電極２２１に適切な駆動電位が印加されたとき、および、適切な電圧（ｎチャネルＭＯＳＦＥＴの場合は正電圧）が、ドレイン領域２１４とソース領域２１２との間、あるいはドレイン電極２３２とソース電極２３１との間に印加されたときに、オン状態となる。ｐチャネルＭＯＳＦＥＴの場合、電圧または電位は、互いに逆転している必要がある。
本実施形態においてはドレイン電極２３２に接続されているドリフト制御領域２４１の電位は、ドレイン領域２１４の電位に従っている。この場合、ドリフト制御領域２４１がｐｎ接合部を介してドレイン領域２１４に接続されている場合は、ドリフト制御領域２４１の電位は、ドレイン領域２１４の電位よりも、ｐｎ接合部の順電圧の分だけ低くすることができる。
上記素子がオン状態になると、ドリフト領域２１１の不可避な電気抵抗によって、ドリフト領域２１１内の電位が基材領域２１２の方向において低下する。従って、ドレイン電極２３２に接続されているドリフト制御領域２４１の電位がドリフト領域２１１の電位よりも高くなり、基材領域２１２の方向におけるドレイン領域２１４からの距離が大きいほど、蓄積誘電体２５１における電位差が大きくなる。この電位差によって、電荷キャリアが蓄積される蓄積領域または蓄積チャネルが、蓄積誘電体２５１に隣り合うドリフト領域２１１内に生じるという効果が得られる。
これらの電荷キャリアは、本実施形態に見られるようにドリフト制御領域２４１における電位がドリフト領域２１１よりも高い場合は電子であり、この逆の状態であればホールである。ドリフト領域２１１に従ってドープされたドリフト領域を有するがドリフト制御領域は有していない従来の素子とは異なり、上記蓄積チャネルによって、上記素子のオン抵抗の低下が生じる。
上記素子において得られる上記蓄積効果は、ドリフト制御領域２４１とドリフト領域２１１とにおける電圧差のみならず、第２の水平方向ｙにおける蓄積誘電体２５１の厚さ（図１１１Ａのｄ）、および上記蓄積誘電体の誘電率（比誘電率）に依存している。この場合、上記蓄積効果は、蓄積誘電体２５１の厚さｄが小さいほど、また上記誘電率が大きいほど強力になる。上記素子がオン状態になると、ドリフト制御領域２４１とドリフト領域２１１との最大電位差、従って蓄積誘電体の最大許容永久電界強度負荷から、上記誘電体の最小の厚さが得られる。
蓄積誘電体２５１に適した材料としては、例えばドリフト領域２１１またはドリフト制御領域２４１を形成するために用いられる半導体材料（例えばシリコン）の半導体酸化物が挙げられる。蓄積誘電体２５１の典型的な永久電圧負荷である約１００Ｖを大幅に下回る（例えば５Ｖ〜２０Ｖ）場合、および蓄積誘電体２５１の材料として酸化ケイ素が用いられる場合は、誘電体２５１の厚さｄは、約５００ｎｍ未満、好ましくは約２５ｎｍ〜約１５０ｎｍの範囲内である。
上記素子は、ゲート電極２２１に適切な駆動電位が存在していない場合、および、ドレイン領域２１４とソース領域２１３との間に、ドレイン−ソース電圧（ｎチャネルＭＯＳＦＥＴの場合では正のドレイン−ソース電圧）すなわち電圧（ｎチャネルＭＯＳＦＥＴの場合では正電圧）が存在している場合は、オフ状態になる。これによって、ドリフト領域２１１内において、上記ｐｎ接合部からドレイン領域２１４の方向に空間電荷領域が形成されるように、ドリフト領域２１１と基材領域２１２との間のｐｎ接合部には逆バイアスが印加される。この場合、ドリフト領域２１１内の逆電圧が低下する。つまり、ドリフト領域２１１における電圧が、上記逆電圧にほぼ対応する。
オフ状態では、ドリフト領域２１１内に上記空間電荷領域が広がるため、上記素子のドリフト制御領域２４１内においても空間電荷領域が広がる。この空間電荷領域は、本質的には、ドリフト制御領域２４１に関連して先に説明したドーピング仕様に準拠することによるドリフト制御領域の低いドーピング濃度によって生じる。この場合、蓄積誘電体２５１における電圧降下は、以下のように得られる最大値に限定される。
厚さｄaccuの蓄積誘電体２５１は、ドリフト制御領域２４１およびドリフト領域２１１と共に静電容量を形成する。面積に関連する静電容量の大きさＣ’は、以下のように求められる。
Ｃ’＝ε0εr／ｄaccu （４）
この場合、ε0は自由空間の誘電率を表し、εrは用いられる誘電体の比誘電率を表している。比誘電率は、酸化ケイ素（ＳｉＯ2）の場合は約４である。
Ｃ’＝ε0εr／ｄaccu （４）
この場合、ε0は自由空間の誘電率を表し、εrは用いられる誘電体の比誘電率を表している。比誘電率は、酸化ケイ素（ＳｉＯ2）の場合は約４である。
誘電体２５１における電圧は、以下の式のように、公知の方法によって蓄積される電荷に依存している。
Ｕ＝Ｑ’／Ｃ’ （５）
上記Ｑ’は、誘電体２５１の面積に対する蓄積電荷を表している。
Ｕ＝Ｑ’／Ｃ’ （５）
上記Ｑ’は、誘電体２５１の面積に対する蓄積電荷を表している。
上記静電容量によって蓄積可能な電荷は、ドリフト制御領域２４１の正味ドーパント電荷によって制限される。誘電体の面積に対するドリフト制御領域２４１の正味ドーパント電荷が絶縁破壊電荷ＱBr未満であると仮定すると、誘電体２５１に存在する電圧Ｕについて以下の式（６）が成り立つ。
従って、誘電体２５１に存在する最大電圧は、誘電体２５１の厚さｄaccuに応じて直線的に上昇する。すなわち、上記最大電圧は、誘電体２５１の絶縁耐力とほぼ同程度の第１近似となる。εrがほぼ４、且つ厚さが１００ｎｍのＳｉＯ2を用いた場合、最大電圧負荷Ｕは６．８Ｖとなる。この値は、このような酸化物を用いた場合に連続負荷可能な値である約２０Ｖを遥かに下回っている。この場合、シリコンの絶縁破壊電荷は、約１．２×１０12／ｃｍ2である。
従って、オフ状態では、ドリフト制御領域２４１内に空間電荷領域が形成される。この空間電荷領域は、最大で、誘電体２５１に存在していると共にドリフト制御領域の低いドーピングによって制限される電圧分、ドリフト領域２１１の電位プロファイルとは異なる電位プロファイルを有していてよい。この場合、蓄積誘電体２５１における電圧は、その耐圧よりも常に低い。
上記素子の絶縁耐力は、ドリフト領域２１１のドーピング濃度、および空間電荷領域が広がる方向（すなわち、図１１１の実施形態に係る素子では第１の水平方向ｘ）におけるドリフト領域２１１の寸法によって、決定的に決まる。この寸法は、以下において、ドリフト領域２１１の「長さ」と称される。この場合、十分に濃度の低いドーピングが施されている場合は、絶縁耐力は上記長さが大きいほど大きくなり、また上記長さに対し、ほぼ線形的に依存する。半導体材料としてシリコンを用いた場合、１００Ｖの絶縁耐力を得るためには約１０μｍの長さが必要である。絶縁耐力は、ドリフト領域２１１のドーピング濃度が高いほど低下する。
本発明に係る素子のオン抵抗は、蓄積チャネルの形成に依存しており、ドリフト領域２１１のドーピング濃度にもわずかに依存している。本発明に係る素子では、高い絶縁耐力を得るためにドリフト領域２１１を低濃度にドープすることができ、またドリフト制御領域２４１によって蓄積チャネルを制御することによって低いオン抵抗が得られる。
この場合、ドリフト領域２１１の最大ドーパント濃度Ｎは、遮断される電圧Ｕmaxと、オフ状態にある場合に、アバランシェ現象（アバランシェ破壊）に起因して半導体材料内において破壊が始まる臨界電界強度Ｅcritとに依存している。臨界電界強度Ｅcritは、シリコンを用いた場合は約２００ｋＶ／ｃｍである。ｐｎ接合部が、片面の階段接合部である場合、ドーピングと逆電圧との間に以下の式（７）の関係が成り立つ。
従って、６００Ｖの耐圧特性を有するシリコン素子の場合では、ドリフト領域２１１のドナーまたはアクセプタドーピングＮは、約２・１０14／ｃｍ3未満である必要がある。
上述した理由により、蓄積誘電体２５１への電圧負荷は、先に説明したような典型的な寸法設定を行った場合では、蓄積誘電体２５１へ負荷できる最大電圧よりも常に低い。このため、蓄積誘電体２５１は、先に説明したような典型的な寸法設定を行った場合では、公知のフィールドプレートとは異なり、素子の絶縁耐力を制限することがない。
図１１１Ａ〜図１１１Ｄを参照しながら説明した素子の場合、ドリフト制御領域２４１は、ドレイン領域２１４のみと接続されている。当該素子がオフ状態になると、電子−ホール対が生成する熱によって、ドリフト制御領域２４１（本実施形態においてはｎ型ドープされている）内にホールが蓄積され、蓄積されたこれらのホールは流れ出すことはない。蓄積される電荷の量は、蓄積誘電体２５１の最大電界強度に達して誘電体２５１が破壊されるまで、経時的に増加する。
参照した図１１２は、図１１１に基づく素子の一変形例を示している。上記一変形例は、部分的にトンネル誘電体２５３として設けられている蓄積誘電体２５１の特性によって、トンネル誘電体２５３の電界強度が絶縁破壊値に達すると、残りの蓄積誘電体２５１の電界強度が絶縁破壊値に達する前でも、蓄積された各電荷キャリアが直ちにドリフト領域２１１内に流れ出る。典型的な実施形態は図１１２に図示されており、上記トンネル誘電体２５３は、基材領域２１２に対面する側の各ドリフト制御領域２４１の端部の領域内に配置される。
トンネル誘電体として、例えば、酸化ケイ素（ＳｉＯ2）または窒化ケイ素（Ｓｉ3Ｎ4）の各層体、または他の、酸化ケイ素および窒化ケイ素からなる多層構造体は好適なものである。シリコン、酸素および窒素からなる混合誘電体も同様にトンネル誘電体として適用可能である。一般的な、トンネル効果の絶縁破壊の電界強度は、１Ｖ／ｎｍ〜２Ｖ／ｎｍの範囲内である。１３ｎｍの厚さを有するトンネル酸化物２５３において、上記範囲内は、１３Ｖ−２６Ｖの最大電圧を結果として生じる。上記最大電圧は、通常のオフ状態の間における蓄積誘電体２５１にて存在している電圧より高い。また、例えば、１００ｎｍの厚さを有する酸化ケイ素からなる蓄積誘電体２５１は、何ら問題無く、上記最大電圧に耐えるものである。
図１１３は、図１１１に基づく素子に係る他の変形例の素子の要部を斜視図にて示す。図１１１Ｄに図示された、ドレインおよびソースの各領域２１４、２１３と接触しているドレインおよびソースの各電極は、簡潔な記載の理由により、図１１３に示す素子には図示されていない。
上記素子では、半導体基材１００は、いわゆるＳＯＩ基板として具現化されており、かつ、半導体基板１０３と半導体層１０４との間に、連続的な絶縁層１０５を含む。上記半導体層１０４内では、ドリフト領域２１１、ドリフト制御領域２４１、および、ドレインおよびソースの各領域２１３、２１４も組み込まれて集積されている。上記の場合、上記絶縁層は、半導体酸化物からなり、例えば、ドリフト領域２１１およびドリフト制御領域２４１の双方を、基板１０３から絶縁するものである。上記半導体基板１０３は、半導体層１０４と同一の伝導型であってもよいし、半導体層１０４とは相補的な逆の伝導型であってもよい。
オフ状態での動作中において、絶縁層１０５との界面部分での基板１０３内に、電荷キャリアの所望しない蓄積を防止するために、各カットアウト部１０６を、ソース領域２１３の下方、および／またはドレイン領域２１４の下方の絶縁層１０５内に設けてもよい。上記各カットアウト部１０６は、ドリフト領域２１１および基板１０３の間の接続領域２２６を形成する、ドープされたまたはドープされていない半導体材料により充填されている。
上記各カットアウト部１０６を設けた場合、ドレイン領域２１４つまりドレイン電極の下方の接続領域２２６は、絶縁層１０５との界面部分での基板１０３内に蓄積した電子をドレイン領域２１４に放散させるために好適なものである。絶縁層１０５との界面部分での基板１０３内に各ホールが蓄積した場合、ソース領域２１３の下方の接続領域２２６は、上記各ホールをソース領域２１３に放散させるために好適なものである。
図１１３による素子の場合では、ゲート電極２２１は、図１１１の素子の半導体基材１００の表面１０１の上方に配置されている。上記ゲート電極２２１およびその下に位置するゲート誘電体は、ストリップ状に形成され、かつ、例えば、それぞれ、ドリフト領域の個々の各区域の幅ｂに合わせて第２の水平方向ｙに沿って伸びるように形成されている。ドリフト領域２１１の上記幅ｂは、２つの互いに隣り合う各ドリフト制御領域２４１の距離により設定される。
詳細には図示されていないように、ゲート電極２２１は、第２の水平方向ｙに沿って、半導体基材１００の全領域上に渡って伸びていてもよく、また、各ドリフト制御領域 ２４１およびドリフト領域２１１の各区域が配置された、半導体基材１００の各部分上に渡って伸びていてもよい。
上記の接続では、ゲート電極２２１のドリフト制御領域２４１上への水平方向でのオーバーラップは許容され、ゲート電極２２１の形成と同様に、ドリフト制御領域２４１は、第２の水平方向ｙでの長さが、ドリフト領域２１１の第２の水平方向ｙでの長さより短いことに留意されたい。
図１１４Ａないし図１１４Ｄは、図１１１に示す本発明に係るパワーＭＯＳＦＥＴのさらに他の変形例を示す。図１１１Ａないし図１１１Ｄに基づき、図１１４Ａは、表面１０１に近い位置の水平方向断面での上記素子を示し、図１１４Ｂおよび図１１４Ｃは、図１１１Ａに示すＣ−Ｃ線矢視、Ｄ−Ｄ線矢視での、上記素子の互いに異なる２つの各垂直方向断面をそれぞれ示し、かつ、図１１４Ｄは、上記素子の一部断面の斜視図を示す。
図１１１に基づく素子の場合における各ドリフト制御領域２４１は、ドレイン領域２１４つまりドレイン電極２３２への接続のための接続領域２４２を１つのみ有している一方、図１１４に基づく各ドリフト制御領域２４１は、それぞれ、第１の水平方向ｘに沿った、第１の接続領域２４２から離れて配置された第２の接続領域２４４を有している。
前述されているように、上記各第２の接続領域２４４は、ドリフト制御領域２４１とドーピング伝導型を同一としてもよいが、各第２の接続領域２４４を、ドリフト制御領域２４１に対して相補的なドーピング伝導型としてもよい。図示された実施形態では、各第２の接続領域２４４の各外形寸法は、第２の水平方向ｙにおいてそれぞれ隣り合って配置された各基材領域２１２の各外形寸法に一致している。
それゆえ、各第２の接続領域２４４は、各基材領域２１２の表面位置から第１の水平方向ｘに沿って形成されており、かつ、各基材領域２１２と同じ深さまで垂直方向ｖに沿って、半導体基材１００の内部に伸びている。各第２の接続領域２４４の形成を、同一の各方法ステップ、つまり、同一のイオン注入および／または拡散の各方法ステップによる各基材領域２１２および各第２の接続領域２４４の製造により達成できる。
しかしながら、各第２の接続領域２４４における、半導体基材１００の水平方向および垂直方向の各寸法は、各基材領域２１２と必ずしも一致している必要はないことを指摘しておく。ドリフト制御領域２４１および基材領域２１２は、図１１４Ａの断面に対応する図１１５に図示されているように、半導体基材１００の第１の水平方向ｘにて、互いにオーバーラップしていてもよい。
本実施形態の素子のスイッチング特性に対するドリフト制御領域２４１の作用を回避するために、基材領域２１２と同じ伝導型にて、高濃度にドープされた各半導体領域２１６が、上記基材領域２１２内のドリフト制御領域２４１に隣接して設けられている。
各第２の接続領域２４４と高濃度にドープされた各半導体領域２１６との各境界も、図１１５と異なり、第１の水平方向ｘにて、互いにオフセット、すなわち、互いにずらして設けてもよい。
図１１４Ａの素子の場合、ソース領域２１３と基材領域２１２とは、ソース電極２３１によって連結されて接続されている。一方、ドレイン領域２１４つまり複数の各ドレイン領域部分は、ドレイン電極つまり各ドレイン電極部分２３２によって、接続されている。
本実施形態では、各ドリフト制御領域２４１の各第１の接続領域２４２は、それぞれ、第１の接続電極s ２３３に接続されており、以下に、各ドレイン電極２３２による内部接続について説明する。各ドリフト制御領域２４１の各第２の接続領域が、各ドリフト制御領域２４１の各第２の接続電極に接続されている。以下に、同様な、他の各内部接続について説明する。
図１１４Ａないし図１１４Ｄに図示されたパワーＭＯＳＦＥＴの場合、ゲート電極２２１は、複数の各ゲート電極部分を有している。複数の各ゲート電極部分は、各ドリフト領域２１１の個々の幅上においてのみ、それぞれ、第２の水平方向ｙに沿って伸びている。
図１１４Ｄによれば、ゲート誘電体２２２は、本実施形態では、連続したストリップ型誘電体層として形成されてもよい。図１１４Ｂおよび図１１４Ｃに記載の参照符号２２３は、絶縁層または保護層を示している。絶縁層または保護層は、ゲート電極２２１をソース電極２３１から絶縁し、かつ、半導体基材の表面１０１上にて各ドリフト領域２１１および各ドリフト制御領域２４１を覆っている。
詳細には図示されていないが、第２の水平方向ｙに沿った各ゲート電極２２１および／またはゲート誘電体２２２の各寸法は、第２の水平方向ｙに沿った各ドリフト領域２１１の各寸法と異なっていてもよい。それゆえ、共通のゲート電極２２１が、図１１４Ｄに示すゲート誘電体２２２に合わせて、連続した電極層として特に設けられていもよい。
図１１４に基づく素子の一変形例の素子を示す図１１６を参照して、ゲート電極２２１が、第２の水平方向ｙに沿って連続したストリップ型の電極２２１として実現されてもよい。それゆえ、上記ストリップ型の電極２２１は、各基材領域２１２上、各ドリフト制御領域２４１上または各ドリフト制御領域２４１の各第２の接続領域（図１１６では図示せず）の上を、第２の水平方向ｙに沿って伸びている。
図１１７は、図１１４に図示されたパワーＭＯＳＦＥＴの他の変形例を示す。上記他の変形例の素子では、半導体基材は、図１１３に示す素子に基づくＳＯＩ基板として実現され、半導体基板１０３、半導体基板１０３上に配置された絶縁層１０５、および半導体層１０４も有している。上記半導体層１０４は、絶縁層上に配置されている。上記半導体層１０４内には、各ドリフト領域２１１、各ドリフト制御領域２４１、各ソース領域２１３、各基材領域２１２、各ドレイン領域２１４、および、各ドリフト制御領域２４１の各接続領域s ２４２、２４４も配置されている。
図１１７に示す素子では、ゲート電極２２１は、ドリフト領域２１１の幅の範囲内のみにて、それぞれ伸びて形成されているが、ドリフト領域２１１の幅から異なる寸法に形成されてもよい。また、上記ゲート電極２２１は、図１１６に示す素子のように、連続したストリップ型ゲート電極（図示せず）として実現されてもよい。
ドリフト制御領域２４１またはドリフト制御領域２４１の第１および第２の各接続電極との種々な各接続方法について以下に説明する。
図１１８Ａおよび図１１８Ｂに図示された第１実施形態では、ドリフト制御領域２４１を、ドレイン領域２１４つまりドレイン電極２３２に対し、ドレイン側端部に位置する第１のダイオード２６１を介して接続し、かつ、ソース領域つまりソース電極２３１に対し、ソース側端部に位置する第２のダイオード２６２を介して接続するための構成を提供している。本実施形態では、これらの２つの各ダイオード ２６１、２６２は、半導体基材１００内に組み込まれている。
第１のダイオード２６１は、図１１１の素子に関連して説明された各接続領域２４２、２４３によって形成されている。接続領域２４２は、ドリフト制御領域２４１と同じ伝導型であり、接続領域２４３は、ドリフト制御領域２４１に対し相補的にドープされている。本実施形態の素子では、ドレイン電極２３２および第１の接続電極２３３は、ストリップ型に形成された共通電極として実現されており、各ドリフト領域２４１、および各第１の接続領域２４２に対し相補的にドープされた各接続領域２４３に対し接続されている。
第１のダイオード２６１は、ドレイン電極２３２と第１の接続電極２３４との間の外部ダイオード（図示せず）として実現されてもよい。
本実施形態では、第２のダイオード２６２は、各ドリフト制御領域２４１に対して相補的にドープされている各半導体領域として実現されている各ドリフト制御領域２４１における第２の接続領域２４４の物性によって実現されている。本実施形態においては、ソース電極２３１および第２の接続電極２３４は、互いに電気的に接続されており、また、図１１８Ｂに図示されたドレイン電極２３２に基づき、共通のストリップ型電極（図示せず）として実現されてもよい。
第２の接続電極２３４と第２の接続領域２４４との間の接続抵抗を低減するために、より高濃度にドープされた半導体領域２４５を、必要に応じて、第２の接続領域２４４内に形成して、第２の接続電極２３４による第２の接続領域２４４へ接続してもよい。
図１１８Ａおよび図１１８Ｂに図示された素子の各機能について以下に説明する。
図示されたｎチャネルＭＯＳＦＥＴは、ゲート電極２２１に対し適切な駆動電位が印加され、また、ドレイン−ソース間に正電位が印加されると、オン状態に切り換わる。その結果、ソース領域２１３とドリフト領域２１１との間の基材領域２１２内に、反転チャネルが形成される。上記動作状態の間、第１のダイオード２６１は、順方向にバイアスされている。一方、第２のダイオード２６２は、逆方向にバイアスされている。この場合、第２のダイオード２６２は、その絶縁耐力が、上記素子が上記オン状態にて駆動されるときのドレイン−ソース間に存在する電位より高くなるように規格が設定されている。
オン動作状態の間において順方向にバイアスされている第１のダイオード２６１により、ドリフト制御領域２４１の電位は、ドレイン電位から第１のダイオード２６１の順方向電位を引いた電位に相当する。ドリフト領域２１１内を流れる負荷電流、および、それゆえに、ドリフト領域２１１の広い方の各領域を横切った方向にてドリフト領域２１１内に生成されるバルクの電圧降下による、ドリフト制御領域２４１の電位は、ドリフト領域２１１内の電位より大きくなる。それによって、蓄積誘電体２５１を横切って生じる上記電圧降下は、ドリフト領域２１１内において、蓄積誘電体２５１に沿った領域にて蓄積チャネルの形成を招来する。
上記素子がオフ状態にて駆動される、つまり、高い正のドレイン−ソース電位が存在するが、反転チャネルが形成されていないとき、空間電荷領域がドリフト制御領域２４１内に形成される。蓄積誘電体２５１を横切る電圧は、前述したように、第２の水平方向ｙでの各ドリフト制御領域２４１内の低濃度のドーパントによって、上限が設定されている。
第２のダイオード２６２は、上述と同様に上記オフ状態での駆動の間、逆バイアスされている。この場合、上記オフ状態の素子でのドリフト制御領域２４１内に形成され、かつ、ドリフト領域２１１により制御される空間電荷領域は、電圧印加による絶縁破壊に対して第２のダイオード２６２を保護する。
好ましくは、ドリフト制御領域２４１に対する第２のダイオード２６２耐圧特性、およびドリフト領域２１１に対する基材領域２１２の耐圧特性は、第２のダイオード２６２および基材領域２１２が同一の方法ステップにて特に作成されるのであれば、同様な高い耐圧特性を有している。
図１１８Ａおよび図１１８Ｂに図示された素子の場合、オフの動作状態では、ドリフト制御領域２４１を介してソース領域つまりソース電極２３１に接続される第２のダイオード２６２は、熱性にて生成される各電荷キャリアを、ドリフト制御領域２４１から流し出すことができる。それゆえ、熱性の各電荷キャリアの蓄積に起因する蓄積誘電体２５１の電圧による絶縁破壊を防止できる。
第２の機能（いわゆる、以下に示す、電荷を捕捉する機能）は、本実施形態では、生成された各ホールがｐ型領域を介して流れ出すため、生じない。もし、図示された場合のように、ｐ型領域は、ソースに対し直接的に接続されているならば、電荷の蓄積は生じない。しかしながら、ｐ型領域が、ソースに対し、外部ダイオードまたはキャパシタを介して、また、上記キャパシタを内の電圧を限定するための好適な、他のダイオードを介して接続されるとき、上記電荷を蓄積する、前述した効果が生じる。
ドリフト制御領域２４１内にて電荷を「捕捉」することは、図１２０または図１２１に基づく内部接続が存在するときに説明されるように機能する。この場合、ダイオード ２６１および／またはダイオード２６６は、内部に組み込まれても、外部に取り付けられてもよい。ドリフト制御領域２４１の下部または右手方向部分は、単に、ｎ＋にドープされた領域２４２を含む必要がある。
上記素子がオン状態にて駆動されるとき、本実施形態での第１のダイオード２６１は、ドリフト制御領域２４１からドレイン電極２３２へ各ホールが流れだすことを防止する。
図１１９に示すように、第１のダイオード２６１を省いてもよい。しかしながら、上記省略は、オン状態での損失を増加させる結果となる。なぜなら、ドリフト制御領域２４１内でのホールの蓄積が生じず、むしろ、ドリフト領域内のバルクの電圧降下、およびチャネルの形成のための、対応して増加されたドレイン電圧を利用できるだけとなるからである。
必要に応じて、ソース電極２３１と接続電極２３４との間を接続する他のダイオード２６５を、図１１９では破線で示すように設けてもよい。他のダイオード２６５は、ダイオード２６１のように、内部または外部素子として実現されてもよい。他のダイオード２６５はは、上記素子がオフ状態にて駆動されるとき、ドリフト制御領域２４１に対して相補的にドープされた第２の接続領域２４４内において、ｐ型の各電荷キャリアすなわち各ホールが、基材領域２１２（その位置は破線にて図示された）に隣り合う、蓄積誘電体２５１の各領域内に蓄積されることを可能にする。
上記素子が、実質的にオン状態にて駆動される場合、蓄積誘電体２５１に沿ったドリフト領域２１１内の蓄積チャネルを制御するために、上記各ホールは、ドリフト制御領域２４１内にて必要とされる。上記のようなスイッチオンの状態の場合、上記各ホールは、基材領域２１２に近い位置のドリフト制御領域領域から抽出され、ドレイン領域２１４の方向、またはドリフト制御領域の第１の接続領域２４２の方向にシフトされる。
上記素子が、実質的にオン状態にて駆動されるとき、第２のダイオード２６２のホールの電荷は、上記素子がオフ状態に駆動されるとき、ストレージ静電容量として機能し、ドリフト領域２１１、蓄積誘電体２５１およびドリフト制御領域２４１によって形成された「蓄積静電容量」にシフトされる。
図１２０を参照して、上述した電荷の蓄積の効果は、ソース電極２３１との第２の接続電極２３３との間を連結する静電容量２６３によって達成されてもよい。上記静電容量は、図１２０においてキャパシタ２６３として図示され、半導体基材内、または、半導体基材の外部にて、何れの望ましい形態にて実現されてもよい。
オフ状態での漏れ電流により充電されるキャパシタ２６３内に生じる電圧を限定するために、図１２１に示すようにキャパシタ２６３に対し並行に、ダイオード２６６を設けてもよい。ダイオードの絶縁破壊電圧の規格は、キャパシタ２６３の絶縁耐力に適応、つまりキャパシタ２６３の絶縁耐力より若干小さく設定されている。
図１２０の素子および図１２１の素子の双方の場合、必要に応じて、第１のダイオード２６１を、各図では破線にて図示されているように、ドリフト制御領域２４１のドレインが端部とドレイン領域２１４つまりドレイン電極２３２との間に設けてもよい。
上記ダイオード２６１は、具体的には、各接続電極２３３、２３４のそれぞれへの内部接続によって形成されたダイオード２６６のように接続されてもよく、好ましくは、単結晶半導体材料中のダイオード構造、または、単結晶の半導体基材１００上のいわゆる「ポリシリコンダイオード」として設けられてもよい。
図１２２に図示された、さらなる典型的な実施形態では、外部ストレージ静電容量２６３が、他のダイオード２６４を介してゲート電極２２１に接続されて設けられている。この実施形態では、他のダイオード２６４のアノードは、ゲート電極２２１に接続され、カソードは 第２の接続電極２３３、または第２の接続電極２３３に面する静電容量２６３の接続部に接続されている。
上記他のダイオード２６４は、ｐ型の各電荷キャリアが、ゲート駆動回路から順次供給されるという効果を有している。第１のダイオード２６１が、ドリフト制御領域２４１からドレイン電極２３２への各ホールが流れだすのを防止しているときでさえ、ｐ型の各電荷キャリアは、電荷の組み換えを通して、または各漏れ電流によって、不可避的に失われるので、順次供給される必要がある。
他のダイオード２６４は、具体的には、ＭＯＳＦＥＴが、最初、オン状態に駆動されたとき、上記静電容量２６３は、ドリフト制御領域２４１内にて熱性により生成された逆電流により以前において既に充電されていない場合、ゲート駆動回路から充電される。この場合、上記電圧を限定するダイオード２６５は、必要に応じて、キャパシタ２６３に対し並列に接続されてもよい。
「外部」の静電容量２６３を半導体基材１００内に組み込むための種々な各可能性について、以下に、図１２３ないし図１２６を参照して説明する。
図１２３は、半導体基材内に組み込まれた横型ＭＯＳＦＥＴのトランジスタ構造を有する半導体基材の一部を示す要部断面斜視図を示す。簡明な記載のために、本実施形態では、水平方向に伸びるように形成されたドリフト領域２１１、水平方向に伸びるように形成されたドリフト制御領域２４１、およびドリフト領域２１１とドリフト制御領域２４１との間に配置された蓄積誘電体２５１のみが図示されている。
本実施形態では、静電容量２６３は、半導体基材１００の裏面１０２に形成された誘電体層２７１または半導体基板１０３、半導体基板１０３および誘電体層２７１上に形成された電極層２７２によって形成されている。本実施形態においては、電極層２７２は、詳細には図示されていないが、ＭＯＳＦＥＴのソース電極に接続されている。それゆえ、静電容量２６３の接続部位の電位は、ソース電位である。
本実施形態では、半導体基板１０３は、ドリフト制御領域２４１に対し直接的に隣接してもよく、ドリフト制御領域２４１および半導体基板１０３は互いに同じ伝導型であってもよい。静電容量の第２の接続部は、基板１０３によって形成されており、ドリフト制御領域２４１に対して直接的に接続されている。
一変形例として、誘電体層２５２は、半導体基板１０３とドリフト制御領域２４１との間に配置されてもよい。本一変形例では、静電容量の第２の接続部は、ドリフト制御領域２４１に対し、接続線（詳細には図示せず）を介して接続される必要がある。
基板１０３より高濃度にドープされた半導体層２７３は、必要に応じて、基板１０３の一面側に設けてもよい。半導体層は、直接的に、蓄積誘電体２７１に対し隣り合い、空間電荷領域の、誘電体２７１から基板１０３内への拡張を防止するので、安定で、大きなストレージ静電容量を保証する。
本実施形態においては、基板１０３のドーピング濃度は、ドリフト制御領域２４１のドーピング濃度に対応していてもよい。何れの場合でも、基板１０３のドーピング濃度は、上記素子に生じる逆電圧のほぼ全体がトランジスタのドレイン領域下にて生じるように、十分に低い濃度である必要がある。
一変形例として、半導体基板１０３のドーピングが、ドリフト制御領域２４１より、いくらか高くてもよい（上述した条件の範囲内）。そして、上記より高濃度にドープされた中間領域２７３を省くことができる。その上、ドリフト制御領域２４１を、半導体基板に対して相補的なドーピングとしてもよい。
ストレージ静電容量の容量を大きくするために、図１２４および図１２５に示すように、蓄積誘電体２７１の形状を、平面型ではない、水平方向に対し、非平面型、例えば、凹凸状に形成してもよい。この場合、より高濃度にドープされた領域２７３は、必要に応じて、誘電体２７１の形状に沿うように設けてもよいし（図１２５）、また、半導体基板１０３との界面が、実質的に平面となるように実現されてもよい。
図１２６に示すように、外部静電容量２６３は、ウエハ結合法によって実現されてもよい。この場合、誘電体層２７１が形成される半導体基材は、例えば、熱処理を含む結合法によって、半導体基板の裏面側上に結合される。この場合、基板は、上記裏面側の領域内により高濃度のドープされて、より高濃度にドープされた中間領域２７３を得ることができる。上記結合された半導体基材における、基板１０３から離れた結合面上の電極層２７２は、ストレージ静電容量の良好な電気的な接続を保証する。
ゲート電極２２１が、半導体基材の表面１０１の上方に配置された、上述した各素子では、反転チャネルが、半導体基材１００の表面１０１の領域内における、ゲート誘電体２２２の下方の基材領域２１２内に伸びるように形成される。この場合、有効なチャネル幅は、ドリフト領域２１１の合計幅、すなわち、２つの各ドリフト制御領域２４１間に位置する、各ドリフト領域区域のそれぞれの各幅ｂ（図１１１Ａ）の合計によって、ほぼ決定される。
上記素子がオン状態に駆動されるとき、ドリフト領域２１１内の電流は、蓄積誘電体２５１に沿ったドリフト領域２１１内に形成される各蓄積チャネル内に集中する。上記蓄積チャネルの領域の各寸法は、蓄積誘電体２５１に対して直交する方向、つまり、前述した本発明に係る各素子での第２の水平方向ｙでは極めて小さく、よって、２つの各ドリフト制御領域２１４の相互間の距離、つまり各ドリフト領域２１１のそれぞれの各部分の幅ｂを、上記素子の抵抗値への顕著な影響無しにて、極めて小さく選択、すなわち、上記蓄積チャネルの各寸法値のほぼ倍までに低減することができる。
２つの各ドリフト制御領域２４１間における距離の低減量の増加に伴い、すなわち、ドリフト領域２１１の部分における幅ｂの低減量の増加に伴い、前述した各素子の場合では、ドリフト領域２１１のそれぞれの部分において有効な、基材領域２１２の反転チャネルのチャネル幅においても低減が生じる。この低減は、オン抵抗を増加させる。蓄積チャネルの第２の水平方向での寸法は、例えば、５０ｎｍ未満の範囲内にある。
上記オン抵抗が増加する問題を回避できる各素子について、図１２７ないし図１２９を参照して以下に説明する。ゲート電極２２１は、半導体基材の表面１０１から半導体基材１００の内部に、垂直方向に沿って伸びるように形成されている。図１２７Ａ、図１２８Ａおよび図１２９Ａのそれぞれは、各ゲート電極２２１が内部に組み込まれた半導体基材１００の表面の平面図を示す一方、図１２７Ｂ、図１２８Ｂおよび図１２９Ｂのそれぞれは、上記各素子における第１の垂直方向の断面図を示し、図１２７Ｃ、図１２８Ｃ、図１２９Ｃのそれぞれは、上記各素子における第２の垂直方向の断面図を示す。
図１２７に基づく素子の場合では、ソース領域２１３は、基材領域２１２内に配置され、かつゲート電極２２１は、ソース領域２１３、基材領域２１２を通り、垂直方向に沿ってドリフト領域２１１の内部に進入する位置まで伸びて形成されている。この場合、ゲート電極２２１は、第１の水平方向ｘに沿ったドリフト領域２１１の延長部内に、かつ、第２の水平方向ｙに沿った蓄積誘電体２５１からの離れた位置に配置されている。
上記素子が、オン状態に管歐姿漣されたとき、反転チャネルは、ソース領域２１３から基材領域２１２を通りドリフト領域２１１に達するゲート誘電体２２１に沿って、垂直方向に伸びるように形成される。本実施形態では、反転チャネルのチャネル長は、ソース領域２１３とドリフト領域２１１との間の垂直方向ｖでの基材領域２１２の寸法によって決定される。上記チャネル長は、図１２７Ｂおよび図１２７Ｃでは、「ｌ」により示されている。
本実施形態においては、図１２７Ｂは、ゲート電極２２１の領域内での半導体基材１００の垂直方向の断面図を示す一方、図１２７Ｃは、ゲート電極２２１と蓄積誘電体２５１との間の領域での半導体基材１００内部の断面図を示す。
ドリフト制御領域の断面図およびドリフト制御領域の各接続領域２４２、２４４の図示については、図１２７では省略されている。上記断面図は、図１１４Ｃを参照して前述された断面図に対応している。本実施形態のドリフト制御領域２４１は、詳細には図示されていないが、図１１８ないし図１２２に関する各説明に沿ってソース電極およびドレイン電極に接続され、または、図１１１に関する説明に沿ってドレイン領域２１４のみに接続されてもよい。
詳細には図示されていないが、図１２７に図示された素子の半導体基材１００は、図１１１に示す半導体基材に沿って実現されてもよい。この場合、半導体層１０４は、半導体基板１０３に対して直接的に形成されている一方、ドリフト制御領域２４１は、さらなる絶縁層２５２によって半導体基板１０３から絶縁されている。さらに、図１２７に図示された素子の他の変形例として、図１１３に示す素子と同様に、ＳＯＩ基板内に、連続的な絶縁層１０５を半導体基板１０３と半導体層１０４との間に設けてもよい。
図１２８は、パワーＭＯＳＦＥＴとして実現され、図１２７に示す半導体素子の一変形例を示したものである。図１２８に図示された素子では、反転チャネル長が、第１の水平方向ｘでの、ソース領域２１３とドリフト領域２１１との間の距離によって決定される。上記素子の場合、ゲート電極２２１は、半導体基材の内部を、ソース領域２１３から基材領域２１２を通り、ドリフト領域２１１の内部に進入する位置まで垂直方向ｖに沿って伸びて形成され、かつ、ゲート誘電体２２２により絶縁されて、第１の水平方向ｘに沿って伸びている。上記素子がオン状態に管歐姿漣されるとき、長さ「ｌ」を有する反転チャネルは、第１の水平方向ｘにゲート誘電体２２２に沿って伸びるように形成される。
図１２８Ｂおよび図１２８Ｃに示すように、ソース領域２１３は、基材領域２１２内に配置され、それゆえ、ドリフト領域２１１から基材領域２１３によって、第１の水平方向ｘおよび垂直方向ｖの双方にて離間されている。図１２８Ｂおよび図１２８Ｃに破線にて示したように、ソース領域２１３および基材領域２１２のそれぞれを、半導体基材１００の表面１０１から、垂直方向ｖに沿って、半導体層１０４の下方に配置された半導体基板１０３まで、あるいはＳＯＩ基板を用いたとき、絶縁層１０５まで伸びて形成されてもよい。
図１２７による素子に類似する他の変形例として、ゲート電極２２１は、基材領域２１２より、垂直方向ｖにそって、より深く伸びて形成されてもよい。その結果、オン状態にスイッチされた場合では、反転チャネルを第１の水平方向ｘおよび垂直方向ｖの双方に形成できる。
図１２９は、図１２８に図示された素子の一変形例を示す。上記素子の場合では、ゲート電極２２１は、ドリフト制御領域２４１の延長部内にて、第１の水平方向ｘに沿って、基材領域２１２と第２の水平方向ｙに沿って隣り合って配置されている。上記素子の場合では、蓄積誘電体２５１およびゲート誘電体２２２は、共通の誘電体層により形成されている。共通の誘電体層は、第２の水平方向ｙにて、ドリフト領域２１１を、ドリフト制御領域２４１および基材領域２１２から分離し、かつ、ソース領域２１３の各部分、およびドリフト領域２１１もゲート電極２２１から分離している。第１の水平方向ｘにおいて、ゲート電極２２１は、他の誘電体層つまり絶縁層２２４によって、ドリフト制御領域２４１から分離されている。
図１２９Ｂおよび図１２９Ｃに示すように、上記素子の半導体基材１００は、半導体基板１０３、絶縁層１０５および半導体層１０４を有するＳＯＩ基板として実現される。図１２９Ｂに示すように、上記基材および各ソース領域２１２、２１３は、半導体基材１００の垂直方向ｖに沿って、絶縁層１０５まで伸びて形成されている。ゲート電極２２１についても、同様に、垂直方向ｖに沿って絶縁層１０５まで伸びるように形成されている。上記素子の場合では、反転チャネルは、ソース領域２１３とドリフト領域２１１の間の基材領域２１２内において、ゲート誘電体２２２に沿った第１の水平方向ｘに沿って形成される。
詳細には図示されていないが、基材領域２１３の下端を絶縁層１０５の上方にて設定してもよく、かつ、ソース領域２１３を、基材領域２１２に内部内のみに配置してもよい。それゆえ、図１２７による素子に基づく、反転チャネルが垂直方向ｖに伸びるパワーＭＯＳＦＥＴを得ることができる。
図１２９に係る素子のドリフト制御領域２４１は、図１１８ないし図１２２に関する各説明に沿って接続することが可能である。この場合、ドリフト制御領域２４１の第２の接続領域２４４は、第１の水平方向ｘにおいて、ゲート電極２２１のさらなる絶縁層２２４に隣り合って、ドリフト制御領域２４１内に配置されてもよい。
詳細には図示されていないが、第２の接続領域２４４は、基材領域２１２の深さ全体上にて垂直方向ｖに沿って伸びていてもよく、および／または絶縁層１０５にまで上記垂直方向に沿って伸びていてもよい。
図１１１ないし図１１３に関する各説明に基づき、当然のことながら、ドリフト制御領域をドレイン電位に対し第１の接続電極２３３を介してのみ接続してもよい。この接続において、間にダイオードを挿入しても、挿入しなくともよい。
図１３０および図１３１は、ＳＯＩ基板による横型パワーＭＯＳＦＥＴに関するさらに他の典型的な各実施形態を示す。本実施形態では、ＭＯＳＦＥＴがそれぞれ組み入れられている半導体基材１００は、半導体基板１０３、半導体基板１０３上に配置された 絶縁層１０５、および絶縁層１０５の上方に配置された半導体層１０４も有している。上記半導体層１０４には、ＭＯＳＦＥＴの各活性素子領域が組み込まれている。
図１３０および図１３１による各素子の場合、絶縁層１０５は、カットアウト部１０６を有している。上記カットアウト部１０６は、基材領域２１２に隣接する接続領域２１７を通り、絶縁層１０５を通って伸び、半導体基板１０３の内部にまっすぐに進入するように伸びて形成されている。上記接続領域は、基材領域２１２と同一の伝導型である。半導体基板１０３は、接続領域２１７に対して相補的にドープされている。
図１３０による素子の場合では、基板に対して相補的にドープされている各フィールド領域２１８Ａ、２１８Ｂ、２１８Ｃ、２１８Ｄが、半導体基板１０３内に配置されている。各フィールド領域は、互いに離間して第１の水平方向ｘに沿って配置され、かつ、絶縁層１０５に対して直接的に隣り合っている。
第２の水平方向ｙでは、上記各フィールド領域２１８Ａ〜２１８Ｄは、詳細には図示されていないが、ストリップ形状にて形成されている。本実施形態では、フィールド領域２１８Ａは、接続領域２１７に最も近い位置に配置され、接続領域２１７に直接的に接続されている。互いに隣り合う２つの各フィールド領域２１８Ａ〜２１８Ｄにおける水平方向の間隔は、好ましくは、接続領域２１７からの距離が大きくなるに伴い、大きくなっている。
各フィールド領域２１８Ａ〜２１８Ｄは、パワー半導体素子類の各エッジ端部からの公知な各フィールドリングの機能を満たすものであり、誘電体の絶縁層１０５を通して、ドリフト領域２１１内の電界分布を制御して、所定の電位が印加される半導体基板１０３の場合での絶縁層１０５への電圧負荷を低減することを目的とするものである。上記電位は、接地電位または基準電位であってもよく、また、ドレイン電位に対応するものであってもよい。
図１３１による素子の場合では、上記と同じ目的が、半導体基板１０３に対して相補的にドープされたフィールド領域２１９によって達成される。上記フィールド領域は、垂直方向ｖでのドーパント濃度が、接続領域２１７のからの距離が増加するに伴い減少するように形成されている。そのようなフィールド領域は、ＶＬＤ領域（ＶＬＤ＝水平方向ドーピングの変化）として称されてもいる。
図１３１に示すように、カットアウト部１０６は、ドレイン領域２１４の下方の絶縁層１０５内に設けられてもよく、接続領域２２８のカットアウト部（切欠き部）を通してドレイン領域２１４から半導体基板１０３まで伸びて形成されてもよい。
カットアウト部の領域では、半導体領域２２７は、必要に応じて、第１の水平方向に沿って絶縁層１０５の下方まで伸びて形成され、かつ接続領域２２８と接続されてもよい。各フィールドリング２２９Ａ、２２９Ｂが、必要に応じて、ドレイン領域２１４の下方の領域内の上記基板内に設けられてもよい。
上記各フィールドリングの機能は、図１３０に示した各フィールドリングの機能に相当する。接続領域２２８、基板１０３内の半導体領域２２７、および各フィールドリングは、ドレイン領域２１４と同じ伝導型であることが好ましい。これらの各領域は、ドリフト領域２１１より、高濃度にてドープされていることが好ましい。
図１３０および図１３１に図示された各素子の場合では、ゲート電極２２１は、半導体基材の表面１０１の上方にて、平板型の電極として配置されている。上記ゲート電極は、言うまでもなく、詳細には図示されていないが、図１２７ないし図１２９に示す典型的な各実施形態に基づく、トレンチ電極として実現されてもよい。
その上、図１３０および図１３１による各素子の場合においては、ドリフト制御領域２４１は、第１の接続領域２４２、および第１の接続領域２４２に対して相補的にドープされた半導体領域２４３の間のｐｎ接合によって形成されたダイオードを介して、ドレイン電極２３２に対し接続されている。
さらに、第２の接続電極２３４を介してドリフト制御領域２４１と接続されている。ドリフト制御領域２４１は、図１１８ないし図１２２を参照して前述された各方法の何れにより接続されてもよい。その上、ドリフト制御領域２４１を、図１１１ないし図１１３に示した典型的な各実施形態において前述されたように、ドレイン電位にのみ接続してもよい。
ＳＯＩ基板に基づかない上述した各素子の場合では、ドリフト領域２１１は、ドリフト領域２１１の下方に位置し、かつ、ドリフト領域２１１に対して相補的にドープされた半導体基板１０３に直接的に隣接しており、例えば、ドリフト制御領域２４１を半導体基板１０３から絶縁する絶縁層２５２（例えば図１１１Ｄを参照のこと）が前述した方法にて必要とされてもよい。
これらの各素子は、半導体基板１０３、半導体基板１０３上に配置された各ドリフト領域２１１、および、各ドリフト領域２１１に対して水平方向にて隣り合う各ドリフト制御領域２４１を有する基本構造に基づいている。上記各ドリフト制御領域は、各ドリフト領域２１１から、蓄積誘電体２５１によって絶縁され、かつ、半導体基板１０３から、さらなる絶縁体つまり誘電体層２５２によって絶縁されている。
図１３２を参照して、上記基本構造の素子における、可能な製造方法について以下に説明する。図１３２Ａに示すように、上記製造方法の出発点の方法ステップは、半導体基板１０３を設けることによって形成されている。
図１３２Ｂに示すように、絶縁層２５２’を、半導体基板１０３の両面における一方の面上に形成する。絶縁層２５２’は、酸化物層であり、例えば、熱酸化により形成されてもよく、また、例えば、ＴＥＯＳ（テトラエチルオルソシリケート）といった酸化物を堆積して形成してもよい。
絶縁層２５２’を、続いて、絶縁層２５２’の個々の各部分を除去するパターニングにより、図１３２Ｃおよび図１３２Ｄに結果として図示された各ストリップ型絶縁層２５２が生じる。この場合、図１３２Ｃは、半導体基板１０３およびパターン化された絶縁層を有する構成の断面図を示す一方、図１３２Ｄは、上記構成の平面図を示す。
上記構成の場合、各ストリップ型絶縁層２５２のそれぞれは、前述の素子における第２の水平方向ｙに対応する水平方向において互いに離間して配置されている。第２の水平方向ｙにおける、残った各絶縁層２５２の幅は、前述の各ドリフト制御領域の幅を規定する一方、上記２つの各絶縁層２５２間の距離は、前述の各ドリフト領域２１１の幅を規定する。
図１３２Ｅに示すように、続いて、半導体層１０４を、パターン化された絶縁層２５２を有する基板１０３上に、エピタキシー法によって堆積して形成する。このとき、各絶縁層２５２は、エピタキシー的に各絶縁層２５２上に半導体層１０４が堆積される。
半導体層１０４がより厚く形成されるに伴い、得られたトランジスタのオン抵抗が、より低くなる。上記厚さは、次のエッチングおよび充填の各方法ステップの技術的な可能性およびそれらのコストによって限定される。一般的な厚さは、２μｍから４０μｍの範囲内である。
図１３２Ｆに示すように、エッチングマスク２００を用いて、半導体基板１０３および半導体層１０４から形成された半導体基材１００の表面１０１からエッチングを進行させて、各トレンチが半導体基材１００の内部にエッチングにより形成される。上記各トレンチは、第２の水平方向ｙにおいて互いに離間し、かつ、トレンチのそれぞれが各絶縁層２５２の水平方向端部の領域内に位置するように配置されている。
上記エッチングは、例えば、絶縁層２５２の材料にはエッチングしないが、半導体層１０４を選択的にエッチングするエンチャントによって行われる。このとき、上記各絶縁層２５２は、エッチング中での各エッチング停止層として機能する。
各トレンチ１０７の幅は、前述のドリフト領域２１１およびドリフト制御領域２４１間の最大負荷電圧により、また、上記誘電体層の形成のための方法によっても設定される。もし、上記誘電体層が、半導体材料の熱酸化により形成さるとき、トレンチ幅による半導体材料の減少を考慮すべきである。一般的なトレンチ幅は、熱酸化での各誘電体層の場合では、約２０ｎｍから、約１００ｎｍまでの範囲内であり、上記各トレンチへの誘電体の充填の場合では、約３０ｎｍから約２００ｎｍまでの範囲内である。
続いて、上記各トレンチ１０７内に、誘電体層を形成する。上記誘電体層は、例えば、酸化物層である。上記酸化物層の形成は、エッチングマスク２００の除去の前、または後において、半導体基材１００の露出した各領域の熱酸化によって実施しても、また、例えば、ＣＶＤプロセスによる絶縁体層の堆積、あるいは、上記各方法の組み合わせであってもよい。エッチングマスク２００の除去後の上記熱酸化を使用するときは、酸化物層は、半導体基材１００の表面１０１上にも生じ、その後、上記酸化物層は、例えば、アニソトロピックエッチング法により、再度、除去される必要がある。
図１３２Ｇは、上記各方法ステップが実行された後の半導体基材１００を示す。図１３２Ｇに図示された上記基本構造では、上述した各半導体素子は、ＭＯＳＦＥＴ構造における、基材、ソース、およびドレインの各領域２１２、２１３、２１４、並びに、各ドリフト制御領域２４１における各接続領域２３３、２３４もまた、例えば、慣例の各ドーピング方法や、イオン打ち込みおよび／またはイオン拡散法を含む公知な各方法によって実現されてもよい。
パワー半導体素子のドリフト領域２１１内での蓄積チャネルを制御するための低濃度にドープされたドリフト制御領域２４１の使用は、パワーＭＯＳＦＥＴ類に限定されず、ドリフト領域を有する、どのようなパワー半導体素子類にも適用可能である。上記のようなドリフト制御領域の使用は、具体的には、ＩＧＢＴ類に適用可能である。
上記のようなＩＧＢＴ類は、ドリフト領域に相補的にドープされたドレイン領域２１４が、ＩＧＢＴでは、エミッタ領域として参照されるという特性によって、上記各図を参照して前述したパワーＭＯＳＦＥＴ類と異なる。
ユニポーラのパワー半導体類の場合でも、ドリフト領域２１１内での蓄積チャネルを制御するための低濃度にドープされたドリフト制御領域２４１の使用により、具体的な利点が得られる。
ドリフト領域に隣り合って配置された低濃度にドープされたドリフト制御領域のためのさらに他の応用例は、パワーショットキーダイオード類です。上記タイプのショットキーダイオード類は、ショットキー金属領域が、基材領域２１２に代えて存在しており、さらに、ゲート電極が存在していないという特性によって、前述のパワーＭＯＳＦＥＴ類と異なる。
図１３３は、図１１３による実施形態の一変形例としての上記のようなパワーショットキーダイオードを示す。この場合、参照符号２７１は、ドリフト領域２１１に隣り合いうショットキー金属領域を示す。ショットキー金属領域２７１は、ドリフト領域２１１と共に、素子結合部２７２を形成し、上記素子がオフ状態のときに、ドリフト領域２１１内を伝搬する空間電荷領域の形成を促進する。
上記素子の場合では、ショットキー金属領域２７１は、アノード領域を形成する一方、ドリフト領域２１１内に高濃度にドープされた半導体領域２１４が配置される。半導体領域は、ＭＯＳＦＥＴではドレイン領域を形成し、ショットキーダイオードではカソード領域を形成する。このショットキーダイオードは、カソード領域２１４およびアノード領域２６１の間に正電圧が存在すると、オフ状態に切り換わる。
上述した本発明に係るパワー素子類では、ドリフト領域２１１およびドリフト制御領域２４１は、半導体基材１００の第２の水平方向ｙに沿って、互いに隣り合い、かつ、蓄積誘電体２５１によって互いに分離されるように配置されている。この場合、上記素子がオン状態に駆動されるとき、ドリフト領域２１１内にて伝搬する蓄積チャネルに沿った蓄積誘電体２５１の領域は、半導体基材の表面１０１に対し直交する方向に伸びて形成されている。
図１３４Ａないし図１３４Ｄは、本発明に係る、横型パワー半導体素子の他の典型的な実施形態を示す。上記素子の場合では、各ドリフト制御領域２４１は、ドリフト領域２１１に対して隣り合うように配置され、または、半導体基材１００における、垂直方向ｖに沿ったドリフト領域２１１の個々の各部分に隣り合うように配置されている。
図１３４Ａは、この半導体素子における、半導体基材１００の表面１０１での平面図を示し、図１３４Ｂは、図１３４ＡのＪ−Ｊ線矢視での、上記素子の垂直方向断面図を示し、図１３４Ｃは、図１３４ＡのＫ−Ｋ線矢視での、上記素子の垂直方向断面図を示し、および図１３４Ｄは、図１３４Ｂおよび図１３４ＣのＬ−Ｌ線矢視での、上記素子における、表面１０１に対し平行に伸びる水平方向断面図を示す。
各ドリフト制御領域２４１のそれぞれは、ドリフト領域２１１から蓄積誘電体２５１によって絶縁されており、かつドレイン領域２１４つまりドレイン電極２３２に対して電気的に連結されている。図１３４Ｂおよび図１３４Ｃでは、各ドリフト制御領域２４１のそれぞれと、ドレイン電極２３２との接続を、実線の接続線により図示されている。
第１の接続電極２３３が、各ドリフト制御領域２４１との接続のために設けられている。上記第１の接続電極２３３は、表面１０１から垂直方向に沿って半導体基材の内部を伸びて形成され、各ドリフト制御領域 ２４１のそれぞれと接続されている。ただし、第１の接続電極２３３は、ドリフト領域２１１から絶縁されている。図１３４Ｅは、第１の接続電極２３３の領域内での上記素子の要部断面図を示す。この場合、第１の接続電極２３３は、ドレイン領域２１４に面する側の、各ドリフト制御領域２４１の端部に位置している。上記ドレイン領域２１４は、第２の水平方向ｙに沿った、望ましいどのような位置に配置されてもよい。図１３４Ａは、例えば、水平方向断面が四角である、第１の接続電極２３３の可能な位置の一例を示す。
第１の接続電極２３３は、ドレイン電極２３２に対して、半導体基材の表面１０１における上方の接続リンク部２３５によって接続され、かつ、少なくともドリフト領域２１１から、上記表面上の絶縁層２５６により絶縁されている。図１３４Ｅに示す参照符号２５５は、半導体基材１００内に伸びて形成されている接続電極２３３から、半導体基材１００内のドリフト領域２１１を絶縁する垂直絶縁層を示す。
基材領域２１２またはソース領域２１３に面する側の、各ドリフト制御領域２４１の各端部との接続を可能にするために、第２の接続電極２３４が、上述した第１の接続電極２３３に対応して設けられ、かつ、半導体基材１００内を、垂直方向に沿って、各ドリフト制御領域２４１の基材またはソース側の位置にて、各ドリフト制御領域２４１に接続され、ただし、各ドリフト領域２１１から絶縁されている。
必要に応じて設けられる、第２の接続電極２３４の可能な位置の一例は、図１３４Ａにて破線に示されている。本実施形態では、各第２の接続領域２４４が、各ドリフト制御領域内に設けられている。上記各第２の接続領域は、各ドリフト制御領域２４１に対して相補的にドープされ、また、第２の接続電極が、各第２の接続領域と接続されている。
各ドリフト制御領域２４１については、図１１８ないし図１２２を参照して前述した各接続方法の望ましい何れの方法により、ドレイン電極２３２およびソース電極２３１ に対して接続してよい。各ドリフト制御領域２４１をドレイン電極２３２にダイオードを介して接続するために、例えば、各接続領域２４３を、接続リンク部２３５の領域内の、各ドリフト制御領域２４１内に設けてもよい。
上記各接続領域は、ドリフト制御領域２４１の残りの各領域に対して相補的にドープされている。上記のような各接続領域は、図１３４Ｅに図示されている。具体的には、高濃度にドープされた領域は、接続領域２４３とドリフト制御領域２４１との間に導入されてもよい。高濃度にドープされた領域は、接続領域２４３に対して相補的にドープされている。
ドレインでの耐電圧が存在しているとき、高濃度にドープされた領域は、蓄積ホールが、ドリフト制御領域から接続電極２３３へと流れだすことを防止する。ドリフト制御領域２４１に対して相補的にドープされた各接続領域２４４が、各ドリフト制御領域２４１とソース電極２３１との接続の目的のために、他の接続部２３７の領域内における各ドリフト制御領域２４１にそれぞれ対応して設けられてもよい。
図１３４にて図示された素子の場合では、基材領域２１２は、ドリフト領域２１１に対して相補的にドープされ、かつ、ドレイン領域２１４への方向内の第１の水平方向ｘに沿って伸びる各部分を有している。
各基材領域２１８の構成の特性により、各ドリフト領域２１１と各ドリフト制御領域２４１との各ｐｎ接合の積み上げは、第１の垂直方向ｘに沿って交互に積み重なっている。それゆえ、電界強度および各空間電荷領域のプロファイル（分布）は、実際上、上記２つの各半導体領域にて生じるプロファイルと同一である。このことは、オフ状態での動作内での蓄積誘電体２５１を横断する方向での静的負荷電圧を減少できる。
図１３４に示すＭＯＳＦＥＴのゲート電極２２１は、半導体基材の表面１０１の上方の平板状の電極として配置されている。ソース領域２１３は、基材領域２１２、反転チャネルによって完全に囲まれている。上記反転チャネルは、上記素子がオン状態に駆動されるとき、半導体基材１００の表面１０１の下方の、ソース領域２１３とドリフト領域２１１との間にて第１の水平方向ｘに沿って形成される。
図示された実施形態では、各ドリフト制御領域２４１とドリフト領域２１１との間の蓄積誘電体２５１の各領域は、表面１０１に対して平行に伸びて形成され、その結果、上記素子がオン状態に駆動されるとき、各ドリフト領域２１１内の各蓄積チャネルは、同様に、半導体基材の表面１０１に対して平行に形成される。
図１３５Ａないし図１３５Ｃは、図１３４に図示された素子の一変形例を示す。上記素子の場合、ゲート電極２２１は、トレンチ電極として実現される。上記トレンチ電極は、表面１０１から半導体基材１００内へ垂直方向に沿って伸びて形成されている。
図１３５Ａは、半導体基材の表面１０１の平面図を示し、ソース、ドレイン、および各ゲート電極の図示については、簡明な記載のために省略されている。図１３５Ｂは、ゲート電極２２１を横切る上記素子の垂直方向断面図を示し、図１３５Ｃは、ゲート電極２２１から離れた位置での、第２の水平方向ｙに沿った平面での上記素子の垂直方向断面図を示す。
上記素子のゲート電極２２１は、ゲート誘電体２２２によって覆われ、第１の水平方向ｘに沿って、ソース領域２１３から基材領域２１２を通りドリフト領域２１１内部へ進入するように伸びて形成されている。上記素子がオン状態に駆動されるとき、本実施形態では、反転チャネルは、第１の水平方向に沿ったゲート電極２２１内の水平方向の各領域内に沿った基材領域２１２内に形成される。
詳細には図示されていないが、図１３４に示された素子に基づく各ドリフト制御領域２４１は、ドレイン電極２３２に対して第１の接続電極２３３（図１３５Ａ）を介して接続されてもよく、また、ソース電極２３１に対して、必要に応じて設けた第２の接続電極２３４を介して接続してもよい（図１３５Ａ）。
上記ゲート構造は、図１２８に関する各ゲートの形成についての各説明に基づいて実施されてもよい。上記実施では、図１２８に関する各説明にて特定される各変形例も包含される。
図１３６Ａないし図１３６Ｄは、横型パワーＭＯＳＦＥＴのさらなる典型的な実施形態を示す。上記実施形態では、各ドリフト制御領域２４１は、半導体基材１００の垂直方向ｖに沿ったドリフト領域２１１の各部分に対して隣り合って配置されている。この場合、図１３６Ａは、半導体基材の表面１０１の平面図を示し、図１３６Ｂおよび図１３６Ｃは、図１３６Ａに示す、第２の水平方向ｙに沿って互いに離れた各位置における２つのＯ−Ｏ線矢視、Ｐ−Ｐ線矢視での、上記半導体基材の各垂直方向断面図をそれぞれ示し、図１３６Ｄは、図１３６Ｂおよび図１３６Ｃに図示されたＱ−Ｑ線矢視での、上記半導体基材を通る水平方向断面図を示す。
上記素子の場合では、ゲート電極２２１は、複数の各電極区域を有している。複数の各電極区域は、半導体基材１００の垂直方向ｖに沿って、互いに離間して配置されている。上記素子の場合においては、ゲート電極２２１の各電極区域のそれぞれは、各ドリフト制御領域 ２４１のそれぞれに対して、第１の水平方向ｘに沿って隣り合っており、各ドリフト制御領域２４１から絶縁層２２４によって絶縁されている。
基材領域２１２は、複数の各基材領域区域を有している。複数の各基材領域区域のそれぞれは、ドリフト領域２１１の一部と、第１の水平方向ｘに沿って隣り合って配置され、ゲート電極２２１の少なくとも一つの電極区域に対し、垂直方向ｖに沿った位置にて隣り合っている。
上記素子の場合では、ゲート誘電体２２２および蓄積誘電体２５１は、共通の誘電体層によって形成される。ゲート誘電体２２２は、ゲート電極２２１の電極区域と基材領域２１２の区域との間に配置されている。蓄積誘電体２５１は、ゲート電極２２１の区域に隣り合うドリフト制御領域２４１と基材領域２１２の区域に隣り合って配置されたドリフト領域２１１との間に形成されている。
基材領域２１２の各区域に対して、第１の水平方向ｘに沿った位置にて、ソース領域２１３の各区域がそれぞれ隣接しており、それら隣接している各区域間が、表面１０１から半導体基材１００内に垂直方向に沿って進入するように伸びて形成されたソース電極２３１によって接続されている。
上記素子の場合では、ゲート電極２２１の各区域のそれぞれ、基材領域２１２の各区域のそれぞれ、およびソース領域２１３の各区域のそれぞれもまた、第２の水平方向ｙに沿った各ドリフト制御領域２４１および各ドリフト領域２１１に合わせて、ストリップ型に形成されている。
ソース領域２１３に合わせて、ドレイン領域２１４も、同様に、上記素子において、複数の各区域を有している。ドレイン領２１４の各区域のそれぞれは、ドリフト領域２１１の各区域に対して隣り合っている。ドレイン領域２１４の各区域のそれぞれは、表面１０１から半導体基材１００の内部に垂直方向に沿って伸びるように形成されたドレイン電極２３２により互いに接続されている。ドレイン領域２１４の各区域のそれぞれは、ストリップ型に形成されており、それゆえ、ソース領域２１３の各区域に合わせて、第２の垂直方向ｙに沿って伸びているように形成されている。
上記素子の場合では、各ドリフト制御領域２４１は、ドレイン電極２３２から、つまり絶縁層２５７とドレイン電極２３２との間に配置された半導体領域２４５から、第１の水平方向ｘに垂直方向の各絶縁層２５７によって絶縁されている。
詳細には図示されていないが、図１３４に示された素子の各ドリフト制御領域 ２４１に合わせて、各ドリフト制御領域２４１は、ドレイン電極２３２に対し第１の接続電極２３３を介して接続され（図１３５Ａ）、かつソース電極２３１に対し、必要に応じて設けられた第２の接続電極２３４を介して接続されてもよい （図１３５Ａ）。第１および第２の各接続電極２３３、２３４の可能な各配置の一例は、図１３６Ａに図示されている。図１３６Ａに示すように、ドリフト制御領域２４１に対し相補的にドープされた各接続領域２４４は、各ドリフト制御領域 ２４１のそれぞれの内部に設けられ、上記各接続領域を接続電極２３４によって互いに接続されていてもよい。上記構成では、ドリフト制御領域２４１をソース電極２３１つまりソース領域２１３に接続するためのダイオードを設けてもよい。
言うまでもなく、ドリフト領域２１１の各区域に対し、半導体基材の垂直方向に沿って、それぞれ隣り合うように配置された各ドリフト制御領域２４１の配置は、図１３４ないし図 １３６に図示されたパワーＭＯＳＦＥＴ類に限定されるものではなく、上記のような各ドリフト制御領域２４１を、ドリフト領域を有するどのようなパワー素子類、具体的には、ショットキーダイオード類に設けてもよい。ショットキーダイオード類は、ゲート電極類が設けられておらず、かつ、基材およびソース領域類に代えて、ショットキー金属領域がドリフト領域に隣り合って設けられている点によって、ＭＯＳＦＥＴ類と相違している。
図１３４ないし図１３６を参照して前述された各横柄パワー素子の場合では、積層様の素子構造類が、半導体基材１００の垂直方向ｖに沿って連続して、ドリフト領域２１１としての半導体層、蓄積誘電体２５１としての誘電体層、ドリフト制御領域２４１としてのさらなる半導体層、および、上記ドリフト制御領域上に、他の蓄積誘電体２５１としての他の誘電体層を含んで設けられている。
上記構造は、半導体基材の垂直方向に沿って、複数の各ドリフト領域２１１、複数の各ドリフト制御領域２４１をそれぞれ、交互に設けるために、垂直方向に沿って複数繰り返されてもよい。複数の各ドリフト領域２１１、複数の各ドリフト制御領域２４１の間をそれぞれ分離するために、上記両者間に蓄積誘電体２５１が設けられている。
上記の場合、各ドリフト領域２１１つまりドリフト領域の各区域のそれぞれ、かつ、各ドリフト制御領域２４１のそれぞれを形成する各半導体層は、垂直方向に沿って同一の寸法を有してもよく、また、それぞれ、同一の各ドーピング濃度を備えていてもよい。
半導体層および誘電体層が交互に作成された各層構成は、種々な各方法にて作成されてもよい。
上記のような積層を作成する一方法は、半導体層内に、互いに異なる深さに埋め込まれた各絶縁層を形成する方法ステップを含む。上記作成のために、酸素イオンが半導体層内に表面から注入される。この酸素の注入に続く、加熱ステップでは、酸素が注入された各領域において絶縁層を形成する半導体酸化物を生じさせる。半導体基材内に注入される酸素イオンの注入エネルギーは、酸素イオンの進入深さを決定し、よって、半導体層の垂直方向に沿った絶縁層の形成位置を決定する。互いに異なる各注入エネルギーを適用することによって、複数の各絶縁層を、上記イオンの注入方向に沿った、表面から互いに異なる距離に配置して形成することが上記方法により可能となる。
半導体層の表面に対し直交する方向に伸びる各絶縁層も、上記方法により作成することができる。上記作成のために、酸素イオンの注入を、マスクを用いて、マスクされた状態にて実行される。上記マスクは、半導体層の水平方向に沿った絶縁層の位置および大きさを決定する。印加された注入エネルギーは、半導体層の垂直方向に沿った絶縁層の位置および大きさを決定する。
半導体層 と誘電体層とを交互に有する積層を作成する他の方法は、最初に、シリコン層とシリコン−ゲルマニウム層とを交互に有する半導体層を形成するための方法ステップを含む。上記のような半導体層の積層は、公知のエピタキシャルターン−オフ法によって作成することができる。上記積層では、個々の各層に対し直交する方向となる、得られた積層の垂直方向に沿ったシリコン−ゲルマニウム層の大きさ（厚さ）は、各シリコン層の大きさより小さい。
続いて、各トレンチが、上記の各積層内に表面から内部に進入するように形成される。上記シリコン−ゲルマニウム層の各トレンチ領域は、上記各トレンチから順次エッチャントにより選択的に除去される。その結果、互いに隣り合う各シリコン層間に、垂直方向に沿ったキャビティ（空間）がそれぞれ形成される。
その後、半導体酸化物が、好適な酸化温度にて、以前に作成された各トレンチを介して上記積層の各キャビティ内に酸化ガスが導入されることにより上記各キャビティ内に形成される。
各半導体層と各絶縁層とを交互に有する積層を作成するためのさらに他の方法は、図１３２Ａないし図１３２Ｅを参照して前述された方法に記載のように、各絶縁層を、半導体層と共にエピタキシャルに成長させ、上記成長を複数回繰り返して実行、つまり、パターン化された絶縁層を、成長させたエピタキシャル層上に新たに成長させ、かつ、エピタキシャル層を、上記絶縁層上に新たに成長させる。
さらに、各半導体層と各絶縁層とを交互に有する積層は、いわゆる、スマートカット法の適用により作成することができる。スマートカット法は、原理的には、所望深さに、水素イオンを注入することによって、半導体層から、薄い半導体層を「イジェクト（射出）」させるための方法ステップと、その後に、加熱ステップを実行するための方法ステップとを提供している。
上記スマートカット法は、２つの各半導体層の間に絶縁層が配置されるように、ウエハボンディング法によって上記半導体層の表面で酸化させて、絶縁層を有する半導体層を、他の半導体層において作成することによって半導体−絶縁体層を作成するために使用され得る。
その後、上記スマートカット法により、上に結合された半導体層が、上記絶縁層および上に結合された半導体層の薄層が上記担体上に残るようにイジェクトされる。
続いて、上記半導体層の薄層は、酸化され、その次に、絶縁層が設けられた半導体層は、その上に、新たに結合され、上に結合された層は、スマートカット法によって新たにイジェクトされる。上記各方法ステップは、複数回繰り返して実行されて、半導体−絶縁体の積層を作成できる。
埋め込まれた各酸化物層を作成するためのさらに他の方法は、半導体層内にエッチングにより各トレンチを形成する方法ステップと、続いて、上記半導体層を、水素雰囲気下にて加熱する方法ステップとを含む。上記加熱する方法ステップは、各トレンチから近接した位置の半導体層内に各キャビティを生じさせる。その後、上記各キャビティは、酸化される。
半導体層の表面からの各キャビティのそれぞれの位置決めは、上記方法では、半導体層の内部へのエッチングされた各トレンチの深さ、および上記トレンチの側壁の大きさを決定するエッチングの方法ステップの選択によって予め規定されている。
それゆえ、例えば、いわゆる「ボッシュプロセス」では、上記トレンチのエッチングでの作成中に、上記側壁を表面処理する、異方性および等方性の各フェーズが、交互に実行される。上記各フェーズの交互の実行は、上記トレンチの壁に、スカラップ模様（波状模様）を有する規則的な構造を形成する。
上記規則的な構造を有する各チェンバーの形成は、スカラップを有する等方性エッチングされた各領域の幅と、異方性エッチングされたことによって、より狭い各領域の幅との比の好適な選択により進行される。上記キャビティ内へ絶縁層の作成のための上記各キャビティ内の半導体材料の酸化は、上記各キャビティを開口させるために他のトレンチの作成を必要とする。
図１３４ないし図１３６を参照して前述された各素子の作成において解決されるべき一問題点は、各ドリフト制御領域２４１と各ドリフト領域２１１とが垂直方向に沿って互いに重なり合うように配置されている素子において接続電極を作成することである。
上記接続電極としては、例えば、ドリフト制御領域２４１の前述された各接続電極２３３、２３４、または、図１３６による素子のドレイン電極２３２が挙げられる。上記ドレイン電極２３２は、表面１０１から半導体基材の内部に伸びており、上記積層の第２の半導体層の全てとのみ、すなわちドリフト領域２１１のそれぞれとのみ、または、ドリフト制御領域２４１のそれぞれとのみと接続されている。
上記問題点を解決する、各ドリフト領域２１１にのみ接続されているドレイン電極２３２の作成のための方法について、図１３７Ａないし図１３７Ｆを参照して以下に説明する。本実施形態では、上記方法は、図１３４ないし図１３６に記載された上記素子の第１および第２の各接続電極２３３、２３４の作成にも、それぞれ応用できるものである。
図１３７Ａは、上記方法の最初の段階である、各ドリフト領域２１１と各ドリフト制御領域２４１とが、垂直方向ｖに沿って互いに重なり合うように配置され、かつ、上記両者間が蓄積誘電体２５１によってそれぞれ分離されている半導体基材１００を示す。
図１３７Ａでは、上記素子における、後に各ドリフト領域２１１を形成する各第１半導体層に対し、１１１の参照番号が付与され、後に各ドリフト制御領域２４１を形成する各第２半導体層に対し、参照符号１４１が付与されている。
上記各第１半導体層１１１では、垂直方向の各絶縁層２５７が、半導体基材１００の垂直方向ｖに沿って、１つおきに配置されている。上記各絶縁層は、２つの各誘電体層２５１間に、それぞれ、垂直方向に沿って伸びて形成されている。
図１３７Ｂに示すように、次に、トレンチ１１７が、上記構成の内部に、表面１０１から進行して伸びるように形成される。本実施形態では、絶縁層に対しても、同様にトレンチが形成される。上記トレンチは、垂直方向ｖに沿って表面１０１から半導体基材の内部に向かって伸びるように形成され、上記表面からの垂直方向に沿った積層における最下層の誘電体層２５１’の上方または誘電体層２５１’の上の位置にて、上記トレンチの形成が停止される。上記トレンチは、上記各絶縁領域２５７から第１の水平方向ｘに沿って離間し、後に各ドリフト領域２１１を形成する各第１半導体層の領域における外側の位置に形成される。
トレンチは、上記トレンチの水平方向の位置および大きさを規定するエッチングマスクを用いる、エッチング法によって作成されてもよい。
図１３７Ｃに示すように、続いて、２つの誘電体層２５１間にある各半導体層１１１、１４１は、それぞれ、トレンチ１１７の各側壁から進行する等方性エッチング法によって、第１の水平方向に沿った方向に部分的に除去される。後に各ドリフト領域２１１を形成する、各半導体層の各部分の場合では、垂直方向の各絶縁領域２５７が、エッチング停止部として機能し、その結果、上記各半導体層の領域では、半導体材料は、各絶縁領域２５７までが、トレンチ１１７から進行してエッチングにより除去される。
この場合、上記エッチング法は、後に各ドリフト制御領域２４１を形成する各第２半導体層１４１の領域内においては、半導体材料が各第１半導体層１１１内に配置された各絶縁領域２５７を超えた位置まで、第１の水平方向ｘに沿って除去されるように実行される。各絶縁領域２５７に対し反対側のトレンチ１１７の側壁１１７’に関する領域内においては、各半導体層は、上記等方性エッチング法の実行の間において、それぞれ等しく除去される。
上記等方性エッチング法の結果は、トレンチ１１７の当初の一方の側壁上の第１の水平方向ｘにおいて、後に各ドリフト領域２１１を形成する各半導体層が、後に各ドリフト制御領域２４１を形成する各半導体層より、上記カットアウト部の方向において、さらに突出している。カットアウト部１１８からの進行部が、上記等方性エッチング法によって形成されることから、各ドリフト制御領域２４１は、各ドリフト領域２１１に対して、第１の水平方向ｘに沿って、後退した位置に設定される。
さらに他の各方法ステップの実行結果は、図１３７Ｄに図示されている。各絶縁層２５８、２５９が、上記等方性エッチング法によって形成されたカットアウト部１１８内の各半導体層の露出された各領域上に形成される。トレンチの一側面上において、各ドリフト制御領域２４１となる、各第２半導体層１４１のみが存在している。上記新たに作成された各絶縁層は、上記領域内において、参照符号２５８により示されている。カットアウト部の反対側の側面上、かつ、第２の水平方向ｙにおいて互いに離間して配置された各側壁（図示せず）上において、垂直方向の各絶縁層が、第１および第２の各半導体層１１１、１４１の、露出された各領域上に作成され、図１３７Ｄでは、参照符号２５９によって示されている。
図１３７Ｅは、表面１０１から積層の内部に進行するエッチングによる他のカットアウト部１１９の形成を含む、さらに他の各方法ステップが実行された後の構成を示す。上記カットアウト部は、各第１半導体層１１１内に前から存在していた各第１垂直方向絶縁領域２５７と、各第２半導体層１４１の露出された各側面上の各第１垂直方向絶縁領域２５７より後に形成された各第２垂直絶縁領域２５８との間に、第１の水平方向に沿った一水平方向領域が配置されるように、位置付けられている。
上記各第１垂直絶縁領域２５７は、上記プロセスによって除去されるので、各第１半導体層１１１は、上記他のカットアウト部１１９内にて露出している一方、各第２半導体層は、カットアウト部１１９内において、各第２の絶縁領域により覆われている。
上記新たに作成されたカットアウト部１１９における、当初の各第１絶縁領域２５７に相対する側では、カットアウト部の側壁は、各第２絶縁領域２５８内にあり、その結果、上記領域内では、第１の水平方向ｘに伸びる各誘電体層２５１の突出部（ウェッブ部）のみが除去されるが、半導体材料は除去されず、各垂直絶縁層２５９もまた除去されない。上記各方法ステップは、上記第２の水平方向ｙに沿った、カットアウト部１１９の反対側（図示せず）でも有効に作用する。
図１３７Ｆに示すように、上記方法は、カットアウト部１１９内に、電極層を堆積により形成して完了されるので、接続電極２３２が生じる。本実施形態では、電極２３２は、ドレイン電極２３２を形成し、かつ、各第１半導体層１１１に接続される。上記各第１半導体層１１１は、カットアウト部の各側壁上の各絶縁領域２５７を除去した後に露出され、その位置にて各ドリフト領域２１１を形成する。電極２３２は、各第２絶縁領域２５８によって、各第２半導体層１４１から絶縁され、各ドリフト領域２１１に隣り合う各領域内に、各ドリフト制御領域２４１を形成する。
詳細には図示されないが、電極２３２の作成のために電極層を堆積する前に、各ドーパント原子が、各ドリフト領域２１１の露出した各領域内に注入されて、高濃度にドープされた各接続領域を作成する、注入の方法ステップが実行されてもよい。この場合では、上記注入は、上記表面に対し直交する方向に対し傾斜した角度にて実行される。
図１３７Ａないし１３７Ｆを参照して上述した上記方法は、各第２半導体層の全てにのみ接続される接続電極を作成するためのものであるが、各ドリフト制御領域２４１に接続される各接続電極（図１３４ないし図１３６では、２３６、２３７）を作成するための、また、ソース電極２３１を作成するための、対応する方法においても使用可能である。
The of the 上述されたパワー半導体素子類の各ドリフト制御領域２４１は、それぞれ、ドリフト領域２１１内において、上記素子の電流の流れる方向に沿って長く伸びるように形成されている。ＭＯＳＦＥＴの場合、基材領域２１２とドレイン領域２１４との間の方向に対応する上記電流方向は、上述した典型的な各実施形態において、半導体基材１００の第１の水平方向ｘに対応している。
上記電流方向に対して横断する方向において、各ドリフト制御領域は、図１１１ないし図１３１および図１３３に示す各素子の場合では、それぞれ、半導体基材の表面１０１に対し直交する方向に伸びて形成され、また、図１３４ないし図１３６に示す典型的な各実施形態の場合においては、それぞれ、半導体基材の表面１０１に対し平行な方向に伸びて形成されている。図１３４ないし図１３６に示す各素子では、各ドリフト制御領域は、第２の水平方向ｙに沿って半導体基材の端部まで伸びていてもよく、または、半導体基材のエッジ終端まで伸びていてもよい。
図１３８ないし図１４５にて以下に説明されるように、各ドリフト制御領域２４１に関する上述した各寸法や各大きさについては、それぞれ組み合わせてもよい。図１３８ないし図１４５は、それぞれ、パワー半導体素子の各ドリフト領域２１１および各ドリフト制御領域２４１の部分を示す斜視図である。
図１３８Ａおよび図１３８Ｂに示すように、各ドリフト制御領域２４１は、ストリップ型に形成され、かつ、ドリフト領域２１１内にて蓄積誘電体２５１によって囲まれるように配置されている。上記素子の場合では、各蓄積チャネルは、ドリフト領域２１１内において、各ドリフト制御領域２４１の上方および下方の双方において垂直方向に沿った各位置と、各ドリフト制御領域２４１に隣り合って水平方向に沿った位置とに、それぞれ形成され得る。
半導体基材１００は、公知の方法にて、半導体基板１０３、および半導体基板に対し付加された半導体層１０４を含んでもよい。半導体基板１０３および半導体層１０４は、互いに異なる伝導型であってもよく、または、互いに同一の伝導型であってもよい。この場合、半導体層１０４の基本ドーピングは、ドリフト領域２１１のドーピングに対応、例えば、同一の伝導型であってもよい。
図１３９に示すように、絶縁層１０５は、必要に応じて、半導体基板１０３と半導体層１０４との間に配されることによって、ドリフト領域１００を半導体基板１０３から絶縁することができる。
図１３８および図１３９に基づく各素子の場合では、表面１０１側から、最も離れた最下部のドリフト制御領域２４１は、半導体基板１０３からも離れた位置に配置されている。図１３８に基づく典型的な実施形態の位置変形例は、上記最下部のドリフト制御領域２４１が、図１４０に図示されているように、半導体基板１０３にまで達するように伸びて形成されている。この典型的な実施形態の場合では、絶縁層が、各ドリフト制御領域２４１の内における最下部のものと半導体基板１０３との間に存在しており、上記絶縁層は、ドリフト制御領域を半導体基板１０３から絶縁している。
図１４１は、図１４０に図示された構成の一変形例を示す。この場合、各ドリフト領域２１１は、ストリップ型状に、ドリフト制御領域２４１内に形成されている。蓄積誘電体２５１は、ドリフト制御領域２４１と各ドリフト領域２１１との間に、それぞれ対応して設けられている。この場合、絶縁層２５２が、ドリフト制御領域２４１と半導体基板１０３との間に少なくとも設けられ、一方、各ドリフト領域２１１の内における最下部の一つは、半導体基板１０３に対して直接的に隣り合っている。この場合、半導体基板１０３は、上記最下部のドリフト領域２１１に対して同一の伝導型であってもよいし、また、相補的な伝導型であってもよい。上記の場合、他の絶縁層が、必要に応じて、上記最下部のドリフト領域２１１と半導体基板１０３との間に設けてもよい（図示せず）。
各ドリフト制御領域２４１または各ドリフト領域２１１における、上述したストリップ型の形状については、上記各領域２４１、２１１の各寸法は、垂直方向での大きさより第２の水平方向ｙでの大きさの方が大きく設けられているので、上記の各素子領域のストリップ型の外形が生じる。他の変形例として、ストリップ型の形状は、上記各領域２４１、２１１の各寸法を、第２の水平方向ｙの大きさより、垂直方向の大きさを大きくなるように設けてもよい。
図１４２Ａおよび図１４２Ｂは、図１３９に図示された素子の一変形例を示し、この一変形例での各ドリフト制御領域２４１が、「柱状型」の形状にて実現されている。上記柱状条型は、垂直方向ｖおよび第２の水平方向ｙの双方により形成される断面が、少なくとも四角形状を有するものである。これらの各ドリフト制御領域は、それぞれ、第１の水平方向ｘに沿って長く伸びる形状に形成されている。
図１４２Ａに図示された絶縁層１０５が、半導体基板１０３と半導体層１０４またはドリフト領域２１１との間に、必要に応じて設けられている。半導体基板１０３は、ドリフト領域２１１と同一の伝導型であってもよく、また、ドリフト領域２１１に対して相補的な伝導型であってもよい。
図１４３Ａおよび図１４３Ｂは、図１４２に基づく構成の一変形例を示し、上記一変形例の各ドリフト領域２１１は、「柱状型」の形状にて実現され、かつ、ドリフト制御領域２４１によって囲まれ、また、垂直方向および水平方向の双方から蓄積誘電体２５１によって分離されるように、設けられている。この場合、ドリフト制御領域２４１は、半導体基板１０３から、他の絶縁層２５２により絶縁されている。上記一変形例では、半導体基板は、その伝導型が、ドリフト制御領域２４１の伝導型と同一であっても、相補的な伝導型であってもよい。
図１４４に基づく構成では、ドリフト制御領域２４１は、第１の水平方向ｘに沿って伸びるように形成され、かつ、垂直方向ｖに沿って蛇行状に形状に有するような外形状を有している。この場合、ドリフト制御領域２４１は、ドリフト領域２１１により完全に囲まれ、蓄積誘電体２５１によって分離されるようになっている。ドリフト領域２１１およびドリフト制御領域２４１は、半導体層１０４内に配置されている。半導体層１０４は、半導体基板１０３上に配置され、必要に応じて、半導体基板１０３から絶縁層１０５によって絶縁されている。
図１４５は、図１４５に基づく構成の一変形例を示し、ドリフト領域２１１が、ドリフト制御領域２４１によって囲まれている。また、ドリフト領域２１１は、蓄積誘電体２５１が、ドリフト領域２１１と、垂直方向ｖに沿って蛇行状の外形を有するドリフト制御領域２４１との間に配置されるような外形を有している。
上記蓄積誘電体の蛇行状の外形は、ドリフト領域２１１およびドリフト制御領域２４１を実現するために要求される所定容量の半導体材料において、蓄積誘電体２５１のより大きな領域面積を実現でき、よって、上記素子がオン状態に駆動されるとき、大きな幅の蓄積チャネルを形成できるという利点を有する。
本発明では、ＭＯＳＦＥＴおよびショットキーダイオードを基本とした例について説明されている。ＭＯＳＦＥＴの場合では、具体的には、示されたｎチャネルＭＯＳＦＥＴに代えて、ｐチャネルＭＯＳＦＥＴを設けることも可能である。この場合において図示されたｎチャネルＭＯＳＦＥＴの典型的な各実施形態では、ｎ型ドープされた各半導体領域の全ては、ｐ型ドープされた各半導体領域に置き換えられる必要が生じ、反対に、ｐ型ドープされた各半導体領域の全てが、ｎ型ドープされた各半導体領域に置き換えられる必要が生じる。具体的な第１、第２および第３の各ダイオードについても、上記と同様に置き換え可能であり、置き換えられた各ダイオードでは、対応するが、相補的にドープされた各領域に接続される必要がある。
T本発明の技術的な思想は、ドリフト領域を有する、どのようなユニポーラ素子類、具体的には、ＪＦＥＴ類にも適用可能である。
ドリフト制御領域の実現のためには、単結晶半導体材料が、必ずしも必要ではなく、前述された、完全に空乏化され得るドーピング仕様を満たす多結晶半導体材料を用いることも可能であることに留意されたい。しかしながら、多結晶半導体材料をドリフト制御領域３に用いるとき、多結晶材料の個々の各結晶間の各粒界にて生成する電荷キャリアの増加を招来する、より高い漏れ電流について考慮されるべきである。
Claims (44)
- ＭＯＳトランジスタとして具現化され、半導体基材（１００）を有する半導体素子であって、
上記半導体基材（１００）内にて、半導体材料からなるドリフト領域（２；２１１）と、
上記半導体基材（１００）内にて、上記ドリフト領域（２）に対し、少なくとも部分的に隣り合って配置され、半導体材料からなる、第１の伝導型の、上記第１の伝導型に対して相補的な第２の伝導型の、または、真性半導体のドリフト制御領域（３；２４１）と、
上記ドリフト領域（２；２１１）と上記ドリフト制御領域（３；２４１）との間に配置された蓄積誘電体（４；２５１）と、
上記第２の伝導型の基材領域（８；２１２）および上記基材領域（８；２１２）から離れて配置された上記第１の伝導型のドレイン領域（５；２１４）であって、上記基材領域（８；２１２）および上記ドレイン領域（５；２１４）の間に上記ドリフト領域（２；２１１）が配置される上記基材領域（８；２１２）および上記ドレイン領域（５；２１４）と、
上記基材領域（８；２１２）によって上記ドリフト領域（２；２１１）から分離された上記第１の伝導型のソース領域（９；２１３）と、
ゲート誘電体（１６；２２２）によって上記半導体基材（１００）から絶縁され、かつ、上記ソース領域（９；２１３）から上記ドリフト領域（２；２１１）に到るまで、上記基材領域（８；２１２）に隣り合って伸びているゲート電極（１５；２２１）と、
上記ドリフト制御領域（３；２４１）と上記ソース領域（９；２１３）との間を接続する第１の整流素子（４１；２６６）と、
上記ドリフト制御領域（３；２４１）と上記ソース領域（９；２１３）との間を接続する、第２の伝導型にドープされた接続領域（３３；３４；２４４）と、上記接続領域（３３；３４；２４４）は、接続電極（１９）を有し、上記第１の整流素子（４１；２６６）は、上記接続電極（１９）と上記ソース領域（９）との間を接続し、
上記ドリフト制御領域（３；２４１）に隣り合い、上記ドリフト制御領域（３；２４１）より高濃度にてドープされた、上記第１の伝導型の接続領域（３１；２４２）と、
上記ドリフト制御領域（３；２４１）を上記ドレイン領域（５；２１４）に接続する第２の整流素子（４３；２６１）とを含み、
上記ドリフト領域（２；２１１）は、上記第１の伝導型、または、上記基材領域（８；２１２）より低いドーピング濃度の上記第２の伝導型、または、真性半導体であり、
上記ドリフト制御領域（３；２４１）は、上記ドレイン領域（５；２１４）に対し、上記接続領域（３１；２４２）および上記第２の整流素子（４３；２６１）を介して接続されることを特徴とする半導体素子。 - 上記ドリフト制御領域（３；２４１）は、上記蓄積誘電体（４；２５１）に対し直交する方向に完全に空乏化されるように、ドープされている半導体区域を少なくとも一つ備えているものである請求項１に記載の半導体素子。
- 複数の各素子構造を、上記ドリフト領域（２；２１１）および上記ドリフト制御領域（３；２４１）毎に備えており、
上記各素子構造は、それぞれ、上記ドリフト領域（２）に対して相補的にドープされた半導体領域（２７）を備え、
上記半導体領域（２７）は、２つの各ドレイン領域（５）間において、上記ドリフト領域（２）の全幅にわたって伸び、上記各ドレイン領域（５）と共にドレイン電極（１１）に接続されている請求項１または２に記載の半導体素子。 - 上記ドリフト制御領域（３；２４１）は、上記ドリフト領域（２；２１１）と同一の伝導型である請求項１ないし３の何れか１項に記載の半導体素子。
- 上記ドリフト制御領域（３；２４１）は、上記ドリフト領域（２；２１１）の伝導型に対し、相補的な伝導型である請求項１ないし３の何れか１項に記載の半導体素子。
- 上記ドリフト領域（２；２１１）は、真性半導体である請求項１または２に記載の半導体素子。
- 上記基材領域（８）は、上記半導体基材（１００）の垂直方向において上記ドレイン領域（５）から離れて配置されている請求項１ないし６の何れか１項に記載の半導体素子。
- 上記基材領域（２１２）は、上記半導体基材（１００）の水平方向において上記ドレイン領域（２１４）から離れて配置されている請求項１ないし６の何れか１項に記載の半導体素子。
- 上記ドリフト制御領域（３）および上記ドリフト領域（２）は、互いに同一のドーパント濃度を備えている請求項１ないし８の何れか１項に記載の半導体素子。
- 上記ドリフト制御領域（３）および上記ドリフト領域（２）は、上記蓄積誘電体に対し平行な方向での、互いに同一のプロファイルのドーパント濃度を備えている請求項１ないし９の何れか１項に記載の半導体素子。
- 上記第２の整流素子（４３；２６１）は、ダイオードである請求項１ないし１０の何れか１項に記載の半導体素子。
- 上記ダイオードは、上記ドリフト制御領域（３；２４１）より高い濃度にてドープされた接続領域（３１；２４２）と、上記第２の伝導型の接続領域（３２；２４３）との間のｐｎ接合により形成されている請求項１１に記載の半導体素子。
- 上記第１の整流素子（４１；２６６）は、ダイオードである請求項１ないし１２の何れか１項に記載の半導体素子。
- 上記ドリフト制御領域（３；２４１）および上記ソース領域（９；２１３）の間に接続された容量性素子（５０；２６３）を含む請求項１ないし１３の何れか１項に記載の半導体素子。
- 上記容量性素子は、上記半導体基材（１００）内に組み込まれている請求項１４に記載の半導体素子。
- 上記基材領域（８；２１２；２７１）は、上記ドリフト領域（２；２１１）および上記基材領域（８；２１２；２７１）の間に逆電圧が印加されたとき、上記ドリフト領域（２；２１１）内にて伝搬する空間電荷領域が進行する素子接合部を上記ドリフト領域（２；２１１）と共に形成している請求項１ないし１５の何れか１項に記載の半導体素子。
- 上記基材領域（８）および上記ソース領域（９）を、互いに接続するソース電極（１３）と、
上記基材領域（８）と同一の伝導型であり、かつ、上記基材領域（８）より高いドープ濃度を有する半導体領域（１７）とを含み、
上記基材領域（８）は、上記半導体領域（１７）を介して上記ソース電極（１３）に接続され、
上記容量性素子（５０）は、上記ソース電極（１３）に接続されている請求項１４または１５に記載の半導体素子。 - ＭＯＳＦＥＴとして具現化され、
上記ドレイン領域（２１４）は、上記ドリフト領域（２１１）と同一の伝導型である請求項１ないし１７の何れか１項に記載の半導体素子。 - ＭＯＳＦＥＴとして具現化され、
上記ドリフト領域（２）は、上記ソース領域（９）に対して、相補的にドープされている請求項１ないし１７の何れか１項に記載の半導体素子。 - 上記ソース領域（９；２１３）と同一の伝導型の中間領域（２２）が、上記ドリフト領域（２；２１１）および上記基材領域（８；２１２）の間に配置されている請求項１９に記載の半導体素子。
- 上記ゲート電極（１５；２２１）は、上記半導体基材（１００）の表面（１０１）の上に配置されている請求項１ないし２０の何れか１項に記載の半導体素子。
- 上記ゲート電極（１５；２２１）は、上記半導体基材（１００）のトレンチ内に配置されている請求項１ないし２０の何れか１項に記載の半導体素子。
- 上記ゲート電極（１５；２２１）は、上記半導体素子内での電流方向に対し横断する方向にて、上記ドリフト制御領域（３；２４１）から離れて配置されている請求項２２に記載の半導体素子。
- 上記ゲート電極（２２１）は、上記半導体基材（１００）の第１の水平方向にて、上記ソース領域（２１３）から上記ドリフト領域（２１１）まで伸びている請求項１ないし１６の何れか１項に記載の半導体素子。
- 上記ゲート電極（２２１）は、上記第１の水平方向にて、上記ドリフト制御領域（２４１）の少なくとも一つに対して隣り合って配置されている請求項２４に記載の半導体素子。
- 上記ゲート電極（１５；２２１）は、上記半導体基材（１００）の垂直方向にて、上記ソース領域（９；２１３）から上記ドリフト領域（２；２１１）まで伸びている請求項２２または２３に記載の半導体素子。
- 上記ドリフト領域（２）は、上記ドリフト領域（２）に対して相補的にドープされた、少なくとも一つの補償領域（７）を、上記基材領域（８）に接触して備えている請求項１ないし２６の何れか１項に記載の半導体素子。
- 上記ドリフト制御領域（３；２４１）は、上記ゲート電極（１５；２２１）に対して電気的に接続されている請求項１ないし２７の何れか１項に記載の半導体素子。
- 上記ドリフト制御領域（３；２４１）は、上記ゲート電極（１５；２２１）に対して第３の整流素子（４２；２６４）を介して接続されている請求項２８に記載の半導体素子。
- 上記ドレイン領域（５）と接触しているドレイン電極（１１）と、
上記ドレイン領域（５）および上記ドリフト領域（２）に対して相補的にドープされ、部分的に配置された半導体領域（２７）とを備え、
上記半導体領域（２７）は、上記ドレイン電極（１１）および上記ドリフト領域（２）の間に配置され、
上記半導体領域（２７）は、水平方向にて、２つの上記ドレイン領域（５）間において、上記ドリフト領域（２）の全幅に渡って伸びている請求項１ないし２９の何れか１項に記載の半導体素子。 - 上記半導体基材（１００）は、第１の水平方向ｘに対し直交する方向に伸びる第２の水平方向ｙを備え、
上記ドリフト制御領域（２４１）の少なくとも一つは、上記蓄積誘電体（２５１）によって分離されるように、上記第２の水平方向ｙにて、上記ドリフト領域（２１１）に対して少なくとも部分的に隣り合って配置されている請求項１ないし３０の何れか１項に記載の半導体素子。 - 上記第２の水平方向ｙにて互いに離れて配置された複数の各ドリフト領域（２１１）と、
上記第２の水平方向にて、互いに離れて配置された複数の各ドリフト制御領域（２４１）とを備えた請求項３１に記載の半導体素子。 - 上記半導体基材（１００）は、垂直方向ｖを備え、
上記ドリフト制御領域（２４１）の少なくとも一つは、上記垂直方向ｖにおいて、上記ドリフト領域（２１１）に対し少なくとも部分的に隣り合って配置されている請求項８に記載の半導体素子。 - 上記垂直方向ｖにて、互いに離れた配置された複数の各ドリフト領域（２１１）と、
上記垂直方向ｖにて、互いに離れた配置された複数の各ドリフト制御領域（２４１）とを備えた請求項３３に記載の半導体素子。 - 上記半導体基材（１００）は、半導体基板（１０３）、および上記半導体基板（１０３）上に配置された半導体層（１０４）を有し、
上記ドリフト領域（２１１）の少なくとも一つ、および上記ドリフト制御領域（２４１）の少なくとも一つは、上記半導体層（１０４）内に配置されている請求項８に記載の半導体素子。 - 上記ドリフト領域（２１１）は、上記半導体基板（１０３）に隣接しており、
上記ドリフト制御領域（２４１）および上記半導体基板（１０３）の間に配置された絶縁層（２５２）を含む請求項３５に記載の半導体素子。 - 上記半導体基板（１０３）、上記ドリフト領域（２１１）、および上記ドリフト制御領域（２４１）の間に配置された絶縁層（１０５）を含む請求項３５に記載の半導体素子。
- 上記半導体基板（１０３）は、一つ伝導型の基本ドーピングを有し、
上記半導体基板（１０３）は、上記絶縁層（１０５）に隣り合い、上記基本ドーピングの伝導型に対し相補的な伝導型の半導体領域（２１８Ａ〜２１８Ｄ；２１９）を少なくとも一つを有している請求項３７に記載の半導体素子。 - 上記半導体基板（１０３）は、一つ伝導型の基本ドーピングを有し、
上記半導体基板（１０３）は、上記基本ドーピングの伝導型に対し相補的な伝導型の半導体領域（２１８Ａ〜２１８Ｄ；２１９）を少なくとも一つを有し、
上記半導体領域（２１８Ａ〜２１８Ｄ；２１９）は、上記絶縁層（１０５）に対して直接的に隣り合っている請求項３６に記載の半導体素子。 - 上記基本ドーピングの伝導型に対し相補的にドープされた半導体領域（２１８Ａ〜２１８Ｄ；２１９）は、上記基材領域（２１２）に対して接続領域（２１７）を介して接続されている請求項３８または３９に記載の半導体素子。
- 上記半導体基板の上記基本ドーピングの伝導型に対し相補的にドープされ、かつ、上記第１の水平方向にて互いに離れて配置されている複数の各半導体領域（２１８Ａ〜２１８Ｄ）を含み、
上記複数の各半導体領域（２１８Ａ〜２１８Ｄ）の一つは、上記接続領域（２１７）に接続されている請求項４０に記載の半導体素子。 - 上記半導体基板の上記基本ドーピングの伝導型に対し相補的にドープされた上記半導体領域（２１９）のドーピング量は、第１の水平方向ｘにて減少している請求項４０に記載の半導体素子。
- 上記蓄積誘電体（４）は、少なくとも二つの各誘電体部分層（４ａ、４ｂ）から形成され、上記誘電体部分層（４ａ、４ｂ）の間には、気体の圧縮可能な媒体によって充填された空隙（４ｃ）が形成されている請求項１ないし４２の何れか１項に記載の半導体素子。
- 上記蓄積誘電体（４）は、複数の誘電体層を有する積層として形成され、上記誘電体層の少なくとも一つが、７以上の比誘電率を有する請求項４３に記載の半導体素子。
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| US9176353B2 (en) * | 2007-06-29 | 2015-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
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| JP2009164558A (ja) * | 2007-12-10 | 2009-07-23 | Toyota Central R&D Labs Inc | 半導体装置とその製造方法、並びにトレンチゲートの製造方法 |
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| US8461645B2 (en) * | 2011-03-16 | 2013-06-11 | Infineon Technologies Austria Ag | Power semiconductor device |
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| US8404557B2 (en) * | 2011-04-18 | 2013-03-26 | Infineon Technologies Austria Ag | Method for forming a semiconductor device and a semiconductor device |
| US8860132B2 (en) | 2011-11-30 | 2014-10-14 | Infineon Technologies Austria Ag | Semiconductor device arrangement comprising a semiconductor device with a drift region and a drift control region |
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| US9087707B2 (en) * | 2012-03-26 | 2015-07-21 | Infineon Technologies Austria Ag | Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body |
| US8884369B2 (en) * | 2012-06-01 | 2014-11-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical power MOSFET and methods of forming the same |
| US8933533B2 (en) | 2012-07-05 | 2015-01-13 | Infineon Technologies Austria Ag | Solid-state bidirectional switch having a first and a second power-FET |
| US8742550B2 (en) * | 2012-07-05 | 2014-06-03 | Infineon Technologies Austria Ag | Charge compensation semiconductor device |
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| US9875976B2 (en) * | 2015-12-31 | 2018-01-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Switching device |
| DE102017126853B4 (de) * | 2017-11-15 | 2019-11-21 | Infineon Technologies Dresden Gmbh | Halbleitervorrichtung mit Puffergebiet |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2089118A (en) | 1980-12-10 | 1982-06-16 | Philips Electronic Associated | Field-effect semiconductor device |
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| JP3291957B2 (ja) * | 1995-02-17 | 2002-06-17 | 富士電機株式会社 | 縦型トレンチｍｉｓｆｅｔおよびその製造方法 |
| SE513283C2 (sv) | 1996-07-26 | 2000-08-14 | Ericsson Telefon Ab L M | MOS-transistorstruktur med utsträckt driftregion |
| JP3705919B2 (ja) * | 1998-03-05 | 2005-10-12 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JP2000208757A (ja) * | 1999-01-08 | 2000-07-28 | Nippon Telegr & Teleph Corp <Ntt> | 絶縁ゲ―ト型半導体装置及びその製法 |
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| US7132712B2 (en) * | 2002-11-05 | 2006-11-07 | Fairchild Semiconductor Corporation | Trench structure having one or more diodes embedded therein adjacent a PN junction |
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| US6555873B2 (en) | 2001-09-07 | 2003-04-29 | Power Integrations, Inc. | High-voltage lateral transistor with a multi-layered extended drain structure |
| US6784488B2 (en) * | 2001-11-16 | 2004-08-31 | Koninklijke Philips Electronics N.V. | Trench-gate semiconductor devices and the manufacture thereof |
| US6774434B2 (en) * | 2001-11-16 | 2004-08-10 | Koninklijke Philips Electronics N.V. | Field effect device having a drift region and field shaping region used as capacitor dielectric |
| JP4212288B2 (ja) * | 2002-04-01 | 2009-01-21 | 株式会社東芝 | 半導体装置およびその製造方法 |
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| JP4799829B2 (ja) * | 2003-08-27 | 2011-10-26 | 三菱電機株式会社 | 絶縁ゲート型トランジスタ及びインバータ回路 |
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| JP4618629B2 (ja) * | 2004-04-21 | 2011-01-26 | 三菱電機株式会社 | 誘電体分離型半導体装置 |
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