KR101015767B1 - 반도체 소자 및 전력 트랜지스터 - Google Patents

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한스-요아힘 슐제
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아민 빌메로스
마르쿠스 준델
프란즈 힐러
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Abstract

본 발명은 반도체 바디(100)를 구비하는 반도체 소자에 관련된 것으로, 상기 반도체 소자는 상기 반도체 바디(100) 내의 제 1 도전형인 드리프트 영역(2;211)과, 반도체 재료로 제조되어 상기 반도체 바디 내에서 적어도 부분적으로 드리프트 영역(2)에 인접하게 배치된 드리프트 제어 영역(3;241), 및 상기 드리프트 영역(2;211)과 상기 드리프트 제어 영역(3;241) 사이에 배치된 축적 유전체(4;251)를 더 포함한다.

Description

반도체 소자 및 전력 트랜지스터{SEMICONDUCTOR COMPONENT WITH A DRIFT REGION AND WITH A DRIFT CONTROL REGION}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로는 낮은 온저항(a low on resistance)을 갖는 전력 반도체 소자에 관한 것이다.
전력 반도체 소자의 개발에 있어서 하나의 중요한 목적은 가능한 최대의 블로킹 성능을 가지며 그럼에도 불구하고 낮은 온저항을 갖는 동시에 가능한 최소의 스위칭 손실을 갖는 소자들을 생산하는 것이다.
주어진 블로킹 성능에 대한 전력 반도체 소자의 온저항을 감소시키는 하나의 가능성은 예로서 US 4,754,310 (Coe), US 5,216,275 A1 (Chen), US 5,438,215 또는 DE 43 09 764 C2 (Tihanyi)에 기술된 보상 원리를 사용하는 것이다.
반도체 소자의 온저항을 감소시키는 또 다른 가능성은 드리프트 영역으로부터 유전적으로(dielectrically) 절연된 필드 전극을 제공하는 것이다. 이러한 유형의 소자들은 US 4,903,189 (Ngo), US 4,941,026 (Temple), US 6,555,873 B2 (Disney), US 6,717,230 B2 (Kocon) 또는 US 6,853,033 B2 (Liang)에 기술되었다.
EP 1 073 123 A2 (Yasuhasa)는 소자의 드리프트 영역 내에 배치되고 유전체에 의해 드리프트 영역으로부터 절연되는 복수의 보조 전극들을 구비하는 수평 방향 전력 MOSFET을 기술한다. 상기 보조 전극들은 반-절연성 폴리실리콘(SIPOS) 또는 저항성 재료로 구성되고 소자의 소스 접속부와 드레인 접속부 사이에 접속된다. 보조 전극들은 상기 소자가 오프-상태(off state)에서 구동될 때 드리프트 영역 내에 공핍 공간(depletion zone)(공핍층)을 형성한다.
GB 2 089 118 A는 게이트 전극과 드레인 전극 사이의 드리프트 영역을 따라 연장하고 유전체의 강도를 증가시키기 위해 드리프트 영역 내에서 전기장을 "분포시키는(spread)" 저항성 층을 구비한 전력 MOSFET을 기술한다.
US 5,844,272 (Soderbarg)는 반도체 바디의 수평 방향으로 연장하는 드리프트 영역을 갖는 수평 방향 고주파수 트랜지스터를 기술한다.
US 2003/0073287 A 1 (Kocon)은 반도체 소자의 드리프트 경로에 따른 복수의 필드 전극들을 제공할 것을 제안하며, 상기 필드 전극들은 서로 다른 퍼텐셜을 갖는다.
본 발명의 목적은 반도체 소자, 특히 낮은 온저항을 갖는 드리프트 경로/드리프트 영역을 구비한 전력 반도체 소자를 제공하는 것이다.
본 발명에 따른 반도체 소자는 반도체 재료로 이루어지는, 반도체 바디 내의 드리프트 영역과 드리프트 제어 영역을 구비하되, 상기 드리프트 제어 영역은 적어도 부분적으로 드리프트 영역에 인접하게 배치되고 드리프트 영역과 드리프트 제어 영역 사이에는 축적 유전체가 배치된다. 이러한 소자에서, 드리프트 제어 영역은 축적 유전체를 따르는 드리프트 영역 내의 도전성 채널을 제어하는 역할을 한다.
도 1은 평면 MOSFET으로서 구현되고, 복수의 MOSFET 셀들과 드리프트 영역 내에 배치된 복수의 드리프트 제어 영역들을 갖는 반도체 바디를 구비하며, 드리프트 영역과 드리프트 제어 영역들 사이에 유전체가 배치된, 본 발명에 따른 반도체 소자의 일부분을 도시한 도면.
도 2는 유전체가 반도체 바디의 상호 대향하는 두 개의 측면들 사이에서 수직 방향으로 연장하는, 복수의 드리프트 제어 영역들을 갖는 평면 MOSFET의 일부분을 통과한 단면도.
도 3은 드리프트 제어 영역들이 반도체 바디의 소스측 표면까지 연장하는 평면 MOSFET의 일부분을 통과한 단면도.
도 4는 바디 영역들과 인접하고 자신들 사이에 바디 영역들에 대해서 상보적으로 도핑된 중간 영역들이 배치된 보상 영역들을 구비하며, 드리프트 제어 영역들이 중간 영역들의 드레인측 상에 배치된, 본 발명에 따른 MOSFET의 일부분을 통과한 단면도.
도 5는 드리프트 제어 영역들을 둘러싸는 유전체가 중간 영역들만큼 연장하는, 도 4에 따른 MOSFET을 도시한 도면.
도 6은 복수의 보상 영역들과, 수평 방향에서 서로로부터 떨어져 배치되며 반도체 바디의 다른 영역들에서보다 보상 영역 아래에서 보다 작은 공간을 갖는 복수의 드리프트 제어 영역들을 구비한 MOSFET의 일부분을 통과한 단면도.
도 7은 수평 방향에서 서로로부터 동일한 거리만큼 이격된 복수의 드리프트 제어 영역들을 갖는 MOSFET의 일부분을 통과한 단면도.
도 8은 복수의 게이트 전극들이 반도체 바디의 트렌치에 배치되고, 드리프트 제어 영역들이 게이트 전극들 아래에 배치되는 트렌치 MOSFET으로서 구현되는 본 발명에 따른 반도체 소자의 일부분을 통과한 단면도.
도 9는 드리프트 제어 영역과, 드리프트 제어 영역과 드리프트 영역 사이에 배치된 유전체가 게이트 전극과 드리프트 영역 사이에 배치된 게이트 절연체로부터 떨어져 배치된, 도 8에 따른 트렌치 MOSFET의 일부분을 통과한 단면도.
도 10은 수평 방향에서 게이트 전극들 사이에 배치되고, 드리프트 제어 영역 및 드리프트 제어 영역과 드리프트 영역 사이에 배치된 유전체가 반도체 바디의 상호대향하는 측면들 사이에서 수직 방향으로 연장하는 복수의 드리프트 제어 영역을 구비한 트렌치 MOSFET의 일부분을 통한 단면도.
도 11은 드리프트 영역과 드리프트 제어 영역 사이에 배치된 유전체가 두 개의 부분 층들 - 상기 부분 층들 사이에 공기 또는 낮은 유전율을 갖는 재료가 배치됨 - 을 구비하는, 도 8에 따른 수직 MOSFET의 단면도.
도 12는 소스 측과 드레인 측에서 제 1 다이오드를 통해 소스 영역에 접속되는 드리프트 제어 영역과 인접하는 강하게 n-도핑된 접속 영역과 함께, 접합 전계 효과 트랜지스터를 형성하는 MOSFET의 일부분을 통과한 단면도.
도 13은 종래 기술에 따른 도전성 MOSFET의 전자 분포의 프로파일의 예시를 도시한 도면.
도 14는 도 12에 따른 본 발명의 도전성 MOSFET의 전자 분포의 프로파일의 예시를 도시한 도면.
도 15는 종래 기술에 따른 MOSFET의 드레인-소스 전류의 프로파일과 도 12에 따른 본 발명의 MOSFET의 드레인-소스 전류의 프로파일을 드레인-소스 전압 UDS의 함수로서 비교한 도면.
도 16은 도 12에 따라 강하게 p-도핑된 접속 영역으로 이어지는 약하게 p-도핑된 접속 영역에 의해 소스 측 상의 제 1 다이어드를 통해 드리프트 제어 영역이 소스 영역에 접속되며 p-도핑된 접속 영역에 의해 드레인 영역에 접속되는, 본 발명의 MOSFET의 일부분을 통과한 단면도.
도 17a은 소스 영역 및 드리프트 영역이 캐패시터를 통해 접속되고, 드리프트 제어 영역과 게이트 전극이 제 2 다이오드를 통해 서로 접속되는, 도 16에 따른 MOSFET을 도시한 도면.
도 17b는 드리프트 제어 영역이 터널 유전체를 통해 적어도 부분적으로 드레인 전극에 연결되는, 도 17a의 MOSFET에 대해 변형된 MOSFET을 도시한 도면.
도 18은 도 16에 따른 제 1 다이오드와 도 17a에 따른 제 2 다이오드 및 캐패시터에 접속되고 드리프트 제어 영역이 제 3 다이오드에 의해 드레인 측에서 드 레인 영역에 접속되는 도 16 및 17에 따른 MOSFET을 도시한 도면.
도 19는 도 15에 따른 드레인 측 다이오드가 반도체 바디에 집적되고 드레인 영역이 드리프트 제어 영역 아래까지 연장하는, 도 16 내지 도 18에 따른 회로 장치를 갖는 MOSFET을 도시한 도면.
도 20은 온저항을 감소시키기 위해, 드리프트 영역보다 강하게 도핑된 중간 영역이 드리프트 영역과 바디 영역 사이에 배치되는 MOS 트랜지스터로서 구현된 반도체 소자를 도시한 도면.
도 21은 도 20에 대해 변형되고 필드 전극이 보다 강하게 도핑된 중간 영역에 인접하게 배치된 소자를 도시한 도면.
도 22는 단면 I-I에서의, 도 20 및 21에 도시된 소자를 통과한 단면도.
도 23은 제 1 단면(도 23a) 및 제 2 단면(도 23b)에서의, 도 20 및 21에 도시된 소자의 변형을 도시한 도면.
도 24는 도 23에 도시된 소자의 변형을 도시한 도면.
도 25는 단면 Ⅲ-Ⅲ에서의, 도 24에 따른 소자를 통과한 단면도.
도 26는 MOS 트랜지스터로서 구현되고 게이트 전극이 수직 방향으로 드리프트 제어 영역 위에 배치되는 반도체 소자를 도시한 도면.
도 27은 드리프트 제어 영역이 부분적으로 반도체 바디의 앞면까지 연장하는, 도 26에 도시된 소자의 변형을 도시한 도면.
도 28은 MOS 트랜지스터로서 구현되고 바디 영역에 인접하는 바디 영역에 보다 깊게 위치한 반도체 소자를 도시한 도면.
도 29는 드레인 전극과 드리프트 제어 영역 사이의 쇼트키 다이오드를 구비하는 MOS 트랜지스터를 도시한 도면.
도 30은 도 29에 따른 소자의 쇼트키 다이오드를 구현하는 가능한 방법을 도시한 도면.
도 31은 도 29에 따른 소자의 제 1 변형을 도시한 도면.
도 32는 도 29에 따른 소자의 제 2 변형을 도시한 도면.
도 33은 도 29 내지 32에 도시된 반도체 소자를 생성하는 가능한 방법을 도시한 도면.
도 34는 MOS 트랜지스터로서 구현되고 드레인 영역에 대해 상보적으로 도핑된 반도체 영역이 존재하며, 소자의 드레인 전극이 상기 반도체 영역과 접촉을 이루는 반도체 소자를 도시한 도면.
도 35는 필드 스톱 영역이 드리프트 영역과 드리프트 영역에 대해 상보적으로 도핑된 소자 영역 사이에 배치된, 도 34에 도시된 소자의 변형을 도시한 도면.
도 36 내지 40은 도 34 및 35에 도시된 소자의 다양한 변형을 도시한 도면.
도 41은 드레인 영역에 대해 상보적으로 도핑된 드리프트 영역을 갖는 MOS 트랜지스터로서 구현된 반도체 소자를 도시한 도면.
도 42는 게이트 전극이 수직 방향으로 드리프트 제어 영역 위에 배치되는, 도 41에 도시된 소자의 변형을 도시한 도면.
도 43은 도 42에 도시된 소자의 변형을 도시한 도면.
도 44는 MOS 트랜지스터로서 구현되며 터널 유전체 및 드리프트 영역의 일부 분이 소자의 드리프트 제어 영역과 드레인 영역 사이에 배치되는 반도체 소자를 도시한 도면.
도 45는 도 44의 소자에 대해 변형되고 평면 MOS 트랜지스터로서 구현되는 소자를 도시한 도면.
도 46은 도 45에 도시된 소자에 대해 변형되고 서로에 대해 상보적으로 도핑된 반도체 영역들이 드리프트 영역 내에 존재하는 소자를 도시한 도면.
도 47은 도 46의 소자에 대해 변형된 반도체 소자를 도시한 도면.
도 48은 도 44 내지 47에 도시된 반도체 소자를 생성하는 개별적인 방법 단계들을 도시한 도면.
도 49는 MOS 트랜지스터로서 구현되며 소스 전극과 드리프트 제어 영역 사이에 캐패시턴스를 갖고, 상기 캐패시턴스는 반도체 바디 위의 두 개의 도전성 층들 사이에 집적되는 반도체 소자를 도시한 도면.
도 50 내지 56은 반도체 바디 내에 캐패시턴스를 구현하는 다른 가능성을 도시한 도면.
도 57은 수직 MOS 트랜지스터로서 구현되고 드레인 전극이 반도체 바디의 에지에서 드리프트 제어 영역에 접속되는 반도체 소자를 도시한 도면.
도 58 내지 63은 도 57에 따른 소자에 대해 변형된 소자를 도시한 도면.
도 64는 각각이 드레인 측에서 집적된 다이오드를 통해 드레인 영역에 접속되고, 수직 방향으로 드레인 영역까지 연장하는 복수의 드리프트 제어 영역들을 구비하는 MOSFET을 통과한 단면도.
도 65는 드리프트 제어 영역이 강하게 도핑된 접속 영역으로부터 수직 방향으로 떨어져 있는 도 64에 따른 MOSFET에 상응하는 MOSFET을 도시한 도면.
도 66은 도 65에 도시된 평면 E-E'에서 도 65에 따른 MOSFET에 상응하는 스트립 레이아웃을 갖는, 본 발명에 따른 MOSFET을 통과한, 수직 방향에 직교하게 연장하는 단면도.
도 67은 단면적으로 직사각형 셀 배치를 갖는 본 발명에 따른 MOSFET을 통과한, 수직 방향에 직교하게 연장하는 단면도.
도 68은 단면적으로 원형의 셀 배치를 갖는 본 발명에 따른 MOSFET의, 수직 방향에 직교하게 연장하는 수평 단면도.
도 69는 단면에서 구부러진 형태로(meander-like fashion) 연장하는 드리프트 영역을 갖는 본 발명에 따른 MOSFET을 통과한, 수직 방향에 직교하게 연장하는 수평 단면도.
도 70은 노멀리-온(normally on) MOS 트랜지스터로서 구현된 반도체 소자를 도시한 단면도.
도 71은 로드 트랜지스터를 통한 로드 전류를 측정하는 측정 트랜지스터가 로드 트랜지스터의 셀 어레이 내에 배치되는 반도체 소자를 도시한 도면.
도 72는 온도 센서가 로드 트랜지스터의 셀 어레이 내에 배치되는 반도체 소자를 도시한 도면.
도 73은 도 72에 따른 반도체 소자에 대해 변형된 반도체 소자를 도시한 도면.
도 74 내지 85는 본 발명에 따른 반도체 소자에 있어서 가능한 에지 단부를 도시한 도면.
도 86은 쇼트키 다이오드로서 구현되고 단결정질로 형성되며 다이오드 영역의 강하게 도핑된 접속 영역으로부터 캐소드 측 상에서 전기적으로 절연된 반도체 소자를 통과한 단면도.
도 87은 드리프트 제어 영역이 캐소드 측 상에 높은 저항을 갖는 강하게 도핑된 접속 영역에 접속되는 도 86에 따른 쇼트키 다이오드의 다이오드 전류를, 드리프트 제어 영역과 캐소드 전극 사이의 음극성 단락을 같는 동일한 다이오드를 통과하는 직선 형태의 다이오드 전류와 비교한 프로파일을 도시한 도면.
도 88은 도 87에 따른 그래프를 지수적으로 표현한 도면.
도 89는 도 86에 따른 쇼트키 다이오드의 전자 분포를 온-상태의 경우에서 도시한 도면.
도 90은 상기 드리프트 제어 영역에 대해 상보적으로 약하게 도핑된 제 1 접속 영역을 통해 쇼트키 다이오드의 캐소드 전극에 접속되는 드리프트 제어 여역을 갖는 쇼트키 다이오드를 도시한 도면.
도 91은 제 1 접속 영역이 도핑된 반도체 재료가 아닌 진성의 반도체 재료로부터 형성되는 도 90에 따른 쇼트키 다이오드를 도시한 도면.
도 92는 진성의 제 1 접속 영역을 통해 강하게 도핑된 접속 영역에 직접 접속되는 드리프트 제어 영역을 갖는 쇼트키 다이오드를 도시한 도면.
도 93은 적어도 하나의 드리프트 제어 영역이 강하게 도핑된 접속 영역까지 연장하고 이것과 접촉을 이루는 확산부를 구비하는 쇼트키 다이오드를 도시한 도면.
도 94는 고저항의 저항성 층을 통해 강하게 도핑된 접속 영역에 접속되는 드리프트 제어 영역을 갖는 쇼트키 다이오드를 도시한 도면.
도 95는 캐소드 측에서 부분적으로 쇼트키 다이오드의 캐소드 전극으로부터 절연되는 드리프트 제어 영역을 갖는 쇼트키 다이오드를 도시한 도면.
도 96은 드리프트 제어 영역이 약하게 p-도핑된 접속 층에 의해 쇼트키 다이오드의 쇼트키 콘택트의 어노드 금속에 접속되는, 도 86에 따른 쇼트키 다이오드를 도시한 도면.
도 97은 드리프트 제어 영역이 접속 전극의 일부분을 통해 강하게 도핑된 접속 영역으로 접속되는 쇼트키 다이오드를 도시한 도면.
도 98은 드리프트 제어 영역이 터널 유전체를 통해 강하게 도핑된 접속 영역과의 접촉을 이루는 접속 전극으로 접속되는 쇼트키 다이오드를 도시한 도면.
도 99는 도 98에 도시된 쇼트키 다이오드에 대해 변형되고 "병합된(merged)" 핀 쇼트키 다이오드(Pin Schottky diode)로서 구현되는 쇼트키 다이오드를 도시한 도면.
도 100은 도 98의 쇼트키 다이오드에 대해 변형되고 단결정질 반도체 층이 터널 유전체와 접속 전극 사이에 배치되는 쇼트키 다이오드를 도시한 도면.
도 101은 MOSFET으로서 구현되고 드리프트 제어 영역이 일 측면 상에서 게이트 전극에 직접 인접하며 다른 측면 상에서 다이오드를 통해 드레인 영역으로 연결 되는 반도체 소자를 도시한 도면.
도 102는 도 101의 소자에 대해 변형되고 다이오드는 집적 다이오드로서 구현되는 소자를 도시한 도면.
도 103은 도 101의 소자에 대해 변경된 다른 소자를 도시한 도면.
도 104는 도 102의 소자에 대해 변경되고 드리프트 제어 영역이 콘택트 전극을 통해 게이트 전극으로 접속되는 소자를 도시한 도면.
도 105는 도 104의 소자에 대해 변형되고 게이트 전극과 드리프트 제어 영역이 서로로부터 절연되며 드리프트 제어 영역이 제어 퍼텐셜에 접속될 수 있는 소자를 도시한 도면.
도 106은 개별적인 방법 단계들 중에, 드리프트 제어 영역이 게이트 전극에 직접 인접하는 MOSFET으로서 구현된 반도체 소자를 생성하는 방법을 도시한 도면.
도 107은 개별적인 방법 단계들 중에, 드리프트 제어 영역이 게이트 전극에 직접 인접하는 MOSFET으로서 구현된 다른 반도체 소자를 생성하는 방법을 도시한 도면.
도 108은 개별적인 방법 단계들 중에, 드리프트 제어 영역이 게이트 전극에 직접 인접하는 MOSFET으로서 구현된 다른 반도체 소자를 생성하는 방법을 도시한 도면.
도 109는 드리프트 제어 영역이 게이트 전극에 직접 인접하고 축적 유전체가 복수층 형식으로 구성되는 MOSFET으로서 구현된 반도체 소자를 도시한 도면.
도 110은 축적 유전체가 복수층 형식으로 구성되는 도 109의 소자에 대해 변 형된 소자를 도시한 도면.
도 111은 소자가 집적되는 반도체 바디의 다양한 단면도에 기초하여, MOSFET으로서 구현되고 축적 유전체에 의해 드리프트 영역으로부터 절연되는 복수의 드리프트 제어 영역들을 구비하는 본 발명에 따른 수평 방향 전력 반도체 소자를 도시한 도면.
도 112는 MOSFET으로서 구현되고 드리프트 제어 영역이 터널 유전체에 의해 부분적으로 드리프트 영역으로부터 분리되는 전력 반도체 소자를 도시한 도면.
도 113은 드리프트 영역과 드리프트 제어 영역을 갖는 SOI 기판에 기초한 수평 방향 전력 MOSFET을, 투영 단면도로서 도시한 도면.
도 114는 MOSFET으로서 구현되고 드리프트 제어 영역이 개별적으로 인접하는 드리프트 영역의 전체 길이에 걸쳐 수평 방향으로 연장하는 수평 방향 전력 반도체 소자를 도시한 도면.
도 115는 도 114에 따른 소자에 대해 변형되고 드리프트 제어 영역이 부분적으로 전력 MOSFET의 바디 영역에 인접하게 배치된 소자를 도시한 도면.
도 116은 도 114에 따른 소자에 대해 변형되고 게이트 전극이 연속적인 스트립-형태의 전극으로서 구현되는 다른 소자를 도시한 도면.
도 117은 도 114에 따른 소자에 대해 변형되고 SOI 기판을 기초로 구현되는 소자를 도시한 도면.
도 118은 전력 MOSFET으로서 구현되고 드리프트 제어 영역이 제 1 다이오드를 통해 드레인 전극으로 연결되고 집적된 제 2 다이오드를 통해 소스 전극으로 연 결되는 소자로부터의 발췌부의 도면.
도 119는 드리프트 제어 영역이 직접 드레인 전극에 연결되고 다이오드를 통해 소스 전극에 연결되는 전력 MOSFET으로부터의 발췌부의 도면.
도 120은 캐패시턴스 및 집적 다이오드가 드리프트 제어 영역과 소스 전극 사이에 접속되는 전력 MOSFET으로부터의 발췌부의 도면.
도 121은 도 120의 소자에 대해 변형된, 외부 다이오드를 갖는 소자의 도면.
도 122는 도 120의 소자에 대해 변형되고 추가의 다이오드가 드리프트 제어 영역과 게이트 전극 사이에 접속된 소자를 도시한 도면.
도 123은 캐패시턴스가 반도체 바디의 영역 내에 집적된, 드리프트 영역과 드리프트 제어 영역을 갖는 반도체 소자로부터의 발췌부를 도시한 도면.
도 124 내지 126은 도 123에 따른 소자에 대해 변형된 반도체 소자를 도시한 도면.
도 127은 MOSFET으로서 구현되고 게이트 전극이 트렌치 내에 배치되며 게이트 전극에 의해 제어되는 역채널이 수직 방향으로 연장하는 수평 방향 전력 반도체 소자를 도시한 도면.
도 128은 도 127의 MOSFET에 대해 변형되고 게이트 전극에 의해 제어되는 역채널이 수평 방향으로 연장하는 전력 MOSFET을 도시한 도면.
도 129는 수평 방향에서 드리프트 제어 영역의 확산부에 배치된 복수의 게이트 전극 부분들을 구비하는 수평 방향 전력 MOSFET을 도시한 도면.
도 130은 SOI 기판에 기초하고 자신의 바디 영역이 반도체 기판에 접속되는 수평 방향 전력 MOSFET의 예시적인 제 1 실시예를 도시한 도면.
도 131은 SOI 기판에 기초하고 자신의 바디 영역이 반도체 기판에 접속되는 수평 방향 전력 MOSFET의 예시적인 제 2 실시예를 도시한 도면.
도 132은 축적 유전체에 의해 드리프트 영역으로부터 분리된 드리프트 제어 영역을 생성하는 가능한 방법을 도시한 도면.
도 133은 쇼트키 다이오드로서 구현된 수평 방향 전력 반도체 소자를 투영도로서 도시한 도면.
도 134은 반도체 바디의 앞면에 평행하게 연장하는 드리프트 제어 영역을 갖고 앞면 위에 배치된 게이트 전극을 갖는 수평 방향 전력 MOSFET을 도시한 도면.
도 135는 도 134의 소자에 대해 변형되고 게이트 전극이 트렌치 내에 배치된 소자를 도시한 도면.
도 136은 도 135의 소자에 대해 변형되고 게이트 전극이 드리프트 제어 영역의 확산부에 배치되는 복수의 게이트 전극 부분들을 구비하는 소자를 도시한 도면.
도 137은 내장 반도체 영역과의 접촉을 이루는 접속 콘택트를 생성하는 방법을 도시한 도면.
도 138은 자신에게 배치된 스트립-형태의 드리프트 제어 영역을 갖는 전력 반도체 소자의 드리프트 영역으로부터의 발췌부를 도시한 도면.
도 139는 도 138의 배치에 대해 변형된 배치를 도시한 도면.
도 140는 도 138의 배치에 대해 변형된 다른 배치를 도시한 도면.
도 141은 자신에게 배치된 스트립-형태의 드리프트 영역을 갖는 전력 반도체 소자의 드리프트 제어 영역으로부터의 발췌부를 도시한 도면.
도 142는 자신에게 배치된 빔-형태(beam-type)의 드리프트 제어 영역을 갖는 전력 반도체 소자의 드리프트 영역으로부터의 발췌부를 도시한 도면.
도 143은 자신에게 배치된 빔-형태의 드리프트 영역을 갖는 전력 반도체 소자의 드리프트 제어 영역으로부터의 발췌부를 도시한 도면.
도 144는 자신에게 배치된 드리프트 제어 영역을 갖고 구부러진 주변부를 구비하는 전력 반도체 소자의 드리프트 영역으로부터의 발췌부를 도시한 도면.
도 145는 자신에게 배치된 드리프트 영역을 갖고 구부러진 주변부를 구비하는 전력 반도체 소자의 드리프트 제어 영역으로부터의 발췌부를 도시한 도면.
본 발명은 도면들을 참조로 하여 하기에서 보다 상세하게 기술되었다.
도면에서 달리 지시사항이 없는 한, 동일한 참조 번호는 동일한 의미를 갖는 동일한 소자 영역을 나타낸다.
본 발명에 따른 소자의 일 실시예에서, 드리프트 영역 및 드리프트 제어 영역이 적어도 부분적으로 반도체 바디 내에서 서로에 인접하여 배치되며, 유전층에 의해 서로로부터 분리된다. 드리프트 영역과 드리프트 제어 영역을 분리시키는 상기 유전층의 영역은 하기에서 "축적 유전체"로 지칭된다.
전력 반도체 소자의 경우 "드리프트 영역" 또는 "드리프트 경로"라는 용어는, 역전압이 소자에 인가되었을 때 역전압이 감소되는, 즉 역전압이 증가함에 따라 공간 전하 영역이 확산되는 반도체 영역을 지칭한다. "드리프트 영역" 및 "드리프트 경로"라는 용어는 예를 들어 전력 MOSFET 또는 전력 쇼트키 다이오드의 경우와 같이 특히 단극의 전력 반도체 소자의 경우에서 사용되는 반면, 용어 "n-형 베이스" 또는 "p-형 베이스"는 역전압을 테이크-업하는(take up) 반도체 영역의 도핑 유형에 의존하여 양극 소자의 경우에서 통상적으로 사용된다. 하기의 설명에서, 본 발명을 단극 소자로 제한하지 않고, 용어 "드리프트 영역" 또는 "드리프트 경로"가 전력 반도체 소자의 역전압을 테이크-업하는 영역에 대해 두루 사용된다.
드리프트 제어 영역의 도핑은 예를 들어 이것이 축적 유전체에 대해 직교하는 방향에서 완전히 공핍될 수 있는 적어도 하나의 반도체 부분을 갖도록 선택된다. 이것은 전기장이 축적 유전체에 직교하는 방향에서 존재할 때 아발란치 브레이크다운(avalanche breakdown)이 발생하지 않고 상기 반도체 부분 내에 존재하는 도펀트 원자들이 완전히 이온화될 수 있다는 사실과 동등하다. 소자가 온-상태에서 구동될 때, 드리프트 제어 영역은 축적 채널, 즉 축적 유전체에 따른 드리프트 영역에서 국부적으로 크게 증가된 전하 캐리어 밀도를 갖는 영역을 제어하는 역할을 한다. 드리프트 제어 영역과 드리프트 영역 사이의 퍼텐셜 차는 상기 채널을 형성하기 위해 요구된다. 이러한 경우, 전하 캐리어, 즉 축적 유전체를 따라 축적되는 전자 또는 홀들의 유형은 퍼텐셜 차의 극성에 의존하지만, 도핑되지 않거나 또는 진성의 영역으로서도 구현될 수 있는 드리프트 영역의 기본 도핑에는 따르지 않는다.
이러한 축적 채널의 존재는 이러한 드리프트 제어 영역을 구비하지 않은 소 자와 비교하였을 때 전력 반도체 소자의 온저항의 상당한 감소를 나타낸다. 동일한 온저항에 있어서, 본 발명에 따른 소자의 드리프트 영역의 기본 도핑은 종래의 소자의 드리프트 영역의 기본 도핑과 비교하여 감소될 수 있으며, 이것은 종래의 소자와 비교하였을 때 본 발명에 따른 소자의 보다 높은 유전체 세기를 나타낸다.
드리프트 영역은 축적 유전체를 통해 드리프트 제어 영역에 용량적으로 연결되고, 그에 따라 소자가 온-상태에서 구동될 때 축적 채널이 형성될 수 있다. 이러한 용량성 연결 및 드리프트 제어 영역에 대해 상기에서 특정된 도핑 조건을 준수하는 것은 소자가 오프-상태에서 구동될 때, 즉 공간 전하 영역이 드리프트 영역 내에서 확산할 때, 공간 전하 영역이 유사하게 드리프트 제어 영역 내에서도 확산하도록 하는 효과를 갖는다. 이러한 드리프트 제어 영역 내에서의 공간 전하 영역 확산은 드리프트 제어 영역 내의 퍼텐셜 프로파일이 드리프트 영역 내에서의 퍼텐셜 프로파일을 따르도록 하는 효과를 갖는다. 따라서 드리프트 영역과 드리프트 제어 영역 사이의 퍼텐셜 차 또는 전기 전압이 제한된다. 이러한 전압 제한은 얇은 축적 유전체를 사용하는 것을 가능케 하며, 이것은 드리프트 제어 영역과 드리프트 영역 사이의 용량성 연결이 향상된다는 장점을 수반한다.
예를 들어 pn 접합 또는 쇼트키 접합과 같은 소자 접합은, 드리프트 영역에 인접하여 제공될 수 있으며, 이러한 접합으로부터 공간 전하 영역이 진행하여 드리프트 영역과 제 1 소자 영역 사이에 역전압이 인가되었을 때 드리프트 영역 내에 공간 전하 영역이 확산된다.
본 발명에 따른 반도체 소자는 특히 예를 들어 전력 MOSFET 또는 전력 쇼트 키 다이오드와 같은 단극 전력 반도체 소자이다. 그러나, 도핑된 또는 도핑되지 않은 반도체 재료로 이루어진 드리프트 제어 영역은, 축적 유전체에 의해 드리프트 영역으로부터 절연되고, 다이오드 또는 IGBT와 같은 양극 소자의 경우에도 제공될 수 있는 상기에 특정된 도핑 조건을 만족시킨다.
MOSFET, IGBT 또는 다이오드의 경우에, 제 1 소자 영역과 제 2 소자 영역 사이의 소자 접합은 pn 접합이다. 제 1 소자 영역은 MOSFET 또는 IGBT의 경우에 바디 영역을 형성하고, 다이오드의 경우에 p-형 또는 n-형 중 하나의 이미터 영역을 형성한다. 제 2 소자 영역은 MOSFET의 경우에 드레인 영역을 형성하고, IGBT 또는 다이오드의 경우에 이미터 영역을 형성한다.
쇼트키 다이오드의 경우, 제 1 소자 영역과 드리프트 영역 사이의 소자 접합은 쇼트키 콘택트이고, 제 1 소자 영역은 쇼트키 금속으로 이루어진다. 쇼트키 다이오드의 경우, 제 1 소자 영역은 쇼트키 금속으로 이루어진 자신의 어노드 영역이다.
도 1은 본 발명에 따른 전력 반도체 소자의 예시적인 실시예의 일부분을 통해 본 단면도를 도시한 것이다. 도시된 소자는 평면 MOSFET으로서 구현되며, 드리프트 영역(2), 소스 영역(9) 및 바디 영역(8)을 포함하되, 바디 영역(8)은 소스 영역(9)과 드리프트 영역(2) 사이에 배치되고 소스 영역(9)에 대해서 상보적으로 도핑된다. 게이트 전극(15)은 소스 영역(9)과 드리프트 영역(2) 사이의 바디 영역(8) 내의 역채널을 제어하기 위해 존재하며, 게이트 전극은 게이트 유전체(16)에 의해 반도체 바디로부터 유전적으로(dielectrically) 절연된다. 도시된 예에서, 게이트 전극은 반도체 바디(100)의 앞면(front side)(101) 위에 배치되며, 소스 영역(9)으로부터 시작하여 부분적으로 앞면(101)까지 연장하는 드리프트 영역(2)까지 반도체 바디(100)의 수평 방향(r)으로 연장한다. 소자는, 드리프트 영역(2)에 인접하고 드리프트 영역보다 강하게 도핑되며 드레인 전극(11)에 의해 콘택트가 형성되는 드레인 영역(5)을 추가적으로 포함한다.
도시된 소자의 드레인 영역(5)은 예를 들어 기본 도핑을 갖는 에피택셜 층이 도포된 반도체 기판에 의해 구현될 수 있다. 기본 도핑을 갖는 에피택셜 층의 일부분은 이러한 경우 드리프트 영역(2)을 형성한다. 도 1에서 반도체 기판의 길이와 에피택셜 층의 길이는 실제 축적대로 도시되지 않았음을 명심해야 한다.
도시된 MOSFET은 n-도전성이고, 이 경우에 소스 영역(9), 드리프트 영역(2) 및 드레인 영역(5)은 n-도핑된 반면, 바디 영역은 p-도핑되었다. 본 발명은 p-도전성 MOSFET에도 적용될 수 있으며, 이러한 경우의 소자 영역들은 n-도전성 MOSFET의 소자 영역들에 대해 상보적으로 도핑된다.
도 1에 도시된 MOSFET은 수직 MOSFET으로서 구현된다. 이러한 소자의 소스 영역(9), 바디 영역(8), 드리프트 영역(2) 및 드레인 영역(5)은 반도체 바디(100)의 수직 방향(v)으로 연속적으로 배치된다. 상기 소자가 온-상태(on state)에서 구동될 때, 즉 드레인과 소스 사이에 포지티브 전압이 인가되고 게이트 전극(15)에 적절한 구동 퍼텐셜이 인가될 때, 전류는 소스와 드레인 사이에서 드리프트 영역을 통해 수직 방향으로 흐른다. 이러한 소자의 경우에, 바디 영역(8)과 드레인 영역(5)은 제 1 및 제 2 소자 영역들을 형성하고, 그 사이에 드리프트 영역(2)이 배치되며, 바디 영역(8)과 드레인 영역(5) 사이에 역전압이 인가될 때, 공간 전하 영역(a space charge region)이 바디 영역(8)과 드리프트 영역(2) 사이의 반도체 접합으로부터 진행하여 드리프트 영역(2) 내에서 확산된다.
소자 내에서, 적어도 하나의 드리프트 제어 영역(3)이 적어도 부분적으로 드리프트 영역(2)에 인접하여 형성된다. 도 1에 도시된 소자에서, 이러한 복수의 드리프트 제어 영역들(3)이 제공되었으며, 이들은 반도체 바디(1)의 수평 방향(r)에서 서로로부터 떨어져서 배치된다. 유전층(4)은 각각의 드리프트 제어 영역들(3)과 드리프트 영역(2) 사이에 배치되며, 상기 유전층은 "축적 유전체(accumulation dielectric)"로서 지칭된다. 하기의 설명을 이해하기 위해서, 축적 유전체는 드리프트 영역(2)과 드리프트 제어 영역(3) 사이에 직접 배치되는, 즉 드리프트 영역(2)이 한 측면에 직접 인접하고 드리프트 제어 영역(3)이 다른 측면에 직접 인접하는 유전층(4)의 부분만을 의미하는 것으로 이해되어야 한다.
드리프트 제어 영역들(3)은 동작 중에 드레인(5) 및/또는 소스(9)에 존재하는 MOSFET의 로드 접속 퍼텐셜 중 하나에 연결된다. 이 예에서, 이를 위해 드리프트 제어 영역들(3)은 드레인 영역(5)에 접속된다. 드리프트 제어 영역들(3)은 다양한 방법으로 드레인 영역(5)에 접속될 수 있다. 네 개의 서로 다른 가능성이 이와 관련하여 도 1에 도시되었다. 먼저, 드리프트 제어 영역(3)은 드리프트 제어 영역과 동일한 도전형으로 강하게 도핑된 제 1 접속 영역(31)을 통해 드레인 전극(11)에 접속될 수 있다. 이러한 경우, 유전층(4)은 드레인 전극(11)까지 연장하고 이에 따라 제 1 접속 영역(31)과 드레인 영역(5)은 서로로부터 유전적으로 절연된다.
선택적으로, 제 1 접속 영역에 대해 상보적으로 도핑된 제 2 접속 영역(32)이 강하게 도핑된 제 1 접속 영역(31)과 드레인 전극(11) 사이에 배치될 수 있으며, 상기 제 2 접속 영역은 제 1 접속 영역(31)보다 약하게 도핑된다.
또한, 드레인 영역(5)이 드리프트 제어 영역(3) 또는 드리프트 제어 영역(3)에 인접한 제 1 접속 영역(31) 아래까지 연장할 가능성이 존재한다. 이러한 경우에도, 상보적으로 도핑된 제 2 접속 영역(32)이 선택적으로 존재할 수 있고, 이것은 제 1 접속 영역(31)과 드리프트 제어 영역(3) 아래까지 연장하는 드레인 영역(5)의 부분 사이에 배치된다.
도 1에 따른 소자는 셀 방식으로 구성되고 각각이 소스 영역(9)과 바디 영역(8)을 구비하는 동일한 유형의 다수의 트랜지스터 셀들을 구비한다. 개별적인 트랜지스터 셀들은 공통 소스 전극(13)에 접속된 그들의 소스 영역들(9)에 의해, 그리고 공통 게이트 접속부(도시되지 않음)에 접속된 그들의 게이트 전극들(15)에 의해 병렬 접속된다. 도시된 소자에서, 드리프트 영역(2)은 모든 트랜지스터 셀들에 대해 공통적이다. 드리프트 제어 영역들(3)의 구현에 따라서, 드레인 영역(5)은 모든 트랜지스터 셀들에 대해 공통적인 연속적 반도체 영역으로서 구현될 수 있거나, 또는 드레인 전극(11)에 의해 서로 접속된 복수의 분리된 반도체 부분들을 구비할 수 있다.
드리프트 제어 영역들(3)의 각 개별적인 영역은 단결정질일 수 있는 반도체 재료로 구성된다. 각각의 드리프트 제어 영역들(3)은 그들이 축적 유전체(4)에 대해 직교하는 방향으로 완전히 공핍될 수 있는 적어도 하나의 반도체 부분을 갖도록 도핑된다. 특히 전류가 흐르는 방향, 즉 현재의 경우에서 반도체 바디의 수직 방향(v)을 따라 연장하는 축적 유전체(4)의 이러한 부분이 고려된다. 드리프트 제어 영역들은 드리프트 제어 영역의 전체 길이 상에서 전류의 흐름 방향에 직교하는 방향으로 연장하고 상기 방향에서의 전기장에 의해 완전히 공핍될 수 있는 적어도 하나의 부분을 갖는다. 이것은 전기장이 전류의 흐름 방향을 가로지르는 방향으로 존재할 때, 즉 도시된 예에서 반도체 바디(100)의 횡방향(r)으로 존재할 때 아발란치 브레이크다운(avalanche breakdown)가 발생하지 않은 채 드리프트 제어 영역의 적어도 일부분의 도펀트가 완전히 이온화될 수 있다는 것과 동일하다. 이러한 조건은 드리프트 영역(2)으로부터 반도체 부분을 유전적으로 분리시키는 축적 유전체(4)의 부분의 면적과 관련된 상기 반도체 부분 내에 존재하는 넷(net) 도펀트 전하가 드리프트 제어 영역에 사용되는 반도체 재료의 브레이크다운 전하보다 적을 때 만족된다.
드리프트 제어 영역(3)은 특히 전류의 흐름 방향에 대해 직교하는 방향 또는 횡방향에서, 부분적으로뿐만 아니라 완전하게 공핍될 수 있도록 도핑될 수 있다. 드리프트 제어 영역과, 드리프트 영역(2)과 드리프트 제어 영역(3) 사이의 전류의 흐름 방향에서 연장하는 축적 유전체(4)의 면적 내에 존재하는 넷 도펀트의 지수는 드리프트 제어 영역(3)에 사용되는 반도체 재료의 브레이크다운 전하보다 낮다.
도 1에 도시되고 양 측면들과 상부를 향한 방향에서 유전층(4)에 의해 경계지어지는 드리프트 제어 영역들 중 하나가 설명을 위해 아래에서 고려될 것이다. 또한, 설명을 위해 드리프트 제어 영역들(3)이 각각 균등하게 도핑된 특별한 경우가 아래에서 가정될 것이다. 이러한 특별한 경우에 있어서, 상기에 명시된 도핑 조건은 축적 유전체(4)에 대해 직교하는 방향(r)과 드리프트 제어 영역(3)의 전체 "폭" 상에서 고려되는 드리프트 제어 영역(3)의 이온화된 도펀트 농도의 적분값이 드리프트 제어 영역(3)의 반도체 재료의 브레이크다운 전하의 값의 두 배보다 작다는 사실과 일치한다. 반도체 재료로서 실리콘이 사용되는 경우, 상기 브레이크다운 전하는 대략 1.2×1012 e/cm2 이며, 이때 e는 단위 전하량을 나타낸다.
만약 유전층에 의해 드리프트 제어 영역으로부터 분리된 드리프트 영역이 오직 하나의 측면 상에서만 인접하는 균일하게 도핑된 드리프트 제어 영역(자세하게 도시되지 않았음)을 고려할 때, 상기 드리프트 제어 영역에 있어서 유전체 층에 직교하는 방향에서의 도펀트 농도의 적분값은 브레이크다운 전하보다 작다. 이러한 드리프트 제어 영역은 축적 유전체(4)를 통해 존재하는 전기장에 의해 완전히 공핍될 수 있다.
상기에서 드리프트 제어 영역(3)에 대해 기술된 도핑 조건은 드리프트 제어 영역(3)의 반도체 재료의 브레이크다운 필드 세기에 도달하는 전기장이 드리프트 영역(2) 내에 존재하는 전기 퍼텐셜에 대해 독립적으로 유전체 층(4)의 방향에서 드리프트 제어 영역(3) 내에 형성되지 못하도록 드리프트 제어 영역을 매우 약하게 도핑한다는 사실에 기초한다.
드리프트 제어 영역들(3)은 드리프트 영역(2)과 동일한 반도체 재료로 구성될 수 있으며 드리프트 영역과 동일한 도핑 농도를 갖는다. 전류의 흐름 방향에 대해 횡방향에서, 즉 예를 들어 수평 방향(r)에서, 드리프트 제어 영역들의 길이들은 유전체(4)의 넓이에 대한 넷 도펀트 전하에 관련하여 상기에 명시된 조건을 만족시키도록 선택된다.
축적 유전체에 따라 드리프트 영역(2) 내의 전하 캐리어들의 우수한 축적 효과를 획득하기 위해, 드리프트 제어 영역(3) 내의 전기장이 가능한 한 드리프트 영역(2)을 펀치스루(punch through) 할 수 있도록 유전체(4)를 매우 얇게 제조하는 것이 바람직하다. 이러한 경우, 유전체(4)의 가능한 최소의 두께는 드리프트 제어 영역(3)과 드리프트 영역(2) 사이에 존재하는 퍼텐셜 차와, 축적 유전체의 최대 허용가능한 영구 장의 세기 장하(maximum permissible permanent field strength loading)에 의해 주어진다. 드리프트 제어 영역(3)과 드리프트 영역(2) 사이에 대략 100V보다 뚜렷하게 작은, 바람직하게는 5V 내지 20V의 전형적인 영구 퍼텐셜 차를 제공하고 유전체로서 열적 실리콘 이산화물을 사용함으로써, 전형적으로 대략 50nm보다 작은, 바람직하게는 대략 25nm 내지 대략 150nm의 두께를 갖도록 한다.
축적 유전체(4)는 드리프트 영역(2)으로부터 드리프트 제어 영역(3)을 완전히 분리시킬 수 있고 따라서 드리프트 제어 영역(3)과 드리프트 영역(2) 사이에 완전히 차단된 영역을 형성한다. 이러한 경우, 특히 축적 유전체(4)를 부분적으로 소위 터널 유전체로서, 특히 터널 산화물로서 형성하는 유전층의 형성 가능성이 존재한다. 이것은 도 1에서 드리프트 제어 영역들(3) 중 하나에 대해 도시되었으며, 여기에서 드리프트 제어 영역(3) 위의 유전체는 터널 유전체(4')로서 형성되었다. 상기 터널 유전체의 기능은 하기에서 더 설명될 것이다.
전류의 흐름 방향에서, 즉 예로서 수직 방향(v)에서, 드리프트 제어 영역(3)은 전류의 흐름 방향에 대해 횡방향으로 드리프트 제어 영역(3)에 인접하게 배치되고 전류의 흐름 방향(수직 방향(v))에서 드리프트 제어 영역(3)과 동일한 영역에 걸쳐 연장하는 드리프트 영역(2)의 부분과 바람직하게는 동일한 도핑 프로파일을 갖는다.
도 1에 따른 예시에서, 드리프트 제어 영역들(3)은 앞면(101)의 영역 내에 배치된 셀 어레이의 그리드에 적합하게 사용되고, 드리프트 제어 영역들(3)은 각각의 경우 반도체 바디(1)의 수평 방향에서 두 개의 인접한 바디 영역들(8) 사이에 배치된다. 그러나 셀 어레이의 그리드에 대한 이러한 적용이 반드시 필요한 것은 아니다. 따라서, 특히 셀 어레이가 아닌 드리프트 제어 영역들(3)에 대해 서로 다른 그리드를 선택하는 것이 가능하며, 특히, 드리프트 제어 영역들(3) 또한 바디 영역들(8) 아래에 배치될 수도 있다(도시되지 않음).
MOSFET으로서 구현된 본 발명에 따른 소자의 다른 예시적인 실시예가 도 2에 도시되었다. 이러한 소자는 드리프트 제어 영역들(3)이 반도체 바디(1)의 앞면(101)까지 연장한다는 점에서 도 1에 따른 소자와 다르다. 예시에서, 드리프트 제어 영역들(3)은 유전층(4), 또는 축적 유전체(4)를 형성하는 터널 유전체(4')에 의해 앞면의 영역에서 동일하게 커버된다.
도 3은 다른 예시적인 실시예를 도시하며, 여기에서 유전층은 수평 방향에서만 드리프트 제어 영역(3)과 인접하는 축적 유전체(4)를 형성한다. 이것은 드리프 트 제어 영역을 커버하는 유전체 또는 절연체가 드리프트 제어 영역(3)의 영역 내의 반도체 바디(1)의 앞면에 도포될 때 가능하다. 이 예에서, 드리프트 제어 영역들(3)은 게이트 유전체(16)에 의해 커버된다. 각 셀의 드리프트 제어 영역(3)은 그에 따라 반도체 바디(1)의 앞면의 영역에서 게이트 전극들(15)과 소스 전극(13)으로부터 전기적으로 절연된다(소스측 상에서).
대안으로서, 드리프트 제어 영역들(3)이 반도체 바디의 앞면까지 연장하는 도 2 및 도 3의 소자들의 경우에, 드리프트 제어 영역(3)에 대해 상보적으로 도핑된 접속 영역(35)과 터널 유전체(4')를 통해 드리프트 제어 영역(3)을 소스 전극(13)으로 접속시킬 수 있는 가능성도 존재하며, 이는 도 2에서 가장 오른쪽에 도시된 드리프트 제어 영역(3)에 대해 도시된 바와 같다.
도 4를 참조하면, 보상 영역들(7)은 MOSFET의 드리프트 영역(2) 내에 제공될 수 있으며, 상기 보상 영역들은 개별적인 셀들의 바디 영역들(8)과 동일한 도전형을 갖지만 이들보다 약하게 도핑된다. 보상 영역들(7)은 바람직하게는 각각의 바디 영역들(8)과의 콘택트를 형성한다. 도시된 예에서, 드리프트 영역(2)의 다른 영역들보다 강하게 도핑된 중간 영역들(21)은 인접한 바디와 보상 영역들(8, 7) 사이의 드리프트 영역(2)에 추가적으로 배치되며, 상기 중간 영역들의 도핑은 보상 영역들(7)에 대해 상보적이다.
도 4에 따른 예시적인 실시예에서, 드리프트 제어 영역들(3)은 각각의 경우 중간 영역들(21)과 드레인 전극(11) 사이에 배치된다. 이러한 예시적인 실시예에서, 반도체 바디 내에서 유전체(4)에 의해 둘러싸인 드리프트 제어 영역들(3)은 수 직 방향에서 중간 영역들(21)로부터 떨어진 곳에 단부를 갖는다.
도 5를 참조하면, 자신들을 둘러싸는 유전체(4)를 갖는 드리프트 제어 영역들(3)은 중간 영역들(21)까지 연장하거나 또는 중간 영역들(21) 내로 연장할 수도 있다. 이러한 경우, 드리프트 제어 영역들(3)은 반도체 바디의 앞면까지 연장할 수 있다(도시되지 않음).
드리프트 제어 영역들(3)을 갖는 MOSFET의 다른 예시적인 실시예가 도 6에 도시되었다. 이러한 경우에서, 드레인 영역에 연결된 복수의 드리프트 제어 영역들(3)은 반도체 바디(100)의 수평 방향에서 불균일하게 배치된다. 이러한 경우, 인접한 드리프트 제어 영역들(3) 간의 거리는 다른 영역들 하에서의 거리보다 보상 영역들(7)의 영역 하에서 보다 작게 선택된다.
도 7을 참조하면, 드리프트 제어 영역들(3)은 반도체 바디(1)의 수평 방향에서 서로로부터 등거리에 있도록 이격될 수 있다.
도 1 내지 도 7에 따른 예시적인 실시예는 평면 게이트 전극들을 갖는 MOSFET들을 도시한다. 반도체 재료로 구성되고 축적 유전체(4)에 의해 드리프트 영역(2)으로부터 절연되며 유전체(4)의 넓이에 대한 넷 도펀트 전하가 브레이크다운 전하보다 작은 드리프트 제어 영역(3)이 제공되는 본 발명의 개념은, 당연히, 트렌치 내에 배치된 수직 게이트 전극(15)을 갖는 트렌치 MOSFET들에 대해서도 적용될 수 있다.
도 8은 이러한 복수의 드리프트 제어 영역들(3)을 갖는 트렌치 MOSFET을 도시한다. 이러한 소자의 경우에, 소스 영역(9), 소스 영역에 대해 상보적으로 도핑된 바디 영역(8), 드리프트 영역(2) 및 강하게 n-도핑된 접속 영역 또는 드레인 영역(5)은 소스 전극(13)으로부터 드레인 전극(11)을 향해 진행하도록 직접적으로 연속하여 배치된다.
트렌치 MOSFET은 예를 들어 금속으로 구성되거나, 또는 반도체 바디(100)의 다른 영역들로부터 전기적으로 절연되고 또한 예를 들어 반도체 산화물인 게이트 유전체(16)에 의해 소스 전극(13)으로부터 절연되는, 예로서 폴리실리콘과 같이 강하게 도핑된 다결정질의 반도체 재료로 구성되는 전기적으로 도전성인 게이트 전극들(15)을 구비한다.
게이트 전극(15)은 소스 영역(9)과 바디 영역(8)을 통과하여 드리프트 영역으로 연장하는 트렌치 내에 배치된다.
소스 전극(13)은 바람직하게는 소스 영역(9)과 바디 영역(8)을 단락시키도록 구성되어 그에 따라, 알려진 바와 같이 소스 영역(9), 바디 영역(8) 및 드리프트 영역(2)에 의해 형성되는 기생 바이폴라 트랜지스터(a parasitic bipolar transistor)를 제거한다. 이 예에서, 이를 위해 소스 전극(13)은 전극 부분(13')을 구비하고, 상기 전극 부분은 수직 방향으로 소스 영역(9)을 통과하여 바디 영역(8)까지 연장하며, 이는 도 8의 오른쪽 부분의 트랜지스터 셀에서 도시된 바와 같다.
앞서 기술된 예시적인 실시예들에서와 같이, 드리프트 제어 영역(3)은 강하게 n-도핑된 제 1 접속 영역(31)에 의해 드레인 전극(11)으로 접속되고, 따라서 드레인 영역(5)으로 접속된다.
이러한 경우에, 드리프트 제어 영역들(3)은 각각 게이트 전극들(15)을 갖는 트렌치들의 아래에 직접 배치되고 유전체(4)에 의해 드리프트 영역(2)으로부터 절연된다. 이러한 경우, 유전체(4)를 갖는 드리프트 제어 영역들(3)은 게이트 전극들(15)을 갖는 트렌치들까지 연장한다. 그러나, 도 9를 참조하면, 축적 유전체(4)를 갖는 드리프트 제어 영역들(3) 또한 게이트 전극들(15)을 갖는 트렌치들로부터 떨어진 곳에서 단부를 가질 수도 있다.
도 8 및 도 9에 따른 예시적인 실시예들에서 드리프트 제어 영역들(3)이 각각의 경우 게이트 전극(15)과 드레인 전극(11) 사이에서 배치된 반면, 대안으로서, 또는 추가로, 수평 방향으로 인접하는 게이트 전극들(15) 사이에 배치된 드리프트 제어 영역들이 제공될 수도 있다.
도 10에 도시된 후자의 경우, 축적 유전체(4)는 반도체 바디(100)의 드레인측 표면(102)으로부터 자신의 소스측 표면(101)까지 연장할 수 있다.
도시된 예시적인 실시예에서, 드리프트 제어 영역(3)은 정확히는 드레인 전극(11)을 통해 드레인 영역(5)으로, 그리고 정확히는 소스 전극(13)을 통해 소스 영역(9)으로 접속된다. 이러한 경우, 드레인 전극(11)으로의 접속은 제 1 접속 영역(31)을 통해 이루어지는 반면, 소스 전극(13)으로의 접속은 약하게 p-도핑된 제 3 접속 영역(33)과 강하게 p-도핑된 제 4 접속 영역(34)을 통해 이루어진다. 이러한 경우, 제 4 접속 영역(34)은 소스 전극(13)과의 콘택트를 형성하거나 또는 적어도 후자에 대해 전기적으로 도전성으로 접속된다.
도 10을 참조하면, 드리프트 제어 영역들(3)은 수직 방향(v)에서 드리프트 영역(2)과 동일한 영역을 가로질러 연장할 수 있다. 이러한 경우, 제 3 접속 영 역(33)은 수직 방향(v)에서 바디 영역(8)과 동일한 영역 위에서 연장하며, 제 4 접속 영역(34)은 소스 영역과 동일한 수직 영역 위에서 연장하며, 제 1 접속 영역(31)은 드레인 영역(5)과 동일한 수직 영역 위에서 연장한다.
도 10에 따른 예시에서, 드리프트 제어 영역(3)은 강하게 n-도핑된 접속 영역(31)에 의해, 드레인 전극(11)에 접속되고 따라서 드레인 영역(5)에 접속된다. 이러한 맥락에서 드리프트 제어 영역(3)을 드레인 영역(5)으로 접속시키는 다양한 가능성들 - 도 1을 참조로 기술됨 - 이 도 10에 따른 소자와, 상기에서 기술된 도 2 내지 도 9의 소자들 및 하기에서 기술될 도 11에 따른 소자에 대해서도 적용될 수 있음을 명심해야 한다.
축적 유전체(4)를 형성하는 유전층에 인접한 강하게 p-도핑된 반도체 영역(17)은 바디 영역(9) 내에 배치될 수 있고, 도 10의 오른쪽 부분의 트랜지스터 셀들 중 하나에 대해 도시된 바와 같이 부분적으로는 소스 영역(8) 내에 배치될 수도 있다. 하기에서 바이패스 영역으로 지칭되는 상기 영역(17)은, 홀들에 있어서 소스 전극(13)에 대해 매우 낮은 저항 바이패스를 형성하며 그에 따라 전력 반도체 소자의 "아발란치" 및 "정류(commutation)" 동작 경우에서 특히 셀의 이른 래칭(early latching)을 방지한다. 상기 영역(17)은 추가적으로 드리프트 제어 영역(3)에 의해 제어가능한 채널이 소스 영역(9)과 드리프트 영역(2) 사이에 존재하는 것을 방지한다. 또한, 상기 반도체 영역(17)은 소스 전극(13)으로부터 바디 영역(8)으로의 저-저항 접속을 실행한다. 또한, 상기 영역(17)은 소스 전극(13)으로부터 바디 영역(8)으로의 저-저항 접속을 실행한다.
도 11은 기계적 압력에 대한 반도체 바디(1)의 민감도를 감소시키는 가능성을 도시한 것으로, 이러한 기계적 압력은 자신을 둘러싸는 축적 유전체(4)를 갖는 드리프트 제어 영역들(3)의 제조의 결과로서 발생할 수 있다. 이를 위해, 유전체(4)는 유전체 부분 층들(4a, 4b)로부터 형성되며, 이들 사이에는 기체, 예를 들어 공기와 같은 압축성의 매질로 충진된 중간 공간(4c)이 위치한다.
이러한 경우에, 유전체(4)의 부분 층들(4a, 4b)은 소스측 상에서 서로에 대해 기댈 수 있으며 또는 하나의 조각으로 형성될 수도 있다. 또한, 부분 층들(4a, 4b)과 동일한 재료로 구성될 수 있는 웹들(webs)이 부분 층들(4a, 4b) 사이에 고정화를 위해 제공될 수 있다.
다양한 예시들을 기초로 상기에서 기술된 MOSFET은 게이트 전극(15)에 적절한 구동 퍼텐셜을 인가함으로써 그리고 드레인 영역(5)과 소스 영역(9)의 사이 또는 드레인 전극(11)과 소스 전극(13) 사이에 포지티브 전압을 인가함으로써 온-상태에서 구동된다. 이러한 경우, 드리프트 제어 영역들(3)의 전기 퍼텐셜은 드레인 영역(5)의 전기 퍼텐셜을 따르며, 이때 만약 드리프트 제어 영역(3)이 pn 접합(도 1에서의 (32, 31))을 통해 드레인 영역(5)으로 접속된다면 드리프트 제어 영역(3)의 퍼텐셜은 pn 접합의 포워드 전압(forward voltage)의 값만큼 드레인 영역(5)의 퍼텐셜보다 낮을 수 있다. 드리프트 영역(2)의 불가피한 전기 저항 때문에, 드리프트 영역(2) 내의 전기 퍼텐셜은 바디 영역(8)의 방향에서 감소한다. 그 결과, 드리프트 제어 영역(3)은 드리프트 영역(2)보다 높은 퍼텐셜을 가지며, 드레인 영역(5)으로부터의 거리가 바디 영역(8)의 방향으로 증가함에 따라 이러한 퍼텐셜 차도 증가한다. 이러한 퍼텐셜 차는 드리프트 영역(2) 내의 축적 영역이 축적 유전체(4)에 인접한 드리프트 영역(2) 내에 발생하도록 하는 효과를 갖고, 이러한 경우에서 전하, 캐리어, 전자는 상기 축적 영역 내에 축적된다. 상기 축적 영역은 종래의 소자와 비교하여 소자의 온저항을 감소시킨다.
만약 게이트 전극(15)에 적합한 구동 퍼텐셜이 존재하지 않거나 또는 포지티브 드레인-소스 전압이 존재하는 경우에 MOSFET은 오프-상태에 있을 수 있다. 그에 따라 드리프트 영역(2)과 바디 영역(8) 사이의 pn 접합은 역바이어스되어, 상기 pn 접합으로부터 진행하는 공간 전하 영역이 드레인 영역의 방향으로 드리프트 영역(2) 내에 형성된다. 이러한 경우, 존재하는 역전압이 드리프트 영역(2) 내에서 감소되며, 즉 드리프트 영역(2)을 가로질러 존재하는 전압이 존재하는 역전압에 상응한다.
오프-상태의 경우에, 이와 같이 공간 전하 영역이 드리프트 제어 영역(3) 내에서 수직 방향으로 형성되며, 상기 공간 전하 영역은, 축적 유전체(4)에서의 전압 강하가 드리프트 제어 영역(3)의 낮은 도핑에 의해 최대 상한값에 제한된다는 사실로부터 기인한다. 축적 유전체(4)와 드리프트 제어 영역(3) 및 드리프트 영역(2)은 캐패시턴스를 형성하며, 단위 길이 C' 당 캐패시턴스는 다음과 같다:
Figure 112008014168350-pct00001
이때, ε0 는 자유 공간의 유전율을 나타내며, εr 는 사용된 유전체의 상대 유전율을 나타내고 이것은 실리콘 이산화물(SiO2)에 있어서 대략 4이다.
유전체 양단의 전압은 다음 식에 따른 알려진 방법으로 저장된 전하에 의존한다
Figure 112008014168350-pct00002
상기 Q'는 유전체의 넓이에 대해 저장된 전하를 나타낸다.
오프-상태의 경우에서, 축적 유전체(4)의 양단에 존재하는 전압 U는 드리프트 제어 영역(3)의 넷 도펀트 전하에 의해 제한된다. 유전체의 넓이에 대한 드리프트 제어 영역(3)의 넷 도펀트 전하가 브레이크다운 전하 QBr 보다 작다고 가정하면, 유전체(4)의 양단에 존재하는 전압 U에 대해 아래의 식이 성립한다:
Figure 112008014168350-pct00003
따라서 축적 유전체(4) 양단에 존재하는 최대 전압은 자신의 두께 daccu 와 함께 선형적으로 상승하며, 따라서 자신의 유전체 두께와 거의 동일하게 연장하는 제 1 근사치까지 상승한다. 대략 4인 εr 과 100nm의 두께를 갖는 SiO2에 있어서, 이것은 대략 20V의 산화물의 허용가능한 연속적인 로딩(loading)보다 뚜렷하게 작은 6.8V의 최대 전압 부하 U을 나타낸다.
따라서 오프-상태의 경우, 자신의 퍼텐셜 프로파일이 드리프트 영역(2)의 퍼텐셜 프로파일과 유전체(4)의 양단에 존재하고 드리프트 제어 영역(3)의 낮은 도핑에 의해 제한되는 전압 값만큼 최대로 다를 수 있는 공간 전하 영역이 드리프트 제어 영역(3) 내에 설계된다. 이러한 경우, 축적 유전체(4)의 양단 전압은 항상 자신의 브레이크다운 전압보다 낮다.
설명을 위해, 상기에서 기술된 소자들 내의 드리프트 제어 영역(3)은 드리프트 영역(2)과 동일한 도전형의 영역으로서 표현된다. 그러나, 이러한 상기의 설명으로부터 벗어나, 드리프트 제어 영역(3)은 드리프트 영역(2)에 대해 상보적으로 도핑된 반도체 영역으로서, 또는 진성(intrinsic) 반도체 영역으로서 도핑될 수도 있다.
상기에서 기술된 반도체 소자들과 하기에서 기술될 반도체 소자들은 n-도전형 소자들이며, 이러한 경우, 소자가 온-상태에서 구동될 때 드리프트 영역(2) 내에서 흐르는 주요 전하 캐리어들은 전자들이다. 그러나, 본 발명의 개념은 n-도전형 소자들로만 한정되지 않으며, 오히려 p-도전형 소자의 반도체 영역이 전술된 n-도전형 소자들의 반도체 영역들에 대해 상보적으로 도핑되는 경우에, p-도전형 소자들에 대해 적용될 수도 있다.
도 1 내지 9 및 도 11을 참조로 하여 전술된 소자들의 경우에서, 드리프트 제어 영역들(3)은 독점적으로 드레인 영역(5)에 접속되었다. 소자가 오프-상태에 있으면, 홀들이 드리프트 제어 영역들(3) 내에 축적될 수 있으며, 이 홀들은 전자-홀 쌍들의 열적 생성의 결과로서 발생하고 흘러갈 수 없다. 시간이 지남에 따라 이러한 전하의 양은 한계까지 상승할 수 있으며 그에 따라 축적 유전체(4)의 최대 허용가능한 장의 세기에 도달하고 유전체(4)를 브레이크다운시킨다. 도 1을 참조하면, 이러한 브레이크다운은 부분적으로 터널 유전체(4')로서 구현되는 축적 유전체를 형성하는 유전층(4)에 의해 방지될 수 있다. 상기 터널 유전체는 터널 유전체(4')의 브레이크다운 장의 세기에 도달되자마자, 축적 유전체(4)의 브레이크다운 장의 세기에 도달되기 이전에, 축적된 전하 캐리어들이 드리프트 영역(2) 내로 흐르는 것을 가능케 한다.
적절한 터널 유전체들의 예는 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)로 구성된 층들 또는 실리콘 산화물 및 실리콘 질화물로 구성된 다른 복층을 포함한다. 실리콘, 산소 및 질소로 구성된 혼합 유전체들이 이와 유사하게 가능하다. 전형적인 터널 장의 세기는 1...2V/nm의 범위 내에 존재한다. 13nm의 두께를 갖는 터널 산화물(4')에 있어서, 이것은 정상 오프-상태 동작 중에 유전체(4)에서 존재하는 전압 위에 놓이고 예를 들어 100nm의 두께를 갖는 실리콘 산화물로 구성된 유전체(4)에 의한 어떠한 문제도 없이 견딜 수 있는 13...26V의 최대 전압을 발생시킨다.
도 1에 도시된 예시적인 실시예의 경우에서, 터널 유전체는 드리프트 제어 영역(3)의 위쪽 단부에 배치된다. 축적된 홀들은 드리프트 영역(2)의 퍼텐셜과 드레인 영역(5)의 퍼텐셜 간의 차가 터널 전압의 값보다 낮아질 때까지 드리프트 영역(2) 내의 축적 영역의 생성을 지원하기 때문에, 소자의 스위칭-온을 지원하는 것이 특히 바람직하다. 초과분의 홀들은 드리프트 제어 영역(3)으로부터 드레인 영역(5) 또는 드레인 전극(11)의 방향으로 흐른다.
드리프트 제어 영역(3)과 소스 전극(13) 사이에 배치된 도 2에서의 터널 유전체(4')는 이와 동일하게 열적 전하 캐리어 생성에 의해 생성된 누설 전류를 방산시키는 역할을 한다. 드리프트 제어 영역(3)과 상보적으로 도핑된 중간 영역(35) 사이의 pn 접합은 드리프트 제어 영역(3)과 소스 전극 사이에 존재하는 역전압을 테이크업(take up) 한다. 터널 유전체는 또한 소스 영역(9)에 인접할 수도 있다(도시되지 않음).
도 12는 본 발명에 따른 소자의 다른 예시적인 실시예로부터의 개념을 도시한 것으로, 이것은 n-도전형 트렌치 MOSFET으로서 구현된다. 소자의 동일한 복수의 트랜지스터 셀들 중 하나의 단면이 도시되었다. 소자는 소스 영역(9), 바디 영역(8), 드리프트 영역(2) 및 드레인 영역(5)을 갖는 종래의 수직 트렌치 MOSFET(20)의 소자 구조를 가지며, 트렌치 내에 배치된 게이트 전극(15)을 구비한다. 이러한 경우, 소스 전극(13)은 소스 영역(9)과 접촉하며 드레인 전극(11)은 드레인 영역(5)과 접촉한다.
이러한 경우, p-도핑된 바디 영역(8)은, 홀들에 있어서 소스 영역(9)으로의 매우 낮은 저항을 형성하는 강하게 p-도핑된 바이패스 영역(17)을 통해 소스 전극(13)으로 접속되고, 따라서 특히 전력 반도체 소자의 "아발란치" 및 "정류" 동작 경우에서 셀의 이른 래칭을 방지한다. 상기 영역(17)은 추가적으로 드리프트 제어 영역(3)에 의해 제어가능한 채널이 소스 영역(9)과 드리프트 영역(2) 사이에서 존재하는 것을 방지한다.
드리프트 제어 영역(3)은 드리프트 영역(2)에 인접하게 배치되고, 강하게 n-도핑된 제 1 접속 영역(31)에 의해 후면 드레인 전극(11)에 접속된다. 이러한 소자에서, 드리프트 제어 영역(3)은 대략 반도체 바디(1)의 앞면까지 수직 방향으로 연장하며, 따라서 부분적으로 바디 영역(8)에 인접하게 배치된다. 앞면의 방향에서, 강하게 n-도핑된 추가 접속 영역(133)은 드리프트 제어 영역(3)에 인접하고, 반도체 바디(1) 상에 배치된 제 4 전극(19)은 상기 접속 영역과 접촉한다. 이러한 예에서, 상기 제 4 전극(19)은 소스 전극(13)으로부터 분리된다.
드리프트 제어 영역(3), 제 1 접속 영역(31) 및 추가 접속 영역(133)은 접합 전계 효과 트랜지스터(JFET)를 형성하며, 이것의 게이트는 바디 영역(8) 또는 바이패스 영역(17)을 나타낸다. 이러한 접합 전계 효과 트랜지스터(31, 3, 133)는 바디 영역(8)의 충분히 높은 네거티브 퍼텐셜에 의해 스위칭 오프될 수 있다. 종래의 n-채널 JFET들에서, p-도핑된 게이트와 n-도핑된 채널 영역 사이에 유전체가 존재하지 않았다. 그러나 여기에서 존재하는 유전체(4)는 핀치-오프 현상(pinch-off effect)을 방해하지 않는다.
드리프트 제어 영역(3) 내의 도펀트 농도는 매우 낮을 수 있으며 예를 들어 대략 1014cm-3의 농도를 가질 수 있다. 따라서 접합 전계 효과 트랜지스터(31, 3, 133)의 핀치-오프는 바디 영역(8)과 드리프트 제어 영역(3) 사이에서 몇 볼트의 전압차를 나타낸다.
도시된 구성요소에서, 드리프트 제어 영역(3)은 제 1 다이오드(41)를 통해 소스 영역(9) 또는 소스 전극(13)에 접속된다. 이러한 경우, 상기 다이오드(41)의 어노드(41a)는 소스 전극(13)을 통해 소스 영역(9)에 도전적으로 접속되고 캐소드(41b)는 제 4 전극(19)을 통해 드리프트 제어 영역(3) 또는 접합 전계 효과 트랜지스터(31, 3, 133)에 도전적으로 접속된다. 누설 전류와 관련하여 다이오드(41)에 대해 엄격한 요구를 강요할 필요는 없다. 접합 전계 효과 트랜지스터(31, 3, 133)가 MOSFET의 오프-상태에서 스위칭 오프되고 그에 따라 전류가 흐를 수 없기 때문에, 만약 제 1 다이오드(41)가 높은 누설 전류를 갖는다면 이것은 중요하지 않다.
제 1 다이오드(41)는 외장 소자 또는 예를 들어 모놀리식으로 반도체 바디 내에 집적될 수 있는 소자, 또는 폴리실리콘 다이오드로서 구현될 수 있다. 또한, 제 1 다이오드(41) 대신, 높은 저항값을 갖는 저항기 또는 다이오드로서 접속되는 트랜지스터를 사용하는 것 또한 가능하다.
도 12는 단지 전체 소자의 일부분 또는 하나의 셀만을 도시한 것임을 명심해야 한다. 왼쪽 부분에서, 상기 부분에 처음 인접하는 유전체(4)의 다른 부분은 다른 트렌치 MOSFET 구조체에 의해 이어진다(도시되지 않음). 도시된 MOSFET 구조체와 다른 MOSFET 구조체는, 수직 방향(v)으로 대칭하게 연장하고 도면의 평면을 직교하게 통과하는 평면에 대해서, 서로에 대해 거울식-대칭으로(mirror-symmetrically) 형성된다.
도시된 소자의 기능은 하기에서 설명된다:
소자는 만약 포지티브 동작 전압이 드레인 전극(11)과 소스 전극(13) 사이에 존재하거나 만약 적절한 구동 퍼텐셜이 게이트 전극(15)에 존재한다면 온-상태에 놓인다. 소자가 온-상태에서 구동될 때, 드레인과 소스 사이의 전압 강하는 다이오드(41)의 역전압보다 낮으며, 이에 따라 다이오드(41)는 오프-상태에 놓이게 되고 드리프트 제어 영역(3)의 퍼텐셜은 대략 드레인 퍼텐셜과 동일하게 된다. MOSFET 구조체의 영역에서, 상기 동작 전압은 드리프트 경로(2)를 가로질러 강하되고, 그에 따라 드리프트 경로 내의 퍼텐셜은 드레인 영역(5)으로부터의 거리가 증가함에 따라 감소하며, 따라서 드리프트 제어 영역(3)과 드리프트 영역(2) 사이의 전압은 드레인 영역(5)으로부터의 거리가 증가함에 따라서 동일하게 증가한다. 드리프트 영역(2)의 퍼텐셜에 대한 드리프트 제어 영역(3)의 포지티브 퍼텐셜은 예를 들어 유전체(4)에 따른 드리프트 영역(2)에서의 전하 캐리어 및 전자의 축적을 제공하고, 이것은 소자의 온저항의 감소로 이끈다.
만약 게이트 전극(15)이 적절한 방식으로 구동됨으로써 소자가 오프-상태에 놓인다면, 공간 전하 영역이 pn 접합으로부터 진행하여 드리프트 영역(2) 내에서 확산될 것이고, 드리프트 경로(2) 양단의 전압이 상승한다. 이러한 경우, 블로킹 다이오드(41)로 인해, 드리프트 제어 영역(3)의 퍼텐셜은 처음에는 드레인 영역(5) 또는 드레인 전극(11)의 퍼텐셜을 따른다. 드리프트 제어 영역(3)의 퍼텐셜이 상승함에 따라, 드리프트 제어 영역(3), 유전체(4) 및 바디 영역(8)에 의해 형성된 접합 FET는 이것이 완전히 턴오프되고 바디 영역에 인접한 영역에서의 퍼텐셜이 바디 영역(8)의 퍼텐셜과 접합 FET의 역전압의 값만큼 차이 나는 값으로 유지될 때까지 점차 핀치-오프된다. 이러한 경우, 드리프트 제어 영역의 상부 영역 내에 형성된 접합 FET는, 드레인 퍼텐셜이 더 상승함에 따라 다이오드(41)가 초과적으로 높은 전압을 갖는 것으로부터 보호한다. 이러한 경우, 접합 FET를 완전히 핀치-오프하기 위한 전압은 이것이 다이오드(41)의 브레이크다운 전압보다 낮도록 설정된다.
드레인 퍼텐셜이 더욱 상승함에 따라, 드리프트 제어 영역(3) 양단의 전압 강하는 보다 낮은 영역, 즉 강하게 도핑된 접속 영역(31)과 바디 영역(8) 사이의 영역에서, 드리프트 영역(2) 양단의 전압 강하에 따라 증가하며, 그에 따라 공간 전하 영역은 전압이 증가함에 따라 드리프트 제어 영역(3) 내의 강하게 도핑된 접속 영역(31)의 방향으로 더 확산된다. 이러한 경우, 드리프트 영역(2) 내에서 확산되는 이러한 공간 전하 영역은 드리프트 제어 영역(3)과 드리프트 영역(2) 사이의 축적 유전체(4) 양단에 존재하는 최대 전압을 제한한다. 드리프트 영역(2)과 드리프트 제어 영역(3)에 동일한 도핑이 주어지거나 또는 전류의 흐름 방향에서의 동일한 도핑 프로파일이 주어지면, 상기 전압은 대략 접합 FET의 턴오프 전압의 범위 내에 존재하며, 일반적으로 수 볼트의 값을 가짐으로써, 축적 유전체(4)가 고전압 부하를 겪지 않고 그에 따라 얇은 길이를 가질 수 있도록 한다. 소자가 온-상태에서 구동될 때, 얇은 유전체(4)는 드리프트 영역(2) 내의 전하 캐리어들의 축적에 있어서 바람직하며, 보다 얇은 유전체(4)를 가짐으로써 드리프트 제어 영역(3)과 드리프트 영역(2) 사이에 주어진 퍼텐셜 차에 대해 축적 양상이 보다 우수해진다.
도 12에 따른 배치의 장점은 소자의 접속 전극들 사이 또는 드레인 전극(11)과 소스 전극(13) 사이의 전류 경로가 다이오드(41)를 통해 존재하며, 이에 따라 드리프트 제어 영역(3) 내에서 열적으로 생성된 전류 경로 전하 캐리어들이 오프-상태의 경우에서 흐를 수 있게 된다는 것이며, 전술된 드리프트 제어 영역(3) 또는 유전체(4)에서의 전하 캐리어의 바람직하지 않은 축적이 발생하지 않는다는 것이다.
도 13 및 도 14는 각각의 게이트 전압이 10V이고 각각의 드레인-소스 전압도 동일하게 10V인 주어진 턴-온 상태에서의 종래의 MOSFET과 도 12에 따른 MOSFET의 전자 분포를 비교한다. 도 13은 종래의 MOSFET의 전자 분포를 도시하며, 도 14는 도 12로부터의 MOSFET의 전자 분포를 도시한다.
다이어그램에 플롯된 값들은 각 영역에서의 cm3 당 전자들의 전자 농도를 기입한 것이다.
이러한 경우, 도 14의 본 발명에 따른 소자에 대해서, 도 13에 따른 상응하는 종래의 소자의 드리프트 영역의 전자 농도보다 적어도 2차수만큼 더 큰 증가된 전자 농도를 갖는 영역이 축적 유전체(4)에 인접하는 드리프트 영역(2)의 영역 내에서 상기 드리프트 영역의 전체 길이에 걸쳐 수직으로 형성됨이 확인된다. 이러한 증가된 전자 농도는 전자 농도가 증가되고, 드리프트 영역(2)의 영역에 인접하며 드리프트 영역 내의 퍼텐셜보다 높은 드리프트 제어 영역의 퍼텐셜에 의한 것이다.
도 15는, 종래 기술에 따른 MOSFET의 드레인-소스 전류 IDS의 프로파일을 나타내는 특성 곡선(59)과 도 12의 본 발명에 따른 MOSFET의 상응하는 특성 곡선(58)과의 비교를 드레인-소스 전압 UDS의 함수로서 도시하였다.
드리프트 제어 영역에 대한 공간의 필요성 때문에 본 발명에 따른 MOSFET의 경우에 종래 기술에 따른 MOSFET의 단면과 비교하여 전류가 흐를 수 있는 단면이 뚜렷하게 감소되었음에도 불구하고, 본 발명에 따른 MOSFET의 로드 전류 IDS가 종래 기술에 따른 MOSFET의 드레인-소스 전류 IDS보다 드레인-소스 전압이 4V인 경우에는 4배만큼, 드레인-소스 전압이 10V인 경우에는 7배만큼 위에 있음을 알 수 있다.
도 16은 드리프트 제어 영역(3)이 약하게 p-도핑된 제 3 접속 영역(33)과 강하게 p-도핑된 제 4 접속 영역(34)을 통해 제 4 전극(19)에 전기적으로 접속된다는 사실에 있어서 도 12에 따른 MOSFET과 다른 트렌치 MOSFET을 도시한다. 이때, 보다 강하게 도핑된 영역(34)과 보다 약하게 도핑된 영역(33)을 갖는 p-도핑된 접속 영역의 2단 구성은 선택적이다. 보다 강하게 도핑된 영역(34)의 역할은, 본질적으로 접속 전극(19)을, 드리프트 제어 영역(3)과 pn 접합을 형성하는 보다 약하게 p-도핑된 영역(33)에 낮은-저항을 가지고 접속시키는 것이다.
온-상태에서, 이러한 소자는 도 12를 참조로 하여 상기에서 기술된 소자에 따라 기능하며, 이때 도 16에 따른 소자의 경우, 드리프트 제어 영역(3)과 p-도핑된 영역들(33, 34) 사이에 형성된 pn 접합은 이미 드리프트 제어 영역의 퍼텐셜이 소스 퍼텐셜, 즉 소스 전극(13)의 퍼텐셜 위로 상승할 수 있음을 보장한다.
후속하여 MOSFET이 오프-상태에 있는 것이 가정될 것이며, 이때 약 10V의 전압 또는 약 100V의 전압이 드레인 전극(11)과 소스 전극(13)의 사이에 또는 MOSFET 구조의 드리프트 경로(2) 양단에 존재하며, 소스 전극(13)은 예를 들어 0V의 기준 퍼텐셜을 갖는다. 제 4 전극(19)에서의 퍼텐셜은 대체로 기준 퍼텐셜보다 제 1 다이오드(41)의 브레이크다운 전압의 값만큼, 예를 들어 +15V만큼 더 높다. 역전압의 나머지, 즉 드레인 퍼텐셜과 제 4 전극(19)에서의 상기 퍼텐셜 간의 차는 본질적으로 약하게 도핑된 드리프트 제어 영역(3)에 의해 따라잡히며, 공간 전하 영역은 드리프트 제어 영역과 p-도핑된 영역(33, 34) 사이의 pn 접합으로부터 진행하여 확산된다. 이러한 경우, 드리프트 영역(2)과 드리프트 제어 영역(3) 내에서 확산하는 공간 전하 영역은 오프-상태의 경우에 축전 유전체(4) 양단에 존재하는 전압을 제한하며, 이는 축적층 또는 역전층이 공간 전하 영역의 영역 내의 축전 유전체(4)에서 형성될 수 없기 때문이다. 드리프트 영역(2)과 드리프트 제어 영역(3)을 동일하게 도핑하고 전류가 흐르는 방향에서 바디 영역(8)과 드리프트 영역(2) 사이, 그리고 p-형 영역(33)과 드리프트 제어 영역(3) 사이의 pn 접합들이 동일한 레벨에 있다고 가정하면, 이러한 전압은 다이오드(41)의 역전압과 대략 일치한다. 상기 다이오드(41)는 p-형 영역(33)이 바디 영역이 오프-상태인 경우와 비교하였을 때 더욱 높은 퍼텐셜을 갖는다는 것을 보장한다.
드리프트 영역(2)과 드리프트 제어 영역(3)의 동일한 도핑과 비교하였을 때 축적 유전체의 전압 부하가 더 클 수 있는 경우, 드리프트 영역(2)과 드리프트 제어 영역(3)의 도핑은 서로 다를 수 있다. 이러한 경우, 드리프트 제어 영역(3)의 도핑은, 허용가능한 최대 역전압에서 드리프트 제어 영역(3) 내에 아발란치 브레이크다운이 발생하지 않고 공간 전하 영역이 드리프트 제어 영역(3) 내에서 전류가 흐르는 방향으로 확산하도록 드리프트 영역(2) 내의 도핑 조건들, 축적 유전체(4)의 유전 세기 및 소자의 원하는 유전 세기를 고려하여 계획되어야만 하며, 이때 공간 전하 영역의 확산 범위는 전류의 흐름 방향과 전류의 흐름 방향에 대해 직교하는 방향에서의 자기장 세기 구성요소로부터 형성된 자기장이 반도체 재료의 브레이크다운 장의 세기를 초과하지 않는 범위이다. 바디 영역(8)과 강하게 도핑된 단락 영역(17)에 인접하게 배치되고 드리프트 제어 영역(3) 위에 존재하는 p-도핑된 반도체 영역들(33, 34)에서, 소자가 오프-상태에 있을 때 만약 상기 영역들(33, 34)의 퍼텐셜이 바디 영역(8)의 퍼텐셜보다 다이오드(41)의 브레이크 전압의 값만큼 높으면, 홀들은 유전체(4)의 영역 내의 p-도핑된 영역 내에 축적된다. 오프-상태에 있는 소자에서, 구조체의 이러한 부분은 다이오드의 브레이크다운 전압에 충전된 캐패시턴스에 상응하며, 상기 캐패시턴스는 하기에서 저장 캐패시턴스라고 지칭된다. 다이오드(41)는 이러한 소자 내에서 경우에 따라 선택적으로 존재한다. 상기 다이오드(41)는 소자가 오프-상태에 있을 때, 온-상태에서 구동되는 경우에 후속하여 보다 적은 전하가 공급되도록 드리프트 제어 영역(3) 내의 전하 저장을 지원한다.
MOSFET이 스위칭-온 되면, 바디 영역(8) 부근에 배치된 드리프트 영역(2)의 영역은 제 1 다이오드(41)의 브레이크다운 전압 아래의 퍼텐셜로 빠르게 하강한다. 그 결과, 홀들은 상부 영역, 즉 드리프트 제어 영역(3)의 제 4 전극(19) 부근에 위치한 영역으로부터 추출되고 드레인 전극(11)의 방향에서 더 아래에 위치한 영역으로 시프트된다. 홀들은 유전체(4)의 대향하는 측 상에, 즉 드리프트 제어 영역(3)과 마주보는 드리프트 영역(2) 측 상으로의 전자의 축적을 실행한다. 따라서, 전하는 저장 캐패시턴스로부터 보다 깊게 위치한 "축적 캐패시턴스"로 시프트한다.
p-도핑된 제 2 접속 영역(32)과 인접한 n-도핑된 제 1 접속 영역(31)은 온-상태에서 홀들이 드리프트 제어 영역(3)으로부터 드레인 영역(5)으로 또는 드레인 접속부(11)로 흐르게 되는 것을 방지한다. 드리프트 영역(2)은 드리프트 영역(2)과 마주보는 강하게 n-도핑된 접속 영역(31)의 측면 상의 홀 채널에 대해 제어 전극으로서 간주될 수 있다. 상기 홀 채널은 드리프트 제어 영역(3) 내에서 요구되는 홀들의 축적을 유지하기 위해 반드시 방지되어야 한다. 채널의 문턱 전압의 크기를 증가시키기 위해서, 강하게 n-도핑된 접속 영역(31) 내의 상응하는 높은 도너 농도 또는 접속 영역(31)의 레벨에서 유전체(4)의 두께의 국부적인 증가(도시되지 않음)에 의해 공급되어야만 한다. 여기에서 홀 채널의 형성을 막기 위해서 유전체(4)에 직접 인접하는 영역에서 제 1 접속 영역(31) 내에 수평 방향으로 특히 높은 도너 농도를 선택하는 것을 만족시키며, 보다 낮은 도핑이 접속 영역(31)의 남은 영역에서 선택될 수 있다. 이러한 경우, 접속 영역(31)의 전체 폭 상에서가 아닌 접속 영역(31)의 단지 일부분에서 수직 방향으로 유전체(4)에 인접한 영역의 도핑을 증가시키는 것을 만족시킬 수 있다.
드리프트 제어 영역(3)과 마주보는 드리프트 영역(2)의 측면 상에 전자 축적 채널의 형성을 발생시키고, 따라서 낮은 온-상태 손실을 발생시키는 홀 전하는, 대부분 동일한 크기의 접속 영역(31, 32)에 의해 유지된다. 제 1 다이오드(41)의 누설 전류에 의해, 그리고 유전체(4)에 따라 층(31)을 통과하는 부문턱(subthreshold) 전류에 의해 오직 비교적 작은 부분만이 손실된다.
오프-상태 동안에는, 열적으로 생성된 전자들이 제 1 접속 영역(31) 및 제 2 접속 영역(32)을 갖는 배치를 통해 드리프트 제어 영역(3)으로부터 흘러갈 수 있다.
따라서, 도 16에 따른 소자의 경우에, 드리프트 제어 영역(3)과 온-상태의 소자에서 요구되는 홀들은 약하게 n-도핑된 "축적 영역"(드리프트 영역(2)에 대향함)과 강하게 p-도핑된 "저장 영역(33, 34)" 사이에서만 시프트되기 때문에, 오직 전하 시프트 만이 발생하고 홀들은 각 스위칭 온 동작에서 소자의 드레인-소스 전류로부터 반드시 공급되지 않아도 된다. 따라서 소자의 스위칭 손실이 최소화된다.
도 16에 도시된 저장 캐패시턴스가 반드시 완전히 반도체 바디(1)의 일부분이어야 할 필요는 없다. 따라서, 바디 영역(8), p-도핑된 영역들(33, 34) 및 유전체에 의해 형성되는 저장 캐패시턴스에 더하여, 추가적인 캐패시턴스가 존재할 수 있으며, 이는 반도체 바디의 외부에 배치될 수 있다.
이러한 추가적인 캐패시턴스(50)를 구비한 배치가 도 17a에 도시되었다. 상기 캐패시턴스는 캐패시터로서 개략적으로 도시되었으며 하기에서는 외부 캐패시턴스라 지칭되고, 이것은 반도체 바디의 내부 또는 외부에서 원하는 임의의 방식으로 구현될 수 있다. 상기 추가적인 캐패시턴스(50)는 소스 전극(13)과 제 4 전극(34) 사이에서 접속되며, 따라서 드리프트 제어 영역(3)과 소스 영역(9) 사이에서 접속된다.
예에서, 드리프트 제어 영역(3)에 대해 상보적으로 도핑된 접속 영역들(33, 34)은 드리프트 제어 영역(3)과 제 4 접속 전극(19) 사이에 배치되며, 상기 접속 영역들은 내부 저장 캐패시턴스를 형성한다. 이러한 p-도핑된 저장 영역들(33, 34)은 도 12의 소자에 따라 외부 캐패시터(50)를 제공하여 (도시되지 않은) 강하게 n-도핑된 접속 영역(33)에 의해 대체될 수 있다. p-도핑된 접속 영역들(33, 34)의 장점은 그들이 보다 유리한 누설 전류 양상을 갖는다는 점이다.
종래의 소자와 비교하여 소자의 향상된 온-상태 손실을 완전히 활용할 수 있도록, 소자가 스위칭-온 되어있을 때, 도 16에서와 같은 내부 캐패시턴스이건 또는 도 17a에서와 같은 외부 캐패시턴스이건 저장 캐패시턴스가 충전되는 것이 보장되어야 하며, 누설 전류를 통한 전하 손실이 후속하여 다시 제공된다.
도 17a를 참조하면, 이것은 게이트 전극(15)과 드리프트 제어 영역(3) 사이에 접속된 제 2 다이오드(42)를 제공함으로써 획득될 수 있다. 이러한 경우, 다이오드(42)의 어노드(42a)는 제 4 전극(19)과, 소스 전극(13)으로부터 떨어져 있는 외부 캐패시턴스의 접속부에 접속된다. 스위칭-온 중에 드리프트 제어 영역(3) 내에서 홀들의 형태로 시프트된 전하가 충분한 양만큼 유지되도록, 드리프트 제어 영역 위의 p-도핑된 영역(34)은 충분히 강하게 도핑되어야 한다.
외부 캐패시턴스(50) 및 제 2 다이오드(42)는 또한 점선으로 도시된 바와 같이, 도 12에 따른 소자의 경우와 상응하는 방식으로 제공될 수도 있다.
MOSFET이 처음 스위칭-온 되었을 때, 도 12 및 17a, 17b에 도시된 소자의 경우의 내부 및/또는 외부 캐패시턴스에 의해 형성된 저장 캐패시턴스는 이것이 드리프트 제어 영역(3)으로부터 열적 역전류에 의해 미리 충전되지 않는 한, 제 2 다이오드(42)를 통해 게이트 회로로부터 충전된다. MOSFET의 스위칭-온 상태에서, 손실된 홀들은 게이트 회로로부터 후속하여 즉시 공급된다. 저장 캐패시턴스 및 축적 캐패시턴스의 동적 전하 반전 중에, 외부 제어 접속부, 즉 정착된 상태에서의 게이트 전극(15)으로부터 전류가 이끌어지지 않거나 또는 매우 적은 양만이 이끌어진다.
만약 드레인 퍼텐셜이 드리프트 제어 영역(3)의 퍼텐셜 아래로 하강하면, 드레인 영역(5)을 향한 저장 캐패시턴스의 방전을 방지하기 위해 pn 접합이 드리프트 제어 영역(3)과 드레인 전극(11) 사이에 제공될 수 있으며, 상기 pn 접합은 도 17a에 따른 소자의 경우에서 드리프트 제어 영역(3)에 인접한 n-도핑된 제 1 접속 영역(31)과 드레인 전극(11)에 인접한 보다 약하게 p-도핑된 제 2 접속 영역(32)에 의해 형성된다.
전술된 소자의 적절한 기능을 위해, 제 1 및 제 2 접속 영역들(31, 32)로 형성된 다이오드는 온-상태에서 소자를 구동시키는 게이트와 소스 사이에 인가된 허용가능한 최대의 게이트 전압보다 높은 역전압을 가져야만 한다.
도 17b는 도 17a에 대해 변형된 소자를 도시하며 여기에서 드리프트 제어 영역(3)은 선택적인 강하게 도핑된 제 1 접속 영역(31)을 통해 드레인 전극(11)에 접속되고, 이것의 도핑은 드레인 영역(5)과 터널 유전체(4')의 도핑과 일치할 수 있다. 온-상태의 경우에서, 터널 유전체(4')는 드리프트 제어 영역(3) 내에 축적된 홀들이 드레인 전극(11)으로 흐를 수 있게 되는 것을 방지하며, 오프-상태의 경우에서, 상기 터널 유전체는 열적으로 생성된 누설 전류가 드레인 전극(11)으로 흐르는 것을 가능케 한다. 이러한 경우, 터널 유전체(4')의 유전체 강도는 대부분 상기 터널 유전체가 게이트 전압을 블로킹할 수 있도록 충분히 높아야만 한다.
도 17b에 따른 소자의 경우, 단결정질의 반도체 재료는 터널 유전체(4') 위에 위치한다. 이러한 소자는 반도체 재료를 터널 유전체 상에 에피택셜 성장시킴으 로써 생성될 수 있다. 이러한 경우, 드레인 영역(5)은 터널 산화물이 도포되는 기판을 나타내며, 이 위에 에피택셜 층이 후속하여 성장한다. 이러한 경우, 도 17b의 소자에서와는 다르게, 터널 유전체(4')는 드리프트 제어 영역(3)과 (도시되지 않은) 강하게 n-도핑된 드레인 영역(5) 사이에 위치한다.
도 18은 드레인 영역(5)의 방향에서의 (홀) 저장 캐패시턴스의 방전이 방지될 수 있는 다른 가능성을 도시한다. 이러한 경우, 드리프트 제어 영역(3)은 강하게 도핑된 접속 영역을 통해 드레인 전극(11)으로부터 분리된 제 2 전극(12)으로 접속된다. 이들 두 개의 전극들(11, 12) 사이에는 외부 소자로서 구현될 수도 있는 제 3 다이오드(43)가 접속되며 제 3 다이오드(43)의 어노드(43a)는 드레인 전극(11)에 접속되고 제 3 다이오드(43)의 캐소드(43b)는 제 2 전극(12)에 접속된다. 상기 제 3 다이오드(43)는 드레인 영역(5)을 향한 축전 캐패시턴스의 방전을 방지한다. 이러한 경우에, 제 3 다이오드(43)의 차단 능력은 MOSFET을 스위칭-온 하는 최대 게이트 전압보다 높아야 하며 축전 유전체(4) 양단의 허용가능한 퍼텐셜 차 보다는 낮을 수 있다.
MOSFET이 처음 스위칭-온 되었을 때, 드리프트 제어 영역(3)은 게이트 회로로부터 예를 들어 10V의 최대 게이트 전압까지 충전된다. MOSFET이 스위칭-오프될 때, 전하는 축전 캐패시턴스로부터 저장 캐패시턴스로 이동한다. 이러한 경우, 저장 캐패시턴스는 예를 들어 15V인 제 2 다이오드(42)의 역전압이 초과되지 않도록 크기가 선택되어야만 한다. 저장 캐패시턴스는 바람직하게는 드리프트 제어 영역(3)과 드리프트 영역(2) 사이의 축적 캐패시턴스의 2배 내지 3배이며 접속 영역(33, 34)과 바이패스 영역(17)에 의해 형성된 내부 캐패시턴스 및 선택적인 외부 축적 캐패시턴스(50)의 합으로 구성된다.
외부 저장 캐패시턴스(50)를 소자의 외부에 제공하지 않고, 소자 내에, 예를 들어 반도체 바디(1) 내에 집적할 수도 있다. 특히, 보다 높은 유전 상수를 갖는 유전체(4)에 의해 및/또는 홀 바이패스(17)와 유전체(4) 사이의 인터페이스(도시되지 않음)를 확산함으로써 바이패스 영역(17)을 향한 저장 캐패시턴스를 증가시키는 것이 가능하다.
도 18에 따른 장치의 경우에, 원리적으로는 제 1 다이오드(41)가 생략될 수 있다. 그러나, 그러한 경우 가능한 초과 전하들이 저장 캐패시턴스로부터 게이트 회로로 흐를 수 있다. 이러한 초과 전하는 특히 저장 캐패시턴스가 상대적으로 긴 차단 주기 동안 드리프트 제어 영역(3)으로부터의 누설 전류에 의해 제 2 다이오드(42)의 역전압까지 충전되었을 때 발생할 수 있다.
상기의 설명으로부터, 드리프트 제어 영역(3)을 드리프트 영역(2)에 대해 상보적으로 도핑하는 것도 가능하며, 즉 도 18에 따른 예로서 p-도핑된 드리프트 제어 영역(3)을 제공하는 것이 가능하다. 소자가 오프-상태에서 구동될 때, 공간 전하 영역은 드리프트 제어 영역(3)과 접속 영역(31) 사이의 pn 접속으로부터 반도체 바디(100)의 앞면의 방향으로 진행하여 드리프트 제어 영역(3) 내에서 확산하는 동시에, 공간 전하 영역은 바디 영역(8)과 드리프트 영역(2) 사이의 pn 접합으로부터 후면의 방향으로 진행하여 드리프트 영역(2) 내에서 확산한다. 이렇게 서로 다른 방향으로 확산하는 공간 전하 영역들은 축적 유전체 양단의 전압 강하를 야기하며 이는 공간 전하 영역들이 이러한 소자에서 드리프트 영역(2)과 드리프트 제어 영역(3)의 수평 방향으로도 확산하는 결과를 갖는다. 요약하자면, 이것은 드리프트 영역(2)이 동일한 유전체 세기에 대해 보다 높은 기초 도핑을 갖는 것을 가능케하는 보상 효과를 나타낸다.
동일한 유형으로 도핑된 드리프트 영역(2)과 드리프트 제어 영역(3)의 도핑은 예로서 1014cm-3의 영역 내에 존재하는 반면, 드리프트 영역(2)과 드리프트 제어 영역(3)이 상보적으로 도핑된 경우에서는 1015cm-3 내지 1016cm-3의 범위 내의 도핑이 가능하다.
도 19는 드리프트 제어 영역(3)을 드레인 영역(5)에 연결하는 다른 가능성을 도시한다. 이러한 경우에서, 드리프트 제어 영역(3)은 중간에 드레인 전극(11)이 삽입되지 않은 채 서로 상보적으로 도핑된 접속 영역(31, 32)을 통해 직접 접속된다. 이것은 축적 유전체(4)를 형성하는 유전체 층이 드레인 전극(5)으로부터 떨어진 곳으로부터 시작한다는 사실과 드레인 영역(5)이 수평 방향으로 드리프트 제어 영역(3) 아래까지 연장한다는 사실에 의해 획득된다.
반도체 소자, 특히 전력 반도체 소자에서 일반적인 바와 같이, 복수의 개별적인 셀들, 본 발명의 경우에는 복수의 MOSFET 셀들이 동일한 반도체 바디 내에 배치될 수 있으며 서로 동시에 접속될 수 있다. 본 발명에 따른 소자의 경우에서, 소자의 두 개의 인접한 셀들이 중재용(intervening) 공통 드리프트 제어 영역(3)을 활용할 수 있다.
전력 반도체 소자의 로드 접속부들 사이의 전압을 검출하기 위해서, 전력 소 자의 로드 접속부들 사이에 용량성 전압 분주기를 접속시키고 상기 용량성 전압 분주기에서 전압 신호를 태핑 오프하는(tap off) 것이 알려져 있다. 이러한 경우, 상기 전압 신호의 값은 전압이 존재하는 로드 경로에 따른다. 예시를 기초로 하여 상기에서 기술된 본 발명에 따른 전력 반도체 소자의 경우에서, 로드 경로와 병렬 접속된, 여기에서는 드레인-소스 경로와 병렬 접속된 이러한 용량성 전압 분주기는 이미 존재한다. 이러한 소자에서, 제 1 캐패시턴스는 축적 유전체(4)에 의해 서로 분리되는 드리프트 영역(2)과 드리프트 제어 영역(3)에 의해 형성된다. 상기 캐패시턴스는 도 19에 개략적으로 도시되었다. 이러한 경우에, 상기 캐패시턴스의 하나의 접속부는 드레인 영역(5)에 접속된다. 소스 영역(9)에 접속된 캐패시턴스는 도 19에서 외부 소자로서 도시된 캐패시턴스(50)이거나 또는 강하게 도핑된 접속 영역(34), 바디 영역(8)의 강하게 도핑된 접속 영역(17) 및 중재용 유전체에 의해 형성된 내부 캐패시턴스이다. 이러한 두 개의 캐패시턴스들에 의해 형성된 용량성 전압 분주기의 중앙 탭은 드리프트 제어 영역(3)의 접속 전극(19)을 형성한다. 결과적으로, 전력 반도체 소자의 로드 경로 전압과 관련된 신호는 드리프트 제어 영역(3)의 이러한 접속부(19)에서 직접 태핑 오프 될 수 있다.
상기 로드 경로 전압을 평가하기 위해, 상기 접속부(19)에서의 전기 퍼텐셜의 절대값을 평가하는 것이 가능하다. 그러나, 로드 경로 전압이 상승함에 따라 상기 퍼텐셜이 상승하고, 상기 로드 경로 전압이 하강함에 따라 상기 퍼텐셜이 하강하는, 상기 접속부(19)에서의 퍼텐셜의 동적 양식을 평가하는 것 또한 가능하다.
도 20은 도 19에 도시된 수직 전력 소자의 변형을 도시한다. 이러한 소자의 경우에, 드리프트 영역(2)과 동일한 도전형을 갖고 드리프트 영역(2)보다 강하게 도핑된 중간 영역(22)이 바디 영역(8)과 드리프트 영역(2) 사이에 존재한다. 상기 중간 영역(22)은 게이트 유전체(16)로부터 반도체 바디(100)의 수평 방향(r)으로 축적 유전체(4)까지 연장한다. 상기 중간 영역(22)의 역할은, 상기 소자가 온-상태에서 구동될 때, 바디 영역(8) 내에서 게이트 유전체(16)를 따라 형성된 역채널과, 드리프트 영역(2) 내에서 축적 유전체(4)를 따라 형성되는 축적 채널 사이의 횡방향 도전성을 증가시키는 것, 또는 반도체 바디의 수평 방향(r)에 있어서 축적 채널로부터 거리가 있는 역채널 사이의 전기 저항을 감소시키는 것이다. 소스 영역(9)과 드레인 영역(5) 사이의 소자를 통한 전하 캐리어들의 경로는 도 20에서 점선으로 도시되었다. 상기 중간 영역(22)의 도핑 농도는 예를 들어 1015cm-3 내지 1017cm-3의 범위 내에 존재하며 따라서 드리프트 영역(2)의 도핑 농도보다 1 내지 2차수의 크기만큼 높다.
드리프트 영역(2)의 도핑 농도를 동일하게 유지하는 동시에, 보다 강하게 도핑된 중간 영역(22)을 제공한 결과로서, 바디 영역(8)과 드레인 영역(5) 사이의 도펀트 원자들의 개수가 증가하며, 이는 원리적으로 소자의 유전체 강도의 저하를 나타낸다. 이러한 유전체 강도의 저하를 방지하기 위해, 보다 강하게 도핑된 중간 영역(22)이 제공되었을 때 드리프트 영역(2)의 도핑 농도가 감소될 수 있다.
도 21을 참조하면, 보다 강하게 도핑된 중간 영역(22)이 제공되었을 때 유전체 강도의 감소를 방지하기 위해, 대안으로서 또는 드리프트 영역(2)의 도핑 농도를 낮추는 상기 방법에 추가하여, 보다 강하게 도핑된 중간층(22)에 인접하게 배치되고 유전체(24)에 의해 중간 영역(22)과 드리프트 영역(2)으로부터 유전적으로 절연되는 필드 전극(23)을 제공하는 것이 가능하다. 도시된 예시적인 실시예에서, 필드 전극(23)은 반도체 바디(100)의 수직 방향(v)에서 게이트 전극(15)에 직접 인접하여 배치된다. 필드 전극(23)은 예를 들어 소스 전극(13)에 전기적으로 접속되고 따라서 반도체 소자의 소스 퍼텐셜에 존재한다. 상기 필드 전극(23)의 역할은, 반도체 소자가 오프-상태에서 구동될 때, 즉 바디 영역(8)과 보다 강하게 도핑된 중간 영역(22) 사이의 pn 접합으로부터의 공간 전하 영역의 진행을 형성할 때, 중간 영역(22) 내에 존재하는 도펀트 전하의 적어도 일부분에 대해 보상하는 것이다. 따라서 중간 영역(22)은 필드 전극(23) 없이도 소자의 동일한 유전체 강도에 대해 소자와 비교하여 보다 강하게 도핑될 수 있다.
도 20 및 도 21에 따른 소자들의 경우, 드리프트 제어 영역(3)은 상기에 기술된 접속 영역들(31, 32)을 통해 드레인 영역(5)에 접속되고 이미 기술된 접속 영역들(33, 34)을 통해 접속 전극(19)에 접속된다. 드리프트 제어 영역은 물론, 도 12, 17 및 18과 관련한 설명에 따라 드레인 영역(5)과 접속 전극(19)에도 접속된다.
도 22는 단면 I-I에서 도 20 및 도 21에 도시된 소자를 통과하는 단면도를 도시한다. 이러한 소자의 경우에, 게이트 전극(15)은 반도체 바디(100)의 수평 방향에서 드리프트 제어 영역(3)에 대해 본질적으로 평행하게 연장한다. 이러한 소자에서, 도 20 및 도 21에 도시된 보다 강하게 도핑된 중간 영역(22)은 게이트 전극(15)에 따른 역채널과 축적 유전체(4)에 따른 축적 채널 사이에서의 횡방향 도전성을 증가시킨다.
도 23a은, 단면 I-I에 상응하는 단면에서, 도 20 및 도 21의 소자에 대해 변형된 소자를 도시한다. 도 23a에 도시된 단면 Ⅱ-Ⅱ에서 소자를 통과하는 단면도가 도 23b에 도시되었다. 이러한 소자의 경우, 게이트 전극 또는 게이트 전극(15)의 조각 및 바디 영역 또는 바디 영역(8)의 조각들은 두 개의 드리프트 제어 영역들(3) 사이에서 교번으로 배치된다. 도 23a의 단면도는 강하게 도핑된 접속 영역(17) 및 소스 영역(9)을 도시하며, 이러한 경우 바디 영역(8)이 상기 접속 영역(17)과 소스 영역(9)의 아래에 배치된다. 게이트 전극(15)은 게이트 유전체(16)에 의해 바디 영역들로부터 절연되고 추가적으로 유전층에 의해 드리프트 제어 영역(3)으로부터 절연된다. 게이트 유전체(16), 축적 유전체(4) 및 게이트 전극(15)을 드리프트 제어 영역(3)으로부터 절연시키는 유전체(25)는 이러한 경우 동일한 재료 또는 동일한 유전체 특성을 갖는 재료로 구성될 수 있다.
도 23a 및 23b과 같이 도시된 소자의 경우에, 소자가 온-상태에서 구성될 때, 바디 영역(8) 내에서 역채널이 게이트 유전체(16)의 영역을 따라 형성되고, 드리프트 영역(2) 내에서 축적 채널이 축적 유전체(4)의 영역을 따라 형성되며, 이들은 서로 직교하여 연장한다. 이러한 소자의 경우에서, 반도체 바디의 상부 영역에서 게이트 유전체(16)를 따라 형성되는 역채널은 반도체 바디(100)의 하부 영역에서 축적 유전체(4)를 따라 형성되는 축적 채널까지 수평 방향으로 연장한다.
축적 유전체(4)에 인접하는 바디 영역(8)의 부분 내에 더 이상 턴오프될 수 없는 채널이 형성되는 것을 방지하기 위해, 소스 영역(9)은 그들이 도 23a에 도시된 반도체 바디(100)의 수평 방향에서 축적 유전체(4)까지 연장하지 않도록 배치된다. 만약 소스 영역(9)이 프로세스-기술적인 이유로 반도체 바디의 수평 방향에서 축적 유전체(4)까지 연장하게 된다면, 도 24에 도시된 바와 같이, 더 이상 턴오프될 수 없는 채널의 형성을 방지하기 위한 다양한 가능성이 존재한다. 한 가능성은 축적 유전체(4)가, 소스 영역(9)이 축적 유전체(4)까지 연장하는 영역에서 남아있는 영역에서보다 더 두껍게 제조되는 것이다. 이것은 추가적인 유전층(44)이 축적 유전체(4)에 직접 인접하도록 공급되도록 도 24에 도시되었다. 대안으로서, 축적 유전체(4)가, 소스 영역(9)이 축적 유전체(4)까지 연장하는 영역에서의 축적 유전체(4)의 유전 상수가 남아있는 영역보다 더 낮도록, 특히 소자가 온-상태에서 구동될 때 드리프트 영역(2) 내에서 축적 채널이 축적 유전체(4)를 따라 형성되는 영역에서보다 더 낮게 구현되는 가능성이 존재한다. 대안으로서, 반도체 바디(100)의 수직 방향에서 바디 영역(8)에 인접하고 축적 유전체(4)에 따른 채널 스톱 영역(26)을 소스 영역(9)과 드리프트 영역(2) 사이에 제공하는 가능성이 존재한다. 상기 채널 스톱 영역(26)은 소스 영역(9)에 대해 상보적으로 도핑되고 바디 영역(8)보다 강하게 도핑되며 소스 영역(9)과 드리프트 영역(2) 사이에서 축적 유전체(4)에 따른 드리프트 제어 영역에 의해 제어되는 채널을 방지하는 역할을 한다. 상기 채널 스톱 영역(26)의 영역 내의 단면 Ⅲ-Ⅲ의 단면이 도 25에 도시되었다.
도 26과 도 27을 참조로 하여, 만약 소자가 온-상태에서 구동될 때 게이트 유전체(16)를 따라 형성되는 역채널이 축적 유전체(4)를 따라 형성되는 축적 채널로 직접 변환을 겪도록 드리프트 제어 영역(3)의 확산부에 배치된다면, 도 21 내지 도 25를 참조로 하여 상기에서 기술된 횡방향 도전성을 증가시키는 특별한 방법은 생략될 수 있다. 도 26 및 도 27에 도시된 소자의 경우에, 게이트 전극(15)은 반도체 바디(100)의 수직 방향에서 드리프트 제어 영역(3)의 위에 배치된다. 게이트 유전체(16)와 축적 유전체(4)를 구현하기 위해, 게이트 유전체(16)를 게이트 전극(15)과 바디 영역(8)의 사이의 영역에 형성하고 축적 유전체(4)를 드리프트 제어 영역(3)과 드리프트 영역 사이의 영역에 형성하는 공통 유전층을 제공하는 것이 가능하다. 이러한 경우, 게이트 전극(15) 및 드리프트 제어 영역(3)은 그들의 유전체적 특성과 관련하여, 게이트 유전체(16) 및/또는 축적 유전체(4)에 상응할 수 있는 유전체에 의해 서로로부터 유전적으로 절연된다. 드리프트 제어 영역(3)은 도 12 및 17 내지 19를 참조로 상기에서 기술된 특성들 중 하나에 따라 소스 전극(13) 또는 게이트 전극(15)에 연결될 수 있다. 만약 적절하다면, 다이오드 또는 캐패시턴스와 같이 추가적으로 요구되는 전기적 접속부 또는 소자의 설명은 명료함을 위해 생략되었다.
도 26에 따른 소자의 경우에, 게이트 전극(15)은 부분적으로 드리프트 제어 영역(3) 상의 영역을 완전히 커버하며, 즉 드리프트 제어 영역(3)은 부분적으로 반도체 바디(100)의 앞면까지 도달하지 않는다. 상세하게 도시되지는 않았지만, 이러한 소자는 부분적으로 드리프트 제어 영역(3)이 반도체 바디(100)의 앞면까지 연장하여 접촉을 이루는 부분을 포함한다. 도시된 도면의 평면에 대해 수직인 방향에서, 상기 부분들은 도 26에 도시된 드리프트 제어 영역(3)의 부분에 대해 오프셋에 놓여있다.
도 27에 도시된 소자의 경우에, 게이트 전극(15)은 도 26에 따른 반도체 소자의 경우보다 유전체(16)에 대해 수직인 방향에서 보다 좁게 제조되어, 이러한 소자에서의 드리프트 제어 영역(3)이 게이트 전극(15)을 지나, 절연층에 의해 게이트 전극(15)으로부터 절연되는 방식으로 반도체 바디(100)의 앞면까지 연장한다. 이러한 영역에서 상기에서 이미 기술된 중간층 또는 콘택트 층(33, 34)을 제공하는 것이 가능하며, 이것은 도 27에서 점선으로 도시되었다.
게이트 전극(15)이 드리프트 제어 영역(3)의 확산부에 직접 제공된 도 26 및 도 27을 참조로 기술된 소자의 경우에서, 소자가 오프-상태에서 구동될 때, 드리프트 영역(2)의 전기장의 전파 시에 게이트 전극(15)과 드리프트 제어 영역(3) 사이의 변환 영역에서, 또는 소자가 온-상태에서 구동될 때 역채널과 축적 채널이 형성되는 영역들 사이에서 스파이크가 발생할 수 있다. 이러한 전압 스파이크는 소자의 이러한 영역에서 이른 전압 브레이크다운을 발생시킬 수 있다. 이러한 이른 전압 브레이크다운을 방지하기 위해, 도 28을 참조하면, 바디 영역(8)과 동일한 도전형의 반도체 영역(81)이 바디 영역(8)에 인접하여 제공될 수 있다. 상기 반도체 영역(81)은 하기에서 바디 확산부 영역 또는 바디 확산부로 지칭된다.
이러한 바디 확산부 영역(81)은 반도체 바디(100)의 수직 방향에서 드리프트 제어 영역(3)의 레벨까지 확산하지만, 반도체 바디(100)의 수평 방향에서 축적 유전체(4)까지 확산하지는 않는다. 그 결과, 반도체 소자가 온-상태에서 구동될 때, 바디 확산부 영역은 축적 유전체(4)에 따른 축적 채널의 형성에 영향을 미치지 않지만, 오프-상태에서 구동되는 경우에 상기 바디 확산부 영역은 바디 확산부 영역(81)과 축적 유전체(4) 사이에 위치한 드리프트 영역(2)의 영역을 전기장으로부터 차폐시킨다. 이것은 축적 유전체(4) 부근의 드리프트 영역(2)의 영역에서 전기장 스파이크의 발생을 방지한다.
도 28에 도시된 소자의 제 1 구조에서, 바디 확산부 영역은 비교적 약하게 도핑되고, 즉 이것은 예를 들어 바디 영역(8)에 따라 도핑되거나 또는 더욱 약하게 도핑된다. 이러한 경우, 바디 확산부 영역은 드리프트 영역(2)의 위쪽 단부에서의, 즉 바디 확산부 영역(81)에 직접 인접하게 배치된 드리프트 영역(2)의 영역에서의 상보적인 도펀트 전하에 대한 보상 전하를 공급한다. 소자가 오프-상태에서 구동될 때, 이것은 전기장의 보다 낮은 경사에 의해 바디 확산부 영역(81)과 드리프트 영역(2) 사이의 변환 영역에서의 전압을 증가시켜 장 스파이크를 방지한다.
다른 구성은, 소자가 오프-상태에 있을 때, 전압 브레이크다운을 바디 확산부 영역에 집중시키기 위해 장 세기 스파이크가 바디 확산부 영역(81)의 영역 내에 목표화되어 생성되는 방식으로, 바디 확산부 영역(81)을 구현한다. 이것은 예를 들어 도 28에 따른 바디 확산부 영역(81)에 대해 도시된 바와 같이, 바디 확산부 영역(81)과 비교적 강한 에지를 구비한 드리프트 영역(2) 사이의 pn 접합에 의해 획득될 수 있다. 또한, 후자가 국부적으로 특히 드리프트 영역(2) 내로 깊게 연장하여 전압 브레이트다운이 드리프트 영역(2) 내로 깊게 연장하는 반도체 바디(100)의 영역들 내에서 발생하는 방식으로 바디 확산부 영역(81)을 구현하는 가능성이 존재한다. 이렇게 국부적으로 특히 깊게 연장하는 바디 확산부 영역(81)은 도 28에서 점선으로 도시되었다. 이러한 경우에, 바디 확산부 영역(81)은 비교적 강하게 도핑되며, 즉 예를 들어 바디 영역(8)보다 강하게 도핑된다.
도 28을 참조로 하여 기술된 바디 확산부 영역(81)은 (도 28에서 도시된 바와 같이) n-도핑된 드리프트 영역(2)을 갖는 n-도전형 소자의 경우와 p-도핑된 드리프트 영역을 갖는 n-도전형 소자의 경우 모두에서 사용될 수 있으며, 이들은 하기에서 도 41 내지 43을 참조로 하여 더 기술될 것이다.
도 16, 17 및 19를 참조로 하여 상기에서 기술된 전력 소자의 경우에, 소자의 드레인 영역(5)은 여기에서는 다이오드이거나, 또는 터널 유전체인 정류기 소자를 통해 드리프트 제어 영역(3)에 접속된다. 도 16, 17a 및 19를 참조하면, 상기 다이오드는 서로 상보적으로 도핑되고 반도체 바디(100)의 뒷면의 방향에서 드리프트 제어 영역(3)에 연속적으로 인접하게 배치된 두 개의 접속 영역들(31, 32) 사이의 pn 접합에 의해 형성될 수 있다.
도 29를 참조하면, 드리인 영역(5) 또는 드레인 전극(11)과 드리프트 제어 영역(3) 사이의 이러한 pn 접합은 쇼트키(Schottky) 접합으로 대체될 수 있다. 도시된 소자에서, 쇼트키 콘택트는 예를 들어 백금인 쇼트키 금속(64)과, 드리프트 제어 영역(3)보다 강하게 도핑된 중간 영역(65) 사이에 존재한다. 상기 중간 영역(65)은 쇼트키 콘택트를 형성하도록 요구되지는 않지만, 홀들이 드리프트 제어 영역(3)으로부터 드레인 전극(11)으로 흐르는 것을 방지하는 스톱 영역으로서의 역할을 한다.
도 30은 도 29에 따른 소자를 가능한 제조 방법 중에 도시한 도면이다. 이러 한 방법에서, 홀 스톱 영역(65)을 제조하고 상기 홀 스톱 영역(65)에 쇼트키 금속(64)을 도포한 후, 반도체 바디(100)의 커버되지 않은 후면을 통해 이온 주입이 실행된다. 상기 이온 주입 동안, n-형 도펀트 원자들이 반도체 바디(100)의 뒷면을 통해 드리프트 영역(2)으로 주입된다. 이러한 경우, 쇼트키 금속(64)은 도펀트 원자들이 드리프트 제어 영역(3)으로 주입되는 것을 방지하는 마스크로서의 역할을 한다. n-형 도펀트 원자들이 주입되는 드리프트 영역(2)의 반도체 영역은 도 30에서 참조 번호(5')로 지정되었다. 반도체 소자는 드레인 전극(11)을 형성하는 후면 금속화와 어닐링 단계를 적용함으로써 완성되며, 상기 어닐링 단계는, 반도체 영역(5')으로 주입된 도펀트 원자들을 전기적으로 활성화시키도록 후면 영역에서 반도체 바디(100)가 가열됨으로써 드레인 전극(11)과 드리프트 영역(2) 사이에 저-저항 전기 콘택트가 제조되는 동시에 강하게 도핑된 드레인 영역(5)을 형성함으로써 실행된다.
이러한 소자의 홀 스톱 영역(65)은 다양한 방식으로 제조될 수 있다:
먼저, 상기 홀 스톱 영역(65)을 드리프트 제어 영역(3)의 제조 동안 최대한 이르게 제조할 수 있다. 상기 드리프트 제어 영역(3)은 초기에는 여전히 존재하는 (도시되지 않은) 반도체 기판 상에 반도체 재료를 에피택셜 증착시킴으로써 제조된다. 홀 스톱 영역(65)과 드리프트 제어 영역(3)의 구성은, 먼저 후에 홀 스톱 영역(65)을 형성하게 될, 보다 강하게 도핑된 층이 에피택시 방법의 시작 단계에서 제조되고, 후에 드리프트 제어 영역(3)을 형성하게 될 보다 약하게 도핑된 반도체 재료가 에피택셜 증착되는 절차에 의해 제조될 수 있다. 이러한 경우에서, 에피택 셜 증착은 축적 유전체에 의해 측면들을 향해 경계지어지는 트렌치 내에서 발생한다. 에칭 백(etching back) 후에, 즉 기판을 제거한 후에, 쇼트키 금속이 쇼트키 금속을 증착하고 적합하게 패터닝됨으로써 제조된다.
대안으로서, 반도체 바디(100)의 후면을 통한 마스킹된 이온 주입에 의해 드레인 영역(5)에 따른 홀 스톱 영역(65)이 제조될 수 있다.
홀 스톱 영역(65) 및/또는 드레인 영역(5)을 제조하기 위해 주입된 도펀트 원자들은 레이저 빔에 의해 반도체 바디(100)의 후면을 가열함으로써 활성화될 수 있다(레이저 어닐링).
도 31은 도 29에 도시된 반도체 소자의 변화를 도시한다. 이러한 소자는 예를 들어 홀 스톱 영역(65)과 동일한 레벨에 있는 드리프트 영역(2) 내의 장 스톱 영역(66)을 포함하며, 상기 장 스톱 영역은 드리프트 영역(2)보다 강하게 도핑된다. 상기 장 스톱 영역(66)은 이온 주입 및 후속의 어닐링 프로세스에 의해, 예를 들어 드레인 전극(11)을 형성하는 후면 금속화물의 적용 이전에 제조될 수 있다.
도 32에서 도시된 바와 같은 본 발명에 따른 반도체 소자의 변화에서, 드리프트 영역(2)의 영역 내의 반도체 바디(100)는, 드레인 전극(11)을 형성하는 후면 금속화물의 제작 이전에, 보다 강하게 도핑된 반도체 영역(66)의 레벨까지 에칭 백되며, 이는 도 31에 따른 소자에서 장 스톱 영역을 형성한다. 이러한 소자에서, 후면 금속화물(11)은 보다 강하게 도핑된 반도체 영역(66)에 직접 접촉하며, 이것은 후면 금속화물(11)과 드리프트 영역(2) 사이의 저-저항 콘택트를 제공한다.
도 33를 참조하면, 드리프트 제어 영역(3), 축적 유전체(4), 드리프트 영 역(2) 및 반도체 바디의 앞면의 영역에 배치된 추가의 소자 구조체를 갖는 도 29 내지 32를 참조로 기술된 반도체 구조체는 쇼트키 금속(도 29 내지 32에서의 쇼트키 금속(64))과 후면 금속화물(도 29 내지 32에서의 금속화물(11))을 제조하기 이전에 제거될 p-형 반도체 기판 상에 먼저 제조될 수 있다. 상기 p-형 기판은, 예를 들어 수용액 내의 NH4OH, NaOH, KOH과 같은 기본적인 에칭 수단에서의 전자화학적 에칭 방법에 의해 제거된다. 이러한 경우, 반도체 기판(67)과 그에 도포된 에피택셜 층 사이에 전압 소스(68)에 의한 전기 전압을 인가함으로써, p-형 기판이 전자화학적으로 에칭된다. 이러한 에칭 프로세스 동안, 전압 소스(68)에 의해 공급되는 전류는 전류 측정 장치(69)에 의해 측정된다. 이러한 경우, 기판(67)이 완전히 에칭 백 되었을 때 흐르는 전류가 갑자기 상승하며 에칭 수단이 n-도핑된 에피택셜 층을 공격한다. 이러한 방법에서 흐르는 전류는 에칭 제어로서의 역할을 하며, 에칭 방법은 갑작스럽게 상승하는 전류가 n-도핑된 에피택셜 층에 도달했을 때에 종료된다.
전자화학적 에칭 방법에 의한 p-기판(67)의 제거를 포함하는 기술된 방법은, 화학적 또는 기계적 제거 프로세스보다 우수하게 제어될 수 있으며, 이러한 경우에 기술된 방법은 반도체 기판(67)이 먼저 화학적 기계적으로 얇아진 후에 정확한 단부 제어를 가능케 하는 전자화학적 방법이 실행되는 프로세스와 결합될 수 있다.
도 34는, 스위치-온, 스위치-오프 및 과도전류 양상과 관련하여, 상기에서 기술된 반도체 소자와 비교하였을 때 향상된, 본 발명에 따른 전력 소자의 예시적 인 실시예를 도시한다. 이러한 소자의 경우에, 드리프트 영역에 대해 상보적으로 도핑된 반도체 영역(27)은 드리프트 영역(2)에 인접하게 존재하며, 드레인 영역(5)과 함께 드레인 전극(11)에 접속된다. 수평 방향에서 상기 p-형 영역(27)은 양측에서 드리프트 영역(2)에 인접하는 두 개의 드리프트 제어 영역들(3)의 축적 유전체들(4) 사이의 드리프트 영역(2)의 전체 폭에 걸쳐 드레인 영역들(5) 사이에서 연장한다. 이러한 소자에서, 드리프트 제어 영역(3)은 접속 영역(31, 32)에 의해 형성된 다이오드를 통해 드레인 전극(11)에 접속된다. 그러나, 드리프트 제어 영역(3)을 드레인 전극(11)에 접속시키기 위해, 상기에서 기술된 다른 가능성 중 하나를 적용하는 것, 특히 쇼트키 다이오드를 제공하는 것 또한 가능하다.
반도체 소자의 기능에 대한 p-형 영역(27)의 기능 또는 효과가 아래에 기술되었다: 설명을 위해, 기본적으로 오프-상태의 반도체 소자임이 가정된다. 기술된 바와 같이, 오프-상태에 있는 소자에서, 공간 전하 영역은 드리프트 영역(2)의 제어 하에서, 드리프트 영역(2)과 드리프트 제어 영역(3) 내에서 확산한다. 만약 소자가 후속하여 온-상태에서 구동된다면, 먼저 역채널이 바디 영역(8) 내의 게이트 유전체(16)를 따라 형성되어, 전하 캐리어들이 상기 역채널을 통해 소스 영역(9)으로부터 드리프트 영역(2)으로 흐른다. 구동 동작의 시작에서, 축적 채널은 아직 드리프트 영역(2) 내에 형성되지 않았으며, 따라서 전하 캐리어들은 드레인 영역(5)의 방향에서 드리프트 영역을 통해 대략적으로 균일하게 분포되도록 흐른다. 이러한 경우, 드리프트 영역(2) 내의 축적 채널은, 드리프트 영역(2) 양단의 전압 강하가, 드리프트 제어 영역(3)과 드리프트 영역(2) 사이의 퍼텐셜 차가 축적 유전체(4)에 따른 축적 채널을 형성하기에 충분할 정도로 이루어졌을 때에만 형성된다. 이러한 소자에서, 스위치-온 동작의 시작부에, 드리프트 영역(2)에 인접한 p-형 영역(27)은 드리프트 영역(2) 양단에 존재하는 전압의 감소를 지원하며 따라서 축적 채널의 형성으로 이끄는 동작을 가속화한다. 이러한 효과는 p-형 영역(27)이 전하 캐리어를 갖는 드리프트 영역(2)의 범람을 야기한다는 사실에 기인할 수 있다. 도 34에 따른 소자에서, 축적 유전체(4)에 따른 축적 채널 또한 축적 유전체(4)까지 연장하는 p-형 영역(27)의 부분을 통과하여 드레인 영역(5)까지 연장한다. 따라서 스위치-온-상태에서, 즉 축적 채널의 형성 후에, p-도핑된 영역(27)에 대해 션트(shunt)가 존재한다. 이러한 소자에서, 전하 캐리어들의 실질적인 부분은 게이트 유전체(16)에 따른 역채널과 축적 유전체(4)에 따른 축적 채널을 통해 드레인 영역(5)으로 흐른다. 따라서, 소자가 스위치-온 되었을 때, p-형 영역(27)에 의해 형성된 후면 이미터는 더 이상 효과가 없다. p-형 영역(27)의 p-형 도핑의 양은 넓은 범위에서 달라질 수 있다. 도핑의 양은 적어도 1017cm-3 이상이어야 하지만, 보다 강하게 도핑될 수도 있다. p-형 영역(27)의 수평 연장은 드레인 영역(5) 내의 수직 도전성이 매우 높은 채로 남아있어서, 소자의 근소한 전류에서, 드레인 영역(5) 내의 전압 강하가 p-형 영역(27)과 드리프트 영역(2)에 의해 형성되는 pn 접합의 다이오드 문턱보다 작도록 설계되어야 한다. p-형 영역(27)의 수직 연장은 상대적으로 뚜렷하지 않고, 이것은 적어도 수직 방향에서의 p-형 도즈량이 우수한 이미터 특성에 충분할 만큼만 커야하며, 예를 들어 주어진 p-형 도핑인 1017cm-3에서 수직 길이 1㎛에 상응하는 대략 1013cm-2일 수 있다.
도 35는 도 34에 도시된 반도체 소자의 변형을 도시한다. 이러한 소자에서, 드리프트 영역(2)과 동일한 도전형의 필드 스톱 영역(28)은 p-형 영역(27)의 상단에 배치된다. 드리프트 영역(2)보다 강하게 도핑된 상기 필드 스톱 영역(28)은, 수평 방향에서 도시된 드리프트 영역(2)을 경계짓는 두 개의 축적 유전체(4) 사이에서 수평 방향으로 연장한다.
도 34에 도시된 반도체 소자의 다른 변형이 도 36에 도시되었다. 이러한 소자의 경우에, 반도체 바디(100)의 수직 방향에서 p-형 영역(27)의 길이는 드레인 영역(5)의 길이에 상응한다. 결과적으로, p-형 영역(27)은 반도체 바디의 수평 방향에서 축적 유전체(4)까지 연장하지 않아, 축적 유전체(4)의 영역 내에서, 드리프트 영역(2)은 드레인 영역(5)에 직접 인접한다.
도 37에 도시된, 도 36의 소자의 변형에서, 필드 스톱 영역(28)이 드레인 영역(5)과 p-형 영역(27)에 직접 인접한다. 대안으로서, 상기 필드 스톱 영역(28)은 도 38에 도시된 바와 같이, 드레인 영역(5)과 p-형 영역(27)으로부터 떨어져 배치될 수도 있다. 이러한 소자의 경우에, 드리프트 영역(2)의 부분은 필드 스톱 영역(28)과 드레인 영역(5) 및 개별적으로 p-형 영역(27) 사이에 존재한다.
도 36에 도시된 반도체 소자의 다른 변형이 도 39에 도시되었다. 이러한 소자의 경우에, 수직 방향에서의 p-형 영역(27)의 길이는 드레인 영역(5)의 길이와 비교하여 더 작으며, p-형 영역(27)은 드레인 전극의 방향에서 드레인 영역(5)에 대해 리세스된다.
도 40은 드레인 영역과 p-형 영역(27)의 상단에 배치된 추가적인 필드 스톱 영역(28)을 갖는 도 39에 따른 소자를 도시한다.
드리프트 영역(2)을 갖는 본 발명에 따른 전력 반도체 소자의 예시적인 다른 실시예에서, 드리프트 영역(2)과 드리프트 제어 영역(3) 및 드리프트 영역(2)과 드리프트 제어 영역(3) 사이에 배치된 축적 유전체(4)가 도 41에 도시된다. 도시된 소자는 n-도핑된 소스 영역(9) 및 n-도핑된 드레인 영역(5)을 구비하는 n-도전형 MOSFET으로서 구현되지만, 부분적으로 드리프트 영역(2)은 p-도핑된다. 명료성을 위해, 드레인 영역(5), 소스 영역(9) 및 만약 적절하다면 게이트 전극(15)에 대한 드리프트 제어 영역(3)의 접속부는 도 41에서 자세하게 기술되지 않았다. 상기 반도체 영역들에 대한 드리프트 제어 영역(3)의 접속부는 상기에 기술된 가능성 중 임의의 하나를 사용하여 구현될 수 있다.
소자가 온-상태에서 구동될 때, 즉 드레인 영역(5)과 소스 영역(9) 사이에 포지티브 전압이 인가되었을 때, 그리고 적절한 구동 퍼텐셜이 게이트 전극(15)에 인가되었을 때, 도시된 소자의 p-도핑된 드리프트 영역(2) 내의 축적 유전체(4)를 따라 역채널이 형성된다. 따라서, 이러한 소자에서, 축적 유전체(4)는 "역전 유전체"의 기능을 갖는다. 그러나, 단순화를 위해, p-도핑된 드리프트 영역(2)에서 역채널이 자신을 따라 형성되는 유전체에 대해서 "축적 유전체"라는 용어 또한 사용된다.
도시된 소자에서, 게이트 전극(15)은 반도체 바디(100)의 수평 방향(r)에서 드리프트 제어 영역(3)으로부터 떨어져 배치된다. 따라서 소자가 온-상태에서 구동될 때 바디 영역(8)에서 게이트 유전체(16)를 따라 형성되는 역채널과 p-형 드리프트 영역(2)에서 축적 유전체(4)를 따라 형성되는 역채널은 수평 방향에서 서로로부터 떨어져 배치된다. 이러한 거리 사이를 잇기 위해, n-도핑된 중간 영역(22)이 바디 영역(8)과 p-형 드리프트 영역(2) 사이에 배치되며, 상기 중간 영역은 이들 두 개의 채널들 사이의 횡방향 도전성을 증가시키거나, 또는 본 발명에서의 경우에 이들 두 개의 채널들 사이에서의 전자 흐름을 실질적으로 가능케 한다.
도 42는 도 41에 도시된 소자의 변형을 도시한다. 이러한 소자의 경우에, 게이트 전극(15)은 반도체 바디의 수직 방향(v)에서 드리프트 제어 영역(3) 상에 배치된다. 이러한 소자의 경우에, p-형 드리프트 영역(2)은 p-도핑된 바디 영역(8)에 직접 인접한다. 드레인 영역(5)과 소스 영역(9)과 드리프트 제어 영역(3)과의, 개별적으로 게이트 전극(15)과 드리프트 제어 영역(3)과의 상호접속부는 도 42에 도시된 소자에서도 자세하게 도시되지 않았다. 이러한 상호접속부는 상기에서 기술된 임의의 방식으로 구현될 수 있다. p-형 드리프트 영역(2)의 도핑 농도는 예를 들어 1014cm-3 내지 5·1015cm-3 내의 범위에 존재할 수 있으며, 따라서 바디 영역(8)의 도핑 농도보다 뚜렷히 더 낮다.
도 41에 도시된 소자의 경우에, 보다 강하게 p-도핑된 영역(29)이 횡방향으로 연장하는 드리프트 영역(2)과 중간 영역(22) 사이에 선택적으로 제공될 수 있다. 이러한 p-형 영역(29)의 역할은 소자가 오프-상태에서 구동될 때 바디 영역(8) 과 게이트 전극(15) 아래의 전기장 세기를 감소시키는 것이다. 또한, 약하게 n-도핑된 반도체 영역(45)은 p-형 드리프트 영역(2) 내에서 축적 유전체(4)에 따라 선택적으로 제공될 수 있으며, 축적 채널은 소자가 온-상태에서 구동될 때 상기 반도체 영역 내에 형성된다. 상기 영역(45)의 도핑 농도는 예를 들어 1015cm-3 내지 5·1016cm-3 내의 범위 내에 존재하며, 수평 방향에서 상기 영역의 폭/길이는 예를 들어 0.2㎛ 내지 2㎛의 범위 내에 존재한다.
이러한 매우 얇은 n-도핑된 반도체 영역(45)은 소자의 오프-상태 양상에 매우 적은 영향만을 미치지만, 주요 전하 캐리어에 대한 전도 채널이 항상 축적 유전체(4)를 따라 존재하기 때문에 향상된 스위칭-온 양상을 제공한다. 이러한 n-형 영역(45)은 n-도전성 중간 영역(22)으로부터 드레인 영역(5)까지 수직 방향으로 연장한다. 이러한 n-형 영역은 또한 도 42에 따른 소자의 경우에도 제공될 수 있다. 이러한 소자에서, n-형 영역은 바디 영역(8)으로부터 드레인 영역(5)까지 연장한다. 게이트 전극(15)과 드리프트 제어 영역(3)이 수직 방향에서 서로 아래위로 배치된 도 42에 따른 소자에서, 이러한 얇고 약하게 n-도핑된 영역(45)은 게이트 전극(15)과 드리프트 제어 영역(3)을 분리시키는 유전체를 통해 게이트 전극(15)으로부터 드리프트 제어 영역(3)의 레벨까지만 수직으로 연장하는 길이를 가질 수 있으며, 그에 따라 p-형 드리프트 영역(2)에서, 온-상태에 있는 소자에서 게이트 유전체(16)를 따라 형성되는 역채널과 축적 유전체(4)를 따라 확산하는 축적 채널 사이의 부분을 잇는다.
도 43은 도 42에 도시된 소자의 변형을 도시한다. 이러한 소자의 경우에, 보다 강하게 p-도핑된 영역(29)이 p-형 드리프트 영역(2)에 인접하며 드리프트 영역(2)의 상부 영역에서의 필드 세기 로딩을 감소시키는 역할을 갖는다. 약하게 n-도핑된 영역(22)은 보다 강하게 p-도핑된 영역(29)과 바디 영역(8) 사이에 제공되며, 소자가 온-상태에서 구동될 때 바디 영역(8) 내에서 자신을 따라 역채널이 형성되는 게이트 유전체(16)와, 소자가 온-상태에서 구동될 때 자신을 따라 축적 채널이 형성되는 축적 유전체(4) 사이의 반도체 영역을 "이어주는" 역할을 한다. p-형 영역(29)의 도핑은 물론, 채널이 축적 유전체(4)를 따라 핀치-오프될 정도로 높아선 안된다. n-도전형 반도체 소자를 구현하기 위해서, 드리프트 제어 영역(3)은 n-도핑될 필요가 없다. 도 41 내지 43에 명확히 도시된 바와 같이, 드리프트 제어 영역(3)은 이와는 달리 약하게 p-형 도핑되거나 도핑되지 않을 수 있다. 이것은 상기에서 기술된, 그리고 하기에서 기술될 본 발명에 따른 모든 전력 반도체 소자에 대해 적용된다.
도 44는 본 발명에 따른 전력 반도체 소자의 다른 예시적인 실시예를 도시한다. 도시된 소자는 수직 n-도전형 MOSFET으로서 구현된다. 이러한 소자의 경우, 드리프트 제어 영역(3)은 단지 부분적으로만 드리프트 영역(2)에 인접하게 배치되며, 즉 반도체 바디(100)의 수직 방향(v)에서 드리프트 영역(2)을 따라 완전히 연장하지 않는다. 도시된 소자의 경우에, 드리프트 제어 영역(3)은 반도체 바디(100)의 상부 영역에서 드레인 영역(5)으로부터 떨어져 배치되며, 드리프트 영역(2)의 일부분은 드리프트 제어 영역(3)과 드레인 영역(5)의 사이에 배치된다. 도시된 소자의 경우에, 드리프트 제어 영역(3)은 반도체 바디의 수평 방향(r)에서 축적 유전체(4)에 의해 드리프트 영역(2)으로부터 유전적으로 절연된다. 터널 유전체(4')는 반도체 바디의 수직 영역에서 드리프트 제어 영역(3)과 드리프트 영역(2)의 사이에 존재하며, 상기 터널 유전체는 드리프트 제어 영역(3)으로부터 "고온 역전류" 및 "변위 전류"를 방산시킬 수 있도록 한다.
드리프트 제어 영역(3)은 소스 영역(9)에 접속될 수 있으며, 만약 적합하다면, 이미 기술된 방식으로 강하게 도핑된 접속 영역(34)과 다이오드 및 캐패시턴스(점선으로 도시됨)를 통해 게이트 전극(15)에 접속될 수 있다.
도 44에 따른 소자는 트렌치 MOSFET의 기본 구조에 기초하며 이때 드리프트 제어 영역(3)은 드리프트 영역(2)에 따라 추가적으로 존재한다. 이러한 트렌치 MOSFET의 경우에, 게이트 전극(15)은 앞면(101)으로부터 진행하여 반도체 바디로 연장하는 트렌치 내에 배치된다. 이러한 소자에서, 바디 영역(8) 내의 역채널은 앞면(101)의 영역에 배치된 소스 영역(9)과 수직 방향에서 바디 영역(8)에 인접하는 드리프트 영역(2) 사이에 수직 방향으로 형성된다.
도 45는 도 44에 도시된 소자의 변형을 도시한다. 도 45에 도시된 소자는 평면 MOSFET의 기본 구조에 기초한다. 도시된 소자의 경우에서, 게이트 전극(15)은 반도체 바디(100)의 앞면(101) 위에 배치되고 게이트 유전체(16)에 의해 반도체 바디(100)로부터 절연된다. 반도체 바디(100)의 수평 방향(r)에서, 게이트 전극(15)은 수직 방향(v)에서 반도체 바디(100) 내로 연장하는 축적 유전체(4)까지 연장한다. 그러나, 게이트 전극(15)은 또한 수평 방향에서 축적 유전체(4)에 도달하기 전 까지만 연장할 수도 있지만(도시되지 않음), 수평 방향에서 소스 영역(9)으로부터 앞면(101)까지 연장하는 드리프트 영역(2)의 일부분까지 연장해야만 한다. 도시된 소자의 경우에, 온-상태에서, 역채널이 소스 영역(9)과 앞면(101)까지 연장하는 드리프트 영역(2)의 부분 사이의 바디 영역(8) 내에서 수평 방향으로 형성된다. 바디 영역(8)은 이것이 반도체 바디(100)의 수평 방향 및 수직 방향에서 소스 영역(9)을 밀봉하도록 형성된다.
도 46은 도 45에 도시된 소자에 대해 변형된 소자를 도시한다. 이러한 소자에서, 드리프트 영역(2)은 두 개의 서로 다르게 도핑된 반도체 부분들을 포함하며, 즉 이들은, 축적 유전체(4)에 인접하여 보다 약하게 도핑된 반도체 부분(91)인 제 1 부분과, 드리프트 제어 영역(3)과 드레인 영역(5) 사이의 영역에서 보다 강하게 도핑된 반도체 부분(92)인 제 2 부분이다. 드리프트 영역(2)에 대해 상보적으로 도핑된 보상 영역들(93, 94)이 이러한 소자에서 추가적으로 존재한다. 상기 보상 영역들 중 하나인 제 1 영역(93)은 반도체 바디의 수평 방향(r)에서 보다 약하게 도핑된 드리프트 영역 부분(91)에 인접하게 배치되고, 상기 보상 영역들 중 제 2 영역(94)은 수평 방향(r)에서 보다 강하게 도핑된 드리프트 영역 부분(92)에 인접하게 배치된다. 이러한 경우, 제 1 보상 영역 부분(93)의 도핑 농도는 제 2 보상 영역 부분(94)의 도핑 농도보다 낮다.
도 46을 참조하면, 드리프트 영역(2)은 보다 강하게 도핑된 드리프트 영역 부분(92)의 일부분이 보상 영역 부분(94)과 드레인 영역(5)의 사이에 배치되도록 구현될 수 있다. 보상 영역 부분들(93, 94)은 반도체 바디의 수직 방향(v)에서 서 로에 직접 인접하게 배치된다. 제 1 보상 영역 부분(93) 또한 수직 방향(v)에서 바디 영역(8)에 직접 인접한다.
보상 영역 부분들(93, 94)의 역할은, 소자가 오프-상태에서 구동될 때, 도상 영역들(93, 94) 내의 p-형 도펀트 원자들에 의해 드리프트 영역(2)의 n-형 도펀트 원자들을 보상하는 것이다. 이러한 보상 효과는 특히 보다 강하게 도핑된 드리프트 영역 부분(92)과 보다 강하게 도핑된 보상 영역 부분(94)이 서로 인접하는 반도체 바디의 보다 낮은 부분에서 발생한다. 기술된 보상 효과는, 보상 영역 없는 상응하는 소자와 동일한 유전체 세기가 주어졌을 때, 드리프트 영역이 보다 강하게 도핑되는 것을 가능케 하며, 이것은 온저항을 감소시킨다.
도 47은 도 46에 도시된 소자의 변화를 도시하며, 반도체 바디의 수평 방향에 있어서, 보다 약하게 도핑된 보상 영역 부분(93)은 보다 강하게 도핑된 보상 영역 부분(94)보다 짧은 길이를 갖는다. 이러한 소자에서, 보다 약하게 도핑된 보상 영역 부분(93)은 보다 약하게 도핑된 드리프트 영역 부분(91)의 도펀트 원자의 보상을 위해 더 짧은 길이만큼 연장하지만, 본질적으로 보다 강하게 도핑된 보상 영역 부분(94)을 바디 영역(8)으로 접속시키는 역할을 한다.
도 44 내지 47에 따른 소자에서 사용되는 반도체 구조체를 제조하는 방법의 단계들과 드리프트 제어 영역(3)이 오직 일부분에서 드리프트 영역(2)에 인접하게 배치되는 방법의 단계들이 하기에서 도 48a 내지 48d를 참조로 하여 기술되었다.
이러한 방법에서, 먼저 후에 반도체 소자의 드레인 영역(5)을 형성하고 에피택시 방법에 의해 반도체 층(2')이 후속하여 도포될 반도체 기판이 제공되며, 상기 반도체 층은 나중에 반도체 소자의 드리프트 영역(2)의 일부분을 형성한다. n-도전성 전력 소자를 구현하기 위해, 반도체 기판(5)이 n-도핑되며, 에피택셜 층(2')은 n-도핑되거나 또는 p-도핑된다. 터널 유전체(4')는 실질적으로 에피택셜 층(2') 상에 도포되고, 상기 터널 유전체는 나중에 드리프트 제어 영역(3)과 드리프트 영역(2)을 분리시키는 역할을 한다. 상기 터널 유전체(4')의 제조는 예를 들어 적합한 유전층의 전-영역 증착과 후속하여 에칭 방법에 의한 상기 유전층의 선택적인 제거에 의해 구현될 수 있다. 상기에 기술된 이러한 방법 단계들의 결과가 도 48a에 도시되었다.
도 48b를 참조하면, 추가의 에피택셜 층(2'')이 후속하여 제 1 에피택셜 층(2') 및 터널 유전체(4')에 도포된다. 터널 유전체(4')는 따라서 추가의 에피택셜 층(2'')에 의해 에피택셜적으로 과성장한다(overgrown epitaxially).
도 48c를 참조하면, 제 2 에피택셜 층(2'')의 증착 후에 반도체 바디(100)의 앞면(101)으로부터 진행하여 에칭된 트렌치(110)가 존재하며, 상기 트렌치는 수직 방향에서 터널 유전체(4')의 레벨까지 연장하고 수평 방향에서 터널 유전체(4')까지 연장한다. 이러한 트렌치는 후속하여 축적 유전체(4)를 구현하기에 적합한 재료로 충진되며, 이것의 결과가 도 48d에 도시되었다. 축적 유전체는 예를 들어 반도체 바디(100)를 가열함으로써 생성될 수 있는 열적 반도체 산화물 - 예를 들어 실리콘으로 구성된 반도체 바디(100)의 경우에는 실리콘 산화물 - 일 수 있다.
이러한 반도체 구조체에서, 수평 방향에서 두 개의 트렌치들(110) - 도 48c에는 오직 하나만이 도시되었음 - 에 의해 경계지어지고 수직 방향에서는 터널 유 전체(4')에 의해 경계지어지는 제 2 에피택셜 층(2'')의 일부분은 후에 드리프트 제어 영역(3)을 형성하며, 상기 제 2 에피택셜 층(2'')의 나머지 부분들은 후에 드리프트 영역(2)의 부분을 형성한다. 도 48a 내지 도 48d를 참조로 하여 기술된 바와 같은, 드리프트 영역(2), 드리프트 제어 영역(3) 및 축적 유전체(4)를 갖는 반도체 구조체의 제조 방법의 단계들은, 반도체 바디의 앞면(101)의 영역에 트랜지스터 구조체를 구현하는 원리적으로 알려진 다른 방법의 단계들, 즉 소스 영역(9), 바디 영역(8), 게이트 전극(15) 및 게이트 유전체(16)를 제조하는 방법의 단계들을 따를 수 있다.
상기에 기술된 에피택셜 층들(2', 2'')은 서로 다른 정도로 도핑된 드리프트 영역 부분들(91, 92)을 제조하기 위해 서로 다른 정도로 도핑될 수 있다. 보상 영역 부분들(93, 94)은 각각의 경우에서 특정 두께를 갖는 층의 에피택셜 증착 후에, p-형 도펀트 원자들이 에피택셜 증착된 층에 국부적으로 삽입되는 절차에 의한 에피택시 방법 중에 최대한 이르게 제조될 수 있다. 마지막으로 이러한 삽입된 도펀트 원자들은 확산 방법에 의해 반도체 바디로 확산되어 연속적인 보상 영역들(93, 94)을 형성한다.
도 17 내지 20을 참조로 기술된 바와 같이, 캐패시터(50)가 드리프트 제어 영역(3)과 소스 영역(9) 사이에 제공될 수 있으며, 상기 캐패시터는 소자가 오프-상태에서 구동될 때 요구되는 전하 캐리어들을 버퍼-저장하는 역할을 하고, 소자가 온-상태에서 구동될 때 드리프트 제어 영역(3) 내에서 축적 유전체(4)를 따라 축적 채널을 형성하는 역할을 한다. 상기 캐패시터(50)를 구현하는 하나의 가능성이 도 49a 및 49b를 참조로 하여 하기에 기술되었다.
이러한 경우, 도 49a는 단면의 측면에서 본 반도체 소자로부터의 발췌부를 도시한다. 도 49b는 도 49a에 도시된 두 개의 부분적인 평면 Ⅲ-Ⅲ 및 Ⅳ-Ⅳ 내의 구성요소를 통한 단면을 도시한다. 부분적인 평면 Ⅲ-Ⅲ의 소자 구조는 도 49b에 실선으로 도시되었으며, 부분적인 평면 Ⅳ-Ⅳ의 소자 구조는 점선으로 도시되었다. 이러한 경우, 괄호 안의 번호들은 부분적인 평면 Ⅳ-Ⅳ의 소자 구조의 참조 번호를 나타낸다.
도시된 소자에서, 캐패시터(50)는 두 개의 금속화물 층(122, 124) 사이에 배치된 유전층(121)을 포함한다. 상기 금속화물 층들 중 제 1 금속화물 층(122)은 반도체 바디(100)에 대해 캐패시터 유전층(121) 아래에 배치되며, 즉 캐패시터 유전층(121)과 반도체 바디(100) 사이에 배치된다. 이러한 경우, 이러한 제 1 금속화물 층(122)은 도 49a에 도시된 바와 같이 직접, 또는 상기에 기술된 접속 영역들(33, 34) 중 적어도 하나를 통해 드리프트 제어 영역(3)에 접속된다. 이러한 경우, 제 1 금속화물 층(122)은 드리프트 제어 영역(3)과 직접 또는 간접적으로 접촉하는 반도체 바디의 앞면(101)까지 부분적으로 연장하는 금속화물 부분들을 구비한다. 이러한 경우, 앞면(101)의 방향으로 연장하는 이러한 제 1 금속화물 층(122)의 부분은 도 17 내지 19를 참조로 하여 기술된 드리프트 제어 영역(3)의 접속 콘택트(19)를 형성한다. 금속화물 층들 중 제 2 금속화물 층(124)은 캐패시터 유전체(121) 위에 배치되고 따라서 캐패시터 유전체(121)에 의해 제 1 금속화물 층(121)으로부터 유전적으로 절연된다.
캐패시터 유전체(121) 및 제 1 금속화물 층(122)은 컷아웃(cutout)(125)을 구비하며, 이를 통해 금속화물 층(124)이 반도체 바디의 앞면(101)까지 연장하여, 이것이 소스 영역(9)과의 접촉을 형성하고, 강하게 도핑된 접속 영역(17)을 통해, 바디 영역(8)과의 접촉을 형성한다. 상기 컷아웃(125) 내에서, 제 2 금속화물 층(124)은 예를 들어 산화물과 같은 절연층(127)에 의해 제 1 금속화물 층(122)으로부터 절연된다. 이러한 소자의 경우에, 제 2 금속화물 층(124)은 소자의 소스 전극(13)을 동시에 형성한다.
도 49a 및 49b에 도시된 트랜지스터는 트렌치 트랜지스터로서 구현되며, 이것의 게이트 전극(15)은 앞면(101)으로부터 진행하여 반도체 바디로 연장하는 트렌치 내에 배치된다. 이러한 소자에서, 게이트 전극(15)은 수직 방향(v)에서 드리프트 제어 영역(3) 상에 배치되고, 드리프트 제어 영역(3)은 도 49a 및 49b의 좌측 부분에 도시된 바와 같이, 부분적으로 앞면(101)까지 연장하고 접속 전극(19)에 접속된다. 예를 들어 산화층인 다른 절연층(123)은 예시적인 도면에서 반도체 바디의 앞면(101) 위에서 연장하는 게이트 전극(15)과 제 1 금속화물 층(122) 사이에 배치된다.
자세히 도시되지는 않았지만, 게이트 전극(15)은 물론, 수평 방향에서 드리프트 영역(3)으로부터 떨어져 배치될 수도 있다. 이러한 경우, 드리프트 제어 영역(3)은 자신의 전체 길이에 걸쳐 직접 또는 접속 영역(33, 34)을 통해 간접적으로 반도체 바디의 앞면(101)에 인접할 수 있다.
도 49a 및 도 49b에 도시된 구성요소를 제조하는 방법의 개별적인 단계들이 하기에 간략하게 기술되었다:
반도체 바디(100) 내의 트랜지스터 구조를 생성한 후, 즉 소스 영역(9), 바디 영역(8) 및 강하게 도핑된 접속 영역(17)을 생성한 후, 또한 드리프트 제어 영역(3)과 게이트 전극(15)을 구현하기 위한 트렌치 구조체를 생성한 후, 도전층(예를 들어, 도핑된 폴리실리콘)이 반도체 바디의 앞면(101) 위의 절연층에 도포된다. 이러한 경우, 절연층은 반도체 바디 내의 게이트 유전체(16)와 축적 유전체(4)를 형성한 것과 동일한 절연층에 의해 형성될 수 있다. 게이트 전극(15)에 대해 제공된 트렌치를 충진하는 상기 도전층은 소자의 게이트 전극(15)을 형성한다. 절연층(123)은 후속하여 도전층에 도포된다. 상기 절연층(123)과 게이트 전극(15)을 형성하는 도전층에서, 콘택트 홀이 후속하여 드리프트 제어 영역(3) 위에 생성되며, 절연층(126)은 상기 콘택트 홀의 측벽 상에 생성된다. 캐패시터의 제 1 금속화물 층(122)은 절연층(123) 상에 그리고 콘택트 홀 내로 후속하여 증착된다. 그 후에, 캐패시터 유전체(121)가 제 1 금속화물 층(122)에 도포되고 콘택트 홀들은 소스 영역들(9) 위에 생성되며, 상기 콘택트 홀들은 캐패시터 유전체(121), 절연층(123), 게이트 전극(15)을 형성하는 도전층 및 앞면(101)에 직접 도포된 절연층을 통해 연장한다. 상기 콘택트 홀들의 측벽 상에, 절연층(127)이 적어도 제 1 금속화물 층(122)의 커버되지 않은 영역 상에 생성된다. 제 2 금속화물 층(124)은 후속하여 캐패시터 유전체(121)의 위와 사전에 생성된 콘택트 홀 내에 증착된다. 이러한 경우, 캐패시터 유전체(121)의 생성은 소스 영역(9) 위의 콘택트 홀의 생성 이전에 또는 이후에 구현될 수 있다. 그러나, 콘택트 홀을 생성한 후에 캐패시터 유전 체(121)를 증착하는 경우, 캐패시터 유전체는 제 2 금속화물 층(124)의 생성 이전에 적어도 콘택트 홀의 바닥에서 다시 제거되어야 한다.
소스 영역(9)과 드리프트 제어 영역(3) 사이에 캐패시터(50)를 구현하는 다른 가능성이 도 50 내지 56을 참조로 하여 하기에 기술된다.
도 50a는 본 발명에 따른 반도체 소자의 예시적인 실시예로부터의 발췌부를 투영도로서 도시한다. 도 50b는 반도체 바디(100)의 앞면(101)의 평면도에서 소자의 캐패시터 구조를 도시한다.
이러한 소자는 도 17a에서의 소자에 따른 트렌치 MOSFET으로서 구현되며 소스 영역(9)과 드리프트 제어 영역(3) 사이의 저장 캐패시터(50)가 드리프트 제어 영역(3) 위의 반도체 바디 내에 집적된다는 사실에 의해 도 17a에 도시된 소자와는 다르다. 이러한 소자의 경우에, 캐패시터(50)는 반도체 바디(100)의 드리프트 제어 영역(3) 위의 트렌치에 배치된 제 1 캐패시터 전극(128)을 구비한다. 도시된 예시적인 실시예에서, 상기 트렌치는 축적 유전체(4)를 형성하는 유전층(4)에 의해 수평 방향에서 범위가 정해진다. 제 1 캐패시터 전극(128)은, 만약 적합하다면, 캐패시터 유전체(129)에 의해, 드리프트 제어 영역(3) 및 드리프트 제어 영역(3)에 인접하는 접속 영역(33, 34)으로부터 유전적으로 절연된다. 특히 반도체 바디의 앞면(101)의 영역 내의 강하게 도핑된 접속 영역(34)은 이러한 소자의 경우에서 제 2 캐패시터 전극을 형성한다. 상기 저장 캐패시터(50)의 가능한 최대의 저장 캐패시턴스를 획득하기 위해, 캐패시터 전극(128)은 축적 유전층(4)으로부터 떨어진 측면 상에 손가락 형태로 구현된다.
이러한 소자에서, 소스 전극은 제 1 캐패시터 전극(128)에 직접 접속될 수 있다. 또한, 소스 전극 및 게이트 전극(15)은, 도 17a를 참조로 하여 이미 기술된 방식으로, 다이오드를 통해 드리프트 제어 영역(3), 또는 자신의 접속 영역(34)으로 접속될 수 있다.
도 51은 이미 기술된 반도체 바디(100)에 집적된 캐패시터 구조의 변화의 평면도를 도시한다. 이러한 캐패시터 구조의 경우에, 제 1 캐패시터 전극(128)은 부분적으로 구불구불한 구조를 가지며, 그에 따라 인터페이스 및 제 1 캐패시터 전극(128)과 제 2 캐패시터 전극(34) 사이의 캐패시터 유전체(129)의 영역이 도 50에 따른 손가락 형태의 구조와 비교하였을 때 더 증가된다. 제 1 캐패시터 전극(128)은 예를 들어 강하게 도핑된 폴리실리콘을 포함할 수 있다.
도 52를 참조하면, 소스 영역(9)은 소스 전극(13)에 의해 제 1 캐패시터 전극(128)으로 직접 접속될 수 있다. 이러한 경우, 소스 전극(13)은 반도체 바디(100)의 수평 방향(r)에서 강하게 도핑된 바디 접속 영역(17)을 통해 소스 영역(9)으로부터 제 1 캐패시터 전극(128)까지 연장한다.
저장 캐패시터(50)의 구현에 대한 추가적인 변형이 도 53a 및 도 53b에 도시된다. 여기에서, 도 53a는 본 발명에 따른 반도체 소자의 예시적인 실시예로부터의 발췌부를 단면의 측면에서 도시하였다. 도 53b는 도 53a에 도시된 단면 Ⅵ-Ⅵ에서의 캐패시터 구조체의 영역 내의 반도체 소자를 통한 단면을 도시한다. 이러한 소자에서, 캐패시터 구조는 앞면(101)으로부터 진행하여 수직 방향(v)에서 반도체 바디로 연장하며 각각의 경우에 캐패시터 유전체에 의해 둘러싸인 영역으로부터 절연 되는 복수의 필러-형태(pillar-shaped)의 전극 부분들을 포함한다. 예시에서, 함께 제 1 캐패시터 전극(128)을 형성하는 상기 필러-형태의 전극 부분들의 일부는, 축적 유전층(4)에 인접하고 상기 축적 유전층(4)에 의해 부분적으로 반도체 바디(100)로부터 절연된다. 개별적인 전극 부분들은, 반도체 바디(100) 위에 배치되고 절연층(131)에 의해 반도체 바디(100)의 반도체 영역으로부터 절연되는 접속 전극(130)에 의해 서로 전기적으로 도전성으로 접속된다. 소스 영역(9)은 도 52를 참조로 하여 기술된 예시적인 실시예에 따라, 캐패시터 구조체 위까지 수평 방향으로 연장하는 소스 전극(13)에 의해 이러한 캐패시터 구조체에 전기적으로 연결된다.
도 54는 반도체 소자의 예시적인 실시예를 단면의 측면에서 도시하며, 여기에서 캐패시터 구조의 캐패시턴스를 증가시키기 위해, 제 2 캐패시터 전극을 형성하는 도핑된 반도체 영역(34)은 도 50 내지 53에 따른 예시적인 실시예들에서의 경우보다 더욱 깊게 반도체 바디 내로 연장한다. 도시된 예시적인 실시예에서, 강하게 도핑된 영역(34)은 반도체 바디의 수직 방향에서 바디 영역(8) 아래까지 연장한다. 이러한 소자에서, 제 1 캐패시터 전극(128)은 반도체 바디의 수직 방향(v)에서 바디 영역(8)의 아래까지 연장한다. 그러나, 드리프트 제어 영역(3)에 인접하고 제 2 캐패시터 전극을 형성하는 보다 강하게 도핑된 접속 영역(34)은, 소자의 유전체 세기를 위협하지 않도록, 축적 유전체(4)의 다른 측면 상에 배치된 드리프트 영역(2)과 너무 많이 겹쳐지지 않아야 한다. 따라서, 캐패시터 구조체의 캐패시턴스를 더 증가시키도록, 도 55에 따른 예시적인 실시예는 접속 영역(34), 바디 영역(8)의 구현을 제공하며 그에 상응하여 게이트 전극(15)이 앞면(101)으로부터 진 행하여 보다 깊게 반도체 바디로 연장하도록 제공된다. 도 54 및 도 55에 도시된 캐패시터 구조의 외형은 도 50b 및 51을 참조로 기술된 캐패시터 구조의 외형과 일치할 수 있다. 도 53b를 참조로 기술된 캐패시터 구조 또한 대안으로서 구현될 수 있다.
도 56은 본 발명에 따른 전력 반도체 소자의 예시적인 실시예를 도시하며, 이것은 도 50 내지 55를 참조로 기술되는 예시적인 실시예에서와는 달리, 반도체 바디의 드리프트 영역(2) 위에 구현되는 집적된 캐패시터 구조체를 포함한다. 도 56에 도시된 캐패시터 구조는 축적 유전층(4)에서 미러잉(mirroring)을 함으로써, 도 50 내지 도 55를 참조로 기술된 캐패시터 구조로부터 외형적으로 결합한다. 제 1 캐패시터 전극(128)은 손가락 형태, 구불구불한 형태 또는 복수의 필러들을 갖는 필러 형태로 유사하게 구현될 수 있다.
이러한 예시적인 실시예의 경우에서, 제 2 캐패시터 전극은 소스 전극(13)을 낮은 저항을 갖고 바디 영역(8)에 접속시키는 역할을 하는 강하게 도핑된 접속 영역(17)에 의해 형성된다. 상기 접속 영역(17)은 수평 방향(r)에서 캐패시터 유전체(129)에 직접 인접한다. 접속 영역(17)에 대향하는 면 상에서, 캐패시터 구조는 축적 유전체(4)에 의해 범위가 정해진다. 캐패시터는 수평 방향에서 축적 유전체(4)를 통해 캐패시터 구조체의 제 1 접속 전극(128) 위까지 연장하는 드리프트 제어 영역의 접속 전극(19)을 통해 드리프트 제어 영역(3)에 접속된다.
이미 기술된 바와 같이, 특히 도 16, 17a, 18 및 19를 참조로 하면, 다이오드는 본 발명에 따른 반도체 소자의 드리프트 제어 영역(3)과 드레인 영역(5)의 사 이 또는 드레인 전극(11)의 사이에 제공될 수 있으며, 상기 다이오드는, 축적 유전체(4)에 따른 드리프트 영역 내의 축적 채널을 제어하는 역할을 하며 소자가 온-상태에 있을 때 드리프트 제어 영역(3)에 존재하는 전하 캐리어들이 드레인 영역(5) 또는 드레인 전극(11)의 방향으로 흐르는 것을 방지한다. 도 16, 17a 및 19를 참조하면, 상기 다이오드를 서로 상보적으로 도핑되어 드리프트 제어 영역(3)과 드레인 영역(5)의 사이에, 또는 드리프트 제어 영역(3)과 드레인 전극(11) 사이에 제공된 두 개의 접속 영역들(31, 32)에 의해 반도체 바디 내에 구현하는 것이 가능하며, 상기 접속 영역들은 pn 접합을 형성하고 따라서 다이오드 기능을 제공한다. 그러나 셀 어레이, 즉 기술된 트랜지스터 구조체들로부터 복수의 동일한 트랜지스터 구조체들이 배치된 반도체 바디(100)의 영역 내에서, 상보적으로 도핑된 반도체 영역들(31, 32)을 구현하기 위해 적절한 패터닝이 요구되기 때문에, 이러한 방식으로 원하는 다이오드 기능을 구현하는 것은 복잡하다. 외부 다이오드가 제공될 때, 상기에 기술된 예시적인 실시예의 경우에, 상기 다이오드는 셀 어레이 아래에서 드리프트 제어 영역에 직접 접속된다.
도 57은 하기에서 드레인-드리프트 제어 영역 다이오드로서 지칭되는, 드레인 영역(5)과 드리프트 제어 영역(3) 사이의 다이오드가 수평 방향에서 셀 어레이로부터 떨어져 반도체 바디(100)에 접속된 본 발명에 따른 전력 반도체 소자의 예시적인 실시예를 도시한다. 도 57에서, MOSFET 구조체와 MOSFET 구조체의 드리프트 영역에 인접한 드리프트 제어 영역(3)을 갖는 셀 어레이는 도면에서 좌측에 소스 영역(9), 소스 전극(13) 및 수평 방향에서 소스 영역(9)을 밀봉하는 바디 영역(8) 의 일부분에 의해 개략적으로만 도시되었다. 소스 전극(13)에 의해 소스 영역(9)과의 접촉이 이루어지고, 드리프트 제어 영역 접속 전극(19)에 의해 드리프트 제어 영역(3)의 접속 영역(34)과의 접촉이 이루어진다. 도 57에 도시된 단면 Ⅶ-Ⅶ에서, 드리프트 제어 영역(3)을 갖는 MOSFET 구조체는 상기에서 기술된 트랜지스터 구조체들 중 임의의 하나를 구비할 수 있다. MOS 트랜지스터는 특히 평면 트랜지스터 또는 트렌치 트랜지스터로서 구현될 수 있다. MOS 트랜지스터의 게이트 전극의 도면은 도 57에서 명확성을 위해 생략되었다.
예시에서, 절연층(134)은 드리프트 제어 영역(3)과 드레인 영역(5) 사이에 배치되고, 이것은 예시에서 반도체 기판으로서 구현된다. 다이오드(43)는 반도체 바디의 앞면(101)에서 접속되고, 다이오드(43)의 캐소드은 드리프트 제어 영역 접속 콘택트(132)를 통해 드리프트 제어 영역(3)에 접속되고 다이오드(43)의 어노드은 드레인 전극(11)에 접속된다. 이러한 소자는 드리프트 제어 영역(3)과 절연층(134) 사이에 선택적으로 드리프트 제어 영역(3)보다 강하게 도핑되고 동일한 도전형인 반도체 영역(131)을 포함한다. 상기 영역(131)은 오프-상태에서의 경우에 드리프트 제어 영역(3) 내에 생성되는 역전류가 다이오드(43)로 통과하는 것을 보장하도록 한다. 이러한 양상은 보다 강하게 도핑된 영역(131)이 소자의 에지 영역에서 다이오드(43) 또는 접속 영역(132)까지 연장하도록 구현함으로써 향상될 수도 있다.
도 58은 도 57에 도시된 반도체 소자의 변형을 도시한다. 이러한 소자에서, 다이오드는 반도체 바디 내에 집적되며 드리프트 제어 영역 접속 콘택트(132) 아래 의 p-도핑된 접속 영역(133)을 포함한다. 이러한 p-형 영역(133)은 드리프트 제어 영역(3)과 함께 pn 접합을 형성하며, 상기 pn 접합은 다이오드(43)를 형성한다.
도 59는 도 58에 따른 소자의 변형을 도시한다. 이러한 소자의 경우에, 다이오드(43)는 반도체 바디의 앞면(101)을 통해 드레인 퍼텐셜로 접속된다. 이러한 경우, 드리프트 영역(2)과 동일한 도전형의 접속 영역(135)이 수평 방향에서 셀 어레이로부터 떨어져 드리프트 영역(2) 내에 제공되며, 드리프트 제어 영역 접속 전극(132)은 상기 영역에 접속된다.
선택적으로, 이러한 소자는, 드리프트 영역(2)의 아래이자 드리프트 제어 영역(3)에 인접하는 영역(131)의 레벨에서, 드리프트 영역(2)보다 강하게 도핑되고 드리프트 영역(2)과 동일한 도전형인 반도체 영역(136)을 포함한다. 오프-상태의 경우에서, 상기 반도체 영역(136)은 공간 전하 영역이 수직 방향에서 드리프트 제어 영역(3) 아래의 영역(131)과 동일한 깊이까지 확산하는 것을 제한한다. 이것은 장 세기 스파이크를 방지한다.
도 59에 따른 소자의 경우에, 드리프트 제어 영역 접속 전극(132) 및 강하게 도핑된 영역(135)은 반도체 바디(100)의 에지 영역에 배치된다. 이것은 반도체 바디의 에지 영역에서, 반도체 바디의 앞면(101) 또한 드레인 퍼텐셜에 있으며, 상기 드레인 퍼텐셜은 드리프트 영역(2)의 강하게 도핑된 접속 영역(135)을 통해 태핑 오프될 수 있다는 사실을 이용한다.
도 59에 따른 소자의 경우, 다이오드(43)를 구현하는 pn 접합은 반도체 바디의 에지(103)에 직접 연장한다. 도 60에 도시된 상기 소자의 변형의 경우에서, n- 도핑된 반도체 영역(138, 139)은 반도체 바디(100)의 에지(103)와 상기 pn 접합 사이에 존재하며, 드리프트 제어 영역 접속 전극(132)은 이와 유사하게 상기 반도체 영역과 접촉한다. pn 접합이 반도체 바디의 에지(103)까지 연장하지 않도록 하는 이러한 n-형 영역의 공급은 pn 접합의 영역에서의 누설 전류를 감소시킨다. 유전층은, 드리프트 제어 영역(3) 및 n-형 영역(138, 139)과 pn 접합을 형성하는 반도체 영역(133)과 드리프트 제어 영역(3) 사이에 존재한다. n-형 영역(138, 139)은 서로 다르게 도핑된 반도체 영역들을 포함할 수 있으며, 보다 강하게 도핑된 영역은 드리프트 제어 영역 접속 전극(132)에 인접하고 보다 약하게 도핑된 반도체 영역(138)은 하단에 위치된다.
도 61을 참조하면, 다이오드의 블로킹 능력과 소자의 장기간 안정성이 p-형 영역(133)과 드리프트 제어 영역(3) 사이에 배치된 드리프트 제어 영역(3)과 동일한 도전형의 보다 강하게 도핑된 영역(137)에 의해 향상될 수 있으며, 상기 영역은 반도체 표면의 전하들에 의해 기생 p-형 채널의 형성을 방지한다.
이미 기술된 바와 같이, 반도체 바디(100)의 에지 영역(103)에서, 앞면(101) 또한 드레인 퍼텐셜에 있다. 그러나, 수평 방향에서 에지 영역(103)으로부터 떨어져 배치된 소스 영역(9) 및 바디 영역(8)과 드리프트 제어 영역(3)의 접속 영역(34)은 소자가 동작하는 동안 소스 퍼텐셜에 있을 수 있다. 드레인 퍼텐셜과 소스 퍼텐셜 사이의 전압차를 테이크-업 하기 위해서, 도 63을 참조하면, 소위 VLD 영역들(VLD= 횡방향 도핑의 변화)(141, 142)이 셀 어레이와 반도체 바디의 에지(103) 사이의 반도체 바디의 앞면(101)의 영역에 제공될 수 있다. 상기 VLD 영역 들은 드리프트 영역(2)와 드리프트 제어 영역(3)에 대해 상보적으로 도핑된 반도체 영역이며, 이것의 도핑 농도는 에지(103)의 방향에서 셀 어레이로부터 감소한다.
p-도핑된 드리프트 영역과 p-도핑된 드리프트 제어 영역(도 62 및 63에 도시되지 않음)의 경우에서, p-형 드리프트 영역(2)과 p-형 드리프트 제어 영역(3)의 p-형 도핑은 이러한 영역들이 요구되지 않도록 VLD 영역 기능을 맡는다. 그러나, 수직 방향에서 연속적인 n-형 반도체 영역은 소자의 에지(103)에 존재해야만 한다.
에지(103)와 셀 어레이 사이의 전압차를 감소시키는 다른 변형은 소위 필드 링 구조체(143, 144)의 제공을 포함한다. 상기 필드 링 구조체는 전력 반도체 소자의 셀 어레이를 링 형태로 둘러싼다. 도 62에 따른 소자의 경우에서, 이러한 세 개의 필드 링들이 제공되며, 이들은 반도체 바디(100)의 수평 방향에서 서로로부터 떨어져 배치되며 각각의 경우 드리프트 영역(2)과 드리프트 제어 영역(3)에 대해 상보적으로 도핑된다.
도 64는 복수의 MOSFET 셀들(61, 62, 63)을 구비하는 MOSFET으로서 구현된 본 발명에 따른 소자의 부분을 통과하는 단면을 도시한다. 각각의 MOSFET 셀들(61, 62, 63)은 소스 영역(9), 바디 영역(8), 드리프트 영역(2), 바이패스 영역(17), 게이트 전극(15), 게이트 절연부(16) 및 소스 전극(13)을 구비한다. 이러한 경우, 드레인 영역(5) 및 드레인 전극(11)은 모든 MOSFET 셀들(61, 62, 63)에 의해 공유된다.
두 개의 인접하는 MOSFET 셀들(61, 62, 63) 사이에는 각각 제 1 및 제 2 접속 영역(31, 32)으로부터 형성된 다이오드(31, 32)를 통해 드레인 측 상에서 드레 인 영역(5)에 접속되는 드리프트 제어 영역(3)이 배치된다. 이때, 축적 유전체를 형성하는 유전층은 도 64의 좌측 부분에 도시된 바와 같이 적어도 제 3 접속 영역(32)까지 연장해야 하거나, 또는 도 64의 우측 부분에 도시된 바와 같이 제 3 접속 영역(32) 내로 연장할 수 있다. 또한, 유전체는 수직 방향에서 드레인 영역(5)에서만 종료하도록 제조될 수 있다(도시되지 않음).
소스 측 상에서, 드리프트 제어 영역(3)의 각각은 강하게 p-도핑된 제 4 접속 영역(34)을 통해 제 4 전극(19)에 접속된다. 이러한 경우, 저장 캐패시턴스는 외부 캐패시턴스(50)에 의해 우세하게 형성된다. 선택적으로, 제 3 접속 영역(33)은 제 4 접속 영역(34)과 드리프트 제어 영역(3) 사이에 형성될 수도 있다.
개별적인 MOSFET 셀들(61, 62, 63)을 동시에 접속시키기 위해, 소스 전극(13), 게이트 전극(15) 및 개별적인 셀의 제 4 전극(19)이 각각의 경우 상호접속된다. 전기 접속부는 바람직하게는 반도체 바디(1)의 앞면 또는 소스 면 위에 배치된 적어도 하나의 패터닝된 금속화물 층(도 64에는 도시되지 않음)에 의해 구현될 수 있다.
유전체(4)는 인접하는 드리프트 영역(2)과 드리프트 제어 영역(3) 사이에 적어도 부분적으로 배치된다. 바람직하게는, 유전체(4)는 이것이 인접하는 드리프트 영역(2)과 드리프트 제어 영역(3) 사이의 전체 영역 위를 차단하도록 형성된다. 드레인 측에서, 유전체(4)는 바람직하게는 적어도 드레인 영역(5)까지 연장한다. 그러나, 이것은 반도체 바디(1)의 드레인 측 표면까지 연장할 수도 있다.
드리프트 영역(2) 및 드리프트 제어 영역(3)은 그들이 함께 수직 방향(v)으로 연장하는 영역 내에서 동일한 도핑 프로파일을 가질 수 있으며, 이에 따라 오프-상태의 경우에 유전체(4)의 전압 부하가 낮도록 드리프트 제어 영역과 드리프트 영역 내에서 유사한 퍼텐셜 분포가 획득된다.
도 64에 따른 예시적인 실시예의 경우에, 드리프트 제어 영역(3)을 드레인 영역(5)으로 접속시키기 위한 드레인측 블로킹 pn 접합(31, 32)은 수직 방향(v)에서 드레인 영역(5) 내에 배치된다.
대안으로서, 도 65에 도시된 MOSFET의 경우에, 제 1 접속 영역(31)은 수직 방향(v)에서 드리프트 영역(2)의 영역 내에 배치되고 제 2 접속 영역(32)은 수직 방향(v)에서 드레인 영역(5)의 영역 내에 배치된다.
개별적인 셀들은 복수의 서로 다른 외형들을 가질 수 있다. 도 66, 67, 68, 69는 서로 다른 셀 외형을 갖는 소자를 통한 수평 부분을 도시한다.
도 66은 도 65에 따른 MOSFET을 통한 평면 E-E'에서 수직 방향(v)에 직교하여 연장하는 단면을 도시하며, 이것의 트랜지스터 셀들은 스트립 셀로서 구현된다. 이러한 경우에, MOSFET 셀들(61, 62)의 개별적인 영역들은 제 1 수평 방향(r)에서 단면에 스트립 형식으로 형성되고 제 2 수평 방향(r')에서 서로로부터 떨어져 배치되며, 축적 유전체(4)와 관련된 각각의 개별적인 드리프트 제어 영역(3)은 두 개의 인접하는 MOSFET 셀들(61, 62) 사이에 배치된다.
도 67은 직사각형 셀 구조를 갖는 MOSFET를 통한 단면을 도시한다. 인접하는 MOSFET 셀들(61, 62, 63) 사이에 배치되는 드리프트 제어 영역(3)은 이러한 경우에 연속적인 형태로 형성된다. 그러나 이것에 대한 대안으로서, 두 개의 인접하는 MOSFET 셀들 사이에 배치된 드리프트 제어 영역들(3)은 비연속적인 형태로 형성될 수도 있다.
도 68은 MOSFET을 통한 단면을 도시하며, 이것의 MOSFET 셀들은 단면에서 도 67의 경우와 같은 직사각형이 아닌 둥근 형태로 형성된다.
도 66에 따른 스트립-유형 레이아웃의 변형이 도 69에 도시되었다. 이렇게 단면에서 보았을 때 구부러지는 식의 셀 구조의 경우, MOSFET 셀들의 개별적인 영역들이 연장하는 형식으로 형성되지만, 특정 거리에 있는 구부러지는 모양의 스캘럽(scallope)을 갖는다.
본 발명에 따른 반도체 소자가 노멀리 오프(normally off) MOS 트랜지스터에 관련된 예시적인 실시예를 기초로 하여 상기에서 기술되었다. 상기 트랜지스터들은 만약 바디 영역(8) 내에서 역채널을 형성하기에 충분한 구동 퍼텐셜이 게이트 전극(15)에 존재하지 않는다면 턴 오프된다. 상기 노멀리 오프 트랜지스터들은 게이트 유전체(16)에 따른 바디 영역(8) 내의 역채널의 형성을 발생시키는 적절한 구동 퍼텐셜이 게이트 전극(15)에 존재할 때에만 턴 온 된다. 그러나, 드리프트 영역에 인접하는 드리프트 제어 영역(3)의 공급과 드리프트 영역과 드리프트 제어 영역 사이의 축적 유전체의 공급은 노멀리 오프 MOS 트랜지스터로 제한되지는 않는다.
도 70을 참조하면, 이러한 컨셉은 노멀리 온(normally on) 트랜지스터(공핍-모드 트랜지스터)에도 적용될 수 있다. 도 70의 참조 번호(140)는 노멀리 온 트랜지스터의 트랜지스터 셀들이 집적된 반도체 바디(100) 내의 반도체 영역을 나타낸다. 상기 트랜지스터 셀들은 트렌치 트랜지스터 셀들로서 구현되며 각각이 앞면(101)으로부터 진행하여 수직 방향(v)에서 반도체 바디로 연장하고 게이트 유전체(145)에 의해 반도체 바디로부터 절연되는 게이트 전극(144)을 구비한다. 도 70에 도시된 공핍-모드 트랜지스터는 n-도전형 트랜지스터로서 구현되고 n-도핑된 소스 영역(142), p-도핑된 바디 영역(141) 및 드리프트 영역(146)을 구비한다. 이러한 경우, 바디 영역(141)은 소스 영역(142)과 드리프트 영역(146) 사이에 배치되고, 소스 영역(142)과 동일한 도전형이지만 보다 약하게 도핑되는 얇은 채널 영역(148)은 게이트 유전체(145)를 따라 바디 영역(141) 내에 구현된다. 게이트 유전체(145)에 따른 상기 채널 영역(148)은 게이트 전극(144)이 구동되지 않을 때에도 소스 영역(142)과 드리프트 영역(146) 사이의 도전성 접속을 가능케 한다. 오프-상태에서 이러한 소자의 구동을 위해, 전하 캐리어가 공핍된 채널 영역(148)을 발생시키는 적절한 구동 퍼텐셜이 게이트 전극(144)에 인가되어야 한다. n-도전형 트랜지스터의 경우에, 상기 퍼텐셜은 소스 영역(142)의 퍼텐셜에 대해 네거티브 퍼텐셜이다.
드리프트 제어 영역(3)은 반도체 바디(100)의 수평 방향(r)에서 드리프트 영역(146)에 인접하게 제공되며, 상기 드리프트 제어 영역은 축적 유전체(4)에 의해 드리프트 영역(146)으로부터 유전적으로 절연된다. 드리프트 제어 영역(3)은 상기의 설명에 따라 구현되며 상기에서 기술된 접속 가능성 중 하나를 사용하여 드레인 영역(5)에 접속될 수 있다. 상세하게 도시되지는 않았지만, 드리프트 제어 영역(3)은 공핍-모드 트랜지스터의 소스 전극(147)에 더 접속될 수 있다.
도 70에 도시된 소자의 경우에서, 노멀리 오프 트랜지스터의 트랜지스터 셀 들은 또한 공핍-모드 트랜지스터로서 동일한 반도체 바디(100) 내에 구현된다. 상기 노멀리 오프 트랜지스터의 트랜지스터 구조는 이미 설명된 바 있는 노멀리 오프 트랜지스터의 트랜지스터 구조들 중 하나와 일치할 수 있다. 도 70에 도시된 노멀리 오프 트랜지스터는 자신의 게이트 전극이 드리프트 제어 영역(3) 위에서 드리프트 제어 영역(3)과 동일한 트렌치 내에 배치되도록 구현된다.
노멀리 오프 트랜지스터의 드리프트 영역(2), 노멀리 온 트랜지스터의 드리프트 영역(146) 및 드리프트 제어 영역(3)의 도핑 타입과 관련하여 임의의 원하는 조합이 고려될 수 있다. 노멀리 오프 트랜지스터의 드리프트 영역(2)과 노멀리 온 트랜지스터의 드리프트 영역(146)은 드리프트 제어 영역(3)의 도핑 유형과 무관하게 p-도핑되거나 또는 n-도핑될 수 있다. 이에 상응하여 드리프트 제어 영역(3)은 드리프트 영역(2, 146)의 도핑과 무관하게 p-도핑되거나 또는 n-도핑될 수 있다. 이와 같이, 드리프트 영역(146)은 n-도전형 공핍-모드 트랜지스터를 구현하기 위해 p-도핑되거나 또는 n-도핑될 수 있다. 드리프트 영역(146)이 p-형 도핑된 경우에, 도시된 예시에서 드리프트 영역(146)과 바디 영역(141) 사이에 n-도핑된 반도체 영역(149)이 제공되며, 상기 반도체 영역은 전하 캐리어를 수평 방향(r)에서 채널 영역(148)으로부터 축적 유전체(4)까지 흐르도록 할 수 있다. 도 70에 도시된 바와 같은 드리프트 제어 영역(3)의 약하게 p-도핑된 접속 영역(33)은 만약 드리프트 제어 영역(3)이 p-도핑된다면 생략될 수도 있다.
이미 기술된 바와 같이, 본 발명에 따른 반도체 소자는 예를 들어 동일한 유형의 반도체 구조인 복수의 소자 구조체들을 갖는 셀 형식으로 구현될 수 있다. 도 71을 참조하면, 소자의 셀 어레이는 개별적인 트랜지스터 셀들, 예로서 트랜지스터 셀(160)과의 접촉이 개별적으로 이루어질 수 있도록, 즉 나머지 트랜지스터 셀들과 무관하게 접촉이 이루어질 수 있도록 변형될 수 있다. 이러한 경우, 다른 트랜지스터 셀들의 게이트 전극(15)과 소스 전극(13)과는 무관하게, 상기 트랜지스터 셀(160)의 소스 전극(166)과 선택적으로 상기 트랜지스터 셀(160)의 게이트 전극(163)과의 접촉이 이루어질 수 있다. 이러한 예에서, 드레인 전극(11)은 모든 트랜지스터 셀들에 의해 공유된다.
이렇게 개별적인 접촉이 이루어질 수 있는 트랜지스터 셀(160)은 예로서 알려진 방식으로 소자를 통과하는 전류의 측정에 활용될 수 있다. 하기에서 측정 셀(measuring cell)이라 지칭될 이러한 셀은, 소자가 동작하는 동안 나머지 트랜지스터 셀들과 동일한 동작 포인트에서 동작되어, 이러한 측정 셀을 통과하는 전류가 판단된다. 복수의 이러한 측정 셀들이 동시에 접속도리 수 있다. 측정 셀 또는 동시에 접속된 복수의 측정 셀들을 통과하는 전류는 하기에서 로드 셀들이라 지칭되는 나머지 트랜지스터 셀들을 통과하는 전류의 흐름에 비례한다. 이때, 측정 전류와 로드 전류의 비례 계수는 측정 셀들과 로드 셀들의 개수 사이의 비율과 일치한다.
도시된 측정 셀은 노멀리 오프 트랜지스터 셀로서 구현되고, 소스 영역(161), 드리프트 영역(167) 및 소스 영역(161)과 드리프트 영역(167) 사이에 배치되고 소스 영역(161)에 대해 상보적으로 도핑된 바디 영역(162)을 구비한다. 게이트 유전체(164)에 의해 소자의 반도체 영역으로부터 절연된 게이트 전극(163)은 소스 영역(161)과 드리프트 영역(167) 사이의 바디 영역(162) 내의 역채널을 제어하는 역할을 한다. 측정 셀은 추가적으로 축적 유전체(172)에 의해 드리프트 영역(167)으로부터 분리되는 드리프트 제어 영역(171)을 구비한다. 상기 드리프트 제어 영역(171)은 이미 설명된 방식으로 드레인 영역(5)와 소스 영역(161)에 접속될 수 있으며, 만약 적합하다면, 게이트 전극(163)에도 접속될 수 있다. 그러나, 상기 드리프트 제어 영역(171)과 트랜지스터 구조체의 나머지 소자 영역 사이의 접속은 도 71에서 자세하게 도시되지 않았다.
로드 셀들로부터 측정 셀을 분리하기 위해, 중간 영역(173)은 측정 셀의 드리프트 제어 영역(171)과 인접하는 로드 셀의 드리프트 제어 영역(3) 사이에 제공될 수 있다. 상기 중간 영역은 특히 "데드(dead)" 즉 소스 영역과 소스 금속화물을 구비하지 않으며, 게이트도 구비하지 않을 수 있는 트랜지스터 셀일 수 있다. 그러나 이러한 중간 영역은 만약 측정 셀이 드리프트 제어 영역에 의해 완전히 둘러싸인다면 생략될 수 있다.
도 72는 본 발명에 따른 전력 반도체 소자를 도시하며, 여기에서 온도 센서가 예를 들어 노멀리 오프 트랜지스터 셀인 두 개의 트랜지스터 셀들 사이에 집적된다. 온도 센서는 p-형 이미터(181, 182), n-형 베이스(183) 및 n-형 이미터(184)를 갖는 다이오드로서 구현된다. 이러한 소자 영역은 반도체 바디(100)의 수직 방향(v)에서 서로 인접하여 배치된다. 도시된 예시에서, p-형 이미터는 접속 전극(185)이 접속되는 강하게 p-도핑된 영역과, 선택적으로는 n-형 베이스(183)의 방향에서 강하게 도핑된 영역에 인접하는 보다 약하게 p-도핑된 영역(182)을 포함한 다. 전압은 n-형 이미터(184)가 접속되는 후면 드레인 전극(11)을 통해 센서로 공급된다. 온도 신호는 접속 전극(185)에서의 측정 전류로서 탭핑 오프된다. 이것은 역방향에서 다이오드를 통해 흐르는 역전류가 온도에 의존한다는 사실을 사용한다.
본 발명에 따른 전력 반도체 소자의 예시적인 실시예로부터의 발췌부를 도시한 도 73을 참조하면, 온도 센서는 수평 방향에서 반도체 바디 내에 집적될 수도 있다. 이러한 경우, 온도 센서의 소자 영역(181-184)은 수평 방향(r)에서 서로 인접하게 배치된다.
본 발명에 따른 반도체 소자에서 가능한 다양한 에지 구조가 도 74 내지 85를 참조로 하여 하기에서 기술된다. 이러한 에지 구조체는, 원리적으로 알려진 방식으로, 반도체 칩의 에지 영역에서 또는 셀 어레이의 에지 영역에서 반도체 소자의 충분한 유전체 세기를 획득하는 역할을 한다.
도 74는 제 1 실시예에 따른 에지 구조를 갖는 본 발명에 따른 전력 반도체 소자의 예를 도시한다. 소자는 예시에서 트랜지스터로서 구현되는 소자의 드레인 영역을 형성하는 반도체 기판(5)을 포함한다. 예를 들어 에피택셜 층인 반도체 층이 상기 반도체 기판 상에 도포되고, 액티브 소자 구조체, 즉 트랜지스터 구조 및 드리프트 제어 영역(3)이 상기 층에 구현된다. 이러한 소자의 에지 구조는 기판(5) 상에 배치된 반도체 층이 앞면(101)으로부터 진행하여 반도체 바디 또는 셀 어레이의 에지 영역에서 반도체 기판까지 에칭 백된다는 사실에 의해 구현된다. 패시베이션 층(191)은 에칭 후에 존재하는 커버되지 않은 에지에 도포되며, 상기 패시베이션 층은 앞면(101)으로부터 반도체 기판(5) 아래까지 연장한다. 이러한 경우, 에지 를 생성하기 위한 에칭은 셀 어레이 내의 드리프트 제어 영역(3)에 상응하는 소자 구조체의 영역에 구현된다. 상기 소자 구조체는 도 74에서 참조 번호(192)에 의해 지정된다. 예에서 게이트 전극과 소스 영역을 구비하지 않은 트랜지스터 구조인 비활성 트랜지스터 구조체(190)는, 상기 반도체 구조체(192)와 제 1 활성 드리프트 제어 영역, 즉 에지로부터 진행하는 제 1 활성 트랜지스터 셀의 드리프트 제어 영역 사이에 존재한다.
도시된 구성요소의 경우에, 드리프트 제어 영역(3)은 제조 프로세스 동안 트렌치가 충진될 때까지 축적 유전체(4)에 의해 경계지어진 트렌치 내에 연속적으로 에피택셜 증착되는 복수의 반도체 층들을 포함한다. 이들 층들은 p-도핑되지만, 약하게 n-도핑될 수도 있으며, 이러한 경우 도핑의 유형에 의해 목표된 방식으로 표면에서의 전기장의 프로파일을 변형할 수 있다.
도 75는 도 74의 소자에 대해 변형된 소자를 도시한다. 이러한 소자의 경우, 드리프트 제어 영역(3)은 유사하게 복수층 방식으로 구현되며, 예시에서 개별적인 층들은 수평 방향에서 서로에 대해 독점적으로 인접하게 배치된다. 이러한 구조는, 각각의 경우 축적 유전체(4)에 의해 경계 지어진 트렌치로 반도체 층의 증착을 한 후, 증착된 층이 트렌치의 바닥에서 이방성으로 에칭 백 된다는 사실에 의해 획득된다.
도 76은 에지 구조를 갖는 본 발명에 따른 전력 반도체 소자의 다른 예시적인 실시예를 도시한다. 이러한 소자에서, 드리프트 영역(2)은 반도체 바디의 수평 방향(r)에서 서로 다르게 도핑된 반도체 층들, 즉 축적 유전체(4)에 인접하는 보다 약하게 도핑된 반도체 층(301)과 보다 약하게 도핑된 반도체 층(301)에 인접하는 보다 강하게 도핑된 반도체 층(302)을 구비한다. 상응하는 방식으로, 드리프트 제어 영역(3)은 축적 유전체(4)에 인접하는 보다 약하게 도핑된 반도체 층(303)과 보다 약하게 도핑된 반도체 층(3030에 인접하는 보다 강하게 도핑된 반도체 층(304)을 구비한다. 소자가 오프-상태에서 구동될 때, 이러한 축적 유전체(4)에 인접하며 보다 약하게 도핑된 반도체 층들(301, 303)은 축적 유전체(4)에서의 전압 브레이크다운을 방지한다. 도 76에 도시된 반도체 소자의 경우에, 약하게 도핑된 반도체 영역(303)을 갖는 드리프트 제어 영역의 부분은 수평 방향에서 비활성 트랜지스터 셀(190)과 패시베이션 층(191) 사이에 배치된다.
도 77은 도 76에 따른 소자의 변형을 도시한다. 이러한 소자에서, 패시베이션 층(191)은 비활성 패시베이션 층(190)에 직접 도포되며, 이러한 경우 셀 어레이에서 축적 유전체(4)에 상응하는 유전층(305)은 패시베이션 층과 상기 트랜지스터 셀 사이에 배치될 수 있다.
도 78은 에지 구조를 갖는 본 발명에 따른 반도체 소자의 다른 예시적인 실시예를 도시한다. 이러한 소자에서, 드리프트 제어 영역(3)은 p-도핑된다. p-도핑된 반도체 부분은 비활성 트랜지스터 셀(190)과 패시베이션 층(191) 사이에 상응하여 존재하고, 상기 반도체 부분은 에지 영역 내의 드리프트 제어 영역 구조의 부분적 에칭에 의해 생성된다.
도 74 내지 78을 참조로 상기에서 기술된 에지 구조는 반도체 기판(5)까지 에칭 백 되는 에피택셜 층을 필요로 한다. 도 79를 참조하면, 이러한 에피택셜 층 의 에칭 백은 생략될 수 있다. 도 79에 도시된 소자의 경우에서, 에지 단부는 반도체 바디의 앞면(101) 아래에 수평 방향에서 서로로부터 떨어져 배치된 필드 링들(193)에 의해 형성된다. 이러한 필드 링들은 에피택셜 층의 기본 도핑(이 경우에는 n-형 도핑)에 상보적으로 도핑된다. 선택적으로 필드 전극들(195)에 의해 필드 링들과의 접촉이 이루어질 수 있다. 상기 필드 전극들 또는 필드 플레이트들(195)은 절연층에 의해 에피택셜 층의 기본적으로 도핑된 영역들로부터 절연된다.
필드 링들 대신에, 도 80을 참조하면, 반도체 바디의 에지 영역에서 VLD 영역(196)을 제공하는 것이 가능하다.
도 81을 참조하면, 에피택셜 층의 기본 도핑에 대해 상보적으로 도핑된, 불균일하게 도핑된 반도체 영역(197)을 에지 영역 내에 제공하는 것이 가능하다. 필드 플레이트들(199)은 반도체 영역(197) 위에 존재하며, 상기 필드 플레이트들은 한편으로는 에피택셜 층의 기본적으로 도핑된 부분 상에 접속되고 다른 한편으로는 기본적 도핑에 대해 상보적으로 도핑된 반도체 영역(197)에 접속된다.
도 82는 p-도핑된 에피택셜 층을 갖는, 따라서 p-도핑된 드리프트 영역(2)을 갖는 n-도전형 반도체 소자에서의 에지 단부를 도시한다. 이러한 소자에서, 에지 구조는 반도체 바디(100)의 에지에서 n-도핑된 반도체 영역(115)을 포함한다. 도 83을 참조하면, 상기 n-도핑된 반도체 영역(115)은 필드 플레이트 구조(199)와 결합될 수 있으며, 필드 플레이트들(199) 중 하나는 n-형 영역(115)에 접속되고 필드 플레이트들(199) 중 다른 것들은 에피택셜 층의 기본적으로 도핑된 부분에 접속된다. 이러한 다른 필드 플레이트들은 에피택셜 층과 동일한 도전형의 접속 영 역(116)을 통해 기본적으로 도핑된 부분에 접속될 수 있다.
도 84에 도시된 에지 구조의 다른 실시예에서, 두 개의 VLD 영역들(117, 118)이 존재하며, 이들 중 하나(117)는 에지의 방향에서 셀 어레이의 방향으로부터 연장하고 다른 하나(118)는 셀 어레이의 방향에서 에지의 방향으로부터 연장한다. 이때 "연장 방향"은 각각의 VLD 영역의 도핑이 감소하는 방향을 나타낸다.
도 85를 참조하면, p-도핑된 에피택셜 층의 경우에, n-도핑된 에지 영역(1150은 p-형 에피택셜 층의 에지 영역 내의 반도체 바디의 앞면(101) 아래에 배치된 n-도핑된 필드 링들(119)과 결합될 수 있다.
본 발명이 MOSFET으로 제한되는 것은 아니며, 오히려 임의의 전력 반도체 소자, 특히 단극 전력 반도체 소자에 적용될 수 있다. 하기에서 기술되는 도면들은 본 발명에 따른 원리를 쇼트키 다이오드에 적용하는 것을 도시한다.
도 86은 약하게 n-도핑된 드리프트 영역(2)과 접촉을 이루고 이것과 쇼트키 접합(60)을 형성하는 금속 어노드(13)를 구비한 쇼트키 다이오드를 도시한다. 강하게 n-도핑된 접속 영역(5)은 쇼트키 접합(60)으로부터 멀리 있는 드리프트 영역(2)의 측면 상에 배치되고, 캐소드 전극(11)은 상기 접속 영역과 접촉한다.
약하게 n-도핑된, 단결정질 드리프트 제어 영역(3)은 드리프트 영역(2)에 인접하게 제공되며, 유전층(4)에 의해 드리프트 영역으로부터 분리된다. 도 86에 따른 소자의 경우에, 드리프트 제어 영역(3)보다 강하게 도핑된 접속 영역(31)은 드리프트 제어 영역(3)에 인접하며 드리프트 제어 영역(3)을 캐소드 측의 제 2 전극(12)에 전기적으로 접속시킨다.
일 바람직한 실시예에 따르면, 드리프트 영역(2) 및 드리프트 제어 영역(3)은 수직 방향(v)에서 동일한 영역에 걸쳐 연장하고 바람직하게는 수직 방향(v)에서 동일한 도핑 프로파일을 갖는다. 유사하게, 접속 영역(5)과 제 1 접속 영역(31)은 수직 방향(v)에서 동일한 영역에 걸쳐 연장하고 바람직하게는 수직 방향(v)에서 동일한 도핑 프로파일을 갖는다.
캐소드 전극(11) 및 제 2 전극(12)은 서로로부터 전기적으로 절연된다.
포워드 방향에서의 동작 중에, 도 86에 따른 쇼트키 다이오드는 어노드 전극(13)과 캐소드 전극(11) 사이에 다이오드 전류 ID를 가지며, 이것은 만약 캐소드 전극(11) 및 제 2 전극(12)이 단락되었을 때 동일한 소자의 다이오드 전류 ID보다 뚜렷하게 높다. 캐소드 전극(11)이 제 2 전극(12)과 함께 단락되는 후자의 경우는, 축적 유전체(4)와 별개로, 종래의 쇼트키 다이오드가 드리프트 제어 영역 없이 구동되는 경우에 상응한다.
도 86에 따른 본 발명에 따른 쇼트키 다이오드의 동작에 있어서, 드리프트 제어 영역(3)은 바람직하게는 높은 저항을 갖는 캐소드 측 상의 접속 영역(5)에 접속되어 드리프트 영역(2) 내에서 축적 유전체에 따른 축적 채널의 형성을 이끄는 전기 퍼텐셜 프로파일이 드리프트 제어 영역 내에 확립될 수 있도록 해야 한다.
도 87 및 88은 각각 다이오드 전류 ID를 다이오드 전압 UD의 함수로서 직선과 지수 그래프로 도시한 것이다. 여기에서, 특성 곡선(51)은 도 86에 따른 본 발명의 다이오드의 전류-전압 특성 곡선을 나타내고, 제 2 전극(12)은 높은 저항을 갖고 캐소드 전극(11)에 접속된다. 캐소드 전극(11)과 제 2 전극(12)이 단락된 경우에 있어서 동일한 다이오드의 전류-전압 특성 곡성(52)이 특성 곡선(51)과 비교하여 도시되었다.
동작 포인트(53)는 종래의 쇼트키 다이오드에 드리프트 제어 영역 및 유전체가 없고, 드리프트 영역이 도 86에 따른 쇼트키 다이오드의 유전체(4)와 드리프트 제어 영역(3)의 영역 위에서 수평 방향으로 연장하며 따라서 도 86에 따른 쇼트키 다이오드의 드리프트 영역(2) - 고정 상태 전류를 전달함 - 보다 넓은 단면을 갖는 조건을 도시한다.
동작 포인트(53)는 종래의 쇼트키 다이오드의 특성 곡선(52) 상에 매우 우수하게 근사하여 위치한다. 이것은 동일한 폭을 갖는 종래의 쇼트키 다이오드의 특성을 갖는 쇼트키 다이오드가 캐소드 전극(11)과 제 2 전극(12) 사이의 단락의 결과로서 발생한다는 사실로부터 명백하다. 추가적으로 존재하는 유전체(4)의 결과로서 발생하는 특성 곡선(52)으로부터의 동작 포인트(53)의 편차는 유전체(4)의 작은 길이에 의해 무시될 수 있다.
특성 곡선(51, 52)의 프로파일이 크게 다른 이유는 본 발명에 따른 쇼트키 다이오드의 드리프트 영역(2) 내의 동질이 아닌, 채널과 같은 전자 분포 때문이며, 이것은 드리프트 제어 영역(3)과 접속 영역(5)의 고저항 캐소드성 연결에 의해 발생한다.
도 89는 캐소드 전극(11)과 어노드 전극(13) 사이에 존재하는 5V의 레벨을 갖는 전압의 경우에서의 전자 분포를 도시한다. 이것은 대략 1017전자/cm3의 전자 밀도만큼 증가된 전자 농도를 갖는 영역은 드리프트 제어 영역(3)과 대향하는 드리프트 영역(2)의 측면 상에 형성된다는 사실로부터 명백하다. 이것은 드리프트 제어 영역(3)과 접속 영역(5)의 고저항 연결 때문에 확립된 축적 유전체(4) 내의 전기장에 의한 것이다.
드리프트 제어 영역(3)을 접속 영역(5)으로 연결하는 높은 접속 저항은, 쇼트키 다이오드가 오프-상태에 있을 때, 캐소드 전극(11)으로의 상당한 전압 강하 없이 고온의 누설 전류를 캐소드 전극 부근의 접속 영역(5)의 영역으로부터 소산시키기에 충분히 낮아야 한다. 다른 한편으로는, 쇼트키 다이오드가 순방향 바이어스되었을 때 축적을 가능케 하도록, 접속 저항은 전극 부근의 접속 영역(5)의 영역에서의 벌크 저항보다 뚜렷하게 높아야 한다. 쇼트키 다이오드가 600V의 역전압 세기를 가질 때, 접속 영역(5)과 드리프트 제어 영역(3) 사이의 캐소드성 접속 저항에 대한 적당한 값은 1 내지 104Ω·㎠의 범위 내에 있다. 이러한 접속 저항이 구현될 수 있는 다양한 가능성이 도 90 내지 96에서 도시되었다.
도 90에 따른 쇼트키 다이오드의 경우에, 약하게 p-도핑된 제 1 접속 영역(31)이 이러한 목적을 위해 제공되고, 상기 접속 영역은 드리프트 제어 영역(3)을 캐소드 전극(11)과 강하게 n-도핑된 접속 영역(5)을 통해 캐소드 측의 드리프트 영역(2)에 접속시킨다.
도 91에 따른 쇼트키 다이오드는 도 90에 따른 쇼트키 다이오드와 동일한 구 성을 갖되, 제 1 접속 영역(31)이 약하게 p-도핑되는 방식으로 형성되지 않고 오히려 진성으로, 즉 드리프트 제어 영역(3)보다 약하게 n-도핑된 반도체 영역 또는 도핑되지 않은 반도체 영역으로서 형성된다는 차이를 갖는다.
도 92를 참조하면, 캐소드 전극(11)의 중간 영역을 사용하여 드리프트 제어 영역(3)을 드리프트 영역(2)에 연결하는 것이 필요치 않다. 대신, 예로서, 제 1 접속 영역(31)이 강하게 캐소드 전극(11)을 바이패싱하여 도핑된 접속 영역(5)을 통해 드리프트 영역(2)에 연결될 수 있다. 본 발명의 이러한 실시예에 따르면, 이러한 경우에서의 제 1 접속 영역(310은 강하게 도핑된 접속 영역(5)고 직접 접촉한다. 이것을 가능케 하도록, 유전체(4)가 적어도 부분적으로 반도체 바디(1)의 캐소드성 표면으로부터 이격된다. 그러나, 유전체(4)는 드리프트 영역(2)과 드리프트 제어 영역(3) 사이를 직접 접속시키는 방식으로 형성되어야 한다.
도 93에 따른 예시적인 실시예는 드리프트 제어 영역(3)과 강하게 도핑된 접속 영역(5)과의 직접적인 접촉을 제공한다. 이를 위해, 유전체(4)는, 적어도 부분적으로, 반도체 바디(1)의 캐소드성 표면까지 연장하지 않는다. 유전체(4)와 반도체 바디(1)의 캐소드성 표면 사이의 이러한 영역에서, 드리프트 제어 영역(3)의 일부분(56)은 강하게 도핑된 접속 영역(5)까지 연장하고 이와 접촉한다. 드리프트 제어 영역(3)과 드리프트 영역(2) 사이의 전기적 연결 저항은 특히 이러한 확산부(56)의 외형적 길이에 의해 확립될 수 있다.
그러나, 드리프트 제어 영역(3)의 일부분(56) 대신, 드리프트 제어 영역(3)을 접속 영역(5)에 전기적으로 접속시키는 일부 다른 전기적 저항성 재료가 사용될 수 있다.
도 94에 따른 예시적인 실시예의 경우에, 드리프트 제어 영역(3)과 접속 영역(5) 간의 캐소드성 연결은 캐소드 측 상의 반도체 바디(1)에 인가되는 층형 저항(55)에 의해 구현된다. 이러한 경우, 저항(55)은 강하게 n-도핑된 제 1 접속 영역(31) 및 강하게 도핑된 접속 영역(5) 모두와 접촉한다.
도 95에 따른 예시적인 실시예에서, 유전체(4)는 또한 수평 방향에서 드리프트 제어 영역(3)의 아래까지 연장하는 캐소드 전극(11)과 드리프트 제어 영역(3)의 캐소드성 단부 사이에서 부분적으로 연장한다.
드리프트 제어 영역(3)과 캐소드 전극(11) 사이의 영역에서, 유전체(4)는 저항성 재료로 충진된 하나 이상의 컷아웃(57)을 구비한다. 드리프트 제어 영역(3)과 접속 영역(5) 사이의 연결 저항은 컷아웃(57)의 개수와 크기에 의존하여, 그리고 삽입된 저항성 재료의 저항도에 의존하여 목적하는 방식으로 확립될 수 있다. 특히, n-도핑되거나, p-도핑되거나 또는 진성인 반도체 재료가 저항성 재료로서 적합하다.
도 96에 따른 예시적인 실시예는 특별한 특성을 도시한다. 이 경우에서, 드리프트 제어 영역(3)은 p-도핑된 접속 영역(33)을 통해 어노드 측 상의 쇼트키 접합(60)의 금속(13)에 접속된다. 이러한 약하게 p-도핑된 제 3 접속 영역(33)을 통해, 어노드 전하 캐리어 주입이, 고저항의 드리프트 제어 영역(3)과 드리프트 영역(2)의 캐소드성 접속에 의해 발생한다.
약하게 p-도핑된 제 3 접속 영역(33)은 필드-차폐 형태로, 병합된 핀 쇼트키 다이오드의 상응하는 p-도핑된 영역과 유사한 방식으로의 역할을 하며, 따라서 쇼트키 접합(60)에서의 전기장 세기를 감소시킨다. 그러나, 드리프트 제어 영역(3)의 영역 내에서 뚜렷한 전류 흐름이 존재하지 않기 때문에, 병합된 핀 쇼트키 다이오드의 경우에서 바람직하지 않은 주입 양상이 발생하지 않으며, 결과적으로, 드리프트 제어 영역(3)으로부터 주입된 전하 캐리어들의 공핍의 결과로서의 바람직하지 않은 턴-오프 손실의 증가도 발생하지 않는다.
도 96에 따른 예시적인 실시예에서, 드리프트 영역(2) 및 드리프트 제어 영역(3)은 상징적으로 도시된 저항(55)에 의해 캐소드 측에 전기적으로 접속된다. 이러한 저항은 원리적으로, 임의의 원하는 방식으로 구현된다. 그러나, 전기적 연결은 특히 도 89 내지 95 및 97 내지 100에 도시된 예시적인 실시예에 따라 구현될 수 있다.
도 97은 드리프트 제어 영역(3)으로부터 접속 영역(5)으로의 저항성 연결이, 캐소드 전극(11)이 부분적으로 부분(11')에서 드리프트 제어 영역(3)과 겹쳐진다는 사실에 의해 구현되는 실시예를 도시한다. 여기에서, 접촉 저항의 값은 접촉 영역(11')의 폭에 의해 설정될 수 있다.
드리프트 제어 영역(3)과 접속 영역(5) 사이에서 다양한 방식으로 구현될 수 있는 비반응성 저항은 아래의 도면을 참조로 기술된 바와 같이 터널 유전체, 특히 터널 산화물이 의해 대체될 수 있다.
도 98에 따른 쇼트키 다이오드에서, 접속 전극(11)은 드리프트 제어 영역(3)과 드리프트 영역(2)의 영역을 완전히 커버하며, 드리프트 제어 영역(3)은 선택적 인 강하게 도핑된 접속 영역(31)과 터널 유전체(4')를 통해 접속 전극(11)에 접속된다. 드리프트 제어 영역(3)은 선택적으로 제 3 접속 영역(33)을 통해 어노드 전극(13)에 접속된다.
도 99에 따른 소자는 병합된 핀 쇼트키 다이오드로서 구현되며 드리프트 영역(2) 내에 부분적으로 어노드 전극(13)과 인접하는 p-도핑된 주입 영역(33')을 구비한다. 이때, 도 99에 도시된 바와 같이, 주입 영역(33')은 유전체(4)에 인접할 수 있거나 또는 유전체(4)로부터 횡방향으로 이격될 수 있다. 후자의 변형(도시되지 않음)은 드리프트 영역(2)과 유전체(4) 사이의 경계에 형성된 축적 채널로의 쇼트키 접합(60)의 연결을 활성화한다.
도 100에 따른 소자는, 유전체(4)가 캐소드 전극(11)까지 연장하지 않는다는 점에서, 그리고 접속 영역(5)이 터널 유전체(4')의 아래까지 연장하여 드리프트 제어 영역(3)이 강하게 도핑된 접속 영역(31)과 터널 유전체(4')를 통해 접속 영역(5)으로 접속된다는 사실에 의해 도 98에 따른 소자와는 다르다.
도 101은 MOSFET으로서 구현된 본 발명에 따른 전력 반도체 소자의 다른 예시적인 실시예를 도시한다. 이러한 소자의 경우에, 게이트 전극(15) 및 드리프트 제어 영역(3)은 반도체 바디(1)의 수직 방향에서 서로 인접하게 배치되고, 게이트 전극(15)은 드리프트 제어 영역(3)에 직접 인접한다. 이러한 소자에서, 게이트 전극(15)은 두 개의 부분들로 구성되고, 반도체 바디(1)의 앞면 위에 배치되며 절연층(72)에 의해 소스 전극(13)으로부터 절연되는 접속 전극(151)을 포함한다. p-도핑된 반도체 부분(152)은 수직 방향에서 상기 접속 전극(151)에 인접하며, 상기 반 도체 부분은 반도체 바디(1)의 수평 방향에서 바디 영역(8)에 인접하게 배치되고 게이트 유전체(16)에 의해 바디 영역(8)으로부터 분리된다. 상기 반도체 영역(152)은 게이트 전극의 실질적인 기능을 충족하고, 적합한 구동 퍼텐셜이 인가되었을 때, 게이트 유전체(16)를 따라서 바소스 영역(9)과 바디 영역(8) 내의 드리프트 영역(2) 사이의 도전성 채널을 형성하는 역할을 한다.
게이트 전극(15)의 반도체 영역(152)은 도 101에 도시된 n-도전형 MOSFET의 경우에서 p-도핑된다. 상기 반도체 영역(152)에 직접 인접하는 드리프트 제어 영역(3)은 n-도핑되거나 또는 p-도핑되고, 상기 드리프트 제어 영역의 도핑 농도는 반도체 영역(152)의 도핑 농도보다 낮다. 드리프트 제어 영역의 도핑은 예를 들어 1·1014cm-3의 영역 내에 존재하며 드리프트 영역(2)의 도핑 농도와 일치할 수 있다. 이러한 경우, 반도체 영역(152)의 도핑 농도는 바디 영역(8)의 도핑 농도와 일치할 수 있다.
도 101에 도시된 n-MOSFET은 만약 드레인 영역(5)과 소스 영역(9) 사이에 포지티브 전압이 존재할 경우, 그리고 만약 소스 영역(9) 및 바디 영역(8)의 퍼텐셜보다 높은 구동 퍼텐셜이 게이트 전극(15)에 존재할 경우 턴온된다. 이러한 게이트 전극(15)의 포지티브 구동 퍼텐셜은 소스 영역(9)과 드리프트 영역(2) 사이의 바디 영역(8)에서의 역채널의 형성을 이끈다. 소자가 온-상태에서 구동될 때, 드리프트 제어 영역(3)은 대략 게이트 전극(15)의 퍼텐셜에 위치하며, 이것은 드리프트 영역(2) 내에서 축적 유전체(4)에 따른 축적 채널의 형성을 발생시킨다. 소자가 완전 히 온-상태에서 구동될 때, 드레인 영역(5)의 퍼텐셜은 일반적으로 게이트 전극(15)의 퍼텐셜보다 낮아, 축적 채널이 바디 영역(8)과 드레인 영역(5) 사이에서 축적 유전체(4)를 완전히 따라서 수직 방향으로 형성된다. 드리프트 제어 영역(3)의 접속 전극(12)과 드레인 영역(5) 또는 드레인 전극(11) 사이에 접속된 다이오드(43)는, 이러한 회로 상태 중에, 드리프트 제어 영역(3)에 존재하며 축적 채널을 발생시키는 홀들이 드레인 영역(5) 또는 드레인 전극(11)의 방향으로 흐르는 것을 방지한다.
도 101에 도시된 회로에서만 참조 기호가 사용된 다이오드(43)는, 외부 다이오드로서 구현될 수 있다. 도 102를 참조하면, 접속 영역(31)에 대해 상보적으로 도핑되고 드레인 영역(5)에 대해 상보적으로 도핑된 반도체 영역(32)을 드리프트 제어 영역(3)의 강하게 도핑된 접속 영역(31)과 드레인 전극(11) 사이에 제공함으로써 드리프트 제어 영역 내에 상기 다이오드(43)를 집적시키는 가능성이 존재한다. 도 16과 관련하여 이미 기술된 상기 다이오드(43)의 역할은 홀들이 드리프트 제어 영역(3)으로부터 드레인 영역(5)으로 흐르는 것을 방지하는 것이다.
도 101 및 102에 도시된 소자의 경우에서, 게이트 유전체(16) 및 축적 유전체(4)는 반도체 바디(100)의 수직 방향에서 연장하는 공통의 유전층으로서 구현될 수 있다. 도 101 및 102에 도시된 소자의 경우에서, 이러한 유전층들은 각각의 경우 소자의 전체 길이에 걸쳐 수직 방향으로 연장하며, 즉 상기 유전층들은 반도체 바디(1)의 앞면으로부터 후면까지 연장한다.
도 103은 도 102의 소자에 대해 변형된 소자를 도시하며, 여기에서 축적 유 전체(4)는 반도체 바디(10)의 후면(102) 이전에 종료되어 드레인 영역(5)과 p-도핑된 접속 영역(32)이 수평 방향에서 부분적으로 서로 인접한다. 그러나, n-도핑된 접속 영역(31)과 드레인 영역(5)은 축적 유전체(4)에 의해 반도체 바디의 수평 방향에서 서로로부터 완전히 분리된다.
도 104는 도 102의 소자에 대해 변형된 다른 소자를 도시한다. 여기에서, 드리프트 제어 영역(3)은 게이트 전극(15)의 방향으로 드리프트 제어 영역(3)보다 강하게 도핑된 접속 영역(34)을 구비하되, 상기 접속 영역은 예를 들어 p-형 도핑된다. 상기 접속 영역(34)은 예를 들어 실리사이드 또는 금속으로 이루어지는 접속 전극(19)을 통해 게이트 전극(15)에 접속된다. 이러한 소자의 경우, 게이트 전극(15)은 금속 또는 강하게 도핑된 폴리실리콘으로 이루어질 수 있다.
도전성 접속 전극(19)의 역할은, 게이트 전극(15)에 n-도핑된 폴리실리콘을 사용할 때, 게이트 전극(15)을 드리프트 제어 영역(3)의 p-도핑된 접속 영역(34)으로 전기적으로 도전적으로 접속시키는 것이다. 상기 접속 전극(19)이 없이도, 게이트 전극(15)과 드리프트 제어 영역(3) 사이에 pn 접합이 존재할 수 있으며 게이트 전극(15)으로부터 드리프트 제어 영역(3)으로의 전하 캐리어 운반을 방해할 수 있다. 만약 게이트 전극(15)이 p-도핑된 폴리실리콘으로 이루어진다면 접속 전극(19)의 공급은 생략될 수 있다.
도 105는 도 104에 도시된 MOSFET의 변형을 도시한다. 이러한 소자에서, 게이트 전극(15) 및 드리프트 제어 영역(3)은 게이트 전극(15)과 드리프트 제어 영역(3) 사이에 추가의 절연층(74)을 제공함으로써 서로로부터 절연된다. 이러한 소 자에서, 자세히 도시되지는 않았지만, 절연층(74)에 인접하는 드리프트 제어 영역(3)의 접속 전극(19)은 게이트 퍼텐셜과 분리된 구동 퍼텐셜에 접속될 수 있다. 상기 구동 퍼텐셜은, 드리프트 영역(2) 내에 축적 채널을 형성하기 위해, 적어도 소스 퍼텐셜보다, 즉 소스 전극(13)의 퍼텐셜보다 또는 소스 영역(9) 및 바디 영역(8)의 퍼텐셜보다 크도록 선택되어야 한다. 이때, 상기 구동 퍼텐셜은 드레인 퍼텐셜, 즉 드레인 영역(5)의 퍼텐셜보다 클 수 있으며, 그에 따라 드리프트 제어 영역(3)은 드리프트 제어 영역(3)과 드레인 영역(5) 사이에서 역-바이어스되는 다이오드(31, 32)에 의해 공통 퍼텐셜에 존재한다. 만약 접속 전극(19)의 구동 퍼텐셜이 드레인 영역(5)의 퍼텐셜보다 작다면, 수직 방향에서 드리프트 제어 영역(3) 양단에 전압 강하가 발생할 것이고 축적 유전체(4)에 따라 축적 유전체(4)의 전체 길이에 걸친 드리프트 영역(2) 내의 축적 채널의 형성이 불가능할 것이지만, 바디 영역(8)에 인접한 영역에서의 부분적인 형성은 가능하며, 이것은 온저항의 감소를 이끈다.
도 106E는 도 103의 소자에 대해 변형되고 MOSFET으로서 구현된 반도체 소자를 도시한다. 이러한 소자의 경우에서, 수평 방향에서 연속적으로 강하게 도핑되고 드레인 전극(11)에 인접하는 반도체 영역(51)이 반도체 바디(1)의 후면(102)의 영역 내에 존재한다. 드리프트 제어 영역(3)의 접속 영역(31, 32) - 상기 접속 영역은 서로 상보적으로 도핑되며 다이오드를 형성함 - 은 상기 반도체 영역(51)과 드리프트 제어 영역(3)의 사이에 배치되고, 소자의 드레인 영역을 형성하며 서로 위아래로 배치된 두 개의 반도체 영역들(52, 53)을 포함하는 n-도핑된 반도체 영역은 상기 강하게 도핑된 반도체 영역(51)과 드리프트 영역(2) 사이에 형성된다.
이러한 소자에서, 드레인 영역(5)의 일부분(52)은 수평 방향에서 드리프트 제어 영역(3)의 p-도핑된 접속 영역(32)에 인접한다. 이러한 소자에서, 반도체 영역(51)은 본질적으로 소자 구조체가 위에 배치되는 기판으로서의 역할을 하며 드레인 전극(11)과 드레인 영역(5) 사이에 낮은 저항의 전기적으로 도전성인 접속부를 제공한다.
도 106e에 따른 상기 소자의 제조 방법은 도 106a 내지 106d를 참조로 하여 하기에서 기술된다.
도 106a를 참조하면, 이러한 방법의 시작 포인트는 예를 들어 강하게 n-도핑된 반도체 기판일 수 있는 반도체 기판(51)을 공급하는 것이다. 이때 수직 방향에서의 반도체 기판의 길이와 하기에서 기술될 반도체 소자의 소자 영역의 길이는 실제 축적대로 도시되지 않았다. 수직 방향에서의 기판(51)의 길이는 일반적으로 하기에서 기술될 다른 소자 영역들 또는 반도체 층들의 길이보다 뚜렷하게 더 크다.
도 106b를 참조하면, 반도체 층이 반도체 기판(51)에 도포되고, 상기 반도체 층은 수평 방향에서 교대로 n-도핑되고 p-도핑된 반도체 영역들(52, 32)을 포함한다. 이때, p-도핑된 영역들은 후에 드리프트 제어 영역(3)이 드레인 영역 또는 드레인 전극으로 접속되는 다이오드의 일부를 형성한다. n-도핑된 반도체 영역(52)은 후에 소자의 드레인 영역의 일부를 형성한다. 반도체 기판(51)에 도포된 반도체 층은 예를 들어 하나의 도전형의 불균일하게 도핑된 층으로서 또는 진성으로 도핑된 반도체 층으로서 에피택시 방법에 의해 제조된다.반도체 영역(32, 52)의 서로 다른 도핑은 주입 방법에 의해 후속하여 생성될 수 있으며 이것을 통해 도펀트 원자들이 반도체 층으로 주입된다.
도 106c를 참조하면, 세 개의 추가적인 반도체 층들(53', 2', 9')이 후속하여 서로 상보적으로 도핑된 반도체 영역들(32, 52)을 구비하는 상기 반도체 층에 증착되며, 상기 층들 중 제 1 층(53')은 예를 들어 n-도핑되고, 제 2 층(2')은 제 1 층(53')보다 약하게 n-도핑되며, 제 3 층(9')은 p-도핑된다.
제 3 층(9')은 이들 반도체 층들의 증착 후에 존재하는 반도체 바디(1)의 앞면(101)을 형성한다.
도 106d을 참조하면, 후속하여 트렌치들은 상기 앞면(101)으로부터 진행하도록 생성되되, 상기 트렌치들은 반도체 바디의 수직 방향에서 처음 증착된 반도체 층의 p-도피오딘 반도체 영역(32)으로 연장한다. 이어서 상기 트렌치들은 예를 들어 반도체 산화물일 수 있는 유전체 재료로 충진되고, 이것은 제 2 층(2')의 영역 내의 축적 유전체(4)와 제 3 층(9')의 영역 내의 게이트 유전체(16)를 형성한다.
자신의 내부에 유전체가 배치된 트렌치들은 세 개의 반도체 층들(53', 2', 9')을 개별적인 반도체 부분들로 나눈다. 상기 반도체 층들(53', 2', 9')의 반도체 부분들은, 제 1 반도체 층의 n-도핑된 반도체 영역(52) 위의 영역에서, 드레인 영역(5), 드리프트 영역(2) 및 바디 영역(8)을 형성한다. 제 1 층의 p-도핑된 반도체 영역(32) 위에는, 이들 세 개의 반도체 층들이 집적 다이오드의 부분(31), 드리프트 제어 영역(3) 및 게이트 전극(15)의 부분(152)을 형성한다.
도 106e를 참조하면, 소자의 제조는 바디 영역 내에 소스 영역(9)을 생성함 으로써 완성된다. 이를 위해, 바디 영역의 도핑에 대해 상보적인 도전형의 도펀트 원자들이 표면 부근의 바디 영역(8)의 영역 내에 주입된다. 마지막으로, 소스 전극(13) 및 게이트 전극(15)의 접속 전극(151)이 앞면(101) 위에 생성된다. 이들 전극들(13, 151)은 금속층 또는 강하게 도핑된 폴리실리콘 층을 증착하고 후속하여 상기 층을 패터닝함으로써 생성될 수 있다. 이때, 패터닝은 상기 반도체 층을 개별적인 전극 부분들로 나누고 개별적인 전극 부분들 사이에 절연층(72)을 생성하는 것을 포함한다.
도 106e에 따른 소자에서, 드리프트 제어 영역(3)을 드레인 영역(5)으로 접속시키는 집적 다이오드는 처음 증착된 반도체 층의 p-도핑된 부분(32)에 의해 형성되고, 또한 그 후에 증착된 n-도핑된 반도체 층의 부분(31)에 의해서 형성된다. 이러한 소자에서, 드레인 영역(5)은 처음 증차고딘 반도체 층의 n-도핑된 부분(52)과 그 후에 증착된 n-도핑된 반도체 층의 부분(53)에 의해 형성된다.
도 106a 내지 106e의 방법에 대해 변형된 방법이 도 107a 내지 107d를 참조로 하여 하기에서 기술된다.
이러한 방법은 MOSFET의 소스 영역을 생성하는 방법의 단계에 의해 도 106에 따른 방법과 다르다. 도 106d에 도시된 장치로부터 진행하여, 도 107에 따른 변형된 방법의 경우에서, 강하게 n-도핑된 반도체 층(9'')은 앞면(101)으로부터 진행하는 제 3 반도체 층(9') 상의 전체 면적에 걸쳐 생성되며, 이것은 나중에 부분적으로 소자의 소스 영역을 형성한다. 상기 반도체 영역(9'')은 예를 들어 반도체 바디의 앞면(101)을 통한 이온 주입에 의해 생성된다.
도 107b를 참조하면, 이어서 절연 영역(72)이 유전체 재료를 갖는 트렌치 위에 생성된다. 상기 절연 영역들은 절연층을 증착하고 이어서 상기 절연층을 패터닝함으로써 생성될 수 있다. 이미 기술된 바와 같이, 상기 절연 영역(72)의 역할은, 소자의 소스 전극과 게이트 전극을 서로로부터 전기적으로 절연시키는 것이다. 트렌치 상의 절연 영역(72)의 길이는 각각의 경우 상기 절연 영역(72)이 강하게 도핑된 반도체 영역(9'')과 반도체 바디의 수평 방향에서 트렌치들의 양 측면 상에서 부분적으로 겹쳐지도록 선택된다.
도 107c를 참조하면, 강하게 n-도핑된 반도체 층(9'')이 이어서 절연 부분(72)에 의해 커버되지 않은 영역에서 제어된다. 이것은 절연 부분(72)에 대해 선택적으로 반도체 층(9'')을 에칭하는 에칭제를 사용하는 이방성 에칭 방법에 의해 수행될 수 있다. 상기 에칭 방법의 결과물이 나온 후, 바디 영역(8)과 후에 게이트 전극의 부분을 형성하는 반도체 영역(152)은 부분적으로 반도체 바디의 앞면(101)의 영역에서 커버되지 않는다. 유전체 재료를 갖는 트렌치들의 양 측면 상에서, 강하게 도핑된 반도체 층(9'')의 부분(9, 154)은 도 107을 참조로 기술된 방법의 경우에서 절연 부분(72) 아래에 남아있다. 상기에서 바디 영역(8) 위에 남아있는 n-도핑된 영역(9)은 후에 소자의 소스 영역을 형성한다. 강하게 도핑된 층(9'')의 남아있는 부분(154)은 전기적인 역할을 갖지 않으며 다만 예시에서 제조 방법으로부터 발생된다.
도 107d를 참조하면, 마지막으로 제조 절차는 바디 영역(8) 위에 소스 전극(13)을 생성하고 게이트 전극(15)의 p-도핑된 반도체 영역 위에 게이트 전극(15) 의 접속 영역(151)을 생성하는 것을 포함한다. 선택적으로, 상기 전극들(13, 151)을 생성하기 이전에, 바디 영역(8)과 반도체 영역(152)보다 강하게 도핑되는 반도체 영역(81, 153)이 바디 영역(8)과 반도체 영역(152) 내에 생성된다. 이렇게 보다 강하게 도핑되는 영역(81, 153)은 바디 영역(8)과 p-형 반도체 영역(152) 각각에 전극(13, 151)의 낮은 저항의 접속 콘택트를 제공한다. 도 107d에 도시된 반도체 소자에서, 소스 영역(9)이 수평 방향에서 소스 전극(13)에 인접하는 영역 내에서 소스 전극(13)에 의해 소스 영역(9)과의 접촉이 이루어진다.
도 107d에 도시된 반도체 소자의 다른 생성 방법은 도 108a 내지 108f를 참조로 하기에서 기술된다. 이러한 방법에서, 먼저 강하게 도핑된, 예를 들어 n-형 기판인 반도체 기판(51)을 구비하는 반도체 바디(100)가 제공되고, 상기 반도체 기판에 보다 약하게 도핑된 반도체 층(2')이 도포되며, 상기 반도체 층은 후에 부분적으로 소자의 드리프트 영역을 형성한다. 선택적으로, 보다 약하게 도핑된 반도체 층(2')을 생성하기 이전에, 보다 강하게 도핑된 반도체 층(53')이 반도체 기판(51)에 도포된다.
후속하여 트렌치들(10)이 반도체 바디의 앞면(101)으로부터 진행하여 생성되고, 상기 트렌치들은 수직 방향에서 반도체 기판(51)까지 연장한다. 상기 트렌치들은, 원리적으로 알려진 방식으로, 앞면(101) 위에 마스크(200)를 제조함으로써 생성되고, 그 다음 마스크(200)에 의해 커버되지 않은 영역의 반도체 바디를 선택적으로 에칭한다.
도 108c를 참조하면, 후속하여 유전체들이 상기 방식으로 생성된 트렌치 들(10)의 측벽 상에 생성되며, 상기 유전체들은 후에 게이트 유전체(16) 및 축적 유전체(4)를 형성한다. 트렌치들(10)의 측벽들 상의 이러한 유전체들을 생성하는 r서은 예를 들어 반도체 바디를 열적 산화시키고 후속하여 트렌치들(10)의 바닥으로부터 결과적인 산화물 층을 제거함으로써 구현된다. 트렌치들(10)의 바닥으로부터 산화층 또는 유전층을 제거하는 것은 이방성 에칭 방법에 의해 구현될 수 있다.
도 108d를 참조하면, 서로 다르게 도핑된 부분들을 포함하는 단결정질 반도체 재료가 후속하여 트렌치 내로 삽입된다. 이러한 반도체 재료는 에피택시 방법에 의해 생성될 수 있다. 반도체 기판(51)에 직접 인접하는 p-도핑된 반도체 부분(32)이 이러한 방법에 의해 생성된다. 약하게 n-도핑된 반도체 재료는 p-도핑된 부분(32) 위에 생성되며, 상기 반도체 재료는 후에 부분적으로 드리프트 제어 영역(3)을 형성한다. 선택적으로, 드리프트 제어 영역(3)보다 강하게 n-도핑된 반도체 영역(31)이 p-형 영역(32)과 드리프트 제어 영역(3) 사이에 생성될 수 있으며, 상기 반도체 영역은 후에 집적 다이오드의 부분을 형성한다.
도 108e를 참조하면, p-도핑된 반도체 영역들(8, 152)은 결과적인 반도체 바디(1)의 앞면(101)의 영역에 생성되고, 상기 반도체 영역에 있어서, 상기 드리프트 영역(2) 위의 영역에서는 바디 영역(8)을, 드리프트 제어 영역(3) 위의 MOSFET의 게이트 전극의 일부분을 형성한다. 이러한 p-형 영역들(8, 152)은 예를 들어 p-형 도펀트 원자들을 주입하고 그에 이은 상응하는 어닐링 단계에 의해 생성된다.
상기 p-형 영역들(8, 152)의 생성은 소스 영역(9)을 생성하고 소스 전극(13)을 생성하며 게이트 전극(15)을 완성하는 방법의 단계들 - 도 107a 내지 107d를 참 조로 하여 이미 기술되었음 - 에 의해 이어진다. 완성된 소자를 통과하는 단면이 도 108f에 도시되었다.
도 109는 도 107d에서 도시된 MOSFET의 변형을 단면에서 도시한다. 도 109에 따른 소자의 경우에서, 드리프트 제어 영역(3)과 드리프트 영역(2) 사이의 영역에 축적 유전체(4)를 형성하고 게이트 전극(15)과 바디 영역(8) 사이의 영역에 게이트 유전체를 형성하는 유전층이 복층 형식으로 구성되었다. 이러한 층 구조는 예를 들어 트렌치의 한 측면 상에서는 드리프트 영역(2)과 직접 인접하고 트렌치의 다른 측면 상에서는 드리프트 제어 영역(3)과 직접 인접하는 두 개의 산화층(4A, 4C)과, 바람직하게는 상기 두 개의 산화층들(4A, 4C)보다 높은 유전 상수를 갖고 산화층들 사이에 배치된 유전층(4B)을 포함한다. 복수의 유전층들을 구비하는 적층으로서 유전층을 구현하는 것의 장점은, 예를 들어 15보다 높은 유전 상수와 같이 고 유전 상수를 갖는 유전체 재료를 사용하였을 때, 드리프트 제어 영역(3)과 드리프트 영역(2) 사이의 유전층을 생성하는 데에 있어서, 하나의 산화층만을 사용했을 때보다 용량성 연결을 손상시키지 않으면서 넓은 트렌치를 제공하는 것이 가능하다는 것이다.
도 110은 도 109에 도시된 소자의 변형을 도시한다. 도 110에 따른 소자의 경우에, 복수층인 유전층은 앞면(101)으로부터 반도체 바디(100)의 후면(102)까지 연장한다.
드리프트 제어 영역(3)과 드리프트 영역(2) 사이의 주어진 전압차에 대해, 드리프트 영역(2)에 축적된 전하 캐리어들의 양은 드리프트 영역(2), 드리프트 제 어 영역(3) 및 축적 유전체(4)에 의해 형성되는 축적 캐패시턴스에 의존한다. 이러한 경우, 상기 캐패시턴스가 점점 증가하면, 축적된 전하가 점점 증가한다. 축적 유전체(4)의 주어진 두께에 대해, 축적 유전체의 유전체 상수가 점점 증가하면, 상기 캐패시턴스도 점점 증가한다. 주어진 축적 캐패시턴스에 대해, 유전 상수가 점점 감소하면, 축적 유전체에서 요구되는 두께가 점점 감소한다. 축적 유전체의 재료로서 실리콘 이산화물(SiO2)를 사용할 때, 충분한 축적 효과를 획득하기 위해 전형적으로 200nm 또는 그 미만의 축적 유전체 두께가 요구된다. 너무 얇고 깊이 연장하는 유전층은 제조하기에 어렵다.
이러한 경우, 본 발명의 일 실시예는 중간 유전 상수를 갖는 재료, 소위 중간-K 재료로부터 전체적으로 또는 부분적으로 축적 유전체를 구현한다. 이러한 재료는 대략 7 내지 25의 상대 유전율 또는 유전 상수에 의해 구별된다. 이러한 재료의 사용은 SiO2보다 두꺼워 제조하기 쉬운 축적 유전체의 사용을 가능케 한다. 적합한 재료들은 예를 들어 SiO2의 유전 상수의 대략 두 배인 7.5의 유전 상수를 갖는 실리콘 질화물(SiN), 또는 SiO2의 유전 상수의 대략 2.5 배인 9.7의 유전 상수를 갖는 실리콘 탄화물(SiC)이다. 소위 고-유전체 재료들(높은-K 재료들)과는 달리, 상기에서 언급된 중간-K 재료들은 반도체 소자의 제조에서 표준 프로세스인 프로세스에 의해 제조될 수 있다.
상기에서 기술된 소자의 경우, 축적 유전체(4)는 전체가 중간-K 재료로 이루어질 수 있다.
예로서, 도 11, 109 및 110에 따른 소자의 경우, 유전층들 중 중간 층(4b)은 중간-K 재료로 이루어질 수 있고, 두 개의 외부 층들(4a, 4c)은 보다 낮은 유전 상수를 갖는, 예를 들어 SiO2과 같은 재료로 이루어질 수 있다. 이러한 경우, 중간 층(4b)은 예를 들어 5 내지 10배만큼 뚜렷하게 외부 층들(4a, 4c)보다 더 두꺼울 수 있다.
또한, 축적 유전체(4)를 중간-K 재료로부터 드리프트 영역(2)과 드리프트 제어 영역(3) 사이에 구현하는 가능성과 보다 낮은 유전 상수를 갖는 재료로부터 소자의 다른 영역들을 서로로부터 분리시키는 유전체를 구현하는 가능성 또한 존재한다. 도 19에 따른 소자의 경우에서, 이러한 다른 영역들은, 예로서 보다 낮은 유전 상수를 갖는 유전체에 의해 분리될 수 있는 바디 영역(8)과 접속 영역(33)이거나, 또는 도 101에 따른 소자의 경우에서, 보다 낮은 유전 상수를 갖는 유전체에 의해 분리될 수 있는 접속 영역(31)과 드레인 영역(5)일 수 있다.
도 16에 따른 소자의 경우에서, p-도핑된 반도체 영역들(33, 34)과 바디 영역(8) 및 단락 영역(17) 사이에 중간-K 재료에 의해 유전층을 구현하는 다른 변형이 제공되며, 그에 따라 소자의 내부 저장 캐패시턴스가 증가된다. 이러한 경우, 드리프트 영역(2)과 드리프트 제어 영역(3) 사이의 축적 유전체(4)는 보다 낮은 유전 상수를 갖는 재료로 이루어진다. 축적 유전체(4)는 또한 내부 저장 캐패시턴스를 증가시키기 위해 중간-K 재료로 구현될 수 있으며, 그에 따라 p-도핑된 반도체 영역(33, 34)과 바디 영역(8) 및 단락 영역(17) 사이의 유전층에는 높은-K 재료가 제공되어야만 한다.
본 발명에 따른 반도체 소자는 수직 전력 소자를 기초로 하여, 즉 드리프트 영역에서의 전류 흐름 방향이 수직 방향인 소자를 기초로 하여 상기에서 기술되었다. 이러한 경우, 드리프트 영역은 MOSFET의 경우에서는 소스 영역에 해당하고 쇼트키 다이오드의 경우에서는 쇼트키 금속에 해당하는 제 1 소자 영역과, MOSFET의 경우에서는 드레인 영역에 해당하고 쇼트키 다이오드에서는 캐소드 영역에 해당하는 제 2 소자 영역 사이에 반도체 바디(100)의 수직 방향으로 배치된다.
아래에 기술된 바와 같이, 반도체 소자의 드리프트 영역에 인접하여 축적 유전체와 드리프트 제어 영역을 제공하는 본 발명에 따른 컨셉은 당연히, 수평 소자에 대해서도 적용될 수 있다.
수평 반도체 소자의 예시적인 실시예가 반도체 바디(100)의 단면도를 참조로 하기에 기술되었으며, 상기 반도체 바디(100)는, 하기에서 앞면이라 지칭될 제 1 면(101)과, 하기에서 후면으로 지칭되며 상기 제 1 면에 대향하는 제 2 면(102)을 구비한다. 상기 반도체 바디의 수직 방향(v)은 이들 두 개의 면들(101, 102) 사이에서 앞면(101) 및 뒷면(102)에 수직으로 연장한다. 반도체 바디의 수평 방향은 상기 앞면(101) 및 뒷면(102)에 평행하게 연장하며 따라서 수직 방향(v)과 직교한다. 수평 단면은 하기에서 앞면(101) 및 뒷면(102)에 평행한 단면으로 지정되며 수직 단면은 하기에서 상기 앞면(101) 및 뒷면(102)에 수직인 단면으로서 지정된다.
MOSFET으로서 구현된 본 발명에 따른 반도체 소자의 예시적인 실시예는, n-도핑된 드리프트 영역(211), p-도핑된 바디 영역(212) 및 n-도핑된 소스 영역(213) 및 드레인 영역(214)을 구비하는 n-채널 MOSFET(n-MOSFET)을 기초로 하여 하기에서 기술되었으며, 이것이 본 발명의 전반적인 유효성을 제한하지 않는다. 그러나, n-채널 MOSFET의 드리프트 영역(211)은 도핑되지 않거나 또는 진성으로 도핑될 수도 있다.
본 발명은 p-채널 MOSFET(p-MOSFET)에도 적용될 수 있으나, 이러한 경우 기술된 반도체 기판(103)을 포함하는 n-MOSFET에 대해 하기에서 기술된 소자 영역들은 p-MOSFET의 경우에 상보적으로 도핑되어야만 한다.
도 111a 내지 111d는 MOSFET의 소자 구조체가 집적된 반도체 바디(100)의 다양한 단면에 기초하여 본 발명에 따른 수평 전력 반도체 소자의 예시적인 실시예 - MOSFET으로서 구현됨 - 를 도시한다. 도 111a은 수평 단면 Z-Z에서의 반도체 바디(100)를 도시하고, 도 111b 및 111c는 서로 다른 수직 단면 A-A, B-B에서의ㅡ 반도체 바디(100)를 도시하며, 이것의 수평 위치는 도 111a에 도시되었다. 도 111d는 반도체 바디(100)의 투영 단면으로부터의 발췌부를 도시한다.
도 111에 도시된 전력 MOSFET은 반도체 바디(100)의 제 1 수평 방향(x)에서 서로로부터 떨어져 배치되며 각각 n-도핑된 소스 영역(213)과 드레인 영역(214)을 구비한다. 드리프트 영역(211)은 드레인 영역(214)에 인접하며 예시에서 드레인 영역(214)과 동일한 도전형을 갖지만, 드레인 영역(214)보다 약하게 도핑되며, 도핑되지 않을 수도 있다. 소스 영역(213)과 드리프트 영역(211)의 사이에는 소스 영역(213)과 드리프트 영역(211)에 대해 상보적으로 도핑된 바디 영역(212)이 배치되었으며, 상기 바디 영역과 드리프트 영역(211)은, 소자가 오프-상태에서 구동될 때 함께 pn 접합을 형성하며, 상기 pn 접합으로부터 공간 전하 영역(공핍 구역)이 진행하여 드리프트 영역(211)에서 확산한다. 상기 바디 영역(212)은 제 1 수평 방향(x)에서 드레인 영역(214)으로부터 떨어져 배치된다.
게이트 전극(221)은 소스 영역(213)과 드리프트 영역(211) 사이의 바디 영역(212)에서 역채널(215)을 제어하도록 존재하며, 상기 게이트 전극은 게이트 유전체(222)에 의해 반도체 바디(100)로부터 절연되도록 배치된다. 상기 게이트 전극(221)은 바디 영역(212)에 인접하게 배치되고 소스 영역(213)으로부터 드리프트 영역(211)까지 연장한다. 적절한 구동 퍼텐셜이 게이트 전극(221)에 인가되었을 때, 역채널이 소스 영역(213)과 드리프트 영역(211) 사이의 게이트 유전체(222)를 따라 바디 영역(212) 내에서 형성된다.
도시된 예시에서, 게이트 전극(221)은 반도체 바디(100)의 앞면(101) 위에 배치되어, 역채널(215)이 반도체 바디(100)의 앞면(101)을 따라 제 1 수평 방향(x)으로 바디 영역(212)에서 연장한다. 명확성을 위해, 상기 게이트 전극은 도 111d의 투영도에는 도시되지 않았다.
소스 전극(231)에 의해 소스 영역(213)과의 접촉이 이루어지며 드레인 전극(232)에 의해 드레인 영역(214)과의 접촉이 이루어지고, 예시에서 각각은 앞면 위이면서 동시에 도 111a에서 점선으로 도시된 개별적인 반도체 영역들과 관련된 위치에 배치된다. 이러한 경우, 소스 전극(231)은 추가적으로 바디 영역(212)과의 접촉을 이루며 이것에 의해 소스 영역(213)과 바디 영역(212)을 단락시킨다.
예시에서, 도 111a를 참조하면, 소스 영역(213), 바디 영역(212) 및 드레인 영역(214)은 n-형 기본 도핑을 갖는 반도체 층(104)에 배치되고, 제 1 수평 방향(x)에 직교하게 연장하는 제 2 수평 방향(y)에서 스트립-형식으로 연장한다. 게이트 전극(221)과 소스 전극(231) 및 드레인 전극(232)은 이와 유사하게 제 2 수평 방향(y)에서 스트립-형식으로 연장한다.
전력 MOSFET은 반도체 바디(104) 내에서 드리프트 영역(221)에 인접하게 배치되고 제 1 유전층에 의해 드리프트 영역(211)으로부터 절연되는 도핑되거나 또는 도핑되지 않은 반도체 재료로 이루어지는 복수의 드리프트 제어 영역(241)을 포함한다. 드리프트 영역(211)과 드리프트 제어 영역(241) 사이에 직접 배치되는 상기 유전층의 영역은 하기에서 축적 유전체(251)로 지칭된다. 드리프트 에저 영역(241)은 축적 유전체(251)의 영역에 직교하는 방향으로 축적 유전체(251)에 인접하고, 따라서 드리프트 영역(211) 내의 축적 채널을 제어하기에 적합한 영역들 내에 존재한다.
드리프트 제어 영역(241)은, 예시적으로 드리프트 제어 영역(241)과 동일한 도전형을 갖지만 드리프트 제어 영역(241)보다 강하게 도핑되는 접속 영역들(242)을 통해 드레인 전극(232)에 접속되는 드리프트 제어 영역(241)로서 도시된 드리프트 제어 영역(241) 내에서 획득되는 드레인 영역(214)에 연결된다. 이러한 경우, 접속 영역들(242)은 드리프트 제어 영역들(214)과 드레인 전극(232) 사이의 낮은 저항 접속 접촉을 실행한다.
기술될 방식으로, 드리프트 제어 영역(241)은 다이오드를 통해 드레인 전극(232)에 접속될 수도 있다. n-채널 MOSFET의 경우에서, 상기 다이오드는 드레인 전극(232)로부터 드리프트 제어 영역(241)으로의 방향에서 순방향 바이어스되고, 도 111c를 참조하면, 드리프트 제어 영역(241)과 상기 드리프트 제어 영역(241)에 대해 상보적으로 도핑된 접속 영역(243) 사이의 pn 접합에 의해 형성될 수도 있다. 이러한 경우, 드레인 전극(232)은 상보적으로 도핑된 접속 영역(243)과 접촉을 이룬다. 선택적으로, 상보적으로 도핑된 접속 영역(243)은 도 111c에 도시된 방식으로 드리프트 제어 영역과 동일한 도전형의 접속 영역(242) 내에 내장될 수 있으며, 이때 pn 접합은 두 개의 접속 영역들(242, 243) 사이에 형성된다.
다른 실시예에서, 드리프트 제어 영역(241)은 바디 영역(212)과 동일한 도전형을 갖지만, 바디 영역(212)보다 약하게 도핑되거나 또는 아예 도핑되지 않을 수 있다(진성).
예시에서, 드리프트 제어 영역(241)은 접시 형태 또는 스트립 형태의 외형을 갖고 제 2 수평 방향(y)에서 서로로부터 떨어져 배치되며 각각이 드리프트 영역(211)의 부분들에 인접한다. 이때, 드리프트 영역들(211)과 드리프트 제어 영역(241)이 축적 유전체에 의해 분리된 채 교번으로 배치되는 층 구조 또는 접시 구조는 제 2 수평 방향으로 존재한다.
반도체 바디(100)의 수직 방향(v)에서, 드리프트 제어 영역(214)은 앞면(101)으로부터 진행하는 반도체 바디(100)로 연장하며, 도시된 예시에서, 반도체 기판(103)까지 연장하고, 이들은 예로서 산화층과 같은 추가의 절연층(252)에 의해 절연된다. 이때, 기판(103)은 드리프트 영역(211)의 도전형에 상보적인 도전형을 갖는다. 제 1 수평 방향(x)에서, 드리프트 제어 영역은 그들이 전기적으로 연결되 는 드레인 영역(214)으로부터 진행하여 바디 영역(212)의 방향으로 연장한다. 이때, 드리프트 제어 영역(241)은 제 1 수평 방향(x)에서 바디 영역(212) 이전에 종료할 수 있고 또는 상기 방향에서 바디 영역(212)까지 연장할 수도 있다(도시되지 않음).
보다 상세히 기술될 방식으로, 소자가 온-상태에서 구동될 때, 드리프트 제어 영역(214)은 축적 유전체(251)에 따른 드리프트 영역(211) 내의 축적 채널을 제어하는 역할을 한다. 드리프트 제어 영역(241)은 바람직하게는 바디 영역(212)의 역채널(215)(도 111b) - 상기 역채널은 게이트 전극(221)에 의해 제어됨 - 이 드리프트 영역(211)으로 변환하는 영역까지 최대한 근접하게 연장하도록 형성된다. 도 111에 따른 소자의 경우, 상기 역채널(215)은 반도체 바디(100)의 앞면(101) 아래에 형성되고 따라서 드리프트 제어 영역들은 수직 방향(v)에서 앞면(101)까지 연장하고 제 1 수평 방향(x)에서 대략 바디 영역(212)까지 연장한다.
역채널(215)과 드리프트 영역(211) 내에서 드리프트 제어 영역(241)의 축적 유전체(251)를 따라 형성되는 축적 채널은, 서로에 대해 각각 90°로 회전되어 연장한다. 역채널(215)은 반도체 바디(100)의 앞면(101)을 따라 확산하는 반면, 축적 채널(216)은 드리프트 영역(211)의 축적 유전체에서 드리프트 제어 영역(241)의 "측벽" - 수직 방향으로 연장함 - 을 따라 형성된다. 전류 흐름 방향은 이러한 소자의 경우 반도체 바디의 제 1 수평 방향(x)과 일치한다.
드리프트 제어 영역(241)은 바람직하게는 단결정질이며, 도핑되거나 또는 도핑되지 않은 반도체 재료로 이루어지며, 이러한 반도체 재료는 드리프트 영역(211) 의 도핑과 동일한 도전형이거나 또는 상기 도핑에 상보적인 도전형일 수 있다. 드리프트 제어 영역(241)과 드리프트 영역(211)이 드레인 영역(214)과 바디 영역(212) 사이에서 서로 평행하게 연장하는 방향, 즉 도 111의 제 1 수평 방향(x)에서, 드리프트 제어 영역(241)은 바람직하게는 상기 방향에서 드리프트 제어 영역(241)과 동일한 영역에 걸쳐 연장하는 드리프트 영역(211)의 부분과 동일한 도핑 프로파일을 갖는다.
드리프트 제어 영역(241)은 드리프트 제어 영역(241)의 전체 폭에 걸쳐 전류 흐름 방향에 대해 가로지르는 방향 - 즉 예시에서 제 2 수평 방향(y) - 으로 연장하고 이 방향에서 전기장에 의해 완전히 공핍될 수 있는 적어도 하나의 반도체 부분을 구비하도록 도핑된다.
특히 드리프트 제어 영역(241)은 완전히 공핍될 수 있다. 이것은 드리프트 제어 영역(241) 및 축적 유전체(251)의 영역의 넷 도펀트 전하의 지수가 드리프트 제어 영역(241)의 반도체 재료의 브레이크다운 전하보다 작을 때 충족된다. 이때, 넷 도펀트 전하는 드리프트 제어 영역(241)의 부피에 대한 드리프트 제어 영역(241)의 넷 도펀트 농도의 합산을 나타낸다.
이러한 경우, 상기 지수는 드리프트 제어 영역(241)과 드리프트 영역(211) 사이에 직접 배치된 축적 유전체(251)의 영역만을 사용하여 결정되어야 하고, 도 111에 도시된 바와 같이 드리프트 제어 영역(241)이 제 2 수평 방향(y)에서 양측으로부터 축적 유전체(251)에 의해 분리되는 방식으로 드리프트 영역(211)에 인접하는 경우에는, 드리프트 제어 영역(241)의 양 측면 상의 축적 유전체(251)의 영역이 지수를 결정하는 데에 사용되어야 한다.
추가적인 설명을 위해, 도 111에 도시된 바와 같이 제 2 수평 방향(y)과 유전층(251)에 의해 바디 영역(212)의 방향에서 양 측면 상에서 경계 지어지는 드리프트 제어 영역(241) 중 하나가 축적 유전체를 형성하는 것이 고려될 수 있다. 설명을 위해, 이러한 특별한 경우에서 드리프트 제어 영역(241)이 각각 균일하게 도핑되고 드레인 영역(214)과 동일한 도전형을 가지며, 바디 영역(212)의 방향에서 드리프트 제어 영역(241)을 경계짓는 유전층(251)의 일부분(254)의 영역이, 드리프트 제어 영역(241)을 제 2 수평 방향(y)에서 드리프트 영역(211)으로부터 분리시키는 유전층(251)의 "수평 영역"과 비교하여 작다는 것이 가정된다. 이러한 특별한 경우에 있어서, 상기에 지시된 도핑 명세 사항은 유전층(251)에 직교하는 방향(r)(예시에서 제 2 수평 방향(y)과 일치함)과 드리프트 제어 영역(241)의 전체 길이에 걸쳐 고려되는 드리프트 제어 영역(241)의 이온화된 도펀트 농도의 합산이 드리프트 제어 영역(241)의 반도체 재료의 브레이크다운 전하의 값의 두 배보다 작다는 사실과 동일하다. 반도체 재료로서의 실리콘에 있어서, 상기 브레이크다운 전하는 대략 1.2·1012 e/cm2 이며, e는 기본 전하를 나타낸다.
자세히 도시되지는 않았지만, 축적 유전체에 의해 드리프트 제어 영역으로부터 분리된 드리프트 영역이 단지 한 측면 상에서만 인접하는, 균일하게 도핑된 드리프트 제어 영역을 고려하면, 이러한 드리프트 제어 영역에 있어서 유전층에 직교하는 방향에서의 도펀트 농도의 합산이 브레이크다운 전하의 값보다 작다는 사실이 성립한다.
드리프트 제어 영역(241)에 대해 상기에서 기술된 도핑 명세 사항을 준수하는 것은, 장 세기가 항상 드리프트 제어 영역(241)의 반도체 재료의 브레이크다운 장 세기보다 작은 전기장이, 드리프트 영역(211)에 존재하는 전기 퍼텐셜과 무관하게 유전층(251)의 방향에서 드리프트 제어 영역(241) 내에 형성될 수 있도록 한다.
드리프트 제어 영역(241)은 바람직하게는 드리프트 영역(211)과 동일한 반도체 재료로 이루어지고 동일한 도핑 농도를 가지며, 제 2 수평 방향(y)에서의 그들의 농도는 유전층(251)의 영역에 대한 넷 도펀트 전하에 관련하여 상기에 기술된 조건을 충족시키도록 선택된다.
기술된 수평 전력 MOSFET의 기능은 온-상태에서의 소자의 구동 및 오프-상태에서의 소자의 구동에 대해 하기에서 기술되었다.
MOSFET은, 적절한 구동 퍼텐셜이 게이트 전극(221)에 인가되었을 때, 그리고 드레인 영역(214)과 소스 영역(212)의 사이 또는 드레인 전극(232)과 소스 전극(213)의 사이에 적절한 전압 - n-채널 MOSFET의 경우에는 포지티브 전압 - 이 인가되었을 때 온-상태에서 구동된다. p-채널 MOSFET에 있어서, 전압 또는 퍼텐셜들은 상응하여 반대가 되어야 한다. 드레인 전극(232)에 접속된 드리프트 제어 영역(241)의 전기 퍼텐셜은 드레인 영역(214)의 전기 퍼텐셜을 따르며, 이러한 경우 만약 드리프트 제어 영역(241)이 pn 접합을 통해 드레인 영역(214)에 접속된다면 드리프트 제어 영역(241)의 전기 퍼텐셜은 pn 접합의 포워드 전압의 값만큼 드레인 영역(214)의 퍼텐셜보다 작을 수 있다.
소자가 온-상태에서 구동될 때, 드리프트 영역(211)의 이용 불가한 전기 저항 때문에, 드리프트 영역(211) 내의 전기 퍼텐셜은 바디 영역(212)의 방향으로 감소된다. 드레인 전극(232)에 접속된 드리프트 제어 영역(241)은 따라서 드리프트 영역(211)보다 높은 퍼텐셜에 있고, 축적 유전체(251) 양단에 존재하는 퍼텐셜 차는 바디 영역(212)의 방향에서 드레인 영역(214)으로부터의 거리가 증가함에 따라 증가한다. 상기 퍼텐셜 차는 전하 캐리어들이 축적되는 축적 영역 또는 축적 채널이 축적 유전체(251)에 인접하는 드리프트 영역(211)에서 발생하는 효과를 갖는다. 상기 전하 캐리어들은, 만약 예로서 드리프트 제어 영역(241)이 드리프트 영역(211)보다 높은 전기 퍼텐셜에 있는 경우에는 전자들이며, 그 반대의 경우에는 홀들이다. 축적 채널은 드리프트 영역(211)에 따라 도핑되는 드리프트 영역을 구비하지만 드리프트 제어 영역을 구비하지 않은 종래의 소자와 비교하여 소자의 온저항의 감소를 가져온다.
소자가 드리프트 제어 영역(241)과 드리프트 영역(211) 사이의 전압차에 의존할 뿐만 아니라 제 2 수평 방향(y)에서의 축적 유전체(251)의 두께(도 111a에서 d)와 상기 축적 유전체의 유전 상수(상대 유전율)에도 의존하는 경우에 축적 효과가 획득된다. 이러한 경우, 축적 효과는 상기 축적 유전체(251)의 두께 d가 감소하고 유전 상수가 증가함에 따라 증대된다. 소자가 온-상태에서 구동될 때, 상기 유전체의 가능한 최소 두께는 드리프트 제어 영역(241)과 드리프트 영역(211) 사이에 존재하는 최대 퍼텐셜 차로부터 도출되며 따라서 축적 유전체의 허용가능한 최대의 영구 장 세기 로딩으로부터 도출된다.
축적 유전체(251)에 적합한 재료는 예를 들어 실리콘과 같이, 드리프트 영역(211) 또는 드리프트 제어 영역(241)을 구현하는 데에 사용되는 반도체 재료의 반도체 산화물을 포함한다. 축적 유전체(251)의 전형적인 영구 전압 부하가 대략 100V보다 예를 들어 5V 내지 20V 정도로 뚜렷이 작은 경우에, 그리고 축적 유전체(251)로서 실리콘 산화물을 사용할 때, 유전체(251)의 두께 d는 대략 500nm보다 작고 바람직하게는 대략 25nm 내지 대략 150nm의 범위 내에 존재한다.
만약 게이트 전극(221)에 적절한 구동 퍼텐셜이 존재하지 않고 n-채널 MOSFET의 경우에 포지티브인 드레인-소스 전압, 즉 n-채널 MOSFET의 경우에 포지티브인 드레인 영역(214)과 소스 영역(213) 사이의 전압이 존재한다면, 소자는 오프-상태에서 구동된다. 드리프트 영역(211)과 바디 영역(212) 사이의 pn 접합은 따라서 역-바이어스되어, 드레인 영역(214)의 방향에서 상기 pn 접합으로부터 진행하는 드리프트 영역(211) 내에 공간 전하 영역이 형성된다. 이러한 경우, 존재하는 역전압이 드리프트 영역(211) 내에서 감소되며, 즉 드리프트 영역(211) 양단에 존재하는 전압이 역전압에 대략 일치하게 된다.
오프-상태의 경우에서, 드리프트 영역(211) 내에서 확산하는 공간 전하 영역에 의해, 공간 전하 영역은 소자의 드리프트 제어 영역(241) 내에서도 확산하며, 상기 공간 전하 영역은 본질적으로 드리프트 제어 영역(241)에 대해 상기에서 지시된 도핑 명세 사항을 준수하였을 때 나타나는 드리프트 제어 영역의 낮은 도핑 농도에 의해 발생된다. 이러한 경우, 축적 유전체(251)에서의 전압 강하는 하기에서 유도되는 상한값으로 제한된다.
두께 daccu를 갖는 축적 유전체(251)는 드리프트 제어 영역(241)과 드리프트 영역(211)과 함께 캐패시턴스를 형성하며, 이것의 면적-관련 캐패시턴스 크기 C'에 대해 아래의 식이 성립한다:
Figure 112008014168350-pct00004
이러한 경우, ε0은 자유 공간의 유전율을 나타내고 εr은 사용된 유전체의 상대 유전율을 나타내며, 이것은 실리콘 산화물(SiO2)에 있어서 대략 4이다.
유전체(251) 양단의 전압은 아래의 식에 따라 저장된 전하에 의존하며,
Figure 112008014168350-pct00005
이때 Q'는 유전체(251)의 면적에 대한 저장된 전하를 나타낸다.
이러한 캐패시턴스로 저장될 수 있는 전하는 드리프트 제어 영역(241)의 넷 도펀트 전하로 제한된다. 유전체의 면적에 대한 드리프트 제어 영역(241)의 넷 도펀트 전하가 브레이크다운 전하 QBr보다 작다는걸 가정할 때, 유전체(251) 양단에 존재하는 전압 U에 대해 아래의 식이 성립한다:
Figure 112008014168350-pct00006
따라서 유전체(251) 양단에 존재하는 최대 전압은 자신의 두께 daccu와 선형적으로 상승하며, 따라서 자신의 유전체 세기와 대략 동일한 크기인 제 1 근사까지 상승한다. 대략 4의 상대 유전율과 100nm의 두께를 갖는 SiO2에 있어서 대략 20V인 산화물의 허용가능한 연속적인 로딩보다 뚜렷이 작은 6.8V의 최대 전압 부하를 나타낸다. 이러한 경우, 실리콘의 브레이크다운 전하는 대략 1.2×1012/㎠이다.
따라서, 오프-상태의 경우에, 드리프트 제어 영역(241) 내에 자신의 퍼텐셜 프로파일이 드리프트 영역(211)의 퍼텐셜 프로파일과 유전체(251) 양단에 존재하는 전압의 값만큼 다를 수 있고 드리프트 제어 영역의 낮은 도핑에 의해 제한되는 공간 전하 영역이 구축된다. 이러한 경우, 축적 유전체(251) 양단의 전압은 자신의 브레이크다운 전압보다 항상 낮다.
소자의 유전체 세기는 드리프트 영역(211)의 도핑 농도와 공간 전하 영역이 확산하는 방향, 즉 도 111에 따른 소자에서의 제 1 수평 방향(x)에서 자신의 길이에 의해 결정적으로 판단된다. 상기 길이는 하기에서 드리프트 영역(211)의 "길이"로 지칭된다. 이러한 경우, 충분히 약하게 도핑되었을 때, 상기 길이가 길수록 상기 길이에 따라 대략 선형적으로 유전체 세기가 강해지며, 반도체 재료로서 실리콘이 사용되었을 때 원하는 100V의 유전체 세기가 주어지려면 대략 10㎛의 길이가 요구된다. 유전체 세기는 드리프트 영역(211)의 도핑이 증가함에 따라 감소한다.
본 발명에 따른 소자의 온저항은 축적 채널의 형성에 의존하며 드리프트 영역(211)의 도핑 농도에 약하게 의존하다. 본 발명에 따른 소자의 경우에, 드리프트 영역(211)은 높은 유전체 세기를 위해 약하게 도핑될 수 있는 동시에, 드리프트 제어 영역(241)에 의해 제어되는 축적 채널에 의해 낮은 온저항이 획득된다.
이러한 경우, 드리프트 영역(211) 내의 최대 도펀트 농도 N은 블로킹될 전압 Umax과, 오프-상태의 경우에서 반도체 재료 내에 아발란치 증식(아발란치 브레이크다운)에 의한 브레이크다운이 시작되고 실리콘의 경우 대략 200kV/cm인 임계 전기장 세기 Ecrit에 의존한다. 일방적인 갑작스러운 pn 접합에 대해, 도핑과 역전압 사이에 하기와 같은 식이 성립한다:
Figure 112008014168350-pct00007
따라서, 600V의 블로킹 능력을 갖는 실리콘 소자에 있어서, 드리프트 영역(211)의 도너 또는 억셉터 도핑(acceptor doping) N은 대략 2·1014/cm3보다 낮아야만 한다.
상기에서 기술된 이유로, 축적 유전체(251)의 전압 부하가 항상 축적 유전체(251)의 허용가능한 최대 전압 부하보다 작기 때문에, 상기에서 특정된 전형적인 디멘셔닝(dimensioning)의 경우에서, 축적 유전체(251)는 알려진 필드 플레이트 소자와는 반대로 소자의 유전체 세기를 제한하지 않는다.
도 111a 내지 111d를 참조로 상기에 기술된 소자의 경우에, 드리프트 제어 영역(241)은 드레인 영역(214)에 독점적으로 접속된다. 소자가 오프-상태에서 구동 될 때, 홀들이 흐를 수 없는 전자-홀 쌍의 열적 생성에 의해, 예로서 n-도핑된 드리프트 제어 영역(241) 내에 홀들이 축적될 수 있다. 그 결과 축적되는 전하의 양은 시간이 흐름에 따라 축적 유전체(251)의 허용가능한 최대 장 세기에 도달하고 상기 유전체(251)가 브레이크다운 될 때까지 상승할 수 있다.
도 111에 따른 소자의 변형을 도시하는 도 112를 참조하면, 축적 유전체(251)가 부분적으로 터널 유전체(253)로서 구현됨에 의해 이것이 방지될 수 있으며, 상기 터널 유전체(253)는 터널 유전체(253)의 브레이크다운 장 세기에 도달하자마자, 그리고 실질적으로는 축적 유전체(251)의 나머지의 브레이크 장 세기에 도달되자 마자 축적된 전하 캐리어들이 드리프트 영역(211)으로 흐르는 것을 가능케 한다. 도 112에 도시된 예시적인 실시예에서, 터널 유전체(253)는 바디 영역(212)과 대향하는 드리프트 제어 영역(241)의 단부 영역에 배치된다.
예로서, 실리콘 산화물(SiO2) 또는 실리콘 질화물(Si3N4)로 이루어지는 층들 또는 실리콘 산화물 및 실리콘 질화물로 이루어지는 다른 복수층의 층들은 터널 유전체로서 적합하다. 실리콘, 산소 및 질소로 이루어진 혼합된 유전체 또한 이와 유사하게 가능하다. 전형적인 터널 브레이크다운 필드 세기는 1...2 V/nm의 범위 내에 존재한다. 13nm의 두께를 갖는 터널 산화물(253)에 있어서, 이것은 13...26V의 최대 전압을 나타내고, 이는 정상 오프-상태 동작 중에 축적 유전체(251)에 존재하는 전압 상에 존재하며 축적 유전체(251)는 예를 들어 어떠한 문제도 없이 견딜 수 있는 100nm의 두께를 갖는 실리콘 산화물로 이루어진다.
도 113은 도 111에 따른 소자에 대해 변형된 소자로부터의 발췌부를 투영도로 도시한 것이다. 도 111d의 도면에서 도시된, 드레인 영역 및 소스 영역(214, 213)과 접촉하는 드레인 전극 및 소스 전극은, 간결성을 위해 도 113의 소자에 도시되지 않았다.
이러한 소자에서, 반도체 바디(100)는 소위 SOI 기판으로서 구현되고 반도체 기판(103)과 반도체 층(104) 사이의 연속적인 절연층(105)을 포함하며, 내부에는 드리프트 영역(211)과 드리프트 제어 영역(241) 및 소스 영역(213)과 드레인 영역(214)이 집적된다. 예를 들어 반도체 산화물로 이루어지는 상기 절연층은 드리프트 영역(211)과 드리프트 제어 영역(241) 모두를 기판(103)으로부터 절연시킨다. 반도체 기판(103)은 반도체 층(104)과 동일한 도전형일 수 있고 또는 반도체 층(104)의 도전형에 대해 상보적인 도전형일 수 있다.
오프-상태 동작에 있어서, 절연층(105)과의 인터페이스에서 기판(103) 내의 원치 않는 전하 캐리어 축적을 방지하기 위해, 컷아웃(106)이 절연층(105) 내에서 소스 영역(213)의 아래 및/또는 드레인 영역(214)의 아래에 제공될 수 있다. 상기 컷아웃(106)은 드리프트 영역(211)과 기판(103) 사이의 접속 영역(226)을 형성하는 도핑되거나 또는 도핑되지 않은 반도체 재료로 충진된다. 이러한 경우, 드레인 영역(214) 또는 드레인 전극 아래의 접속 영역(226)은 절연층(105)과의 인터페이스에서 기판(103) 내에 축적된 전자들을 드레인 영역(214)으로 소산시키기에 적합하다. 절연층(105)과의 인터페이스에서 기판(103)에 축적되는 홀들의 경우, 소스 영역(213) 아래의 접속 영역(226)이 상기 홀들을 소스 영역(213)으로 소산시키기에 적합하다.
도 113에 따른 소자에서, 게이트 전극(221)은 도 111의 소자에 따른 바디(100)의 앞면(101) 위에 배치된다. 상기 게이트 전극(221) 및 그 아래에 위치한 게이트 유전체는 스트립-형태로 형성되고, 예시에서 드리프트 영역의 개별적인 부분들의 폭(b)에 걸쳐 제 2 수평 방향(y)으로 연장한다. 드리프트 영역(211)의 상기 폭(b)은 직접 인접하는 두 개의 드리프트 제어 영역들(241) 사이에서의 상호 거리에 의해 주어진다. 자세히 기술되지는 않았지만, 게이트 전극(221)은 반도체 바디(100)의 전체 영역에 걸쳐 제 2 수평 방향(y)에서 연장할 수 있거나 또는 드리프트 제어 영역(241)과 드리프트 영역(211)의 부분들이 배치된 반도체 바디(100)의 부분들에 걸쳐 연장할 수 있다. 제 2 수평 방향(y)에서의 드리프트 영역(211)보다 제 2 수평 방향(y)에서 후자가 더 좁도록 게이트 전극(221)을 구현하는 방식과 동일하게, 드리프트 제어 영역(241) 상에서의 게이트 전극(221)의 수평 방향 오버랩이 허용된다.
도 114a 내지 114d는 도 111에 도시된 본 발명에 따른 전력 MOSFET의 다른 변형을 도시한다. 도 111a 내지 111d에 따르면, 도 114a는 앞면(101)에 근접하게 위치한 수평 단면에서의 소자, 또는 앞면(101)의 평면도를 도시하고, 도 114b 및 114c는 서로 다른 두 개의 수직 단면 C-C와 D-D에서의 소자를 도시하며, 도 114d는 투영도로서 소자를 도시한다.
도 111에 따른 소자의 경우에서 드리프트 제어 영역(241)이 드레인 영역(214) 또는 드레인 전극(232)으로의 접속을 위한 오직 하나의 접속 영역(242)만 을 구비하는 반면, 도 114에 따른 소자의 드리프트 제어 영역(241)은 각각 제 1 수평 방향(x)에서 제 1 접속 영역(242)으로부터 떨어져 배치된 제 2 접속 영역(244)을 구비한다. 기술될 방식에서, 상기 제 2 접속 영역(244)은 드리프트 제어 영역(241)의 도핑과 동일한 도전형일 수 있지만, 제 2 접속 영역(244)은 드리프트 제어 영역(241)의 도핑에 대해 상보적으로 도핑될 수도 있다. 도시된 예시에서, 제 2 접속 영역(244)의 외형적 길이는 제 2 수평 방향(y)에서 각각 인접하게 배치된 바디 영역들(212)의 외형적 길이와 매칭된다. 따라서 제 2 접속 영역(244)은 제 1 수평 방향(x)에서 바디 영역(212)의 레벨에서 시작하여 수직 방향(v)으로 바디 영역(212)의 깊이까지 반도체 바디(100) 내로 연장한다. 이것은 동일한 방법의 단계들, 즉 동일한 주입 및/또는 확산 단계들에 의해 바디 영역(212)과 제 2 접속 영역(244)을 생성함으로써 획득될 수 있다.
그러나, 반도체 바디(100)의 수평 방향과 수직 방향에서의 제 2 접속 영역(244)의 길이는 바디 영역(212)의 길이와 매칭된다. 특히, 도 114a에 따른 단면도에 상응하는 단면에 대해 도 115에 도시된 바와 같이, 드리프트 제어 영역(241)과 바디 영역(212)이 반도체 바디(100)의 제 1 수평 방향(x)에서 겹쳐질 가능성이 존재한다. 이러한 경우에서 드리프트 제어 영역(241)이 소자의 특성을 변환시키는 것을 방지하기 위해, 바디 영역(212)과 동일한 도전형으로 강하게 도핑된 반도체 영역(216)이 바디 영역(212) 내의 드리프트 제어 영역(241)에 인접하게 존재한다.
제 2 접속 영역(244)과 강하게 도핑된 반도체 영역(216)의 경계는, 도 115의 도면에서와는 반대로 제 1 수평 방향(x)에서 서로에 대해 오프셋될 수 있다.
도 114a에 따른 소자의 경우에서, 소스 전극(231)에 의해 소스 영역(213)과 바디 영역(212)의 접촉이 이루어지는 반면, 드레인 전극 또는 드레인 전극 부분(232)에 의해 드레인 영역(214)과의 또는 복수의 드레인 영역 부분들과의 접촉이 이루어진다. 예시에서, 드리프트 제어 영역(241)의 제 1 접속 영역(242)은 개별적으로 제 1 접속 전극(233)에 접속되고, 드레인 전극(232)과의 상호접속부가 아래에서 기술될 것이다. 드리프트 제어 영역(241)의 제 2 접속 영역(244)은 드리프트 제어 영역(241)의 제 2 접속 전극에 접속되고, 이것의 추가적인 상호접속부가 아래에서 기술될 것이다.
도 114a 내지 114d에 도시된 전력 MOSFET의 경우에서, 게이트 전극(221)은 개별적인 드리프트 영역(211)의 폭에 걸쳐 제 2 수평 방향(y)으로 연장하는 복수의 게이트 전극 부분들을 구비한다. 도 114d를 참조하면, 게이트 유전체(222)는 연속적인 스트립-형태의 유전층으로서 형성될 수 있다. 도 114b 및 114c의 참조 번호(223)는 게이트 전극(221)을 소스 전극(231)으로부터 절연시키고 반도체 바디의 앞면(101) 위의 드리프트 영역(211)과 드리프트 제어 영역(241)을 커버하는 절연층 또는 패시베이션 층을 나타낸다.
자세하게 도시되지는 않았지만, 제 2 수평 방향(y)에서의 게이트 전극(211) 및/또는 게이트 유전체(222)의 길이는 상기 방향에서의 드리프트 영역(211)의 길이로부터 파생될 수 있다. 따라서, 도 114d에서의 게이트 유전체(222)에 따라 구현된 공통 게이트 전극(221)은 특히 연속적인 전극 층으로서 제공될 수 있다.
도 114에 따른 소자에 대해 변형된 소자를 도시하는 도 116을 참조하면, 제 2 수평 방향(y)에서의 게이트 전극(221)은 연속적인 스트립 형태의 전극(221)으로서 구현될 수 있고, 따라서 바디 영역(212)과 드리프트 제어 영역(241) 상에서, 또는 자신의 제 2 접속 영역 상에서 상기 제 2 수평 방향(y)으로 연장한다(도 116에 따른 도면에는 도시되지 않음).
도 117은 도 114에 도시된 전력 MOSFET의 다른 변형을 도시한다. 이러한 소자에서, 반도체 바디는 도 113의 소자에 따른 SOI 기판으로서 구현되고, 반도체 기판(103), 반도체 기판(103) 상에 배치된 절연층(105) 및, 절연층 상에 배치되고, 드리프트 영역(211), 드리프트 제어 영역(241), 소스 영역(213), 바디 영역(212), 드레인 영역(214) 및 드리프트 제어 영역(241)의 접속 영역들(242, 244)이 배치되는 반도체 층(104)을 구비한다. 도 117에 따른 소자에서, 게이트 전극(221)은 드리프트 영역(211)의 폭 상에서만 연장하지만, 드리프트 영역(211)의 폭으로부터 임의로 벗어날 수 있으며 특히, 도 116에 따른 소자에 따라, 연속적인 스트립 형태의 게이트 전극으로서 구현될 수도 있다(도시되지 않음).
접촉은 드리프트 제어 영역(241)과 드리프트 제어 영역(241) 또는 제 1 및 제 2 접속 전극(233, 234)에 의해 하기에 기술되는 바와 같이 다양하게 형성될 수 있다.
도 118a 및 도 118b에 도시된 제 1 실시예는 드리프트 제어 영역(241)을 자신의 드레인측 단부에서 제 1 다이오드(261)를 통해 드레인 영역(214) 또는 드레인 전극(232)으로 접속시키고 자신의 소스측 단부에서 제 2 다이오드(262)를 통해 소스 영역 또는 소스 전극(231)으로 접속시킨다. 예시에서, 이들 두 개의 다이오드 들(261, 262)은 반도체 바디(100) 내에 집적된다. 제 1 다이오드(261)는 도 111에 관련하여 기술된 접속 영역들(242, 243)에 의해 형성되고, 상기 접속 영역들 중 하나(242)는 드리프트 제어 영역(241)과 동일한 도전형이며 다른 하나(243)는 드리프트 제어 영역(241)에 대해 상보적으로 도핑된다. 이러한 소자에서, 드레인 전극(23) 및 제 1 접속 전극(233)은 스트립-형태로 형성되는 공통 전극으로서 구현되고, 드리프트 영역(241)과 제 1 접속 영역(242)에 대해 상보적으로 도핑된 접속 영역(243)과 접촉한다.
제 1 다이오드(261)는 드레인 전극(232)과 제 1 접속 전극(234) 사이의 외부 다이오드로서 구현될 수도 있다(도시되지 않음).
예시에서, 제 2 다이오드(262)는 드리프트 제어 영역(241)에 대해 상보적으로 도핑된 반도체 영역으로서 구현되는 드리프트 제어 영역(241)의 제 2 접속 영역(244)에 의해 구현된다. 이러한 경우, 소스 전극(231) 및 제 2 접속 전극(234)은 서로 전기적으로 도전적으로 접속되고, 도 118b에 도시된 드레인 전극(232)에 따라, 스트립-형태의 공통 전극으로서 구현될 수도 있다(도시되지 않음).
제 2 접속 전극(234)과 제 2 접속 영역(244) 사이의 접촉 저항을 감소시키기 위해, 보다 강하게 도핑된 반도체 영역(245)이 제 2 접속 영역(244) 내에 선택적으로 존재할 수 있으며, 제 2 접속 전극(234)에 의해 접촉이 이루어진다.
도 118a 및 118b에 도시된 소자의 기능은 하기에서 기술된다.
도시된 n-채널 MOSFET은 적절한 구동 퍼텐셜이 게이트 전극(221)에 인가되었을 때 턴온되며, 포지티브 드레인-소스 전압이 드레인 전극(232)과 소스 전극(231)에 인가되었을 때, 그 결과 소스 영역(213)과 드리프트 영역(211) 사이의 바디 영역(212)에서 역채널이 확산한다. 이러한 동작 상태 중에, 제 1 다이오드(261)는 순방향 바이어스되며, 제 2 다이오드(262)는 역-바이어스된다. 이때, 제 2 다이오드(262)는 소자가 온 상태에서 구동될 때 자신의 유전체 세기가 드레인-소스 전압보다 높도록 치수가 결정된다. 온 상태의 동작 동안 순방향 바이어스되는 제 1 다이오드(261)에 의해, 드리프트 제어 영역(241)의 전기 퍼텐셜은 드레인 퍼텐셜에서 제 1 다이오드(261)의 순방향 전압을 뺀 것과 일치한다. 드리프트 제어 영역(241)의 퍼텐셜은, 드리프트 영역(211) 내의 로드 전류 흐름에 의해, 그리고 그에 따라 드리프트 영역(211)의 넓은 영역을 가로지르는 드리프트 영역(211) 내에서 발생하는 벌크 전압 강하에 의해, 드리프트 영역(211) 내의 전기 퍼텐셜보다 크며, 축적 유전체(251) 양단에 존재하는 전압 강하는 드리프트 영역(211) 내에서 축적 유전체(251)에 따른 축적 채널의 형성을 발생시킨다.
소자가 오프 상태에서 구동될 때, 즉 높은 포지티브 드레인-소스 전압이 존재하지만 역채널이 존재하지 않을 때, 공간 전하 영역이 드리프트 제어 영역(211) 내에서 확산한다. 축적 유전체(251) 양단의 전압은, 이미 기술된 바와 같이, 제 2 수평 방향(y)에서 드리프트 제어 영역(241) 내의 도펀트의 작은 양만큼 상한선을 갖는다. 제 2 다이오드(262)는 오프 상태에서 구동될 때 역 바이어스되며, 이때 공간 전하 영역이 오프 상태에 있는 소자의 드리프트 제어 영역(241)에서 확산하며 이것은 제 2 다이오드(262)를 전압 브레이크다운으로부터 보호하는 드리프트 영역(211)에 의해 제어된다. 바람직하게는, 만약 제 2 다이오드(262) 및 바디 영역(212)이 동일한 프로세스 단계에서 생성되었다면, 드리프트 제어 영역(241)에 대한 제 2 다이오드(262) 및 드리프트 영역(211)에 대한 바디 영역(212)은 유사하게 높은 블로킹 능력을 갖는다.
도 118a 및 118b에 도시된 소자에서, 오프-상태 동작의 경우에, 드리프트 제어 영역(241)을 소스 영역 또는 소스 전극(231)으로 접속시키는 제 2 다이오드(262)는 열적으로 생성된 전하 캐리어들이 드리프트 제어 영역(241)으로 흐르는 것을 가능케 하며, 그에 따라 열적 전하 캐리어들이 축적된 결과로서 축적 유전체(251)의 전압 브레이크다운이 발생하는 것을 방지한다.
제 2 기능(즉 하기에 기술된 바와 같이 전하를 트래핑하는(trapping) 기능)은, 홀들이 p-형 영역을 통해 항상 흐를 수 있기 때문에 여기에서는 발생하지 않는다. 만약 도시된 경우와 같이 p-형 영역이 소스에 직접 인접하면, 전하 저장은 발생하지 않는다. 그러나, 만약 p-형 영역이 다이오드 또는 캐패시터, 및 적합한 경우 캐패시터 양단의 전압을 제한하는 추가의 다이오드를 통해 소스에 접속된다면, 기술된 효과가 발생한다.
드리프트 제어 영역(241) 내의 전하를 "트래핑"하는 것은 도 120 또는 121에 따른 상호접속부가 존재하는 경우에 기술된 방식으로 기능한다. 다이오드(621) 및/또는 다이오드(266)는 집적되거나 또는 외부적으로 결합될 수 있다. 드리프트 제어 영역(241)의 하단 또는 우측 부분은 n+-도핑된 영역(242)만을 포함하면 된다.
소자가 온-상태에서 구동될 때, 이러한 경우에서 제 1 다이오드(261)는 홀들이 드리프트 제어 영역(241)으로부터 드레인 전극(232)으로 흐르는 것을 방지한다.
도 119를 참조하면, 상기 제 1 다이오드(261)는 생략될 수도 있다. 그러나, 홀 전하가 드리프트 제어 영역(241) 내에 축적될 수 있기 때문에, 이것은 온-상태의 손실을 증가시키는 결과를 낳으며, 오히려 드리프트 영역 내의 벌크 전압 강하와 채널의 형성에 대해 상응하여 증가된 드레인 전압만을 활용할 수 있다.
소스 전극(231)과 접속 전극(234) 사이에 추가의 다이오드(265)를 선택적으로 접속시키는 가능성이 존재하며, 상기 추가의 다이오드는 도 119에서 점선으로 도시되었다. 다이오드(261)에 따른 상기 추가의 다이오드(265)는 내부 또는 외부 소자로서 구현될 수 있고, 소자가 오프-상태에서 구동될 때, 드리프트 제어 영역(241)에 대해 상보적으로 도핑된 제 2 접속 영역(244) 내에서 p-형 전하 캐리어들이, 즉 홀들이 바디 영역(212)에 인접하게 배치된 축적 유전체(251)의 영역(점선으로 도시된 위치) 내에 축적되는 것을 가능케 한다. 소자가 온-상태에서 후속하여 구동될 때, 상기 홀들은 축적 유전체(251)에 따라 드리프트 영역(211) 내에서 축적 채널을 제어할 수 있도록 드리프트 제어 영역(241) 내에서 요구된다. 이러한 스위치-온의 경우에, 상기 홀들은 바디 영역(212)의 부근에 위치하고 드레인 영역(214) 또는 드리프트 제어 영역의 제 1 접속 영역(242)의 방향으로 시프트되는 드리프트 제어 영역의 영역으로부터 추출된다. 소자가 후속하여 온 상태에서 구동될 때, 소자가 오프 상태에서 구동될 때 저장 캐패시턴스로서의 역할을 하는 제 2 다이오드(262)로부터의 홀 전하는 드리프트 영역(211), 축적 유전체(251) 및 드리프트 제어 영역(241)에 의해 형성되는 "축적 캐패시턴스" 내로 시프트된다.
도 120을 참조하면, 상기에서 기술된 전하 저장 효과는 소스 전극(231)과 제 2 접속 전극(233) 사이에 접속된 캐패시턴스(263)에 의해서 획득될 수도 있다. 도 120의 캐패시터(263)로서 개략적으로 도시된 상기 캐패시턴스는 반도체 바디의 내부에 또는 외부에 임의의 원하는 방식으로 구현될 수 있다.
도 121를 참조하면, 오프-상태의 누설 전류를 통해 충전되는 상기 캐패시터(263) 양단의 전압을 제한하기 위해, 캐패시터(263)와 평행한 다이오드(266)를 제공하는 것이 가능하며, 상기 다이오드의 브레이크다운 전압은 캐패시터(263)의 유전체 세기에 적응된다.
도 120에 따른 소자의 경우와 도 121에 따른 소자의 경우 모두에서, 제 1 다이오드(261)는 선택적으로 드리프트 제어 영역(241)의 드레인측 단부와 드레인 영역(214) 또는 드레인 전극(232) 사이에 선택적으로 존재하며, 도면에서 점선에 의해 도시되었다. 상기 다이오드(261)는 다이오드(266)과 같이 특히 상호접속부에 의해 각각 접속 전극(233)과 접속 전극(234)에 접속될 수 있으며, 바람직하게는 단결정질 반도체 재료 내의 다이오드 구조체로서 또는 단결정질 반도체 바디(100) 위의 소위 "폴리실리콘 다이오드"로서 배치된다.
도 122에 도시된 다른 예시적인 실시예에서, 외부 저장 캐패시턴스(263)를 추가의 다이오드(264)를 통해 게이트 전극(221)으로 접속시키는 것이 제공된다. 이러한 경우, 상기 추가의 다이오드(264)의 어노드은 게이트 전극(221)에 접속되고 상기 캐소드는 제 2 접속 전극(233) 또는 상기 제 2 접속 전극(233)에 대향하는 캐패시턴스(263)의 접속부에 접속된다. 추가의 다이오드(264)는 p-형 전하 캐리어들이 후속하여 게이트 구동 회로로부터 공급되는 영향을 갖는다. 제 1 다이오드(261)가 존재하여 다이오드가 홀들이 드리프트 제어 영역(241)으로부터 드레인 전극(232)으로 흐르는 것을 방지한다고 할지라도, p-형 전하 캐리어들은 재결합을 통해 또는 누설 전류를 통해 무효화될 수 있게 손실되며 그에 따라 후속하여 공급되어야만 한다. 특히, 추가의 다이오드(264)는, MOSFET이 온-상태에서 먼저 구동될 때, 만약 캐패시턴스(263)가 드리프트 제어 영역(241)에서 열적으로 생성된 역전류에 의해 사전에 이미 충전되지 않았다면 캐패시턴스(263)가 게이트 회로로부터 충전되는 효과를 갖는다. 이러한 경우, 전압 제한 다이오드(265)는 선택적으로 캐패시터(263)와 평행하게 접속될 수 있다.
반도체 바디(100) 내의 "외부" 캐패시턴스(263)를 집적하는 다양한 가능성이 도 123 내지 도 126을 참조로 하여 하기에서 기술된다.
도 123은 자신의 내부에 집적된 횡방향 MOSFET의 트랜지스터 구조체를 구비하는 반도체 바디를 통한 투영 단면으로부터의 발췌부를 도시한다. 명료함을 위해, 오직 수평 방향으로 연장하는 드리프트 영역(211), 수평 방향으로 연장하는 드리프트 제어 영역(241) 및 드리프트 영역(211)과 드리프트 제어 영역(241) 사이에 배치된 축적 유전체(251)만이 도시되었다. 여기에서 캐패시턴스(263)는 반도체 바디(100) 또는 반도체 기판(103)의 후면(102)에 도포된 유전층(271)에 의해 형성되며, 반도체 기판(103) 및 전극층(272)은 유전층(271)에 도포된다. 이때, 자세히 도시되지 않았지만 전극층(272)은 MOSFET의 소스 전극에 접속되어, 캐패시턴스(263) 중 하나의 접속부는 소스 퍼텐셜에 위치한다. 반도체 기판(103)은 드리프트 제어 영역(241)과 직접 인접할 수 있으며, 드리프트 제어 영역(241) 및 반도체 기 판(103)은 이때 동일한 도전형을 갖는다. 캐패시턴스의 제 2 접속부는 기판(103)에 의해 형서오디고 드리프트 제어 영역(241)에 직접 접속된다.
대안으로서, 유전층(252)은 반도체 기판(103)과 드리프트 제어 영역(241) 사이에 배치될 수 있다. 이때, 캐패시턴스의 제 2 접속부는 접속 라인(자세히 도시되지 않음)을 통해 드리프트 제어 영역(241)에 접속되어야 한다.
기판(103)보다 강하게 도핑된 반도체 층(273)은 선택적으로 기판(103)의 측면 상에 존재할 수 있으며, 상기 반도체 층은 축적 유전체(271)에 직접 인접하고 공간 전하 영역이 유전체(271)로부터 기판(103) 내로 확산하는 것을 방지하며 그에 따라 일정하게 큰 값의 저장 캐패시턴스를 보장한다. 이때, 기판(103)의 도핑 농도는 드리프트 제어 영역(241)의 도핑 농도와 일치할 수 있다. 이것은 대략 소자의 전체 역전압이 트랜지스터의 드레인 영역 아래까지 취해질 수 있도록 임의의 경우에서 충분히 낮아야 한다. 대안으로서, 반도체 기판(103)의 도핑을 드리프트 제어 영역(241)보다 강하게 하는 가능성도 있다(상기에서 기술된 조건의 범주 내에서). 보다 강하게 도핑된 중간 영역(273)은 생략될 수 있다. 또한, 드리프트 제어 영역(241)을 반도체 기판에 대해 상보적으로 도핑하는 가능성도 존재한다.
저장 캐패시턴스를 증가시키기 위해, 도 124 및 도 125를 참조하면, 저장 유전체(271)를 평면 형태가 아니라, 예를 들어 파상 형태와 같은 수평 방향 면 구조를 갖도록 형성될 가능성도 존재한다. 이러한 경우, 선택적으로 존재하는 보다 강하게 도핑된 영역(273)이 유전체(271)(도 125)의 구조를 따르거나 또는 본질적으로 편평한 반도체 기판(103)과의 인터페이스가 존재하는 방식으로 구현될 수 있다.
도 126을 참조하면, 외부 캐패시턴스(263)가 웨이퍼 본딩 방법에 의해 구현될 수 있다. 이때, 유전층(271)이 도포되는 반도체 바디는 예로서 열처리를 포함하는 본딩 방법에 의해 반도체 기판의 후면 상에 본딩된다. 기판은 보다 강하게 도핑된 중간 영역(273)을 획득하기 위해 후면의 영역에 보다 강하게 도핑될 수 있다. 기판(103)으로부터 떨어진 본딩된 반도체 바디의 측면 상의 전극층(272)은 저장 캐패시턴스의 우수한 전기적 접속을 보장한다.
게이트 전극(221)이 반도체 바디의 앞면(101) 상에 배치되는, 상기에서 기술된 소자의 경우에서, 역채널은 반도체 바디(100)의 앞면(101)의 영역 내에서 게이트 유전체(222) 아래의 바디 영역(212)에서 연장한다. 유효 채널 폭은 대략 드리프트 영역(211)의 총 폭에 의해 결정되며, 즉 두 개의 드리프트 제어 영역들(241) 사이에 배치된 개별적인 드리프트 영역 부분들(211)의 폭(b)(도 111a)의 합에 의해 결정된다. 소자가 온 상태에서 구동될 때, 드리프트 영역(211) 내에서의 전류의 흐름은 축적 유전체(251)를 따라 드리프트 영역(211) 내에서 형성되는 축적 채널 내에 집중된다. 이러한 축적 영역의 길이는 축적 유전체(251)에 직교하는 방향, 즉 상기에서 기술된 소자의 경우에서 제 2 수평 방향(y)에서 매우 작아, 본 발명에 따른 소자의 경우에 두 개의 드리프트 제어 영역들(241) 간의 상호 거리 또는 개별적인 드리프트 영역 부분들(211)의 폭(b)이 소자의 온저항에 뚜렷한 영향을 미치지 않은 채 매우 작게 선택되고 축적 채널의 길이의 값에 대략 2배만큼 감소될 수 있도록 한다. 두 개의 드리프트 제어 영역들(241) 사이의 거리의 감소치가 증가함에 따라, 즉 드리프트 영역 부분(211)의 폭(b)의 감소치가 증가함에 따라, 상기에서 기술된 소자의 경우, 각각의 드리프트 영역 부분(211)에 대해 영향을 갖는 바디 영역(212)의 역채널의 채널 폭이 감소하고, 이것은 온저항을 증가시킨다. 제 2 수평 방향으로의 축적 채널의 길이는 예를 들어 50nm 미만의 범위에 존재한다.
이러한 문제는 도 127 내지 129를 참조로 하기에서 기술된 소자의 경우에서 방지되며 게이트 전극(221)은 반도체 바디의 앞면(101)으로부터 진행하여 수직 방향으로 반도체 바디(100) 내로 연장한다. 도 127a, 128a 및 129a는 각각 소자들이 개별적으로 집적되는 반도체 바디(100)의 앞면의 평면도를 도시하고, 도 127b, 128b 및 129b는 제 1 수직 단면에서의 소자를 도시하며, 도 127c, 128c 및 129c는 제 2 수직 단면에서의 소자를 도시한다.
도 127에 따른 소자의 경우, 소스 영역(213)은 바디 영역(212) 내에 배치되고, 게이트 전극(221)은 수직 방향으로 소스 영역(213), 바디 영역(212)를 통과하여 드리프트 영역(211)으로 연장한다. 이때, 게이트 전극(221)은 제 1 수평 방향(x)에서 드리프트 영역(211)의 확산부에 배치되고 제 2 수평 방향(y)에서 축적 유전체(251)로부터 떨어져서 배치된다. 소자가 온-상태에서 구동될 때, 역채널은 수직 방향으로 게이트 유전체(221)를 따라 소스 영역(213)으로부터 바디 영역(212)을 통해 드리프트 영역(211)으로 연장한다. 이때, 상기 역채널의 채널 길이는 수직 방향(v)으로 소스 영역(213)과 드리프트 영역(211) 사이에 있는 바디 영역(212)의 길이에 의해 결정된다. 상기 채널 길이는 도 127b 및 127c에 참조번호 l로 지정되었다. 이때, 도 127b는 게이트 전극(221)의 영역 내의 반도체 바디(100)를 통한 수직 단면도를 도시하는 반면, 도 127c는 게이트 전극(221)과 축적 유전체(251) 사이의 영역 내의 반도체 바디(100)를 통한 단면도를 도시한다.
드리프트 제어 영역(242)과 접속 영역(244)의 단면도는 도 127에서 생략되었다. 상기 단면은 도 114c를 참조로 이미 기술된 단면과 일치하며, 자세히 기술되지는 않았지만, 드리프트 제어 영역(241)이 도 118 내지 122와 관련된 설명에 따라 소스 전극 및 드레인 전극으로 접속될 수 있거나 또는 도 111에 관련된 설명에 따라 드레인 영역(214)에만 접속될 수 있다.
자세히 도시되지는 않았지만, 도 127에 도시된 소자의 반도체 바디(100)는 도 111의 반도체 바디와 일치하게 구현될 수 있으며, 이때 반도체 층(104)은 반도체 기판(103)에 직접 도포되고, 드리프트 제어 영역(241)은 추가의 절연층(252)에 의해 반도체 기판(103)으로부터 절연된다. 도 127에 따른 소자를 SOI 기판 내의 도 113의 소자에 따라 구현하는 가능성도 존재하며, 이때 연속적인 절연층(105)이 반도체 기판(103)과 반도체 층(104) 사이에 존재한다.
도 128은 도 127에 도시되고 전력 MOSFET으로서 구현되는 반도체 소자의 변형을 도시한다. 도 128에 도시된 소자의 경우에, 역채널의 길이는 제 1 수평 방향(x)에서 소스 영역(213)과 드리프트 영역(211) 사이의 거리에 의해 결정된다. 이러한 소자의 경우, 게이트 전극(221)은 수직 방향(v)에서 반도체 바디로 연장하고 제 1 수평 방향(x)에서 게이트 유전체(222)에 의해 절연되어 소스 영역(213)으로부터 바디 영역(212)을 통과하여 드리프트 영역(211)까지 연장하는 식으로 배치된다. 소자가 온-상태에서 구동될 때, 길이 l을 갖는 역채널은 게이트 유전체(222)를 따라 제 1 수평 방향(x)으로 연장한다.
도 128b 및 128c를 참조하면, 소스 영역(213)이 바디 영역(212) 내에 배치되고 따라서 제 1 수평 방향(x)과 수직 방향(v) 모두에서 바디 영역(213)에 의해 드리프트 영역(211)으로부터 분리된다. 도 128b 및 128c에 점선으로 도시된 바와 같이, 소스 영역(213)과 바디 영역(212)을 그들이 반도체 바디(100)의 앞면(101)으로부터 수직 방향(v)으로 반도체 층(104) 아래에 배치된 반도체 기판(103)까지 연장하거나, 또는 SOI 기판을 사용하는 경우 절연층(105)까지 연장하도록 구현될 수도 있다.
대안으로서, 도 127에 따른 소자와 유사하게, 게이트 전극(221)은 수직 방향(v)에서 바디 영역(212)보다 더 깊게 연장하여, 스위칭-온 상태에서, 역채널이 제 1 수평 방향(x)과 수직 방향(v) 모두에 형성될 수 있도록 할 수 있다.
도 129는 도 128에 도시된 소자의 변형을 도시한다. 이러한 소자에서, 게이트 전극(221)은 제 1 수평 방향(x)에서 드리프트 제어 영역(241)의 확산부에 배치되고 제 2 수평 방향(y)에서 바디 영역(212)에 인접하게 배치된다. 이러한 소자에서, 축적 유전체(251) 및 게이트 유전체(222)는 제 2 수평 방향(y)에서 드리프트 영역(211)을 드리프트 제어 영역(241)과 바디 영역(212)으로부터 분리시키고 소스 영역(213)의 일부분과 드리프트 영역(211)의 일부분을 게이트 전극(221)으로부터 분리시키는 공통 유전층에 의해 형성된다. 제 1 수평 방향(x)에서, 게이트 전극(221)은 추가의 유전층 또는 절연층(224)에 의해 드리프트 제어 영역(241)으로부터 분리된다.
도 129b 및 129c를 참조하면, 이러한 소자의 반도체 바디(100)는 반도체 기 판(103), 절연층(105) 및 반도체 층(104)을 구비하는 SOI 기판으로서 구현될 수 있다. 도 129b를 참조하면, 바디 영역(212) 및 소스 영역(213)은 반도체 바디(100)의 수직 방향(v)으로 절연층(105)까지 연장한다. 이와 유사하게 수직 방향(v)에서 절연층(105)까지 연장하는 게이트 전극(221)에도 동일한 사항이 적용된다. 이러한 소자의 경우, 역채널은 게이트 유전체(222)를 따라 소스 영역(213)과 드리프트 영역(2110 사이의 바디 영역(212)에서 제 1 수평 방향(x)으로 형성된다.
자세히 도시되지는 않았지만, 바디 영역(213)은 절연층(105) 위에서 종료할 수 있으며 소스 영역(213)은 완전히 바디 영역(212) 내에 배치될 수 있고, 그에 따라 도 127에 따른 소자에 따르면, 수직 방향(v)으로 연장하는 역채널을 갖는 전력 MOSFET이 획득된다.
도 129에 따른 소자의 드리프트 제어 영역(241)은 도 118 내지 122에 관한 설명에 따라 접속될 수 있다. 이때, 드리프트 제어 영역(241)의 제 2 접속 영역(244)이, 제 1 수평 방향(x)에서, 드리프트 제어 영역(241) 내의 게이트 전극(221)의 다른 절연층(124)에 인접하여 배치될 수 있다.
자세히 도시되지는 않았지만, 제 2 접속 영역(244)은 수직 방향(v)에서 바디 영역(212)의 전체 깊이에 걸쳐 연장할 수 있고/거나 상기 수직 방향으로 절연층(105)까지 연장할 수 있다.
도 111 내지 113에 관한 설명에 따르면, 물론, 삽입물을 갖는 또는 다이오드의 삽입물을 갖지 않는 제 1 접속 전극(233)에 의해서만 드리프트 제어 영역을 드레인 퍼텐셜에 연결하는 가능성도 존재한다.
도 130은 SOI 기판에 기초하는 수평 방향 전력 MOSFET의 다른 예시적인 실시예를 도시한다. 이때, MOSFET이 개별적으로 집적되는 반도체 바디(100)는 반도체 기판(103), 반도체 기판(103) 상에 배치된 절연층(105) 및 절연층(105) 위에 배치되고 MOSFET의 액티브 소자 영역이 집적되는 반도체 층(104)을 구비한다.
도 130 및 131에 따른 소자의 경우에, 상기 절연층(105)은 바디 영역(212)에 인접하는 접속 영역(217)이 절연층(105)을 통과해 반도체 기판(103)까지 연장하는 컷아웃(106)을 구비한다. 상기 접속 영역은 바디 영역(212)과 동일한 도전형을 갖는다. 반도체 기판(103)은 접속 영역(217)에 대해 상보적으로 도핑된다.
도 130에 따른 소자의 경우에, 기판에 대해 상보적으로 도핑된 필드 영역들(218a, 218b, 218c, 218d)은 반도체 기판(103) 내에 배치되며, 필드 영역들은 제 1 수평 방향(x)에서 서로로부터 떨어져서 배치되고 절연층(105)에 직접 인접한다. 제 2 수평 방향(y)에서, 상기 필드 영역들(218a, 218b, 218c, 218d)은 자세히 기술되지는 않았으며 스트립-형태로 형성된다. 이러한 경우, 접속 영역(217)에 가장 근접한 필드 영역(218a)은 접속 영역(217)에 직접 접속된다. 두 개의 인접하는 필드 영역들(218a, 218b, 218c, 218d) 사이의 수평 방향 거리는 바람직하게는 접속 영역(217)으로부터의 거리가 증가함에 따라 증가한다.
필드 영역들(218a-218d)은 전력 반도체 소자의 경우의 에지 단부로부터 알려진 바와 같은 필드 링의 기능을 충족하며, 주어진 퍼텐셜에서의 반도체 기판(103)의 경우에서 절연층(105)의 전압 부하를 감소시키도록 유전체 절연층(105)을 통해 드리프트 영역(211) 내의 장 분포에 영향을 미친다. 상기 퍼텐셜은 접지 퍼텐셜 또는 참조 퍼텐셜일 수 있으나, 드레인 퍼텐셜과 일치할 수도 있다.
도 131에 따른 소자의 경우에서, 동일한 목적이 반도체 기판(103)에 대해 상보적으로 도핑된 필드 영역(219)에 의해 획득될 수 있으며, 상기 필드 영역은 수직(v) 방향에서의 자신의 도펀트 도스량이 접속 영역(217)으로부터의 거리가 증가함에 따라 감소되도록 구현된다. 이러한 영역은 VLD(variation of lateral doping)(수평 방향 도핑의 변화) 영역으로도 지칭된다.
도 131을 참조하면, 드레인 영역(214) 아래의 절연층(105) 내에 컷아웃(106)이 제공될 수 있으며, 상기 컷아웃을 통해 접속 영역(228)이 드레인 영역(214)으로부터 반도체 기판(103)까지 연장한다. 컷아웃의 영역에서, 제 1 수평 방향에서 절연층(105)의 아래까지 연장하고 접속 영역(228)에 의해 접촉이 이루어지는 반도체 영역(227)이 선택적으로 존재한다. 필드 링들(229a, 229b)은 드레인 영역(214) 아래의 영역 내의 기판에 선택적으로 제공될 수 있고,상기 필드 링들의 기능은 도 130의 링드 링들의 기능에 상응한다. 접속 영역(228), 기판(103) 내의 반도체 영역(227) 및 필드 링들은 바람직하게는 드레인 영역(214)과 동일한 도전형이다. 이들 영역들은 바람직하게는 드리프트 영역(211)보다 강하게 도핑된다.
도 130 및 131에 도시된 소자의 경우에, 게이트 전극(221)은 반도체 바디의 앞면(101) 위의 평면 전극으로서 배치된다. 상기 게이트 전극은, 자세히 도시되지는 않았지만, 도 127 내지 129의 예시적인 실시예에 따른 트렌치 전극으로서 구현될 수도 있다.
또한, 도 130 및 131에 따른 소자의 경우에서, 드리프트 제어 영역(241)은 제 1 접속 영역(242)과 이에 대해 상보적으로 도핑된 반도체 영역(243) 사이의 pn 접합에 의해 형성된 다이오드에 의해 드레인 전극(232)으로 접속된다. 제 1 접속 전극(234)을 통해 드리프트 제어 영역(241)과의 접속이 추가적으로 이루어진다. 드리프트 제어 영역(241)은 도 118 내지 122를 참조로 이미 기술된 원하는 임의의 방식으로 접속될 수 있다. 또한, 도 111 내지 113의 예시적인 실시예에 대해 기술된 바와 같이, 드리프트 영역(241)을 드레인 퍼텐셜에만 연결하는 가능성도 존재한다.
SOI 기판에 기초하여 상기에서 기술된 소자의 경우에서, 드리프트 영역(211)이 이에 대해 상보적으로 도핑된 아래의 반도체 기판(103)에 직접 인접하며, 예를 들어 드리프트 제어 영역(241)을 반도체 기판(103)으로부터 절연시키는 절연층(252)은 기술된 방식으로 요구된다(예를 들어 도 111d 참조). 이들 소자들은 반도체 기판(103), 반도체 기판(103) 상에 배치된 드리프트 영역(211) 및 수평 방향에서 드리프트 영역(211)에 인접하게 배치된 드리프트 제어 영역(241)을 구비하는 기본 구조에 기초하며, 드리프트 제어 영역은 축적 유전체(251)에 의해 드리프트 영역(211)으로부터 절연되고 추가의 절연층 또는 유전층(252)에 의해 반도체 기판(103)으로부터 절연된다.
이러한 소자 기본 구조체를 제조하는 가능한 방법이 도 132를 참조로 하기에 기술되었다.
도 132a를 참조하면, 방법은 반도체 기판(103)의 규정함으로써 시작된다.
도 132b를 참조하면, 절연층(252')이 상기 반도체 기판(103)의 측면들 중 하나에 생성된다. 상기 절연층(252')은 예를 들어, 열적 산화에 의해 생성될 수 있는 산화층, 또는 예를 들어 TEOS(tetraethyl orthosilicate)와 같은 증착된 산화물이다.
후속하여 도 132b 및 132c의 결과로 도시된 바와 같이, 스트립-형태의 절연층(252)이 나타나도록 절연층(252')의 개별적인 부분들을 제거함으로써 절연층(252')이 패터닝된다. 이때, 도 132b은 반도체 기판(103)과 패터닝된 절연층을 갖는 배치를 통한 단면을 도시하며, 도 132c는 평면도를 도시한다. 개별적인 스트립-형태의 절연층(252)은 나중의 제 2 수평 방향(y)에 상응하는 수평 방향에서 서로로부터 떨어져 배치된다. 상기 제 2 수평 방향(y)의 남아있는 절연층(252)의 폭은 나중의 드리프트 제어 영역의 폭을 정의하며, 이들 절연층(252) 사이의 상호 거리는 나중의 드리프트 영역(211)의 폭을 정의한다.
도 132e를 참조하면, 후속하여 반도체 층(104)이 기판(103)과 패터닝된 절연층(252) 상에, 에피택시 방법에 의해 증착되며, 절연층(252)은 이때 에피택셜 과성장된다.
보다 두꺼운 반도체 층(104)이 제조되면, 완성된 트랜지스터의 온저항은 더 낮아진다. 두께는 후속하는 에칭 및 충진 프로세스와 그 비용의 기술적 가능성에 의해 제한된다. 전형적인 두께는 2㎛ 내지 40㎛의 범위를 갖는다.
도 132f를 참조하면, 에칭 마스크(200)를 사용하여, 반도체 기판(103)과 반도체 층(104)으로 형성된 반도체 바디(100)의 앞면(101)으로부터 진행하여, 트렌치들이 반도체 바디(100) 내로 후속하여 에칭되며, 상기 트렌치들은 제 2 수평 방향(y)에서 서로로부터 떨어져 배치되고 트렌치들이 절연층(252)의 수평 에지의 영역에 배치되도록 위치한다. 에칭은 예를 들어 절연층(252)의 재료에 대해 선택적으로 반도체 층(104)을 에칭하는 에칭제에 의해 구현되어, 절연층(252)이 에칭 동안 에칭 스톱 층으로서의 역할을 한다. 트렌치(107)의 폭은 나중의 드리프트 영역(21)과 드리프트 제어 영역(241) 사이의 최대 전압 부하에 의해 주어지며, 유전층의 생성 방법에 의해서도 주어진다. 만약 유전층이 반도체 재료의 열적 산화에 의해 생성된다면, 반도체 재료는 트렌치 폭을 고려하여 선택되어야 한다. 전형적인 트렌치 폭은 열적으로 산화된 유전층의 경우 대략 20nm 및 대략 100nm 사이에 위치하며, 트렌치의 유전체 충진의 경우 대략 30nm 내지 대략 200nm 사이에 위치한다.
유전층은 후속하여 상기 트렌치들 내에 생성된다. 상기 유전층은 예를 들어 산화층이며, 반도체 바디(100)의 커버되지 않은 영역의 열적 산화에 의해 또는 예를 들어 CVD 프로세스 내의 절연층의 증착에 의해 또는 이들의 결합에 의해 에칭 마스크(200)를 제거하기 이전 또는 이후에 구현될 수 있다. 만약 열적 산화가 에칭 마스크(200)의 제거 이후에 실행된다면, 산화층은 반도체 바디(100)의 앞면(101) 위에 나타나며, 상기 산화층은 예를 들어 이방성 에칭 방법에 의해 다시 제거되어야 한다.
도 132g는 이러한 방법 단계들이 실행된 후 반도체 바디(100)를 도시한다. 도 132g에 도시된 기본 구조에 기초하여, 상기에서 기술된 반도체 소자는 MOSFET 구조체의 바디 영역(212), 소스 영역(213) 및 드레인 영역(214)과, 드리프트 제어 영역(241)의 접속 영역(233, 234)을, 충분히 알려져 있고 예를 들어 주입 및/또는 확산 단계들을 포함하는 종래의 도핑 방법에 의해 생성함으로써 구현될 수 있다.
전력 반도체 소자에서 드리프트 영역(211)의 축적 채널을 제어하도록 약하게 도핑된 드리프트 제어 영역(241)을 사용하는 것은 전력 MOSFET으로 제한되지 않으며, 오히려 드리프트 영역을 구비하는 임의의 전력 반도체 소자에 적용될 수 있다. 이러한 드리프트 제어 영역의 사용은 특히 IGBT에 적용될 수 있다. 이러한 IGBT는, IGBT에서 이미터 영역으로도 지칭되는 드레인 영역(214)이 드리프트 영역에 대해 상보적으로 도핑된다는 사실에서, 도면들을 참조로 상기에서 기술된 전력 MOSFET과는 다르다. 단극 전력 반도체의 경우에서 드리프트 영역(211) 내의 축적 채널을 제어하도록 약하게 도핑된 드리프트 제어 영역(241)을 사용함으로써 특정한 장점들이 획득될 수 있다.
드리프트 영역에 인접하게 배치된, 약하게 도핑된 드리프트 제어 영역의 다른 적용 예는 전력 쇼트키 다이오드이다. 이러한 유형의 쇼트키 다이오드는 쇼트키 금속 영역이 바디 영역(212) 대신 존재하며, 게이트 전극이 존재하지 않는다는 점에서 상기에서 기술된 전력 MOSFET과는 다르다.
도 133은 도 113에 따른 예시적인 실시예의 변형에서 전력 쇼트키 다이오드의 예시를 도시한다. 이때, 참조 번호(271)는 드리프트 영역(211)에 인접하고, 드리프트 영역(211)과 함께 소자 접합(272)을 형성하는 쇼트키 금속 영역을 나타내며, 상기 소자 접합(272)으로부터 공간 전하 영역이 진행하여 드리프트 영역(211)으로 확산된다. 이러한 소자에서, 쇼트키 금속 영역(271)은 어노드 영역을 형성하며, 드리프트 영역(211) 내에 배치되는 강하게 도핑된 반도체 영역(214) - 상기 반도체 영역은 MOSFET의 경우에 드레인 영역을 형성함 - 은 쇼트키 다이오드의 캐소 드 영역을 형성한다. 이러한 쇼트키 다이오드는 만약 포지티브 전압이 캐소드 영역(214)과 어노드 영역(261) 사이에 존재한다면 턴오프된다.
상기에서 기술된 본 발명에 따른 전력 소자의 경우에, 드리프트 영역(211)과 드리프트 제어 영역(241)은 반도체 바디(100)의 제 2 수평 방향(y)에서 서로에 인접하게 배치되고 축적 유전체(251)에 의해 서로로부터 분리되어 배치된다. 이때, 소자가 온-상태에서 구동될 때 축적 유전체(251) - 상기 축적 유전체(251)에 따른 축적 채널이 드리프트 영역(211) 내에서 확산됨 - 는 반도체 바디의 앞면(101)에 직교하여 연장한다.
도 134a 내지 134d는 본 발명에 따른 수평 방향 전력 반도체 소자의 다른 예시적인 실시예를 도시한다. 이러한 소자에서, 드리프트 제어 영역(241)은 반도체 바디(100)의 수직 방향(v)에서 드리프트 영역(211)에 또는 상기 드리프트 영역(211)의 개별적인 부분들에 인접하게 배치된다. 도 134a는 반도체 바디(100)의 앞면(101)의 평면도에서의 반도체 소자를 도시하고, 도 134b는 수직 단면 J-J에서의 소자를 도시하고, 도 134c는 다른 수직 단면 K-K에서의 소자를 도시하며, 도 134d는 앞면(101)에 평행하게 연장하는 수평 방향 단면 L-L에서의 소자를 도시한다.
개별적인 드리프트 제어 영역(241)은 축적 유전체(251)에 의해 드리프트 영역(211)으로부터 절연되고 드레인 영역(214) 또는 드레인 전극(232)에 전기적으로 연결되며, 이는 개별적인 드리프트 제어 영역(241) 및 드레인 전극(232)과 접촉을 이루는 라인 접속에 의해 도 134b 및 134c에 개략적으로 도시되었다.
제 1 접속 전극(233)은 드리프트 제어 영역(241)와 접속을 이루도록 존재하며, 상기 접속 전극은 앞면(101)으로부터 진행하여 수직 방향에서 반도체 바디로 연장하며 드리프트 제어 영역(241)과 접촉을 이루지만, 드리프트 영역(211)으로부터 절연된다. 도 134e는 이러한 접속 콘택트(233)의 영역에서의 소자의 단면을 도시한다. 이때, 접속 콘택트(233)는 드레인 영역(214)과 대향하는 드리프트 제어 영역(241)의 단부에 위치한다. 상기 접속 콘택트는 제 2 수평 방향(y)에서 임의의 원하는 위치에 배치될 수 있다. 도 134a는 상기 접속 콘택트(233)의 가능한 하나의 위치를 도시하며, 이것은 예로서 사각형의 단면을 갖는다.
접속 콘택트(233)는 반도체 바디의 앞면(101) 위의 접속 링크(235)에 의해 드레인 전극(232)에 접속되며 앞면 위의 절연층(256)에 의해 적어도 드리프트 영역(211)으로부터 절연된다. 도 134e에서 참조 번호(255)는 반도체 바디(100) 내의 드리프트 영역(211)을 반도체 바디(100) 내로 연장하는 접속 전극(233)으로부터 절연시키는 수직 절연층을 도시한다.
바디 영역(212) 또는 소스 영역(213)과 대향하는 자신의 단부에서 드리프트 제어 영역(241)과의 접속을 가능케 하도록 제 2 접속 전극(234)이 존재하며, 이는 기술된 제 1 접속 전극(233)과 동일하고 드리프트 제어 영역(241)의 바디측 단부 또는 소스측 단부에서 수직 방향으로 반도체 바디(100)로 연장하며 드리프트 제어 영역(241)과 접촉을 이루지만, 드리프트 영역(211)으로부터는 절연된다. 선택적으로 존재하는 상기 제 2 접속 전극(234)의 가능한 하나의 위치가, 유사하게 도 134a에 점선으로 도시되었다. 예시에서, 제 2 접속 영역(244)이 드리프트 제어 영역 내 에 존재하며, 상기 제 2 접속 영역은 드리프트 제어 영역(241)에 대해 상보적으로 도핑되고 제 2 접속 전극은 상기 제 2 접속 영역과 접촉을 이룬다.
드리프트 제어 영역(241)은 도 118 내지 122를 참조로 기술된 임의의 원하는 방식으로 드레인 전극(232)과 소스 전극(231)에 접속될 수 있다. 드리프트 제어 영역(241)을 다이오드를 통해 드레인 전극(232)으로 접속시키기 위해서, 예를 들어, 접속 영역(243)이 접속 콘택트(235)의 영역 내의 드리프트 제어 영역(241) 내에 제공될 수 있으며, 상기 접속 영역은 드리프트 제어 영역(241)의 남아있는 영역에 대해 상보적으로 도핑된다. 이러한 접속 영역들은 도 134e에 도시된다. 특히, 접속 영역(243)과 드리프트 제어 영역(241) 사이에 강하게 도핑된 영역이 삽입될 수 있으며, 상기 강하게 도핑된 영역은 접속 영역(243)에 대해 상보적으로 도핑되고, 블로킹 드레인 전압이 존재할 때, 축적된 홀들이 드리프트 제어 영역으로부터 접속 전극(233)으로 흐르는 것을 방지할 수 있다. 드리프트 제어 영역(241)을 소스 전극(231)에 접속시키기 위해, 드리프트 제어 영역(241)에 대해 상보적으로 도핑된 접속 영역(244)이, 추가의 접속 콘택트(237)의 영역의 드리프트 제어 영역(241) 내에 제공될 수 있다.
도 134에 도시된 소자의 경우에서, 바디 영역(212)은 드리프트 영역(211)에 상보적으로 도핑되고 드레인 영역(214)의 방향에서 제 1 수평 방향(x)으로 연장하는 부분들(218)을 구비한다. 바디 영역(218)의 이러한 구성에 의해, 드리프트 영역(211)과 드리프트 제어 영역(241)의 블로킹 pn 접합들은 제 1 수평 방향(x)에서 서로 위아래에 있으며, 따라서 전기장 세기와 공간 전하 영역의 프로파일은 이들 두 반도체 영역들에서 실질적으로 동일하다. 이것은 오프-상태 동작에서 축적 유전체(251) 양단의 고정 전압 부하를 감소시킨다.
도 134에 도시된 MOSFET의 게이트 전극(221)은 반도체 바디의 앞면(101) 위에 평면 전극으로서 배치된다. 소스 영역(213)은 바디 영역(212)에 의해 완전히 둘러싸이며, 역채널은 소자가 온-상태에서 구동될 때 반도체 바디(100)의 앞면(101) 아래에서 소스 영역(213)과 드리프트 영역(211) 사이에 제 1 수평 방향(x)으로 형성된다. 도시된 예시에서, 드리프트 제어 영역(241)과 드리프트 영역(211) 사이의 축적 유전체(251)의 면적은 앞면(101)에 평행하게 연장하여, 소자가 온-상태에서 구동될 때 드리프트 영역(211) 내의 축적 채널들이 반도체 바디의 앞면(101)에 평행하게 형성된다.
도 135a 내지 135c는 도 134에 도시된 소자의 변형을 도시한다. 이러한 소자에서, 게이트 전극(221)은 앞면(101)으로부터 진행하여 수직 방향에서 반도체 바디(100)로 연장하는 트렌치 전극으로서 구현된다. 도 135a는 반도체 바디의 앞면(101)의 평면도를 도시하며, 소스, 드레인 및 게이트 전극의 도면은 명확성을 위해 생략되었다. 도 135b는 게이트 전극(221)을 통과하는 소자의 수직 단면도를 도시한다. 도 135c는 제 2 수평 방향(y)에서 게이트 전극(221)으로부터 떨어져 배치된 평면에서의 소자의 수직 단면도를 도시한다.
소자의 게이트 전극(221)은 이것이 게이트 유전체(222)에 의해 둘러싸이도록, 소스 영역(213)으로부터 바디 영역(212)을 통과해 드리프트 영역(211)까지 제 1 수평 방향(x)으로 연장하도록 배치된다. 소자가 온-상태에서 구동될 때, 이러한 경우 제 1 수평 방향에서 게이트 전극(221)의 수평 영역에 따라 바디 영역(212) 내에 역채널이 형성된다.
자세히 도시되지는 않았지만, 도 134의 소자의 드리프트 제어 영역(241)에 따르면, 드리프트 제어 영역(241)은 제 1 접속 전극(233)을 통해 드레인 전극(232)에 접속될 수 있고(도 135a), 선택적으로 존재하는 제 2 접속 전극(234)을 통해 소스 전극(231)에 접속될 수 있다(도 135a).
게이트 구조는 도 128과 관련된 설명에 따라 전술된 변형을 포함하여 구현될 수도 있다.
도 136a 내지 136d는 수평 방향의 전력 MOSFET의 다른 예시적인 실시예를 도시하며 상기 드리프트 제어 영역(241)은 반도체 바디(100)의 수직 방향(v)에서 드리프트 영역(211)의 부분들에 인접하게 배치된다. 이때, 도 136a는 반도체 바디의 앞면(101)의 평면도를 도시하고, 도 136b 및 136c는 제 2 수평 방향(y)에서 서로로부터 떨어져 배치된 두 개의 단면들 O-O와 P-P에서의 반도체 바디의 수직 단면도를 도시한다. 도 136d는 도 136b 및 136c에 도시된 단면 Q-Q에서의 반도체 바디를 통한 수평 단면도를 도시한다.
이러한 소자의 경우에, 게이트 전극(221)은 반도체 바디(100)의 수평 방향(v)에서 서로로부터 떨어져 배치된 복수의 전극 부분들을 구비한다. 이러한 소자에서, 개별적인 게이트 전극 부분들(221)은 각각 제 1 수평 방향(x)에서 드리프트 제어 영역(241)에 인접하게 배치되고 절연층(224)에 의해 상기 드리프트 제어 영역(241)으로부터 절연된다. 바디 영역(212)은 복수의 바디 영역 부분들을 구비하 고, 각각은 제 1 수평 방향(x)에서 드리프트 영역(211)의 부분에 인접하게 배치되고 수직 방향(v)에서 게이트 전극(221)의 적어도 한 부분에 인접하게 배치된다. 게이트 전극 부분(221)과 바디 영역 부분(212) 사이에 배치된 게이트 유전체(222) 및 게이트 전극 부분(221)에 인접하는 드리프트 제어 영역(241)과 바디 영역 부분(212)에 인접하게 배치된 드리프트 영역(211) 사이에 형성된 축적 유전체(251)는 이러한 소자에서 공통 유전층에 의해 형성된다.
제 1 수평 방향(x)에서 바디 영역 부분(212)에 각각의 소스 영역(213)의 부분이 인접하며, 이러한 접촉은 앞면(101)으로부터 진행하여 수직 방향으로 반도체 바디(100)로 연장하는 소스 전극에 의해 이루어진다.
이러한 소자의 경우, 개별적인 게이트 전극 부분들(221), 개별적인 바디 영역 부분들(212) 및 개별적인 소스 영역 부분들(213)은 제 2 수평 방향(y)에서 드리프트 제어 영역(241)과 드리프트 영역(211)을 따라 스트립-형태로 형성된다.
소스 영역(213)에 따르면, 드레인 영역(214)은 유사하게 이러한 소자의 경우 복수의 부분들을 구비하며, 개별적인 드레인 영역 부분(214)이 드리프트 영역 부분(211)에 인접한다. 앞면(101)으로부터 진행하여 수직 방향에서 반도체 바디(100)로 연장하는 드레인 전극(232)에 의해 개별적인 드레인 영역 부분들(214)과의 접촉이 이루어진다. 개별적인 드레인 영역 부분들(214)은 스트립-형태로 형성되고, 따라서 소스 영역 부분들(213)에 따른 제 2 수평 방향(y)에서 연장된다.
이러한 소자에서, 드리프트 제어 영역(241)은 수직 절연층(257)에 의해, 제 1 수평 방향(x)에서 드레인 전극(232)으로부터 또는 상기 절연층(257)과 드레인 전 극(232) 사이에 배치된 반도체 영역(245)으로부터 제 1 수평 방향(x)으로 절연된다.
자세히 도시되지는 않았지만, 도 134에서의 소자의 드리프트 제어 영역(241)에 따르면, 드리프트 제어 영역(241)은 제 1 접속 전극(233)을 통해 드레인 전극(232)에 접속될 수 있고(도 135a) 선택적으로 존재하는 제 2 접속 전극(234)을 통해 소스 전극(231)에 접속될 수 있다(도 135a). 제 1 및 제 2 접속 전극(233, 234)의 가능한 한 위치가 도 136a에 도시되었다. 도 136a에 따르면, 드리프트 제어 영역(241)에 대해 상보적으로 도핑된 접속 영역(244)은 개별적인 드리프트 제어 영역(241) 내에 존재할 수 있으며, 접속 전극(234)에 의해 상기 접속 영역과의 접촉이 이루어진다. 이러한 방식으로 드리프트 제어 영역(241)을 소스 전극(231) 또는 소스 영역(213)으로 접속시키는 다이오드가 구현되는 것이 가능하다.
반도체 바디의 수직 방향에서 드리프트 영역 부분들(211)에 인접하게 배치된 드리프트 제어 영역(241)의 규정은 도 134 내지 136에 도시된 전력 MOSFET으로 제한되는 것은 아니며, 오히려 이러한 드리프트 제어 영역(241)은 특히 쇼트키 다이오드에서 드리프트 영역을 구비하는 임의의 전력 소자 내에 제공될 수 있다. 쇼트키 다이오드는 게이트 전극이 존재하지 않으며 바디 영역과 소스 영역 대신 쇼트키 금속 영역이 제공되고, 상기 쇼트키 금속 영역은 드리프트 영역에 인접한다는 점에서 상기에 기술된 MOSFET과는 다르다.
도 134 내지 136을 참조로 기술된 수평 방향 전력 소자의 경우에서, 적층의 소자 구조체가 존재하며, 이것은 반도체 바디(100)의 수직 방향(v)으로, 드리프트 영역(211)과 같은 반도체 층, 축적 유전체(251)와 같은 유전층 및 드리프트 제어 영역(241)과 같은 추가의 반도체 층과, 상기 드리프트 제어 영역 상에는 추가의 축적 유전체(251)와 같은 추가의 유전층을 연속적으로 포함한다. 이러한 구조체는 반도체 바디의 수직 방향에서 복수의 드리프트 영역(211)과 축적 유전체(251)에 의해 서로로부터 분리되는 복수의 드리프트 제어 영역(241)이 교번하여 구현되도록 수직 방향에서 복수로 반복될 수 있다. 이러한 경우, 개별적인 드리프트 영역(211) 또는 개별적인 드리프트 영역 부분들 및 개별적인 드리프트 제어 영역(241)을 형성하는 반도체 층들은 각각 수직 방향에서 동일한 길이를 가질 수 있고 동일한 도핑 농도를 가질 수 있다.
반도체 층과 유전층이 존재하는 층 배치는 다양한 방법으로 다르게 생성될 수 있다:
적층을 생성하는 하나의 가능한 방법은 반도체 층 내에 서로 다른 깊이로 내장되는 절연층을 생성하는 것을 포함한다. 이를 위해, 표면을 통해 반도체 층 내로 산소 이온이 주입된다. 이러한 산소 주입은 열적 단계로 이어지며, 산소가 주입되는 영역 내에서, 절연층을 형성하는 반도체 산화물이 나타난다. 산소 이온들이 반도체 바디에 주입되도록 하는 주입 에너지는 산소 이온의 침투 깊이를 결정하며 따라서 반도체 층의 수직 방향에서의 절연층의 위치를 결정한다. 서로 다른 주입 에너지를 가함으로써, 이러한 방법에 의해 복수의 절연층들이 조사 방향에서 서로로부터 떨어져 배치된다.
반도체 층의 표면에 대해 수직하여 연장하는 절연층이 이러한 방법에 의해 생성될 수 있다. 이를 위해, 산소 주입이 마스크를 사용하는 마스킹 형식으로 실행되며, 마스크는 반도체 층의 수평 방향에서의 절연층의 위치와 길이를 결정하고 인가된 주입 에너지는 반도체 층의 수직 방향에서의 상기 절연층의 위치와 길이를 결정한다.
반도체 층과 유전층을 구비하는 적층을 생성하는 다른 방법은 이와는 달리 먼저 실리코 층과 실리콘-게르마늄 층을 교대로 갖는 반도체 적층을 생성한다. 이러한 반도체 적층은 알려진 방식으로의 에피택셜 증착에 의해 생성된다. 결과적인 적층의 수직 방향, 즉 개별적인 층들에 대해 직교하는 방향에서의 실리콘-게르마늄 층들의 길이는 이러한 경우 개별적인 실리콘 층들의 길이보다 작다. 후속하여 이러한 적층에서 앞면으로부터 진행하는 트렌치들이 생성되고, 실리콘-게르마늄 층들의 트렌치 영역은 트렌치로부터 진행하는 에칭제에 의해 선택적으로 에칭되어, 수직 방향으로 인접하는 두 개의 실리콘 층들 사이에 공동이 형성된다. 후속하여 적절한 산화 온도에서 사전에 생성된 트렌치를 통해 산화 기체가 적층의 공동으로 삽입됨으로써 반도체 산화물이 생성된다.
반도체 층과 절연층을 교대로 구비하는 적층을 생성하는 다른 방법은 도 132a 내지 도 132e를 참조로 기술된 방법을 골자로 하며, 이때 절연층은 반도체 층과 에피택셜 과성장되고, 이것이 여러 번 실행된다. 즉 패터닝된 절연층은 성장된 에피택셜 층 상에 새롭게 성장되고 에피택셜 층은 상기 절연층 상에 새롭게 성장된다.
반도체 층과 절연층을 교대로 구비하는 적층은 추가적으로 소위 스마트 컷(SmartCut) 방법을 적용함으로써 생성될 수 있다. 스마트컷 방법은, 원리적으로는, 주어진 깊이에 수소 이온을 주입하고 열처리 단계를 실행함으로써 반도체 층으로부터 얇은 반도체 층을 "이젝팅(ejecting)"하는 단계를 제공한다. 상기 스마트컷 방법은, 절연층이 두 개의 반도체 층들 사이에 배치되는 방식으로 웨이퍼 본딩 방법에 의해 표면에서 산화된 추가의 반도체 층에 절연층을 구비하는 반도체 층을 도포함으로써 반도체-절연 층 적층을 생성하는 데에 사용될 수 있다. 스마트컷 방법에 의해, 절연층과 본딩-온 반도체 층의 얇은 층이 캐리어 층 상에 남아있도록 본딩-온(bonded-on) 반도체 층이 이젝팅된다. 이러한 얇은 반도체 층은 후속하여 산화되고 절연층이 제공된 반도체 층은 새롭게 본딩되며 본딩-온 층은 스마트컷 방법에 의해 새롭게 이젝팅된다. 이러한 방법의 단계들은 반도체-절연 층 적층을 생성하기 위해 여러 번 실행될 수 있다.
내장된 산화층을 생성하는 가능한 다른 방법은 반도체 층 내에 트렌치를 에칭하고 후속하여 반도체 층을 수소 대기에서 가열하는 것을 골자로 한다. 이러한 열적 단계는 트렌치로부터 차단된 반도체 층 내에 공동을 발생시키며, 상기 공동은 후속하여 산화된다. 반도체 층의 표면으로부터 진행하는 개별적인 공동들의 위치는 반도체 층으로 에칭되는 트렌치의 깊이와 측벽 외형을 결정하는 에칭 프로세스의 선택에 의해 사전결정된다. 따라서, 소위 "보쉬 프로세스(Bosch process)"에서, 예를 들어 측벽을 페시베이팅하는(passivate) 이방성 위상과 등방성 위상이 트렌치 에칭 동안 실행되며, 이것은 스캘럽을 갖는 트렌치 벽의 규칙적인 구조를 야기한다. 챔버의 형성은 등방성 스캘럽으로 에칭된 영역과 이방성으로 에칭되어 보다 좁 은 영역의 폭의 비율의 적절한 선택에 의해 진행될 수 있다. 공동 내에 절연층을 생성하기 위해 공동 내의 반도체 재료를 산화시키는 것은 공동이 개방되는 추가의 트렌치의 생성을 요구한다.
드리프트 제어 영역(241)과 드리프트 영역(211)이 수직 방향에서 서로에 대해 위아래로 배치되는 도 134 내지 도 136을 참조로 기술된 소자의 생성에 따라 해결될 하나의 문제점은, 예를 들어 도 136에 따른 소자의 드리프트 제어 영역(241)의 전술된 접속 전극들(233, 234) 또는 드레인 전극(232)과 같이 앞면(101)으로부터 진행하여 반도체 바디로 연장하며 적층 중에서 오직 모든 제 2 반도체 층과만 접촉하는, 즉 오직 각 드리프트 영역(211)에만 또는 오직 각 드리프트 제어 영역(241)에만 접촉하는 접속 전극들을 생성하는 것이다. 이러한 문제를 해결하는 방법은 도 137a 내지 도 137f를 참조로 하기에서 기술되었으며 이는 오직 드리프트 영역(211)과 접촉하는 드레인 전극(232)을 생성하는 것이다. 이러한 경우, 이 방법은 도 134 내지 136의 소자의 제 1 및 제 2 접속 전극들(233, 234)의 생성에도 적용될 수 있다.
도 137a는 방법의 시작에서의 반도체 바디(100)를 도시하며, 이때 수직 방향(v)에서, 드리프트 영역(211)과 드리프트 제어 영역(241)은 서로 위아래로 배치되고 각각 축적 유전체(251)에 의해 분리된다. 나중에 소자의 드리프트 영역(211)을 형성하는 제 1 반도체 층은 참조 번호(111)로 지정되었고, 나중에 소자의 드리프트 제어 영역(241)을 형성하는 제 2 반도체 층은 참조 번호(141)로 지정되었다. 제 1 반도체 층(111)에서, 수직 절연층(257)은 반도체 바디(100)의 수직 방향(v)에 서 서로 위아래로 배치되며, 상기 절연층은 두 개의 축적 유전층(251) 사이에서 수직 방향으로 연장한다.
도 137b을 참조하면, 후속하여 트렌치(117)가 앞면(101)으로부터 진행하여 이러한 장치 내에 생성되고, 절연층이 유사하게 도포되며, 앞면(101)으로부터 진행하는 트렌치는 반도체 바디 내로 연장하여 수직 방향(v)으로 앞면으로부터 진행하는 수직 방향에서 적층의 최하위 유전층(251') 위에서 또는 그에 인접하여 종료된다. 트렌치는 제 1 수평 방향(x)에서 절연층(257)으로부터 떨어져 나중에 드리프트 영역(211)을 형성하는 제 1 반도체 층의 외부 영역에 생성된다.
트렌치는 트렌치의 수평 방향 위치와 수평 방향 길이를 정의하는 에칭 마스크를 사용하는 에칭 방법에 의해 생성될 수 있다.
도 137c를 참조하면, 각각의 경우 두 개의 유전층들(251) 사이에 배치되는 반도체 층들(111, 141)은 후속하여 트렌치(117)의 측벽으로부터 진행하는 등방성 에칭 방법에 의해 제 1 수평 방향으로 부분적으로 제거된다. 나중에 부분적으로 드리프트 영역(211)을 형성하는 반도체 층의 경우에, 수직 절연층(257)은 상기 반도체 층의 영역에서 반도체 재료가 트렌치(117)로부터 진행하여 오직 상기 절연층(257)까지만 제거되도록 하는 에칭 스톱으로서의 역할을 한다. 이러한 경우, 에칭 방법은, 나중에 드리프트 제어 영역(241)을 형성하는 제 2 반도체 층(141)의 영역 내에서, 반도체 재료가 제 1 반도체 층(111)에 배치되는 절연 영역(257) 뒤까지 제 1 수평 방향(x)으로 제거될 때까지 실행된다. 절연 영역(257)에 대향하는 트렌치(117)의 측벽(117')의 영역에서, 반도체 층들은 이러한 등방성 에칭 방법 동안 동일하게 제거된다.
이러한 등방성 에칭 방법의 결과는 원 트렌치(117)의 한 측면 상에서 제 1 수평 방향(x)으로 나중에 반도체 층이 드리프트 영역(211)을 형성하는 것이며, 나중에 드리프트 제어 영역(241)을 형성하는 반도체 층이 아닌 컷아웃의 방향에서 투영한다. 따라서 등방성 에칭 방법에 의해 생성된 컷아웃(118)으로부터 진행하여, 드리프트 제어 영역(241)은 제 1 수평 방향(x)에서 드리프트 영역(211)에 대해 셋백(set back)된다.
추가의 방법 단계들 동안, 도 137d의 도면에 도시된 바가 결과로서 나타나며, 절연층들(258, 259)은 등방성 에칭 프로세스에 의해 생성된 컷아웃(118) 내의 반도체 층의 커버되지 않은 영역 상에 생성된다. 트렌치의 일 측면 상에는, 드리프트 제어 영역(241)을 형성하는 오직 제 2 반도체 층(141)이 존재한다. 새롭게 생성된 절연층은 이러한 영역에서 참조 번호(258)로 지정된다. 제 2 수평 방향(Y)으로 서로로부터 떨어져 배치된 컷아웃의 대향하는 측면과 (도시되지 않은) 측벽 상에서, 수직 절연층이 제 1 및 제 2 반도체 층들(111, 141)의 커버되지 않은 영역 상에 생성되며 도 137d에서 참조 번호(259)로 지정된다.
도 137e는 앞면(101)으로부터 진행하여 적층으로 추가의 컷아웃(119)을 에칭하는 단계를 포함하는 추가의 방법 단계 이후의 장치가 도시되었으며, 컷아웃은 자신의 일 수평 방향 영역이 원래 제 1 반도체 층(111)에 존재하는 제 1 수직 절연 영역(257)과 나중에 제 2 반도체 층(141)의 커버되지 않은 측면 상에 생성되는 제 2 수직 절연 영역(258) 사이에 제 1 수평 방향으로 배치되도록 위치한다. 제 1 수 직 절연 영역(257)은 이러한 프로세스에서 제거되고, 그에 따라 제 1 반도체 층(111)이 추가의 컷아웃(119) 내에서 커버되지 않는 반면, 제 2 반도체 층은 컷아웃(119) 내에서 제 2 절연 영역에 의해 커버된다.
원래의 제 1 절연 영역(257)에 대향하여 새롭게 생성된 컷아웃(119)의 측면 상에서, 상기 컷아웃의 측벽은 제 2 절연 영역(258) 내에 존재하여, 이 영역 내에서, 오직 제 1 수평 방향(x)으로 연장하는 유전층(251)의 웹만이 제거되고, 반도체 재료는 제거되지 않으며 수직 절연층(259)도 제거되지 않는다. 이것은 제 2 수평 방향(y)에서 컷아웃(119)의 대향하는 측면들(도시되지 않음)에 대해서도 성립한다.
도 137f을 참조하면, 이 방법은 컷아웃(119) 내에 전극 층을 증착시킴으로써 접속 전극(232)이 생성되어 종료된다. 예시에서, 상기 전극(232)은 드레인 전극(232)을 형성하며 컷아웃의 측벽 상의 절연 영역(257)의 제거 후에 커버되지 않고 드리프트 영역(211)을 형성하는 제 1 반도체 층(111)과의 접촉을 이룬다. 전극(232)은 제 2 절연 영역(258)에 의해 드리프트 영역(211)에 인접하는 영역 내에 드리프트 제어 영역(241)을 형성하는 제 2 반도체 층(141)으로부터 절연된다.
자세히 도시되지는 않았지만, 전극(232)을 생성하는 전극 층의 증착에 앞서, 도펀트 원자들이 드리프트 영역(211)의 커버되지 않은 영역으로 주입됨에 따라 강하게 도핑된 접속 영역을 생성하는 주입 방법이 실행될 수 있다. 이때, 주입은 수선에 대해 비스듬한 각도로 실행된다.
반도체 층 중 모든 제 2 반도체 층과의 접촉을 이루는 접속 전극을 생성하도록 도 137a 내지 137f를 참조로 전술된 방법은, 드리프트 제어 영역(241)과 접촉을 이루는 접속 전극(도 134 내지 136에서의 236, 237)을 생성하는 유사한 방식에서, 또는 소스 전극(231)을 생성하는 유사한 방식에서 사용될 수도 있다.
전술된 전력 반도체 소자의 드리프트 제어 영역들(241)은 길이연장되어 소자의 전류 흐름 방향에서 드리프트 영역(211) 내에 형성된다. MOSFET의 경우,상기 전류 흐름 방향은 바디 영역(212)과 드레인 영역(214) 사이의 방향에 상응하는 방향이며, 전술된 예시적인 실시예에서, 반도체 바디(100)의 제 1 수평 방향(x)에 상응한다. 상기 전류 흐름 방향에 대해 가로지르는 방향에서, 드리프트 제어 영역은 도 111 내지 131 및 133에 따른 소자의 경우에서 반도체 바디의 앞면(101)에 직교하게 연장하며 도 134 내지 136의 예시적인 실시예의 경우에서 반도체 바디의 앞면(101)에 평행한다. 도 134 내지 136에 따른 소자의 경우에서, 드리프트 제어 영역은 제 2 수평 방향(y)으로 반도체 바디의 에지까지 또는 반도체 바디의 에지 단부까지 연장할 수 있다.
하기에서 기술된 도 138 내지 도 145를 참조하면, 전술된 드리프트 제어 영역(241)의 외형의 조합을 사용하는 것이 가능하다. 도 138 내지 145는 각각 전력 반도체 소자의 드리프트 영역(211)과 드리프트 제어 영역(241)의 일부분의 투영도를 도시한다.
도 138a 및 138b를 참조하면, 드리프트 제어 영역(241)은 스트립-형태로 형성될 수 있으며 축적 유전체(251)에 의해 불러싸이는 방식으로 드리프트 영역(211) 내에 배치된다. 이러한 소자의 경우에, 수직 방향으로는 드리프트 제어 영역(241)의 위와 아래 모두에, 그리고 수평 방향으로는 드리프트 제어 영역(241)에 인접하 여 축적 채널이 드리프트 영역(211) 내에 형성될 수 있다.
반도체 바디(100)는, 알려진 방식으로, 반도체 기판(103) 및 반도체 기판에 도포된 반도체 층(104)을 포함할 수 있으며, 이때 기판(103) 및 반도체 층(104)은 서로에 대해 상보적으로 도핑되거나 또는 동일한 도전형으로 도핑될 수 있다. 이때, 상기 반도체 층(104)의 기본 도핑은 드리프트 영역(211)의 도핑에 상응할 수 있다.
도 139를 참조하면, 반도체 기판(103)과 반도체 층(104) 사이에 절연층(105)이 선택적으로 배치될 수 있으며, 따라서 드리프트 영역(211)을 반도체 기판(103)으로부터 절연시킨다.
도 138 및 139에 따른 소자의 경우에, 앞면(101)으로부터 진행하는 최하단의 드리프트 제어 영역(241)은 반도체 기판(103)으로부터 떨어져 배치된다. 최하단 드리프트 제어 영역(241)이 반도체 기판(103)까지 연장하는 도 138에 따른 예시적인 실시예의 변형이 도 140에 도시되었다. 이러한 예시적인 실시예에서, 절연층은 상기 드리프트 제어 영역(241)의 최하단과 반도체 기판(103) 사이에 존재할 수 있으며, 상기 절연층은 이러한 드리프트 제어 영역을 반도체 기판(103)으로부터 절연시킨다.
도 141은 도 140에 도시된 배치의 변형을 도시한다. 이러한 경우에, 드리프트 영역(211)은 드리프트 제어 영역(241)에 배치되고 스트립-형태로 형성된다. 축적 유전체(251)는 드리프트 제어 영역(241)과 드리프트 영역(211) 사이에 유사하게 존재한다. 이러한 경우, 절연층(252)은 적어도 드리프트 제어 영역(241)과 반도체 기판(103) 사이에 배치되는 반면, 드리프트 영역(211)의 최하단부는 반도체 기판(103)과 직접 인접한다. 이때, 반도체 기판(103)은 드리프트 영역(211)의 최하단과 동일한 도전형이거나 또는 그에 대해 상보적인 도전형을 가질 수 있다. 이때, 추가적인 절연층이 최하단 드리프트 영역(211)과 반도체 기판(103) 사이에 선택적으로 제공될 수 있다(도시되지 않음).
드리프트 제어 영역(241) 또는 드리프트 영역(211)의 전술된 스트립-형태의 구성의 경우에서, 상기 영역들(241, 211)의 길이는 수직 방향에서의 길이가 제 2 수평 방향(y)에서의 길이보다 더 크며, 이것은 이러한 영역들이 스트립-형태의 외형을 갖게 한다. 대안으로서, 스트립-형태의 구성은 영역(241, 211)의 수직 방향에서의 길이가 수직 방향에서의 길이보다 더 길게 구성됨으로써 획득될 수도 있다.
도 142a 및 142b는 도 139에 도시된 소자의 변형을 도시하며, 이러한 경우 드리프트 제어 영역(241)은 "빔-형"으로, 즉 수직 방향(v)과 제 2 수평 방향(y)에 의해 형성되는 단면이 적어도 대략 정사각형의 단면을 갖도록 구현될 수 있다. 이러한 드리프트 제어 영역은 제 1 수평 방향(x)에서 유사하게 길이연장된 형식으로 형성된다.
도 142a에 도시된, 반도체 기판(103)과 반도체 층(104) 또는 드리프트 영역(211) 사이의 절연층(105)은 선택적으로 존재한다. 반도체 기판(103)은 드리프트 영역(211)과 동일한 도전형일 수 있거나 또는 드리프트 영역(211)에 대해 상보적으로 도핑될 수 있다.
도 143a, 143b는 도 142에 따른 배치의 변형을 도시하며, 이러한 경우 드리 프트 영역(211)은 빔-형의 외형을 가지고 수직 방향과 수평 방향 모두에서 축적 유전체(251)에 의해 분리되어 드리프트 제어 영역(241)에 의해 둘러싸인다. 이때, 드리프트 제어 영역(241)은 추가의 절연층(252)에 의해 반도체 기판(103)으로부터 절연된다. 이때, 반도체 기판은 동일한 도전형이거나 또는 드리프트 제어 영역(241)의 도전형에 대해 상보적일 수 있다.
도 144에 따른 배치의 경우, 드리프트 제어 영역(241)은 제 1 수평 방향(x)에서 길이연장된 형식으로 형성되며 축적 유전체(251)가 수직 방향(v)으로 구부러지는 외형을 구비한다. 이때, 드리프트 제어 영역(241)은 축적 유전체(251)에 의해 분리되어 드리프트 영역(211)에 의해 완전히 둘러싸인다. 드리프트 영역(211)과 드리프트 제어 영역(241)은 반도체 기판(103) 위에 배치되고 절연층(105)에 의해 반도체 기판(103)으로부터 선택적으로 절연되는 반도체 층(104) 내에 배치된다.
도 145는, 드리프트 영역(211)이 드리프트 제어 영역(241)에 의해 둘러싸이고 드리프트 영역(211)과 드리프트 제어 영역(241) 사이에 배치된 축적 유전체(251)가 수직 방향(v)으로 구부러지는 형태의 외형을 드리프트 영역(211)이 구비하는, 도 144에 따른 배치의 변형을 도시한다.
축적 유전체의 이러한 구부러진 형태의 외형은, 드리프트 영역(211)과 드리프트 제어 영역(241)을 구현하는 데에 요구되는 반도체 재료의 주어진 부피에 있어서, 축적 유전체(251)의 넓은 영역을 구현하는 것이 가능하고 따라서 소자가 온-상태에서 구동될 때 형성되는 축적 채널의 넓은 폭을 구현하는 것이 가능한 한, 바람직하다.
본 발명은 MOSFET과 쇼트키 다이오드를 기초로 하여 예시의 방법으로 기술되었다. 특히 MOSFET의 경우, 도시된 n-채널 MOSFET 대신 p-채널 MOSFET을 제공하는 것이 가능하다. 이러한 경우, 도시된 n-채널 MOSFET의 예시적인 실시예에서 모든 n-도핑된 반도체 영역들은 p-도핑된 반도체 영역들로 대체되어야 하며, 역으로, 모든 p-도핑된 반도체 영역들은 n-도핑된 반도체 영역들로 대체되어야 한다. 이것은 특히 제 1, 제 2 및 제 3 다이오드에도 관련되며, 즉 이들 다이오드들도 상응하는, 상보적으로 도핑된 영역에 대해 대향하는 극성에 접속되어야만 한다.
본 발명에 따른 개념은 드리프트 영역을 구비하는 임의의 단극 소자, 특히 JFET에도 적용될 수 있다.
드리프트 제어 영역의 구현에 있어서, 단결정질 반도체 재료가 반드시 요구되는 것은 아니며, 완전히 공핍될 수 있도록 오히려 전술된 도핑 명세를 만족시키는 다결정질의 반도체 재료를 사용하는 것이 가능하다. 그러나, 다결정질 반도체 재료가 드리프트 제어 영역(3)에 대해 사용되었을 때는, 다결정질 재료의 개별적인 결정들 사이의 결정에서의 전하 캐리어 생성 증가로 인한 보다 높은 누설 전류가 고려되어야 한다.

Claims (71)

  1. 반도체 바디(100)를 구비하는 반도체 소자로서,
    상기 반도체 바디(100) 내의 제 1 도전형인 드리프트 영역(2;211)과,
    반도체 재료로 이루어지고, 상기 반도체 바디 내에서 적어도 부분적으로 상기 드리프트 영역(2)에 인접하게 배치된 드리프트 제어 영역(3;241)과,
    상기 드리프트 영역(2;211)과 상기 드리프트 제어 영역(3;241) 사이에 배치된 축적 유전체(4;251)를 포함하되,
    상기 드리프트 영역(2;211)은 제 1 소자 영역(8;212)과 제 2 소자 영역(5;214) 사이에 배치되고,
    상기 드리프트 제어 영역(3;241)은 상기 제 2 소자 영역(5;214)에 연결되며,
    상기 드리프트 제어 영역(3;241)과 상기 제 1 소자 영역(8;212) 사이에 용량성 소자(50;263)가 접속되는
    반도체 소자.
  2. 제 1 항에 있어서,
    상기 드리프트 제어 영역(3;241)은 상기 축적 유전체(4;251)에 직교하는 방향으로 완전히 공핍될 수 있도록(fully depleted) 도핑된 적어도 하나의 반도체 부분을 구비하는
    반도체 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 바디(100) 내에 배치된 동일한 유형의 복수의 소자 구조체들을 구비하되, 각각이 드리프트 영역(2;211) 및 드리프트 제어 영역(3;241)을 갖는
    반도체 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 제어 영역(3;241)은 상기 드리프트 영역(2;211)과 동일한 도전형인
    반도체 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 제어 영역(3;241)은 상기 드리프트 영역(2;211)의 상기 도전형에 대해 상보적인 도전형을 갖는
    반도체 소자.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 영역(2;211) 및 상기 드리프트 제어 영역(3;241) 중 적어도 하나는 진성인(intrinsic)
    반도체 소자.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 제 1 소자 영역(8)은 상기 반도체 바디(100)의 수직 방향에서 상기 제 2 소자 영역(5)으로부터 떨어져 배치되는
    반도체 소자.
  9. 제 1 항에 있어서,
    상기 제 1 소자 영역(212)은 상기 반도체 바디(100)의 수평 방향에서 상기 제 2 소자 영역(214)으로부터 떨어져 배치되는
    반도체 소자.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 제어 영역(3) 및 상기 드리프트 영역(2)은 동일한 넷 도펀트 농도(net dopant concentration)를 갖는
    반도체 소자.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 영역(2) 및 상기 드리프트 제어 영역(3)은 상기 축적 유전체에 평행한 방향에서 동일한 도펀트 농도의 프로파일을 갖는
    반도체 소자.
  12. 삭제
  13. 제 1 항에 있어서,
    상기 드리프트 제어 영역(3;241)은 정류기 소자(43;261)를 통해 상기 제 2 소자 영역(5;241)에 연결되는
    반도체 소자.
  14. 제 13 항에 있어서,
    상기 정류기 소자(43;261)는 다이오드인
    반도체 소자.
  15. 제 14 항에 있어서,
    상기 다이오드는 상기 드리프트 제어 영역(3;241)과 상기 드리프트 제어 영역(3;241)에 대해 상보적으로 도핑된 접속 영역 사이의 pn 접합에 의해 형성되거나, 또는 상기 드리프트 제어 영역(241)에 인접하고 상기 드리프트 제어 영역(241)보다 강하게 도핑된 반도체 영역(31;242)과 상기 드리프트 제어 영역(3;241)에 대해 상보적으로 도핑된 접속 영역(32;243) 사이의 pn 접합에 의해 형성되는
    반도체 소자.
  16. 제 1 항에 있어서,
    상기 드리프트 제어 영역(3;241)은, 상기 드리프트 제어 영역(3;241)과 동일한 도전형이고 상기 드리프트 제어 영역(3)보다 강하게 도핑된 접속 영역(31;242)을 통해 상기 제 2 소자 영역(5;214)에 연결되는
    반도체 소자.
  17. 제 1 항에 있어서,
    상기 드리프트 제어 영역(2)과 상기 제 2 소자 영역(5) 사이에 터널 유전체(4')가 배치되는
    반도체 소자.
  18. 제 1 항에 있어서,
    상기 드리프트 제어 영역(3)은 저항 소자(55)를 통해 상기 제 1 접속 영역(5)에 연결되는
    반도체 소자.
  19. 제 18 항에 있어서,
    상기 저항 소자는 진성으로 도핑된(intrinsically doped) 반도체 영역을 포함하는
    반도체 소자.
  20. 제 17 항에 있어서,
    상기 드리프트 영역(2)의 일부분은 상기 터널 유전체(4')와 상기 제 2 소자 영역(5) 사이에 배치되는
    반도체 소자.
  21. 제 1 항에 있어서,
    상기 드리프트 제어 영역(3;241)은 상기 제 1 소자 영역(8;212)에 전기적으로 연결되는
    반도체 소자.
  22. 제 21 항에 있어서,
    상기 드리프트 제어 영역은 정류기 소자(42;262)를 통해 상기 제 1 소자 영역(8;212)에 연결되는
    반도체 소자.
  23. 제 22 항에 있어서,
    상기 정류기 소자(42;262)는 다이오드인
    반도체 소자.
  24. 제 21 항에 있어서,
    상기 드리프트 제어 영역(3)은 상기 드리프트 제어 영역(3)에 대해 상보적으로 도핑된 접속 영역(33,34;244)을 통해 상기 제 1 소자 영역(8;212)에 연결되는
    반도체 소자.
  25. 제 24 항에 있어서,
    상기 접속 영역(33,34)은 접속 전극(19)을 구비하고, 상기 접속 전극(19)과 상기 제 1 소자 영역(8) 사이에 정류기 소자(41)가 접속되는
    반도체 소자.
  26. 삭제
  27. 제 1 항에 있어서,
    상기 용량성 소자는 상기 반도체 바디(100)에 집적되는
    반도체 소자.
  28. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 제어 영역(3;241)은 터널 유전체(4',253)를 통해 부분적으로(in sections) 상기 드리프트 영역(2;211)에 연결되는
    반도체 소자.
  29. 제 1 항에 있어서,
    상기 제 1 소자 영역(8;212;271)은 상기 드리프트 영역(2;211)과 함께 소자 접합을 형성하며, 상기 드리프트 영역(2;211)과 상기 제 1 소자 영역(8;212;271) 사이에 역전압이 인가될 때, 공간 전하 영역(a space charge region)이 상기 소자 접합으로부터 진행하여 상기 드리프트 영역(2;211) 내에서 확산하는
    반도체 소자.
  30. 제 1 항에 있어서,
    상기 반도체 소자는 MOS 트랜지스터로서 구현되고,
    상기 제 1 소자 영역(8;212)은 바디 영역을 형성하고 상기 제 2 소자 영역(5;214)은 드레인 영역을 형성하되,
    상기 반도체 소자는,
    상기 바디 영역(8;212)에 의해 상기 드리프트 영역(2;211)으로부터 분리되는 소스 영역(9;213)과,
    게이트 유전체(16;222)에 의해 상기 반도체 바디(100)로부터 절연되고 상기 바디 영역(8;212)에 인접하여 상기 소스 영역(9;213)으로부터 상기 드리프트 영역(2;211)까지 연장하는 게이트 전극(15;221)을 더 구비하는
    반도체 소자.
  31. 제 30 항에 있어서,
    상기 바디 영역(8)과 상기 소스 영역(9)은 소스 전극(13)과 반도체 영역(17)에 의해 서로 접속되되, 상기 반도체 영역(17)은 상기 바디 영역(8)과 동일한 도전형이고 상기 바디 영역(8)보다 강하게 도핑되며,
    상기 소스 전극(13)에 캐패시턴스(50)가 접속되는
    반도체 소자.
  32. 제 30 항 또는 제 31 항에 있어서,
    상기 반도체 소자는 MOSFET으로서 구현되고,
    상기 드레인 영역(214)은 상기 드리프트 영역(211)과 동일한 도전형인
    반도체 소자.
  33. 제 30 항 또는 제 31 항에 있어서,
    상기 반도체 소자는 IGBT로서 구현되고,
    상기 드레인 영역(214)이 상기 드리프트 영역(211)에 대해 상보적으로 도핑되는
    반도체 소자.
  34. 제 30 항 또는 제 31 항에 있어서,
    상기 반도체 소자는 MOSFET으로서 구현되고,
    상기 드리프트 영역(2)이 상기 소스 영역(9)에 대해 상보적으로 도핑되는
    반도체 소자.
  35. 제 34 항에 있어서,
    상기 소스 영역(9;213)과 동일한 도전형인 중간 영역(22)이 상기 드리프트 영역(2;211)과 상기 바디 영역(8;212) 사이에 배치되는
    반도체 소자.
  36. 제 30 항 또는 제 31 항에 있어서,
    상기 게이트 전극(15;221)은 상기 반도체 바디(100)의 앞면(101) 위에 배치되는
    반도체 소자.
  37. 제 30 항 또는 제 31 항에 있어서,
    상기 게이트 전극(15;221)은 상기 반도체 바디(100)의 트렌치에 배치되는
    반도체 소자.
  38. 제 37 항에 있어서,
    상기 게이트 전극(15;221)은 상기 소자의 전류 흐름 방향으로 상기 드리프트 제어 영역(3;241)으로부터 떨어져 배치되는
    반도체 소자.
  39. 제 37 항에 있어서,
    상기 게이트 전극(15;221)은 상기 소자의 전류 흐름 방향에 대해 가로지르는 방향에서 상기 드리프트 제어 영역(3;241)으로부터 떨어져 배치되는
    반도체 소자.
  40. 제 30 항에 있어서,
    상기 게이트 전극(221)은 상기 반도체 바디(100)의 제 1 수평 방향으로 상기 소스 영역(213)으로부터 상기 드리프트 영역(211)까지 연장하는
    반도체 소자.
  41. 제 40 항에 있어서,
    상기 게이트 전극(221)은 상기 제 1 수평 방향으로 적어도 하나의 드리프트 제어 영역(241)에 인접하게 배치되는
    반도체 소자.
  42. 제 30 항 또는 제 31 항에 있어서,
    상기 게이트 전극(221)은 상기 반도체 바디(100)의 수직 방향으로 상기 소스 영역(213)으로부터 상기 드리프트 영역(211)까지 연장하는
    반도체 소자.
  43. 제 30 항 또는 제 31 항에 있어서,
    상기 드리프트 영역(2)은 상기 드리프트 영역(2)에 대해 상보적으로 도핑된 적어도 하나의 보상 영역(7)을 구비하는
    반도체 소자.
  44. 제 30 항 또는 제 31 항에 있어서,
    상기 드리프트 제어 영역(3; 241)은 상기 게이트 전극(15;211)에 전기적으로 연결되는
    반도체 소자.
  45. 제 44 항에 있어서,
    상기 드리프트 제어 영역(3; 241)은 정류기 소자(42;264)를 통해 상기 게이트 전극(15;221)에 연결되는
    반도체 소자.
  46. 제 30 항 또는 제 31 항에 있어서,
    상기 드레인 영역(5)과 접촉하는 드레인 전극(11)을 구비하고,
    상기 드레인 영역(5)에 대해 상보적으로 도핑된 반도체 영역(27)과 상기 드리프트 영역(2)은 부분적으로 상기 드레인 전극(11)과 상기 드리프트 영역(2)의 사이에 배치되는
    반도체 소자.
  47. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 바디(100)는 제 1 수평 방향(x)에 직교하는 제 2 수평 방향(y)을 갖고,
    상기 적어도 하나의 드리프트 제어 영역(241)은 상기 축적 유전체(251)에 의해 분리되어 상기 제 2 수평 방향(y)에서 적어도 부분적으로 상기 드리프트 영역(211)에 인접하게 배치되는
    반도체 소자.
  48. 제 47 항에 있어서,
    상기 제 2 수평 방향(y)에서 서로로부터 떨어져 배치된 복수의 드리프트 영역들(211)과, 상기 제 2 수평 방향에서 서로로부터 떨어져 배치된 복수의 드리프트 제어 영역들(241)을 구비하는
    반도체 소자.
  49. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체 바디(100)는 수직 방향(v)을 가지며,
    상기 적어도 하나의 드리프트 제어 영역(241)은 상기 수직 방향(v)에서 적어도 일부분이 상기 드리프트 영역(211)에 인접하게 배치되는
    반도체 소자.
  50. 제 49 항에 있어서,
    상기 수직 방향(v)에서 서로로부터 떨어져 배치되는 복수의 드리프트 영역들(211)과, 상기 수직 방향(v)에서 서로로부터 떨어져 배치되는 복수의 드리프트 제어 영역들(241)을 구비하는
    반도체 소자.
  51. 제 1 항에 있어서,
    상기 반도체 바디(100)는 반도체 기판(103)과 상기 반도체 기판(103) 상에 배치된 반도체 층(104)을 구비하되,
    상기 적어도 하나의 드리프트 영역(211)과 상기 적어도 하나의 드리프트 제어 영역(241)이 상기 반도체 층(104)에 배치되는
    반도체 소자.
  52. 제 51 항에 있어서,
    상기 드리프트 영역(211)은 상기 반도체 기판(103)과 인접하며,
    상기 드리프트 제어 영역(241)과 상기 반도체 기판(103) 사이에 절연층(252)이 배치되는
    반도체 소자.
  53. 제 51 항에 있어서,
    상기 반도체 기판(103)과 상기 드리프트 영역(211) 및 상기 드리프트 제어 영역(241) 사이에 절연층(105)이 배치되는
    반도체 소자.
  54. 제 53 항에 있어서,
    상기 반도체 기판(103)은 하나의 도전형의 기본 도핑을 갖고,
    상기 절연층(105)에 인접하는 상기 반도체 기판(103)은 상기 기본 도핑의 도전형에 대해 상보적인 도전형을 갖는 적어도 하나의 반도체 영역(218a-218d;219)을 구비하는
    반도체 소자.
  55. 제 52 항에 있어서,
    상기 반도체 기판(103)은 하나의 도전형의 기본 도핑을 갖고,
    상기 반도체 기판(103)은 상기 기본 도핑의 도전형에 대해 상보적인 도전형 을 갖는 적어도 하나의 반도체 영역(218a-218d;219)을 구비하는
    반도체 소자.
  56. 제 54 항 또는 제 55 항에 있어서,
    상기 기본 도핑에 대해 상보적으로 도핑된 상기 반도체 영역(218a-218d;219)은 접속 영역(217)을 통해 상기 제 1 소자 영역(212)에 접속되는
    반도체 소자.
  57. 제 56 항에 있어서,
    상기 반도체 기판의 상기 기본 도핑에 대해 상보적으로 도핑되고, 상기 제 1 수평 방향에서 서로로부터 떨어져 배치되며 자신들 중 하나는 상기 접속 영역(217)에 접속된 복수의 반도체 영역들(218a-218d)을 구비하는
    반도체 소자.
  58. 제 56 항에 있어서,
    상기 반도체 기판(103)의 상기 기본 도핑에 상보적으로 도핑된 상기 반도체 영역(219)의 도핑 도즈량(dose)은 상기 제 1 수평 방향(x)으로 감소하는
    반도체 소자.
  59. 제 1 항에 있어서,
    상기 제 1 소자 영역(8;212)이 어노드 영역(an anode region)을 형성하고 상기 제 2 소자 영역(5;214)이 캐소드 영역(a cathode region)을 형성하는 쇼트키 다이오드(Schottky diode)로서 구현되는
    반도체 소자.
  60. 제 1 항 또는 제 2 항에 있어서,
    상기 드리프트 제어 영역(3;241)은 구동 퍼텐셜의 인가를 위한 접속 전극(19)을 구비하는
    반도체 소자.
  61. 제 1 항 또는 제 2 항에 있어서,
    상기 축적 유전체(4)는 적어도 두 개의 부분 층들을 구비하는
    반도체 소자.
  62. 제 61 항에 있어서,
    상기 축적 유전체(4)는 7 이상의 상대 유전율을 갖는 적어도 하나의 부분 층을 구비하는
    반도체 소자.
  63. 반도체 바디를 구비하는 전력 트랜지스터로서,
    제 1 도전형의 소스 영역(9) 및 드레인 영역(5)과,
    상기 드레인 영역(5)에 인접하는 드리프트 영역(2)과,
    상기 소스 영역(9)과 상기 드리프트 영역(2) 사이에 배치된 제 2 도전형의 바디 영역(8)과,
    게이트 전극(15) 및 상기 게이트 전극(15)과 상기 바디 영역(8) 사이에 배치된 게이트 유전체(16)와,
    적어도 부분적으로 상기 반도체 바디 내의 상기 드리프트 영역(2)에 인접하게 배치되고 상기 소스 영역(9) 및 상기 드레인 영역(5)에 연결되는 반도체 재료로 이루어지는 드리프트 제어 영역(3;241)과,
    상기 드리프트 영역(2;211)과 상기 드리프트 제어 영역(3;241) 사이에 배치되는 축적 유전체(4;251)를 포함하되,
    상기 드리프트 제어 영역은 상기 드레인 영역에 연결되고,
    상기 드리프트 제어 영역과 상기 소스 영역 사이에 용량성 소자가 접속되는
    전력 트랜지스터.
  64. 제 63 항에 있어서,
    상기 드리프트 제어 영역(3)은 각각의 정류기 소자(41,43)를 통해 상기 드레인 영역(5)과 상기 소스 영역(9)에 연결되는
    전력 트랜지스터.
  65. 제 63 항에 있어서,
    상기 드리프트 제어 영역(3)은 터널 유전체(4')와 드리프트 영역(2)의 일부분을 통해 상기 드레인 영역(5)으로 연결되는
    전력 트랜지스터.
  66. 제 63 항 내지 제 65 항 중 어느 한 항에 있어서,
    드레인 전극(11)에 의해 상기 드레인 영역(5)과의 접촉이 이루어지고, 상기 드리프트 영역(2)에 대해 상보적으로 도핑된 중간 영역(27)이 상기 드레인 전극(11)과 상기 드리프트 영역(2) 사이에 배치되는
    전력 트랜지스터.
  67. 제 63 항 내지 제 65 항 중 어느 한 항에 있어서,
    상기 드리프트 영역(2)은 상기 바디 영역(8)과 동일한 도전형인
    전력 트랜지스터.
  68. 제 63 항 내지 제 65 항 중 어느 한 항에 있어서,
    상기 드리프트 영역(2)은 상기 바디 영역(8)에 대해 상보적으로 도핑되는
    전력 트랜지스터.
  69. 반도체 바디를 구비하는 전력 트랜지스터로서,
    제 1 도전형의 소스 영역(9) 및 드레인 영역(5)과,
    상기 드레인 영역(5)에 인접하고 상기 드레인 영역(5)에 대해 상보적으로 도핑된 드리프트 영역(2)과,
    상기 소스 영역(9)과 상기 드리프트 영역(2) 사이에 배치되는 제 2 도전형의 바디 영역(8)과,
    게이트 전극(15) 및 상기 게이트 전극(15)과 상기 바디 영역(8) 사이에 배치된 게이트 유전체(16)와,
    적어도 부분으로 상기 반도체 바디 내의 상기 드리프트 영역(2)에 인접하게 배치된 반도체 재료로 이루어진 드리프트 제어 영역(3;241)과,
    상기 드리프트 영역(2;211)과 상기 드리프트 제어 영역(3;241) 사이에 배치된 축적 유전체(4;251)를 더 구비하는
    전력 트랜지스터.
  70. 제 69 항에 있어서,
    상기 드리프트 제어 영역(3)은 상기 드레인 영역(5)에 연결되는
    전력 트랜지스터.
  71. 제 69 항 또는 제 70 항에 있어서,
    상기 드리프트 제어 영역(3)은 상기 소스 영역(9)에 연결되는
    전력 트랜지스터.
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KR (1) KR101015767B1 (ko)
CN (1) CN101288179B (ko)
WO (1) WO2007012490A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190106781A (ko) * 2018-03-09 2019-09-18 인피니언 테크놀로지스 오스트리아 아게 반도체 장치

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8110868B2 (en) 2005-07-27 2012-02-07 Infineon Technologies Austria Ag Power semiconductor component with a low on-state resistance
US8461648B2 (en) 2005-07-27 2013-06-11 Infineon Technologies Austria Ag Semiconductor component with a drift region and a drift control region
DE102007004091B4 (de) 2007-01-26 2014-08-14 Infineon Technologies Austria Ag Bauelementanordnung mit einem eine Driftsteuerzone aufweisenden Leistungshalbleiterbauelement
DE102007004090B4 (de) 2007-01-26 2016-10-27 Infineon Technologies Austria Ag Halbleiterbauelement mit einer Driftzone und einer Driftsteuerzone
DE102007004320A1 (de) 2007-01-29 2008-07-31 Infineon Technologies Ag Halbleiterbauelement mit vertikalen Strukturen von hohem Aspektverhältnis und Verfahren zur Herstellung einer kapazitiven Struktur in einem Halbleiterkörper
DE102007004331B4 (de) 2007-01-29 2014-08-21 Infineon Technologies Austria Ag Halbleiterbauelement mit reduziertem mechanischen Stress
DE102007005140B4 (de) 2007-02-01 2010-05-06 Infineon Technologies Austria Ag Verfahren zur Herstellung einer Bauelementstruktur mit einer Dielektrikumsschicht und Verfahren zur Herstellung eines Grabens in einem Halbleiterkörper
US7821033B2 (en) 2007-02-15 2010-10-26 Infineon Technologies Austria Ag Semiconductor component comprising a drift zone and a drift control zone
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US7943987B2 (en) 2007-10-18 2011-05-17 Infineon Technologies Austria Ag Semiconductor component with a drift zone and a drift control zone
JP2009164558A (ja) * 2007-12-10 2009-07-23 Toyota Central R&D Labs Inc 半導体装置とその製造方法、並びにトレンチゲートの製造方法
US7880224B2 (en) 2008-01-25 2011-02-01 Infineon Technologies Austria Ag Semiconductor component having discontinuous drift zone control dielectric arranged between drift zone and drift control zone and a method of making the same
US7947569B2 (en) 2008-06-30 2011-05-24 Infineon Technologies Austria Ag Method for producing a semiconductor including a foreign material layer
US7825467B2 (en) 2008-09-30 2010-11-02 Infineon Technologies Austria Ag Semiconductor component having a drift zone and a drift control zone
US7943449B2 (en) * 2008-09-30 2011-05-17 Infineon Technologies Austria Ag Semiconductor component structure with vertical dielectric layers
US8110877B2 (en) 2008-12-19 2012-02-07 Intel Corporation Metal-insulator-semiconductor tunneling contacts having an insulative layer disposed between source/drain contacts and source/drain regions
US8097880B2 (en) 2009-04-09 2012-01-17 Infineon Technologies Austria Ag Semiconductor component including a lateral transistor component
US20110147817A1 (en) * 2009-12-17 2011-06-23 Infineon Technologies Austria Ag Semiconductor component having an oxide layer
JP5672756B2 (ja) * 2010-04-16 2015-02-18 サンケン電気株式会社 半導体装置
JP5783796B2 (ja) * 2010-05-26 2015-09-24 株式会社半導体エネルギー研究所 光電変換装置
US8530300B2 (en) 2010-07-23 2013-09-10 Infineon Technologies Austria Ag Semiconductor device with drift regions and compensation regions
US8288230B2 (en) 2010-09-30 2012-10-16 Infineon Technologies Austria Ag Method for producing a gate electrode structure
US8461645B2 (en) * 2011-03-16 2013-06-11 Infineon Technologies Austria Ag Power semiconductor device
US8871573B2 (en) 2011-04-18 2014-10-28 Infineon Technologies Austria Ag Method for forming a semiconductor device
US8404557B2 (en) 2011-04-18 2013-03-26 Infineon Technologies Austria Ag Method for forming a semiconductor device and a semiconductor device
US8860132B2 (en) 2011-11-30 2014-10-14 Infineon Technologies Austria Ag Semiconductor device arrangement comprising a semiconductor device with a drift region and a drift control region
US10164043B2 (en) * 2012-01-11 2018-12-25 Infineon Technologies Ag Semiconductor diode and method for forming a semiconductor diode
US9087707B2 (en) * 2012-03-26 2015-07-21 Infineon Technologies Austria Ag Semiconductor arrangement with a power transistor and a high voltage device integrated in a common semiconductor body
US8884369B2 (en) * 2012-06-01 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical power MOSFET and methods of forming the same
US8742550B2 (en) * 2012-07-05 2014-06-03 Infineon Technologies Austria Ag Charge compensation semiconductor device
US8933533B2 (en) 2012-07-05 2015-01-13 Infineon Technologies Austria Ag Solid-state bidirectional switch having a first and a second power-FET
US8742539B2 (en) 2012-07-27 2014-06-03 Infineon Technologies Austria Ag Semiconductor component and method for producing a semiconductor component
US9054181B2 (en) 2013-03-14 2015-06-09 Infineon Technologies Ag Semiconductor device, integrated circuit and method of manufacturing a semiconductor device
JP6117602B2 (ja) * 2013-04-25 2017-04-19 トヨタ自動車株式会社 半導体装置
US9202910B2 (en) 2013-04-30 2015-12-01 Infineon Technologies Austria Ag Lateral power semiconductor device and method for manufacturing a lateral power semiconductor device
US8963244B2 (en) 2013-05-15 2015-02-24 Infineon Technologies Austria Ag Semiconductor device, integrated circuit and method of manufacturing a semiconductor device
US9064953B2 (en) 2013-06-12 2015-06-23 Infineon Technologies Austria Ag Semiconductor device including a drift zone and a drift control zone
US9391149B2 (en) * 2013-06-19 2016-07-12 Infineon Technologies Austria Ag Semiconductor device with self-charging field electrodes
US9318483B2 (en) 2013-12-23 2016-04-19 Infineon Technologies Austria Ag Reverse blocking transistor device
JP6526981B2 (ja) 2015-02-13 2019-06-05 ローム株式会社 半導体装置および半導体モジュール
JP2016171268A (ja) * 2015-03-16 2016-09-23 株式会社東芝 半導体装置
JP6494361B2 (ja) * 2015-03-25 2019-04-03 ローム株式会社 窒化物半導体デバイス
JP6450659B2 (ja) * 2015-08-04 2019-01-09 株式会社東芝 半導体装置
DE102015118616B3 (de) * 2015-10-30 2017-04-13 Infineon Technologies Austria Ag Latchup-fester Transistor
US9875976B2 (en) * 2015-12-31 2018-01-23 Taiwan Semiconductor Manufacturing Company Ltd. Switching device
JP2019054170A (ja) 2017-09-15 2019-04-04 株式会社東芝 半導体装置
DE102017126853B4 (de) * 2017-11-15 2019-11-21 Infineon Technologies Dresden Gmbh Halbleitervorrichtung mit Puffergebiet
JP6774529B2 (ja) * 2019-05-09 2020-10-28 ローム株式会社 半導体装置および半導体モジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003043089A1 (en) * 2001-11-16 2003-05-22 Koninklijke Philips Electronics N.V. A field effect transistor semiconductor device
US20040043565A1 (en) 2002-04-01 2004-03-04 Masakazu Yamaguchi Semiconductor device and method of manufacturing the same
US20050082591A1 (en) 2003-08-27 2005-04-21 Infineon Technologies Ag Vertical semiconductor component having a drift zone having a field electrode, and method for fabricating such a drift zone

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2089119A (en) 1980-12-10 1982-06-16 Philips Electronic Associated High voltage semiconductor devices
GB2089118A (en) 1980-12-10 1982-06-16 Philips Electronic Associated Field-effect semiconductor device
US4941026A (en) 1986-12-05 1990-07-10 General Electric Company Semiconductor devices exhibiting minimum on-resistance
US4903189A (en) 1988-04-27 1990-02-20 General Electric Company Low noise, high frequency synchronous rectifier
CN1019720B (zh) 1991-03-19 1992-12-30 电子科技大学 半导体功率器件
DE4309764C2 (de) 1993-03-25 1997-01-30 Siemens Ag Leistungs-MOSFET
JP3291957B2 (ja) * 1995-02-17 2002-06-17 富士電機株式会社 縦型トレンチｍｉｓｆｅｔおよびその製造方法
SE513283C2 (sv) 1996-07-26 2000-08-14 Ericsson Telefon Ab L M MOS-transistorstruktur med utsträckt driftregion
JP3705919B2 (ja) * 1998-03-05 2005-10-12 三菱電機株式会社 半導体装置及びその製造方法
JP2000208757A (ja) * 1999-01-08 2000-07-28 Nippon Telegr & Teleph Corp <Ntt> 絶縁ゲ―ト型半導体装置及びその製法
JP3971062B2 (ja) 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
US7132712B2 (en) * 2002-11-05 2006-11-07 Fairchild Semiconductor Corporation Trench structure having one or more diodes embedded therein adjacent a PN junction
US6677641B2 (en) 2001-10-17 2004-01-13 Fairchild Semiconductor Corporation Semiconductor structure with improved smaller forward voltage loss and higher blocking capability
US6853033B2 (en) 2001-06-05 2005-02-08 National University Of Singapore Power MOSFET having enhanced breakdown voltage
JP5011611B2 (ja) * 2001-06-12 2012-08-29 富士電機株式会社 半導体装置
US6555873B2 (en) 2001-09-07 2003-04-29 Power Integrations, Inc. High-voltage lateral transistor with a multi-layered extended drain structure
US6784488B2 (en) * 2001-11-16 2004-08-31 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and the manufacture thereof
JP4093042B2 (ja) * 2002-12-09 2008-05-28 富士電機デバイステクノロジー株式会社 半導体装置
JP4166102B2 (ja) * 2003-02-26 2008-10-15 トヨタ自動車株式会社 高耐圧電界効果型半導体装置
GB0312514D0 (en) * 2003-05-31 2003-07-09 Koninkl Philips Electronics Nv Termination structures for semiconductor devices and the manufacture thereof
JP4799829B2 (ja) * 2003-08-27 2011-10-26 三菱電機株式会社 絶縁ゲート型トランジスタ及びインバータ回路
CN103199017B (zh) * 2003-12-30 2016-08-03 飞兆半导体公司 形成掩埋导电层方法、材料厚度控制法、形成晶体管方法
JP4618629B2 (ja) * 2004-04-21 2011-01-26 三菱電機株式会社 誘電体分離型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003043089A1 (en) * 2001-11-16 2003-05-22 Koninklijke Philips Electronics N.V. A field effect transistor semiconductor device
US20040043565A1 (en) 2002-04-01 2004-03-04 Masakazu Yamaguchi Semiconductor device and method of manufacturing the same
US20050082591A1 (en) 2003-08-27 2005-04-21 Infineon Technologies Ag Vertical semiconductor component having a drift zone having a field electrode, and method for fabricating such a drift zone

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190106781A (ko) * 2018-03-09 2019-09-18 인피니언 테크놀로지스 오스트리아 아게 반도체 장치
KR102656730B1 (ko) * 2018-03-09 2024-04-15 인피니언 테크놀로지스 오스트리아 아게 반도체 장치

Also Published As

Publication number Publication date
EP2261992A3 (de) 2011-02-23
WO2007012490A2 (de) 2007-02-01
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CN101288179B (zh) 2010-05-26
WO2007012490A3 (de) 2007-08-23
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EP1908119B1 (de) 2012-04-18
JP2009503830A (ja) 2009-01-29
JP5087542B2 (ja) 2012-12-05
EP2267785A2 (de) 2010-12-29

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