KR20190106781A - 반도체 장치 - Google Patents

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토마스 페일
애쉬타 미르칸다니
맥시밀리언 로슈
브리타 부트
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

실시형태에 있어서, 반도체 장치는 활성 구역 및 활성 구역을 모든 측면에서 둘러싸는 에지 종단 구역을 가진 전계 효과 트랜지스터 소자를 구비하는 반도체 본체를 포함한다. 활성 구역은 반도체 본체 내의 제1 사행 트렌치, 제1 사행 트렌치 내의 제1 필드 플레이트, 반도체 본체 내의 제2 사행 트렌치, 및 제2 사행 트렌치 내의 제2 필드 플레이트를 포함한다. 제1 사행 트렌치는 제2 사행 트렌치로부터 분리되며 측방향으로 이격된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
MOSFET(metal oxide semiconductor field effect transistor)는 일반적으로 트랜지스터 소자의 전도에 기여하는 활성 영역 및 해당 활성 영역을 둘러싸는 트랜지스터의 주연부 둘레의 에지 종단 구역을 포함한다. 에지 종단 영역은 통상적으로 활성 영역 트랜지스터와 동일한 또는 보다 높은 항복(breakdown) 능력을 갖도록 설계되는 에지 종단 구조를 포함한다.
미국특허출원 US 2009/0090967 A1호는, 적절히 낮은, 온 상태에서의 드레인-소스 저항(drain source on resistance)(RDSon)을 취득하면서, 활성 영역 및 에지 종단 영역을 가로질러 균일한 전압 항복을 제공하기 위해 활성 영역 및 에지 종단 영역 전하 균형을 갖는 MOSFET 소자를 개시한다.
그러나, 양호한 성능을 가진 더욱 신뢰할 수 있는 트랜지스터 소자를 제조하기 위해서는, 트랜지스터 소자 구조 및 에지 종단 구조에 대한 추가적인 개량이 바7람직하다.
실시형태에 있어서, 반도체 장치는 트랜지스터 소자를 포함한다. 트랜지스터 소자는 제1 주면을 갖는 반도체 본체, 제1 주면 내의 제1 트렌치― 제1 트렌치는 거리를 두고 이격되는 적어도 2개의 횡단 부분을 갖고, 해당 횡단 부분들 중 인접하는 횡단 부분들은 제1 트렌치가 구불구불한 형태를 갖도록 종방향 부분에 의해 연결됨 ―, 제1 주면 내의 제2 트렌치― 제2 트렌치는 제1 트렌치를 측방향으로 둘러쌈 ―, 및 제1 주면 내의 제3 트렌치― 제3 트렌치는 제1 트렌치의 2개의 횡단 부분 사이에서 제2 트렌치로부터 연장되고 2개의 횡단 부분을 연결하는 제1 트렌치의 종방향 부분으로부터 이격되는 원위 단부를 가짐 ―를 포함한다. 제1 트렌치, 제2 트렌치 및 제3 트렌치 사이에는 연속적인 메사(mesa)가 형성된다. 필드 플레이트 및 필드 플레이트로부터 전기적으로 절연되는 게이트 전극은 제1 트렌치 및 제3 트렌치에 배치된다. 필드 플레이트는 또한, 제2 트렌치에도 배치될 수 있다.
실시형태에 있어서, 반도체 장치는 활성 구역 및 활성 구역을 둘러싸는 에지 종단 구역을 포함하는 전계 효과 트랜지스터 소자를 포함하는 반도체 본체를 포함한다. 활성 구역은 반도체 본체 내의 제1 사행(serpentine) 트렌치 및 제1 사행 트렌치 내에 배치되는 제1 필드 플레이트, 반도체 본체 내의 제2 사행 트렌치 및 제2 사행 트렌치 내에 배치되는 제2 필드 플레이트를 포함한다. 제1 사행 트렌치는 제2 사행 트렌치로부터 분리되며 측방향으로 이격된다.
당업자라면, 하기의 발명을 실시하기 위한 구체적인 내용을 읽고, 첨부 도면을 검토하면, 추가적인 특징 및 이점을 인식할 것이다.
도면의 요소들은 반드시 서로에 대하여 실척으로 되는 것은 아니다. 유사한 참조 번호는 상응하는 유사한 부분을 지칭한다. 예시된 다양한 실시형태들의 특징들은 서로 배제하지 않는 한 조합될 수 있다. 예시적인 실시형태들은 도면에 묘사되며 하기의 설명에서 상술된다.
도 1은 트랜지스터 소자를 포함하는 반도체 장치의 평면도를 예시한다.
도 2는 도 1의 반도체 장치의 A-A 선을 따르는 단면도를 예시한다.
도 3은 트랜지스터 소자를 포함하는 반도체 장치의 평면도를 예시한다.
도 4는 트랜지스터 소자를 포함하는 반도체 장치의 평면도를 예시한다.
도 5는 트랜지스터 소자를 포함하는 반도체 장치의 평면도를 예시한다.
도 6은 도 5의 반도체 장치의 A-A 선을 따르는 단면도를 예시한다.
도 7은 도 5의 반도체 장치의 B-B 선을 따르는 단면도를 예시한다.
도 8은 도 5의 반도체 장치의 C-C 선을 따르는 단면도를 예시한다.
도 9는 도 5의 반도체 장치의 D-D 선을 따르는 단면도를 예시한다.
도 10은 도 5의 반도체 장치의 E-E 선을 따르는 단면도를 예시한다.
하기의 상세한 설명에 있어서는, 본 명세서의 일부를 구성하며, 본 발명을 실시할 수 있는 예시적인 특정 실시형태들로서 도시되는 첨부 도면을 참조한다. 이와 관련하여, "상(top)", "하(bottom)", "전(front)", "후(back)", "선(leading)", "미(trailing)" 등과 같은 방향성을 나타내는 용어는 설명되는 도면(들)의 방위와 관련해서 사용된다. 실시형태들의 구성요소들은 다수의 상이한 방위로 위치될 수 있기 때문에, 방향성을 나타내는 용어는 한정이 아닌 예시의 목적으로 사용된다. 다른 실시형태들이 이용될 수 있으며, 본 발명의 범위로부터 일탈함이 없이 구조적인 또는 논리적인 변경이 이루어질 수 있음을 이해해야 한다. 본 명세서의 하기의 발명을 실시하기 위한 구체적인 내용은 제한적인 의미로 해석되지 않아야 하고, 본 발명의 범위는 청구범위에 의해 정의된다.
이하에서는 다수의 예시적인 실시형태가 설명될 것이다. 이 경우, 동일한 구조적인 특징부들은 도면에서 동일한 또는 유사한 참조 부호에 의해 식별된다. 본 명세서의 문맥에 있어서, "측(lateral)" 또는 "측방향(lateral direction)"은 일반적으로 반도체 재료 또는 반도체 본체의 측방향 범위에 평행하게 연장되는 방향 또는 범위를 의미하는 것으로 이해되어야 한다. 따라서, 측방향은 일반적으로 이들 표면 또는 측면에 평행하게 연장된다. 대조적으로, 용어 "수직(vertical)" 또는 "수직 방향(vertical direction)"은 일반적으로 이들 표면 또는 측면, 및 그에 따른 측방향에 대하여 수직하게 연장되는 방향을 의미하는 것으로 이해된다. 따라서, 수직 방향은 반도체 재료 또는 반도체 캐리어의 두께 방향으로 연장된다.
본 명세서에서 사용되는 바와 같이, 층, 구역 또는 기판과 같은 요소가 다른 요소의 "위에(on)" 있는 것으로서 또는 "위로(onto)" 연장되는 것으로서 언급되는 경우, 이는 다른 요소의 바로 위에 있거나 또는 바로 위로 연장될 수 있는 것이거나, 또는 개재 요소가 존재할 수도 있는 것이다. 대조적으로, 요소가 다른 요소의 "바로 위에(directly on)" 있는 것으로서 또는 "바로 위로(directly onto)" 연장되는 것으로서 언급되는 경우에는, 개재 요소는 존재하지 않는다.
본 명세서에서 사용되는 바와 같이, 요소가 다른 요소에 "연결되는(connected)" 또는 "결합되는(coupled)" 것으로서 언급되는 경우, 이는 다른 요소에 바로 연결 또는 결합될 수 있는 것이거나 또는 개재 요소가 존재할 수도 있는 것이다. 대조적으로, 요소가 다른 요소에 "바로 연결되는(directly connected)" 또는 "바로 결합되는(directly coupled)" 것으로서 언급되는 경우에는, 개재 요소는 존재하지 않는다.
트렌치형 전력 MOSFET 소자는, 성능을 개선하기 위해, 드리프트(drift) 구역에서 상대적으로 균일한 전기장을 유지하기 위한 매립형 소스 전극과 같은 전하 균형 기술을 이용할 수 있다. 이러한 소자는 전하 균형이 없는 종래의 트렌치형 소자에 비해 보다 높은 드리프트 구역 도핑으로 소정의 항복 전압 정격을 달성할 수 있다. 그러나, 에지 종단에 대해서는, 대부분의 활성 영역에서와 같이, 활성 영역 또는 구역으로부터 에지 종단 영역 또는 구역까지의 전이 구역에서 동일한 정도의 전하 균형을 달성하는 것이 상기와 같은 소자의 설계상의 과제이다. 결과적으로, 에지 종단 영역은 항복 전압에 대해서는 제한 요인이 될 수 있으며, 종단 항복 전압 능력을 향상시키기 위해서는 소자 성능이 희생되곤 한다.
매립 소스 트렌치형 MOSFET에 있어서, 트렌치의 하부는 필드 산화물을 사용하는 에피택셜층(즉, 드리프트 구역)으로부터 절연되고 소스 전위에 전기적으로 연결되는 매립형 전극 또는 필드 플레이트를 포함한다. 이러한 디자인의 경우, 활성 영역은 오프-상태 동안 에지 종단 구역에 비해 다소 상이한 공핍(depletion) 메커니즘을 갖는다. 활성 영역에 있어서, 실리콘 메사에 의해 분리되는 복수의 평행한 트렌치가 존재하는 경우, 메사 드리프트 구역은 메사의 양 측면에 있는 트렌치 내의 매립형 전극 상의 바이어스로 인해 두 측면으로부터 공핍된다.
몇몇 에지 종단 디자인에 있어서는, 평행한 활성 트렌치들이 횡단 종단 트렌치에 의해 서로 연결된다. 이들 디자인에 있어서는, 2개의 평행한 트렌치와 횡단 종단 트렌치 사이에 둘러싸이는 메사 드리프트 구역은 3개의 측면으로부터 연장되는 공핍으로 인해 활성 영역보다 더 빠르게 공핍된다. 이로 인해, 종단 구역이 활성 영역에 비해 낮은 항복 전압을 갖게 된다.
본 명세서에서 설명되는 실시형태들에 있어서, 구불구불한(meander) 또는 사행(serpentine) 트렌치 레이아웃은 매립형 필드 플레이트 소자의 종단 항복 전압 능력을 향상시키기 위해 사용된다. 이 디자인은 전체 칩에 걸쳐 유지되는 트렌치들 사이의 균일한 간격을 갖는 서로 맞물리는 사행 트렌치들의 어레이를 포함한다. 이 구성에 있어서, 에지 종단 영역에서의 드리프트 구역의 공핍 거동은 대부분의 활성 영역에서 드리프트 구역의 공핍 거동과 실질적으로 동일하다. 결과적으로, 종단 영역 항복은 활성 영역의 항복에 비해 열화되지 않으며, 이로 인해, 전체 칩을 가로지르는 보다 균일한 애벌란시 전류 분포와 개선된 장치 신뢰성 및 개선된 RDSON 대 항복비가 가능해진다.
도 1은 실시형태에 따른 트랜지스터 소자(21)를 포함하는 반도체 장치(20)의 평면도를 예시하고, 도 2는 그 A-A 선을 따르는 단면도를 예시한다. 트랜지스터 소자(21)는 제1 주면(23)을 갖는 반도체 본체(22)를 포함한다. 트랜지스터 소자(21)는 제1 주면(23)에 배치되는 제1 트렌치(24)를 포함한다. 제1 트렌치(24)는 거리를 두고 이격되는 적어도 2개의 횡단 부분(25, 26)을 포함한다. 제1 트렌치(24)의 적어도 2개의 부분(25, 26)은 각각 제1 트렌치(24)의 일 측면(예컨대, 도 1의 좌측)으로부터 제1 트렌치(24)의 타 측면(예컨대, 도 1의 우측)으로 연장되는 횡단 부분이다. 횡단 부분(25, 26)의 인접하는 부분들은 제1 트렌치(24)를 가로지르는 것이 아니라 길이방향으로 뻗는 종방향 부분(27)에 의해 연결되며, 그에 따라, 제1 트렌치(24)가 구불구불한(사행) 형태를 갖게 된다.
도 1에 예시되는 배치구조에 있어서, 제1 트렌치(24)는 구불구불한 형태의 단일의 루프를 제공하는 U-형태를 갖도록 고려될 수 있다. 트랜지스터 소자(21)는 제1 주면(23)에서 제1 트렌치(24)를 측방향으로 둘러싸는 제2 트렌치(28)를 더 포함한다. 제2 트렌치(28)는 연속적인 루프 형태를 가지며, 평면도에 있어서 실질적으로 정사각형 또는 직사각형의 형태를 가질 수 있다. 제2 트렌치(28)는 반도체 본체(22)의 일부분에 의해 제1 트렌치(24)로부터 이격된다. 트랜지스터 소자(21)는 제1 주면(23)에 적어도 하나의 제3 트렌치(29)를 포함한다. 제3 트렌치(29)는 제1 트렌치(24)의 2개의 횡단 부분(25, 26) 사이에서 제2 트렌치(28)로부터 루프의 개방 단부 내로 연장되고, 이들 2개의 횡단 부분(25, 26)을 연결해서 루프에 대한 폐쇄 단부를 제공하는 제1 트렌치(24)의 종방향 부분(27)으로부터 이격되는 원위 단부(30)를 갖는다. 제1 주면(23)에서 제1 트렌치(24), 제2 트렌치(28) 및 제3 트렌치(29)의 측방향 배치구조는 제1 트렌치(24), 제2 트렌치(28) 및 제3 트렌치(29)의 대면하는 측벽들 사이에 형성되는 연속적인 중단되지 않는 메사(31)를 규정한다.
제1 트렌치(24), 제2 트렌치(28) 및 제3 트렌치(29)의 측방향 배치구조 뿐만 아니라 제3 트렌치(29)의 원위 단부(30)의 위치 및 제1 트렌치(24)의 종방향 부분(27)으로부터의 그 간격은 연속적인 메사(31)가 그 길이에 걸쳐 실질적으로 동일한 폭(wm)을 갖도록 선택될 수 있다. 예를 들어, 어느 한 지점에서 연속적인 메사(31)의 폭(wm)은, 그 공칭 폭(wm(nom))의 대략 10%보다 작은, 그 공칭 폭(wm(nom))으로부터의 폭 편차를 가질 수 있다.
도 2의 단면도에서 알 수 있듯이, 제1 트렌치(24), 제2 트렌치(28) 및 제3 트렌치(29)는 제1 주면(23)으로부터, 제1 주면(23)에 대향하는 반도체 본체(22)의 제2 주면(32)의 방향으로 반도체 본체(22) 내로 연장된다. 제1 트렌치(24), 제2 트렌치(28) 및 제3 트렌치(29)는, 예시된 실시형태에 있어서는 모든 트렌치에 대하여 실질적으로 동일한 깊이(dt)까지 반도체 본체(22)의 제1 주면(23) 내로 연장된다. 이들 트렌치(24, 28, 29) 각각은, 마찬가지로 이 실시형태에 있어서는 모든 트렌치에 대하여 실질적으로 동일한 폭(wt)을 갖는다. 각각의 트렌치(24, 28 및 29)는 제1 주면(23)에 대하여 실질적으로 수직한 측벽들을 포함한다. 제2 트렌치(28)의 내부 측벽(34) 및 제2 트렌치(28)의 내부 측벽(34)에 대면하는 제1 트렌치(24)의 측벽(33) 뿐만 아니라 서로 대면하는 제1 트렌치(24) 및 제3 트렌치(29)의 측벽(33)들은 그 길이에 걸쳐 실질적으로 동일한 폭(wm)을 갖는 메사(31)를 규정한다.
트렌치들 사이에 형성되는 연속적인 메사(31)의 폭은 그 길이에 걸쳐 실질적으로 동일하다. 일부 실시형태에 있어서는, 트렌치들(24, 28, 29)이 상이한 폭을 가질 수도 있지만, 이들 사이에 형성되는 연속적인 메사(31)의 폭은 실질적으로 변하지 않는다. 예를 들어, 제2 트렌치(28)는 제1 및 제3 트렌치(24, 29)보다 폭이 넓을 수 있다.
도 2의 단면도에서 알 수 있듯이, 제1 트렌치(24)는 해당 트렌치의 저부 쪽으로 배치되는 필드 플레이트(35), 및 해당 트렌치 내의 필드 플레이트(35)로부터 전기적으로 절연되는 게이트 전극(36)을 포함한다. 또한, 제3 트렌치(29)는 해당 트렌치의 저부 쪽으로 배치되는 필드 플레이트(35) 및 해당 트렌치의 상부 쪽으로 배치되며 해당 트렌치 내의 필드 플레이트(35)로부터 전기적으로 절연되는 게이트 전극(36)을 포함한다. 게이트 전극(36)은 제1 트렌치(24)의 상부 부분에 및 제3 트렌치(29)의 상부 부분에 배치될 수 있으며, 절연 재료(37)에 의해 하위의 필드 플레이트(35)로부터 이격될 수 있다. 제1 및 제3 트렌치(24, 29) 각각에는 절연 재료가 라이닝되어 있어서, 필드 플레이트(35) 및 게이트 전극(36)이 반도체 본체(22)로부터 전기적으로 절연된다.
또한, 제2 트렌치(28)는 해당 트렌치의 저부 쪽으로 배치되는 필드 플레이트(38) 및 필드 플레이트(38)를 반도체 본체(22)로부터 전기적으로 절연하는 절연 재료(39)를 포함한다. 제2 트렌치(28)는 필드 플레이트에 대하여 전기 접촉이 이루어질 수 있도록 게이트 전극을 포함하지 않는다. 제2 트렌치에 있어서, 절연 재료는 필드 플레이트(38)로부터 제1 주면(23)까지 연장되고 제2 트렌치(28)의 잔여부를 채울 수 있다.
모든 트렌치(24, 28, 29)는 필드 플레이트(35, 38)를 포함하는 반면, 게이트 전극은 해당 트렌치들 중 일부에만, 예를 들어 제1 및 제3 트렌치(24, 29)에만 위치될 수 있다. 제2 트렌치(28)는 필드 플레이트(38)를 형성하는 단일의 전극만을 포함할 수 있고, 게이트 전극을 포함하지는 않는다.
일부 실시형태에 있어서는, 제2 트렌치(28)는 제1 주면(23)까지 연장되는 필드 플레이트(38)를 형성하는 단일 전극만을 포함한다. 필드 플레이트는 제2 트렌치(28)의 기저부 및 측벽들을 해당 기저부로부터 제1 주면(23)까지 라이닝하는 절연 재료(39)에 의해 반도체 본체(22)로부터 전기적으로 절연된다.
일부 실시형태에 있어서, 제2 트렌치(28)는 필드 플레이트(38)를 형성하는 제1 전극 및 필드 플레이트(38)로부터 전기적으로 절연되는 제2 전극을 포함할 수 있다. 제2 전극은 제1 및 제3 트렌치(24, 29) 내의 게이트 전극의 측면들 상의 절연층보다 두꺼운 절연층에 의해 적어도 그 측면이 둘러싸일 수 있다. 제2 트렌치 내의 제2 전극은 게이트 전위에 결합되지 않는다.
평면도에 있어서, 제2 트렌치(28) 내의 필드 플레이트(38)는 제2 트렌치(28)의 연속적인 링 형태에 대응하는 연속적인 링 형태를 가질 수 있다. 또한, 제1 트렌치 내의 게이트 전극(36) 및 제1 트렌치 내의 필드 플레이트(35)는 제1 트렌치(24)의 구불구불한 형태에 대응하는 구불구불한 형태를 가질 수 있다. 그러나, 일부 실시형태에 있어서, 필드 플레이트(35)는 제1 트렌치(24)의 구불구불한 형태에 대응하는 구불구불한 형태를 갖지만, 게이트 전극(36)은 구불구불한 제1 트렌치(24)의 일부 부분, 예를 들어 제1 트렌치(24)의 횡단 부분(25)에만 위치된다. 트렌치들(24, 28, 29) 중 게이트 전극이 없는 임의의 트렌치의 부분들에 있어서는, 필드 플레이트가 해당 부분들에서 트렌치의 상부까지 연장될 수 있다. 제3 트렌치(29) 내의 필드 플레이트(35) 및 게이트 전극(36)은 실질적으로 선형일 수 있으며, 제1 트렌치(24)의 횡단 부분들에 대하여 실질적으로 평행하게, 또한 그 종방향 부분(27)에 대하여 수직하게 연장될 수 있다.
트랜지스터 소자(21)는 제1 주면(23)으로부터 반도체 본체(22) 내로 연장되는 본체 구역(40) 및 본체 구역(40) 내에 배치되는 소스 구역(41)을 포함한다. 본체 구역(40)은, 제1 트렌치(24) 및 제3 트렌치(29)의 측벽(33)들과 제2 트렌치(28)의 내부 측벽(34)에 의해서 뿐만 아니라 제2 트렌치(28)의 외부 측벽(42)에 인접하는 반도체 본체(22)의 구역들에서 규정되는 연속적인 메사(31)의 길이에 걸쳐, 또한 반도체 본체(22)의 측방향 영역에 걸쳐 연장될 수 있다. 소스 구역(41)은 본체 구역(40) 상에서, 제1 트렌치(24)의 횡단 부분들(25, 26)과 제3 트렌치(29) 사이에 배치되는 연속적인 메사(31)의 구역에 배치될 수 있다.
또한, 트랜지스터 소자(21)는 제2 주표면(32)에 배치되는 드레인 구역(43)을 포함할 수 있다. 이들 실시형태에 있어서, 트랜지스터 소자(21)는 소스 구역(41)으로부터 드레인 구역(43)으로 연장되는 수직 드리프트 경로를 가진 수직형 소자로서 고려될 수 있다.
또한, 트랜지스터 소자는 본체 구역(40), 게이트 전극(36) 및 필드 플레이트(35, 38)에 대한 접점들(도 1 및 도 2에는 예시되어 있지 않음)을 포함한다.
반도체 본체(22)는 기판 상에 단결정 실리콘 웨이퍼 또는 단결정성 에피택셜 증착층(에피층) 형태의 실리콘을 포함할 수 있다. 반도체 본체(22)는 제1 전도형(conductivity type), 예를 들어 n-형을 갖고, 본체 구역(40)은, 제1 전도형이 n-형인 실시형태에 있어서는, 제1 전도형과 반대인 제2 전도형, 예를 들어 p-형을 갖는다. 소스 구역(41) 및 드레인 구역(43)은 제1 전도형을 가지며, 반도체 본체(22)보다 고농도로 도핑될 수 있다.
트랜지스터 소자(21)는 소스 구역(41) 및 본체 구역(40)을 포함하는 반도체 본체(22)의 부분에 의해 규정되는 활성 구역 또는 셀 필드(46)를 포함한다. 활성 구역 또는 셀 필드(46)는 모든 측면이 에지 종단 구역(47)에 의해 측방향으로 둘러싸인다. 에지 종단 구역(47)은 반도체 장치(20)의 온-상태 동작에 있어서 전류 전도에 기여하지 않으며, 반도체 본체(22)의 이 부분은 소스 구역(41)을 포함하지 않는다. 제2 트렌치(28)는 에지 종단 구역(47)에 위치된다. 제2 트렌치(28) 내의 필드 플레이트(38)는 에지 종단 구역(47) 내에 배치되고, 적어도 측방향에 있어서 반도체 본체(22)의 셀 필드(46)로부터 에지(48)까지의 필드 강도를 감소시키기 위한 메커니즘을 제공한다.
연속적인 메사(31)는 제1, 제2 및 제3 트렌치(24, 28, 29)의 저부에 배치되는 필드 플레이트에 의해 측방향으로 연속적으로 둘러싸인다. 따라서, 연속적인 메사(31)는, 활성 영역(46)에서 및 에지 종단 구역(47)의 최내측 부분에서 트랜지스터 소자(21)의 공핍 거동이 보다 유사하도록, 또한 실질적으로는 동일할 수 있도록, 모든 측면으로부터 균일하게 공핍될 수 있다. 결과적으로, 에지 종단 구역(47)과 셀 필드(46)의 항복 전압 사이의 차이가 감소되고, 이로 인해, 전체 반도체 장치(20)를 가로지르는 보다 균일한 애벌란시 전류 분포와 개선된 장치 신뢰성 및 주어진 항복 전압에서의 장치에 대한 낮은 RDSON이 가능해진다.
실제로, 트렌치(24)의 원위 단부 및 트렌치들 사이의 모서리들의 측방향 형상은 도시되어 있는 바와 같은 수직 형상이 아니라 둥근 형상이다. 곡률 반경은 공정상의 이유로 및/또는 메사의 보상의 균일성을 더욱 개선하도록 선택될 수 있다.
도 3은 트랜지스터 소자(51)를 포함하는 반도체 장치(50)의 평면도를 예시한다. 트랜지스터 소자(51)는 반도체 본체(52), 제1 트렌치(53), 제2 트렌치(54) 및 제3 트렌치(55)를 포함한다. 제1 트렌치(53), 제2 트렌치(54) 및 제3 트렌치(55)는 반도체 본체(52)의 제1 주면(63)으로부터 반도체 본체(52) 내로 연장된다. 제1 트렌치(53)는 복수의 횡단 부분(56) 및 복수의 종방향 부분(57)을 포함한다. 평면도에 있어서, 횡단 부분(56) 및 종방향 부분(57)은 실질적으로 직교한다. 횡단 부분(56)들은 실질적으로 서로 평행하게 배치되고, 횡단 부분(56)들 중 인접하는 부분들은 거리를 두고 이격된다.
또한, 횡단 부분(56)은 만곡될 수 있고, 예를 들어 C-형상을 가질 수 있으며, 종방향 부분(57)에 연결된다. 또한, 제3 트렌치(55)의 원위 단부는 둥근 단부일 수 있다. 둥근 단부 및 둥근 원위 단부는 트렌치의 제조 결과로서 형성될 수 있다.
횡단 부분(56)들 중 인접하는 부분들은 종방향 부분(57)에 의해 연결되어서 구불구불한 형태를 갖는 제1 트렌치(53)를 생성한다. 또한, 구불구불한 형태는 사행 형태로 고려될 수 있다. 횡단 부분(56)들 중 측방향으로 최외측의 부분들과는 별개로, 종방향 부분(57)은 사행 형상을 형성하도록 대향하는 종방향들로 연장되는 각각의 횡단 부분(56)의 대향 단부들에 배치된다. 2개의 횡단 부분(56) 및 이들을 연결하는 종방향 부분(57)은 평면도에 있어서 U-형상을 갖는 측면 개방형 루프를 형성하도록 고려될 수 있고, 그에 따라 트렌치(54)의 인접하는 U-형상들의 개방 측면들은 사행 형태를 제공하도록 반대 방향으로 향한다.
평면도에 있어서, 제2 트렌치(54)는 제1 트렌치(53)를 측방향으로 둘러싸고, 이 실시형태에 있어서는, 실질적으로 직사각형이며 4개의 부분(71, 72, 73, 74)을 갖는 연속적인 트렌치를 제공한다. 제2 트렌치(54)의 2개의 대향하는 종방향 부분(71, 72)의 측벽들은 제1 트렌치(53)의 종방향 부분(57)의 외측 대면 측벽(60)으로부터 이격되어 실질적으로 평행하게 배치된다. 또한, 제2 트렌치(54)는, 2개의 종방향 부분(71, 72) 사이에서 연장되며 제1 트렌치(53)의 최외측 횡단 부분(56)으로부터 이격되어 실질적으로 평행하게 배치되는 2개의 횡단 부분(73, 74)을 포함한다.
제3 트렌치(55)는 제2 트렌치(54)의 2개의 종방향 부분(71, 72)의 내부 측벽(70)으로부터, 인접하는 횡단 부분(56)들 및 연결되는 종방향 부분(57)에 의해 형성되는 제1 트렌치(53)의 측면 개방형 루프 내로 연장된다. 제1 트렌치(53)가 구불구불한 형태를 갖기 때문에, 제3 트렌치(55)들 중 인접하는 것들은 제2 트렌치(54)의 종방향 부분(71, 72)의 대향하는 측면들로부터 연장된다. 제3 트렌치(55)는, 메사(78)가 제3 트렌치(55)의 측벽(76) 및 제1 트렌치(54)의 횡단 부분(56)의 측벽(77) 사이에 형성되도록, 또한 메사(78)가 제3 트렌치(55)의 원위 단부(79)와 제1 트렌치(53)의 종방향 부분(57)의 내부 벽(61) 사이에도 형성되도록, 루프 내로 연장된다. 또한, 연속적인 메사(78)는 제2 트렌치(54)의 내부 측벽(70)과 제1 트렌치(53)의 종방향 부분(57)의 외부 측벽(60) 사이에 및 제1 트렌치(53)의 횡단 부분(56)의 측벽(77)과 제3 트렌치(55)의 측벽(76) 사이에 형성된다. 또한, 연속적인 메사(78)는 평면도에 있어서 구불구불한 또는 사행 형상을 가지며, 평면도에 있어서 서로 맞물리는 사행 형태를 갖도록 고려될 수 있다.
제1 트렌치(53), 제2 트렌치(54) 및 제3 트렌치(55)는 도 3의 평면도에서는 보이지 않는 필드 플레이트 및 게이트 전극을 포함한다. 게이트 전극은 필드 플레이트로부터 전기적으로 절연된다. 도 3에서 선(80)으로 나타낸 영역 내의 구역에서, 게이트 전극을 둘러싸는 절연 재료의 두께는 측방향으로 선(80) 바깥쪽의 영역에서 게이트 전극을 측방향으로 둘러싸는 절연 재료의 두께보다 두껍다.
제1 트렌치(53)의 횡단 부분(56)과 제3 트렌치(55) 사이에 형성되는 연속적인 메사(78)의 부분은 트랜지스터 소자(51)의 활성 영역을 제공하고 본체 구역 및 소스 구역(도 3의 평면도에서는 도시되지 않음)을 포함한다. 소스 구역의 위치는, 제1 트렌치(53)의 실질적으로 평행한 횡단 부분(56)들과 제3 트렌치(55)에 의해 규정되는 메사(78)의 부분들 위로 연장되는 실질적으로 직사각형 영역을 규정하는 선(81)으로 지시된다. 선(81)은 트랜지스터 소자(51)의 활성 영역을 나타낸다. 제2 트렌치(54)는 측방향으로 이 영역의 외부에 위치된다. 에지 종단 영역은 측방향으로 선(81)의 외측의 영역이며 소스 구역을 포함하지 않는다.
도 3의 평면도에서는, 트랜지스터 소자(51)의 금속층이 예시된다. 제1 금속층(82)은 제1 트렌치(53), 제2 트렌치(54) 및 제3 트렌치(55)의 중심 부분들의 위에 위치된다. 제1 금속층(82)은 소스 전위에 결합된다. 제2 금속층(83, 84)은 제1 금속층(82)의 2개의 대향 측면 각각에 측방향으로 인접하여 배치된다. 제2 금속층(83, 84)은 제1 금속층(82)으로부터 측방향으로 이격되고 제1 트렌치(53) 및 제3 트렌치(55) 내의 게이트 전극에 결합된다.
제1 트렌치(53) 및 제3 트렌치(55) 내의 필드 플레이트는 상위의 제1 금속층(82)에 대하여, 필드 플레이트로부터 상위의 제1 금속층(82)까지 연장되는 제1 접점(87)에 의해 전기적으로 결합된다. 제1 접점(87)의 측방향 위치는 제3 트렌치(55)의 원위 단부에서 제1 트렌치(53)의 횡단 부분(56)의 측방향으로 인접하는 구역에 있을 수 있다. 제1 접점(87)은 반도체 본체(52)의 제1 주면(63)과 제1 금속층(82) 사이에 배치되는 하나 이상의 절연층에 있는 개구를 라이닝한 하나 이상의 금속층을 포함할 수 있다.
제2 금속층(83)은 제1 트렌치(53)의 종방향 부분(57)의 위, 제2 트렌치(54)의 종방향 부분(71)의 위, 및 제3 트렌치(55)와 제2 트렌치(54)의 내부 측벽(70) 사이의 연결부의 위에 위치된다. 제2 금속층(84)은, 측방향으로 제1 금속층(82)의 반대 편에서, 제1 트렌치(53)의 종방향 부분(57)의 위, 제2 트렌치(54)의 종방향 부분(72)의 위, 및 제3 트렌치(55)와 제2 트렌치(54)의 내부 측벽(70) 사이의 연결부의 위에 위치된다. 제2 전도성 접점(85)은 게이트 전극을 제2 금속층(83, 84)에 전기적으로 결합하기 위해 제1 트렌치(53)의 종방향 부분(57)에 위치될 수 있다. 제3 트렌치(55) 내의 게이트 전극은 제3 트렌치(55)와 제2 트렌치(54) 사이의 연결부 쪽으로 위치되는 하나 이상의 제2 접점(85)에 의해 제2 금속층(83)에 전기적으로 결합될 수 있으므로, 제2 접점(85)은 제1 금속층(82)에 측방향으로 인접하여 위치된다.
소스 구역, 및 그에 따라, 연속적인 메사(78)에 배치되는 본체 구역은, 소스 구역으로부터 제1 금속층(82)까지 위로 연장되는 제3 접점(86)에 의해 상위의 제1 금속층(82)에 결합될 수 있다. 제3 접점(86)은 실질적으로 스트립(strip) 같은 형태를 가질 수 있고, 제1 트렌치(53)의 횡단 부분(56)에 의해 규정되며 제3 트렌치(55)를 개재하는 연속적인 메사(78)의 구역에서 연속적인 메사(78)의 대략 중심에 위치될 수 있다. 제1 트렌치(53), 제2 트렌치(54) 및 제3 트렌치(55) 내의 필드 플레이트가 제1 접점(87)에 의해 상위의 제1 금속층(82)에 전기적으로 결합되므로, 필드 플레이트들이 소스 전위에 결합된다. 제2 및 제3 트렌치(54, 55)가 연결되고, 제2 및 제3 트렌치(54, 55) 내의 필드 플레이트들이 연결된다. 제2 트렌치(54) 내의 필드 플레이트는, 제3 트렌치(55)의 위에 위치되며 제3 트렌치(55) 내의 필드 플레이트까지 연장되는 제1 접점(87)에 의해 제1 금속층(82)에 결합된다.
도 4는 반도체 본체(92)에 배치되는 트랜지스터 소자(91)를 포함하는 반도체 장치(90)를 예시한다. 트랜지스터 소자(91)는 활성 구역 또는 셀 필드(93)와, 활성 구역 또는 셀 필드(93)를 모든 측면에서 측방향으로 둘러싸는 에지 종단 구역(94)을 포함한다. 셀 필드(93)는 반도체 본체(92)에 배치되는 제1 사행 트렌치(95) 및 제2 사행 트렌치(96)를 포함한다. 제1 사행 트렌치(95)는 제2 사행 트렌치(96)로부터 분리되며 측방향으로 이격된다. 도 4의 평면도에서는 보이지 않는 제1 필드 플레이트는 제1 사행 트렌치(95)에 배치되고, 도 4의 평면도에서는 보이지 않는 제2 필드 플레이트는 제2 사행 트렌치(96)에 배치된다. 트랜지스터 소자(91)는 에지 종단 구역(94)에 에지 종단 트렌치(97)를 포함한다. 에지 종단 트렌치(97)는 제1 사행 트렌치(95) 및 제2 사행 트렌치(96) 모두를 측방향으로 둘러싼다. 에지 종단 트렌치(97)는 연속적인 중단되지 않는 트렌치이며, 제1 사행 트렌치(95) 및 제2 사행 트렌치(96)로부터 측방향으로 이격된다. 에지 종단 트렌치(97)는 평면도에 있어서 실질적으로 직사각형이며, 2개의 종방향 부분(101, 101')에 의해 연결되는 2개의 횡단 부분(100, 100')을 포함한다.
제1 게이트 전극은 제1 필드 플레이트로부터 전기적으로 절연되는 제1 사행 트렌치(95)에 배치되고, 제2 게이트 전극은 제2 필드 플레이트로부터 전기적으로 절연되는 제2 사행 트렌치(96)에 배치된다. 에지 종단 트렌치(97)는 제3 필드 플레이트를 포함하고, 게이트 전극을 포함하지 않는다.
제1 사행 트렌치(95)는, 복수의 측면 개방형 루프를 포함하는, 평면도에 있어서, 구불구불한 또는 사행 형상을 형성하기 위해 종방향 부분들에 의해 연결되는 횡단 부분들을 포함하고, 그에 따라 인접하는 루프의 개방 측면들은 반대 방향을 향한다. 유사하게, 제2 사행 트렌치(96)는, 복수의 측면 개방형 루프를 포함하는, 평면도에 있어서, 구불구불한 또는 사행 형상을 형성하기 위해 종방향 부분들에 의해 연결되는 횡단 부분들을 포함하고, 그에 따라 인접하는 루프의 개방 측면들은 반대 방향을 향한다.
반도체 장치(91)는 에지 종단 트렌치(97)의 2개의 대향하는 횡단 부분(100, 100') 사이에서 연장되어 연결되는 종방향 부분(99)을 포함하는 추가적인 트렌치 구조(98)를 포함하고, 제1 사행 트렌치(95)는 에지 종단 트렌치의 제1 종방향 부분(101)과 트렌치(99) 사이에 배치되고, 제2 사행 트렌치(96)는, 트렌치(99)의 반대 편에서, 제1 종방향 트렌치(101)에 대하여 반대 편에 배치되는 종방향 트렌치(101')와 트렌치(99) 사이에 배치된다.
또한, 추가적인 트렌치 구조(98)는, 트렌치(99)의 대향 측면들로부터, 트렌치(99)에 대하여 실질적으로 수직하며 제1 사행 트렌치(95) 및 제2 사행 트렌치(96)의 횡단 부분들에 평행하게 연장되는 횡단 부분(102)들을 포함한다. 횡단 부분(102)은 제1 사행 트렌치(95) 및 제2 사행 트렌치(96)의 교번적인 루프들의 개방 단부 내로 연장된다. 횡단 부분(104)은 에지 종단 트렌치(97)의 종방향 부분(101)으로부터 제1 사행 트렌치(95)의 교번적인 루프들의 개방 단부 내로 연장된다. 또한, 횡단 부분(104')은 에지 종단 트렌치(97)의 대향하는 종방향 부분(101')으로부터 제2 사행 트렌치(96)의 교번적인 루프들의 개방 단부 내로 연장된다.
횡단 부분(104, 104') 및 횡단 부분(102)의 길이는, 횡단 부분(104, 104') 및 횡단 부분(102)의 원위 단부가 제1 사행 트렌치(95) 및 제2 사행 트렌치(96)의 종방향 부분으로부터 거리를 두고 이격되게 하는 길이이며, 제1 연속적인 메사(105)가 제1 사행 트렌치(95), 에지 종단 트렌치(97) 및 추가적인 트렌치 구조(98)의 종방향 부분(99) 사이에 형성되고 제2 연속적인 메사(106)가 제2 사행 트렌치(96), 에지 종단 트렌치(97) 및 추가적인 트렌치 구조(98)의 종방향 부분(99) 사이에 형성되게 하는 길이이다.
도 4는 또한, 트랜지스터 소자(91)의 상위의 금속층을 예시한다. 이 실시형태에 있어서, 제1 금속층(110)은 종방향 부분(99)의 위에 배치되고, 제2 금속층(111)은 제1 사행 트렌치(95)의 위에 배치되고, 제3 금속층(112)은 제2 사행 트렌치(96)의 위에 배치된다.
제1 금속층(110)은 제1 사행 트렌치(95), 제2 사행 트렌치(96), 횡단 부분(102), 종방향 트렌치(99) 및 횡단 부분(104, 104')에 위치되는 게이트 전극에 전기적으로 결합된다. 제1 금속층(110)으로부터 게이트 전극까지 연장되는 접점(113)은 측방향으로 추가적인 트렌치 구조(98)의 종방향 부분(99)에, 횡단 부분(104, 104')의 원위 단부에 및 추가적인 트렌치 구조(98)의 종방향 부분(99)에 인접하여 위치되는 제1 사행 트렌치(95) 및 제2 사행 트렌치(96)의 종방향 부분에 위치될 수 있다. 추가적인 트렌치 구조(98)의 횡단 부분(102)의 원위 단부에 위치되는 접점(113)은 횡단 부분(102)에 있는 필드 플레이트를 상위의 금속층(111, 112) 및 소스 전위에 연결한다.
제2 금속층(111)은 제1 사행 트렌치(95)의 경계를 형성하는 연속적인 메사(105)에 배치되는 소스 구역에 전기적으로 결합된다. 세장형이며 연속적인 전기 전도성 접점(114)은 인접하는 횡단 부분(102)과 제1 사행 트렌치(95) 사이 및 횡단 부분(104, 104')과 제1 사행 트렌치(95) 사이에 형성되는 메사(105)의 길이의 중심에 측방향으로 배치될 수 있다.
제3 금속층(112)은 제2 사행 트렌치(96)에 의해 형성되는 제2 연속적인 메사(106)에 배치되는 소스 구역에 전기적으로 결합된다. 세장형의 전기 전도성 접점(115)은 인접하는 횡단 부분(102)과 제2 사행 트렌치(96) 사이 및 횡단 부분(104, 104')과 제2 사행 트렌치(96) 사이에 형성되는 메사(106)의 길이의 중심에 측방향으로 배치될 수 있다.
에지 종단 트렌치(97)는, 종방향 부분(101)과 제1 금속층(111) 사이에서 연장되는 전기 전도성 접점(116)에 의해, 또한 에지 종단 트렌치(97)의 종방향 부분(101')과 제2 금속층(112) 사이에서 연장되는 전기 전도성 접점(117)에 의해 소스 전위에 결합될 수 있다.
이 실시형태에 있어서, 게이트 전극에 전기적으로 결합되는 금속층(110)은 소스 전위에 결합되는 2개의 금속 부분(111, 112) 사이에서 측방향으로 배치된다.
도 5는 수직 드리프트 경로를 갖는 전계 효과 트랜지스터 소자(121)를 포함하는 반도체 장치(120)의 간략화된 개략적인 평면도를 예시한다. 이 간략화된 도면에서는 메사 내의 소스 및 본체 구역에 대한 접점들은 예시되지 않는다.
트랜지스터 소자(121)는 복수의 측면 개방형 루프(123)를 포함하는 구불구불한 형태를 갖는 제1 트렌치(122)를 포함한다. 도 5의 개략적인 도면에 있어서는, 4개의 횡단 부분(124) 및 3개의 종방향 부분(125)에 의해 형성되는 3개의 루프(123)가 예시된다. 그러나, 실제로는, 제1 트렌치(122)가 훨씬 많은 수의 루프를 포함하며, 예를 들면, 제1 트렌치(122)는 50개의 루프, 100개의 루프 또는 1000개 이상의 루프를 포함할 수 있다. 도 5의 개략적인 도면에 있어서, 종방향 부분(125)은 횡단 부분(124)에 대하여 실질적으로 수직하게 연장된다. 그러나, 종방향 부분의 형상 및 배치구조는 예시된 것과 다를 수 있다. 예를 들어, 루프(123)의 폐쇄 단부는 횡단 부분(124)을 연결하려는 목적을 달성하기 위해 평면도에 있어서 만곡된 형태, 예를 들어 반원 형태 또는 C-형상을 갖는 종방향 부분에 의해 형성될 수 있다.
각각의 루프(123)는, 실질적으로 평행하게 배치되며 서로 이격되고 종방향 부분(125)에 의해 연결되는 2개의 이웃하는 또는 측방향으로 바로 인접하는 횡단 부분(124)에 의해 형성되고, 해당 종방향 부분(125)은 평면도에 있어서 2개의 이웃하는 횡단 부분(124)에 대하여 실질적으로 수직하게 연장된다. 구불구불한 형태를 제공하기 위해, 종방향 부분(125)에 의해 형성되는 폐쇄 측면을 가진 일련의 측면 개방형 루프(123)를 제공하도록, 종방향 부분(125)이 횡단 부분(124)의 대향 단부들에 배치된다. 폐쇄 측면 및 그에 따른 개방 측면은 구불구불한 또는 사행 형태를 제공하기 위해 횡단 부분(124)의 대향 단부들에 교번적으로 배치된다.
제1 트렌치(122)는 실질적으로 직사각형 링 형태를 갖는 연속적인 제2 트렌치(126)에 의해 측방향으로 모든 측면이 둘러싸인다. 트랜지스터 소자(121)는 제2 트렌치(126)로부터 제1 트렌치(122)의 루프(123)들의 개방 단부 내로 연장되는 추가적인 트렌치(127)들을 포함한다. 따라서, 추가적인 트렌치(127)들 중 인접하는 것들은 제2 트렌치(126)의 대향 측면(128, 129)으로부터 연장된다. 제2 트렌치(126) 및 추가적인 트렌치(127)는 제1 트렌치(122)와 그 횡단 부분(124) 및 종방향 부분(125)에 대하여 측방향으로 배치되므로, 연속적인 메사(131)는 제2 트렌치(126)의 최내측 벽(130)과 제1 트렌치(122) 및 추가적인 트렌치(127)의 측벽(132)들과의 사이에 형성된다. 메사(131)는 그 길이에 걸쳐 실질적으로 동일한 폭을 갖는다.
제1 트렌치(122), 제2 트렌치(126), 추가적인 트렌치(127) 및 에지 종단 트렌치(126, 133)는 반도체 장치(120)의 반도체층(135)의 상부면(134)에 형성되고, 반도체층(135)의 상부면(134)에 대하여 실질적으로 수직하게 연장된다. 반도체층(135)은 실리콘 단결정 또는 단결정성 구조를 갖는 에피택셜 증착층, 즉 에피층일 수 있다. 반도체층(135)은 전계 효과 트랜지스터 소자(121)의 드리프트 구역을 형성한다.
제2 트렌치(126)는 트랜지스터 소자(121)의 활성 구역 또는 셀 필드(138)의 측방향 바깥쪽에 위치되는 복수의 에지 종단 트렌치(133)들 중 최내측의 트렌치를 형성한다. 도 5의 간략화된 도면에 있어서는, 3개의 에지 종단 트렌치(126, 133)가 예시된다. 그러나, 1개, 2개 또는 3개 이상의 에지 종단 트렌치가 사용될 수 있다. 에지 종단 트렌치(126, 133) 각각은 연속적인 링 형태를 갖는다. 트렌치(133)들은 제2 트렌치(126)를 측방향으로 둘러싸고, 제2 트렌치(126)와 인접 트렌치(133) 사이 및 추가적인 에지 종단 트렌치(133)들 중 인접하는 트렌치와의 사이에 링-형상의 메사(153)를 형성하도록 그로부터 거리를 두고 이격된다. 에지 종단 트렌치(126, 133) 사이의 간격은 동일할 수 있거나 또는 다를 수도 있다. 일부 실시형태에 있어서, 에지 종단 트렌치(133)들 중 인접하는 트렌치들 사이의 간격은 최내측 에지 종단 트렌치(126)로부터 측방향 바깥쪽 방향으로 연속적으로 증가할 수 있다.
또한, 도 5의 평면도에서는, 추가적인 트렌치(127)와 제1 트렌치(122)의 횡단 부분(124)을 가로질러 수직하게 연장되며 제1 트렌치(122)의 종방향 부분(125)과 실질적으로 평행하게 연장되는 금속 소스 핑거(136)가 예시된다. 소스 핑거(136)는 제1 트렌치(122)의 횡단 부분(124)의 길이의 중심 부근에 측방향으로 위치될 수 있다. 금속 소스 핑거(136)는 트랜지스터 소자(121)의 소스 구역에 결합되는 추가적인 금속 소스층에 및 제1 트렌치(122), 제2 트렌치(126) 및 추가적인 트렌치(127) 내에 위치되는 필드 플레이트에 결합될 수 있다.
또한, 트랜지스터 소자(121)는 반도체층(135)의 에지 쪽으로 위치되며 소스 핑거(136)에 대하여 측방향으로 이격되어 실질적으로 평행하게 연장되는 게이트 금속층(137)을 포함한다. 게이트 금속층(137)은 추가적인 트렌치(127)의 원위 단부, 제1 트렌치(122)의 종방향 부분(125), 제2 트렌치(126)의 바로 위에 위치되는 측방향 크기를 가질 수 있으며, 선택적으로 추가적인 에지 종단 트렌치(133)들 중 하나 이상의 트렌치의 위로 위치되는 측방향 크기를 가질 수 있다.
도 6은 도 5의 A-A 선을 따르는 단면도를 도시하고, 반도체층(135)의 상부면(134) 뿐만 아니라 기판(141)에 의해 형성되는 반도체층(135)의 대향 후면(140)을 예시한다. 반도체층(135)은 제1 전도형, 예를 들어 n-형을 갖는다. 기판(141)은 전계 효과 트랜지스터(121)의 드레인을 제공하는 제1 전도형으로 고농도로 도핑되는 층을 포함할 수 있다. 도 6은 트랜지스터 소자(121)의 셀 필드(138)에 있는 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)와, 트랜지스터 소자(121)의 에지 종단 구역(139)에 있는 복수의 트렌치(126, 133)를 예시한다. 도 6의 삽입도는 셀 필드(138)에 있는 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)의 확대도를 도시한다. 에지 종단 트렌치(133, 126)는 셀 필드(138)에 있는 트렌치(124, 127)와 실질적으로 동일하거나 또는 그보다 약간 넓을 수 있는 측방향 크기를 가질 수 있다.
A-A 선을 따르는 단면도에 있어서, 제1 트렌치(122)의 횡단 부분(124)은 추가적인 트렌치(127)에 의해 끼워진다. 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)는 각각 트렌치(122, 127)의 기저부 쪽으로 위치되는 필드 플레이트(141) 및 트렌치(124, 127)의 상부 쪽으로 배치되는 게이트 전극(142)을 포함한다. 각각의 트렌치(124, 127)는 트렌치(124, 127)의 측벽(144) 및 기저부(145)를 라이닝하는 절연 재료(143) 및 필드 플레이트(141)와 게이트 전극(142) 사이에서 연장되며 게이트 전극(142)을 필드 플레이트(141)로부터 전기적으로 절연하는 절연 재료(146)를 포함한다. 또한, 트렌치(124, 127)의 상부 부분은 게이트 산화물을 형성하는 측벽(144)을 라이닝하는 절연 재료(147)를 포함한다.
인접하는 트렌치(124, 127) 사이에 형성되는 메사(131)는 제1 전도형과 반대인 제2 전도형으로 도핑되는 본체 구역(148) 및 본체 구역(148) 상에 배치되는 소스 구역(149)을 포함한다. 소스 구역(149)은 트랜지스터 소자(121)의 드리프트 구역을 제공하는 반도체층(135)과 마찬가지로 제1 전도형으로 도핑된다. 소스 구역(149)이 n-형이면, 본체 구역(148)은 p-형이다. 메사(153)는 연속적인 링 형태를 갖는 측방향으로 인접하는 에지 종단 트렌치(126, 133) 사이에 형성된다. 에지 종단 구역(139)에 있는 메사(153)는 본체 구역(148')을 포함할 수 있고, 소스 구역을 포함하지 않는다. 또한, 도 6에는, 메사(131)에 있는 소스 구역(149) 및 본체 구역(148)과 소스 금속층 사이의 전기적인 연결부가 예시된다.
적어도 하나의 전기적인 절연층(150)은 셀 필드(138)에서 게이트 전극(147) 및 소스 구역(149)의 상부면을 덮도록 제1 주면(134) 상에 배치된다. 또한, 하나 이상의 절연층(150)은 에지 종단 구역(139)의 반도체층(135)의 상부면(134), 및 그에 따른 메사(153)의 상부 부분을 형성하는 본체 구역(148)을 덮는다. 일부 실시형태에 있어서, 하나 이상의 절연층(150)은, 에지 종단 구역(139)에 있는 트렌치(126, 133)가 게이트 전극을 포함하지 않고 필드 플레이트가 트렌치(126, 133) 내에 매립되는 경우에는, 에지 종단 구역(139)에 있는 트렌치(126, 133) 내로, 셀 필드(138)에 있는 트렌치(122, 127)보다 깊은 깊이까지 연장된다. 일부 실시형태에 있어서, 필드 플레이트는 에지 종단 구역(139)에 있는 반도체층(135)의 상부면(134)까지 연장될 수 있다.
하나 이상의 절연층(150)은 제1 주면(134) 상으로 정합되게 증착될 수 있으며, 제1 주면(134)으로부터 반도체층(135) 내로, 특히 에지 종단 트렌치(126, 133) 내로, 셀 필드(138)에서보다 에지 종단 구역(139)에서 더 큰 제1 주면(134)으로부터의 깊이 또는 거리까지 연장될 수 있다. 하나 이상의 절연층(150) 상에는 하나 이상의 금속층(151)이 배치된다.
소스 구역(149) 및 본체 구역(148)에 대한 전기적인 연결부를 제공하기 위해, 절연층 또는 절연층들(150)을 통해 연장되며 인접하는 트렌치(124, 127) 사이에 형성되는 메사(131)의 상부면 내로 연장될 수 있는 하나 이상의 전기 전도성 접점(152)이 형성된다. 접점(152)은 본체 구역(148) 내에 위치되는 기저부를 갖는 절연층 또는 절연층들(150) 내에 세장형 개구를 포함할 수 있다. 개구는 하나 이상의 금속층(151')으로 라이닝될 수 있으며 하나 이상의 추가적인 금속층(151)으로 채워질 수 있다. 금속층(151, 151')은 절연층(150)의 상부면 위로 연장된다.
접점(152)은 세장형 형상을 가지며, 인접하는 트렌치(124, 127) 사이에 형성되는 메사(131)의 상부면 내로 연장된다. 접점(152)은 게이트 핑거(137')에 인접하는 메사(131)의 구역에 위치되고, 게이트 핑거(137') 아래의 메사의 구역에서 중단된다. 또한, 접점(152)은 중단될 수 있으며, 소스 금속층(136) 아래에 위치되는 메사(131)의 구역에는 존재하지 않는다.
도 6에 예시되는 에지 종단 구역(139)의 도면에서, 금속층(151, 151')은 트렌치(126, 133)에서 필드 플레이트(141)로부터 이격되고, 또한 절연층(150)에 의해 에지 종단 트렌치(133)들 사이에 형성되는 메사(153)에 형성되는 본체 구역(148')으로부터 이격된다. 트렌치(126, 133) 내의 필드 플레이트(141)는 도 6의 단면도에서는 보이지 않는 위치에서, 예를 들어 도면의 평면의 앞쪽 및/또는 뒤쪽의 평면에 있는 하나 이상의 위치에서 소스 전위에 연결된다.
에지 종단 구역(139)에서 하나 이상의 메사(153)의 본체 구역(148')에 대한 전기적인 연결부는 셀 필드(138)의 최외측 트렌치와 에지 종단 구역(139)의 최내측 트렌치 사이의 측방향 위치에 형성될 수 있다. 에지 종단 구역(139)의 본체 구역(148')에 대한 전기적인 연결부는 개구를 포함하는 접점(152')을 반도체층(135) 내로 연장되며 에지 종단 구역(139)에서 본체 구역(148')에 위치되는 베이스를 갖는 절연층(150)을 통해 위치시킴으로써 형성될 수 있다. 개구는 하나 이상의 금속층(151, 151')으로 라이닝되거나 및/또는 채워질 수 있다. 또한, 금속층(151, 151')은 활성 영역(138)에서 메사(131)에 있는 본체 구역(148) 및 소스 구역(149) 내로 연장된다. 이 배치구조는 에지 종단 구조(139)의 일부를 형성하는 본체 구역(148')이 소스 전위에 전기적으로 결합되게 한다.
보다 고농도로 도핑되는 제2 전도형의 영역(154)은 셀 필드(138) 및 에지 종단 구역(139)에서 본체 구역(148, 148')에 있는 개구의 기저부에 형성될 수 있다. 보다 고농도로 도핑되는 영역은 본체 구역(148, 148')에 대한 접점을 제공하는 것을 도울 수 있다.
금속층(151, 151')은, 일부 실시형태에 있어서 전체적으로 활성 영역(138)으로부터 에지 종단 구역(139) 내로 연장되는 측방향 범위를 갖는다. 하나 이상의 최외측 에지 종단 트렌치(133)는 하나 이상의 금속층(151)에 의해 덮이지 않은 채로 유지될 수 있다.
도 7은 도 5의 B-B 선을 따르는 단면도를 예시하고, 셀 필드(138) 및 에지 종단 구역(139)을 포함하는 트랜지스터 소자(121)의 일부분을 예시한다. 도 7은 상위의 게이트 금속층(137)을 갖는 제1 트렌치(122) 및 추가적인 트렌치(127)에서 게이트 전극(142)들 사이의 연결부를 예시한다.
반도체 장치(121)의 이 부분에서는, 최내측 에지 종단 트렌치(126) 내의 구역에 있어서, 메사(131)는 본체 구역(148)이 제1 주면(134)을 형성하도록 본체 구역 상에 소스 구역(149)을 포함하지 않는다. 트랜지스터 소자(121)의 이 위치에서, 하나 이상의 절연층(150)은 제1 주면(134) 상에 배치되고, 에지 종단 구역(139)에서 링-형상 메사(153)에 있는 본체 구역(148), 에지 종단 트렌치(133)의 최상부 부분, 및 트렌치(124, 127)에 의해 규정되는 메사(131)의 상부에 배치되는 본체 구역(148)을 덮는다. 연속적인 메사(131)는 하나 이상의 절연층(150)에 의해 덮인다.
절연층(150)을 통해 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)에 배치되는 게이트 전극(142)까지 연장되는 복수의 개구(155)가 제공된다. 개구(155)는 개구(155)의 기저부 및 측벽의 인접 부분이 게이트 전극에 의해 형성되도록 게이트 전극(142) 내로 연장될 수 있다. 하나 이상의 금속층(157)은 절연층(150) 상에 배치되고, 적어도 개구(155)의 측벽을 라이닝한다. 하나 이상의 추가적인 전도층(158)는 전도층(157) 상에 배치되고, 게이트 전극(142)에 대한 전도성 접점을 제공하도록 개구(155)를 채울 수 있다. 개구(155)는 세장형으로 될 수 있고, 도면의 평면 안쪽으로 연장된다. 개구(155)는 제1 트렌치(122)의 실질적으로 평행하게 배치되는 횡단 부분(124)들 각각 및 추가적인 트렌치(127)에서 서로 실질적으로 평행하게 배치된다. 도 5의 평면도에서 알 수 있듯이, 금속층(137)은 소스층(136)의 금속층(151)으로부터 분리되고 측방향으로 이격된다.
일부 실시형태에 있어서, 트랜지스터 소자(121)는 게이트 금속층(137)에 더하여 또는 대신하여 하나 이상의 게이트 핑거(137')를 포함할 수 있다. 게이트 핑거(137')는 활성 영역(138)에서 측방향으로 위치되고 금속층(137')을 포함한다. 활성 영역(138)의 주변부에서의 게이트 금속층(137)과 마찬가지로, 절연층을 통해 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)에 배치되는 게이트 전극까지 연장되는 복수의 개구가 제공된다.
도 8은 도 5의 C-C 선을 따르는 단면도를 예시하고, 제1 주면(134) 상에 배치되는 제2 금속층(151)과 트랜지스터 소자(121)의 셀 필드(138)에서 제1 트렌치(122)의 횡단 부분(124)에 배치되는 필드 플레이트(141) 사이의 전기적인 연결부를 예시한다. 이 측방향 위치에서, 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)는 필드 플레이트(141)를 포함하지만, 게이트 전극을 포함하지 않는다. 부가적으로, 메사(131)의 최상부 부분은 셀 필드(138)에서 제1 주면(134)까지 연장되는 본체 구역(148)을 포함한다. 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)의 이 측방향 위치에서는, 절연층(150)이 에지 종단 트렌치(133) 내로, 및 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)의 상부 부분 내로 연장된다.
개구(160)는 절연층(150)을 통해 제1 트렌치(122)의 횡단 부분(124)에 위치되는 필드 플레이트(141)까지 연장되는 절연층(150)에 배치된다. 이들 개구(160)는 하나 이상의 금속층(157)으로 라이닝되고 하나 이상의 추가적인 금속층(158)으로 채워져서, 제1 트렌치(122)의 횡단 부분(124) 내의 필드 플레이트(144)와 소스 금속층(151) 사이에 전기적인 연결부를 제공한다. 도 8에 예시되는 도면에 있어서는, 제1 트렌치의 횡단 부분(124)이 추가적인 트렌치(127)와 교번적으로 나타나기 때문에, 개구(160)는 교번적인 트렌치 내로 연장된다.
일부 실시형태에 있어서, 개구(160)는 추가적인 트렌치(127) 내의 필드 플레이트(141)까지 연장되도록 위치된다. 개구(160)는 금속층(151)에도 결합되는 하나 이상의 금속층으로 라이닝되고 선택적으로 채워진다. 일부 층 실시형태에 있어서, 추가적인 트렌치(127) 내의 필드 플레이트(141)에 대한 전기적인 연결부를 제공하는 이들 개구는, 제1 트렌치(122)의 횡단 부분(124) 내의 필드 플레이트(141)까지 연장되는 개구(160)와 함께 공통의 단일 열로 측방향으로 배치된다. 도 8에 예시된 것과 같은 다른 실시형태들에 있어서, 추가적인 트렌치(127) 내의 필드 플레이트(141)까지 연장되는 개구(160)는 제1 트렌치(122)의 횡단 부분(124) 내의 필드 플레이트(141)까지 연장되는 개구(160)로부터 측방향으로 이격되어 배치된다. 예를 들어, 이들 개구는 도 8에 예시된 것의 뒤쪽 또는 앞쪽의 평면에 배치될 수 있다.
도 9는 도 5의 D-D 선을 따르는 단면도를 예시하고, 에지 종단 구역(139)에서 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)의 구역을 예시한다. 이 측방향 위치에서는, 어떠한 트렌치(124, 127)도 게이트 전극을 포함하지 않으며, 메사(131, 153)의 최상부 표면은 소스 구역을 포함하지 않는다. 연속적인 메사(131) 및 링-형상의 메사(153)의 최상부 표면은 제2 전도형을 포함하는 구역(148')에 의해 형성된다. 이 구역(148')은 본체 구역으로 생각되고, 셀 필드(138)의 본체 구역(148)으로 제조될 수 있다. 에지 종단 트렌치(126, 133), 제1 트렌치(122)의 횡단 부분(124) 및 추가적인 트렌치(127)의 최상부 부분은 제1 주면(134)으로부터 트렌치(122, 127, 133) 내로 연장되는 절연층(150)으로 채워진다. 게이트 금속층(137)은 절연층(150)의 상부에 배치된다.
도 10은 도 5의 E-E 선을 따르는 단면도를 예시하고, 제1 트렌치(122)의 횡단 부분(124)의 길이, 제2 트렌치(126)의 종방향 부분(129)의 폭 및 에지 종단 트렌치(126, 133)의 폭을 따르는 단면도를 예시한다. 제1 트렌치(122)의 길이를 따르는 이 단면도에서 알 수 있듯이, 필드 플레이트(141) 및 게이트 전극(142)은 세장형 형상을 가지며 절연 재료(146)에 의해 서로 이격된다. 제1 트렌치(122)의 종방향 부분(125)에 의해 형성되는 최외측 부분은, 제1 트렌치(122)의 측방향 최외측 부부분이 필드 플레이트(141) 및 절연층(150)만을 포함하도록, 게이트 전극을 포함하지 않는다. 하나 이상의 개구(156)는 전기 전도성 접점(159)에 의해 게이트 전극(142)에 대한 전기적인 연결이 가능하도록 게이트 전극(142)을 노출시키기 위해 절연층(150)을 통해 형성될 수 있다.
제2 트렌치(126) 및 에지 종단 트렌치(133)에 배치되는 필드 플레이트(141)는 절연층(150)에 의해 덮이고 금속층(137)으로부터 전기적으로 절연된다. 도 10에 예시된 바와 같은 일부 실시형태에 있어서, 하나 이상의 최외측 에지 종단 트렌치(133')는 게이트 전극(142')을 포함할 수 있다. 그러나, 이 게이트 전극(142')은 외부 전위에 결합되지 않고 더미 게이트 전극으로 간주될 수 있다. 또한, 에지 종단 트렌치(133)들 사이에 링-형상의 메사(153)를 형성하는 반도체층(135)의 구역들은 소스 구역을 포함하지 않지만, 제1 전도형으로 도핑되고 더미 본체 구역(148')을 형성할 수 있다.
"아래", "밑", "하부", "위", "상부" 등과 같은 공간과 관련된 용어들은 설명의 편의상 하나의 요소의 제2 요소에 대한 위치설정을 설명하기 위해 사용된다. 이들 용어는 도면에 묘사된 것 이외의 다른 방위들에 더하여 장치의 서로 다른 방위들을 포함하려는 것이다. 또한, "제1", "제2" 등과 같은 용어들은 다양한 요소, 구역, 구간 등을 설명하기 위해 사용되며, 또한 제한하려는 것은 아니다. 명세서 전반에서 유사한 용어들은 유사한 요소들을 지칭한다.
본 명세서에서 사용되는, "갖는", "함유하는", "포함하는", "구비하는" 등의 용어는 언급된 요소 또는 특징의 존재를 나타내되, 부가적인 요소 또는 특징을 배제하지 않는 개방형 용어이다. 단수 형태(부정관사("a", "an") 및 정관사("the"))는 문맥상 명확하게 달리 지시되지 않는 한, 단수 뿐만 아니라 복수를 포함하려는 것이다. 본 명세서에서 설명되는 다양한 실시형태들의 특징들은, 구체적으로 달리 주지하지 않는 한, 서로 조합될 수 있다는 점을 이해해야 한다.
본 명세서에서 특정 실시형태들이 예시 및 설명되었지만, 당업자라면, 다양한 대안적인 및/또는 등가의 구현예들이, 본 발명의 범위로부터 일탈함이 없이, 도시 및 설명된 특정 실시형태들을 대체할 수 있음을 이해할 것이다. 본원은 본 명세서에서 논의된 특정 실시형태들의 임의의 개조 또는 변형을 포함하고자 한다. 따라서, 본 발명은 청구범위 및 그 균등물에 의해서만 한정되는 것을 의도한다.

Claims (20)

  1. 반도체 장치로서,
    트랜지스터 소자를 포함하고,
    상기 트랜지스터 소자는,
    제1 주면을 포함하는 반도체 본체;
    상기 제1 주면 내의 제1 트렌치― 상기 제1 트렌치는 거리를 두고 이격되는 적어도 2개의 횡단 부분을 갖고, 상기 횡단 부분들 중 인접하는 횡단 부분들은 상기 제1 트렌치가 구불구불한 형태를 갖도록 종방향 부분에 의해 연결됨 ―;
    상기 제1 주면 내의 제2 트렌치― 상기 제2 트렌치는 상기 제1 트렌치를 측방향으로 둘러쌈 ―;
    상기 제1 주면 내의 제3 트렌치― 상기 제3 트렌치는 상기 제1 트렌치의 2개의 횡단 부분 사이에서 상기 제2 트렌치로부터 연장되고 상기 2개의 횡단 부분을 연결하는 상기 제1 트렌치의 종방향 부분으로부터 이격되는 원위 단부(distal end)를 가짐 ―;
    상기 제1 트렌치, 상기 제2 트렌치 및 상기 제3 트렌치 사이에 형성되는 연속적인 메사(mesa); 및
    상기 제1 트렌치 및 상기 제3 트렌치 각각 내의 필드 플레이트 및 게이트 전극을 포함하는
    반도체 장치.
  2. 제1항에 있어서,
    상기 제2 트렌치는 게이트 전위에 결합되는 전극을 포함하지 않는
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 트렌치 및 상기 제3 트렌치에 의해 형성되는 부분에서 상기 연속적인 메사 내의 본체 구역에 배치되는 소스 구역을 더 포함하는
    반도체 장치.
  4. 제3항에 있어서,
    상기 본체 구역은 상기 제2 트렌치에 인접하는 구역에서 상기 제1 주면까지 연장되고 상기 제2 트렌치와 함께 에지 종단 구조를 형성하는
    반도체 장치.
  5. 제1항에 있어서,
    유전체 재료를 더 포함하고, 상기 유전체 재료는, 상기 제1 주면으로부터 상기 제1 트렌치 내로 및 상기 제3 트렌치 내로 연장되는 상기 유전체 재료의 깊이보다 깊은 깊이만큼, 상기 제1 주면으로부터 상기 제2 트렌치 내로 연장되는
    반도체 장치.
  6. 제1항에 있어서,
    제1 금속층과, 상기 제1 금속층으로부터 상기 제1 트렌치 내의 필드 플레이트 및 상기 제3 트렌치 내의 필드 플레이트까지 연장되는 제1 접점을 더 포함하는
    반도체 장치.
  7. 제6항에 있어서,
    제2 금속층과, 상기 제2 금속층으로부터 상기 제1 트렌치 내의 게이트 전극 및 상기 제3 트렌치 내의 게이트 전극까지 연장되는 제2 접점을 더 포함하고, 상기 제2 금속층은 상기 제1 금속층으로부터 이격되는
    반도체 장치.
  8. 제7항에 있어서,
    상기 제1 트렌치 및 상기 제3 트렌치에 의해 형성되는 부분에서 상기 연속적인 메사 내의 본체 구역에 배치되는 소스 구역; 및
    제3 금속층과 적어도 하나의 제3 접점을 더 포함하고, 상기 제3 접점은 상기 제3 금속층으로부터 상기 연속적인 메사까지 연장되며 상기 소스 구역과 전기적으로 결합되는
    반도체 장치.
  9. 제8항에 있어서,
    상기 제3 금속층으로부터 상기 제2 트렌치에 인접하는 본체 구역까지 연장되는 적어도 하나의 제4 접점을 더 포함하는
    반도체 장치.
  10. 제1항에 있어서,
    제1 금속층과, 상기 제1 금속층으로부터 상기 제1 트렌치 및 상기 제3 트렌치 내의 필드 플레이트까지 연장되는 제1 접점;
    상기 제1 금속층으로부터 상기 연속적인 메사까지 연장되며 소스 구역과 전기적으로 결합되는 적어도 하나의 제3 접점; 및
    상기 제1 금속층으로부터 상기 제2 트렌치에 인접하는 본체 구역까지 연장되는 적어도 하나의 제4 접점을 더 포함하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 제1 트렌치 및 상기 제3 트렌치 위로 연장되는 금속 소스 핑거를 더 포함하고, 상기 금속 소스 핑거는, 상기 금속 소스 핑거로부터 상기 제1 트렌치 내의 필드 플레이트 및 상기 제3 트렌치 내의 필드 플레이트까지 연장되는 하나 이상의 접점을 포함하는
    반도체 장치.
  12. 제11항에 있어서,
    상기 하나 이상의 접점은 제1 열 및 제2 열에 배치되고, 상기 제1 열에서의 각각의 접점은 상기 제1 트렌치 내의 필드 플레이트에 전기적으로 결합되고, 상기 제2 열에서의 각각의 접점은 상기 제3 트렌치 내의 필드 플레이트에 전기적으로 결합되는
    반도체 장치.
  13. 제1항에 있어서,
    상기 제1 주면에서 상기 제2 트렌치를 측방향으로 둘러싸는 하나 이상의 추가적인 트렌치를 더 포함하는
    반도체 장치.
  14. 제13항에 있어서,
    상기 반도체 본체는 제1 전도형을 갖고, 상기 하나 이상의 추가적인 트렌치는 상기 제1 주면에서 제2 전도형을 갖는 메사에 의해 상기 제2 트렌치로부터 또한 서로로부터 분리되는
    반도체 장치.
  15. 제14항에 있어서,
    상기 하나 이상의 추가적인 트렌치는 필드 플레이트를 포함하고 게이트 전극을 포함하지 않으며, 절연층이 상기 제1 트렌치 내로 및 상기 제3 트렌치 내로 연장되는 깊이보다 깊은 깊이만큼 상기 제2 트렌치 및 상기 하나 이상의 추가적인 트렌치 내로 연장되는 절연 재료를 또한 포함하는
    반도체 장치.
  16. 반도체 장치로서,
    활성 구역 및 상기 활성 구역을 모든 측면에서 둘러싸는 에지 종단 구역을 포함하는 전계 효과 트랜지스터 소자를 포함하는 반도체 본체를 포함하고,
    상기 활성 구역은,
    상기 반도체 본체 내의 제1 사행 트렌치;
    상기 제1 사행 트렌치 내의 제1 필드 플레이트;
    상기 반도체 본체 내의 제2 사행 트렌치; 및
    상기 제2 사행 트렌치 내의 제2 필드 플레이트를 포함하고,
    상기 제1 사행 트렌치는 상기 제2 사행 트렌치로부터 분리되며 측방향으로 이격되는
    반도체 장치.
  17. 제16항에 있어서,
    상기 제1 사행 트렌치 내에 배치되며 상기 제1 필드 플레이트로부터 전기적으로 절연되는 제1 게이트 전극; 및
    상기 제2 사행 트렌치 내에 배치되며 상기 제2 필드 플레이트로부터 전기적으로 절연되는 제2 게이트 전극을 더 포함하는
    반도체 장치.
  18. 제16항에 있어서,
    상기 에지 종단 구역은 상기 제1 사행 트렌치 및 상기 제2 사행 트렌치를 둘러싸는 에지 종단 트렌치를 포함하고, 상기 에지 종단 트렌치는 제3 필드 플레이트를 포함하고 게이트 전극을 포함하지 않으며, 상기 에지 종단 트렌치에는 제2 전도형의 도핑된 영역이 인접하는
    반도체 장치.
  19. 제18항에 있어서,
    상기 에지 종단 트렌치로부터 상기 제1 사행 트렌치의 교번적인 루프 내로 및 상기 제2 사행 트렌치의 교번적인 루프 내로 연장되는 횡단 트렌치를 더 포함하는
    반도체 장치.
  20. 제16항에 있어서,
    상기 제1 사행 트렌치와 상기 제2 사행 트렌치 사이의 구역에서 상기 반도체 본체 내로 연장되는 종방향 부분, 및 상기 종방향 부분의 대향 측면들로부터 상기 제1 사행 트렌치의 교번적인 루프 내로 및 상기 제2 사행 트렌치의 교번적인 루프 내로 연장되는 횡단 부분을 포함하는 트렌치 구조를 더 포함하는
    반도체 장치.
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