JP2000208757A - 絶縁ゲ―ト型半導体装置及びその製法 - Google Patents
絶縁ゲ―ト型半導体装置及びその製法Info
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】
【課題】 半導体基板上にドレイン領域としての半導体
層が形成され、その半導体層内にその上面側からチャン
ネル形成用領域が形成され、そのチャンネル形成用領域
内に上面側から電極連結用領域及びソース領域が形成さ
れ、またチャンネル形成用領域上にゲート絶縁層を介し
てゲート電極層が形成され、電極連結用領域及びソース
領域にソース電極層が連結され、半導体基板にドレイン
電極層が連結されている絶縁ゲート型半導体装置におい
て、ドレイン領域としての半導体層の比抵抗を低くし
て、スイッチング素子としての機能が高速に得られ且つ
ドレイン領域としての半導体層において電力損失をほと
んど伴わないようにする。 【解決手段】 ドレイン領域としての半導体層内に、半
導体基板に連結している導電性層を埋設している絶縁層
を、半導体基板及びチャンネル形成用領域間にそれらと
接した態様で延長形成する。
層が形成され、その半導体層内にその上面側からチャン
ネル形成用領域が形成され、そのチャンネル形成用領域
内に上面側から電極連結用領域及びソース領域が形成さ
れ、またチャンネル形成用領域上にゲート絶縁層を介し
てゲート電極層が形成され、電極連結用領域及びソース
領域にソース電極層が連結され、半導体基板にドレイン
電極層が連結されている絶縁ゲート型半導体装置におい
て、ドレイン領域としての半導体層の比抵抗を低くし
て、スイッチング素子としての機能が高速に得られ且つ
ドレイン領域としての半導体層において電力損失をほと
んど伴わないようにする。 【解決手段】 ドレイン領域としての半導体層内に、半
導体基板に連結している導電性層を埋設している絶縁層
を、半導体基板及びチャンネル形成用領域間にそれらと
接した態様で延長形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、絶縁ゲート型半導
体装置及びその製法に関する。
体装置及びその製法に関する。
【０００２】
【従来の技術】従来、図１０を伴って次に述べる絶縁ゲ
ート型半導体装置が提案されている。すなわち、第１の
導電型としてのｎ型を有し且つ低い比抵抗を有する半導
体基板１と、その主面上に形成されているとともに第１
の導電型としてのｎ型を有し且つ半導体基板１に比し高
い比抵抗を有するドレイン領域としての半導体層２とを
有する。この場合、半導体基板１及び半導体層２は単結
晶でなる。
ート型半導体装置が提案されている。すなわち、第１の
導電型としてのｎ型を有し且つ低い比抵抗を有する半導
体基板１と、その主面上に形成されているとともに第１
の導電型としてのｎ型を有し且つ半導体基板１に比し高
い比抵抗を有するドレイン領域としての半導体層２とを
有する。この場合、半導体基板１及び半導体層２は単結
晶でなる。
【０００３】そして、半導体層２内に、半導体基板１側
とは反対側の面側から、第１の導電型とは反対の第２の
導電型としてのｐ型を有する半導体領域３が、チャンネ
ル形成用領域として形成され、一方、その半導体領域３
内に、半導体基板１側とは反対側の面側から、ｐ型を有
し且つ半導体領域３に比し低い比抵抗を有する半導体領
域４が、電極連結用領域として形成されているととも
に、ｎ型を有し且つ低い比抵抗を有する半導体領域５
が、ソース領域として、半導体領域４と連接して形成さ
れている。なお、図においては、半導体層２内に半導体
領域３が２個形成され、且つこれに応じ、それら２個の
半導体領域３内にそれぞれ半導体領域４及び５が形成さ
れ、また、半導体領域３のそれぞれにおける半導体領域
５が２個半導体領域４を挟んでそれと連接するように形
成されている、という場合を示している。
とは反対側の面側から、第１の導電型とは反対の第２の
導電型としてのｐ型を有する半導体領域３が、チャンネ
ル形成用領域として形成され、一方、その半導体領域３
内に、半導体基板１側とは反対側の面側から、ｐ型を有
し且つ半導体領域３に比し低い比抵抗を有する半導体領
域４が、電極連結用領域として形成されているととも
に、ｎ型を有し且つ低い比抵抗を有する半導体領域５
が、ソース領域として、半導体領域４と連接して形成さ
れている。なお、図においては、半導体層２内に半導体
領域３が２個形成され、且つこれに応じ、それら２個の
半導体領域３内にそれぞれ半導体領域４及び５が形成さ
れ、また、半導体領域３のそれぞれにおける半導体領域
５が２個半導体領域４を挟んでそれと連接するように形
成されている、という場合を示している。
【０００４】また、半導体領域３の半導体基板１側とは
反対側の面上に、ゲート絶縁層６を介して、ゲート電極
層７が形成されている。なお、図においては、ゲート絶
縁層６が、半導体層２の半導体領域３を形成していない
領域上にも連続延長し、且つこれに応じ、そのゲート絶
縁層６の延長部上にもゲート電極層７が連続延長してい
る、という場合を示している。
反対側の面上に、ゲート絶縁層６を介して、ゲート電極
層７が形成されている。なお、図においては、ゲート絶
縁層６が、半導体層２の半導体領域３を形成していない
領域上にも連続延長し、且つこれに応じ、そのゲート絶
縁層６の延長部上にもゲート電極層７が連続延長してい
る、という場合を示している。
【０００５】さらに、半導体領域４及び５に、半導体基
板１側とは反対側において、ソース電極層８が、オーミ
ックに連結されている。なお、図においては、ゲート絶
縁層６及びゲート電極層７の積層体に半導体領域４及び
５を外部に臨ませる窓１０を形成し、次に、ゲート絶縁
層６及びゲート電極層７の積層体上に、それに形成して
いる窓１０を埋めている層間絶縁層１１を形成し、次
に、その層間絶縁層１１に、そのゲート絶縁層６及びゲ
ート電極層７の積層体に形成している窓１０を埋めてい
る部において、半導体領域４及び５を外部に臨ませる窓
１２を形成し、その状態で、ソース電極層８が、層間絶
縁層１１上に、窓１２を通じて半導体領域４及び５に連
結して形成されている、という場合を示している。
板１側とは反対側において、ソース電極層８が、オーミ
ックに連結されている。なお、図においては、ゲート絶
縁層６及びゲート電極層７の積層体に半導体領域４及び
５を外部に臨ませる窓１０を形成し、次に、ゲート絶縁
層６及びゲート電極層７の積層体上に、それに形成して
いる窓１０を埋めている層間絶縁層１１を形成し、次
に、その層間絶縁層１１に、そのゲート絶縁層６及びゲ
ート電極層７の積層体に形成している窓１０を埋めてい
る部において、半導体領域４及び５を外部に臨ませる窓
１２を形成し、その状態で、ソース電極層８が、層間絶
縁層１１上に、窓１２を通じて半導体領域４及び５に連
結して形成されている、という場合を示している。
【０００６】また、半導体基板１に、半導体層２側とは
反対側において、ドレイン電極層９が、オーミックに連
結されている。
反対側において、ドレイン電極層９が、オーミックに連
結されている。
【０００７】以上が、従来提案されている絶縁ゲート型
半導体装置の構成である。このような構成を有する従来
の絶縁ゲート型半導体装置によれば、ドレイン電極層９
及びソース電極層８間に、直流電源を、その正極をドレ
イン電極層９側として、負荷を通じて接続し、その状態
で、ゲート電極層７及びソース電極層８間に、制御電圧
を、ゲート電極層７側を正として印加すれば、チャンネ
ル形成用領域としての半導体領域３に、ゲート絶縁層６
を介してゲート電極層７と対向している領域のゲート絶
縁層６側において、ｎ型のチャンネル層が形成され、こ
のため、ドレイン電極層９及びソース電極層８間に、ｎ
型の半導体基板１−ドレイン領域としてのｎ型の半導体
層２−ｎ型のチャンネル層−ソース領域としてのｎ型の
半導体領域５の電流路が形成され、よって、ドレイン電
極層９及びソース電極層８間がオン状態になり、このた
め、直流電源から、負荷に、電力を供給させている状態
が得られる。
半導体装置の構成である。このような構成を有する従来
の絶縁ゲート型半導体装置によれば、ドレイン電極層９
及びソース電極層８間に、直流電源を、その正極をドレ
イン電極層９側として、負荷を通じて接続し、その状態
で、ゲート電極層７及びソース電極層８間に、制御電圧
を、ゲート電極層７側を正として印加すれば、チャンネ
ル形成用領域としての半導体領域３に、ゲート絶縁層６
を介してゲート電極層７と対向している領域のゲート絶
縁層６側において、ｎ型のチャンネル層が形成され、こ
のため、ドレイン電極層９及びソース電極層８間に、ｎ
型の半導体基板１−ドレイン領域としてのｎ型の半導体
層２−ｎ型のチャンネル層−ソース領域としてのｎ型の
半導体領域５の電流路が形成され、よって、ドレイン電
極層９及びソース電極層８間がオン状態になり、このた
め、直流電源から、負荷に、電力を供給させている状態
が得られる。
【０００８】また、そのような状態が得られてから、ゲ
ート電極層７及びソース電極層８間に、制御電圧を、ゲ
ート電極層７側を負として印加すれば、いままでチャン
ネル形成用領域としての半導体領域３に形成されていた
ｎ型のチャンネル層がなくなり、このため、いままでド
レイン電極層９及びソース電極層８間に形成されていた
上述した電流路がなくなり、よって、ドレイン電極層９
及びソース電極層８間がオフ状態になり、このため、直
流電源から、負荷に、電力を供給させていない状態が得
られる。
ート電極層７及びソース電極層８間に、制御電圧を、ゲ
ート電極層７側を負として印加すれば、いままでチャン
ネル形成用領域としての半導体領域３に形成されていた
ｎ型のチャンネル層がなくなり、このため、いままでド
レイン電極層９及びソース電極層８間に形成されていた
上述した電流路がなくなり、よって、ドレイン電極層９
及びソース電極層８間がオフ状態になり、このため、直
流電源から、負荷に、電力を供給させていない状態が得
られる。
【０００９】以上のことから、図１０に示す従来の絶縁
ゲート型半導体装置によれば、ドレイン電極層９及びソ
ース電極層８間に、直流電源を、その正極をドレイン電
極層９側として、負荷を通じて接続している状態で、ゲ
ート電極層７及びソース電極層８間に、制御電圧を、ゲ
ート電極層７側を正として印加することで、直流電源か
ら負荷に電力を供給させるようにすることができ、ま
た、その状態から、ゲート電極層７及びソース電極層８
間に、制御電圧を、ゲート電極層７側を負として印加す
ることで、直流電源から負荷に電力を供給させないよう
にすることができ、従って、直流電源と負荷との間のス
イッチング素子としての機能を呈する。
ゲート型半導体装置によれば、ドレイン電極層９及びソ
ース電極層８間に、直流電源を、その正極をドレイン電
極層９側として、負荷を通じて接続している状態で、ゲ
ート電極層７及びソース電極層８間に、制御電圧を、ゲ
ート電極層７側を正として印加することで、直流電源か
ら負荷に電力を供給させるようにすることができ、ま
た、その状態から、ゲート電極層７及びソース電極層８
間に、制御電圧を、ゲート電極層７側を負として印加す
ることで、直流電源から負荷に電力を供給させないよう
にすることができ、従って、直流電源と負荷との間のス
イッチング素子としての機能を呈する。
【００１０】また、図１０に示す従来の絶縁ゲート型半
導体装置の場合、ｐ型を有するチャンネル形成用領域と
しての半導体領域３内に、ｐ型を有し且つ半導体領域３
に比し低い比抵抗を有する電極連結用領域としての半導
体領域４が形成され、そして、ソース電極層８が、電極
連結用領域としての半導体領域４にオーミックに連結し
ているので、上述したスイッチング素子としての機能を
得ているとき、チャンネル形成用領域としての半導体領
域３に、ソース電極層８の電位が与えられているので、
上述したスイッチング素子としての機能が、安定に得ら
れる。
導体装置の場合、ｐ型を有するチャンネル形成用領域と
しての半導体領域３内に、ｐ型を有し且つ半導体領域３
に比し低い比抵抗を有する電極連結用領域としての半導
体領域４が形成され、そして、ソース電極層８が、電極
連結用領域としての半導体領域４にオーミックに連結し
ているので、上述したスイッチング素子としての機能を
得ているとき、チャンネル形成用領域としての半導体領
域３に、ソース電極層８の電位が与えられているので、
上述したスイッチング素子としての機能が、安定に得ら
れる。
【００１１】
【発明が解決しようとする課題】図１０に示す従来の絶
縁ゲート型半導体装置の場合、上述したドレイン電極層
９及びソース電極層８間のオン状態からオフ状態を得る
ために、ゲート電極層７及びソース電極層８間に、制御
電圧を、ソース電極層８側を負として印加した場合、チ
ャンネル形成用領域としての半導体領域３にいままで形
成されていたｎ型のチャンネル層がなくなり、一方、上
述したスイッチング素子としての機能を得ているとき
に、そのスイッチング素子としての機能を安定に得るた
めに、ソース電極層８が、ｐ型を有するチャンネル形成
用領域としての半導体領域３内に形成されている、ｐ型
を有し且つ半導体領域３に比し低い比抵抗を有する電極
連結用領域としての半導体領域４にオーミックに、連結
している。
縁ゲート型半導体装置の場合、上述したドレイン電極層
９及びソース電極層８間のオン状態からオフ状態を得る
ために、ゲート電極層７及びソース電極層８間に、制御
電圧を、ソース電極層８側を負として印加した場合、チ
ャンネル形成用領域としての半導体領域３にいままで形
成されていたｎ型のチャンネル層がなくなり、一方、上
述したスイッチング素子としての機能を得ているとき
に、そのスイッチング素子としての機能を安定に得るた
めに、ソース電極層８が、ｐ型を有するチャンネル形成
用領域としての半導体領域３内に形成されている、ｐ型
を有し且つ半導体領域３に比し低い比抵抗を有する電極
連結用領域としての半導体領域４にオーミックに、連結
している。
【００１２】このため、ゲート電極層７及びソース電極
層８間に、制御電圧を、ソース電極層８側を負として印
加した場合、ドレイン電極層９及びソース電極層８間
に、それら間に接続している直流電源から、ドレイン領
域としてのｎ型の半導体層２とチャンネル形成用領域と
してのｐ型の半導体領域３との間のｐｎ接合に逆バイア
スを与える逆方向電圧が与えられる。
層８間に、制御電圧を、ソース電極層８側を負として印
加した場合、ドレイン電極層９及びソース電極層８間
に、それら間に接続している直流電源から、ドレイン領
域としてのｎ型の半導体層２とチャンネル形成用領域と
してのｐ型の半導体領域３との間のｐｎ接合に逆バイア
スを与える逆方向電圧が与えられる。
【００１３】そして、この場合、ドレイン領域としての
半導体層２とチャンネル形成用領域としての半導体領域
３との間のｐｎ接合からドレイン領域としての半導体層
２内及びチャンネル形成用領域としての半導体領域３内
に拡がっている空乏層が形成され、且つドレイン領域と
しての半導体層２上にゲート絶縁層６を介してゲート電
極層７が配されている構成によって、ゲート絶縁層６側
からドレイン領域としての半導体層２内に拡がっている
空乏層が形成される。
半導体層２とチャンネル形成用領域としての半導体領域
３との間のｐｎ接合からドレイン領域としての半導体層
２内及びチャンネル形成用領域としての半導体領域３内
に拡がっている空乏層が形成され、且つドレイン領域と
しての半導体層２上にゲート絶縁層６を介してゲート電
極層７が配されている構成によって、ゲート絶縁層６側
からドレイン領域としての半導体層２内に拡がっている
空乏層が形成される。
【００１４】以上のことから、図１０に示す従来の絶縁
ゲート型半導体装置の場合、上述したｐｎ接合からドレ
イン領域としての半導体層２内及びチャンネル形成用領
域としての半導体領域３内に拡がっている空乏層と、ゲ
ート絶縁層６側からドレイン領域としての半導体層２内
に拡がっている空乏層とによる空乏層が、ドレイン電極
層９及びソース電極層８間でみて、それら間に与えられ
る上述した逆方向電圧以上の電圧の耐圧が得られるのに
十分なだけ、拡がっているように、ドレイン領域として
の半導体層２及びチャンネル形成用領域としての半導体
領域３が、高い比抵抗を有するものとして形成され、そ
れによって、ドレイン電極層９及びソース電極層８間に
上述した逆方向電圧が与えられても、上述したドレイン
電極層９及びソース電極層８間のオフ状態が確保されて
いる。
ゲート型半導体装置の場合、上述したｐｎ接合からドレ
イン領域としての半導体層２内及びチャンネル形成用領
域としての半導体領域３内に拡がっている空乏層と、ゲ
ート絶縁層６側からドレイン領域としての半導体層２内
に拡がっている空乏層とによる空乏層が、ドレイン電極
層９及びソース電極層８間でみて、それら間に与えられ
る上述した逆方向電圧以上の電圧の耐圧が得られるのに
十分なだけ、拡がっているように、ドレイン領域として
の半導体層２及びチャンネル形成用領域としての半導体
領域３が、高い比抵抗を有するものとして形成され、そ
れによって、ドレイン電極層９及びソース電極層８間に
上述した逆方向電圧が与えられても、上述したドレイン
電極層９及びソース電極層８間のオフ状態が確保されて
いる。
【００１５】従って、図１０に示す従来の絶縁ゲート型
半導体装置の場合、ドレイン領域としての半導体層２及
びチャンネル形成用領域としての半導体領域３が、高い
比抵抗を有するものとして形成されている。
半導体装置の場合、ドレイン領域としての半導体層２及
びチャンネル形成用領域としての半導体領域３が、高い
比抵抗を有するものとして形成されている。
【００１６】一方、チャンネル形成用領域としての半導
体領域３が、上述したオン状態を得ている状態で、ｎ型
のチャンネル層を形成し、また、半導体基板１の比抵抗
は、それを十分低くすることができることから、上述し
たオン状態を得ている状態での上述した電流路の抵抗、
すなわちオン抵抗が、ドレイン領域としての半導体層２
の比抵抗によってほとんど決められる。
体領域３が、上述したオン状態を得ている状態で、ｎ型
のチャンネル層を形成し、また、半導体基板１の比抵抗
は、それを十分低くすることができることから、上述し
たオン状態を得ている状態での上述した電流路の抵抗、
すなわちオン抵抗が、ドレイン領域としての半導体層２
の比抵抗によってほとんど決められる。
【００１７】このため、図１０に示す従来の絶縁ゲート
型半導体装置の場合、上述したオン状態を得ている状態
での上述した電流路の抵抗、すなわちオン抵抗が、ドレ
イン領域としての半導体層２の高い比抵抗の理由で高
く、このため、上述したオン状態への応答速度が遅く、
また、上述したオン状態でのドレイン領域としての半導
体層２における電力損失が大きい、という欠点を有して
いた。
型半導体装置の場合、上述したオン状態を得ている状態
での上述した電流路の抵抗、すなわちオン抵抗が、ドレ
イン領域としての半導体層２の高い比抵抗の理由で高
く、このため、上述したオン状態への応答速度が遅く、
また、上述したオン状態でのドレイン領域としての半導
体層２における電力損失が大きい、という欠点を有して
いた。
【００１８】よって、本発明は、上述した欠点を有効に
回避し得る、新規な絶縁ゲート型半導体装置及びその製
法を提案せんとするものである。
回避し得る、新規な絶縁ゲート型半導体装置及びその製
法を提案せんとするものである。
【００１９】
【課題を解決するための手段】本願第１番目の発明によ
る絶縁ゲート型半導体装置は、（１）第１の導電型を有
し且つ低い比抵抗を有する半導体基板と、（２）その主
面上に形成され、且つ第１の導電型を有し且つ上記半導
体基板に比し高い比抵抗を有する、ドレイン領域として
の半導体層とを有し、そして、（３）上記半導体層内
に、上記半導体基板側とは反対側の面側から、第１の導
電型とは反対の第２の導電型を有する第１の半導体領域
が、チャンネル形成用領域として形成され、（４）上記
第１の半導体領域内に、上記半導体基板側とは反対側の
面側から、第２の導電型を有し且つ当該第１の半導体領
域に比し低い比抵抗を有する第２の半導体領域が、電極
連結用領域として形成されているとともに、第１の導電
型を有する第３の半導体領域が、ソース領域として形成
され、（５）上記第１の半導体領域の上記半導体基板側
とは反対側の主面上に、ゲート絶縁層を介して、ゲート
電極層が形成され、（６）上記第２及び第３の半導体領
域に、上記半導体基板側とは反対側において、ソース電
極層が、オーミックに連結され、（７）上記半導体基板
に、上記半導体層側とは反対側において、ドレイン電極
層が、オーミックに連結されている。
る絶縁ゲート型半導体装置は、（１）第１の導電型を有
し且つ低い比抵抗を有する半導体基板と、（２）その主
面上に形成され、且つ第１の導電型を有し且つ上記半導
体基板に比し高い比抵抗を有する、ドレイン領域として
の半導体層とを有し、そして、（３）上記半導体層内
に、上記半導体基板側とは反対側の面側から、第１の導
電型とは反対の第２の導電型を有する第１の半導体領域
が、チャンネル形成用領域として形成され、（４）上記
第１の半導体領域内に、上記半導体基板側とは反対側の
面側から、第２の導電型を有し且つ当該第１の半導体領
域に比し低い比抵抗を有する第２の半導体領域が、電極
連結用領域として形成されているとともに、第１の導電
型を有する第３の半導体領域が、ソース領域として形成
され、（５）上記第１の半導体領域の上記半導体基板側
とは反対側の主面上に、ゲート絶縁層を介して、ゲート
電極層が形成され、（６）上記第２及び第３の半導体領
域に、上記半導体基板側とは反対側において、ソース電
極層が、オーミックに連結され、（７）上記半導体基板
に、上記半導体層側とは反対側において、ドレイン電極
層が、オーミックに連結されている。
【００２０】しかしながら、本発明による絶縁ゲート型
半導体装置は、このような構成を有する絶縁ゲート型半
導体装置において、上記半導体層内に、上記半導体基板
と連結している導電性層を埋設している絶縁層が、上記
半導体基板及び上記第１の半導体領域間にそれらと接し
た態様で延長して形成されている。
半導体装置は、このような構成を有する絶縁ゲート型半
導体装置において、上記半導体層内に、上記半導体基板
と連結している導電性層を埋設している絶縁層が、上記
半導体基板及び上記第１の半導体領域間にそれらと接し
た態様で延長して形成されている。
【００２１】本願第２番目の発明による絶縁ゲート型半
導体装置の製法は、（１）第１の導電型を有し且つ低い
比抵抗を有する半導体基板を用意する工程と、（２）そ
の半導体基板上に、第１の導電型を有し且つ上記半導体
基板に比し高い比抵抗を有する第１の半導体層を形成す
る工程と、（３）その第１の半導体層に、上記半導体基
板側とは反対側の面側から、上記半導体基板に達する溝
を形成する工程と、（４）その溝内に、上記半導体基板
と連結している導電性層を埋設している絶縁層を形成す
る工程と、（５）上記第１の半導体層及び上記絶縁層上
に、第１の導電型を有し且つ上記半導体基板に比し高い
比抵抗を有する第２の半導体層を、上記第１の半導体層
及び上記絶縁層間に連続延長している態様に、上記第１
の半導体層とでドレイン領域としての第３の半導体層を
形成するように、形成する工程と、（６）その第３の半
導体層の上記半導体基板側とは反対側の面上に、ゲート
絶縁層を形成する工程と、（７）上記第３の半導体層内
に、上記絶縁層上において、上記半導体基板側とは反対
側の面側から、第１の導電型とは反対の第２の導電型を
有する第１の半導体領域を、チャンネル形成用領域とし
て、上記絶縁層に達する深さに形成する工程と、（８）
上記第１の半導体領域内に、上記半導体基板側とは反対
側の面側から、第２の導電型を有し且つ当該第１の半導
体領域に比し低い比抵抗を有する第２の半導体領域を、
電極連結用領域として形成する工程と、（９）上記第１
の半導体領域内に、上記半導体基板側とは反対側の面側
から、第１の導電型を有する第３の半導体領域を、ソー
ス領域として形成する工程と、（１０）上記ゲート絶縁
層上に、ゲート電極層を形成する工程と、（１１）その
ゲート電極層及び上記ゲート絶縁層に、それらを通じ
て、上記第２及び第３の半導体領域を外部に臨ませる第
１の窓を形成する工程と、（１２）上記ゲート電極層上
に、上記第１の窓を埋めて延長している層間絶縁層を形
成する工程と、（１３）上記層間絶縁層に、上記第１の
窓を埋めている部において、上記第２及び第３の半導体
領域を外部に臨ませる第２の窓を形成する工程と、（１
４）上記層間絶縁層上に、上記第２の窓を通じて、上記
第２及び第３の半導体領域とオーミックに連結している
ソース電極層を形成する工程と、（１５）上記半導体基
板の上記第３の半導体層側とは反対側の面上に、上記半
導体基板とオーミックに連結しているドレイン電極層を
形成する工程とを有する。
導体装置の製法は、（１）第１の導電型を有し且つ低い
比抵抗を有する半導体基板を用意する工程と、（２）そ
の半導体基板上に、第１の導電型を有し且つ上記半導体
基板に比し高い比抵抗を有する第１の半導体層を形成す
る工程と、（３）その第１の半導体層に、上記半導体基
板側とは反対側の面側から、上記半導体基板に達する溝
を形成する工程と、（４）その溝内に、上記半導体基板
と連結している導電性層を埋設している絶縁層を形成す
る工程と、（５）上記第１の半導体層及び上記絶縁層上
に、第１の導電型を有し且つ上記半導体基板に比し高い
比抵抗を有する第２の半導体層を、上記第１の半導体層
及び上記絶縁層間に連続延長している態様に、上記第１
の半導体層とでドレイン領域としての第３の半導体層を
形成するように、形成する工程と、（６）その第３の半
導体層の上記半導体基板側とは反対側の面上に、ゲート
絶縁層を形成する工程と、（７）上記第３の半導体層内
に、上記絶縁層上において、上記半導体基板側とは反対
側の面側から、第１の導電型とは反対の第２の導電型を
有する第１の半導体領域を、チャンネル形成用領域とし
て、上記絶縁層に達する深さに形成する工程と、（８）
上記第１の半導体領域内に、上記半導体基板側とは反対
側の面側から、第２の導電型を有し且つ当該第１の半導
体領域に比し低い比抵抗を有する第２の半導体領域を、
電極連結用領域として形成する工程と、（９）上記第１
の半導体領域内に、上記半導体基板側とは反対側の面側
から、第１の導電型を有する第３の半導体領域を、ソー
ス領域として形成する工程と、（１０）上記ゲート絶縁
層上に、ゲート電極層を形成する工程と、（１１）その
ゲート電極層及び上記ゲート絶縁層に、それらを通じ
て、上記第２及び第３の半導体領域を外部に臨ませる第
１の窓を形成する工程と、（１２）上記ゲート電極層上
に、上記第１の窓を埋めて延長している層間絶縁層を形
成する工程と、（１３）上記層間絶縁層に、上記第１の
窓を埋めている部において、上記第２及び第３の半導体
領域を外部に臨ませる第２の窓を形成する工程と、（１
４）上記層間絶縁層上に、上記第２の窓を通じて、上記
第２及び第３の半導体領域とオーミックに連結している
ソース電極層を形成する工程と、（１５）上記半導体基
板の上記第３の半導体層側とは反対側の面上に、上記半
導体基板とオーミックに連結しているドレイン電極層を
形成する工程とを有する。
【００２２】
【発明の実施の形態１】次に、図１を伴って、本発明に
よる絶縁ゲート型半導体装置の実施の形態を述べよう。
図１において、図１０との対応部分には同一符号を付し
て示し、詳細説明を省略する。
よる絶縁ゲート型半導体装置の実施の形態を述べよう。
図１において、図１０との対応部分には同一符号を付し
て示し、詳細説明を省略する。
【００２３】図１に示す本発明による絶縁ゲート型半導
体装置は、図１０に示す従来の絶縁ゲート型半導体装置
の場合と同様に、第１の導電型としてのｎ型を有し且つ
低い比抵抗を有する半導体基板１と、その主面上に形成
されているとともに第１の導電型としてのｎ型を有し且
つ半導体基板１に比し高い比抵抗を有するドレイン領域
としての半導体層２とを有する。この場合、半導体基板
１及び半導体層２は単結晶でなる。
体装置は、図１０に示す従来の絶縁ゲート型半導体装置
の場合と同様に、第１の導電型としてのｎ型を有し且つ
低い比抵抗を有する半導体基板１と、その主面上に形成
されているとともに第１の導電型としてのｎ型を有し且
つ半導体基板１に比し高い比抵抗を有するドレイン領域
としての半導体層２とを有する。この場合、半導体基板
１及び半導体層２は単結晶でなる。
【００２４】そして、半導体層２内に、図１０に示す従
来の絶縁ゲート型半導体装置の場合と同様に、半導体基
板１側とは反対側の面側から、第１の導電型とは反対の
第２の導電型としてのｐ型を有する半導体領域３が、チ
ャンネル形成用領域として形成され、一方、その半導体
領域３内に、半導体基板１側とは反対側の面側から、ｐ
型を有し且つ半導体領域３に比し低い比抵抗を有する半
導体領域４が、電極連結用領域として形成されていると
ともに、ｎ型を有し且つ低い比抵抗を有する半導体領域
５が、ソース領域として、半導体領域４と連接して形成
されている。
来の絶縁ゲート型半導体装置の場合と同様に、半導体基
板１側とは反対側の面側から、第１の導電型とは反対の
第２の導電型としてのｐ型を有する半導体領域３が、チ
ャンネル形成用領域として形成され、一方、その半導体
領域３内に、半導体基板１側とは反対側の面側から、ｐ
型を有し且つ半導体領域３に比し低い比抵抗を有する半
導体領域４が、電極連結用領域として形成されていると
ともに、ｎ型を有し且つ低い比抵抗を有する半導体領域
５が、ソース領域として、半導体領域４と連接して形成
されている。
【００２５】また、半導体領域３の半導体基板１側とは
反対側の面上に、図１０に示す従来の絶縁ゲート型半導
体装置の場合と同様に、ゲート絶縁層６を介して、ゲー
ト電極層７が形成されている。
反対側の面上に、図１０に示す従来の絶縁ゲート型半導
体装置の場合と同様に、ゲート絶縁層６を介して、ゲー
ト電極層７が形成されている。
【００２６】さらに、半導体領域４及び５に、図１０に
示す従来の絶縁ゲート型半導体装置の場合と同様に、半
導体基板１側とは反対側において、ソース電極層８が、
オーミックに連結されている。なお、図においては、図
１０に示す従来の絶縁ゲート型半導体装置の場合と同様
に、ゲート絶縁層６及びゲート電極層７の積層体上に、
それに予め形成されている半導体領域４及び５を外部に
臨ませる窓１０を埋めている層間絶縁層１１が形成さ
れ、その窓１０を埋めている部に、半導体領域４及び５
を外部に臨ませる窓１２が形成されている状態で、ソー
ス電極層８が、層間絶縁層１１上に、窓１２を通じて半
導体領域４及び５に連結して形成されている。
示す従来の絶縁ゲート型半導体装置の場合と同様に、半
導体基板１側とは反対側において、ソース電極層８が、
オーミックに連結されている。なお、図においては、図
１０に示す従来の絶縁ゲート型半導体装置の場合と同様
に、ゲート絶縁層６及びゲート電極層７の積層体上に、
それに予め形成されている半導体領域４及び５を外部に
臨ませる窓１０を埋めている層間絶縁層１１が形成さ
れ、その窓１０を埋めている部に、半導体領域４及び５
を外部に臨ませる窓１２が形成されている状態で、ソー
ス電極層８が、層間絶縁層１１上に、窓１２を通じて半
導体領域４及び５に連結して形成されている。
【００２７】また、半導体基板１に、図１０に示す従来
の絶縁ゲート型半導体装置の場合と同様に、半導体層２
側とは反対側において、ドレイン電極層９が、オーミッ
クに連結されている。
の絶縁ゲート型半導体装置の場合と同様に、半導体層２
側とは反対側において、ドレイン電極層９が、オーミッ
クに連結されている。
【００２８】さらに、図１０に示す従来の絶縁ゲート型
半導体装置の場合とは異なり、ドレイン領域としての半
導体層２内に、半導体基板１と連結している導電性層１
４を埋設している絶縁層１３が、半導体基板１及びチャ
ンネル形成用領域としての半導体領域３間にそれらと接
して延長して形成されている。
半導体装置の場合とは異なり、ドレイン領域としての半
導体層２内に、半導体基板１と連結している導電性層１
４を埋設している絶縁層１３が、半導体基板１及びチャ
ンネル形成用領域としての半導体領域３間にそれらと接
して延長して形成されている。
【００２９】以上が、本発明による絶縁ゲート型半導体
装置の実施の形態の構成である。このような構成を有す
る本発明による絶縁ゲート型半導体装置は、ドレイン領
域としての半導体層２内に、半導体基板１と連結してい
る導電性層１４を埋設している絶縁層１３が、半導体基
板１及びチャンネル形成用領域としての半導体領域３間
にそれらと接して延長して形成されていることを除い
て、図１０に示す従来の絶縁ゲート型半導体装置と同様
の構成を有する。
装置の実施の形態の構成である。このような構成を有す
る本発明による絶縁ゲート型半導体装置は、ドレイン領
域としての半導体層２内に、半導体基板１と連結してい
る導電性層１４を埋設している絶縁層１３が、半導体基
板１及びチャンネル形成用領域としての半導体領域３間
にそれらと接して延長して形成されていることを除い
て、図１０に示す従来の絶縁ゲート型半導体装置と同様
の構成を有する。
【００３０】このため、図１に示す本発明による絶縁ゲ
ート型半導体装置によれば、図１０に示す従来の絶縁ゲ
ート型半導体装置の場合と同様に、ドレイン電極層９及
びソース電極層８間に、直流電源を、その正極をドレイ
ン電極層９側として、負荷を通じて接続し、その状態
で、ゲート電極層７及びソース電極層８間に、制御電圧
を、ゲート電極層７側を正として印加すれば、チャンネ
ル形成用領域としての半導体領域３に、ゲート絶縁層６
を介してゲート電極層７と対向している領域のゲート絶
縁層６側において、ｎ型のチャンネル層が形成され、こ
のため、ドレイン電極層９及びソース電極層８間に、ｎ
型の半導体基板１−ドレイン領域としてのｎ型の半導体
層２−ｎ型のチャンネル層−ソース領域としてのｎ型の
半導体領域５の電流路が形成され、よって、ドレイン電
極層９及びソース電極層８間がオン状態になり、このた
め、直流電源から、負荷に、電力を供給させている状態
が得られる。
ート型半導体装置によれば、図１０に示す従来の絶縁ゲ
ート型半導体装置の場合と同様に、ドレイン電極層９及
びソース電極層８間に、直流電源を、その正極をドレイ
ン電極層９側として、負荷を通じて接続し、その状態
で、ゲート電極層７及びソース電極層８間に、制御電圧
を、ゲート電極層７側を正として印加すれば、チャンネ
ル形成用領域としての半導体領域３に、ゲート絶縁層６
を介してゲート電極層７と対向している領域のゲート絶
縁層６側において、ｎ型のチャンネル層が形成され、こ
のため、ドレイン電極層９及びソース電極層８間に、ｎ
型の半導体基板１−ドレイン領域としてのｎ型の半導体
層２−ｎ型のチャンネル層−ソース領域としてのｎ型の
半導体領域５の電流路が形成され、よって、ドレイン電
極層９及びソース電極層８間がオン状態になり、このた
め、直流電源から、負荷に、電力を供給させている状態
が得られる。
【００３１】また、そのような状態が得られてから、ゲ
ート電極層７及びソース電極層８間に、制御電圧を、ゲ
ート電極層７側を負として印加すれば、いままでチャン
ネル形成用領域としての半導体領域３に形成されていた
ｎ型のチャンネル層がなくなり、このため、いままでド
レイン電極層９及びソース電極層８間に形成されていた
上述した電流路がなくなり、よって、ドレイン電極層９
及びソース電極層８間がオフ状態になり、このため、直
流電源から、負荷に、電力を供給させていない状態が得
られる。
ート電極層７及びソース電極層８間に、制御電圧を、ゲ
ート電極層７側を負として印加すれば、いままでチャン
ネル形成用領域としての半導体領域３に形成されていた
ｎ型のチャンネル層がなくなり、このため、いままでド
レイン電極層９及びソース電極層８間に形成されていた
上述した電流路がなくなり、よって、ドレイン電極層９
及びソース電極層８間がオフ状態になり、このため、直
流電源から、負荷に、電力を供給させていない状態が得
られる。
【００３２】以上のことから、図１に示す本発明による
絶縁ゲート型半導体装置によれば、図１０に示す従来の
絶縁ゲート型半導体装置の場合と同様に、ドレイン電極
層９及びソース電極層８間に、直流電源を、その正極を
ドレイン電極層９側として、負荷を通じて接続している
状態で、ゲート電極層７及びソース電極層８間に、制御
電圧を、ゲート電極層７側を正として印加することで、
直流電源から負荷に電力を供給させるようにすることが
でき、また、その状態から、ゲート電極層７及びソース
電極層８間に、制御電圧を、ゲート電極層７側を負とし
て印加することで、直流電源から負荷に電力を供給させ
ないようにすることができ、従って、直流電源と負荷と
の間のスイッチング素子としての機能を呈する。
絶縁ゲート型半導体装置によれば、図１０に示す従来の
絶縁ゲート型半導体装置の場合と同様に、ドレイン電極
層９及びソース電極層８間に、直流電源を、その正極を
ドレイン電極層９側として、負荷を通じて接続している
状態で、ゲート電極層７及びソース電極層８間に、制御
電圧を、ゲート電極層７側を正として印加することで、
直流電源から負荷に電力を供給させるようにすることが
でき、また、その状態から、ゲート電極層７及びソース
電極層８間に、制御電圧を、ゲート電極層７側を負とし
て印加することで、直流電源から負荷に電力を供給させ
ないようにすることができ、従って、直流電源と負荷と
の間のスイッチング素子としての機能を呈する。
【００３３】また、図１に示す本発明による絶縁ゲート
型半導体装置の場合も、図１０に示す従来の絶縁ゲート
型半導体装置の場合と同様に、ｐ型を有するチャンネル
形成用領域としての半導体領域３内に、ｐ型を有し且つ
半導体領域３に比し低い比抵抗を有する電極連結用領域
としての半導体領域４が形成され、そして、ソース電極
層８が、電極連結用領域としての半導体領域４にオーミ
ックに連結してので、上述したスイッチング素子として
の機能を得ているとき、チャンネル形成用領域としての
半導体領域３に、ソース電極層８の電位が与えられてお
り、よって、上述したスイッチング素子としての機能
が、安定に得られる。
型半導体装置の場合も、図１０に示す従来の絶縁ゲート
型半導体装置の場合と同様に、ｐ型を有するチャンネル
形成用領域としての半導体領域３内に、ｐ型を有し且つ
半導体領域３に比し低い比抵抗を有する電極連結用領域
としての半導体領域４が形成され、そして、ソース電極
層８が、電極連結用領域としての半導体領域４にオーミ
ックに連結してので、上述したスイッチング素子として
の機能を得ているとき、チャンネル形成用領域としての
半導体領域３に、ソース電極層８の電位が与えられてお
り、よって、上述したスイッチング素子としての機能
が、安定に得られる。
【００３４】さらに、図１に示す本発明による絶縁ゲー
ト型半導体装置の場合も、図１０に示す従来の絶縁ゲー
ト型半導体装置の場合と同様に、上述したドレイン電極
層９及びソース電極層８間のオン状態からオフ状態を得
るために、ゲート電極層７及びソース電極層８間に、制
御電圧を、ソース電極層８側を負として印加した場合、
チャンネル形成用領域としての半導体領域３にいままで
形成されていたｎ型のチャンネル層がなくなり、一方、
上述したスイッチング素子としての機能を得ているとき
に、そのスイッチング素子としての機能が安定に得られ
るために、ソース電極層８が、ｐ型を有するチャンネル
形成用領域としての半導体領域３内に形成されている、
ｐ型を有し且つ半導体領域３に比し低い比抵抗を有する
電極連結用領域としての半導体領域４に、オーミックに
連結している。
ト型半導体装置の場合も、図１０に示す従来の絶縁ゲー
ト型半導体装置の場合と同様に、上述したドレイン電極
層９及びソース電極層８間のオン状態からオフ状態を得
るために、ゲート電極層７及びソース電極層８間に、制
御電圧を、ソース電極層８側を負として印加した場合、
チャンネル形成用領域としての半導体領域３にいままで
形成されていたｎ型のチャンネル層がなくなり、一方、
上述したスイッチング素子としての機能を得ているとき
に、そのスイッチング素子としての機能が安定に得られ
るために、ソース電極層８が、ｐ型を有するチャンネル
形成用領域としての半導体領域３内に形成されている、
ｐ型を有し且つ半導体領域３に比し低い比抵抗を有する
電極連結用領域としての半導体領域４に、オーミックに
連結している。
【００３５】このため、図１０に示す従来の絶縁ゲート
型半導体装置の場合と同様に、ゲート電極層７及びソー
ス電極層８間に、制御電圧を、ソース電極層８側を負と
して印加した場合、ドレイン電極層９及びソース電極層
８間に、それら間に接続している直流電源から、ドレイ
ン領域としてのｎ型の半導体層２とチャンネル形成用領
域としてのｐ型の半導体領域３との間のｐｎ接合に逆バ
イアスを与える逆方向電圧が与えられる。
型半導体装置の場合と同様に、ゲート電極層７及びソー
ス電極層８間に、制御電圧を、ソース電極層８側を負と
して印加した場合、ドレイン電極層９及びソース電極層
８間に、それら間に接続している直流電源から、ドレイ
ン領域としてのｎ型の半導体層２とチャンネル形成用領
域としてのｐ型の半導体領域３との間のｐｎ接合に逆バ
イアスを与える逆方向電圧が与えられる。
【００３６】そして、この場合、図１０に示す従来の絶
縁ゲート型半導体装置の場合と同様に、ドレイン領域と
しての半導体層２とチャンネル形成用領域としての半導
体領域３との間のｐｎ接合からドレイン領域としての半
導体層２内及びチャンネル形成用領域としての半導体領
域３内に拡がっている空乏層が形成され、且つドレイン
領域としての半導体層２にゲート絶縁層６を介してゲー
ト電極層７が対向して配されている構成によって、ゲー
ト絶縁層６側からドレイン領域としての半導体層２内に
拡がっている空乏層が形成される。
縁ゲート型半導体装置の場合と同様に、ドレイン領域と
しての半導体層２とチャンネル形成用領域としての半導
体領域３との間のｐｎ接合からドレイン領域としての半
導体層２内及びチャンネル形成用領域としての半導体領
域３内に拡がっている空乏層が形成され、且つドレイン
領域としての半導体層２にゲート絶縁層６を介してゲー
ト電極層７が対向して配されている構成によって、ゲー
ト絶縁層６側からドレイン領域としての半導体層２内に
拡がっている空乏層が形成される。
【００３７】また、図１に示す本発明による絶縁ゲート
型半導体装置の場合、ドレイン領域としてのｎ型の半導
体層２内に、半導体基板１に連結している導電性層１４
を埋設している絶縁層１３が、半導体基板１及びチャン
ネル形成用領域としてのｐ型の半導体領域３間にそれら
と接して延長して形成され、従って、ドレイン領域とし
ての半導体層２に絶縁層１３を介して導電性層１４が対
向して配されている構成によって、上述したように、ド
レイン電極層９及びソース電極層８間にドレイン領域と
してのｎ型の半導体層２とチャンネル形成用領域として
のｐ型の半導体領域３との間のｐｎ接合に逆バイアスを
与える逆方向電圧が与えられるとき、図１０に示す従来
の絶縁ゲート型半導体装置の場合と同様に形成される、
上述したｐｎ接合からドレイン領域としての半導体層２
及びチャンネル形成用領域としての半導体領域３内に拡
がっている空乏層と、図１０に示す従来の絶縁ゲート型
半導体装置の場合と同様に形成される、ゲート絶縁層６
側からドレイン領域としての半導体層２内に拡がってい
る空乏層との２つの空乏層との外、ドレイン領域として
のｎ型の半導体層２内に形成されている絶縁層１３側か
らも、ドレイン領域としての半導体層２内に拡がってい
る空乏層が形成される。
型半導体装置の場合、ドレイン領域としてのｎ型の半導
体層２内に、半導体基板１に連結している導電性層１４
を埋設している絶縁層１３が、半導体基板１及びチャン
ネル形成用領域としてのｐ型の半導体領域３間にそれら
と接して延長して形成され、従って、ドレイン領域とし
ての半導体層２に絶縁層１３を介して導電性層１４が対
向して配されている構成によって、上述したように、ド
レイン電極層９及びソース電極層８間にドレイン領域と
してのｎ型の半導体層２とチャンネル形成用領域として
のｐ型の半導体領域３との間のｐｎ接合に逆バイアスを
与える逆方向電圧が与えられるとき、図１０に示す従来
の絶縁ゲート型半導体装置の場合と同様に形成される、
上述したｐｎ接合からドレイン領域としての半導体層２
及びチャンネル形成用領域としての半導体領域３内に拡
がっている空乏層と、図１０に示す従来の絶縁ゲート型
半導体装置の場合と同様に形成される、ゲート絶縁層６
側からドレイン領域としての半導体層２内に拡がってい
る空乏層との２つの空乏層との外、ドレイン領域として
のｎ型の半導体層２内に形成されている絶縁層１３側か
らも、ドレイン領域としての半導体層２内に拡がってい
る空乏層が形成される。
【００３８】以上のことから、図１に示す本発明による
絶縁ゲート型半導体装置の場合、図１０に示す従来の絶
縁ゲート型半導体装置の場合と同様に形成される、上述
したｐｎ接合からドレイン領域としての半導体層２及び
チャンネル形成用領域としての半導体領域３内に拡がっ
ている空乏層と、図１０に示す従来の絶縁ゲート型半導
体装置の場合と同様に形成される、ゲート絶縁層６側か
らドレイン領域としての半導体層２内に拡がっている空
乏層と、図１に示す本発明による絶縁ゲート型半導体装
置の場合に形成される、上述した絶縁層１３側からドレ
イン領域としての半導体層２内に拡がっている空乏層と
による空乏層が、ドレイン電極層９及びソース電極層８
間でみて、それら間に与えられる上述した逆方向電圧以
上の電圧の耐圧が得られるのに十分なだけ、拡がってい
るように、ドレイン領域としての半導体層２及びチャン
ネル形成用領域としての半導体領域３が、高い比抵抗を
有するものとして形成され、それによって、上述したよ
うに、ドレイン電極層９及びソース電極層８間に上述し
た逆方向電圧が与えられても、上述したドレイン電極層
９及びソース電極層８間のオフ状態が確保されている。
絶縁ゲート型半導体装置の場合、図１０に示す従来の絶
縁ゲート型半導体装置の場合と同様に形成される、上述
したｐｎ接合からドレイン領域としての半導体層２及び
チャンネル形成用領域としての半導体領域３内に拡がっ
ている空乏層と、図１０に示す従来の絶縁ゲート型半導
体装置の場合と同様に形成される、ゲート絶縁層６側か
らドレイン領域としての半導体層２内に拡がっている空
乏層と、図１に示す本発明による絶縁ゲート型半導体装
置の場合に形成される、上述した絶縁層１３側からドレ
イン領域としての半導体層２内に拡がっている空乏層と
による空乏層が、ドレイン電極層９及びソース電極層８
間でみて、それら間に与えられる上述した逆方向電圧以
上の電圧の耐圧が得られるのに十分なだけ、拡がってい
るように、ドレイン領域としての半導体層２及びチャン
ネル形成用領域としての半導体領域３が、高い比抵抗を
有するものとして形成され、それによって、上述したよ
うに、ドレイン電極層９及びソース電極層８間に上述し
た逆方向電圧が与えられても、上述したドレイン電極層
９及びソース電極層８間のオフ状態が確保されている。
【００３９】従って、図１に示す本発明による絶縁ゲー
ト型半導体装置の場合も、図１０に示す従来の絶縁ゲー
ト型半導体装置の場合と同様に、ドレイン領域としての
半導体層２及びチャンネル形成用領域としての半導体半
導体領域３が、高い比抵抗を有するものとして形成され
ている。
ト型半導体装置の場合も、図１０に示す従来の絶縁ゲー
ト型半導体装置の場合と同様に、ドレイン領域としての
半導体層２及びチャンネル形成用領域としての半導体半
導体領域３が、高い比抵抗を有するものとして形成され
ている。
【００４０】一方、図１に示す本発明による絶縁ゲート
型半導体装置の場合も、図１０に示す従来の絶縁ゲート
型半導体装置の場合と同様に、チャンネル形成用領域と
しての半導体領域３が、上述したオン状態を得ている状
態で、ｎ型のチャンネル層を形成し、また、半導体基板
１の比抵抗は、それを十分低くすることができることか
ら、上述したオン状態を得ている状態での上述した電流
路の抵抗、すなわちオン抵抗が、ドレイン領域としての
半導体層２の比抵抗によってほとんど決められる。
型半導体装置の場合も、図１０に示す従来の絶縁ゲート
型半導体装置の場合と同様に、チャンネル形成用領域と
しての半導体領域３が、上述したオン状態を得ている状
態で、ｎ型のチャンネル層を形成し、また、半導体基板
１の比抵抗は、それを十分低くすることができることか
ら、上述したオン状態を得ている状態での上述した電流
路の抵抗、すなわちオン抵抗が、ドレイン領域としての
半導体層２の比抵抗によってほとんど決められる。
【００４１】ところで、図１に示す本発明による絶縁ゲ
ート型半導体装置の場合における、ドレイン電極層９及
びソース電極層８間でみて、それら間に与えられる上述
した逆方向電圧以上の電圧の耐圧が得られるのに十分な
だけ拡がっている空乏層は、図１０に示す従来の絶縁ゲ
ート型半導体装置の場合と同様に形成される、上述した
ｐｎ接合からドレイン領域としての半導体層２及びチャ
ンネル形成用領域としての半導体領域３内に拡がってい
る空乏層と、図１０に示す従来の絶縁ゲート型半導体装
置の場合と同様に形成される、ゲート絶縁層６側からド
レイン領域としての半導体層２内に拡がっている空乏層
と、図１に示す本発明による絶縁ゲート型半導体装置の
場合に形成される、上述した絶縁層１３側からドレイン
領域としての半導体層２内に拡がっている空乏層とによ
る空乏層とによる空乏層であるので、そのドレイン領域
としての半導体層２内への拡がりが、上述した逆方向電
圧以上の電圧の同じ値で、図１０に示す従来の絶縁ゲー
ト型半導体装置の場合に比し大きい。
ート型半導体装置の場合における、ドレイン電極層９及
びソース電極層８間でみて、それら間に与えられる上述
した逆方向電圧以上の電圧の耐圧が得られるのに十分な
だけ拡がっている空乏層は、図１０に示す従来の絶縁ゲ
ート型半導体装置の場合と同様に形成される、上述した
ｐｎ接合からドレイン領域としての半導体層２及びチャ
ンネル形成用領域としての半導体領域３内に拡がってい
る空乏層と、図１０に示す従来の絶縁ゲート型半導体装
置の場合と同様に形成される、ゲート絶縁層６側からド
レイン領域としての半導体層２内に拡がっている空乏層
と、図１に示す本発明による絶縁ゲート型半導体装置の
場合に形成される、上述した絶縁層１３側からドレイン
領域としての半導体層２内に拡がっている空乏層とによ
る空乏層とによる空乏層であるので、そのドレイン領域
としての半導体層２内への拡がりが、上述した逆方向電
圧以上の電圧の同じ値で、図１０に示す従来の絶縁ゲー
ト型半導体装置の場合に比し大きい。
【００４２】このため、上述において、ドレイン領域と
しての半導体層２が高い比抵抗を有しているとした、そ
の比抵抗を、上述した空乏層の拡がりが図１０に示す従
来の絶縁ゲート型半導体装置の場合に比し大きい分、図
１０に示す従来の絶縁ゲート型半導体装置の場合に比し
低くすることができる。
しての半導体層２が高い比抵抗を有しているとした、そ
の比抵抗を、上述した空乏層の拡がりが図１０に示す従
来の絶縁ゲート型半導体装置の場合に比し大きい分、図
１０に示す従来の絶縁ゲート型半導体装置の場合に比し
低くすることができる。
【００４３】よって、図１に示す本発明による絶縁ゲー
ト型半導体装置によれば、上述したオン状態での上述し
た電流路の抵抗、すなわちオン抵抗を、図１０に示す従
来の絶縁ゲート型半導体装置の場合に比し低くすること
ができ、このため、上述したオン状態への応答速度を、
図１０に示す従来の絶縁ゲート型半導体装置の場合に比
し速く得ることができ、また、上述したオン状態でのド
レイン領域としての半導体層２における電力損失をほと
んど伴わせないか、伴わせるとしても無視し得る程度に
しか伴わせないようにすることができる。
ト型半導体装置によれば、上述したオン状態での上述し
た電流路の抵抗、すなわちオン抵抗を、図１０に示す従
来の絶縁ゲート型半導体装置の場合に比し低くすること
ができ、このため、上述したオン状態への応答速度を、
図１０に示す従来の絶縁ゲート型半導体装置の場合に比
し速く得ることができ、また、上述したオン状態でのド
レイン領域としての半導体層２における電力損失をほと
んど伴わせないか、伴わせるとしても無視し得る程度に
しか伴わせないようにすることができる。
【００４４】
【発明の実施の形態２】次に、図２〜図９を伴って、本
発明による絶縁ゲート型半導体装置の製法の実施の形態
を、図１に示す本発明による絶縁ゲート型半導体装置を
製造する場合の実施の形態で述べよう。図２〜図９にお
いて、図１との対応部分には同一符号を付し、詳細説明
を省略する。
発明による絶縁ゲート型半導体装置の製法の実施の形態
を、図１に示す本発明による絶縁ゲート型半導体装置を
製造する場合の実施の形態で述べよう。図２〜図９にお
いて、図１との対応部分には同一符号を付し、詳細説明
を省略する。
【００４５】図２〜図９に示す本発明による絶縁ゲート
型半導体装置の製法は、次に述べる順次の工程をとっ
て、図１に示す本発明による絶縁ゲート型半導体装置を
製造する。
型半導体装置の製法は、次に述べる順次の工程をとっ
て、図１に示す本発明による絶縁ゲート型半導体装置を
製造する。
【００４６】すなわち、第１の導電型としてのｎ型を有
し且つ低い比抵抗を有する、シリコンでなる半導体基板
１を用意する（図２Ａ）。
し且つ低い比抵抗を有する、シリコンでなる半導体基板
１を用意する（図２Ａ）。
【００４７】そして、その半導体基板１上に、ｎ型を有
し且つ半導体基板１に比し高い比抵抗を有する、半導体
基板１と同じシリコンでなる第１の半導体層２ａをエピ
タキシャル成長法によって形成する（図２Ｂ）。
し且つ半導体基板１に比し高い比抵抗を有する、半導体
基板１と同じシリコンでなる第１の半導体層２ａをエピ
タキシャル成長法によって形成する（図２Ｂ）。
【００４８】次に、第１の半導体層２ａに、半導体基板
１側とは反対側の面側から、半導体基板１に達する溝２
１を形成する（図３Ｃ）
１側とは反対側の面側から、半導体基板１に達する溝２
１を形成する（図３Ｃ）
【００４９】次に、半導体基板１及び第１の半導体層２
ａに対する熱酸化処理によって、第１の半導体層２ａの
溝２１の側面から第１の半導体層２ａの上面及び半導体
基板１の溝２１に臨む領域の上面上に連続延長している
シリコン酸化物でなる絶縁層１３ａを、それによる第１
の半導体層２ａの溝２１に対応している溝２２を形成す
るように、形成する（図３Ｄ）。
ａに対する熱酸化処理によって、第１の半導体層２ａの
溝２１の側面から第１の半導体層２ａの上面及び半導体
基板１の溝２１に臨む領域の上面上に連続延長している
シリコン酸化物でなる絶縁層１３ａを、それによる第１
の半導体層２ａの溝２１に対応している溝２２を形成す
るように、形成する（図３Ｄ）。
【００５０】次に、絶縁層１３ａに、それによる溝２２
下の領域において、絶縁層１３ａに対するマスク（図示
せず）を用いたエッチング処理によって、半導体基板１
を溝２２を通じて外部に臨ませる窓２３を形成する（図
３Ｅ）。
下の領域において、絶縁層１３ａに対するマスク（図示
せず）を用いたエッチング処理によって、半導体基板１
を溝２２を通じて外部に臨ませる窓２３を形成する（図
３Ｅ）。
【００５１】次に、絶縁層１３ａ上に、導電性を与える
不純物を導入しているポリシリコンでなる導電性層１５
を、絶縁層１３ａによる溝２２及び絶縁層１３ａに形成
している窓２３を全く埋め、半導体基板１に連結するよ
うに、形成する（図４Ｆ）。
不純物を導入しているポリシリコンでなる導電性層１５
を、絶縁層１３ａによる溝２２及び絶縁層１３ａに形成
している窓２３を全く埋め、半導体基板１に連結するよ
うに、形成する（図４Ｆ）。
【００５２】次に、導電性層５及び絶縁層１３ａに対す
る、上方からのエッチング処理によって、半導体層２ａ
の上面を外部に露呈させ、且つ半導体層２ａの溝２１
が、半導体基板１に連結している導電性層１３ａによる
導電性層１４を上面が外部に露呈している状態に埋設し
ている絶縁層１３ａによる絶縁層１３ｂによって、全く
埋められている、という構成を得る（図４Ｇ）。
る、上方からのエッチング処理によって、半導体層２ａ
の上面を外部に露呈させ、且つ半導体層２ａの溝２１
が、半導体基板１に連結している導電性層１３ａによる
導電性層１４を上面が外部に露呈している状態に埋設し
ている絶縁層１３ａによる絶縁層１３ｂによって、全く
埋められている、という構成を得る（図４Ｇ）。
【００５３】次に、半導体層１２ａ、絶縁膜１３ｂ及び
導電性層１４上に、それら間に連続延長して、絶縁層１
３ｂと同じ材料でなる絶縁層１３ｃを形成する（図４
Ｈ）。
導電性層１４上に、それら間に連続延長して、絶縁層１
３ｂと同じ材料でなる絶縁層１３ｃを形成する（図４
Ｈ）。
【００５４】次に、絶縁層１３ｃに対するマスクを用い
た上方からのエッチング処理によって、絶縁層１３ｃの
絶縁層１３ｂ及び導電性層１３上の領域を絶縁膜１３ｄ
として残すが、絶縁層１３ｃの半導体層２ａ上の領域を
除去し、半導体層２ａの上面を外部に露呈させ、よっ
て、半導体層２ａの溝２１が、半導体基板１に連結して
いる導電性層１４を絶縁層１３ａ及び１３ｄによる絶縁
層１３によって、全く埋設されている、という構成を得
る（第５図Ｉ）。
た上方からのエッチング処理によって、絶縁層１３ｃの
絶縁層１３ｂ及び導電性層１３上の領域を絶縁膜１３ｄ
として残すが、絶縁層１３ｃの半導体層２ａ上の領域を
除去し、半導体層２ａの上面を外部に露呈させ、よっ
て、半導体層２ａの溝２１が、半導体基板１に連結して
いる導電性層１４を絶縁層１３ａ及び１３ｄによる絶縁
層１３によって、全く埋設されている、という構成を得
る（第５図Ｉ）。
【００５５】次に、第１の半導体層２ａ及び絶縁層１３
上に、ｎ型を有し且つ半導体基板１に比し高い比抵抗を
有する、第１の半導体層２ａと同じシリコンでなる第２
の半導体層２ｂを、第１の半導体層２ａ及び絶縁層１３
間に連続延長している態様に、第１の半導体層２ａとで
ドレイン領域としての第３の半導体層２を形成するよう
に、形成する（図５Ｊ）。この場合、第１の半導体層２
ａは、実際上、第１の半導体層２ａ及び絶縁層１３上
に、第１の半導体層２ａになる半導体層を堆積形成し、
次にその半導体層を、それに対する熱処理によって、単
結晶化し、次にその単結晶化された半導体層内にｎ型不
純物（例えば燐）を導入することによって形成すること
ができる。なお、図５Ｊにおいては、第２の半導体層２
ｂが、第１の半導体層２ａとの間に界面を形成して形成
されているように示されているが、実際上、第２の半導
体層２ｂは、第１の半導体層２ａとの間で界面を形成せ
ずに形成される。従って、爾後の図では、第１及び第２
の半導体層２ａ及び２ｂでなる構成が第３の半導体層２
であるとして示す。
上に、ｎ型を有し且つ半導体基板１に比し高い比抵抗を
有する、第１の半導体層２ａと同じシリコンでなる第２
の半導体層２ｂを、第１の半導体層２ａ及び絶縁層１３
間に連続延長している態様に、第１の半導体層２ａとで
ドレイン領域としての第３の半導体層２を形成するよう
に、形成する（図５Ｊ）。この場合、第１の半導体層２
ａは、実際上、第１の半導体層２ａ及び絶縁層１３上
に、第１の半導体層２ａになる半導体層を堆積形成し、
次にその半導体層を、それに対する熱処理によって、単
結晶化し、次にその単結晶化された半導体層内にｎ型不
純物（例えば燐）を導入することによって形成すること
ができる。なお、図５Ｊにおいては、第２の半導体層２
ｂが、第１の半導体層２ａとの間に界面を形成して形成
されているように示されているが、実際上、第２の半導
体層２ｂは、第１の半導体層２ａとの間で界面を形成せ
ずに形成される。従って、爾後の図では、第１及び第２
の半導体層２ａ及び２ｂでなる構成が第３の半導体層２
であるとして示す。
【００５６】次に、第３の半導体層２の半導体基板１側
とは反対側の面上に、ゲート絶縁層６を形成する（図５
Ｋ）。
とは反対側の面上に、ゲート絶縁層６を形成する（図５
Ｋ）。
【００５７】次に、第３の半導体層２内に、絶縁層１３
上において、半導体基板１側とは反対側の面側から、第
１の導電型としてのｎ型とは反対の第２の導電型として
のｐ型を有する第１の半導体領域３を、チャンネル形成
用領域として、絶縁層１３に達する深さに形成する（図
６Ｌ）。この場合、第１の半導体領域３は、実際上、ｐ
型不純物（例えばボロン）のイオンを、第３の半導体層
２内に、ゲート絶縁層６を通じて打ち込み、次で熱処理
を施すことによって形成することができる。
上において、半導体基板１側とは反対側の面側から、第
１の導電型としてのｎ型とは反対の第２の導電型として
のｐ型を有する第１の半導体領域３を、チャンネル形成
用領域として、絶縁層１３に達する深さに形成する（図
６Ｌ）。この場合、第１の半導体領域３は、実際上、ｐ
型不純物（例えばボロン）のイオンを、第３の半導体層
２内に、ゲート絶縁層６を通じて打ち込み、次で熱処理
を施すことによって形成することができる。
【００５８】次に、第１の半導体領域３内に、半導体基
板１側とは反対側の面側から、ｐ型を有し且つ第１の半
導体領域３に比し低い比抵抗を有する第２の半導体領域
４を、電極連結用領域として形成する（図６Ｍ）。この
場合、第２の半導体領域４は、実際上、ｐ型不純物（例
えばボロン）のイオンを、第１の半導体領域３内に、ゲ
ート絶縁層６を通じて打ち込み、次に熱処理を施すこと
によって形成することができる。
板１側とは反対側の面側から、ｐ型を有し且つ第１の半
導体領域３に比し低い比抵抗を有する第２の半導体領域
４を、電極連結用領域として形成する（図６Ｍ）。この
場合、第２の半導体領域４は、実際上、ｐ型不純物（例
えばボロン）のイオンを、第１の半導体領域３内に、ゲ
ート絶縁層６を通じて打ち込み、次に熱処理を施すこと
によって形成することができる。
【００５９】次に、第１の半導体領域３内に、半導体基
板１側とは反対側の面側から、ｎ型を有する第３の半導
体領域５を、ソース領域として形成する（図６Ｎ）。こ
の場合、第３の半導体領域５は、実際上、ｎ型不純物
（例えば燐）のイオンを、第１の半導体領域３内に、ゲ
ート絶縁層６を通じて打ち込み、次に熱処理を施すこと
によって形成することができる。
板１側とは反対側の面側から、ｎ型を有する第３の半導
体領域５を、ソース領域として形成する（図６Ｎ）。こ
の場合、第３の半導体領域５は、実際上、ｎ型不純物
（例えば燐）のイオンを、第１の半導体領域３内に、ゲ
ート絶縁層６を通じて打ち込み、次に熱処理を施すこと
によって形成することができる。
【００６０】次に、ゲート絶縁層６上に、ゲート電極層
７を形成する（図７Ｏ）。この場合、ゲート電極層７
は、実際上、導電性を与える不純物を導入している多結
晶半導体層でなるものとして形成することができる。
７を形成する（図７Ｏ）。この場合、ゲート電極層７
は、実際上、導電性を与える不純物を導入している多結
晶半導体層でなるものとして形成することができる。
【００６１】次に、ゲート電極層７及びゲート絶縁層６
に、それらを通して、第２及び第３の半導体領域４及び
５を外部に臨ませる第１の窓１０を、フォトリソグラフ
ィ法によって形成する（図７Ｐ）。
に、それらを通して、第２及び第３の半導体領域４及び
５を外部に臨ませる第１の窓１０を、フォトリソグラフ
ィ法によって形成する（図７Ｐ）。
【００６２】次に、ゲート電極層７上に、それとゲート
絶縁層６とにそれらを通して形成された第１の窓１０を
埋めて延長している層間絶縁層１１を形成する（図８
Ｑ）。
絶縁層６とにそれらを通して形成された第１の窓１０を
埋めて延長している層間絶縁層１１を形成する（図８
Ｑ）。
【００６３】次に、層間絶縁層１１に、ゲート電極層７
及びゲート絶縁層６にそれらを通して形成された第１の
窓１０を埋めている部において、第２及び第３の半導体
領域４及び５を外部に臨ませる第２の窓１２を形成する
（図８Ｒ）。
及びゲート絶縁層６にそれらを通して形成された第１の
窓１０を埋めている部において、第２及び第３の半導体
領域４及び５を外部に臨ませる第２の窓１２を形成する
（図８Ｒ）。
【００６４】次に、層間絶縁層１１上に、それに形成さ
れた第２の窓１２を通じて、第２及び第３の半導体領域
４及び５とオーミックに連結しているソース電極層８を
形成する（図９Ｓ）。
れた第２の窓１２を通じて、第２及び第３の半導体領域
４及び５とオーミックに連結しているソース電極層８を
形成する（図９Ｓ）。
【００６５】次に、半導体基板１の第３の半導体層２側
とは反対側の面上に、半導体基板１とオーミックに連結
しているドレイン電極層９を形成する（図９Ｓ）。
とは反対側の面上に、半導体基板１とオーミックに連結
しているドレイン電極層９を形成する（図９Ｓ）。
【００６６】以上が、本発明による絶縁ゲート型半導体
装置の製法の実施の形態である。このような本発明によ
る絶縁ゲート型半導体装置の製法によれば、上述したと
ころから明らかなように、図１に示す本発明による絶縁
ゲート型半導体装置を、容易に製造することができる。
装置の製法の実施の形態である。このような本発明によ
る絶縁ゲート型半導体装置の製法によれば、上述したと
ころから明らかなように、図１に示す本発明による絶縁
ゲート型半導体装置を、容易に製造することができる。
【００６７】なお、上述においては、本発明による絶縁
ゲート型半導体装置、及びその製法のそれぞれにおい
て、１つの実施の形態を示したに留まり、例えば、半導
体基板１及び半導体層２をシリコン以外の半導体でなる
ものとすることもでき、また、上述した本発明による絶
縁ゲート型半導体装置の製法の実施の形態において、半
導体層２ａに溝２１を形成して後、その溝２１内に、半
導体基板１に連結している導電性層１４を埋設している
絶縁層１３を形成するのに、図３Ｄ〜Ｅ、図４Ｆ〜Ｉに
示す工程をとったが、それとは異なる種々の工程をとる
こともでき、さらに、半導体基板１と連結しているドレ
イン電極層９を、ゲート絶縁層６上にゲート電極層７を
形成して後、ゲート電極層７及びゲート絶縁層６にそれ
を通して第１の窓１０を形成する工程の前において、ま
たは、ゲート電極層７上に層間絶縁層１１を形成して
後、層間絶縁層１１に第２の窓１２を形成する工程前に
おいて、形成することもでき、その他、本発明の精神を
脱することなしに種々の変型、変更をなし得るであろ
う。
ゲート型半導体装置、及びその製法のそれぞれにおい
て、１つの実施の形態を示したに留まり、例えば、半導
体基板１及び半導体層２をシリコン以外の半導体でなる
ものとすることもでき、また、上述した本発明による絶
縁ゲート型半導体装置の製法の実施の形態において、半
導体層２ａに溝２１を形成して後、その溝２１内に、半
導体基板１に連結している導電性層１４を埋設している
絶縁層１３を形成するのに、図３Ｄ〜Ｅ、図４Ｆ〜Ｉに
示す工程をとったが、それとは異なる種々の工程をとる
こともでき、さらに、半導体基板１と連結しているドレ
イン電極層９を、ゲート絶縁層６上にゲート電極層７を
形成して後、ゲート電極層７及びゲート絶縁層６にそれ
を通して第１の窓１０を形成する工程の前において、ま
たは、ゲート電極層７上に層間絶縁層１１を形成して
後、層間絶縁層１１に第２の窓１２を形成する工程前に
おいて、形成することもでき、その他、本発明の精神を
脱することなしに種々の変型、変更をなし得るであろ
う。
【００６８】
【発明の効果】本発明による絶縁ゲート型半導体装置に
よれば、ドレイン領域としての半導体層の比抵抗を低く
することができ、このため、スイッチング素子としての
機能を高速に得ることができ、また、ドレイン領域とし
ての半導体層において電力損失をほとんど伴わせないよ
うにすることができる。
よれば、ドレイン領域としての半導体層の比抵抗を低く
することができ、このため、スイッチング素子としての
機能を高速に得ることができ、また、ドレイン領域とし
ての半導体層において電力損失をほとんど伴わせないよ
うにすることができる。
【００６９】また、本発明による絶縁ゲート型半導体装
置の製法によれば、そのような優れた作用・効果の得ら
れる絶縁ゲート型半導体装置を、容易に製造することが
できる。
置の製法によれば、そのような優れた作用・効果の得ら
れる絶縁ゲート型半導体装置を、容易に製造することが
できる。
【図１】本発明による絶縁ゲート型半導体装置の実施の
形態を示す略線的断面図である。
形態を示す略線的断面図である。
【図２】本発明による絶縁ゲート型半導体装置の製法の
実施の形態を示す、順次の工程における略線的断面図で
ある。
実施の形態を示す、順次の工程における略線的断面図で
ある。
【図３】本発明による絶縁ゲート型半導体装置の製法の
実施の形態を示す、図２に示す順次の工程に続く略線的
断面図である。
実施の形態を示す、図２に示す順次の工程に続く略線的
断面図である。
【図４】本発明による絶縁ゲート型半導体装置の製法の
実施の形態を示す、図３に示す順次の工程に続く略線的
断面図である。
実施の形態を示す、図３に示す順次の工程に続く略線的
断面図である。
【図５】本発明による絶縁ゲート型半導体装置の製法の
実施の形態を示す、図４に示す順次の工程に続く略線的
断面図である。
実施の形態を示す、図４に示す順次の工程に続く略線的
断面図である。
【図６】本発明による絶縁ゲート型半導体装置の製法の
実施の形態を示す、図５に示す順次の工程に続く略線的
断面図である。
実施の形態を示す、図５に示す順次の工程に続く略線的
断面図である。
【図７】本発明による絶縁ゲート型半導体装置の製法の
実施の形態を示す、図６に示す順次の工程に続く略線的
断面図である。
実施の形態を示す、図６に示す順次の工程に続く略線的
断面図である。
【図８】本発明による絶縁ゲート型半導体装置の製法の
実施の形態を示す、図７に示す順次の工程に続く略線的
断面図である。
実施の形態を示す、図７に示す順次の工程に続く略線的
断面図である。
【図９】本発明による絶縁ゲート型半導体装置の製法の
実施の形態を示す、図８に示す順次の工程に続く略線的
断面図である。
実施の形態を示す、図８に示す順次の工程に続く略線的
断面図である。
【図１０】従来の絶縁ゲート型半導体装置を示す略線的
断面図である。
断面図である。
１ 半導体基板 ２ 半導体層 ３、４、５ 半導体領域 ６ ゲート絶縁層 ７ ゲート電極層 ８ ソース電極層 ９ ドレイン電極層 １０ 窓 １１ 層間絶縁層 １２ 窓 １３ 絶縁層 １４ 導電性層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷内 利明 東京都新宿区西新宿３丁目19番２号 日本 電信電話株式会社内 Ｆターム(参考） 5F040 DA01 DA22 EB01 EB13
Claims (2)
- 【請求項１】第１の導電型を有し且つ低い比抵抗を有す
る半導体基板と、 その主面上に形成され、且つ第１の導電型を有し且つ上
記半導体基板に比し高い比抵抗を有する、ドレイン領域
としての半導体層とを有し、 上記半導体層内に、上記半導体基板側とは反対側の面側
から、第１の導電型とは反対の第２の導電型を有する第
１の半導体領域が、チャンネル形成用領域として形成さ
れ、 上記第１の半導体領域内に、上記半導体基板側とは反対
側の面側から、第２の導電型を有し且つ当該第１の半導
体領域に比し低い比抵抗を有する第２の半導体領域が、
電極連結用領域として形成されているとともに、第１の
導電型を有する第３の半導体領域が、ソース領域として
形成され、 上記第１の半導体領域の上記半導体基板側とは反対側の
主面上に、ゲート絶縁層を介して、ゲート電極層が形成
され、 上記第２及び第３の半導体領域に、上記半導体基板側と
は反対側において、ソース電極層が、オーミックに連結
され、 上記半導体基板に、上記半導体層側とは反対側におい
て、ドレイン電極層が、オーミックに連結されている絶
縁ゲート型半導体装置において、 上記半導体層内に、上記半導体基板に連結している導電
性層を埋設している絶縁層が、上記半導体基板及び上記
第１の半導体領域間にそれらと接した態様で延長して形
成されていることを特徴とする縦形絶縁ゲート半導体装
置。 - 【請求項２】第１の導電型を有し且つ低い比抵抗を有す
る半導体基板を用意する工程と、 上記半導体基板上に、第１の導電型を有し且つ上記半導
体基板に比し高い比抵抗を有する第１の半導体層を形成
する工程と、 上記第１の半導体層に、上記半導体基板側とは反対側の
面側から、上記半導体基板に達する溝を形成する工程
と、 上記溝内に、上記半導体基板に連結している導電性層を
埋設している絶縁層を形成する工程と、 上記第１の半導体層及び上記絶縁層上に、第１の導電型
を有し且つ上記半導体基板に比し高い比抵抗を有する第
２の半導体層を、上記第１の半導体層及び上記絶縁層間
に連続延長している態様に、上記第１の半導体層とでド
レイン領域としての第３の半導体層を形成するように、
形成する工程と、 上記第３の半導体層の上記半導体基板側とは反対側の面
上に、ゲート絶縁層を形成する工程と、 上記第３の半導体層内に、上記絶縁層上において、上記
半導体基板側とは反対側の面側から、第１の導電型とは
反対の第２の導電型を有する第１の半導体領域を、チャ
ンネル形成用領域として、上記絶縁層に達する深さに形
成する工程と、 上記第１の半導体領域内に、上記半導体基板側とは反対
側の面側から、第２の導電型を有し且つ当該第１の半導
体領域に比し低い比抵抗を有する第２の半導体領域を、
電極連結用領域として形成する工程と、 上記第１の半導体領域内に、上記半導体基板側とは反対
側の面側から、第１の導電型を有する第３の半導体領域
を、ソース領域として形成する工程と、 上記ゲート絶縁層上に、ゲート電極層を形成する工程
と、 上記ゲート電極層及び上記ゲート絶縁層に、それらを通
じて、上記第２及び第３の半導体領域を外部に臨ませる
第１の窓を形成する工程と、 上記ゲート電極層上に、上記第１の窓を埋めて延長して
いる層間絶縁層を形成する工程と、 上記層間絶縁層に、上記第１の窓を埋めている部におい
て、上記第２及び第３の半導体領域を外部に臨ませる第
２の窓を形成する工程と、 上記層間絶縁層上に、上記第２の窓を通じて、上記第２
及び第３の半導体領域とオーミックに連結しているソー
ス電極層を形成する工程と、 上記半導体基板の上記第３の半導体層側とは反対側の面
上に、上記半導体基板とオーミックに連結しているドレ
イン電極層を形成する工程とを有することを特徴とする
絶縁ゲート型半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11003361A JP2000208757A (ja) | 1999-01-08 | 1999-01-08 | 絶縁ゲ―ト型半導体装置及びその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11003361A JP2000208757A (ja) | 1999-01-08 | 1999-01-08 | 絶縁ゲ―ト型半導体装置及びその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000208757A true JP2000208757A (ja) | 2000-07-28 |
Family
ID=11555221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11003361A Pending JP2000208757A (ja) | 1999-01-08 | 1999-01-08 | 絶縁ゲ―ト型半導体装置及びその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000208757A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017695A (ja) * | 2001-07-03 | 2003-01-17 | Mitsubishi Electric Corp | 半導体装置 |
| EP1717865A2 (en) * | 2005-04-26 | 2006-11-02 | AMI Semiconductor Belgium BVBA | Methods of making a power MOS transistor and power MOS transistor |
| JP2009503830A (ja) * | 2005-07-27 | 2009-01-29 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | ドリフト領域とドリフト制御領域とを有する半導体素子 |
| JPWO2009110229A1 (ja) * | 2008-03-07 | 2011-07-14 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
| US8110868B2 (en) | 2005-07-27 | 2012-02-07 | Infineon Technologies Austria Ag | Power semiconductor component with a low on-state resistance |
| US8461648B2 (en) | 2005-07-27 | 2013-06-11 | Infineon Technologies Austria Ag | Semiconductor component with a drift region and a drift control region |
| CN111697078A (zh) * | 2020-06-29 | 2020-09-22 | 电子科技大学 | 高雪崩耐量的vdmos器件及制备方法 |
| EP4092752A1 (en) * | 2021-05-21 | 2022-11-23 | Infineon Technologies Austria AG | Semiconductor die with a transistor device and method of manufacturing the same |
-
1999
- 1999-01-08 JP JP11003361A patent/JP2000208757A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US8643086B2 (en) | 2005-07-27 | 2014-02-04 | Infineon Technologies Austria Ag | Semiconductor component with high breakthrough tension and low forward resistance |
| US9190511B2 (en) | 2005-07-27 | 2015-11-17 | Infineon Technologies Austria Ag | Semiconductor component with a drift region and a drift control region |
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| US8350270B2 (en) | 2008-03-07 | 2013-01-08 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and method for manufacturing the same |
| JP5182359B2 (ja) * | 2008-03-07 | 2013-04-17 | 三菱電機株式会社 | 炭化珪素半導体装置 |
| CN111697078A (zh) * | 2020-06-29 | 2020-09-22 | 电子科技大学 | 高雪崩耐量的vdmos器件及制备方法 |
| EP4092752A1 (en) * | 2021-05-21 | 2022-11-23 | Infineon Technologies Austria AG | Semiconductor die with a transistor device and method of manufacturing the same |
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