JP2777942B2 - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳトランジスタの
製造方法に関する。
製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタにおいては、
一導電型の半導体基板表面に逆導電型不純物を拡散ある
いはイオン注入によって導入することによってソース領
域とドレイン領域を間隔をおいて形成し、このソース領
域とドレイン領域にまたがって絶縁膜を介してゲート電
極を基板の表面から突出して形成されていた。
一導電型の半導体基板表面に逆導電型不純物を拡散ある
いはイオン注入によって導入することによってソース領
域とドレイン領域を間隔をおいて形成し、このソース領
域とドレイン領域にまたがって絶縁膜を介してゲート電
極を基板の表面から突出して形成されていた。
【０００３】そして、この場合、ゲート電極によってソ
ース領域とドレイン領域の間を通過する電流を制御する
チャネルは一つであった。
ース領域とドレイン領域の間を通過する電流を制御する
チャネルは一つであった。
【０００４】図６は、従来のＭＯＳトランジスタの構成
説明図である。この図において、４１はｐ型シリコン基
板、４２はＬＯＣＯＳ絶縁膜、４３はｎ+ ソース領域、
４４はｎ+ ドレイン領域、４５はゲート絶縁膜、４６は
ゲート電極、４７は層間絶縁膜、４８はソース電極、４
９はドレイン電極である。
説明図である。この図において、４１はｐ型シリコン基
板、４２はＬＯＣＯＳ絶縁膜、４３はｎ+ ソース領域、
４４はｎ+ ドレイン領域、４５はゲート絶縁膜、４６は
ゲート電極、４７は層間絶縁膜、４８はソース電極、４
９はドレイン電極である。
【０００５】このＭＯＳトランジスタは、ｐ型シリコン
基板４１に素子間分離用のＬＯＣＯＳ絶縁膜４２を形成
し、このＬＯＣＯＳ絶縁膜４２内側の基板表面上に薄い
絶縁膜を熱酸化によって形成し、その上に導電性ポリシ
リコン等の層を形成し、パターニングしてゲート絶縁膜
４５とゲート電極４６を形成し、このゲート電極４６と
ＬＯＣＯＳ絶縁膜４２をマスクにしてＡｓ等のｎ型不純
物をイオン注入して、ｎ+ ソース領域４３、ｎ+ ドレイ
ン領域４４を形成し、その上に保護用絶縁膜４７を形成
し、この保護用絶縁膜４７のｎ+ ソース領域４３とｎ+
ドレイン領域４４に相当する部分にコンタクトホールを
穿設し、このコンタクトホールをとおしてソース電極４
８とドレイン電極４９を形成して構成される。
基板４１に素子間分離用のＬＯＣＯＳ絶縁膜４２を形成
し、このＬＯＣＯＳ絶縁膜４２内側の基板表面上に薄い
絶縁膜を熱酸化によって形成し、その上に導電性ポリシ
リコン等の層を形成し、パターニングしてゲート絶縁膜
４５とゲート電極４６を形成し、このゲート電極４６と
ＬＯＣＯＳ絶縁膜４２をマスクにしてＡｓ等のｎ型不純
物をイオン注入して、ｎ+ ソース領域４３、ｎ+ ドレイ
ン領域４４を形成し、その上に保護用絶縁膜４７を形成
し、この保護用絶縁膜４７のｎ+ ソース領域４３とｎ+
ドレイン領域４４に相当する部分にコンタクトホールを
穿設し、このコンタクトホールをとおしてソース電極４
８とドレイン電極４９を形成して構成される。
【０００６】
【発明が解決しようとする課題】上記従来のＭＯＳトラ
ンジスタにおいては、基板の表面から突出して形成され
たゲート電極を含む基板の全表面上に保護用絶縁膜を形
成し、ゲート電極の上に形成された保護用絶縁膜の上に
延在する配線層を形成する場合、ゲート電極の段差のた
め、配線層を均一な厚さで形成することが困難であり、
断差部で配線層が薄くなって高抵抗あるいは不安定にな
り、あるいは、断線を生じる等の問題が生じていた。
ンジスタにおいては、基板の表面から突出して形成され
たゲート電極を含む基板の全表面上に保護用絶縁膜を形
成し、ゲート電極の上に形成された保護用絶縁膜の上に
延在する配線層を形成する場合、ゲート電極の段差のた
め、配線層を均一な厚さで形成することが困難であり、
断差部で配線層が薄くなって高抵抗あるいは不安定にな
り、あるいは、断線を生じる等の問題が生じていた。
【０００７】また、ゲート電極によってソース領域とド
レイン領域の間を通過する電流を制御するチャネルが一
つであったため、駆動能力を向上することには自ずから
限界があり、また、しきい値や短チャネル効果によって
安定な特性が得られないという問題があった。
レイン領域の間を通過する電流を制御するチャネルが一
つであったため、駆動能力を向上することには自ずから
限界があり、また、しきい値や短チャネル効果によって
安定な特性が得られないという問題があった。
【０００８】本発明は、ＭＯＳトランジスタの上の保護
用絶縁膜を平坦化してその上に安定な低抵抗配線層を形
成することができるようにすること、あるいは、駆動能
力が高く、しきい値や短チャネル効果を調節することが
できるＭＯＳトランジスタを提供することを目的とす
る。
用絶縁膜を平坦化してその上に安定な低抵抗配線層を形
成することができるようにすること、あるいは、駆動能
力が高く、しきい値や短チャネル効果を調節することが
できるＭＯＳトランジスタを提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明に依るＭＯＳトラ
ンジスタの製造方法に於いては、 （１） 一導電型の半導体基板にＬＯＣＯＳ絶縁膜を形
成する工程と、該ＬＯＣＯＳ絶縁膜で画定される素子形
成領域の一部にゲート絶縁膜とゲート電極を形成する工
程と、該ゲート電極と該ＬＯＣＯＳ絶縁膜をマスクにし
て逆導電型の不純物を導入してソース領域とドレイン領
域を形成する工程と、該ゲート絶縁膜とゲート電極を覆
って該半導体基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜表面の凹凸を研磨により平坦化する工程
と、平坦化された該第１の絶縁膜と支持基板を貼り合わ
せる工程と、該半導体基板の背面を該ＬＯＣＯＳ絶縁膜
が露出するまで平坦に研磨する工程と、該平坦化された
半導体基板の背面上に第２の絶縁膜を形成し、そのコン
タクトホールを通してソース電極、ドレイン電極を形成
し、該絶縁膜の上に必要な配線層を形成する工程が含ま
れてなることを特徴とするか、或いは、
ンジスタの製造方法に於いては、 （１） 一導電型の半導体基板にＬＯＣＯＳ絶縁膜を形
成する工程と、該ＬＯＣＯＳ絶縁膜で画定される素子形
成領域の一部にゲート絶縁膜とゲート電極を形成する工
程と、該ゲート電極と該ＬＯＣＯＳ絶縁膜をマスクにし
て逆導電型の不純物を導入してソース領域とドレイン領
域を形成する工程と、該ゲート絶縁膜とゲート電極を覆
って該半導体基板上に第１の絶縁膜を形成する工程と、
該第１の絶縁膜表面の凹凸を研磨により平坦化する工程
と、平坦化された該第１の絶縁膜と支持基板を貼り合わ
せる工程と、該半導体基板の背面を該ＬＯＣＯＳ絶縁膜
が露出するまで平坦に研磨する工程と、該平坦化された
半導体基板の背面上に第２の絶縁膜を形成し、そのコン
タクトホールを通してソース電極、ドレイン電極を形成
し、該絶縁膜の上に必要な配線層を形成する工程が含ま
れてなることを特徴とするか、或いは、
【００１０】（２） 一導電型の半導体基板にＬＯＣＯ
Ｓ絶縁膜を形成する工程と、該ＬＯＣＯＳ絶縁膜で画定
される素子形成領域の一部に第１のゲート絶縁膜と第１
のゲート電極を形成する工程と、該第１のゲート絶縁膜
と第１のゲート電極を覆って該半導体基板上に第１の絶
縁膜を形成する工程と、該第１の絶縁膜表面の凹凸を研
磨により平坦化する工程と、平坦化された該第１の絶縁
膜と支持基板を貼り合わせる工程と、該半導体基板の背
面を該ＬＯＣＯＳ絶縁膜が露出するまで平坦に研磨する
工程と、該平坦化された半導体基板の背面上に第１のゲ
ート電極に対向して第２のゲート絶縁膜と第２のゲート
電極を形成する工程が含まれてなることを特徴とする
か、或いは、
Ｓ絶縁膜を形成する工程と、該ＬＯＣＯＳ絶縁膜で画定
される素子形成領域の一部に第１のゲート絶縁膜と第１
のゲート電極を形成する工程と、該第１のゲート絶縁膜
と第１のゲート電極を覆って該半導体基板上に第１の絶
縁膜を形成する工程と、該第１の絶縁膜表面の凹凸を研
磨により平坦化する工程と、平坦化された該第１の絶縁
膜と支持基板を貼り合わせる工程と、該半導体基板の背
面を該ＬＯＣＯＳ絶縁膜が露出するまで平坦に研磨する
工程と、該平坦化された半導体基板の背面上に第１のゲ
ート電極に対向して第２のゲート絶縁膜と第２のゲート
電極を形成する工程が含まれてなることを特徴とする
か、或いは、
【００１１】（３） 前記（２）に於いて、第１のゲー
ト電極をマスクとして逆導電型の不純物を導入すること
によりソース領域とドレイン領域を形成することを特徴
とするか、或いは、第２のゲート電極をマスクとして逆
導電型の不純物を導入することに依りソース領域とドレ
イン領域を形成することを特徴とする。
ト電極をマスクとして逆導電型の不純物を導入すること
によりソース領域とドレイン領域を形成することを特徴
とするか、或いは、第２のゲート電極をマスクとして逆
導電型の不純物を導入することに依りソース領域とドレ
イン領域を形成することを特徴とする。
【００１２】
【作用】本発明のように、ＭＯＳトランジスタが形成さ
れる半導体基板の、ゲート電極が形成される面とは反対
側の面に絶縁膜を形成しこの絶縁膜の上に配線層を形成
すると、配線層を形成する絶縁膜が平坦になるため、そ
の上に形成される配線層に、段切れ等の配線層の不均一
部分が生じないから、安定な低抵抗配線層を形成するこ
とができ、また、本発明の複数のゲートを用いたＭＯＳ
トランジスタにおいては、駆動能力を高くし、あるい
は、しきい値や短チャネル効果を調節することができ
る。
れる半導体基板の、ゲート電極が形成される面とは反対
側の面に絶縁膜を形成しこの絶縁膜の上に配線層を形成
すると、配線層を形成する絶縁膜が平坦になるため、そ
の上に形成される配線層に、段切れ等の配線層の不均一
部分が生じないから、安定な低抵抗配線層を形成するこ
とができ、また、本発明の複数のゲートを用いたＭＯＳ
トランジスタにおいては、駆動能力を高くし、あるい
は、しきい値や短チャネル効果を調節することができ
る。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （第１実施例） 本実施例は、ゲート電極の上を平坦化したＭＯＳトラン
ジスタを製造する方法に関するものである。図１は第１
実施例に依って製造したＭＯＳトランジスタの構成説明
図である。図に於いて、１は半導体基板、２はＬＯＣＯ
Ｓ絶縁膜、３はゲート絶縁膜、４はゲート電極、５はソ
ース領域、６はドレイン領域、７はＳｉＯ2 膜、８はＢ
ＰＳＧ膜、９は支持基板、１０は絶縁膜、１１はソース
電極、１２はドレイン電極、１３は配線層である。
する。 （第１実施例） 本実施例は、ゲート電極の上を平坦化したＭＯＳトラン
ジスタを製造する方法に関するものである。図１は第１
実施例に依って製造したＭＯＳトランジスタの構成説明
図である。図に於いて、１は半導体基板、２はＬＯＣＯ
Ｓ絶縁膜、３はゲート絶縁膜、４はゲート電極、５はソ
ース領域、６はドレイン領域、７はＳｉＯ2 膜、８はＢ
ＰＳＧ膜、９は支持基板、１０は絶縁膜、１１はソース
電極、１２はドレイン電極、１３は配線層である。
【００１４】 本実施例に依って製造したＭＯＳトラン
ジスタは、シリコンからなるｐ型半導体基板１に於ける
素子形成領域を画定する厚さ２２０〔ｎｍ〕程度のＬＯ
ＣＯＳ絶縁膜２で囲まれる領域にｎ+ ソース領域５とｎ
+ ドレイン領域６が形成され、ｎ+ ソース領域５とｎ+
ドレイン領域６の間にゲート絶縁膜３を介してゲート電
極４が形成され、このゲート電極４の側がＳｉＯ2 膜７
に依って埋め込まれ、このＳｉＯ2 膜７の平坦化された
面がＢＰＳＧ膜８を表面に有するシリコンからなる支持
基板９と貼り合わせられ、他方、半導体基板１の表面に
は絶縁膜１０が形成され、この絶縁膜１０のコンタクト
ホールを通してソース電極１１とドレイン電極１２が形
成され、ゲート電極４の位置に相当する場所に必要に応
じて他の配線層１３が形成されている。尚、ゲート電極
４はその平面内で外方に延長され適宜引き出されてい
る。
ジスタは、シリコンからなるｐ型半導体基板１に於ける
素子形成領域を画定する厚さ２２０〔ｎｍ〕程度のＬＯ
ＣＯＳ絶縁膜２で囲まれる領域にｎ+ ソース領域５とｎ
+ ドレイン領域６が形成され、ｎ+ ソース領域５とｎ+
ドレイン領域６の間にゲート絶縁膜３を介してゲート電
極４が形成され、このゲート電極４の側がＳｉＯ2 膜７
に依って埋め込まれ、このＳｉＯ2 膜７の平坦化された
面がＢＰＳＧ膜８を表面に有するシリコンからなる支持
基板９と貼り合わせられ、他方、半導体基板１の表面に
は絶縁膜１０が形成され、この絶縁膜１０のコンタクト
ホールを通してソース電極１１とドレイン電極１２が形
成され、ゲート電極４の位置に相当する場所に必要に応
じて他の配線層１３が形成されている。尚、ゲート電極
４はその平面内で外方に延長され適宜引き出されてい
る。
【００１５】このＭＯＳトランジスタにおいては、ゲー
ト電極４がＳｉＯ2 膜７中に埋め込まれているため反対
側の絶縁膜１０の表面が平坦になり、ソース電極５やド
レイン電極６に接続するための配線層、あるいは、これ
と関係のない他の配線１３を断線を生じる恐れなく容易
に形成することができる。
ト電極４がＳｉＯ2 膜７中に埋め込まれているため反対
側の絶縁膜１０の表面が平坦になり、ソース電極５やド
レイン電極６に接続するための配線層、あるいは、これ
と関係のない他の配線１３を断線を生じる恐れなく容易
に形成することができる。
【００１６】 図２（Ａ）〜（Ｄ）、図３（Ｅ）〜
（Ｈ）は、図１に見られるＭＯＳトランジスタの製造工
程説明図である。図に於いて、１は半導体基板、２はＬ
ＯＣＯＳ絶縁膜、３はゲート絶縁膜、４はゲート電極、
５はソース領域、６はドレイン領域、７はＳｉＯ2 膜、
８はＢＰＳＧ膜、９は支持基板、１０は絶縁膜、１１は
ソース電極、１２はドレイン電極、１３は配線層であ
る。
（Ｈ）は、図１に見られるＭＯＳトランジスタの製造工
程説明図である。図に於いて、１は半導体基板、２はＬ
ＯＣＯＳ絶縁膜、３はゲート絶縁膜、４はゲート電極、
５はソース領域、６はドレイン領域、７はＳｉＯ2 膜、
８はＢＰＳＧ膜、９は支持基板、１０は絶縁膜、１１は
ソース電極、１２はドレイン電極、１３は配線層であ
る。
【００１７】 この工程説明図に基づいて図１のＭＯＳ
トランジスタを製造する方法を説明する。 第１工程（図２（Ａ）参照） シリコンからなるｐ型半導体基板１の素子形成領域に耐
酸化性マスクを形成し、熱酸化することによって素子間
分離領域となる厚さ２２０〔ｎｍ〕程度のＬＯＣＯＳ絶
縁膜２を形成する。
トランジスタを製造する方法を説明する。 第１工程（図２（Ａ）参照） シリコンからなるｐ型半導体基板１の素子形成領域に耐
酸化性マスクを形成し、熱酸化することによって素子間
分離領域となる厚さ２２０〔ｎｍ〕程度のＬＯＣＯＳ絶
縁膜２を形成する。
【００１８】第２工程（図２（Ｂ）参照） 半導体基板１の素子形成領域の上面に１０ｎｍ程度の薄
い絶縁膜を熱酸化によって形成し、その上にポリシリコ
ン膜をＣＶＤによって形成し、両者をパターニングし
て、ゲート絶縁膜３とゲート電極４を形成する。
い絶縁膜を熱酸化によって形成し、その上にポリシリコ
ン膜をＣＶＤによって形成し、両者をパターニングし
て、ゲート絶縁膜３とゲート電極４を形成する。
【００１９】第３工程（図２（Ｃ）参照） 前工程によって形成されたゲート電極４と第１工程によ
って形成されたＬＯＣＯＳ絶縁膜２をマスクにしてｎ型
不純物をイオン注入してｎ+ 型のソース領域５とドレイ
ン領域６を形成する。
って形成されたＬＯＣＯＳ絶縁膜２をマスクにしてｎ型
不純物をイオン注入してｎ+ 型のソース領域５とドレイ
ン領域６を形成する。
【００２０】第４工程（図２（Ｄ）参照） 前工程までに形成されたＬＯＣＯＳ絶縁膜２、ゲート電
極４、ソース領域５、ドレイン領域６の全面にＣＶＤに
よって厚さ１．２μｍ程度のＳｉＯ2 膜７を形成する。
極４、ソース領域５、ドレイン領域６の全面にＣＶＤに
よって厚さ１．２μｍ程度のＳｉＯ2 膜７を形成する。
【００２１】第５工程（図３（Ｅ）参照） 前工程で形成されたＳｉＯ2 膜７を研磨して厚さ５００
ｎｍ程度残して平坦化する。
ｎｍ程度残して平坦化する。
【００２２】第６工程（図３（Ｆ）参照） 平坦化されたＳｉＯ2 膜７にＢＰＳＧ膜８を形成した例
えばシリコンからなる支持基板９を貼り合わせる。支持
基板９の貼り合わせ面にＢＰＳＧ膜８を形成すると、低
温で貼り合わせが可能となり、ソース領域５、ドレイン
領域６の不純物分布の変動等、不所望な熱的影響を低減
することができる。
えばシリコンからなる支持基板９を貼り合わせる。支持
基板９の貼り合わせ面にＢＰＳＧ膜８を形成すると、低
温で貼り合わせが可能となり、ソース領域５、ドレイン
領域６の不純物分布の変動等、不所望な熱的影響を低減
することができる。
【００２３】第７工程（図３（Ｇ）参照） 半導体基板１をＬＯＣＯＳ絶縁膜２を研磨ストッパにし
て研磨し、半導体基板１を薄い半導体層１にする。この
工程においては、ＬＯＣＯＳ絶縁膜２を研磨ストッパに
して研磨することにより、制御性よく半導体基板１を研
磨することができ、きわめて薄い半導体層を制御性よく
形成することができる。
て研磨し、半導体基板１を薄い半導体層１にする。この
工程においては、ＬＯＣＯＳ絶縁膜２を研磨ストッパに
して研磨することにより、制御性よく半導体基板１を研
磨することができ、きわめて薄い半導体層を制御性よく
形成することができる。
【００２４】第８工程（図３（Ｈ）参照） 研磨した半導体層１の表面にＣＶＤ等によってＳｉＯ2
膜等の絶縁膜１０を形成する。この絶縁膜１０のソース
領域５とドレイン領域６に相当する部分にそれぞれコン
タクトホールを穿設し、このコンタクトホールを含む上
面にＡｌ等の導電体膜を形成し、バターニングすること
によってソース電極１１とドレイン電極１２を形成す
る。この図に描かれているように、ゲート電極４の位置
に相当する場所に他の配線層１３を適宜形成することが
できる。
膜等の絶縁膜１０を形成する。この絶縁膜１０のソース
領域５とドレイン領域６に相当する部分にそれぞれコン
タクトホールを穿設し、このコンタクトホールを含む上
面にＡｌ等の導電体膜を形成し、バターニングすること
によってソース電極１１とドレイン電極１２を形成す
る。この図に描かれているように、ゲート電極４の位置
に相当する場所に他の配線層１３を適宜形成することが
できる。
【００２５】（第２実施例）本実施例は、２つのゲート
電極を有するＭＯＳトランジスタに関するものである。
図４（Ａ）〜（Ｄ）、図５（Ｅ）〜（Ｇ）は、第２実施
例のＭＯＳトランジスタの製造工程説明図である。この
図において、２１は半導体基板、２２はＬＯＣＯＳ絶縁
膜、２３は第１ゲート絶縁膜、２４は第１ゲート電極、
２５はＳｉＯ2 膜、２６はＢＰＳＧ膜、２７は支持基
板、２８は第２ゲート絶縁膜、２９は第２ゲート電極、
３０はソース領域、３１はドレイン領域、３２は絶縁
膜、３３はソース電極、３４はドレイン電極である。
電極を有するＭＯＳトランジスタに関するものである。
図４（Ａ）〜（Ｄ）、図５（Ｅ）〜（Ｇ）は、第２実施
例のＭＯＳトランジスタの製造工程説明図である。この
図において、２１は半導体基板、２２はＬＯＣＯＳ絶縁
膜、２３は第１ゲート絶縁膜、２４は第１ゲート電極、
２５はＳｉＯ2 膜、２６はＢＰＳＧ膜、２７は支持基
板、２８は第２ゲート絶縁膜、２９は第２ゲート電極、
３０はソース領域、３１はドレイン領域、３２は絶縁
膜、３３はソース電極、３４はドレイン電極である。
【００２６】この工程説明図に基づいて第２実施例のＭ
ＯＳトランジスタ製造方法を説明する。 第１工程（図４（Ａ）参照） シリコンからなるｐ型半導体基板２１の素子形成領域に
厚さ２２０ｎｍ程度のＬＯＣＯＳ絶縁膜２２を形成す
る。
ＯＳトランジスタ製造方法を説明する。 第１工程（図４（Ａ）参照） シリコンからなるｐ型半導体基板２１の素子形成領域に
厚さ２２０ｎｍ程度のＬＯＣＯＳ絶縁膜２２を形成す
る。
【００２７】第２工程（図４（Ｂ）参照） 半導体基板２１の素子形成領域の上面に第１ゲート電極
となる１０ｎｍ程度の薄い絶縁膜２３を形成し、その上
にポリシリコン膜をＣＶＤによって形成しパターニング
して、第１ゲート電極２４を形成する。そして、前工程
までに形成されたＬＯＣＯＳ絶縁膜２２、第１ゲート電
極２４、第１ゲート絶縁膜２３の全面にＣＶＤによって
厚さ１．２μｍ程度のＳｉＯ2 膜２５を形成する。
となる１０ｎｍ程度の薄い絶縁膜２３を形成し、その上
にポリシリコン膜をＣＶＤによって形成しパターニング
して、第１ゲート電極２４を形成する。そして、前工程
までに形成されたＬＯＣＯＳ絶縁膜２２、第１ゲート電
極２４、第１ゲート絶縁膜２３の全面にＣＶＤによって
厚さ１．２μｍ程度のＳｉＯ2 膜２５を形成する。
【００２８】第３工程（図４（Ｃ）参照） 前工程で形成されたＳｉＯ2 膜２５を研磨して厚さ５０
０ｎｍ程度残して平坦化する。
０ｎｍ程度残して平坦化する。
【００２９】第４工程（図４（Ｄ）参照） 平坦化されたＳｉＯ2 膜２５に、ＢＰＳＧ膜２６を形成
したシリコンからなる支持基板２７を貼り合わせる。
したシリコンからなる支持基板２７を貼り合わせる。
【００３０】第５工程（図５（Ｅ）参照） 半導体基板２１をＬＯＣＯＳ絶縁膜２２を研磨ストッパ
にして研磨し薄い半導体層にする。
にして研磨し薄い半導体層にする。
【００３１】第６工程（図５（Ｆ）参照） 薄い半導体層された半導体基板２１の上に第２ゲート絶
縁膜２８と第２ゲート電極２９を形成する。そして、第
２ゲート電極２９と第１工程で形成されたＬＯＣＯＳ絶
縁膜２２をマスクにしてｎ型不純物をイオン注入してｎ
+ 型のソース領域３０とドレイン領域３１を形成する。
縁膜２８と第２ゲート電極２９を形成する。そして、第
２ゲート電極２９と第１工程で形成されたＬＯＣＯＳ絶
縁膜２２をマスクにしてｎ型不純物をイオン注入してｎ
+ 型のソース領域３０とドレイン領域３１を形成する。
【００３２】第７工程（図５（Ｇ）参照） 半導体層基板２１の第２ゲート電極２９側上面にＣＶＤ
等によってＳｉＯ2膜等の絶縁膜３２を形成する。この
絶縁膜３２のソース領域３０、ドレイン領域３１に相当
する部分にコンタクトホールを穿設し、このコンタクト
ホールを通してＡｌ等のソース電極３３とドレイン電極
３４を形成する。
等によってＳｉＯ2膜等の絶縁膜３２を形成する。この
絶縁膜３２のソース領域３０、ドレイン領域３１に相当
する部分にコンタクトホールを穿設し、このコンタクト
ホールを通してＡｌ等のソース電極３３とドレイン電極
３４を形成する。
【００３３】なお、上記の説明では、第６工程（図５
（Ｆ）参照）において、半導体基板２１に第２ゲート絶
縁膜２８とＬＯＣＯＳ絶縁膜２２をマスクにしてｎ型不
純物をイオン注入してｎ+ 型のソース領域３０とドレイ
ン領域３１を形成しているが、第２工程（図４（Ｂ）参
照）において、第１ゲート電極とＬＯＣＯＳ絶縁膜２２
をマスクにしてｎ型不純物をイオン注入してｎ+型のソ
ース領域３０とドレイン領域３１を形成してもよい。
（Ｆ）参照）において、半導体基板２１に第２ゲート絶
縁膜２８とＬＯＣＯＳ絶縁膜２２をマスクにしてｎ型不
純物をイオン注入してｎ+ 型のソース領域３０とドレイ
ン領域３１を形成しているが、第２工程（図４（Ｂ）参
照）において、第１ゲート電極とＬＯＣＯＳ絶縁膜２２
をマスクにしてｎ型不純物をイオン注入してｎ+型のソ
ース領域３０とドレイン領域３１を形成してもよい。
【００３４】本実施例の製造方法によると、格別制御困
難な個々の工程を用いることなく、２つのゲート電極を
もつＭＯＳトランジスタを能率よく、かつ、再現性よく
製造することができる。
難な個々の工程を用いることなく、２つのゲート電極を
もつＭＯＳトランジスタを能率よく、かつ、再現性よく
製造することができる。
【００３５】この製造方法によって製造されたＭＯＳト
ランジスタの第１ゲート電極と第２ゲート電極に同一の
信号を印加することによって２つのチャネルを流れる電
流を同時に制御することができるため、電流駆動能力を
２倍以上に向上することができる。
ランジスタの第１ゲート電極と第２ゲート電極に同一の
信号を印加することによって２つのチャネルを流れる電
流を同時に制御することができるため、電流駆動能力を
２倍以上に向上することができる。
【００３６】また、一方のゲート電極、例えば、第１ゲ
ート電極に増幅あるいは制御しようとする信号を印加
し、他方の第２ゲート電極に直流的制御電圧を印加して
チャネル形成領域の電位を制御することによって、この
第１ゲート電極を入力とするＭＯＳトランジスタのしき
い値を調整し、あるいは、短チャネル効果を低減するよ
うに調節することができる。
ート電極に増幅あるいは制御しようとする信号を印加
し、他方の第２ゲート電極に直流的制御電圧を印加して
チャネル形成領域の電位を制御することによって、この
第１ゲート電極を入力とするＭＯＳトランジスタのしき
い値を調整し、あるいは、短チャネル効果を低減するよ
うに調節することができる。
【００３７】
【発明の効果】以上説明したように、本発明によると、
ＭＯＳトランジスタにおいて安定な低抵抗配線層を形成
することができ、また、複数のゲート電極を有するＭＯ
Ｓトランジスタにおいて、駆動能力を高くし、あるい
は、しきい値や短チャネル効果を調節することができ、
ＭＯＳトランジスタ技術分野において寄与するところが
大きい。
ＭＯＳトランジスタにおいて安定な低抵抗配線層を形成
することができ、また、複数のゲート電極を有するＭＯ
Ｓトランジスタにおいて、駆動能力を高くし、あるい
は、しきい値や短チャネル効果を調節することができ、
ＭＯＳトランジスタ技術分野において寄与するところが
大きい。
【図１】 第１実施例に依って製造されたＭＯＳトラン
ジスタの構成説明図である。
ジスタの構成説明図である。
【図２】（Ａ）〜（Ｄ）は第１実施例のＭＯＳトランジ
スタの製造工程説明図（１）である。
スタの製造工程説明図（１）である。
【図３】（Ｅ）〜（Ｈ）は第１実施例のＭＯＳトランジ
スタの製造工程説明図（２）である。
スタの製造工程説明図（２）である。
【図４】（Ａ）〜（Ｄ）は第２実施例のＭＯＳトランジ
スタの製造工程説明図（１）である。
スタの製造工程説明図（１）である。
【図５】（Ｅ）〜（Ｇ）は第２実施例のＭＯＳトランジ
スタの製造工程説明図（２）である。
スタの製造工程説明図（２）である。
【図６】従来のＭＯＳトランジスタの構成説明図であ
る。
る。
１ 半導体基板 ２ ＬＯＣＯＳ絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ ＳｉＯ2 膜 ８ ＢＰＳＧ膜 ９ 支持基板 １０ 絶縁膜 １１ ソース電極 １２ ドレイン電極 １３ 配線層
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336 H01L 27/12
Claims (4)
- 【請求項１】一導電型の半導体基板にＬＯＣＯＳ絶縁膜
を形成する工程と、該ＬＯＣＯＳ絶縁膜で画定される素
子形成領域の一部にゲート絶縁膜とゲート電極を形成す
る工程と、該ゲート電極と該ＬＯＣＯＳ絶縁膜をマスク
にして逆導電型の不純物を導入してソース領域とドレイ
ン領域を形成する工程と、該ゲート絶縁膜とゲート電極
を覆って該半導体基板上に第１の絶縁膜を形成する工程
と、該第１の絶縁膜表面の凹凸を研磨により平坦化する
工程と、平坦化された該第１の絶縁膜と支持基板を貼り
合わせる工程と、該半導体基板の背面を該ＬＯＣＯＳ絶
縁膜が露出するまで平坦に研磨する工程と、該平坦化さ
れた半導体基板の背面上に第２の絶縁膜を形成し、その
コンタクトホールを通してソース電極、ドレイン電極を
形成し、該絶縁膜の上に必要な配線層を形成する工程が
含まれてなることを特徴とするＭＯＳトランジスタの製
造方法。 - 【請求項２】一導電型の半導体基板にＬＯＣＯＳ絶縁膜
を形成する工程と、該ＬＯＣＯＳ絶縁膜で画定される素
子形成領域の一部に第１のゲート絶縁膜と第１のゲート
電極を形成する工程と、該第１のゲート絶縁膜と第１の
ゲート電極を覆って該半導体基板上に第１の絶縁膜を形
成する工程と、該第１の絶縁膜表面の凹凸を研磨により
平坦化する工程と、平坦化された該第１の絶縁膜と支持
基板を貼り合わせる工程と、該半導体基板の背面を該Ｌ
ＯＣＯＳ絶縁膜が露出するまで平坦に研磨する工程と、
該平坦化された半導体基板の背面上に第１のゲート電極
に対向して第２のゲート絶縁膜と第２のゲート電極を形
成する工程が含まれてなることを特徴とするＭＯＳトラ
ンジスタの製造方法。 - 【請求項３】第１のゲート電極をマスクとして逆導電型
の不純物を導入することによりソース領域とドレイン領
域を形成することを特徴とする請求項２記載のＭＯＳト
ランジスタの製造方法。 - 【請求項４】第２のゲート電極をマスクとして逆導電型
の不純物を導入することに依りソー ス領域とドレイン領
域を形成することを特徴とする請求項２記載のＭＯＳト
ランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291109A JP2777942B2 (ja) | 1991-11-07 | 1991-11-07 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291109A JP2777942B2 (ja) | 1991-11-07 | 1991-11-07 | Ｍｏｓトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05152332A JPH05152332A (ja) | 1993-06-18 |
| JP2777942B2 true JP2777942B2 (ja) | 1998-07-23 |
Family
ID=17764573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291109A Expired - Lifetime JP2777942B2 (ja) | 1991-11-07 | 1991-11-07 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2777942B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2848725B1 (fr) * | 2002-12-17 | 2005-02-11 | Commissariat Energie Atomique | Procede de formation de motifs alignes de part et d'autre d'un film mince |
| JP4696964B2 (ja) * | 2005-07-15 | 2011-06-08 | ソニー株式会社 | メモリ用の半導体装置 |
| US10192995B2 (en) * | 2015-04-28 | 2019-01-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6390859A (ja) * | 1986-10-06 | 1988-04-21 | Nec Corp | 薄膜トランジスタとその製造方法 |
| JPS63308386A (ja) * | 1987-01-30 | 1988-12-15 | Sony Corp | 半導体装置とその製造方法 |
| JP2560376B2 (ja) * | 1988-01-20 | 1996-12-04 | 富士通株式会社 | Ｍｏｓトランジスタの製造方法 |
-
1991
- 1991-11-07 JP JP3291109A patent/JP2777942B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05152332A (ja) | 1993-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970603 |
|
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