JPH01189173A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01189173A JPH01189173A JP63012513A JP1251388A JPH01189173A JP H01189173 A JPH01189173 A JP H01189173A JP 63012513 A JP63012513 A JP 63012513A JP 1251388 A JP1251388 A JP 1251388A JP H01189173 A JPH01189173 A JP H01189173A
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- Japan
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- insulating film
- layer
- electrode
- gate
- tunnel insulating
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はトンネル効果を利用した半導体装置に係り、特
に半導体装置の制御に関する。
に半導体装置の制御に関する。
従来、縦形配置のＭＯＳトランジスタについては、アイ
・イー・イー・イー・インターナショナル ソリッドス
テート サーキット コンファレンス（ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ ５ｔａｔｅ Ｃ
１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ Ｆｅｂ、１９８
６）講演番号ＦＡＭ１９．５にみられる。
・イー・イー・イー・インターナショナル ソリッドス
テート サーキット コンファレンス（ＩＥＥＥ Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ ５ｔａｔｅ Ｃ
１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ Ｆｅｂ、１９８
６）講演番号ＦＡＭ１９．５にみられる。
上記従来技術は、パンチスルーの点について配慮されて
おらず、パンチスルーを抑えるにはチャネル長を大きく
するため深い溝を堀らなければならないという問題があ
った。
おらず、パンチスルーを抑えるにはチャネル長を大きく
するため深い溝を堀らなければならないという問題があ
った。
本発明の目的は、比較的短いチャネル長でパンチスルー
を抑えることにある。
を抑えることにある。
本発明の特徴は電極間のチャネル部にトンネル絶縁膜を
設けたことにある。
設けたことにある。
トンネル絶縁膜は電極間のリーク電流を妨げるため、パ
ンチスルーを生ずることがない。
ンチスルーを生ずることがない。
以下、発明の実施例を図面を用いて説明する。
第１図は本発明の特徴をもつとも良く表わしている素子
断面図である。
断面図である。
第１図において、ソース、ドレインとなる電極層２０．
３０はトンネル絶縁膜５０を挟んでチャネル４０を制御
するゲート１０とでトランジスタを構成する。ｆｌ！極
層３０は引き出し線２１によってコンタクトされている
。
３０はトンネル絶縁膜５０を挟んでチャネル４０を制御
するゲート１０とでトランジスタを構成する。ｆｌ！極
層３０は引き出し線２１によってコンタクトされている
。
次子その形成工程を第２図に従がって述べる。
低濃度ｐ型シリコン基板（もしくは基板より高濃度のＰ
ウェル）上に厚さ０．２〜１．０μｍ程度のフィールド
絶縁膜を形成して活性領域を分離した後、熱酸化により
活性領域にトンネル絶縁膜となる厚さ０．１〜１μｍ程
度の絶縁膜を形成する。
ウェル）上に厚さ０．２〜１．０μｍ程度のフィールド
絶縁膜を形成して活性領域を分離した後、熱酸化により
活性領域にトンネル絶縁膜となる厚さ０．１〜１μｍ程
度の絶縁膜を形成する。
不純物拡散層電極３０を形成するためマスクをパターニ
ングする。このマスクによりｎ型不純物をイオン打ち込
みし、電極層３０を形成し、また不要部分のトンネル絶
縁層をとり除く（第２図（ａ））、 電極２０および引
き出し線２１となる厚さ０゜１〜０．５ μｍの多結晶
のシリコンを被着し、更に５ｉＯｚ層を積みパターニン
グする。続いてパターニングをもとに異方性チエツクを
用いて基板にトレンチをつくる。この際、必要であれば
イオン打ち込み法等により電極層３０のプロフィールを
調整することもできる（第２図（ｂ））。
ングする。このマスクによりｎ型不純物をイオン打ち込
みし、電極層３０を形成し、また不要部分のトンネル絶
縁層をとり除く（第２図（ａ））、 電極２０および引
き出し線２１となる厚さ０゜１〜０．５ μｍの多結晶
のシリコンを被着し、更に５ｉＯｚ層を積みパターニン
グする。続いてパターニングをもとに異方性チエツクを
用いて基板にトレンチをつくる。この際、必要であれば
イオン打ち込み法等により電極層３０のプロフィールを
調整することもできる（第２図（ｂ））。
ゲート絶縁膜となる絶縁層をつけた上にゲート電極１０
を形成する（第２図（Ｃ））。
を形成する（第２図（Ｃ））。
本実施例においては、ゲート絶縁膜をＣＶＤ法によって
つけたが、熱酸化による酸化膜を形成してもよい、また
ゲート電極１０をダイナミックメモリにおけるワード線
のような配置としたが、エッチバックせずにパターニン
グし、そのまま引き出し部を形成することもできる。こ
こではｎ形チャネルの構成で示したがｐ形チャネルでも
よいことは明らかである。
つけたが、熱酸化による酸化膜を形成してもよい、また
ゲート電極１０をダイナミックメモリにおけるワード線
のような配置としたが、エッチバックせずにパターニン
グし、そのまま引き出し部を形成することもできる。こ
こではｎ形チャネルの構成で示したがｐ形チャネルでも
よいことは明らかである。
電極２０と３０間において電流はゲート１０によって制
御されたチャネル４０とトンネル絶縁膜５０を通して流
れる。ゲート１０によってチャネル４０の電流をカット
する場合に、チャネル４０につくられるポテンシャル障
壁を越えてリーク電流が流れる。いわゆるパンチスルー
現象がおきそうになっても、絶縁膜５０があるために実
際にパンチスルーに到ることがない。
御されたチャネル４０とトンネル絶縁膜５０を通して流
れる。ゲート１０によってチャネル４０の電流をカット
する場合に、チャネル４０につくられるポテンシャル障
壁を越えてリーク電流が流れる。いわゆるパンチスルー
現象がおきそうになっても、絶縁膜５０があるために実
際にパンチスルーに到ることがない。
この実施例においては、電極２０は絶縁膜５０によって
囲まれるため、空乏層の拡がりを抑えることができるの
で、チャネル長を短くすることができる。。
囲まれるため、空乏層の拡がりを抑えることができるの
で、チャネル長を短くすることができる。。
前記実施例において、電極層３０は単一濃度の不純物拡
散層を用いているが、第３図に示す様に低濃度不純物拡
散層３１をつけることもできる。
散層を用いているが、第３図に示す様に低濃度不純物拡
散層３１をつけることもできる。
また、トンネル絶縁膜５０と電極２０が接する形ではな
く、第４図に示すように、例えばシリコン結晶を絶縁膜
５０上にエピタキシャル成長させることで絶縁膜５ｏ上
にチャネル部４１をつくることもできる。
く、第４図に示すように、例えばシリコン結晶を絶縁膜
５０上にエピタキシャル成長させることで絶縁膜５ｏ上
にチャネル部４１をつくることもできる。
前記実施例において、チャネルは基板に対してほぼ垂直
な方向で形成しているが、ＶＭＯＳタイプのように斜方
向に適用することもできる。
な方向で形成しているが、ＶＭＯＳタイプのように斜方
向に適用することもできる。
本発明は第５図に示すように、ダイナミックメモリーセ
ル構造に応用することができる。また、第６図に示すよ
うに下側電極層３０をトレンチ内を通してひき出すこと
ができる。すなわち、第６図に示す様に基板内電極層３
０および引出し部２１を絶縁層で囲むことで基板側への
空乏層の伸びを抑えることもできる。
ル構造に応用することができる。また、第６図に示すよ
うに下側電極層３０をトレンチ内を通してひき出すこと
ができる。すなわち、第６図に示す様に基板内電極層３
０および引出し部２１を絶縁層で囲むことで基板側への
空乏層の伸びを抑えることもできる。
本発明はまた、単独のデバイスとしてだけでなく、第７
図に示すように、２つのトレンチ内のゲート１０に対し
て電極層３０を共有させることができる。このとき電極
層３０をメタル等によってつくることによって、左右の
デバイスをｐ型チャネル、ｎ型チャネルの組み合わせと
することもできる。いわゆる“０ＭＯ８”タイプの論理
ゲート等を構成することができる０例えば第７図におい
てゲートｌｏａによって制御されるチャネルをｎ型ゲー
ト１０ｂ側をＰ型で構成し、２０ｂを’Ｖａｔに接続し
、２０ａを接地することで、ゲートを入力、３０を出力
としたインバータができる。
図に示すように、２つのトレンチ内のゲート１０に対し
て電極層３０を共有させることができる。このとき電極
層３０をメタル等によってつくることによって、左右の
デバイスをｐ型チャネル、ｎ型チャネルの組み合わせと
することもできる。いわゆる“０ＭＯ８”タイプの論理
ゲート等を構成することができる０例えば第７図におい
てゲートｌｏａによって制御されるチャネルをｎ型ゲー
ト１０ｂ側をＰ型で構成し、２０ｂを’Ｖａｔに接続し
、２０ａを接地することで、ゲートを入力、３０を出力
としたインバータができる。
また、第８図ないし第９図に示した様に、基板底部の電
極層３０ａ、ｂとゲート１０ａ、ｂを各各接続すること
によりフリップフロップを構成することができる。第８
図は平面図、第９図は第８図の斜方向から示した全体透
視図である。基板内の電極層３０ａ、ｂとゲート電極１
０ａ、ｂを介して上部からひき出すことにより、他のデ
バイスや配線層とコンタクト等ができる。
極層３０ａ、ｂとゲート１０ａ、ｂを各各接続すること
によりフリップフロップを構成することができる。第８
図は平面図、第９図は第８図の斜方向から示した全体透
視図である。基板内の電極層３０ａ、ｂとゲート電極１
０ａ、ｂを介して上部からひき出すことにより、他のデ
バイスや配線層とコンタクト等ができる。
本発明によれば電極間に絶縁膜を挟んでいるため、電極
間にリーク電流が流れることが少ない。
間にリーク電流が流れることが少ない。
第１図は本発明の実施例１の素子断面構造図、第２図は
実施例１の製造工程を示す断面図、第３図ないし第６図
は他の実施例を示す素子断面図、第７図ないし第８図は
さらに他の実施例を示す平面図、第９図は第８図の実施
例になる素子の透視図である。 １０・・・ゲート、２０・・・電極層、２１・・・引き
出し層、３０・・・電極層、４０・・・チャネル部、５
ｏ・・・トンネ冨 １ 図 ５０ に＞窄ルｆと、頽 ■ ３ 図 ５０ ｋ〉ネルボ色千柔辰 て ４ 図 １０ ヶ゛−ト Ｚ０電オセ層 ２１ｇ１髭饋眉 ３θ電棲１ ４０−ｆ−セオル音Ｐ ４１ ＋ヤ來ル發ｙ りθ トンネルｆ色升１に辰 ■ ５ 図 ７ρ 基不及ノ°Ｕ−ト
実施例１の製造工程を示す断面図、第３図ないし第６図
は他の実施例を示す素子断面図、第７図ないし第８図は
さらに他の実施例を示す平面図、第９図は第８図の実施
例になる素子の透視図である。 １０・・・ゲート、２０・・・電極層、２１・・・引き
出し層、３０・・・電極層、４０・・・チャネル部、５
ｏ・・・トンネ冨 １ 図 ５０ に＞窄ルｆと、頽 ■ ３ 図 ５０ ｋ〉ネルボ色千柔辰 て ４ 図 １０ ヶ゛−ト Ｚ０電オセ層 ２１ｇ１髭饋眉 ３θ電棲１ ４０−ｆ−セオル音Ｐ ４１ ＋ヤ來ル發ｙ りθ トンネルｆ色升１に辰 ■ ５ 図 ７ρ 基不及ノ°Ｕ−ト
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に設けられたソース、ドレイン電極層
とゲート電極層から成る縦形電界効果トランジスタにお
いて、ソース、ドレイン電極層間にトンネル絶縁膜を設
けたことを特徴とする半導体装置。 ２、トンネル絶縁膜を基板表面の酸化膜によって構成し
たことを特徴とする特許請求の範囲第１項記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012513A JPH01189173A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012513A JPH01189173A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189173A true JPH01189173A (ja) | 1989-07-28 |
Family
ID=11807427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012513A Pending JPH01189173A (ja) | 1988-01-25 | 1988-01-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189173A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194772B1 (en) * | 1999-05-12 | 2001-02-27 | United Microelectronics Corp. | High-voltage semiconductor device with trench structure |
-
1988
- 1988-01-25 JP JP63012513A patent/JPH01189173A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194772B1 (en) * | 1999-05-12 | 2001-02-27 | United Microelectronics Corp. | High-voltage semiconductor device with trench structure |
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