JPH0258337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0258337A JPH0258337A JP63208436A JP20843688A JPH0258337A JP H0258337 A JPH0258337 A JP H0258337A JP 63208436 A JP63208436 A JP 63208436A JP 20843688 A JP20843688 A JP 20843688A JP H0258337 A JPH0258337 A JP H0258337A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- type
- layer
- diffusion
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 238000009792 diffusion process Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 14
- 238000005468 ion implantation Methods 0.000 abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 7
- 239000002019 doping agent Substances 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 abstract 4
- 230000000694 effects Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦形パワーＭＯ８ＦＥＴに係り、不純物２重拡
散により自己整合的にチャネル長を規定するＭＯＳＦＥ
Ｔの製造技術に関する。
散により自己整合的にチャネル長を規定するＭＯＳＦＥ
Ｔの製造技術に関する。
二重拡散パワーＭＯ８ＦＥＴ技術に関しては、（株）工
業調査会１９８１年９月発行電子材料ｐ。
業調査会１９８１年９月発行電子材料ｐ。
２２〜２８、あるいはＩＲ社ＵＳＰ〜６６６その他に記
載されている。
載されている。
通常ｎチャネル型二重拡散によるパワーＭＯ８ＦＥＴは
第７図を参照し、ｎ−ｎ＋半導体基板１をドレインとし
てその一生表面上にポリＳｉなどの絶縁ゲート２を形成
し、この絶縁ゲート２をマスクに一部をチャネル領域に
使用するウェル０層３及びソース領域となるｎ＋層４を
二重拡散により形成し、そのチャネル長を自己整合的に
規定する。
第７図を参照し、ｎ−ｎ＋半導体基板１をドレインとし
てその一生表面上にポリＳｉなどの絶縁ゲート２を形成
し、この絶縁ゲート２をマスクに一部をチャネル領域に
使用するウェル０層３及びソース領域となるｎ＋層４を
二重拡散により形成し、そのチャネル長を自己整合的に
規定する。
縦形のＭＯＳＦＥＴは構造上寄生ｎｐｎ）ランジスタＱ
を含んでおり、９層をｎ基板との間のラッチアップ耐量
が小さくなるのを避けるために、高抵抗のｐ−層を一部
でオーバーラツプさせたｐｐ−のウェル構造となってい
る。
を含んでおり、９層をｎ基板との間のラッチアップ耐量
が小さくなるのを避けるために、高抵抗のｐ−層を一部
でオーバーラツプさせたｐｐ−のウェル構造となってい
る。
このような”ｐｐ−ウェル層をつくるために従来のＭＯ
３ＦＥＴ製造方法では、第８図に示すよ５ｉＣｎ基板１
上Ｋｅ縁ゲート２を形成した後、ゲー１に重ねて形成し
たホトレジスト処理によるマスク５によってｐウェル拡
散層３ａを深く形成し、この後マスク５を取り除き、絶
縁ゲート２をマスクに浅くｐ−チャネル部拡散層３ｂを
形成する。
３ＦＥＴ製造方法では、第８図に示すよ５ｉＣｎ基板１
上Ｋｅ縁ゲート２を形成した後、ゲー１に重ねて形成し
たホトレジスト処理によるマスク５によってｐウェル拡
散層３ａを深く形成し、この後マスク５を取り除き、絶
縁ゲート２をマスクに浅くｐ−チャネル部拡散層３ｂを
形成する。
上記従来技術にお（・てはｐウェル３ａをｐ−チャネル
層３ｂの内側にホトレジストマスクによる選択拡散によ
って形成するが、その際にホトレジスト加工の合せ精度
によりオーバーラツプ領域がばらつく可能性があり、ド
レイン接合耐圧が不安定となる。また、ｐウェルがソー
スｎ＋領域よりも（・ちじるしく離れて内側に形成され
ろとソースｎ＋領域直下に生じる寄生ｎｐｎバイポーラ
効果によるラッチアップ針量が低下する。
層３ｂの内側にホトレジストマスクによる選択拡散によ
って形成するが、その際にホトレジスト加工の合せ精度
によりオーバーラツプ領域がばらつく可能性があり、ド
レイン接合耐圧が不安定となる。また、ｐウェルがソー
スｎ＋領域よりも（・ちじるしく離れて内側に形成され
ろとソースｎ＋領域直下に生じる寄生ｎｐｎバイポーラ
効果によるラッチアップ針量が低下する。
本発明はこれらの問題を解決するためのもので、その目
的とするところはｐｐ−層のオーバーラツプ拡散をセル
ファライン（自己整合）化し、ｐｐ−構造を精度よく現
性よく得られ、しかも工程を簡略化できる半導体装置の
製造方法を提供することにある。
的とするところはｐｐ−層のオーバーラツプ拡散をセル
ファライン（自己整合）化し、ｐｐ−構造を精度よく現
性よく得られ、しかも工程を簡略化できる半導体装置の
製造方法を提供することにある。
上記目的は絶縁ゲートとなるポリＳｉをバターニングす
るソース・ドレイン拡散用ホトエツチングを行った後に
おいて、このポリＳｉゲートをマスクにしてチャネル層
のための不純物イオン打込みと、ボＩＪ Ｓ ｉゲート
側面にスペーサを付設した状態で高濃度ウェル層のため
の不純物イオン打込みとをそれぞれに行うことにより解
決できる。
るソース・ドレイン拡散用ホトエツチングを行った後に
おいて、このポリＳｉゲートをマスクにしてチャネル層
のための不純物イオン打込みと、ボＩＪ Ｓ ｉゲート
側面にスペーサを付設した状態で高濃度ウェル層のため
の不純物イオン打込みとをそれぞれに行うことにより解
決できる。
なお、上記高濃度ウェル層のための不純物イオン打込み
はチャネル層形成のための不純物イオン打込みよりも浅
く行うものとする。
はチャネル層形成のための不純物イオン打込みよりも浅
く行うものとする。
また、ソースｎ 領域形成の不純物イオン打込みは、ポ
リＳｉゲートに側面にスペーサを付設することなく行う
ものとする。
リＳｉゲートに側面にスペーサを付設することなく行う
ものとする。
上記のよ５に構成された半導体装置の製造方法において
、チャネル層（ｐ−ウェル）形成のための不純物イオン
打込みはポリＳｉゲートによって拡散深さ及びチャネル
長を自己整合的に規定できる。高濃度ｐＲＪ形成はボＩ
Ｊ Ｓ ｉゲートの側面にスペーサを存在させ【イオン
打込みを行うことＫより、スペーサの厚さ分だけ拡散深
さを自己整合的に規定できる。
、チャネル層（ｐ−ウェル）形成のための不純物イオン
打込みはポリＳｉゲートによって拡散深さ及びチャネル
長を自己整合的に規定できる。高濃度ｐＲＪ形成はボＩ
Ｊ Ｓ ｉゲートの側面にスペーサを存在させ【イオン
打込みを行うことＫより、スペーサの厚さ分だけ拡散深
さを自己整合的に規定できる。
ソースｎ＋領域を囲んでｐｐ’−（又はｐ”ｐ ）層を
深（形成することにより、ＭＯＳ Ｆ Ｅ Ｔにおいて
ソースｎＮからの注入電子はｐｐ−（ｐ”ｐ ）ｒａで
吸収することができ、寄生ｎｐｎ効果の低減ができる。
深（形成することにより、ＭＯＳ Ｆ Ｅ Ｔにおいて
ソースｎＮからの注入電子はｐｐ−（ｐ”ｐ ）ｒａで
吸収することができ、寄生ｎｐｎ効果の低減ができる。
実施例について図面を参照し説明する。
ｖｇ１図乃至第５図はパワーｎチャネルＭＯ８ＦＥＴの
製造プロセスを示す一部セルの工程断面図である。
製造プロセスを示す一部セルの工程断面図である。
（１１ｎ”ｎ基板（ｎ”ｓｉ サブストレート１ａの上
にｎ″″エピタキシャルＳｉ層１ｂを成長させる）１を
用意し、ＳｉＮマスク（図示されない）等を用いて厚い
選択酸化膜６を形成した後、マスクな取り除いてゲート
酸化膜７を５す（形成する。このゲート酸化膜の上にボ
ＩＪ Ｓ Ｉをデポジットし、ホトレジスト処理により
パターニングしてポリＳｉゲート２を形成する。このポ
リＳｉゲート２及び辺択酸化膜６をマスクにアクセプタ
たとえばＢ（ボロン）をイオン打込みする（第１図）。
にｎ″″エピタキシャルＳｉ層１ｂを成長させる）１を
用意し、ＳｉＮマスク（図示されない）等を用いて厚い
選択酸化膜６を形成した後、マスクな取り除いてゲート
酸化膜７を５す（形成する。このゲート酸化膜の上にボ
ＩＪ Ｓ Ｉをデポジットし、ホトレジスト処理により
パターニングしてポリＳｉゲート２を形成する。このポ
リＳｉゲート２及び辺択酸化膜６をマスクにアクセプタ
たとえばＢ（ボロン）をイオン打込みする（第１図）。
（２１Ｂの拡散によりｎ−層内に充分に深く９層８を形
成する（第２図）。
成する（第２図）。
（３）ボＩＪｓＩに表面酸化膜９を生成し、全面にＨＬ
Ｄ（高温低圧デポジットによるシリコン酸化物）！ｌＸ
ｌ０をある程度の厚さｄＦｃ形成し、高濃度のｐ＋トド
−ン）（Ｂ）を上記ＬＨ，Ｄを通して基板表面に打込む
。このときポリＳｉゲートの側面のＨＬＤの厚みによっ
てｐ＋ドーパントはＨＬＤの厚さｄ分だけ内側に形成さ
れる（第３図）。
Ｄ（高温低圧デポジットによるシリコン酸化物）！ｌＸ
ｌ０をある程度の厚さｄＦｃ形成し、高濃度のｐ＋トド
−ン）（Ｂ）を上記ＬＨ，Ｄを通して基板表面に打込む
。このときポリＳｉゲートの側面のＨＬＤの厚みによっ
てｐ＋ドーパントはＨＬＤの厚さｄ分だけ内側に形成さ
れる（第３図）。
（４１この後基板内のｐ ドーパントをできるだけ深（
（横方向ではポリＳｉゲートのエツジ近くまで）拡散に
よりダ領域１１を形成する（第４図ふ（５１ＨＬ Ｄ及
びポリＳｉゲート表面の酸化膜をエッチして除き、ソー
スｎ＋拡散のためのホトレジストマスク１２を形成した
状態で高濃度のドナ（ｐ＋＋ ）をイオン打込み、拡散
する（第５図）。
（横方向ではポリＳｉゲートのエツジ近くまで）拡散に
よりダ領域１１を形成する（第４図ふ（５１ＨＬ Ｄ及
びポリＳｉゲート表面の酸化膜をエッチして除き、ソー
スｎ＋拡散のためのホトレジストマスク１２を形成した
状態で高濃度のドナ（ｐ＋＋ ）をイオン打込み、拡散
する（第５図）。
ｆ６１ ドナ拡散によりソースｎ＋領域１３が形成さ
れる。このあと全面にＰＳＧ（リン・シリケート・ガス
）１４を形成し、コンタクトホトエッチしてｎ＋領域１
３及びｐ＋領域１１の表面を露出し、Ａ−６’＆デポジ
ツト（スパッタ）し、バターニングしてソースＡ１電極
１５を形成する（第６図）。
れる。このあと全面にＰＳＧ（リン・シリケート・ガス
）１４を形成し、コンタクトホトエッチしてｎ＋領域１
３及びｐ＋領域１１の表面を露出し、Ａ−６’＆デポジ
ツト（スパッタ）し、バターニングしてソースＡ１電極
１５を形成する（第６図）。
なお、図示されない部分でポリＳｉゲートよりゲート１
！極を取出し、ｎ 基板側にドレイン電極を設けること
によりパワーＭＯ８ＦＥＴを完成する。
！極を取出し、ｎ 基板側にドレイン電極を設けること
によりパワーＭＯ８ＦＥＴを完成する。
本発明は以上説明したように構成されているので以下に
示すように効果を奏する。
示すように効果を奏する。
サイドスペース（１−（ＬＤ）４利用することにより二
重のｐ”ｐ構造が精度よ（得られるために、ドレイン接
合（ｐ−ｎ ）耐圧が安定化する。
重のｐ”ｐ構造が精度よ（得られるために、ドレイン接
合（ｐ−ｎ ）耐圧が安定化する。
リースｎ 領域の周辺において、ｐｐ層のオーバラップ
情が増加することにより、寄生ｎｐｎ）ランジスタによ
るラッディング耐量が増加する。
情が増加することにより、寄生ｎｐｎ）ランジスタによ
るラッディング耐量が増加する。
自己整合技術を２重に採用（ｐとｐ＋ｌｐとｎ＋ ）す
ることにより工程が簡略化する。
ることにより工程が簡略化する。
第１図乃至第５図は本発明による実施例を示すパワーＭ
Ｏ３ＦＥＴプロセスの工程断面である。 ｆｊｇ６図は縦形パワーＭＯ８ＦＥＴの１セルを示す断
面図である。 第７図乃至第８図はパワーＭＯ８ＦＥＴの従来の製造方
法の一例を示す一部工程断面図である。 ｌ・・・ｎ半導体基体、２・・・絶縁ゲート、３・・・
ｐウェル、４・・・ソース１頭域、５・・・マスク、６
・・・選択酸化膜、７・・・ゲート絶縁膜、８・・・ｐ
ウェル、９・・・酸化膜、１０・・・１ＩＬＤ、１１・
・・ｐ ウェル、１２・・・ホトレジストマスク、１３
・・・ソースｎ領域、１４・・・ＰＳＧ、１５・Ａ２１
！極。 第 １ 図 第５図 第 ２ 図 第６図
Ｏ３ＦＥＴプロセスの工程断面である。 ｆｊｇ６図は縦形パワーＭＯ８ＦＥＴの１セルを示す断
面図である。 第７図乃至第８図はパワーＭＯ８ＦＥＴの従来の製造方
法の一例を示す一部工程断面図である。 ｌ・・・ｎ半導体基体、２・・・絶縁ゲート、３・・・
ｐウェル、４・・・ソース１頭域、５・・・マスク、６
・・・選択酸化膜、７・・・ゲート絶縁膜、８・・・ｐ
ウェル、９・・・酸化膜、１０・・・１ＩＬＤ、１１・
・・ｐ ウェル、１２・・・ホトレジストマスク、１３
・・・ソースｎ領域、１４・・・ＰＳＧ、１５・Ａ２１
！極。 第 １ 図 第５図 第 ２ 図 第６図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基体をドレインとして、基体主面
上に設けた絶縁ゲートをマスクに不純物２重拡散により
、チャネル部のための第２導電型領域及びソースとなる
第１導電型領域を形成する縦形ＭＯＳＦＥＴの製造方法
であって、第２導電型領域の拡散は絶縁ゲート側面にス
ペーサを付設した状態で行うウェル拡散工程とスペーサ
を付設しないで行うチャネル部拡散工程とからなること
を特徴とする半導体装置の製造方法。 ２、スペーサを付設しないで行うチャネル部拡散はスペ
ーサを付設して行うウェル拡散よりも高濃度に行う請求
項１に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208436A JPH0258337A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208436A JPH0258337A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0258337A true JPH0258337A (ja) | 1990-02-27 |
Family
ID=16556178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208436A Pending JPH0258337A (ja) | 1988-08-24 | 1988-08-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0258337A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62284039A (ja) * | 1986-06-03 | 1987-12-09 | Nippon Chuzo Kk | 低熱膨張鋳鉄 |
-
1988
- 1988-08-24 JP JP63208436A patent/JPH0258337A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62284039A (ja) * | 1986-06-03 | 1987-12-09 | Nippon Chuzo Kk | 低熱膨張鋳鉄 |
| JPH039179B2 (ja) * | 1986-06-03 | 1991-02-07 | Nippon Casting Co Ltd |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11121739A (ja) | 半導体装置及びその製造方法 | |
| KR100239929B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US20060180836A1 (en) | Semiconductor device and manufacturing method thereof | |
| KR100538603B1 (ko) | 전계-효과 반도체 소자의 제조 방법 | |
| JP5314949B2 (ja) | 半導体装置の製造方法 | |
| KR19990074593A (ko) | 바이폴라 트랜지스터의 제조 방법 및 그 구조 | |
| EP1826824B1 (en) | Semiconductor device and method of manufacturing the same | |
| EP0905789A1 (en) | Semiconductor device having soi structure and method for manufacturing the device | |
| JPH10229193A (ja) | コンタクト窓からベース注入されたｐチャネルｍｏｓゲート制御素子の製造方法及び半導体素子 | |
| KR101530579B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| JP2010141339A (ja) | 半導体装置を製造するための方法 | |
| JPS62155565A (ja) | 絶縁ゲ−ト型電界効果トランジスタおよびその製造方法 | |
| JPH0258337A (ja) | 半導体装置の製造方法 | |
| JP2006332232A (ja) | 半導体装置およびその製造方法 | |
| JPH10294456A (ja) | 半導体装置 | |
| JP3031282B2 (ja) | 半導体装置 | |
| KR100252747B1 (ko) | 플래쉬메모리소자및그제조방법 | |
| JP2003289145A (ja) | 横型パワーｍｏｓトランジスタおよびその製造方法 | |
| JPH0282534A (ja) | 縦型ｍｏｓｆｅｔ及びその製造方法 | |
| JP2687489B2 (ja) | 半導体装置 | |
| KR20040002215A (ko) | 트랜지스터의 제조 방법 | |
| KR20050104163A (ko) | 고전압 트랜지스터 및 그 제조방법 | |
| JPS60226168A (ja) | 相補型ｍｏｓ半導体装置 | |
| KR101151037B1 (ko) | 고전압 트랜지스터의 제조방법 | |
| JP2948892B2 (ja) | Ｍｏｓ電界効果トランジスタおよびその製造方法 |