JPS62211955A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62211955A JPS62211955A JP61056333A JP5633386A JPS62211955A JP S62211955 A JPS62211955 A JP S62211955A JP 61056333 A JP61056333 A JP 61056333A JP 5633386 A JP5633386 A JP 5633386A JP S62211955 A JPS62211955 A JP S62211955A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に関し、特に絶縁ゲー
ト型電界効果トランジスタの製造方法の改良に係るもの
である。
ト型電界効果トランジスタの製造方法の改良に係るもの
である。
従来例によるこの種の半導体装置の製造方法として、Ｍ
Ｏ３型電界効果トランジスタ（以下ＭＯ９ＦＥＴと呼ぶ
）の製造工程を第２図（ａ）ないしくｉ）に示す。
Ｏ３型電界効果トランジスタ（以下ＭＯ９ＦＥＴと呼ぶ
）の製造工程を第２図（ａ）ないしくｉ）に示す。
すなわち、これらの各図において、従来例方法の場合に
は、まず、ｎ型半導体基板３１上に成長させた酸化膜３
２を選択的にパターニングして開口部３３を開口させ（
第２図（ａ））、この開口部３３から選択的にポロンを
イオン注入により拡散し、かつ所定の深さまでドライブ
して高濃度ｐ型不純物領域３４を形成する（同図（ｂ）
）。
は、まず、ｎ型半導体基板３１上に成長させた酸化膜３
２を選択的にパターニングして開口部３３を開口させ（
第２図（ａ））、この開口部３３から選択的にポロンを
イオン注入により拡散し、かつ所定の深さまでドライブ
して高濃度ｐ型不純物領域３４を形成する（同図（ｂ）
）。
ついで、前記表面の酸化膜３２を除去し、その上にゲー
ト酸化膜３５．およびゲート電極としての多結晶シリコ
ン膜３６を形成すると共に（同図（Ｃ））、先に形成し
た前記高濃度ｐ型不純物望域３４に対応する所定位置の
多結晶シリコン膜３６．およびゲート酸化膜３５の部分
に開口部３７，３？を選択的に開口しく同図（ｄ））、
この開口？Ｂ３７ 、３７から選択的にポロンをイオン
注入により拡散させ、かつ所定の深さまでドライブして
、チャネル領域を含むｐ型不純物領域３８を形成する（
同図（ｅ））。
ト酸化膜３５．およびゲート電極としての多結晶シリコ
ン膜３６を形成すると共に（同図（Ｃ））、先に形成し
た前記高濃度ｐ型不純物望域３４に対応する所定位置の
多結晶シリコン膜３６．およびゲート酸化膜３５の部分
に開口部３７，３？を選択的に開口しく同図（ｄ））、
この開口？Ｂ３７ 、３７から選択的にポロンをイオン
注入により拡散させ、かつ所定の深さまでドライブして
、チャネル領域を含むｐ型不純物領域３８を形成する（
同図（ｅ））。
次に、表面に形成される酸化膜３８を除去した上で（同
図（ｆ））、前記開口３７．３７から選択的にリンを拡
散してソース領域となる高濃度ｎ型不純物領域４０．４
０を形成しく同図（ｇ））、その後、この拡散によって
生じた酸化膜４１と、前記リンの拡散マスクとして使用
した該当部分の酸化膜３５．および多結晶シリコン膜３
Ｂとを選択的に除去した上で、全面に酸化膜４２を堆積
させ、かつ電極取り出し用の開口部４３を開口させ（同
図（ｈ））、最後に、アルミニウム配線層４４を配線し
て完成する（同図（ｉ））のである。
図（ｆ））、前記開口３７．３７から選択的にリンを拡
散してソース領域となる高濃度ｎ型不純物領域４０．４
０を形成しく同図（ｇ））、その後、この拡散によって
生じた酸化膜４１と、前記リンの拡散マスクとして使用
した該当部分の酸化膜３５．および多結晶シリコン膜３
Ｂとを選択的に除去した上で、全面に酸化膜４２を堆積
させ、かつ電極取り出し用の開口部４３を開口させ（同
図（ｈ））、最後に、アルミニウム配線層４４を配線し
て完成する（同図（ｉ））のである。
また、このようにして得た縦型構造のＭＯＳＦＥＴの拡
大した構成を第３図に示しである。
大した構成を第３図に示しである。
こぎで、前記構成による従来例での縦型構造のＭＯＳＦ
ＥＴにあっては、その構成上、木質的にソースｎ型不純
物領域４０とＰ型不純物領域３４．３８とｎ型半導体基
板３１とからなる寄生のｎｐｎ ）ランジスタを内蔵し
ており、このために第３図に示すような電流の流れがあ
ると、この電流によるオーミックな電圧効果により、ｐ
型不純物領域３４．３８内に横方向の電界を生じ、ソー
スｎ型不純物領域４ｏをこのｐ型不純物領域３４．３８
に対して負にバイアスすると云う現象が起き、かつこの
バイアスが約ｏ、ｅｖに達した場合には、この寄生ｎｐ
ｎ ）ランジスタがＯＮＬ、て電流が流れ始めることに
なる。
ＥＴにあっては、その構成上、木質的にソースｎ型不純
物領域４０とＰ型不純物領域３４．３８とｎ型半導体基
板３１とからなる寄生のｎｐｎ ）ランジスタを内蔵し
ており、このために第３図に示すような電流の流れがあ
ると、この電流によるオーミックな電圧効果により、ｐ
型不純物領域３４．３８内に横方向の電界を生じ、ソー
スｎ型不純物領域４ｏをこのｐ型不純物領域３４．３８
に対して負にバイアスすると云う現象が起き、かつこの
バイアスが約ｏ、ｅｖに達した場合には、この寄生ｎｐ
ｎ ）ランジスタがＯＮＬ、て電流が流れ始めることに
なる。
つまり例えば、対応するところの、こ〜ではソース電極
４４とドレイン電極４５に電圧を印加して、ｐ型不純物
領域３４．３８とｎ型半導体基板３１とからなる接合を
降伏させた場合、その特性は、第４図に示したように、
降伏電圧ＶＢで立上ったのち、ある降伏電流に達した時
点で保持電圧の低下が起るもので、これは先に述べた通
り、降伏電流の横方向の流れによって、ソースｎ型不純
物領域４０がバイアスされ、かつ寄生トランジスタがＯ
Ｗした結果である。
４４とドレイン電極４５に電圧を印加して、ｐ型不純物
領域３４．３８とｎ型半導体基板３１とからなる接合を
降伏させた場合、その特性は、第４図に示したように、
降伏電圧ＶＢで立上ったのち、ある降伏電流に達した時
点で保持電圧の低下が起るもので、これは先に述べた通
り、降伏電流の横方向の流れによって、ソースｎ型不純
物領域４０がバイアスされ、かつ寄生トランジスタがＯ
Ｗした結果である。
そしてまた、同様な現象は、縦型構造のＮ０９ＦＥＴを
スイッチングさせた場合にも発生する。これは前記ｐ型
不純物匍城３４．３８とｎ型半導体基板３１とからなる
接合の変位電流が、同様にソースｎ型不純物領域４０を
バイアスさせるためである。
スイッチングさせた場合にも発生する。これは前記ｐ型
不純物匍城３４．３８とｎ型半導体基板３１とからなる
接合の変位電流が、同様にソースｎ型不純物領域４０を
バイアスさせるためである。
すなわち、前記のように、この従来例構成においては、
寄生のｎｐｎ ）ランジスタがＯＮすることによって保
持電圧の低下が起り、あるいはまたこの寄生のｎｐｎ
）ランジスタの破壊耐量が小さいことから、素子破壊を
生ずる惧れがあるなどの不都合を有している。
寄生のｎｐｎ ）ランジスタがＯＮすることによって保
持電圧の低下が起り、あるいはまたこの寄生のｎｐｎ
）ランジスタの破壊耐量が小さいことから、素子破壊を
生ずる惧れがあるなどの不都合を有している。
しかしてこのような現象を回避するのには、前記した横
方向電流による電圧降下を小さくして、ソースｎ型不純
物領域４０のバイアスを０．６ｖ以下にすれば良く、こ
のためにこそ高濃度のｐ型不純物領域３４が設けられて
いるのであるが、しかし一方で、この従来例装置におい
ては、同ｐ型不純物領域３４を形成するための開口部３
３が、ｐ型不純物領域３８．３８およびソースｎ型不純
物領域４０を形成するための開口部３７．３７とは別の
製造工程であけられており、このために工程間でのズレ
によって、各ｐ型不純物領域３８ 、３８のそれぞれで
その抵抗値に差を生じ、ズレのない場合に比較するとき
、大きい方の抵抗の抵抗値が、具体的により大きくなる
もので、しかも通常、工程間のズレは生ずるのが当然で
あって、このことはソースのバイアス効果が予想以上に
大きく現われることを意味し、このために従来例による
）ＩＯ９ＦＥＴ構造の場合には、工程間のズレによって
、破壊耐量の低下、およびバラツキを避は得ないと云う
問題点があった。
方向電流による電圧降下を小さくして、ソースｎ型不純
物領域４０のバイアスを０．６ｖ以下にすれば良く、こ
のためにこそ高濃度のｐ型不純物領域３４が設けられて
いるのであるが、しかし一方で、この従来例装置におい
ては、同ｐ型不純物領域３４を形成するための開口部３
３が、ｐ型不純物領域３８．３８およびソースｎ型不純
物領域４０を形成するための開口部３７．３７とは別の
製造工程であけられており、このために工程間でのズレ
によって、各ｐ型不純物領域３８ 、３８のそれぞれで
その抵抗値に差を生じ、ズレのない場合に比較するとき
、大きい方の抵抗の抵抗値が、具体的により大きくなる
もので、しかも通常、工程間のズレは生ずるのが当然で
あって、このことはソースのバイアス効果が予想以上に
大きく現われることを意味し、このために従来例による
）ＩＯ９ＦＥＴ構造の場合には、工程間のズレによって
、破壊耐量の低下、およびバラツキを避は得ないと云う
問題点があった。
この発明方法は従来でのこのような問題点を改善するた
めになされたもので、その目的とするところは、工程間
のズレに伴なう破壊耐量の低下。
めになされたもので、その目的とするところは、工程間
のズレに伴なう破壊耐量の低下。
およびバラツキを生ずる惧れのない半導体装置の製造方
法を提供することである。
法を提供することである。
前記目的を達成するために、この発明方法は、従来例装
置の場合、ソース形成領域およびチャネル形成領域の工
程とは別の工程で、高濃度ｐ型領域を形成していたのに
対し、それぞれの領域形成のための開口部を同一工程で
同時に開口させるようにしたものである。
置の場合、ソース形成領域およびチャネル形成領域の工
程とは別の工程で、高濃度ｐ型領域を形成していたのに
対し、それぞれの領域形成のための開口部を同一工程で
同時に開口させるようにしたものである。
従って、この発明方法の場合には、各拡散領域形成のた
めの開口部を同一工程で同時に開口させるようにしたの
で、工程間でのバラツキを解消して、それぞれの拡散を
自己整合的に行なうことが可能となり、これによって各
抵抗分布、ならびに素子破壊耐量のバラツキを効果的に
改善できるのである。
めの開口部を同一工程で同時に開口させるようにしたの
で、工程間でのバラツキを解消して、それぞれの拡散を
自己整合的に行なうことが可能となり、これによって各
抵抗分布、ならびに素子破壊耐量のバラツキを効果的に
改善できるのである。
以下、この発明に係る半導体装置の製造方法の一実施例
につき、第１図（ａ）ないしくｉ）を参照して詳細に説
明する。
につき、第１図（ａ）ないしくｉ）を参照して詳細に説
明する。
第１図（ａ）ないしくｉ）はこの実施例方法を適用した
ＭＯＳＦＥＴの製造工程を順次に示すそれぞれ断面図で
ある。
ＭＯＳＦＥＴの製造工程を順次に示すそれぞれ断面図で
ある。
この実施例方法においては、まず、ｎ型（第１導電型）
半導体基板１１上にあって、ゲート酸化膜１２、および
ゲート電極としての多結晶シリコン膜１３を形成させ（
第１図（ａ））、これらの両膜１２．１３を選択的にパ
ターニングして、それぞれの拡散層形成のための、所定
の第１の開口部１４ａおよび第２の開口部１４ｂ、１４
ｂを共に同時に開口させ（同図（ｂ））、かつ第１の開
口部１４ａ以外の第２の開口部１４ｂ、１４ｂをレジス
ト１５により閉塞した上で、第１の開口部１４ａから選
択的にポロンをイオン注入により拡散しく同図（Ｃ））
、かつ所定の深さまでドライブして高濃度ｐ型（第２導
電型）不純物領域１Ｂを形成する（同図（ｄ））。
半導体基板１１上にあって、ゲート酸化膜１２、および
ゲート電極としての多結晶シリコン膜１３を形成させ（
第１図（ａ））、これらの両膜１２．１３を選択的にパ
ターニングして、それぞれの拡散層形成のための、所定
の第１の開口部１４ａおよび第２の開口部１４ｂ、１４
ｂを共に同時に開口させ（同図（ｂ））、かつ第１の開
口部１４ａ以外の第２の開口部１４ｂ、１４ｂをレジス
ト１５により閉塞した上で、第１の開口部１４ａから選
択的にポロンをイオン注入により拡散しく同図（Ｃ））
、かつ所定の深さまでドライブして高濃度ｐ型（第２導
電型）不純物領域１Ｂを形成する（同図（ｄ））。
ついで、前記の拡散によって生ずる表面の酸化膜１７を
除去した上で、今度は、先に閉塞されていた前記第２の
開口部１４ｂ、１４ｂに対応する部分から選択的にポロ
ンをイオン注入により拡散しく同図（ｅ））、かつ所定
の深さまでドライブして、前記した高濃度ｐ型不純物領
域１６に接するところの、チャネル領域を含むｐ型不純
物領域１８．１８を形成する（同図（ｆ））。
除去した上で、今度は、先に閉塞されていた前記第２の
開口部１４ｂ、１４ｂに対応する部分から選択的にポロ
ンをイオン注入により拡散しく同図（ｅ））、かつ所定
の深さまでドライブして、前記した高濃度ｐ型不純物領
域１６に接するところの、チャネル領域を含むｐ型不純
物領域１８．１８を形成する（同図（ｆ））。
次に、前記第１の開口部１４ａに対応する部分をレジス
ト２０により閉塞すると共に、前記拡散によって生ずる
表面の酸化膜１９を除去した」二で（同図（ｇ））、今
度は、前記第２の聞「１部１４ｂ、１４ｂに対応する部
分から選択的にリンを拡散してソース領域となる高濃度
ｎ型不純物領域２１．２１を形成しく同図（ｈ））、そ
の後、この拡散によって生じた表面の酸化膜２２と、前
記リンの拡散マスクとして使用した該当部分の酸化膜１
８．および多結晶シリコン膜１３とを選択的に除去した
上で、全面に酸化膜２３を堆積させ、かつ電極取り出し
用の開口をあけ、最後に、アルミニウム配線層２４を配
線して完成する（同図（ｉ））のである。
ト２０により閉塞すると共に、前記拡散によって生ずる
表面の酸化膜１９を除去した」二で（同図（ｇ））、今
度は、前記第２の聞「１部１４ｂ、１４ｂに対応する部
分から選択的にリンを拡散してソース領域となる高濃度
ｎ型不純物領域２１．２１を形成しく同図（ｈ））、そ
の後、この拡散によって生じた表面の酸化膜２２と、前
記リンの拡散マスクとして使用した該当部分の酸化膜１
８．および多結晶シリコン膜１３とを選択的に除去した
上で、全面に酸化膜２３を堆積させ、かつ電極取り出し
用の開口をあけ、最後に、アルミニウム配線層２４を配
線して完成する（同図（ｉ））のである。
従ってこの実施例方法により製造されたＭＯ９ＦＥＴＯ
９ＦＥＴ構造、各拡散領域、つまり高濃度ｐ型不純物領
域ＩＣと、チャネル領域としてのｐ型不純物領域１８．
１８と、それにソース領域としての高濃度ｎ型不純物領
域２１．２１とを形成するための各開口部、こ−では第
１および第２の開口部１４ａおよび１４ｂ、１４ｂが、
共に同一工程で同時に開口されることから、各工程およ
び工程間でのバラツキを解消して、各領域それぞれの拡
散形成を自己整合的に行なうことが可能となり、これに
よって各抵抗分布、ならびに素子破壊耐量などのバラツ
キを効果的に改善できる。
９ＦＥＴ構造、各拡散領域、つまり高濃度ｐ型不純物領
域ＩＣと、チャネル領域としてのｐ型不純物領域１８．
１８と、それにソース領域としての高濃度ｎ型不純物領
域２１．２１とを形成するための各開口部、こ−では第
１および第２の開口部１４ａおよび１４ｂ、１４ｂが、
共に同一工程で同時に開口されることから、各工程およ
び工程間でのバラツキを解消して、各領域それぞれの拡
散形成を自己整合的に行なうことが可能となり、これに
よって各抵抗分布、ならびに素子破壊耐量などのバラツ
キを効果的に改善できる。
そしてまた、実際の製造作業にあっても、従来例方法の
場合、各拡散領域間のズレを少なくするために、極めて
厳しい制御を必要としていたが、この実施例方法では、
同一工程ですべての拡散用開口部を同時に開口させるこ
とから、製造作業のバラツキに対する余裕度が大きくな
ると云う利点もある。
場合、各拡散領域間のズレを少なくするために、極めて
厳しい制御を必要としていたが、この実施例方法では、
同一工程ですべての拡散用開口部を同時に開口させるこ
とから、製造作業のバラツキに対する余裕度が大きくな
ると云う利点もある。
なお、前記実施例方法では、ｎ型半導体基板を用いる場
合について述べたが、ｐ型半導体基板を用いても同様な
効果が得られるものであり、また多結晶シリコン膜以外
のゲート電極膜、および酸化膜以外の絶縁膜を用いても
良いことは勿論である。
合について述べたが、ｐ型半導体基板を用いても同様な
効果が得られるものであり、また多結晶シリコン膜以外
のゲート電極膜、および酸化膜以外の絶縁膜を用いても
良いことは勿論である。
以上詳述したようにこの発明によれば、ＭＯ３ＦＥＴ構
造の製造において、高濃度不純物領域、チャネル領域、
およびソース領域の各拡散領域形成のだめの開口部を、
同一工程で同時に開口させるようにしたので、工程間で
のバラツキを解消して、構造自体の各抵抗分布、ならび
に素子破壊耐量のバラツキを改善でき、また製造作業の
バラツキに対する余裕度を大きくとることが可能になる
。つまり製造作業が簡単になり、安定した特性のＮ０Ｓ
ＦＥＴを再現性良く容易に製造し得るなどの優れた特長
を有するものである。
造の製造において、高濃度不純物領域、チャネル領域、
およびソース領域の各拡散領域形成のだめの開口部を、
同一工程で同時に開口させるようにしたので、工程間で
のバラツキを解消して、構造自体の各抵抗分布、ならび
に素子破壊耐量のバラツキを改善でき、また製造作業の
バラツキに対する余裕度を大きくとることが可能になる
。つまり製造作業が簡単になり、安定した特性のＮ０Ｓ
ＦＥＴを再現性良く容易に製造し得るなどの優れた特長
を有するものである。
第１図はこの発明に係る半導体装置の製造方法の一実施
例による概要を工程順に示すそれぞれ断面図であり、ま
た第２図は従来例での半導体装置の製造方法による概要
を工程順に示すそれぞれ断面図、第３図は同上方法によ
って得たＭＯ９ＦＥＴ構造を示す拡大断面図、第４図は
ＭＯＳＦＥＴの保持電圧と降伏電流との関係を示す説明
図である。 １１・・・・ｎ型（第１導電型）半導体基板、１２・・
・・ゲート酸化膜、１３・・・・多結晶シリコン膜、１
４ａ・・・・第１の開口部、１４ｂ・・・・第２の開口
部、１Ｂ・・・・高濃度ｐ型（第２導電型）不純物領域
、１８・・・・ｐ型不純物領域（チャネル領域）、２１
・・・・高濃度ｎ型不純物領域（ソース領域）、２３・
・・・酸化膜、２４・・・・アルミニウム配線層。 代理人 大 岩 増 雄 １４皐、ゴ？を 一９Ｑ１− 手続補正書（自発） ２２発明の名称 半導体装置の製造方法 ３′、補正をする者 以 上 特許請求の範囲 （１）第１導電型の半導体基板上に、ゲート絶縁膜およ
びゲート電極膜を形成させる工程と、これらの両膜を選
択的にパターニングして、それぞれの拡散層形成のため
の、所定の第１および第２の開口部を同時に開口させる
工程と、第２の開口部を閉塞した上で、第１の開口部か
ら不純物を拡散して高濃度の第２導電型領域を形成する
工程と、前記第２の開口部から不純物を拡散して第２導
電型のチャネル領域を形成する工程と、前記第１の開口
部を閉塞した上で、前記第２の開口部から不純物を拡散
して第１導電型の高濃度のソース領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
例による概要を工程順に示すそれぞれ断面図であり、ま
た第２図は従来例での半導体装置の製造方法による概要
を工程順に示すそれぞれ断面図、第３図は同上方法によ
って得たＭＯ９ＦＥＴ構造を示す拡大断面図、第４図は
ＭＯＳＦＥＴの保持電圧と降伏電流との関係を示す説明
図である。 １１・・・・ｎ型（第１導電型）半導体基板、１２・・
・・ゲート酸化膜、１３・・・・多結晶シリコン膜、１
４ａ・・・・第１の開口部、１４ｂ・・・・第２の開口
部、１Ｂ・・・・高濃度ｐ型（第２導電型）不純物領域
、１８・・・・ｐ型不純物領域（チャネル領域）、２１
・・・・高濃度ｎ型不純物領域（ソース領域）、２３・
・・・酸化膜、２４・・・・アルミニウム配線層。 代理人 大 岩 増 雄 １４皐、ゴ？を 一９Ｑ１− 手続補正書（自発） ２２発明の名称 半導体装置の製造方法 ３′、補正をする者 以 上 特許請求の範囲 （１）第１導電型の半導体基板上に、ゲート絶縁膜およ
びゲート電極膜を形成させる工程と、これらの両膜を選
択的にパターニングして、それぞれの拡散層形成のため
の、所定の第１および第２の開口部を同時に開口させる
工程と、第２の開口部を閉塞した上で、第１の開口部か
ら不純物を拡散して高濃度の第２導電型領域を形成する
工程と、前記第２の開口部から不純物を拡散して第２導
電型のチャネル領域を形成する工程と、前記第１の開口
部を閉塞した上で、前記第２の開口部から不純物を拡散
して第１導電型の高濃度のソース領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Claims (1)
- （１）第１導電型の半導体基板上に、ゲート酸化膜およ
びゲート電極膜を形成させる工程と、これらの両膜を選
択的にパターニングして、それぞれの拡散層形成のため
の、所定の第１および第２の開口部を同時に開口させる
工程と、第２の開口部を閉塞した上で、第１の開口部か
ら不純物を拡散して高濃度の第２導電型領域を形成する
工程と、前記第２の開口部から不純物を拡散して第２導
電型のチャネル領域を形成する工程と、前記第１の開口
部を閉塞した上で、前記第２の開口部から不純物を拡散
して第１導電型の高濃度のソース領域を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056333A JPS62211955A (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61056333A JPS62211955A (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62211955A true JPS62211955A (ja) | 1987-09-17 |
Family
ID=13024273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61056333A Pending JPS62211955A (ja) | 1986-03-12 | 1986-03-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211955A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0234937A (ja) * | 1988-07-25 | 1990-02-05 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH0282628A (ja) * | 1988-09-20 | 1990-03-23 | Sanyo Electric Co Ltd | 縦型ｍｏｓｆｅｔの製造方法 |
| JPH02150068A (ja) * | 1988-11-30 | 1990-06-08 | Fuji Electric Co Ltd | 二重拡散ｍｏｓｆｅｔ |
| EP1429391A1 (en) * | 2002-12-10 | 2004-06-16 | ABB Schweiz AG | Insulated gate semiconductor device and method of making the same |
| CN108155226A (zh) * | 2017-12-22 | 2018-06-12 | 杭州士兰微电子股份有限公司 | Npn型三极管及其制造方法 |
-
1986
- 1986-03-12 JP JP61056333A patent/JPS62211955A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO2004053998A1 (en) * | 2002-12-10 | 2004-06-24 | Abb Schweiz Ag | Insulated gate semiconductor device and method of making the same |
| JP2006509355A (ja) * | 2002-12-10 | 2006-03-16 | アーベーベー・シュバイツ・アーゲー | 絶縁されたゲート半導体装置及びその製造方法 |
| US7224008B2 (en) | 2002-12-10 | 2007-05-29 | Abb Schweiz Ag | Self-aligned production method for an insulated gate semiconductor device cell and insulated gate semiconductor device cell |
| CN108155226A (zh) * | 2017-12-22 | 2018-06-12 | 杭州士兰微电子股份有限公司 | Npn型三极管及其制造方法 |
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