JPH05211293A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH05211293A JPH05211293A JP352692A JP352692A JPH05211293A JP H05211293 A JPH05211293 A JP H05211293A JP 352692 A JP352692 A JP 352692A JP 352692 A JP352692 A JP 352692A JP H05211293 A JPH05211293 A JP H05211293A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Abstract
(57)【要約】
【目的】トランジスタと共に形成されるポリシリコンツ
ェナーダイオードの耐圧の制御を容易にする。 【構成】トランジスタが縦型ＭＯＳ電界効果トランジス
タの場合、一導電型の不純物の注入によって一導電型の
ベース領域８を形成しかつポリシリコン膜のポリシリコ
ンツェナーダイオード形成部６を一導電型の膜にする前
に、逆導電型の不純物の注入によってポリシリコンツェ
ナーダイオード形成部６を逆導電型の膜にする。
ェナーダイオードの耐圧の制御を容易にする。 【構成】トランジスタが縦型ＭＯＳ電界効果トランジス
タの場合、一導電型の不純物の注入によって一導電型の
ベース領域８を形成しかつポリシリコン膜のポリシリコ
ンツェナーダイオード形成部６を一導電型の膜にする前
に、逆導電型の不純物の注入によってポリシリコンツェ
ナーダイオード形成部６を逆導電型の膜にする。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に係わり、特にトランジスタとポリシリコンツェ
ナーダイオードとを有する半導体集積回路装置の製造方
法に関する。
造方法に係わり、特にトランジスタとポリシリコンツェ
ナーダイオードとを有する半導体集積回路装置の製造方
法に関する。
【０００２】
【従来の技術】従来、静電気による絶縁膜の破壊を防止
するために、ゲートとソースとの間にポリシリコンツェ
ナーダイオードを挿入接続した縦型ＭＯＳ電界効果トラ
ンジスタは、図４に示す様な方法で作製していた。同図
には一例として、Ｎチャンネル縦型ＭＯＳ電界効果トラ
ンジスタの製造方法を示す。
するために、ゲートとソースとの間にポリシリコンツェ
ナーダイオードを挿入接続した縦型ＭＯＳ電界効果トラ
ンジスタは、図４に示す様な方法で作製していた。同図
には一例として、Ｎチャンネル縦型ＭＯＳ電界効果トラ
ンジスタの製造方法を示す。
【０００３】まず、Ｎ型シリコン基板１に絶縁膜２を形
成し、その上にポリシリコン膜３を形成する（図４
（ａ））。次に、ポリシリコン膜３上に絶縁膜４を形成
した後、フォトリソグラフィー技術により選択的に絶縁
膜４を除去して、残余する部分の絶縁膜４をマスクとし
て、Ｎ型の不純物の導入を行う。これにより、トランジ
スタのゲートとなるポリシリコン膜の部分５はＮ型とな
るが、ポリシリコンツェナーダイオードを形成する部分
６はＩ型（真性）のままである（図４（ｂ））。次に、
マスクとした絶縁膜４を除去した後、再度、絶縁膜７を
選択的に形成し、これをマスクとしてＰ型の不純物の注
入を行って、Ｎ型のシリコン基板１にＰ型ベース領域８
を形成し、かつ、ポリシリコン膜３のポリシリコンツェ
ナーダイオードを形成する部分６をＰ型にする（図４
（ｃ））。次に、絶縁膜７を除去し、薄い絶縁膜９を全
体的に形成し、さらにポリシリコン膜１０を選択的に形
成する。そしてこのポリシリコン膜１０をマスクとして
Ｎ型不純物を注入してシリコン基板のＰ型ベース領域８
内にＮ型ソース領域１１を形成し、かつ、ポリシリコン
膜３のポリシリコンツェナーダイオードを形成する部分
６に複数のＮ型領域１２を形成する（図４（ｄ））。次
に、ポリシリコン膜１０と絶縁膜９を除去した後、再び
絶縁膜１３を形成しそこにＮ型ソース領域１１へのコン
タクト窓１４およびポリシリコンツェナーダイオード６
へのコンタクト窓１５を形成する（図４（ｅ））。次
に、アルミニウムを蒸着した後、フォトリソグラフィー
技術によって、ソース電極１６とゲート電極１７を形成
し、又、Ｎ型シリコン基板１の裏面の全面にドレイン電
極１８を形成する（図４（ｆ））。
成し、その上にポリシリコン膜３を形成する（図４
（ａ））。次に、ポリシリコン膜３上に絶縁膜４を形成
した後、フォトリソグラフィー技術により選択的に絶縁
膜４を除去して、残余する部分の絶縁膜４をマスクとし
て、Ｎ型の不純物の導入を行う。これにより、トランジ
スタのゲートとなるポリシリコン膜の部分５はＮ型とな
るが、ポリシリコンツェナーダイオードを形成する部分
６はＩ型（真性）のままである（図４（ｂ））。次に、
マスクとした絶縁膜４を除去した後、再度、絶縁膜７を
選択的に形成し、これをマスクとしてＰ型の不純物の注
入を行って、Ｎ型のシリコン基板１にＰ型ベース領域８
を形成し、かつ、ポリシリコン膜３のポリシリコンツェ
ナーダイオードを形成する部分６をＰ型にする（図４
（ｃ））。次に、絶縁膜７を除去し、薄い絶縁膜９を全
体的に形成し、さらにポリシリコン膜１０を選択的に形
成する。そしてこのポリシリコン膜１０をマスクとして
Ｎ型不純物を注入してシリコン基板のＰ型ベース領域８
内にＮ型ソース領域１１を形成し、かつ、ポリシリコン
膜３のポリシリコンツェナーダイオードを形成する部分
６に複数のＮ型領域１２を形成する（図４（ｄ））。次
に、ポリシリコン膜１０と絶縁膜９を除去した後、再び
絶縁膜１３を形成しそこにＮ型ソース領域１１へのコン
タクト窓１４およびポリシリコンツェナーダイオード６
へのコンタクト窓１５を形成する（図４（ｅ））。次
に、アルミニウムを蒸着した後、フォトリソグラフィー
技術によって、ソース電極１６とゲート電極１７を形成
し、又、Ｎ型シリコン基板１の裏面の全面にドレイン電
極１８を形成する（図４（ｆ））。
【０００４】
【発明が解決しようとする課題】従来の製造方法では、
ベース領域の形成及びソース領域の形成と同時にポリシ
リコンツェナーダイオードのＰ型領域とＮ型領域を形成
している。この際、縦型ＭＯＳ電界効果トランジスタの
しきい値電圧の制御のためにベースの不純物注入量が決
められるので、ポリシリコンツェナーダイオードの不純
物注入量もベースの不純物注入量と同じとなり、したが
ってポリシリコンツェナーダイオードは任意のツェナー
降伏電圧（以下、耐圧、という）が得られないというも
問題点があった。
ベース領域の形成及びソース領域の形成と同時にポリシ
リコンツェナーダイオードのＰ型領域とＮ型領域を形成
している。この際、縦型ＭＯＳ電界効果トランジスタの
しきい値電圧の制御のためにベースの不純物注入量が決
められるので、ポリシリコンツェナーダイオードの不純
物注入量もベースの不純物注入量と同じとなり、したが
ってポリシリコンツェナーダイオードは任意のツェナー
降伏電圧（以下、耐圧、という）が得られないというも
問題点があった。
【０００５】
【課題を解決するための手段】本発明の特徴は、半導体
基板に形成されたトランジスタと該半導体基板の主面上
の絶縁膜の上のポリシリコン膜に形成されたポリシリコ
ンツェナーダイオードとを有する半導体集積回路装置の
製造方法において、前記トランジスタの第１の導電型領
域の形成前に、前記ポリシリコン膜に第１の導電型とは
逆の導電型の第２の導電型の不純物を導入する第１の工
程と、しかる後、前記半導体基板に第１の導電型の不純
物を導入して前記トランジスタの前記第１の導電型領域
を形成すると同時に、前記ポリシリコン膜に第１の導電
型の不純物を導入して該ポリシリコン膜を第１の導電型
の膜とする第２の工程とを有し、前記第２の工程で前記
ポリシリコン膜に導入する第１の導電型の不純物の量か
ら前記第１の工程で該ポリシリコン膜に導入する第２の
導電型の不純物の量を差引いた形で第１の導電型の膜と
しての該ポリシリコン膜に形成される前記ポリシリコン
ツェナーダイオードの耐圧の制御を行なう半導体集積回
路装置の製造方法にある。ここで前記トランジスタは縦
型ＭＯＳ電界効果トランジスタであり、前記第１の導電
型領域は該トランジスタのベース領域であり、前記ポリ
シリコンツェナーダイオードは該トランジスタのゲート
とソースとの間に挿入接続されたダイオードであること
ができる。上記構成によれば、ポリシリコンツェナーダ
イオードのベース領域と同じ導電型の部分の濃度を（第
２の工程：ベース領域形成の不純物量）−（第１の工
程：ベース領域形成以前の不純物量）の形で制御でき、
結果的にポリシリコンツェナーダイオードの耐圧の制御
が可能であるという特徴を備えている。
基板に形成されたトランジスタと該半導体基板の主面上
の絶縁膜の上のポリシリコン膜に形成されたポリシリコ
ンツェナーダイオードとを有する半導体集積回路装置の
製造方法において、前記トランジスタの第１の導電型領
域の形成前に、前記ポリシリコン膜に第１の導電型とは
逆の導電型の第２の導電型の不純物を導入する第１の工
程と、しかる後、前記半導体基板に第１の導電型の不純
物を導入して前記トランジスタの前記第１の導電型領域
を形成すると同時に、前記ポリシリコン膜に第１の導電
型の不純物を導入して該ポリシリコン膜を第１の導電型
の膜とする第２の工程とを有し、前記第２の工程で前記
ポリシリコン膜に導入する第１の導電型の不純物の量か
ら前記第１の工程で該ポリシリコン膜に導入する第２の
導電型の不純物の量を差引いた形で第１の導電型の膜と
しての該ポリシリコン膜に形成される前記ポリシリコン
ツェナーダイオードの耐圧の制御を行なう半導体集積回
路装置の製造方法にある。ここで前記トランジスタは縦
型ＭＯＳ電界効果トランジスタであり、前記第１の導電
型領域は該トランジスタのベース領域であり、前記ポリ
シリコンツェナーダイオードは該トランジスタのゲート
とソースとの間に挿入接続されたダイオードであること
ができる。上記構成によれば、ポリシリコンツェナーダ
イオードのベース領域と同じ導電型の部分の濃度を（第
２の工程：ベース領域形成の不純物量）−（第１の工
程：ベース領域形成以前の不純物量）の形で制御でき、
結果的にポリシリコンツェナーダイオードの耐圧の制御
が可能であるという特徴を備えている。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明をＮチャンネル縦型ＭＯＳ電界効果ト
ランジスタの製造方法に適用した場合の一実施例であ
る。
る。図１は本発明をＮチャンネル縦型ＭＯＳ電界効果ト
ランジスタの製造方法に適用した場合の一実施例であ
る。
【０００７】まず、Ｎ型シリコン基板１に絶縁膜２を形
成し、その上にポリシリコン膜３を形成する。次に、ポ
リシリコン膜３上に絶縁膜４を形成した後、フォトリソ
グラフィー技術により選択的に絶縁膜４を除去して、残
余する部分の絶縁膜４をマスクとして、Ｎ型の不純物の
導入を行う。これにより、トランジスタのゲートとなる
ポリシリコン膜の部分５はＮ型となるが、ポリシリコン
ツェナーダイオードを形成する部分６はＩ型（真性）の
ままである（図１（ａ））。次に、マスクとした絶縁膜
４を除去した後、全面に後のベース工程で導入されるＰ
型不純物の不純物濃度より低い量のＮ型不純物を注入
し、ポリシリコンツェナーダイオード形成部６の全面を
Ｎ型に、トランジスタのゲートとなるポリシリコン膜の
部分５をＮ+ 型にする（図１（ｂ））。次に、再度、絶
縁膜７を選択的に形成し、これをマスクとしてＰ型の不
純物の注入を行って、Ｎ型のシリコン基板１にＰ型ベー
ス領域８を形成し、かつ、ポリシリコン膜３のポリシリ
コンツェナーダイオードを形成する部分６の全面をＰ-
型にする（図１（ｃ））。次に、絶縁膜７を除去し、薄
い絶縁膜９を全体的に形成し、さらにポリシリコン膜１
０を選択的に形成する。そしてこのポリシリコン膜１０
をマスクとしてＮ型不純物を注入してシリコン基板のＰ
型ベース領域８内にＮ型ソース領域１１を形成し、か
つ、ポリシリコン膜３のポリシリコンツェナーダイオー
ドを形成する部分６に複数のＮ型領域１２を形成する。
これにより複数のＰＮ接合ツェナーダイオードが直列接
続してポリシリコン膜内に形成されたこととなる。（図
１（ｄ））。次に、ポリシリコン膜１０と絶縁膜９を除
去した後、再び絶縁膜１３を形成しそこにＮ型ソース領
域１１へのコンタクト窓１４およびポリシリコンツェナ
ーダイオード６へのコンタクト窓１５を形成する（図１
（ｅ））。次に、アルミニウムを蒸着した後、フォトリ
ソグラフィー技術によって、ソース電極１６とゲート電
極１７を形成し、又、Ｎ型シリコン基板１の裏面の全面
にドレイン電極１８を形成する（図１（ｆ））。
成し、その上にポリシリコン膜３を形成する。次に、ポ
リシリコン膜３上に絶縁膜４を形成した後、フォトリソ
グラフィー技術により選択的に絶縁膜４を除去して、残
余する部分の絶縁膜４をマスクとして、Ｎ型の不純物の
導入を行う。これにより、トランジスタのゲートとなる
ポリシリコン膜の部分５はＮ型となるが、ポリシリコン
ツェナーダイオードを形成する部分６はＩ型（真性）の
ままである（図１（ａ））。次に、マスクとした絶縁膜
４を除去した後、全面に後のベース工程で導入されるＰ
型不純物の不純物濃度より低い量のＮ型不純物を注入
し、ポリシリコンツェナーダイオード形成部６の全面を
Ｎ型に、トランジスタのゲートとなるポリシリコン膜の
部分５をＮ+ 型にする（図１（ｂ））。次に、再度、絶
縁膜７を選択的に形成し、これをマスクとしてＰ型の不
純物の注入を行って、Ｎ型のシリコン基板１にＰ型ベー
ス領域８を形成し、かつ、ポリシリコン膜３のポリシリ
コンツェナーダイオードを形成する部分６の全面をＰ-
型にする（図１（ｃ））。次に、絶縁膜７を除去し、薄
い絶縁膜９を全体的に形成し、さらにポリシリコン膜１
０を選択的に形成する。そしてこのポリシリコン膜１０
をマスクとしてＮ型不純物を注入してシリコン基板のＰ
型ベース領域８内にＮ型ソース領域１１を形成し、か
つ、ポリシリコン膜３のポリシリコンツェナーダイオー
ドを形成する部分６に複数のＮ型領域１２を形成する。
これにより複数のＰＮ接合ツェナーダイオードが直列接
続してポリシリコン膜内に形成されたこととなる。（図
１（ｄ））。次に、ポリシリコン膜１０と絶縁膜９を除
去した後、再び絶縁膜１３を形成しそこにＮ型ソース領
域１１へのコンタクト窓１４およびポリシリコンツェナ
ーダイオード６へのコンタクト窓１５を形成する（図１
（ｅ））。次に、アルミニウムを蒸着した後、フォトリ
ソグラフィー技術によって、ソース電極１６とゲート電
極１７を形成し、又、Ｎ型シリコン基板１の裏面の全面
にドレイン電極１８を形成する（図１（ｆ））。
【０００８】尚、上記実施例ではＰチャンネル縦型ＭＯ
Ｓ電界効果トランジスタについて説明したが、Ｎチャン
ネル縦型ＭＯＳ電界効果トランジスタにも適用が可能で
ある。又、ラテラルＭＯＳ、たとえばＣＭＯＳとポリシ
リコンツェナーダイオードとを組合わせたＩＣの場合
は、ＰウエルやＮウエルの形成を上記ベース領域の形成
と置換え、ＰウエルやＮウエルの形成と同時に同じ不純
物をポリシリコン膜に導入する工程（第２の工程）の前
にこれらウエルと逆の不純物をポリシリコン膜に導入し
てポリシリコンツェナーダイオードの耐圧を制御すれば
よい。
Ｓ電界効果トランジスタについて説明したが、Ｎチャン
ネル縦型ＭＯＳ電界効果トランジスタにも適用が可能で
ある。又、ラテラルＭＯＳ、たとえばＣＭＯＳとポリシ
リコンツェナーダイオードとを組合わせたＩＣの場合
は、ＰウエルやＮウエルの形成を上記ベース領域の形成
と置換え、ＰウエルやＮウエルの形成と同時に同じ不純
物をポリシリコン膜に導入する工程（第２の工程）の前
にこれらウエルと逆の不純物をポリシリコン膜に導入し
てポリシリコンツェナーダイオードの耐圧を制御すれば
よい。
【０００９】図２は本発明は図１の方法で製造されたＩ
Ｃの平面図（ａ）と同図のＡ−Ｂ部の断面図（ｂ）であ
る。また上記した図１もこの図２（ａ）のＡ−Ｂ部に相
当する箇所の断面図である。Ｎ型ソース領域１１の中央
にＰ型ベースコンタクト１９が位置し、平面形状でリン
グ状のＰ型チャンネル領域２０がＮ型ソース領域１１を
取り囲んでいる。又、チャンネル領域２０上に形成され
ているポリシリコンゲート５は格子状の平面形状となっ
ている。
Ｃの平面図（ａ）と同図のＡ−Ｂ部の断面図（ｂ）であ
る。また上記した図１もこの図２（ａ）のＡ−Ｂ部に相
当する箇所の断面図である。Ｎ型ソース領域１１の中央
にＰ型ベースコンタクト１９が位置し、平面形状でリン
グ状のＰ型チャンネル領域２０がＮ型ソース領域１１を
取り囲んでいる。又、チャンネル領域２０上に形成され
ているポリシリコンゲート５は格子状の平面形状となっ
ている。
【００１０】図３は、図１により得られたＩＣチップを
全体的に示す平面図であり同図の丸Ｇの部分が図１，図
２（ａ），（ｂ）に対応している。アルミニウムのゲー
ト電極（図３で左上りの斜線で示してある）１７はボン
ディングパッド部２２と接続配線部２１とを有し、この
２本のストライプ状の接続配線部２１においてポリシリ
コンゲート５と接続している。そしてアルミニウムのゲ
ート電極１７のボンディングパッド部２２とソース電極
（図３で右上りの斜線で示してある）１６との間にポリ
シリコンツェナーダイオード６が接続されている。
全体的に示す平面図であり同図の丸Ｇの部分が図１，図
２（ａ），（ｂ）に対応している。アルミニウムのゲー
ト電極（図３で左上りの斜線で示してある）１７はボン
ディングパッド部２２と接続配線部２１とを有し、この
２本のストライプ状の接続配線部２１においてポリシリ
コンゲート５と接続している。そしてアルミニウムのゲ
ート電極１７のボンディングパッド部２２とソース電極
（図３で右上りの斜線で示してある）１６との間にポリ
シリコンツェナーダイオード６が接続されている。
【００１１】
【発明の効果】以上説明したように、本発明はゲートと
ソース間にポリシリコンツェナーダイオードを有するト
ランジスタにおいて、ポリシリコンツェナーダイオード
のＰ型またはＮ型領域をベース領域形成と同時に形成す
る以前に、ポリシリコン膜全体をベース領域と逆の導電
型にすることによって、ベース領域の不純物濃度により
定められるトランジスタのしきい値電圧とは独立にポリ
シリコンツェナーダイオードの耐圧の制御が容易になる
という効果を有する。
ソース間にポリシリコンツェナーダイオードを有するト
ランジスタにおいて、ポリシリコンツェナーダイオード
のＰ型またはＮ型領域をベース領域形成と同時に形成す
る以前に、ポリシリコン膜全体をベース領域と逆の導電
型にすることによって、ベース領域の不純物濃度により
定められるトランジスタのしきい値電圧とは独立にポリ
シリコンツェナーダイオードの耐圧の制御が容易になる
という効果を有する。
【００１２】ツェナーダイオード部のＰＮ接合が４段直
列で、ベース領域へのボロンイオン注入量が９×１０13
ａｔｏｍｓ／ｃｍ2 、ソース領域へのリンイオン注入量
が５×１０15ａｔｏｍｓ／ｃｍ2 の時、従来技術による
ツェナーダイオードの耐圧は２０Ｖ程度であるが、本発
明によってベース領域へのボロンイオン注入に前にツェ
ナーダイオードの形成部にリンを１×１０13ａｔｏｍｓ
／ｃｍ2 イオン注入することにより、ＭＯＳ電界効果ト
ランジスタのしきい値電圧を変えずにポリシリコンツェ
ナーダイオードの耐圧を約２５Ｖに上げることができ
る。
列で、ベース領域へのボロンイオン注入量が９×１０13
ａｔｏｍｓ／ｃｍ2 、ソース領域へのリンイオン注入量
が５×１０15ａｔｏｍｓ／ｃｍ2 の時、従来技術による
ツェナーダイオードの耐圧は２０Ｖ程度であるが、本発
明によってベース領域へのボロンイオン注入に前にツェ
ナーダイオードの形成部にリンを１×１０13ａｔｏｍｓ
／ｃｍ2 イオン注入することにより、ＭＯＳ電界効果ト
ランジスタのしきい値電圧を変えずにポリシリコンツェ
ナーダイオードの耐圧を約２５Ｖに上げることができ
る。
【図１】本発明の一実施例を工程順に示した断面図。
【図２】本発明の一実施例による半導体集積回路装置を
示す図。
示す図。
【図３】本発明の一実施例による半導体集積回路装置の
チップを全体的に示す平面図
チップを全体的に示す平面図
【図４】従来技術を工程順に示した断面図。
１ Ｎ型シリコン基板 ２，４，７，９，１３ 絶縁膜 ３，１０ ポリシリコン膜 ５ ポリシリコン膜の素子（ゲート）形成部 ６ ポリシリコン膜のポリシリコンツェナーダイオー
ド形成部 ８ Ｐ型ベース領域 １１ Ｎ型ソース領域 １２ ポリシリコンツェナーダイオードのＮ型領域 １４ ソースコンタクト窓 １５ ポリシリコンツェナーダイオード部コンタクト
窓 １６ ソース電極 １７ ゲート電極 １８ ドレイン電極 １９ ベースコンタクト部 ２０ チャンネル領域 ２１ ゲート電極１７の接続配線部 ２２ ゲート電極１７のボンディングパッド部
ド形成部 ８ Ｐ型ベース領域 １１ Ｎ型ソース領域 １２ ポリシリコンツェナーダイオードのＮ型領域 １４ ソースコンタクト窓 １５ ポリシリコンツェナーダイオード部コンタクト
窓 １６ ソース電極 １７ ゲート電極 １８ ドレイン電極 １９ ベースコンタクト部 ２０ チャンネル領域 ２１ ゲート電極１７の接続配線部 ２２ ゲート電極１７のボンディングパッド部
Claims (2)
- 【請求項１】 半導体基板に形成されたトランジスタと
該半導体基板の主面上の絶縁膜の上のポリシリコン膜に
形成されたポリシリコンツェナーダイオードとを有する
半導体集積回路装置の製造方法において、前記トランジ
スタの第１の導電型領域の形成前に、前記ポリシリコン
膜に第１の導電型とは逆の導電型の第２の導電型の不純
物を導入する第１の工程と、しかる後、前記半導体基板
に第１の導電型の不純物を導入して前記トランジスタの
前記第１の導電型領域を形成すると同時に、前記ポリシ
リコン膜に第１の導電型の不純物を導入して該ポリシリ
コン膜を第１の導電型の膜とする第２の工程とを有し、
前記第２の工程で前記ポリシリコン膜に導入する第１の
導電型の不純物の量から前記第１の工程で該ポリシリコ
ン膜に導入する第２の導電型の不純物の量を差引いた形
で第１の導電型の膜としての該ポリシリコン膜に形成さ
れる前記ポリシリコンツェナーダイオードの耐圧（ツェ
ナー降伏電圧）の制御を行なうことを特徴とする半導体
集積回路装置の製造方法。 - 【請求項２】 前記トランジスタは縦型ＭＯＳ電界効果
トランジスタであり、前記第１の導電型領域は該トラン
ジスタのベース領域であり、前記ポリシリコンツェナー
ダイオードは該トランジスタのゲートとソースとの間に
挿入接続されたダイオードであることを特徴とする請求
項１に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP352692A JPH05211293A (ja) | 1992-01-13 | 1992-01-13 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP352692A JPH05211293A (ja) | 1992-01-13 | 1992-01-13 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05211293A true JPH05211293A (ja) | 1993-08-20 |
Family
ID=11559827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP352692A Withdrawn JPH05211293A (ja) | 1992-01-13 | 1992-01-13 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05211293A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| WO2001041216A1 (de) * | 1999-12-02 | 2001-06-07 | Robert Bosch Gmbh | Verfahren zur herstellung monolithisch integrierter halbleiterbauelemente |
-
1992
- 1992-01-13 JP JP352692A patent/JPH05211293A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502338A (en) * | 1992-04-30 | 1996-03-26 | Hitachi, Ltd. | Power transistor device having collector voltage clamped to stable level over wide temperature range |
| WO2001041216A1 (de) * | 1999-12-02 | 2001-06-07 | Robert Bosch Gmbh | Verfahren zur herstellung monolithisch integrierter halbleiterbauelemente |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |