WO2001041216A1 - Verfahren zur herstellung monolithisch integrierter halbleiterbauelemente - Google Patents

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    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements

Definitions

  • the invention relates to a method for producing monolithically integrated semiconductor components with the features mentioned in the preamble of claim 1.
  • the method according to the invention with the features mentioned in claim 1 offers the advantage that the production of additional polysilicon diodes in the entire process of manufacturing integrated semiconductor components can be integrated.
  • the fact that the doping of the charge carrier regions of the polysilicon diodes takes place simultaneously with the doping of the functional charge carrier regions of the semiconductor components means that additional masking levels can be dispensed with, so that the manufacturing outlay and the associated costs for the integration of polysilicon diodes into the semiconductor component are reduced can.
  • the polycrystalline silicon layer is pre-doped over the entire surface, so that when the charge carrier regions for the polysilicon diodes are subsequently applied, the electrical behavior is optimized by implantation of n-doped charge carriers or p-doped charge carriers the polysilicon diodes can be achieved.
  • Zener diodes with different reverse voltage values in the polycrystalline silicon layer. These are particularly suitable for the construction of overvoltage protection circuits for the integrated semiconductor components.
  • Figure 1 shows schematically the sequence and arrangement of photolithographic masking levels for the integration of polysilicon diodes
  • FIG. 2 shows a schematic perspective view of an integrated semiconductor component with polysilicon diodes
  • FIG. 3 shows a schematic illustration of a polysilicon diode in a first exemplary embodiment
  • FIG. 4 shows a schematic perspective view of a polysilicon diode in a second exemplary embodiment
  • Figure 5 shows a circuit example of the polysilicon diodes.
  • FIG. 1 shows a sectional illustration of an integrated semiconductor component 10 after its processing and a sequence 12 of different masking levels that are necessary for structuring the semiconductor component 10.
  • Structure, arrangement and The use of the masking planes 12 to achieve the functional structures of the semiconductor component 10 is generally known, so that this will not be discussed in more detail in the context of the present description. In particular, only the integration of additional polysilicon diodes 14 into a polycrystalline silicon layer will be discussed.
  • the sequence of masking levels 12 is shown from top to bottom, that is, the top masking level is the first and the bottom masking level is the last. A total of eight masking levels are necessary for structuring the semiconductor component 10.
  • the starting point is a p + - doped substrate 16, on which an n " -doped layer 18 is arranged.
  • a first masking plane 20 is used to implant a p-doped well 22 into the n ⁇ -doped layer 18 a second masking level 22 serves to expose the active areas in the field oxide.
  • the field oxide is removed by wet chemical means down to the silicon in order to ensure a defined growth of the gate oxide.
  • the masking level 22 is after the After an all-over polysilicon deposition, the entire, unmasked pre-doping of this layer is carried out by an ion implantation. This pre-doping with n-charge carriers leads to the setting of a defined conductivity of the polysilicon.
  • a further masking level 24 defines the areas at which the polysilicon previously deposited over the entire surface is removed by a subsequent plasma etching process.
  • lacquer masking is first carried out in preparation for p-doping.
  • This p-doping essentially defines the majority charge carrier concentration of the channel region of the MOS component of the power transistor.
  • p-doped charge carrier regions are created within the n ⁇ -doped layer 18.
  • a high-energy p + doping then takes place via a masking level 30.
  • P + -doped charge carrier regions 32 are applied corresponding to the mask openings of the masking plane 30. It is clear from the illustration in FIG. 1 that such a mask opening lies in the masking plane 30 in the area of the later polysilicon diode 14, so that a p + charge carrier region 32 'is created there in the n-predoped polysilicon, if necessary.
  • a next masking level 34 is used to define n + -doped charge carrier regions 36.
  • this p-doped charge carrier region 32 and then the n-predoped region 38 of the polysi - Includes lithium and the n + -doped charge carrier region 36 '.
  • the contact areas are then opened via a masking level 40 and the metallic connection structures are etched out of the metallization layer previously sputtered over the entire area via a masking level 42.
  • the charge carrier regions 32 'and 36' of the polysilicon diode 14 are simultaneously structured by the masking planes 30 and 34 which are used anyway.
  • FIG. 2 shows a schematic perspective view of the semiconductor component 10. The same parts as in FIG. 1 are provided with the same reference symbols and are not explained again.
  • FIG. 4 schematically shows a polysilicon diode 14 'in which the openings of the masking planes 30 and 34 overlap.
  • FIG. 5 shows a possible circuit arrangement of the polysilicon diodes 14 in the semiconductor component 10, specifically in the polycrystalline silicon layer.
  • the transistor 50 structured in the semiconductor component has a gate connection 52, a collector connection 54 and an emitter connection 56.
  • This is an IGBT (Insulated Gate Bipolar Transistor).
  • the collector terminal 54 is connected to the gate terminal 52 via the upper polysilicon diodes 14, while the emitter terminal 56 is connected to the gate terminal 52 via the lower polysilicon diodes 14.
  • the resistance R can be represented as a circuit component by using the corresponding doping and structuring levels in the polysilicon layer.
  • the polysilicon diodes can be used as Zener diodes or as diodes operated in the direction of flow.
  • overvoltage protection circuits to avoid critical collector-emitter avalanche current and also protection circuits against electrostatic discharges can be integrated on the semiconductor components 10.
  • the voltage values of the protective circuits mentioned can also be set by the series connection of the polysilicon diodes 14.

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung monolithisch integrierter Halbleiterbauelemente in einem Ausgangswafer, wobei in einer auf dem Ausgangswafer aufgebrachten polykristallinen Siliziumschicht zusätzlich wenigstens eine Polysiliziumdiode integriert wird. Es ist vorgesehen, dass die Dotierung der Ladungsträgergebiete (32', 36') derwenigstens einen Polysiliziumdiode (14) gleichzeitig mit der Dotierung der Funktions-Ladungsträgergebiete (32, 36) des Halbleiterbauelementes (10) erfolgt.

Description

Verfahren zur Herstellung monolithisch integrierter Halbleiterbauelemente
Die Erfindung betrifft ein Verfahren zur Herstellung monolithisch integrierter Halbleiterbauelemente mit den im Oberbegriff des Anspruchs 1 genannten Merkrna- len.
Stand der Technik
Bekannt ist, in einem auf Siliziumbasis vorliegenden Ausgangswafer Halbleiterbauelemente zu integrieren. Diese Integration der Halbleiterbauelemente erfolgt bekanntermaßen durch Lithographieprozesse, wobei durch aufeinander folgende Prozessschritte definierte Ladungsträgergebiete, Kontaktzonen, Metallisierungen, Oxidbereiche oder dergleichen strukturiert werden. Die Strukturierung dieser einzelnen Funktionsbereiche erfolgt durch aufeinander folgende Maskierung des Ausgangswafers und durch kombinierte Bestrahlungsvorgänge, Ionenimplantationsvorgänge, Ionendiffusions- Vorgänge, Ätzvorgänge usw. Mittels derartiger bekannter Verfahrensschritte lassen sich bipolare Halbleiterstrukturen oder MOS-Halbleiterstrukturen erzeugen. Einer der bekannten Prozessschritte bezieht sich auf das Abscheiden einer polykristallinen Siliziumschicht, die insbesondere der Erzeugung von Gateelek¬ troden dient. Diese polykristalline Siliziumschicht zeichnet sich durch eine homogene Dotierung aus.
Bekannt ist ferner, den integrierten Halbleiterbauelementen Spannungsbegrenzungsschaltungen und/oder Schutzschaltungen gegen elektrostatische Entladungen zuzuordnen. Derartige Schaltungen lassen sich durch Diodenanordnungen realisieren.
Bekannt ist, derartige Diodenanordnungen in die polykristalline Siliziumschicht zu integrieren, indem über zusätzliche photolithographische Maskierungsebenen entsprechend dotierte Ladungsträgergebiete in die polykristalline Siliziumschicht integriert werden. Hierbei ist nachteilig, dass durch die zusätzlich notwendigen Verfahrensschritte der Gesamtaufwand für die Herstellung der integrierten Halbleiterbauelemente erhöht ist. Gleichzeitig ergibt sich eine zusätzliche Fehlerquelle durch die zusätzlichen Beschich- tungsvorgänge, Belichtungsvorgänge und Ionenimplantationsvorgänge, die zu einer erniedrigten Ausbeute der hergestellten integrierten Halbleiterbauelemente führen können.
Vorteile der Erfindung
Das erfindungsgemäße Verfahren mit den im Anspruch 1 genannten Merkmalen bietet demgegenüber den Vorteil, dass die Erzeugung zusätzlicher Polysiliziumdioden in den Gesamtprozess der Herstellung integrierter Halbleiterbauelemente integriert werden kann. Dadurch, dass die Dotierung der Ladungsträgergebiete der Poly- siliziumdioden gleichzeitig mit der Dotierung der Funktions-Ladungsträgergebiete der Halbleiterbauelemente erfolgt, kann auf zusätzliche Maskierungsebenen verzichtet werden, so dass der Fertigungsaufwand und damit verbundene Kosten bei der Integration von Poly- siliziumdioden in das Halbleiterbauelement reduziert werden können.
In bevorzugter Ausgestaltung der Erfindung ist vorgesehen, dass die polykristalline Sili∑iumschicht ganzflächig vordotiert wird, so dass bei dem nachfol- genden Anlegen der Ladungsträgergebiete für die Poly- siliziumdioden durch Implantation von n-dotierten Ladungsträgern beziehungsweise p-dotierten Ladungsträgern eine Optimierung des elektrischen Verhaltens der Polysiliziumdioden erzielbar ist. Insbesondere wird es so möglich, Zenerdioden mit unterschiedlichen Sperrspannungswerten in der polykristallinen Siliziumschicht zu erzielen. Diese eignen sich insbesondere zum Aufbau von Überspannungsschutzschaltungen für die integrierten Halbleiterbauelemente .
Weitere bevorzugte Ausgestaltungen der Erfindung ergeben sich aus den übrigen, in den Unteransprüchen genannten Merkmalen. Zeichnungen
Die Erfindung wird nachfolgend in Ausführungsbeispielen anhand der zugehörigen Zeichnungen näher erläu- tert. Es zeigen:
Figur 1 schematisch die Abfolge und Anordnung photolithographischer Maskierungsebenen zur Integration von Polysiliziu dioden;
Figur 2 eine schematische Perspektivansicht eines integrierten Halbleiterbauelementes mit Polysiliziumdioden;
Figur 3 eine schematische Darstellung einer Poly- siliziumdiode in einem ersten Ausführungs- beispiel;
Figur 4 eine schematische Perspektivansicht einer Po- lysiliziu diode in einem zweiten Ausführungsbeispiel und
Figur 5 ein Schaltungsbeispiel der Polysiliziumdioden.
Beschreibung der Ausführungsbeispiele
Figur 1 zeigt in einer Schnittdarstellung ein integriertes Halbleiterbauelement 10 nach seiner Prozes- sierung und eine Abfolge 12 verschiedener Maskie- rungsebenen, die zur Strukturierung des Halbleiterbauelementes 10 notwendig sind. Aufbau, Anordnung und Einsatz der Maskierungsebenen 12 zum Erzielen der Funktionsstrukturen des Halbleiterbauelementes 10 sind allgemein bekannt, so dass im Rahmen der vorliegenden Beschreibung hierauf nicht näher eingegangen werden soll. Insbesondere soll nur auf die Integration zusätzlicher Polysiliziumdioden 14 in eine polykristalline Siliziumschicht eingegangen werden. Die Abfolge der Maskierungsebenen 12 ist von oben nach unten dargestellt, das heißt, die oberste Maskie- rungsebene ist die erste und die unterste Maskierungsebene die letzte. Insgesamt sind acht Maskierungsebenen zur Strukturierung des Halbleiterbauelementes 10 notwendig. Ausgegangen wird von einem p+- dotierten Substrat 16, auf das eine n"-dotierte Schicht 18 angeordnet ist. Eine erste Maskierungsebene 20 wird dazu benutzt, in die n~-dotierte Schicht 18 eine p-dotierte Wanne 22 zu implantieren. Hierbei erfolgt eine oberflächennahe Dotierung und ein nachfolgendes thermisches Oxidieren zum Erreichen der gewünschten Wannentiefe. Eine zweite Maskierungsebene 22 dient zum Freilegen der Aktivgebiete im Feldoxid. Das Feldoxid wird nasschemisch bis zum Silizium entfernt, um ein definiertes Aufwachsen des Gateoxids zu gewährleisten. Die Maskierungsebene 22 wird nach dem nasschemischen Ätzen gleichzeitig zum Aufwachsen eines elektrisch stabilen Gateoxids genutzt. Nach einer ganzflächigen Polysiliziumabschei- dung erfolgt die ganzflächige, unmaskierte Vordotierung dieser Schicht durch eine Ionenimplantation. Diese Vordotierung mit n- Ladungsträgern führt zur Einstellung einer definierten Leitfähigkeit des Poly- siliziums . Eine weitere Maskierungsebene 24 legt die Bereiche fest, an denen das zuvor ganzflächig abgeschiedene Polysilizium durch ein nachfolgendes angewendetes Plasmaätzverfahren entfernt wird.
Mittels einer nächsten Maskierungsebene 26 erfolgt zunächst eine Lackmaskierung zur Vorbereitung einer p-Dotierung. Diese p-Dotierung definiert wesentlich die Majoritätsladungsträgerkonzentration des Kanalbereiches der MOS-Komponente des Leistungstransis- tors. Hierdurch werden p-dotierte Ladungsträgergebiete innerhalb der n~-dotiεrten Schicht 18 angelegt. Anschließend erfolgt über eine Maskierungsebene 30 eine hochenergetische p+-Dotierung . Entsprechend der Maskenöffnungen der Maskierungsebene 30 werden p+-do- tierte Ladungsträgergebiere 32 angelegt. Anhand der Darstellung in Figur 1 wird deutlich, dass eine derartige Maskenöffnung in der Maskierungsebene 30 im Bereich der späteren Polysiliziumdiode 14 liegt, so dass dort in dem gegebenenfalls n-vordotierten Polysilizium ein p+-Ladungsträgergebiet 32' angelegt ist.
Über eine nächste Maskierungsebene 34 erfolgt die De- finition von n+-dotierten Ladungsträgergebieten 36. In Bezug auf die integrierte Polysiliziumdiode 14 wird deutlich, dass diese im Querschnitt betrachtet den p-dotierten Ladungsträgerbereich 32, daran anschließend den n-vordotiεrten Bereich 38 des Polysi- liziums und den n+-dotierten Ladungsträgerbereich 36' umfasst . Anschließend erfolgt über eine Maskierungsebene 40 das Öffnen der Kontaktgebiete und über eine Maskierungsebene 42 das Ätzen der metallischen Verbindungs- strukturen aus der zuvor ganzflächig aufgesputterten Metallisierungsschicht heraus.
Für den Kern der Erfindung wesentlich ist, dass durch sowieso verwendete Maskierungsebenen 30 und 34 gleichzeitig die Ladungsträgergebiete 32' beziehungs- weise 36' der Polysiliziumdiode 14 mitstrukturiert werden.
Figur 2 zeigt eine schematische Perspektivansicht des Halbleiterbauelementes 10. Gleiche Teile wie in Figur 1 sind mit gleichen Bezugszeichen versehen und nicht nochmals erläutert.
An dieser Perspektivansicht wird deutlich, dass gleichzeitig mehrere Transistorzellen, aber auch meh- rere Polysiliziumdioden 14 strukturiert werden können. Diese besitzen die p+-dotierten Ladungsträgergebiete 32', die n+-dotierten Ladungsträgergebiete 36' und die n-dotierten Ladungsträgergebiete 38. Entsprechend der Anordnung von Maskierungsöffnungen in den Maskierungsebenen 30 beziehungsweise 34 kann die Orientierung der Ladungsträgergebiete 32' beziehungsweise 36' in Flussrichtung unterschiedlich gewählt sein. Hierdurch lassen sich in unterschiedliche Richtung sperrende Polysiliziumdioden in die polykristal- line Siliziumschicht des Halbleiterbauelementes 10 integrieren. In Figur 3 ist nochmals die Polysiliziumdiode 14 schematisch in einer Perspektivansicht gezeigt. Es wird deutlich, dass durch die Integration des p+-do- tierten Ladungsträgergebietes 32' in das n-vordotier- te Ladungsträgergebiet 38 ein pn-Übergang 44 entsteht, der eine reduzierte Brutto-Dotierstoffkonzen- tration und ausgedehnte Raumladungszone im Sperrbetrieb aufweist. Hierdurch ergibt sich eine maximale Sperrfähigkeit der Polysiliziumdiode 14.
Im Unterschied hierzu ist in Figur 4 schemarisch eine Polysiliziumdiode 14' dargestellt, bei der sich die Öffnungen der Maskierungsebenen 30 und 34 überlappen. Hierdurch ergibt sich ein unmittelbarer pn-Übergang 46 zwischen dem p+-Ladungsträgergebiet 32' und dem n+-Ladungsträgergebiet 36' überlagert mit der n-Vor- dotierung. Dies erzielt eine hohe Dotierstoffkonzen- tration im Bereich des pn-Überganges 46, so dass eine Polysiliziumdiode mit reduzierter Sperrspannung und niedrigem differentiellen Widerstand strukturiert ist .
Figur 5 zeigt eine mögliche Schaltungsanordnung der Polysiliziumdioden 14 im Halbleiterbauelement 10, und zwar in der polykristallinen Siliziumschicht. Der im Halbleiterbauelement strukturierte Transistor 50 besitzt einen Gateanschluß 52, einen Kollektoranschluß 54 sowie einen Emitteranschluß 56. Hierbei handelt es sich um einen IGBT (Insulated Gate Bipolar Transis- tor) . Der Kollektoranschluß 54 ist über die oberen Polysiliziumdioden 14 mit dem Gateanschluß 52 verbunden , während der Emitteranschluß 56 über die unteren Polysiliziumdioden 14 mit dem Gateanschluß 52 verbunden ist . Der Widerstand R ist als Schaltungskomponente durch die Anwendung der entsprechenden Dotierungsund Strukturierungsebenen in der Polysiliziumschicht darstellbar .
Entsprechend der Verschaltung sind die Polysiliziumdioden als Zenerdioden oder als in Flussrichtung betriebene Dioden anwendbar . Hierdurch können beispielsweise Überspannungsschutzschaltungen zur Vermeidung kritischer Kollektor-Emitter Avalanchebestro- mung und auch Schutzschaltungen gegen elektrostatische Entladungen auf den Halbleiterbauelementen 10 integriert sein . Die Spannungswerte der genannten Schutzbeschaltungen lassen sich ferner durch die Reihenschaltung der Polysiliziumdioden 14 einstellen .

Claims

Patentansprüche
1 . Verfahren zur Herstellung monolithisch integrierter Halbleiterbauelemente in einem Ausgangswafer , wobei in einer auf dem Ausgangswafer aufgebrachten po- lykristallinen Siliziumschicht zusätzlich wenigstens eine Polysiliziumdiode integriert wird, dadurch gekennzeichnet, dass die Dotierung der Ladungsträger- gebiete ( 32' , 36' ) der wenigstens einen Polysili ziumdiode ( 14 ) gleichzeitig mit der Dotierung der Funk- tions-Ladungsträgergebiete (32 , 36 ) des Halbleiterbauelementes ( 10 ) erfolgt .
2 . Verfahren nach Anspruch 1 , dadurch gekennzeichnet, dass die polykristalline Siliziumschicht ganzflächig vordotiert wird .
3 . Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass gleichzeitig mehrere Polysiliziumdioden ( 14 ) strukturiert werden .
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass bei der Darstellung von wenigstens zwei Polysiliziumdioden mindestens eine davon entsprechend ihrer Verschaltung Anwendung im Flussbetrieb findet.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Ladungsträgergebiete
(32', 36') wenigstens einer Polysiliziumdiode (14) mit einem gemeinsamen Überlappungsbereich (48) struktu- riert werden.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Polysiliziumdiode
(14) als Bestandteil einer Überspannungsschutzschal- tung strukturiert wird.
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