DE19958162A1 - Verfahren zur Herstellung monolithisch integrierter Halbleiterbauelemente - Google Patents

Verfahren zur Herstellung monolithisch integrierter Halbleiterbauelemente

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung monolithisch integrierter Halbleiterbauelemente in einem Ausgangswafer, wobei in einer auf dem Ausgangswafer aufgebrachten polykristallinen Siliziumschicht zusätzlich wenigstens eine Polysiliziumdiode integriert wird. DOLLAR A Es ist vorgesehen, dass die Dotierung der Ladungsträgergebiete (32', 36') der wenigstens einen Polysiliziumdiode (14) gleichzeitig mit der Dotierung der Funktions-Ladungsträgergebiete (32, 36) des Halbleiterbauelementes (10) erfolgt.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung monolithisch integrierter Halbleiterbauelemente mit den im Oberbegriff des Anspruchs 1 genannten Merkma­ len.
Stand der Technik
Bekannt ist, in einem auf Siliziumbasis vorliegenden Ausgangswafer Halbleiterbauelemente zu integrieren. Diese Integration der Halbleiterbauelemente erfolgt bekanntermaßen durch Lithographieprozesse, wobei durch aufeinander folgende Prozessschritte definierte Ladungsträgergebiete, Kontaktzonen, Metallisierungen, Oxidbereiche oder dergleichen strukturiert werden. Die Strukturierung dieser einzelnen Funktionsbereiche erfolgt durch aufeinander folgende Maskierung des Ausgangswafers und durch kombinierte Bestrahlungsvor­ gänge, Ionenimplantationsvorgänge, Ionendiffusions­ vorgänge, Ätzvorgänge usw. Mittels derartiger bekann­ ter Verfahrensschritte lassen sich bipolare Halblei­ terstrukturen oder MOS-Halbleiterstrukturen erzeugen.
Einer der bekannten Prozessschritte bezieht sich auf das Abscheiden einer polykristallinen Silizium­ schicht, die insbesondere der Erzeugung von Gateelek­ troden dient. Diese polykristalline Siliziumschicht zeichnet sich durch eine homogene Dotierung aus.
Bekannt ist ferner, den integrierten Halbleiterbau­ elementen Spannungsbegrenzungsschaltungen und/oder Schutzschaltungen gegen elektrostatische Entladungen zuzuordnen. Derartige Schaltungen lassen sich durch Diodenanordnungen realisieren.
Bekannt ist, derartige Diodenanordnungen in die poly­ kristalline Siliziumschicht zu integrieren, indem über zusätzliche photolithographische Maskierungsebe­ nen entsprechend dotierte Ladungsträgergebiete in die polykristalline Siliziumschicht integriert werden. Hierbei ist nachteilig, dass durch die zusätzlich notwendigen Verfahrensschritte der Gesamtaufwand für die Herstellung der integrierten Halbleiterbauelemen­ te erhöht ist. Gleichzeitig ergibt sich eine zusätz­ liche Fehlerquelle durch die zusätzlichen Beschich­ tungsvorgänge, Belichtungsvorgänge und Tonenimplanta­ tionsvorgänge, die zu einer erniedrigten Ausbeute der hergestellten integrierten Halbleiterbauelemente füh­ ren können.
Vorteile der Erfindung
Das erfindungsgemäße Verfahren mit den im Anspruch 1 genannten Merkmalen bietet demgegenüber den Vorteil, dass die Erzeugung zusätzlicher Polysiliziumdioden in den Gesamtprozess der Herstellung integrierter Halb­ leiterbauelemente integriert werden kann. Dadurch, dass die Dotierung der Ladungsträgergebiete der Poly­ siliziumdioden gleichzeitig mit der Dotierung der Funktions-Ladungsträgergebiete der Halbleiterbauele­ mente erfolgt, kann auf zusätzliche Maskierungsebenen verzichtet werden, so dass der Fertigungsaufwand und damit verbundene Kosten bei der Integration von Poly­ siliziumdioden in das Halbleiterbauelement reduziert werden können.
In bevorzugter Ausgestaltung der Erfindung ist vor­ gesehen, dass die polykristalline Siliziumschicht ganzflächig vordotiert wird, so dass bei dem nachfol­ genden Anlegen der Ladungsträgergebiete für die Poly­ siliziumdioden durch Implantation von n-dotierten La­ dungsträgern beziehungsweise p-dotierten Ladungsträ­ gern eine Optimierung des elektrischen Verhaltens der Polysiliziumdioden erzielbar ist. Insbesondere wird es so möglich, Zenerdioden mit unterschiedlichen Sperrspannungswerten in der polykristallinen Silizi­ umschicht zu erzielen. Diese eignen sich insbesondere zum Aufbau von Überspannungsschutzschaltungen für die integrierten Halbleiterbauelemente.
Weitere bevorzugte Ausgestaltungen der Erfindung er­ geben sich aus den übrigen, in den Unteransprüchen genannten Merkmalen.
Zeichnungen
Die Erfindung wird nachfolgend in Ausführungsbeispie­ len anhand der zugehörigen Zeichnungen näher erläu­ tert. Es zeigen:
Fig. 1 schematisch die Abfolge und Anordnung pho­ tolithographischer Maskierungsebenen zur Integration von Polysiliziumdioden;
Fig. 2 eine schematische Perspektivansicht eines integrierten Halbleiterbauelementes mit Po­ lysiliziumdioden;
Fig. 3 eine schematische Darstellung einer Poly­ siliziumdiode in einem ersten Ausführungs­ beispiel;
Fig. 4 eine schematische Perspektivansicht einer Po­ lysiliziumdiode in einem zweiten Ausfüh­ rungsbeispiel und
Fig. 5 ein Schaltungsbeispiel der Polysiliziumdio­ den.
Beschreibung der Ausführungsbeispiele
Fig. 1 zeigt in einer Schnittdarstellung ein inte­ griertes Halbleiterbauelement 10 nach seiner Prozes­ sierung und eine Abfolge 12 verschiedener Maskie­ rungsebenen, die zur Strukturierung des Halbleiter­ bauelementes 10 notwendig sind. Aufbau, Anordnung und Einsatz der Maskierungsebenen 12 zum Erzielen der Funktionsstrukturen des Halbleiterbauelementes 10 sind allgemein bekannt, so dass im Rahmen der vorlie­ genden Beschreibung hierauf nicht näher eingegangen werden soll. Insbesondere soll nur auf die Integra­ tion zusätzlicher Polysiliziumdioden 14 in eine poly­ kristalline Siliziumschicht eingegangen werden. Die Abfolge der Maskierungsebenen 12 ist von oben nach unten dargestellt, das heißt, die oberste Maskie­ rungsebene ist die erste und die unterste Maskie­ rungsebene die letzte. Insgesamt sind acht Maskie­ rungsebenen zur Strukturierung des Halbleiterbauele­ mentes 10 notwendig. Ausgegangen wird von einem p+-dotierten Substrat 16, auf das eine n--dotierte Schicht 18 angeordnet ist. Eine erste Maskierungs­ ebene 20 wird dazu benutzt, in die n--dotierte Schicht 18 eine p-dotierte Wanne 22 zu implantieren. Hierbei erfolgt eine oberflächennahe Dotierung und ein nachfolgendes thermisches Oxidieren zum Erreichen der gewünschten Wannentiefe. Eine zweite Maskierungs­ ebene 22 dient zum Freilegen der Aktivgebiete im Feldoxid. Das Feldoxid wird nasschemisch bis zum Si­ lizium entfernt, um ein definiertes Aufwachsen des Gateoxids zu gewährleisten. Die Maskierungsebene 22 wird nach dem nasschemischen Ätzen gleichzeitig zum Aufwachsen eines elektrisch stabilen Gateoxids ge­ nutzt. Nach einer ganzflächigen Polysiliziumabschei­ dung erfolgt die ganzflächige, unmaskierte Vordotie­ rung dieser Schicht durch eine Ionenimplantation. Diese Vordotierung mit n-Ladungsträgern führt zur Einstellung einer definierten Leitfähigkeit des Poly­ siliziums.
Eine weitere Maskierungsebene 24 legt die Bereiche fest, an denen das zuvor ganzflächig abgeschiedene Polysilizium durch ein nachfolgendes angewendetes Plasmaätzverfahren entfernt wird.
Mittels einer nächsten Maskierungsebene 26 erfolgt zunächst eine Lackmaskierung zur Vorbereitung einer p-Dotierung. Diese p-Dotierung definiert wesentlich die Majoritätsladungsträgerkonzentration des Kanal­ bereiches der MOS-Komponente des Leistungstransis­ tors. Hierdurch werden p-dotierte Ladungsträgergebie­ te innerhalb der n--dotierten Schicht 18 angelegt. Anschließend erfolgt über eine Maskierungsebene 30 eine hochenergetische p+-Dotierung. Entsprechend der Maskenöffnungen der Maskierungsebene 30 werden p+-dotierte Ladungsträgergebiete 32 angelegt. Anhand der Darstellung in Fig. 1 wird deutlich, dass eine der­ artige Maskenöffnung in der Maskierungsebene 30 im Bereich der späteren Polysiliziumdiode 14 liegt, so dass dort in dem gegebenenfalls n-vordotierten Poly­ silizium ein p+-Ladungsträgergebiet 32' angelegt ist.
Über eine nächste Maskierungsebene 34 erfolgt die De­ finition von n+-dotierten Ladungsträgergebieten 36. In Bezug auf die integrierte Polysiliziumdiode 14 wird deutlich, dass diese im Querschnitt betrachtet den p-dotierten Ladungsträgerbereich 32, daran an­ schließend den n-vordotierten Bereich 38 des Polysi­ liziums und den n+-dotierten Ladungsträgerbereich 36' umfasst.
Anschließend erfolgt über eine Maskierungsebene 40 das Öffnen der Kontaktgebiete und über eine Maskie­ rungsebene 42 das Ätzen der metallischen Verbindungs­ strukturen aus der zuvor ganzflächig aufgesputterten Metallisierungsschicht heraus.
Für den Kern der Erfindung wesentlich ist, dass durch sowieso verwendete Maskierungsebenen 30 und 34 gleichzeitig die Ladungsträgergebiete 32' beziehungs­ weise 36' der Polysiliziumdiode 14 mitstrukturiert werden.
Fig. 2 zeigt eine schematische Perspektivansicht des Halbleiterbauelementes 10. Gleiche Teile wie in Fig. 1 sind mit gleichen Bezugszeichen versehen und nicht nochmals erläutert.
An dieser Perspektivansicht wird deutlich, dass gleichzeitig mehrere Transistorzellen, aber auch meh­ rere Polysiliziumdioden 14 strukturiert werden kön­ nen. Diese besitzen die p+-dotierten Ladungsträger­ gebiete 32', die n+-dotierten Ladungsträgergebiete 36' und die n-dotierten Ladungsträgergebiete 38. Entspre­ chend der Anordnung von Maskierungsöffnungen in den Maskierungsebenen 30 beziehungsweise 34 kann die Ori­ entierung der Ladungsträgergebiete 32' beziehungs­ weise 36' in Flussrichtung unterschiedlich gewählt sein. Hierdurch lassen sich in unterschiedliche Rich­ tung sperrende Polysiliziumdioden in die polykristal­ line Siliziumschicht des Halbleiterbauelementes 10 integrieren.
In Fig. 3 ist nochmals die Polysiliziumdiode 14 schematisch in einer Perspektivansicht gezeigt. Es wird deutlich, dass durch die Integration des p+-do­ tierten Ladungsträgergebietes 32' in das n-vordotier­ te Ladungsträgergebiet 38 ein pn-Übergang 44 ent­ steht, der eine reduzierte Brutto-Dotierstoffkonzen­ tration und ausgedehnte Raumladungszone im Sperrbe­ trieb aufweist. Hierdurch ergibt sich eine maximale Sperrfähigkeit der Polysiliziumdiode 14.
Im Unterschied hierzu ist in Fig. 4 schematisch eine Polysiliziumdiode 14' dargestellt, bei der sich die Öffnungen der Maskierungsebenen 30 und 34 überlappen. Hierdurch ergibt sich ein unmittelbarer pn-Übergang 46 zwischen dem p+-Ladungsträgergebiet 32' und dem n+-Ladungsträgergebiet 36' überlagert mit der n-Vor­ dotierung. Dies erzielt eine hohe Dotierstoffkonzen­ tration im Bereich des pn-Überganges 46, so dass eine Polysiliziumdiode mit reduzierter Sperrspannung und niedrigem differentiellen Widerstand strukturiert ist.
Fig. 5 zeigt eine mögliche Schaltungsanordnung der Polysiliziumdioden 14 im Halbleiterbauelement 10, und zwar in der polykristallinen Siliziumschicht. Der im Halbleiterbauelement strukturierte Transistor 50 be­ sitzt einen Gateanschluß 52, einen Kollektoranschluß 54 sowie einen Emitteranschluß 56. Hierbei handelt es sich um einen IGBT (Insulated Gate Bipolar Transis­ tor).
Der Kollektoranschluß 54 ist über die oberen Polysi­ liziumdioden 14 mit dem Gateanschluß 52 verbunden, während der Emitteranschluß 56 über die unteren Poly­ siliziumdioden 14 mit dem Gateanschluß 52 verbunden ist. Der Widerstand R ist als Schaltungskomponente durch die Anwendung der entsprechenden Dotierungs- und Strukturierungsebenen in der Polysiliziumschicht darstellbar.
Entsprechend der Verschaltung sind die Polysilizium­ dioden als Zenerdioden oder als in Flussrichtung be­ triebene Dioden anwendbar. Hierdurch können bei­ spielsweise Überspannungsschutzschaltungen zur Ver­ meidung kritischer Kollektor-Emitter Avalanchebestro­ mung und auch Schutzschaltungen gegen elektrostati­ sche Entladungen auf den Halbleiterbauelementen 10 integriert sein. Die Spannungswerte der genannten Schutzbeschaltungen lassen sich ferner durch die Rei­ henschaltung der Polysiliziumdioden 14 einstellen.

Claims (6)

1. Verfahren zur Herstellung monolithisch integrier­ ter Halbleiterbauelemente in einem Ausgangswafer, wo­ bei in einer auf dem Ausgangswafer aufgebrachten po­ lykristallinen Siliziumschicht zusätzlich wenigstens eine Polysiliziumdiode integriert wird, dadurch ge­ kennzeichnet, dass die Dotierung der Ladungsträger­ gebiete (32', 36') der wenigstens einen Polysilizium­ diode (14) gleichzeitig mit der Dotierung der Funk­ tions-Ladungsträgergebiete (32, 36) des Halbleiter­ bauelementes (10) erfolgt.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die polykristalline Siliziumschicht ganzflächig vordotiert wird.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass gleichzeitig mehrere Po­ lysiliziumdioden (14) strukturiert werden.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass bei der Darstellung von wenigstens zwei Polysiliziumdioden mindestens eine davon entsprechend ihrer Verschaltung Anwendung im Flussbetrieb findet.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Ladungsträgergebiete (32', 36') wenigstens einer Polysiliziumdiode (14) mit einem gemeinsamen Überlappungsbereich (48) struktu­ riert werden.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Polysiliziumdiode (14) als Bestandteil einer Überspannungsschutzschal­ tung strukturiert wird.
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