DE69327320T2 - Integrierte aktive Klammerungsstruktur für den Schutz von Leistungsanordnungen gegen Überspannungen, und Verfahren zu ihrer Herstellung - Google Patents

Integrierte aktive Klammerungsstruktur für den Schutz von Leistungsanordnungen gegen Überspannungen, und Verfahren zu ihrer Herstellung

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Description

  • Die vorliegende Erfindung betrifft eine aktive Klammerung mit integrierter Struktur für den Schutz von Leistungsvorrichtungen, insbesondere von Hochspannungs- MOSFETs und IGBTs, gegenüber Überspannungen, und ihr Herstellungsverfahren.
  • Der Ausdruck "aktive Klammerung" bezieht sich auf eine Schaltung, die auf demselben Chip mit einer Halbleiter-Leistungsvorrichtung integriert ist, um sie vor Überspannungen zu schützen.
  • Die Probleme in bezug auf die Integration aktiver Klammerungen in Leistungsvorrichtungen sind in der europäischen Patentanmeldung EP-A-0 624 806 diskutiert worden, die unter Artikel 54(3) EPC fällt. In diesem Dokument ist eine Schutzschaltung mit integrierter Struktur offenbart, die eine Vielzahl von in Reihe geschalteten Sperrschicht-Dioden zwischen dem Gate und dem Drain der Leistungsvorrichtung aufweist.
  • Parasitäre Komponenten, die mit dieser Struktur verbunden sind, könnten ihr unrichtiges Funktionieren herbeiführen. Beispielsweise hat die erste Diode der Kette, welche Diode mit dem Gate der Leistungsvorrichtung verbunden ist, einen zu ihr gehörenden parasitären Bipolartransistor; dieser Bipolartransistor hat eine Kollektor- Emitter-Durchbruchspannung (BVCES) gleich der Drain-Source-Durchbruchspannung (BVDSS) der Leistungsvorrichtung. Jedoch ist der parasitäre Transistor dann, wenn die Schutzschaltung arbeitet, im aktiven Bereich vorgespannt, wobei der Basisstrom gleich dem Strom ist, der durch die Schutzschaltung fließt. Dies führt dazu, daß die Kollektor-Emitter-Spannung über dem parasitären Transistor und somit die Klemmspannung (Vclamp) der Schutzschaltung auf einen Wert (LVcEO) abfällt, der viel niedriger als BVCES ist, während die erwünschte Vclamp nur ein klein wenig niedriger als BVDSS sein sollte.
  • Folglich ist es dann, wenn die Leistungsvorrichtung ein Leistungs-MOSFET ist, nötig, die Dicke der Epitaxialschicht, d. h. ihr BVDSS, zu erhöhen, mit der Folge einer unerwünschten Erhöhung des "Ein"-Widerstandswerts (RDS(on).
  • Im Fall eines Bipolartransistors mit isoliertem Gate (IGBT) ist die parasitäre Komponente aufgrund des Vorhandenseins eines P&spplus;-Substrats kein Bipolartransistor mehr, sondern ein SCR, der einen degenerierenden Zustand anstoßen kann, der zur Zerstörung der Vorrichtung führen könnte.
  • Für die Integration aktiver Klammerungen sind verschiedene Techniken bekannt.
  • Eine der Techniken sorgt für die Integration einer Reihe von Polysilizium-Dioden, die zwischen dem Gate und dem Drain der Leistungsvorrichtung parallelgeschaltet sind.
  • Gemäß einer weiteren Technik zeigt die aktive Klammerung eine Polysilizium-Diode in Reihe zu einer Sperrschicht-Diode.
  • In US-A-5 162 966 ist ein N-Kanal-MOSFET mit einem Gate, das mit dem Drain kurzgeschlossen ist, und einem Kanalbereich, der mit dem Source des Leistungs- MOSFET in Reihe zu einer Reihe von Sperrschicht-Dioden geschaltet ist, offenbart.
  • Angesichts des gerade beschriebenen Standes der Technik ist es die Aufgabe der vorliegenden Erfindung, eine aktive Klammerung mit integrierter Struktur zu erreichen, wobei die Effekte parasitärer Komponenten minimiert sind.
  • Gemäß der vorliegenden Erfindung wird eine solche Aufgabe mittels einer aktiven Klammerung mit integrierter Struktur erreicht, wie sie im Anspruch 1 definiert ist. Verfahren zum Herstellen der aktiven Klammerung mit integrierter Struktur gemäß Anspruch 1 sind in den Ansprüchen 11 und 12 definiert.
  • Gemäß einem Ausführungsbeispiel der vorliegenden Erfindung ist die erste Diode eine Sperrschicht-Diode, und ihre zweite Elektrode ist durch den vergrabenen Bereich und durch den ringförmigen Bereich des zweiten Leitfähigkeitstyps dargestellt.
  • Gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung ist die erste Diode eine Schottky-Diode, und ihre zweite Elektrode weist einen Metallisierungsstreifen in Kontakt mit dem leicht dotierten Epitaxialschichtenbereich auf, wobei der Metallisierungsstreifen auch mit der zweiten Elektrode der wenigstens einen zweiten Diode verbunden ist.
  • Dank der Erfindung wird die Injektion von Trägern von der ersten Elektrode der ersten Diode in ihre zweite Elektrode minimiert, und der Gewinn des parasitären Transistors mit einem Emitter, einer Basis und einem Kollektor, dargestellt durch die erste Elektrode und die zweite Elektrode der Diode und die leicht dotierte Epitaxialschicht, wird minimiert.
  • Die Merkmale der vorliegenden Erfindung sollen durch die folgende detaillierte Beschreibung zweier Ausführungsbeispiele klarer werden, die als nicht beschränkende Beispiele in den beigefügten Zeichnungen dargestellt sind, wobei:
  • Fig. 1 eine Querschnittsansicht einer Leistungsvorrichtung mit einer aktiven Klammerung mit integrierter Struktur gemäß einem Ausführungsbeispiel der Erfindung ist;
  • Fig. 2 eine Querschnittsansicht der Leistungsvorrichtung mit einer aktiven Klammerung mit integrierter Struktur gemäß einem weiteren Ausführungsbeispiel der Erfindung ist;
  • Fig. 3 bis 6 Querschnittsansichten von Zwischenschritten eines Herstellungsverfahrens der aktiven Klammerung gemäß der Erfindung für die Fertigung der Vorrichtung der Fig. 1 sind;
  • Fig. 7 bis 10 Querschnittsansichten eines weiteren Herstellungsverfahrens der aktiven Klammerung gemäß der Erfindung für die Fertigung der Vorrichtung der Fig. 2 sind.
  • Gemäß Fig. 1 weist eine integrierte Leistungsvorrichtung M, wie beispielsweise ein N-Kanal-Leistungs-MOSFET oder ein IGBT, eine zweidimensionale Matrix von Elementarzellen 1 (von welchen nur eine in Fig. 1 gezeigt ist) auf, die in einer leicht dotierten Epitaxialschicht 2 des N-Leitfähigkeitstyps über einem stark dotiertem Halbleitersubstrat 3 mit einem niedrigen Widerstandswert aufgewachsen erhalten werden.
  • Im Fall eines Leistungs-MOSFET ist das Substrat 3 vom N-Typ, wohingegen es im Fall eines IGBT vom P-Typ ist.
  • Jede Zelle 1 weist einen stark dotierten tiefen P-Typ-Körperbereich 4 auf, der durch einen leicht dotierten P-Typ-Körperbereich 5 umgeben ist; ein stark dotierter N-Typ- Bereich 6 überlappt teilweise sowohl den tiefen Körperbereich 4 als auch den Körperbereich 5 und bildet einen Source-Bereich der Elementarzelle 1. Eine Polysilizium-Gate-Schicht 7, die durch eine dünne Gate-Oxidschicht 8 von der Halbleiter- Oberfläche isoliert ist, bestimmt, wenn eine geeignete Vorspannung an sie angelegt ist, die Ausbildung eines leitenden Kanals in einem Oberflächenteil des Körperbereichs 5, weicher Teil daher einen Kanalbereich der Zelle 1 darstellt. Die Polysilizium-Gate-Schicht 7 wird durch eine Isolier-Oxidschicht 9 bedeckt, und ein Kontaktbereich ist vorgesehen, um zuzulassen, daß ein überlagerter Metallstreifen 10 des Source-Bereich 6 den tiefen Körperbereich 4 kontaktiert, wodurch ein Source- Kontakt zur Zelle 1 geschaffen wird. Der Metallstreifen 10 kontaktiert gleichermaßen alle anderen Zellen 1 der zweidimensionalen Matrix (nicht gezeigt).
  • Die Gate-Schicht 7 wird durch einen weiteren Metallstreifen 11 kontaktiert, um einen Gate-Kontakt für die Zellen 1 zu schaffen. Dieser selbe Metallstreifen 11 kontaktiert auch einen stark dotierten N-Typ-Bereich 12, der einen Kontaktbereich zu einem Kathodenbereich 13 einer ersten Diode D1 darstellt, die zu einer Vielzahl von in Reihe geschalteten Dioden D1-D4 und DF1, DF2 gehört; diese Vielzahl von Dioden als Ganzes bildet eine aktive Klammerung mit integrtierter Struktur, die zum Schützen der Leistungsvorrichtung M gegenüber Überspannungen geeignet ist. Selbst dann, wenn beim Beispiel der Fig. 1 nur sechs Dioden gezeigt sind, kann die Anzahl von in Reihe geschalteten Dioden höher sein, und sie wird durch den erwünschten Wert von Vclamp bestimmt.
  • Der Kathodenbereich 13 der Diode D1 wird durch einen Teil der Epitaxialschicht 2 gebildet, welcher Teil von dem größeren Teil der Epitaxialschicht 2 mittels eines vergrabenen P-Typ-Bereichs 14 isoliert ist, der einen Anodenbereich der Diode D1 bildet, und durch einen ringförmigen P&spplus;-Bereich 15; der Bereich 13 ist daher leicht dotiert, was die Emittereffizienz eines parasitären Bipolartransistors T1 mit einem Emitter, einer Basis und einem Kollektor reduziert, die jeweils durch den Kathodenbereich 13, die vergrabene Schicht 14 und die Epitaxialschicht 2 dargestellt sind.
  • Der in der Figur gezeigte Widerstand wird absichtlich durch ein Ausdehnen der Gate- Schicht 7 eingeführt, bevor sie mit dem Metallstreifen 11 kontaktiert wird, um den seriellen Widerstandswert der aktiven Klammerung zu erhöhen, wenn es nötig ist. Der P&spplus;-Bereich 15 ist mit einem weiteren ringförmigen P&spplus;-Bereich 16 verbunden, der einen F-Bereich 17 umgibt, der einen Anodenbereich einer zweiten Diode D2 der Vielzahl bildet. Innerhalb des V-Bereichs 17 bildet ein N&spplus;-Bereich 18 eine Kathode für die Diode D2 und wird mittels eines Metallstreifens 19 mit einer dritten Dioden D3 der Vielzahl von Dioden verbunden.
  • Die Diode D3 ist in bezug auf ihre Struktur nahezu identisch zur Diode D1 und hat einen Kathodenbereich, der einen Teil 20 der Epitaxialschicht aufweist, wobei ein N&spplus;- Kontaktbereich 24 erhalten wird, und einen Anodenbereich, der durch einen vergrabenen Bereich 21 dargestellt wird. Der einzige Unterschied zur Diode D1 ist durch die Tatsache gegeben, daß der ringförmige P&spplus;-Bereich 22 nicht nur zuläßt, den Teil 20 von dem größeren Teil der Epitaxialschicht 2 zu isolieren, sondern auch eine Anode für eine Diode DF1 bildet, deren Kathode durch einen N&spplus;-Bereich 23 dargestellt wird. Wie es in der angegebenen Patentanmeldung beschrieben ist, ist die Diode DF1 eine einer Anzahl von Zwischen-Dioden (in Fig. 1 sind zwei solche Dioden gezeigt), die während des Betriebs der aktiven Klammerung in Durchlaßrichtung vorgespannt sind. Das Vorhandensein solcher in Durchlaßrichtung vorgespannten Dioden läßt aufgrund des negativen Wärmekoeffizienten ihrer Durchlaßspannung zu, den positiven Wärmekoeffizienten der Durchbruchspabnung jener Dioden, wie beispielsweise D2-D5, zu kompensieren, die in einem Zustand einer Vorspannung in Sperrichtung arbeiten, so daß ein stabiler Wert von Vclamp erreicht werden kann. Weiterhin macht die Einfügung von in Durchlaßspannung vorgespannten Dioden es deshalb, weil die Vorwärtsspannung einer Diode allgemein viel niedriger als ihre Durchbruchspannung ist, möglich, den Wert von Vclamp fast kontinuierlich zu variieren, und nicht nur in Stufen entsprechend einer Durchbruchspannung, wie es der Fall wäre, wenn nur Dioden vorhanden wären, die in Sperrspannung vorgespannt sind. Wie es in Fig. 1 gezeigt ist, haben die Zwischendioden, wie beispielsweise DF1 und DF2, eine Struktur, die einfach durch Modifizieren der Metallverbindungsmaske zuläßt, jene Zwischendioden zu umgehen, die bei der spezifischen Anwendung nicht nötig sind (wie DF1 in Fig. 1, wobei der Metallstreifen 19 sowohl den Anodenbereich 22 als auch den Kathodenbereich 23 der Diode DF1 kontaktiert).
  • Der Kontaktbereich 24 der Diode D3 ist durch einen Metallstreifen 25 mit dem N&spplus;- Kathodenbereich 26 der Diode DF2 verbunden, die im Unterschied zu DF1 nicht umgangen worden ist; die Anode von DF2 ist ein ringförmiger P+-Bereich 27 und ein ringförmiger V-Bereich 28 innerhalb von ihr bildet die Anode der Diode D4; ein N&spplus;- Bereich 29 bildet eine Kathode für die Diode D4 und ist mit dem Drain D der Leistungsvorrichtung M verbunden. Ein vergrabener P-Typ-Bereich 52 ist auch unter jenem Teil des ringförmigen P&spplus;-Bereichs 27 vorgesehen, innerhalb von welchem der N&spplus;-Kathodenbereich 26 erhalten wird, um parasitäre Effekte weiter zu reduzieren. Ein vergrabener P-Typ-Bereich 30 ist auch unter den Zellen 1 definiert, um den Gewinn und den Basiswiderstand des zu jeder von ihnen gehörenden parasitären Transistors zu reduzieren.
  • Fig. 2, die sich auf ein weiteres Ausführungsbeispiel der Erfindung bezieht, zeigt wieder die Leistungsvorrichtung M mit einer aktiven Klammerungsstruktur, die durch eine Vielzahl von in Reihe geschalteten Dioden D1-D4 und DF1, DF2 gebildet ist, wobei aber die erste Diode SD1 eine Schottky-Diode ist. Ihre Kathode weist einen Teil 31 der leicht dotierten Epitaxialschicht 2 aut wie für die Diode D1 des vorherigen Ausführungsbeispiels, und ist mit der Polysilizium-Gate-Schicht 7 durch einen stark dotierten N-Typ-Bereich 32 entsprechend dem Kontaktbereich 12 der Fig. 1 durch den Metallstreifen 11 verbunden. Der Teil 31 ist von der Epitaxialschicht 2 durch einen vergrabenen P-Typ-Bereich 33 und durch einen ringförmigen P&spplus;-Bereich 34, der auch einen tiefen P&spplus;-Körperbereich einer Elementarzelle in der Peripherie der zweidimensionalen Matrix bildet, isoliert. Die Zelle hat eine etwas andere Topologle, ist aber funktionsmäßig identisch zu den anderen Zellen 1 der Matrix.
  • Ein Metallstreifen 35 kontaktiert den Teil 31, und da dieser leicht dotiert ist, wird ein gleichrichtender Kontakt ausgebildet, der zuläßt, die Diode SD1 zu erhalten. Die Anode von SD1 ist durch den Metallstreifen 35 dargestellt, und ist mit der Anode der Diode D2 verbunden. Der übrige Teil der Struktur der Fig. 2 ist identisch zu derjenigen der Fig. 1. Die Struktur der Diode D3 ist wieder im wesentlichen identisch zu derjenigen der Diode D1 in Fig. 1, aber die Diode D3 könnte genauso gut identisch zur Diode SD1 sein.
  • Nun wird ein Herstellungsverfahren, das zum Erhalten beider Ausführungsbeispiele der Erfindung, z. B. der Struktur der Fig. 1, geeignet ist, unter Bezugnahme auf die Fig. 3 bis 6 beschrieben.
  • Die leicht dotierte Epitaxialschicht 2 wird anfangs über dem Substrat 3 aufgewachsen. Nach der Oxidation der gesamten Halbleiteroberfläche wird eine maskierte Implantierung von P-Typ-Dotierungsmittelionen in ausgewählte Bereiche der Epitaxialschicht 2 durchgeführt, um nach einer Diffusion stark dotierte tiefe P-Typ- Körperbereiche 4, 15, 16, 22 und 27 zu erhalten (Fig. 3).
  • Eine selektive Implantierung von P-Typ-Dotierungsmittelionen in die Epitaxialschicht 2 läßt die Ausbildung von mittel dotierten vergrabenen P-Typ-Bereichen 30, 14, 21 und 52 zu. Die Energie der implantierten Ionen muß hoch genug sein, so daß die Dotierungsmittelkonzentrationsspitze unter der Halbleiteroberfläche angeordnet ist und die Konzentration von Akzeptorstörstellen nahe der Oberfläche niedriger als die Konzentration von Donatorstörstellen der Epitaxialschicht 2 ist, so daß Teile 13 und 20 der Epitaxialschicht isoliert von dem größeren Teil der Epitaxialschicht 2 erhalten werden können (Fig. 4).
  • Aktive Bereiche werden dann auf der Halbleiteroberfläche definiert, und die dünne Gate-Oxidschicht 8 wird über sie aufgewachsen. Die Polysilizium-Gate-Schicht 7 wird darauffolgend über der gesamten Oberfläche des Halbleiters abgeschieden und wird dotiert, um ihren Widerstand zu reduzieren.
  • Die Polysiliziumschicht 7 wird dann außerhalb jener Bereiche selektiv entfernt, die Gate-Bereiche der Elementarzellen 1 werden; eine niedrige Konzentration von P- Typ-Dotierungsmittelionen wird dann implantiert und diffundiert, um leicht dotierte P- Typ-Körperbereiche 5 an den Seiten der Gate-Bereiche und unter ihnen zu erhalten, um einen Kanalbereich der Elementarzellen 1 auszubilden; dieser Schritt läßt auch die Ausbildung von Anodenbereichen 17 und 28 von einigen Dioden der aktiven Klammerung zu, und zwar beim Beispiel D2 und D4 (Fig. 5).
  • Eine hohe Konzentration von N-Typ-Dotierungsmittelionen wird dann an den Seiten der Gate-Bereiche selektiv implantiert, um die Source-Bereiche 6 der Elementarzellen 1 auszubilden; derselbe Schritt sorgt auch für die Ausbildung von Kathodenbereichen 18, 23, 26 und 29 für die Dioden D2, DF1, DF2 und D4 und für die Ausbildung von Kathoden-Kontaktbereichen 12 und 24 für die Dioden D1 und D3. Eine isolierende Oxidschicht 9 wird dann über der Halbleiteroberfläche abgeschieden (Fig. 6).
  • Kontaktbereiche werden dann in der isolierenden Oxidschicht 9 geöffnet, um zuzulassen, daß eine überlagerte Metallschicht die verschiedenen Komponenten elektrisch verbindet. Die Metallschicht wird dann selektiv geätzt, um die Metallstreifen 10, 11, 19 und 25 zu definieren.
  • Die Halbleiteroberfläche wird dann durch ein passivierendes Material überzogen, und eine Metallschicht (in den Zeichnungen nicht gezeigt) wird auf der unteren Oberfläche des Substrats 3 abgeschieden, um einen elektrischen Drain-Kontakt für die Leistungsvorrichtung zu schaffen.
  • Ein weiteres Herstellungsverfahren, das zum Erhalten beider Ausführungsbeispiele der Erfindung geeignet ist, ist in den Fig. 7 bis 10 gezeigt, welches beispielhaft die Fertigung der Struktur der Fig. 2 betrifft.
  • Nach dem Aufwachsen der leicht dotierten Epitaxialschicht 2 über dem Substrat 3 und der Oxidation der gesamten Halbleiteroberfläche werden P-Typ- Dotierungsmittelionen in die Epitaxialschicht 2 selektiv implantiert und diffundiert, um die mittel dotierten vergrabenen P-Typ-Bereiche 30, 33, 21 und 52 auszubilden (Fig. 7).
  • Die zuvor aufgewachsene Oxidschicht wird dann von der Halbleiteroberfläche entfernt, und eine weitere leicht dotierte N-Typ-Epitaxialschicht 2' wird über der Epitaxialschicht 2 aufgewachsen. Die zwei Epitaxialschichten 2 und 2' können dieselbe Konzentration von Dotierungsmitteln haben.
  • Eine Feldoxidation, ein maskiertes Implantieren und Diffundieren einer hohen Konzentration von P-Typ-Dotierungsmittelionen werden ausgeführt, um stark dotierte tiefe P-Typ-Bereiche 4, 34, 16, 22 und 27 auszubilden (Fig. 8).
  • Aktive Bereiche werden dann auf der Oberfläche des Halbleiters definiert, eine dünne Gate-Oxidschicht 8 wird über den aktiven Bereichen aufgewachsen und eine Polysiliziumschicht wird über der gesamten Oberfläche des Halbleiters abgeschieden und wird dotiert, um ihren Widerstand zu reduzieren.
  • Die Polysiliziumschicht wird dann außerhalb jener Bereiche selektiv geätzt, die Gate- Bereiche der Elementarzellen 1 werden, und die maskierte Implantierung und Diffundierung einer niedrigen Konzentration von P-Typ-Dotierungsmittelionen läßt die Erzeugung von leicht dotierten P-Typ-Körperbereichen 5 an den Seiten der Gatebereiche und unter ihnen zu, um Kanalbereiche der Zellen 1 auszubilden; derselbe Schritt läßt die Ausbildung von Anodenbereichen 17 und 28 derselben Dioden (beim Beispiel D2 und D4) der aktiven Klammerung zu (Fig. 9).
  • Eine hohe Konzentration von N-Typ-Dotierungsmittelionen wird dann an den Seiten der Gate-Bereiche selektiv implantiert und diffundiert, um Source-Bereiche 6 der Zellen 1 auszubilden; derselbe Schritt sorgt auch für die Ausbildung von Kathodenbereichen 18, 23, 26 und 29 für die Dioden D2, DF1, DF2 und D4 und für die Ausbildung von Kathoden-Kontaktbereichen 32 und 34 für die Dioden D1 und D3. Eine isolierende Oxidschicht 9 wird dann über der Halbleiteroberfläche abgeschieden (Fig. 10).
  • Das Verfahren wird mit denselben Schritten fortgesetzt, die in Zusammenhang mit dem zuvor beschriebenen Fertigungsverfahren beschrieben sind.

Claims (12)

1. Aktive Klammerung mit integrierter Struktur für den Schutz einer Leistungsanordnung gegenüber Überspannungen, die eine Vielzahl von in Reihe geschalteten Dioden (D1-D4, SD1-D4, DF1, DF2) aufweist, die jeweils eine erste und eine zweite Elektrode haben, die in einer leicht dotierten Epitaxialschicht (2; 2, 2') eines ersten Leitfähigkeitstyps definiert sind, in welcher auch die Leistungsanordnung (M) erhalten wird, wobei eine erste Diode (D1; SD1) der Vielzahl von Dioden die erste Elektrode (12, 13; 31, 32) mit einer Gate-Schicht (7) der Leistungsanordnung (M) verbunden und die zweite Elektrode (14, 15; 35) mit der zweiten Elektrode (16, 17; 21, 22; 27, 52, 28) von wenigstens einer zweiten Diode (D2-D4) der Vielzahl verbunden hat, deren erste Elektrode (18, 20, 24, 29) mit einem Drain-Bereich (D) der Leistungsanordnung (M) verbunden ist, wobei die erste Elektrode (12, 13; 31, 32) der ersten Diode (D1; SD1) einen stark dotierten Kontaktbereich (12; 32) des ersten Leitfähigkeitstyps aufweist, der sich von einer oberen Oberfläche des Halbleiters in einen leicht dotierten Epitaxialschichtenbereich (13; 31) des ersten Leitfähigkeitstyps erstreckt, der von der leicht dotierten Epitaxialschicht (2; 2, 2') mittels eines vergrabenen Bereichs (14; 33) eines zweiten Leitfähigkeitstyps und durch einen stark dotierten ringförmigen Bereich (15; 34) des zweiten Leitfähigkeitstyps isoliert ist, der sich von der oberen Oberfläche zum vergrabenen Bereich (14; 33) erstreckt, wobei der Kontaktbereich (12; 32) eine Tiefe hat, die kleiner als der Epitaxialschichtenbereich (13; 31) ist, um von dem vergrabenen Bereich (14; 33) durch den Epitaxialschichtenbereich (13; 31) getrennt zu sein.
2. Aktive Klammerung nach Anspruch 1, wobei die erste Diode (D1) eine Sperrschicht-Diode ist und ihre zweite Elektrode durch den vergrabenen Bereich (14) und durch den ringförmigen Bereich (15) des zweiten Leitfähigkeitstyps dargestellt ist.
3. Aktive Klammerung nach Anspruch 1, wobei die erste Diode (SD1) eine Schottky-Diode ist und ihre zweite Elektrode einen Metallisierungsstreifen (35) in ' Kontakt mit dem leicht dotierten Epitaxialschichtenbereich (31) des ersten Leitfähigkeitstyps aufweist, wobei der Metallisierungsstreifen (35) auch mit der zweiten Elektrode (16, 17; 21, 22; 27, 52, 28) der wenigstens einen zweiten Diode (D2-D4) verbunden ist.
4. Aktive Klammerung nach Anspruch 1, wobei die wenigstens eine zweite Diode (D3) eine Struktur hat, die gleich, derjenigen der ersten Diode (D1; SD1) ist, deren erste Elektrode einen zweiten stark dotierten Kontaktbereich (24) des ersten Leitfähigkeitstyps aufweist, der in einem zweiten leicht dotierten Epitaxialschichtenbereich (20) des ersten Leitfähigkeitstyps enthalten ist, der von der leicht dotierten Epitaxialschicht (2; 2, 2') mittels eines zweiten vergrabenen Bereichs (21) des zweiten Leitfähigkeitstyps und durch einen zweiten stark dotierten Bereich (22) des zweiten Leitfähigkeitstyps isoliert ist, der sich von der oberen Oberfläche des Halbleiters zum zweiten vergrabenen Bereich (21) erstreckt.
5. Aktive Klammerung nach Anspruch 1, wobei die Vielzahl von in Reihe geschalteten Dioden (D1-D4, SD1-D4, DF1, DF2) eine Reihe der zweiten Dioden (D2- D4) aufweist, die zwischen der zweiten Elektrode (14, 15; 35) der ersten Diode (D1; SD1) und dem Drain-Bereich (D) der Leistungsanordnung (M) angeordnet sind.
6. Aktive Klammerung nach einem der vorangehenden Ansprüche, wobei die leicht dotierte Epitaxialschicht (2; 2, 2') einem stark dotierten Halbleitersubstrat (3) überlagert angeordnet ist.
7. Aktive Klammerung nach Anspruch 6, wobei das Halbleitersubstrat (3) vom ersten Leitfähigkeitstyp ist, so daß die Leistungsanordnung (M) ein Leistungs- MOSFET ist.
8. Aktive Klammerung nach Anspruch 6, wobei das Halbleitersubstrat (3) vom zweiten Leitfähigkeitstyp ist, so daß die Leistungsanordnung (M) ein IGBT ist.
9. Aktive Klammerung nach einem der vorangehenden Ansprüche, wobei die Bereiche vom ersten Leitfähigkeitstyp Halbleiterbereiche sind, die mit Donatoren dotiert sind, während die Bereiche vom zweiten Leitfähigkeitstyp Halbleiterbereiche sind, die mit Akzeptoren dotiert sind.
10. Aktive Klammerung nach einem der Ansprüche 1 bis 8, wobei die Bereiche vom ersten Leitfähigkeitstyp Halbleiterbereiche sind, die mit Akzeptoren dotiert sind, während die Bereiche vom zweiten Leitfähigkeitstyp Halbleiterbereiche sind, die mit Donatoren dotiert sind.
11. Verfahren zum Herstellen der aktiven Klammerung mit integrierter Struktur nach Anspruch 1, das die folgenden Schritte aufweist:
a) Aufwachsen einer leicht dotierten Epitaxialschicht (2) eines ersten Leitfähigkeitstyps über einem Halbleitersubstrat (3);
b) Bilden einer dicken Feldoxidschicht;
c) maskiertes Implantieren und Diffundieren einer hohen Konzentration von Dotierungsmitteln eines zweiten Leitfähigkeitstyps in die Epitaxialschicht (2), um stark dotierte tiefe Körperbereiche (4, 15, 16, 22, 27) auszubilden;
d) maskiertes Implantieren bei einer hohen Energie einer mittleren Konzentration von Dotierungsmitteln des zweiten Leitfähigkeitstyps in die Epitaxialschicht (2), um wenigstens einen mittleren dotierten vergrabenen Bereich (14) zu erhalten, der zusammen mit einem jeweiligen tiefen Körperbereich (15) einen isolierten Epitaxialschichtenoberflächenteil (13) definiert, der die erste Elektrode der ersten Diode (D1) bildet;
e) Definieren aktiver Gebiete auf der Oberfläche der Epitaxialschicht (2);
f) Aufwachsen einer dünnen Gate-Oxidschicht (8) über den aktiven Gebieten;
g) Ablagern und Dotieren einer Polysiliziumschicht (7) über der Halbleiteroberfläche;
h) selektives Ätzen der Polysiliziumschicht (7), um Gate-Bereiche elementarer Zellen (1) der Leistungsanordnung (M) auszubilden;
i) maskiertes Implantieren und Diffundieren einer niedrigen Konzentration von Dotierungsmitteln des zweiten Leitfähigkeitstyps, um leicht dotierte Kanalbereiche (5) der elementaren Zellen (1) an den Seiten der Gate-Bereiche und unter ihnen auszubilden, und um die zweite Elektrode (17, 28) der wenigstens einen zweiten Diode (D2, D4) der Vielzahl von Dioden auszubilden;
j) maskiertes Implantieren und Diffundieren einer hohen Konzentration von Dotierungsmitteln des ersten Leitfähigkeitstyps, um stark dotierte Source- Bereiche (6) der elementaren Zellen (1) an den Seiten der Gate-Bereiche, die erste Elektrode (18, 29) der wenigstens einen zweiten Diode und einen Kontaktbereich (12) zum isolierten Oberflächenteil (13) zum Ausbilden der ersten Elektrode (12, 13) der ersten Diode (D1) auszubilden.
12. Verfahren zum Herstellen der aktiven Klammerung mit integrierter Struktur nach Anspruch 1, das die folgenden Schritte aufweist:
a) Aufwachsen einer ersten leicht dotierten Epitaxialschicht (2) eines ersten Leitfähigkeitstyps über einem Halbleitersubstrat (3);
b) Oxidieren der Oberfläche der ersten Epitaxialschicht (2);
c) maskiertes Implantieren und Diffundieren einer mittleren Konzentration von Dotierungsmitteln eines zweiten Leitfähigkeitstyps in die erste Epitaxialschicht (2), um wenigstens einen mittleren dotierten vergrabenen Bereich (33) auszubilden;
d) Entfernen der Oxidschicht von der Oberfläche der ersten Epitaxialschicht (2);
e) Aufwachsen einer zweiten leicht dotierten Epitaxialschicht (2') des ersten Leitfähigkeitstyps über der ersten Epitaxialschicht (2);
f) Aufwachsen einer dicken Feldoxidschicht über der Oberfläche der zweiten Epitaxialschicht (2');
g) maskiertes Implantieren und Diffundieren einer hohen Konzentration von Dotierungsmitteln des zweiten Leitfähigkeitstyps in die zweite Epitaxialschicht (2'), um stark dotierte tiefe Körperbereiche (4, 34, 16, 22, 27) auszubilden, von welchen einer zusammen mit dem wenigstens einen mittleren dotierten vergrabenen Bereich (33) einen isolierten Epitaxialschichtenbereich (31) definiert;
h) Definieren aktiver Gebiete auf der Oberfläche der zweiten Epitaxialschicht (2');
i) Aufwachsen einer dünnen Gate-Oxidschicht (8) über den aktiven Gebieten;
j) Ablagern und Dotieren einer Polysiliziumschicht (7) über der dünnen Gate-Oxidschicht (8);
k) selektives Ätzen der Polysiliziumschicht (7), um Gate-Bereiche der Leistungsanordnung (M) auszubilden;
(l) maskiertes Implantieren einer niedrigen Konzentration von Dotierungsmitteln des zweiten Leitfähigkeitstyps, um leicht dotierte Körperbereiche (5) an den Seiten der Gate-Bereiche und unter ihnen auszubilden, die Kanalbereiche von elementaren Zellen (1) der Leistungsanordnung (M) darstellen, und um die zweite Elektrode (17, 28) der wenigstens einen zweiten Diode (D2, D4) der Vielzahl auszubilden;
m) maskiertes Implantieren und Diffundieren einer hohen Konzentration von Dotierungsmitteln des ersten Leitfähigkeitstyps, um stark dotierte Source- Bereiche (6) an den Seiten der Gate-Bereiche auszubilden, um die erste Elektrode (18, 29) der wenigstens einen zweiten Diode (D2, D4) der Vielzahl auszubilden, und um einen Kontaktbereich (32) zum isolierten Teil (31) der Epitaxialschicht (2') auszubilden.
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