DE69615916T2

DE69615916T2 - Spannungsbegrenzter Leistungs-Anreicherungs-MOSFET

Info

Publication number: DE69615916T2
Application number: DE69615916T
Authority: DE
Inventors: Shekar S. Mallikarjunaswamy; Richard K. Williams
Original assignee: Siliconix Inc
Current assignee: Vishay Siliconix Inc
Priority date: 1995-06-02
Filing date: 1996-05-31
Publication date: 2002-06-13
Anticipated expiration: 2016-06-01
Also published as: DE69615916D1; EP0746029B9; US5856692A; JP2987327B2; EP0746029A2; JPH09102605A; EP0746029A3; EP0746029B1

Description

Die Erfindung betrifft Leistungs-Anreicherungs-Feldeffekt-Transistoren und insbesondere Leistungs-Anreicherungs-Feldeffekttransistoren, die eine größere Spannungsbegrenzung ermöglichen, wie im Oberbegriff von Anspruch 1 beschrieben.
Ein derartiger Anreicherungs-FET ist aus T. Syau et al., "Comparison of Ultralow Specific On-Resistance UMOFET Structures: The ACCUFET, EXTFET, INVFET, und Conventional UMOFET's, IEEE Electron Device Letters, Band 41, Nr. 5, Mai 1994, S. 800-808, bekannt.
Anreicherungs-Feldeffekt-Transistoren, manchmal als "ACCUFETs" bezeichnet, sind Graben-MOSFETS, die keinen Body-Bereich und somit auch keine PN-Übergänge aufweisen. Der Bereich zwischen den Grabengates, manchmal als "Mesa" bezeichnet, ist verhältnismäßig schmal (z. B. 0,5 bis 4,0 um breit) und der Gate-Werkstoff (z. B. Polysilizium) ist so dotiert, daß aufgrund seiner Austrittsarbeit der gesamte Mesa-Bereich verarmt, ganz in der Art eines Sperrschicht-FET (JFET). Der Strompfad verläuft zwischen einem Source-Bereich im oberen Bereich der Mesa und einem Drain-Bereich im unteren Bereich des Substrats. Die Gräben werden normalerweise vollständig in einer epitaktischen Schicht gebildet, die auf dem Substrat aufgewachsen wird.
Fig. 1 zeigt einen Querschnitt durch einen typischen ACCUFET 10. Die Grabengates 11 sind in ein Silizium-Material 12 eingeätzt, das eine auf einem N+Substrat 14 aufgewachsene N-epitaktische Schicht 13 einschließt. Die Grabengates 11 begrenzen zwei Zellen 10A und 10B. Eine N+Source 15 befindet sich auf der Mesa zwischen den Gates 11. Eine Metallschicht 16 erstreckt sich über die Source-Bereiche, und eine Leistungs-Source 17 sowie eine Last 18 sind zwischen der N+Source 15 und dem N+Substrat 14, das als Drain fungiert, angeschlossen.
Der ACCUFET 10 wird ausgeschaltet, wenn die Gate-Spannung denselben Wert aufweist, wie die Source-Spannung (d. h. VGS = 0). Wird VGS erhöht, so kontrahieren die Verarmungszonen um die Gates (durch gestrichelte Linie dargestellt) und öffnen einen Strompfad zwischen Source und Drain. Wird VG5 noch weiter erhöht, so kontrahieren die Verarmungszonen noch weiter bis sich schließlich Anreicherungszonen neben den Gräben bilden, die die Kanal-Leitfähigkeit erhöhen und den Einschaltwiderstand des Bauelements weiter herabsetzen.
Dieser Arbeitsablauf ist in den Fig. 2A, 2B und 2C dargestellt, wobei Fig. 2A den ACCUFET 10 in ausgeschaltetem Zustand, Fig. 2B dasselbe in teilweise eingeschaltetem und Fig. 2C in voll eingeschaltetem Zustand zeigt; die Anreicherungszonen sind mit der Zahl 19 gekennzeichnet. In Fig. 2B und 2C stellen die Pfeile den Elektronenfluß von der Source zum Drain dar.
Der anfangs erwähnte ACCUFET unterscheidet sich geringfügig von der in Fig. 1 dargestellten Struktur. Auf einer Seite des Grabens ist unter den Kontakten zusätzlich eine P-Diffusion unter den N+Source-Zonen vorhanden, damit der Strom zwischen Source und Drain zur Graben-Zone hin eingeschnürt wird.
Weitere Informationen über ACCUFETS finden sich im US-Patent Nr. 4,903,189 von Ngo et al.; B. J. Baliga et al., "The Accumulation-Mode Field-Effect Transistor A New Ultralow On-Resistance MOSFET", und IEEE Electron Device Letters, Band 13, Nr. 8, August 1992, Seiten 427-429. Jedes dieser Schriftstücke gilt hier als vollständig mit eingeschlossen, sofern darauf Bezug genommen wird.
ACCUFETS können mit sehr hoher Zellendichte und mit sehr geringem Einschaltwiderstand gefertigt werden. Trotz diesen Vorteilen hat es ACCUFET bis jetzt aus mehreren Gründen nicht geschafft, in hohem Maße Verwendung auf dem Gebiet der Leistungshalbleiter zu finden. Einer der Hauptgründe ist der, daß er nicht in der Lage ist, in ausgeschaltetem Zustand hohe Spannungen zu verkraften.
Das Problem ist in den Fig. 3A und 5B dargestellt, die die an die Gates 11 angrenzenden Oxydschichten 11A zeigen. In Fig. 3A ist zu sehen, wie der ACCUFET 10 mit einer Induktivität 30 verbunden ist. Die Bezeichnungen t&sub0;, t&sub1;, t&sub2;, t&sub3; und t&sub4; stellen aufeinanderfolgende Zeitpunkte beim Abschaltvorgang des ACCUFET 10 dar. Die gestrichelten Linien in Fig. 3A sind die Ränder der sich ausdehnenden Verarmungszonen zu den Zeitpunkten t&sub0;, t&sub1;, t&sub2;, t&sub3; und t&sub4;. Fig. 3B gibt die Stärke des elektrischen Feldes in der Gate-Oxydschicht 11A und der epitaktischen Schicht 13 zu den Zeitpunkten t&sub0;, t&sub1;, t&sub2;, t&sub3; und t&sub4; an. Wie dargestellt, befindet sich das elektrische Feld zum Zeitpunkt t&sub0;, an dem VGS abzunehmen beginnt, in der Gate-Oxydschicht 11A und in einem Teil der epitaktischen Schicht 13. Zu den Zeitpunkten t&sub1; und t&sub2; hat sich die Feldstärke in der Gate-Oxydschicht 111A etwas erhöht, aber ein Teil der Erhöhung wird von der epitaktischen Schicht 13 absorbiert. Zum Zeitpunkt t&sub2; jedoch hat das elektrische Feld die Grenzschicht zwischen epitaktischer Schicht 13 und N+Substrat 14 erreicht. Da das N+Substrat 14 stark dotiert ist, kann es kein großes elektrisches Feld aufnehmen und deshalb müssen alle weiteren Feldzunahmen in dem begrenzten Raum aus Gate-Oxyd-Schicht 11A und epitaktischer Schicht 13 aufgenommen werden. Das bedeutet, daß das elektrische Feld in der Gate-Oxyd-Schicht 11A bei abnehmendem VGS anfängt, in schnellerem Maße zuzunehmen. Wenn nicht irgendwie eine Begrenzung erfolgt, dann kann der Feldstärkeanstieg schließlich die Gate-Oxydschicht 11A zerstören. Ein solcher Fall ist in Fig. 3B für den Zeitpunkt t&sub4; dargestellt. Ist die Gate-Oxydschicht zerstört, dann ist das Bauelement in der Regel nicht mehr reparabel.
Es kommt vielfach vor, daß eine Last (wie z. B. die Last 30) eine Induktionsspule aufweist. Somit ist es auch unvermeidlich, daß sich beim Ein- und Ausschalten in den Stromleitungen Spannungsspitzen ergeben. Die Unfähigkeit des ACCUFET, solche Spannungsspitzen zu verkraften hat dazu geführt, daß er auf dem Gebiet Leistungs-MOSFET nur in sehr beschränktem Maße eingesetzt wird.
Die Push-Pull-Halbbrückenschaltung 40 gemäß Fig. 4A veranschaulicht das Problem, das dann entsteht, wenn ACCUFETS zusammen mit einer induktiven Last verwendet werden. Die Halbbrückenschaltung 40 umfaßt einen High-side-ACCUFET 41 und einen Low-side-ACCUFET 42. Sie steuern beispielsweise eine Motorspule 43 an. Die beiden ACCUFETS 41 und 42 sind zwischen einer Batteriespannung Vbatt und Masse in Reihe geschaltet. Aus Fig. 4B sind die Spannungen (VGS) an den Gate- Oxyden der ACCUFETS 41 und 42 und die Spannung V&sub0; am Ausgang der Halbbrückenschaltung zu ersehen. Es wird angenommen, daß V&sub0; am Startpunkt niedrig ist, d. h. daß der High-side-ACCUFET 41 ausgeschaltet und der Low-side-ACCUFET 42 eingeschaltet ist. Bei eingeschaltetem ACCUFET 42 fließt in der Regel etwas Strom durch ACCUFET 42 und Spule 43. In diesem Fall ist das Gate des ACCUFET 42 an Vbatt gekoppelt und das Gate von ACCUFET 41 ist an die gleiche Spannung wie V&sub0; gekoppelt, so daß die Spannung VGS im ACCUFET 41 Null beträgt.
Um V&sub0; von niedrig auf hoch zu schalten, wird der Low-side ACCUFET 42 ausgeschaltet und dann der High-side ACCUFET 41 eingeschaltet. Beide ACCUFETS dürfen aber nicht gleichzeitig eingeschaltet sein, sonst ergibt sich ein direkter Strompfad von Vbatt zu Masse, was zu einem hohen Stromwert und höchstwahrscheinlich zu einer Zerstörung beider Bauteile führt. Deshalb wird der ACCUFET 42 gemäß Fig. 4B zum Zeitpunkt T&sub1; ausgeschaltet, indem seine Gate-Spannung von Vbatt auf Masse gelegt wird. Der durch die Spule 43 fließende Strom widersetzt sich jedoch der plötzlichen Abschaltung und daher steigt V&sub0; schnell auf einen größeren Wert als Vbatt an, wie aus der oberen Kurve der Fig. 4B ersichtlich. V&sub0; steigt, bis ACCUFET 42 entweder durchschlägt oder zerstört wird. Gleichzeitig fällt die Spannung VGS im ACCUFET 41 in gleichem Maße schnell ab (sein Source-Bereich ist stärker positiv geladen als sein Gate). Es ist höchst wahrscheinlich, daß das Gate- Oxyd des ACCUFET 41 in diesem Fall zerstört wird, bevor ACCUFET 42 leitend wird und damit versucht, die Ausgangsspannung V&sub0; zu begrenzen.
Ein ähnlich dem in Fig. 4A-4B gezeigter Ablauf ergibt sich in praktisch all den Fällen, in denen ein ACCUFET dazu verwendet wird, Ströme über eine induktive Last zu schalten. Zur weiteren Erläuterung wird auf einen in der EP-A-0583022 beschriebenen MOSFET verwiesen, bei dem zwischen zwei Gräben ein stark dotierter Bereich gebildet und in dessen Mitte ein kurvenförmiger PN-Übergang derart definiert wird, daß der Punkt, an dem der MOSFET einen Lawinendurchbruch erreicht, von den Grabenecken weg in die Masse des Halbleitermaterials hinein verlegt wird, um damit die Injektion heißer Ladungsträger in die Gate-Isolationsschicht abzuschwächen.
Der Erfindung liegt daher die Aufgabe zugrunde, ein Bauelement anzugeben, das die überragende Zellendichte und den Einschaltwiderstand eines ACCUFETs aufweist, und dennoch eine induktive Last schalten kann oder Spannungsspitzen in begrenzter Höhe zuverlässig, insbesondere ohne das Graben-Gate zu beschädigen, verkraftet.
Die Aufgabe wird gemäß dem Kennzeichen des Anspruchs 1 gelöst.
Der erfindungsgemäße ACCUFET umfaßt eine Mehrzahl von durch Grabengates begrenzte Zellen und besteht aus Halbleitermaterial mit ausgewählter Leitfähigkeit. Jedes der Grabengates besteht aus leitfähigem Gatematerial, insbesondere Polysilizium, und einer Isolierschicht, insbesondere Silizium-Dioxyd, die in jeder Zelle das leitfähige Gatematerial vom Halbleitermaterial trennt. Um das in der Gate-Oxyd- Schicht auftretende elektrische Feld zu begrenzen, wird eine Schutzzone mit einer dem Halbleitermaterial in der Zelle entgegengesetzten Leitfähigkeit gebildet. Dadurch wird ein PN-Übergang geschaffen, der die Wirkung einer Schutzdiode hat, die parallel zu dem Strompfad durch die ACCUFET-Zelle verläuft. Dotierungshöhe und Ort des PN-Übergangs werden so gelegt, daß sich daraus eine Durchbruchspannung für die Diode ergibt, die verhindert, daß die Spannung an der Gate-Oxydschicht auf eine Höhe steigt, die die Gate-Oxydschicht zerstören oder beschädigen würde. Die Diode sollte ferner den Maximalwert des elektrischen Feldes im Silizium in der Gate- Umgebung begrenzen und damit möglichst niedrig halten, damit das Entstehen von heißen Ladungsträgern minimiert oder verhindert wird.
In der bevorzugten Ausführungsform wird die Schutzzone in einer benachbarten Zelle mit einer den ACCUFET-Zellen entgegengesetzter Leitfähigkeit gebildet. Die Zellen können die Form von Längsstreifen oder von sechseckigen, quadratischen, vieleckigen oder sonstigen Figuren aufweisen. Die Schutzzonen werden vorzugsweise als sich wiederholendes Muster auf dem ACCUFET gebildet, so daß jeweils eine Schutzzone für eine ausgewählte Anzahl von ACCUFET-Zellen entsteht.
Ausführungsformen der Erfindung werden im folgenden unter Heranziehung von Beispielen und anhand der beigefügten Zeichnungen beschrieben. Diese zeigen:
Fig. 1 einen Querschnitt eines konventionellen Anreicherungs-MOSFET (ACCUFET).
Fig. 2A einen ACCUFET in ausgeschaltetem Zustand; Fig. 2B einen teilweise eingeschalteten ACCUFET; und Fig. 2C einen voll eingeschalteten ACCUFET.
Fig. 3A die Veränderungen in der Verarmungszone, wenn der ACCUFET vom eingeschalteten in den ausgeschalteten Zustand übergeht.
Fig. 3B schematische Darstellung der Stärke des elektrischen Feldes in der Gate-Oxyd- und der epitaktischen Schicht des ACCUFET gemäß Fig. 3A, wenn er vom eingeschalteten in den ausgeschalteten Zustand übergeht.
Fig. 4A eine Push-Pull-Halbbrücken-Schaltung mit zwei ACCUFETS, die mit einer induktiven Last verbunden sind.
Fig. 4B Diagramme, die die Spannungen am Ausgang der Brückenschaltung und über den Gate-Oxyden der in Fig. 4A dargestellten ACCUFETS zeigen.
Fig. 5A einen Querschnitt eines erfindungsgemäßen spannungsbegrenzte ACCUFET.
Fig. 5B ein Diagramm eines Ersatzschaltbildes für den in Fig. 5A dargestellten ACCUFET.
Fig. 6A und 6B dreidimensionale Querschnitte alternativer ACCUFET-Strukturen gemäß der Erfindung, wobei Fig. 6A eine quadratische und Fig. 6B eine streifenförmige Zellenstruktur darstellt.
Fig. 7 eine Draufsicht auf den in Fig. 6B dargestellten ACCUFET.
Fig. 8 eine alternative Ausführungsform gemäß der Erfindung, bei der sich die Gate-Gräben in das stark dotierte Substrat erstrecken.
Fig. 9A-9E die Prozeßschritte bei der Herstellung des in Fig. 5A dargestellten ACCUFET.
Ein erfindungsgemäßer ACCUFET ist in Fig. 5A dargestellt. Der ACCUFET 50 weist die in einer epitaktischen N-Schicht gebildeten Grabengates 51A und 51B auf, wobei diese Schicht auf der Oberfläche eines N+Substrats 53 aufgewachsen wurde.
Die Gates 51A und 51B sind durch Gate-Oxyd-Schichten 54A bzw. 54B gegenüber der epitaktischen Schicht 52 isoliert. Eine flache N+Zone 55 auf der Oberfläche der epitaktischen Schicht 52 kontaktiert eine Metallschicht 56. Die epitaktische N-Schicht 52 ist typischerweise in einer Konzentration von 1 · 10¹&sup4; - 1 · 10¹&sup5; cm&supmin;³ dotiert. Die Gates 51A und 51B bestehen vorzugsweise aus mit Bor in einer Konzentration von 8 · 10¹&sup8; - 5 · 10¹&sup9; cm&supmin;³ dotiertem Polysilizium. Typischerweise sind die Gate-Oxyd- Schichten 54A und 54B 90-1000 Å dick und der Abstand zwischen Gate 51A und Gate 51B etwa 1,0 um, wobei dieser aber zwischen 0,5 und 4,0 um schwanken darf.
Das N+Substrat 53 dient dem ACCUFET 50 als Drain-Bereich und kann von unten her kontaktiert werden. Ersatzweise kann anstelle des N+Substrats eine vergrabene N+Schicht als Drain-Bereich verwendet werden, wobei die Kontaktierung von oben her, z. B. mit Hilfe dieses N+Sinkerbereichs und eines obenliegenden Kontakts, möglich wäre. Als Schutz für die Gate-Oxyd-Schichten 54A und 54B wird eine tiefe P+Zone 57 in der epitaktischen Schicht 52 ausgeformt und damit ein PN-Übergang geschaffen, der wie eine Diode funktioniert (symbolisch als Diode D1 dargestellt).
Fig. 5B zeigt eine Ersatzschaltung für den in Fig. 5A dargestellten ACCUFET. Wie gezeigt, ist die Diode D1 parallel zum ACCUFET-50-Hauptstrompfad geschaltet. Es ist zu beachten, daß die Integration der Diode D1 in den ACCUFET 50 ein anderes Ergebnis bewirkt, als wenn lediglich eine externe Diode parallel zum ACCUFET geschaltet wird. Bei Integration der Diode wird eine Reiheninduktanz in der Diode vermieden (die bei diskreter, Multichip- oder PCB-Version auftritt), so daß die Diode die internen Spannungen innerhalb des ACCUFET fast augenblicklich begrenzen kann (Kein Überschwingen). Außerdem können die Dioden auf dem ganzen Bauelement verteilt werden, so daß eine einheitliche Begrenzung entsteht.
Wie vorstehend dargelegt, sind die Spannungen an den Gates 51A und 51B und der Source (N+Zone 55) im wesentlichen identisch, wenn der MOSFET 50 ausgeschaltet wird. Da die N+Zone 55 über die Metallschicht 56 mit der tiefen P+Zone 57 verbunden ist, können die Spannungen über den Gate-Oxyden 54A und 54B nicht größer sein als an der Diode D1, wenn der MOSFET 50 ausgeschaltet wird. Ist die Diode D1 in Sperr-Richtung geschaltet, dann ist die Spannung an der Diode D1 auf ihre Durchbruchspannung begrenzt; wird die Diode D1 in Vorwärtsrichtung betrieben, dann ist der Spannungsabfall an der Diode D1 auf die normale Diodenspannung (von typischerweise etwa 0,7 V) begrenzt.
Die Durchbruchspannung der Diode D1 wird dadurch festgelegt, daß die Dotierungskonzentrationen der tiefen P+Zone 57, der epitaktischen N-Schicht 52 und des N+Substrats 53 sowie die Trennung zwischen dem PN-Übergang 58 und der Schnittstelle zwischen epitaktischer N-Schicht 52 und dem N+Substrat 53 entsprechend gesteuert werden. Bei einem normalen ACCUFET liegt die Dotierungskonzentration der epitaktischen N-Schicht 52 im Bereich 10¹&sup4;-10¹&sup5; cm&supmin;³, damit der ACCUFET ausgeschaltet werden kann. Das N+Substrat 53 hat einen spezifischen Widerstand von 3 mΩ - cm und die tiefe P+Zone 57 hat einen Schichtwiderstand von 40-150 Ω/ . Die epitaktische N-Schicht 52 ist 2,5-5,0 um dick, die Nettohöhe vom Boden der tiefen P+Zone 57 bis zum N+Substrat 53 beträgt jedoch 0,3 bis 1,5 um.
Fig. 6A und 6B sind dreidimensionale Querschnitte der alternativen ACCUFET- Strukturen gemäß dieser Erfindung. Der in Fig. 6A dargestellte ACCUFET 60 besteht aus einem Muster quadratischer oder rechteckiger Zellen, wobei eine dieser Zellen die tiefe P+Zone 61 bildet. Bei dem in Fig. 6B dargestellten ACCUFET 62 sind die Zellen streifenförmig, wobei eine der Zellen die tiefe P+Zone 63 bildet.
Fig. 7 ist eine Draufsicht des in Fig. 6B dargestellten MOSFET 62, wobei der Querschnitt der Fig. 6B als VI B - VI B gekennzeichnet ist. Wie angegeben, bildet eine metallische Kontaktschicht (die nicht gezeigt wird) eine Anzahl Kontakte zu den N+Source-Zonen 64 und 65 und zur P+Zone 63. Eine um die Struktur herum gebildete N+Zone 67 dient dazu, das N+Substrat zu kontaktieren. Ersatzweise könnte das N+Substrat auch von hinten her kontaktiert werden.
Fig. 8 zeigt eine alternative Ausführungsform mit einem MOSFET 80, bei dem sich die Grabengates 81 in das N+Substrat 82 hinein erstrecken. Da das N+Substrat 82 keinen wesentlichen Spannungsunterschied verkraften kann, sind die Gate-Oxyd- Schichten 85 der Gesamtspannung am ACCUFET ausgesetzt, wenn dieser ausgeschaltet wird. In anderen Worten: eine schwach dotierte epitaktische N-Schicht ist nicht vorhanden, die einen Teil des Spannungsabfalls am Bauelement aufnehmen könnte. Deshalb müssen die Dotierungskonzentrationen der P+Zone 83 und des N+Substrats 82 sorgfältig festgelegt werden, damit die Diode D2 durchbricht, bevor die Gate-Oxyd-Schicht 85 zerstört wird. Nach Industrienorm sollte die Gate-Oxyd- Schicht keiner Spannung von über 4 mV/cm mal in cm ausgedrückter Dicke der Oxydschicht ausgesetzt werden. So wird beispielsweise eine Gate-Oxyd-Schicht mit einer Dicke von 400 Å bei etwa 32 V zerstört. Daher sollte die Durchbruchspannung der Diode D2 bei etwa 16 V liegen. Ist die Gate-Oxyd-Schicht 175 Å dick, so wird eine Spannungsbegrenzung von etwa 8 V benötigt.
Obwohl es zahlreiche Fertigungsverfahren für einen erfindungsgemäßen ACCUFET gibt, zeigen die Fig. 9A-9E ein Beispiel für die Herstellung des in Fig. 5A dargestellten ACCUFET 50.
Es wird von einem konventionellen N+Substrat 53 ausgegangen, auf dem unter Verwendung bekannter Verfahren eine epitaktische N-Schicht 52 aufgewachsen wird, siehe Fig. 9A.
Eine dicke Oxydschicht 90 wird aufgewachsen, maskiert und geätzt, und auf der Oberfläche der Struktur, an der Stelle, wo die tiefe P+Zone 57 gebildet werden soll, wird eine dünne Oxydschicht 91 aufgewachsen. Dann wird die tiefe P+Zone 57 durch die dünne Oxydschicht 91 hindurch implantiert, und zwar mit einer Dotierung von 1 · 10¹&sup4; bis 7 · 10¹&sup5; cm&supmin;² und einer Energie von 60-100 keV. Die sich ergebende Struktur ist aus Fig. 9B ersichtlich. Dann werden die Oxydschichten 90 und 91 entfernt.
Bei einer anderen Version des Prozesses läßt man eine dicke Oxydschicht 92 aufwachsen und mittels Photomaskentechnik entfernen, aber nicht über der tiefen P+Zone 57. Dann läßt man eine dünne Oxydschicht 93 aufwachsen. Diese dünne Oxydschicht 93 wird maskiert und an den Stellender Struktur entfernt, an denen die Gräben gebildet werden sollen, siehe Fig. 9C. Dann werden die Gräben maskiert und unter Anwendung bekannter reaktiver Ionen- oder Trockenplasma-Ätzverfahren geätzt. Anschließend werden die Gräben oxydiert und damit die Gate-Oxyd-Schichten 54A und 54B gebildet. Des weiteren wird Polysilizium in den Graben eingebracht, bis er ganz ausgefüllt ist.
Nunmehr wird das Polysilizium mit Phosphor durch POCl3, Vorabscheidung oder Ionenimplantation dotiert, und zwar mit einer Dotierung von 5 · 10¹³ bis 6 < 10¹&sup5; cm&supmin;² und einer Energie von 60 KeV, womit ein Schichtwiderstand von 20-70 Ω/ erzeugt wird. Für ein P-Kanal-Bauelement wird das Polysilizium unter Verwendung der Ionenimplantation mit Bor dotiert, so daß sich ein Schichtwiderstand von grob 40-120 Ω/ ergibt. Dann wird das Polysilizium zurückgeätzt, bis es mit der Oberkante des Grabens eben ist, ausgenommen da, wo es von einer Maske geschützt ist, um anschließend mit Metall kontaktiert werden zu können.
Nun wird die N+Source-Zone 55 unter Verwendung einer Maske und einer Arsen- Ionen-Implantation (oder einer Bor-Ionen-Implantation, wenn es sich um ein P-Kanal-Bauelement handelt) eingefügt, und zwar mit einer Dotierung von 5 · 10¹&sup4; bis 1 · 10¹&sup6; cm&supmin;² bei 20-100 KeV. Die sich ergebende Struktur ist in Fig. 9D dargestellt.
Eine dünne Oxydschicht wird thermisch aufgewachsen. Dann wird Bor-Phosphorsilikat-Glas (BPSG) auf der Strukturoberfläche aufgebracht. Das BPSG wird ganz kurz auf etwa 850º-950ºC erhitzt, damit es gut fließt und die Oberfläche des Chip glättet. Kontaktlöcher werden in die Oxyd- und BPSG-Schichten eingeätzt und die Metallschicht 56 wird aufgebracht. Durch die Kontaktlöcher werden Kontakte zur N+Source-Zone 55 und zur tiefen P+Zone 57 gebildet. Es ergibt sich der in Fig. 9E dargestellte ACCUFET 50. Das Chip wird anschließend mit SiN oder BPSG bei niedriger Temperatur passiviert und maskierte Anschlußfenster werden zur Herstellung der Bondverbindungen geätzt.
Es wurden spezifische Ausführungsformen dieser Erfindung beschrieben. Diese sind aber nur als Beispiele zu verstehen und nicht als irgendeine Einschränkung.

Claims

1. Ein Anreicherungs-Feld-Effekt-Transistor (50, 60, 62, 80), der umfaßt

a) ein Halbleitermaterial eines ersten Leitfähigkeitstyps;

b) ein aus dem erwähnten Halbleitermaterial gebildeter Graben, wobei dieser Graben mindestens eine Transistorzeile und mindestens eine Diodenzelle begrenzt;

c) ein in dem erwähnten Graben auf einer ersten Oberfläche des erwähnten Halbleitermaterials befindliches Gate (51A, 51B, 81), wobei dieses Gate vom erwähnten Halbleitermaterial durch eine Gate-Isolierschicht (54A, 54B, 85) getrennt ist;

d) ein Drain-Bereich (53, 82) dieses ersten Leitfähigkeitstyps, im Anschluß an eine zweite Oberfläche des erwähnten Halbleitermaterials, gegenüber der erwähnten ersten Oberfläche;

dadurch gekennzeichnet, daß die mindestens eine erwähnte Transistorzelle umfaßt:

einen stark dotierten Source-Bereich (55, 64, 65, 86) des erwähnten ersten Leitfähigkeitstyps, der sich in der erwähnten ersten Oberfläche befindet;

ein schwach dotierter Kanal-Bereich (52, 84) des erwähnten ersten Leitfähigkeitstyps im Anschluß an den erwähnten Source-Bereich und den erwähnten Graben; der erwähnte Kanal-Bereich eignet sich zum Leiten eines elektrischen Stroms zwischen dem erwähnten Source-Bereich (55, 64, 65, 86) und dem erwähnten Drain-Bereich (53, 82);

und dadurch gekennzeichnet, daß die erwähnte Diodenzelle umfaßt:

eine Schutzzone eines zweiten Leitfähigkeitstyps (57, 61, 63, 83), die mit dem erwähnten Halbleitermaterial eines ersten Leitfähigkeitstyps einen PN-Übergang, und dabei eine Diode (D1, D2) bildet, die parallel zu dem erwähnten Kanal-Bereich geschaltet ist,

dadurch gekennzeichnet,

daß die erwähnte Diode eine Durchbruchspannung aufweist, die kleiner ist, als die Spannung, die die erwähnte Isolationsschicht beschädigen würde, wenn der erwähnte Transistor ausgeschaltet wird;

und daß sich der erwähnte Source-Bereich nicht in die erwähnte Diodenzelle erstreckt.

2. Transistor gemäß Anspruch 1, dadurch gekennzeichnet, daß der erwähnte Graben in der erwähnten Oberfläche eine zweidimensionale Anordnung von Zellen definiert, wobei jede der erwähnten Zellen die Form einer geschlossenen Figur hat und ringsum vom erwähnten Graben umgeben ist, und wobei jede Zelle einer ersten Gruppe erwähnter Zellen zur erwähnten Transistorzelle und jede Zelle einer zweiten Gruppe erwähnter Zellen zur erwähnten Diodenzelle gehört.

3. Transistor gemäß Anspruch 2, dadurch gekennzeichnet, daß die erwähnten Diodenzellen mit wiederkehrenden Lücken in der erwähnten zweidimensionalen Anordnung verteilt sind, wobei für jede Diodenzelle in der erwähnten Anordnung eine vorher festgelegte Anzahl von Transistorzellen vorhanden ist.

4. Transistor gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß das erwähnte Halbleitermaterial eine auf einem Substrat (53) gebildete epitaktische Schicht 52 aufweist.

5. Transistor gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß sich der erwähnte Graben nur in die erwähnte epitaktische Schicht (52) erstreckt.

6. Transistor gemäß einem der vorstehenden Ansprüche, dadurch gekennzeichnet, daß der erwähnte PN-Übergang an einer Grenze der erwähnten Schutzzone (57, 61, 63) gebildet wird.

7. Transistor gemäß Anspruch 4, dadurch gekennzeichnet, daß sich der erwähnte Graben durch die erwähnte epitaktische Schicht (84) und in das erwähnte Substrat (82) hinein erstreckt.

8. Transistor gemäß Anspruch 7, dadurch gekennzeichnet, daß der erwähnte PN-Übergang an einem Übergang von der erwähnten Schutzzone (83) zum Substrat (82) gebildet wird.

9. Transistor gemäß Anspruch 7 oder 8, dadurch gekennzeichnet, daß die erwähnte Diode eine Durchbruchspannung aufweist, die kleiner ist als 4 · 10&sup6; V/cm, multipliziert mit der Dicke der erwähnten Isolationsschicht, in cm ausgedrückt.