DE69302244T2

DE69302244T2 - Halbleiter-Schutzkomponente

Info

Publication number: DE69302244T2
Application number: DE69302244T
Authority: DE
Inventors: Andrew Leonard Goodyear; Paul Arthur Gough; Keith Michael Hutchings
Original assignee: Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1992-08-11
Filing date: 1993-08-09
Publication date: 1996-11-07
Anticipated expiration: 2013-08-10
Also published as: US5352915A; DE69302244D1; JPH06163889A; EP0583037A1; GB9216953D0; EP0583037B1

Description

Die Erfindung bezieht sich auf eine Halbleiter-Komponente und insbesondere auf eine Halbleiter-Komponente mit einer Isolierschicht-Feldeffekt-Vorrichtung, die mit einer Vorrichtung zum Schutz gegen Überspannungen versehen ist, wie sie beim Schalten von induktiven Lasten auftreten können.
In der Patentschrift EP-A-372820 wird die Verwendung von Klemmdioden zum Schutz von Isolierschicht-Feldeffekt-Vorrichtungen wie Leistungs-MOSFETs erörtert. In der Patentschrift EP-A-372820 wird die frühere Verwendung einer Klemmdiode beschrieben, die extern zwischen die Gate-Elektrode und die Drain-Elektrode eines Leistungs-MOSFET geschaltet wird und eine Lawinendurchbruchspannung hat, die etwa zwei bis drei Volt niedriger ist als die Lawinendurchbruchspannung des Leistungs-MOSFET, so daß wenn die Drain-Spannung bei ausgeschaltetem Leistungs-MOSFET ansteigt (wie dies zum Beispiel geschehen kann, wenn eine induktive laast ausgeschaltet wird) und die Lewinendurchbruchspannung der Klemmdiode überschreitet, der resultierende Lawinendurchbruchstrom dazu führt, daß die Gate-Spannung des Leistungs-MOSFET ansteigt, um den Leistungs-MOSFET einzuschalten und so zumindest einen Teil der Energie durch die Leitung des Leistungs-MOSFET abzuführen und dadurch möglicherweise destruktive Lawinenbedingungen innerhalb des Leistungs-MOSFET zu verhindern. Als Alternative zu einer extern angeschlossenen Klemmdiode wird in der Patentschrift EP-A-372820 die Verwendung einer Kette von polykristallinen Siliziumdioden zum Bilden der Klemmdiode vorgeschlagen. Dies hat den Vorteil, daß die polykristallinen Siliziumdioden oben auf dem Leistungs-MOSFET vorgesehen werden können, so daß die Verwendung einer extern angeschlossenen Diode vermieden werden kann. Darüber hinaus läßt sich durch die Anordnung von gegensinnig gepolten polykristallinen Siliziumdioden eine temperaturausgleichende Wirkung erzielen. Die Eigenschaften von polykristallinen Siliziumdioden können jedoch sehr unterschiedlich sein und ihre Strombelastbarkeit ist begrenzt.
Die vorliegende Erfindung hat zur Aufgabe, eine Halbleiter-Komponente mit einer Isolierschicht-Feldeffekt-Vorrichtung zu schaffen, wobei innerhalb der Halbleiter-Komponente ein Schutz gegen Überspannungen vorgesehen werden kann.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine Halbleiter- Komponente mit einer ersten und einer zweiten Isolierschicht-Feldeffekt-Vorrichtung geschaffen, die innerhalb des gleichen Halbleiterkörpers gebildet sind, wobei die erste und die zweite Isolierschicht-Feldeffekt-Vorrichtung eine gemeinsame erste Hauptelektrode haben und Mittel zum Schaffen einer widerstandsbehafteten Verbindung zwischen einer Spannungsquelle und der isolierten Gate-Elektrode der ersten Isolierschicht-Feldeffekt- Vorrichtung, wobei eine zweite Hauptelektrode der zweiten Isolierschicht-Feldeffekt- Vorrichtung mit der isolierten Gate-Elektrode der ersten Isolierschicht-Feldeffekt-Vorrichtung verbunden ist und die zweite Isolierschicht-Feldeffekt-Vorrichtung so gebildet wird, daß sie gegen die Wirkung des parasitären Bipolartransistors anfälliger ist als die erste Isolierschicht-Feldeffekt-Vorrichtung, um dafür zu sorgen, daß wenn die erste und die zweite Isolierschicht-Feldeffekt-Vorrichtung ausgeschaltet sind und eine Spannung an die gemeinsame erste Hauptelektrode angelegt wird, die die kritische Spannung überschreitet, der parasitäre Bipolartransistor innerhalb der zweiten Isolierschicht-Feldeffekt- Vorrichtung eingeschaltet wird und einen Strom erzeugt, um aufgrund der Kopplung zwischen der zweiten Hauptelektrode der zweiten Isolierschicht-Feldeffekt-Vorrichtung und der isolierten Gate-Elektrode der ersten Isolierschicht-Feldeffekt-Vorrichtung dafür zu sorgen, daß die Spannung an der isolierten Gate-Elektrode der ersten Isolierschicht- Feldeffekt-Vorrichtung sich ändert, damit die erste Isolierschicht-Feldeffekt-Vorrichtung eingeschaltet wird.
In einer erfindungsgemäßen Halbleiter-Komponente ist also eine zweite Isolierschicht-Feldeffekt-Vorrichtung, die inhärent anfälliger gegen die Wirkung eines parasitären Bipolartransistors ist, in den gleichen Halbleiterkörper integriert wie die erste Isolierschicht-Feldeffekt-Vorrichtung. Die zweite Isolierschicht-Feldeffekt-Vorrichtung ist so angeordnet, daß wenn die erste und die zweite Isolierschicht-Feldeffekt- Vorrichtung ausgeschaltet werden (d.h. nicht leitend sind) und die Spannung an der ersten Hauptelektrode eine kritische Spannung überschreitet, die parasitäre Bipolarwirkung innerhalb der zweiten Isolierschicht-Feldeffekt-Vorrichtung initiiert wird, wodurch ein Strom fließt, der aufgrund der widerstandsbehafteten Verbindung dazu führt, daß sich die Spannung an der isolierten Gate-Elektrode der ersten Isolierschicht-Feldeffekt- Vorrichtung ändert, so daß die erste Isolierschicht-Feldeffekt-Vorrichtung sich einschaltet und die Energie aufgrund der Überspannung durch die Leitung der ersten Isolierschicht-Feldeffekt-Vorrichtung abgeführt werden kann, wodurch mögliche Beschädigungen- zum Beispiel ein irreversibler Bipolar-Durchbruch oder eine Leistungsverschlechterung - vermieden oder zumindest reduziert werden.
Eine erfindungsgemäße Halbleiter-Komponente weist gegenüber anderen Schutzsystemen, zum Beispiel polykristallinen Siliziumdioden, den Vorteil auf, daß die Triggerspannung für die Schutzvorrichtung empfindlich gegen den Durchbruchmechanismus ist, der die erste Isolierschicht-Feldeffekt-Vorrichtung eventuell beschädigen kann.
Die erste Isolierschicht-Feldeffekt-Vorrichtung kann eine erste Region von einem Leitfähigkeitstyp umfassen, die einen leitenden Pfad zu der ersten Hauptelektrode schafft, eine zweite Region von dem einen Leitfähigkeitstyp und eine dritte Region von dem entgegengesetzten Leitfähigkeitstyp, die die erste und die zweite Region trennt und dazwischen eine erste Leitungskanal-Region angrenzend an die isolierte Gate-Elektrode der ersten Isolierschicht-Feldeffekt-Vorrichtung defmiert, und die zweite Isolierschicht- Feldeffekt-Vorrichtung kann eine vierte Region von dem einen Leitfähigkeitstyp umfassen, die mit der isolierten Gate-Elektrode der ersten Isolierschicht-Feldeffekt-Vorrichtung gekoppelt ist, und eine fünfte Region vom entgegengesetzten Leitfähigkeitstyp, die die vierte und die erste Region trennt und dazwischen eine zweite Leitungskanal- Region angrenzend an die isolierte Gate-Elektrode der zweiten Isolierschicht-Feldeffekt- Vorrichtung definiert, wobei die fünfte und die vierte Region so angeordnet sind, daß die zweite Isolierschicht-Feldeffekt-Vorrichtung anfälliger gegen die parasitäre Bipolarwirkung ist als die erste Isolierschicht-Feldeffekt-Vorrichtung, um dafür zu sorgen, daß der parasitäre Bipolarransistor, der durch die erste, vierte und fünfte Region definiert wird, einschaltet, wenn die Spannung an der ersten Hauptelektrode die kritische Spannung überschreitet.
In einem bevorzugten Beispiel liefert die fünfte Region einen mit einem größeren Widerstand behafteten Pfad für Ladungsträger vom entgegengesetzten Leitfähigkeitstyp als die dritte Region. Dadurch kann die dritte Region elektrisch mit der zweiten Region kurzgeschlossen werden, während die fünfte Region einen Leitungspfad zu einer getrennten vierten Elektrode liefert. Die vierte Region kann eine Geometrie aufweisen, die von der der zweiten Region abweicht. Die widerstandsbehafteten Pfade für Ladungsträger des entgegengesetzten Leitfähigkeitstyps innerhalb der fünften Region können unterhalb der vierten Region auf einer Strecke verlaufen, die größer ist als die Strecke des durch die dritte Region geschaffenen widerstandsbehafteten Pfades unterhalb der zweiten Region, so daß die zweite Isolierschicht-Feldeffekt-Vorrichtung wesentlich anfälliger gegen die Wirkung des parasitären Bipolartransistors ist als die erste. Die kritische Spannung kann in einem solchen Fall nach Bedarf variiert werden, indem die Länge des widerstandsbehafteten Pfades durch die fünfte Region geändert wird, was einfach durch eine geeignete Modifikation der Maske erreicht werden kann. Die Strombelastbarkeit der zweiten Isolierschicht-Feldeffekt-Vorrichtung und des dadurch geschaffenen parasitären Bipolartransistors können gesteigert werden, indem der Bereich (das heißt die Abmessungen) der zweiten Isolierschicht-Feldeffekt-Vorrichtungen gesteigert werden.
Die erste Isolierschicht-Feldeffekt-Vorrichtung kann eine Vielzahl von parallelgeschalteten Isolierschicht-Feldeffekt-Vorrichtungszellen enthalten, die jeweils eine zweite Region von dem einen Leitfähigkeitstyp umfassen, die von der ersten Region getrennt sind durch eine dritte Region von entgegengesetztem Leitfähigkeitstyp, die eine Leitungskanal-Region angrenzend an eine isolierte Gate-Elektrode definiert.
Die isolierten Gate-Elektroden können auf den Wänden von Gräben vorgesehen werden, die durch die dritte und die fünfte Region verlaufen.
Die dritte und die fünfte Region können insgesamt als kontinuierliche Schichten gebildet werden.
In einem Beispiel einer erfindungsgemäßen Halbleiter-Komponente können die isolierten Gate-Elektroden auf den Wänden der Gräben angebracht sein, die durch die dritte bzw. die fünfte Region verlaufen, und die vierte Region kann sich seitlich über die zweite isolierte Gate-Elektrode hinaus über eine Strecke erstrecken, die größer ist als die Strecke, um die sich die zweite Region seitlich über die erste isolierte Gate- Elektrode hinaus erstreckt, so daß der Widerstand des Leitungspfades durch die fünfte Region zur vierten Hauptelektrode größer ist als der des Leitungspfades durch die dritte Region zu der zweiten Hauptelektrode.
Vorzugsweise umfassen die Mittel, die die widerstandsbehaftete Verbindung zwischen der Spannungsquelle und der isolierten Gate-Elektrode der ersten Isolierschicht-Feldeffekt-Vorrichtung schaffen, eine Gate-Ansteuerungs-Anordnung für die isolierte Gate-Elektrode der ersten Isolierschicht-Feldeffekt-Vorrichtung.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargesteflt und werden im folgenden näher beschrieben. Es zeigen:
Figur 1 eine auszugsweise Querschnitt-Ansicht durch einen Teil einer Ausführungsform einer erfindungsgemäßen Halbleiter-Komponente;
Figur 2 eine Draufsicht auf einen Teil einer erfindungsgemäßen Halbleiter-Komponente ähnlich der in Figur 1 dargestellten, jedoch wurde hier die Metallisierung weggelassen;
Figur 3 ein Ersatzschaltbild für eine erfindungsgemäße Halbleiter-Komponente;
Figur 4 eine auszugsweise Querschnitt-Ansicht durch einen Teil einer anderen Ausführungsform einer erfindungsgemäßen Halbleiter-Komponente; und
Figur 5 eine auszugsweise Querschnitt-Ansicht durch einen Teil einer weiteren Ausführungsform einer erfindungsgemäßen Halbleiter-Komponente.
Es ist zu beachten, daß die Figuren lediglich schematisch und nicht maßstabsgetreu gezeichnet sind. Insbesondere wurden bestimmte Abmessungen, zum Beispiel die Dicke der Schichten oder Regionen, übertrieben, während andere Abmessungen reduziert wurden. Es ist außerdem zu beachten, daß gleiche oder sehr ähnliche Teile in den Figuren die gleichen Bezugszeichen haben.
In den Zeichnungen sind verschiedene Beispiele 1a, 1b, 1c von erfindungsgemäßen Halbleiter-Komponenten dargestellt.
Eine erfindungsgemäße Halbleiter-Komponente, zum Beispiel die Halbleiter-Komponente 1a in Figur 1, umfaßt eine erste und eine zweite Isolierschicht-Feldeffekt-Vorrichtung T1 und 12, die innerhalb des gleichen Halbleiterkörpers 2 gebildet sind, wobei die erste und die zweite Isolierschicht-Feldeffekt-Vorrichtung T1 und T2 eine gemeinsame erste Hauptelektrode D aufweisen und Mittel 20, um eine widerstandsbehaftete Verbindung 20b zwischen einer Spannungsquelle und der isolierten Gate-Elektrode des ersten Isolierschicht-Feldeffekt-Transistors zu schaffen, wobei eine zweite Hauptelektrode S2 der zweiten Isolierschicht-Feldeffekt-Vorrichtung T2 mit der isolierten Gate-Elektrode G1 der ersten Isolierschicht-Feldeffekt-Vorrichtung T1 verbunden ist und wobei die zweite Isolierschicht-Feldeffekt-Vorrichtung T2 so gebildet wird, daß sie anfälliger gegen die Wirkung eines parasitären Bipolartransistors ist als die erste Isolierschicht-Feldeffekt-Vorrichtung T1, um dafür zu sorgen, daß wenn die erste und die zweite Isolierschicht-Feldeffekt-Vorrichtung T1 und T2 ausgeschaltet sind und eine Spannung an die gemeinsame erste Hauptelektrode D angelegt wird, die die kritische Spannung Vc überschreitet, der parasitäre Bipolartransistor B innerhalb der zweiten Isolierschicht-Feldeffekt-Vorrichtung T2 einschaltet und einen Strom erzeugt, um aufgrund der Kopplung zwischen der zweiten Hauptelektrode S2 und der isolierten Gate- Elektrode G1 der ersten Isolierschicht-Feldeffekt-Vorrichtung T1 die Spannung an der isolierten Gate-Elektrode G1 der ersten Isolierschicht-Feldeffekt-Vorrichtung T1 so zu ändern, daß die erste Isolierschicht-Feldeffekt-Vorrichtung T1 eingeschaltet wird.
Damit ist in einer erfindungsgemäßen Halbleiter-Komponente 1a, 1b, 1c eine zweite Isolierschicht-Feldeffekt-Vorrichtung T2, die inhärent anfälliger gegen die Wirkung des parasitären Bipolartransistors ist als die erste Isolierschicht-Feldeffekt-Vorrichtung T1, in den gleichen Halbleiterkörper 2 integriert wie die erste Isolierschicht- Feldeffekt-Vorrichtung T1. Die zweite Isolierschicht-Feldeffekt-Vorrichtung T2 ist so angeordnet, daß wenn die Spannung an der ersten Hauptelektrode D eine kritische Spannung Vc überschreitet, zum Beispiel beim Schalten einer induktiven Last, der parasitäre Bipolartransistor B innerhalb der zweiten Isoh.erschicht-Feldeffekt-Vorrichtung T2 eingeschaltet wird, so daß ein Strom fließt, der seinerseits aufgrund der Kopplung der zweiten Hauptelektrode S2 der zweiten Isolierschicht-Feldeffekt-Vorrichtung 12 mit der isolierten Gate-Elektrode G1 der ersten Isolierschicht-Feldeffekt-Vorrichtung T1 zu einer Änderung der Spannung - im Falle einer ersten N-Kanal-Isolierschicht-Feldeffekt- Vorrichtung zu einem Anstieg der Spannung an der isolierten Gate-Elektrode G1 - führt, wodurch die erste Isolierschicht-Feldeffekt-Vorrichtung T1 einschaltet, so daß die Energie der Überspannung durch die Leitung der ersten Isolierschicht-Feldeffekt-Vorrichtung abgeführt werden kann, um eventuelle schädliche Auswirkungen zu verhindern, zum Beispiel den irreversiblen Bipolar-Durchbruch oder eine Leistungsverschlechterung aufgrund der Injektion heißer Ladungsträger in die Oxidschicht der Gate-Elektrode der ersten Isolierschicht-Feldeffekt-Vorrichtung T1. Eine solche Vorrichtung bietet Vorteile gegenüber anderen Schutzsystemen, bei denen externe Komponenten wie polykristalline Siliziumdioden benutzt werden, weil die Triggerspannung für die durch die zweite Isolierschicht-Feldeffekt-Vorrichtung T2 gebildete Schutzvorrichtung empfindlich ist gegen den gleichen Durchbruchmechanismus - und eigentlich abhängig davon ist -, der sonst eventuell die erste Isolierschicht-Feldeffekt-Vorrichtung T1 beschädigen könnte.
Im folgenden werden verschiedene Beispiele von erfindungsgemäßen Halbleiter-Komponenten beschrieben. In Figur list in einer Querschnitt-Ansicht ein Teil einer Halbleiter-Komponente 1a dargestellt, in der die erste und die zweite Isolierschicht-Feldeffekt-Vorrichtung T1 und T2 N-Kanal-Isolierschicht-Feldeffekt-Transistoren (IGFETs) des sogenannten Trenchfet-Typs sind, wie er zum Beispiel in der Patentschrift US-A-4767722 und in Abhandlungen von Ueda et al von Matsushita Electronics Corporation beschrieben wurde, zum Beispiel in der Abhandlung mit dem Titel "A new vertical sidewall channel power MOSFET with rectangular grooves", die in den erweiterten Zusammenfassungen der 16. (1984 International) Conference on Solid State Devices and Materials, Kobe 1984, auf den Seiten 313 - 316 veröffentlicht wurde. In einem solchen IGFET werden die isolierten Gate-Elektroden innerhalb der Rillen oder Gräben gebildet, die in den Halbleiterkörper 2 hineinreichen.
Betrachten wir nun das in Figur 1 dargestellte Beispiel etwas genauer, so umfaßt der Halbleiterkörper 2 ein relativ hoch dotiertes monokristallines Siliziumsubstrat 2a, zu dem die erste Hauptelektrode D ohmschen Kontakt an einer Hauptfläche 3 des Halbleiterkörpers 2 herstellt. Auf dem Substrat 2a ist eine relativ niedrig dotierte epitaktische Siliziumschicht 2b aufgebracht. In diesem Beispiel sind das Substrat 2a und die epitaktische Schicht 2b beide von einem Leitfähigkeitstyp, in diesem Fall vom Leitfähigkeitstyp N, und bilden zusammen eine gemeinsame erste oder Drain-Region 4 der IGFETs T1 und T2.
Ein Mantelimplantat, im allgemeinen durch ein Opferoxid und typischerweise mit Borionen mit einer Dosis von 2 - 3 x 10¹³ Ionen pro cm² und einer Energie von 60 kev, und die anschließende Diffusion von Verunreinigungen des entgegengesetzten Leitfähigkeitstyps, in diesem Fall vom Leitfähigkeitstyp p, an der anderen Hauptoberfläche 5 des Halbleiterkörpers 2, liefert eine kanaldefinierende Region 6, die in diesem Beispiel dem ersten und dem zweiten IGFET T1 und T2 gemeinsam ist. Die Gräben 7 flir die isolierten Gate-Elektroden G1 und G2 des ersten und des zweiten IG- FETs T1 und T2 werden durch die kanaldefmierende Region 6 gebildet und reichen gerade in die epitaktische Schicht oder die Drain-Drift-Region 2b hinein.
An den Wänden der Gräben 7 ist eine thermisch gewachsene Gate-Oxidschicht 8 vorgesehen, und die Gräben sind mit leitendem Material gefüllt, im allgemeinen mit dotiertem polykristallinen Silizium, das die leitenden Gate-Regionen 9 der IGFETs T1 und T2 definiert. Die Source-Regionen 11a und 11b für die IGFETs T1 bzw. T2werden definiert, indem die Oberfläche 5 entsprechend maskiert wird und Verunreinigungen des einen Leitfähigkeitstyps, in diesem Fall vom Leitfähigkeitstyp n und typischerweise Arsenionen mit einer Dosis von 5 x 10¹&sup5; Ionen pro cm² und einer Energie von 80 keV, implantiert und/oder diffundiert werden.
Die Bereiche der Region 6, die an die isolierten Gate-Elektroden G1 und G2 angrenzen, definieren die Leitungskanal-Regionen 6a und 6b (dargestellt durch die gestrichelten Linien in Figur 1). Wie dem Fachkundigen bekannt sein wird, führt das Anlegen einer Spannung über einer Schwellenspannung an eine solche isolierte Gate- Elektrode zu einer Umkehrung der Leitungskanal-Region, die einen Leitungskanal für den Fluß der Ladungsträger zwischen Source und Drain definiert.
Wie in Figur 1 dargestellt, sind die Source-Regionen 11a und 11b so definiert, daß es auf jeder Seite der isolierten Gate-Elektrode G1 des IGFET T1 eine Source-Region 11a gibt, aber die Source-Region 11b des zweiten IGFET T2 sich nur auf der von dem ersten IGFET T1 abgewandten Seite der isolierten Gate-Elektrode G2 erstreckt. Der zweite IGFET T2 könnte symmetrisch um die isolierte Gate-Elektrode G2 sein, so daß die isolierte Gate-Elektrode durch die Source-Region 11a umgeben ist, oder von einer kreisförmigen isolierten Gate-Elektrode G2 eingegrenzt sein, in der die Source-Region 11b auf ähnliche Weise einen Ring defmiert, so daß ein Teil der Region 6 die Oberfläche 5 innerhalb der Source-Region 11b erreicht, oder es kann eine andere geeignete Geometrie verwendet werden.
Ein wichtiger Unterschied zwischen den Source-Regionen 11a und 11b besteht darin, daß die seitliche Ausdehnung - das heißt die Ausdehnung parallel zu der Hauptoberfläche 5 - der Source-Region 11b des zweiten IGFET T2 größer ist als die des ersten IGFET T1. Daher erstreckt sich die Source-Region 11a, wie in Figur 1 abgebildet, seitlich über die Grabenwand der zugehörigen isolierten Gate-Elektrode G1 um eine Strecke a hinaus, während die Source-Region 11b sich seitlich über die Grabenwand der zugehörigen isolierten Gate-Elektrode G2 um eine Strecke b hinaus erstreckt, die größer ist als die Strecke a. Diese Abstände sind normalerweise diejenigen, die durch die Maskenfenster der zur Bildung der Source-Region 11a und 11b verwendeten Maske definiert werden. Die Gründe für diese unterschiedlichen Abstände werden nachstehend erläutert.
Eine isolierende Schicht 12, zum Beispiel aus Siliziumoxid, auf der Hauptoberfläche 5 wird mit Kontaktfenstern und Metallisierung gebildet, zum Beispiel mit Aluminium, das so abgeschieden und strukturiert wurde, daß es eine zweite Hauptelektrode definiert, welche die Source-Elektrode S1 des ersten IGFET T1 bildet, der die Source-Region 11a elektrisch mit der kanaldefinierenden Region 6 kurzschließt, eine dritte Hauptelektrode, die die Source-Elektrode S2 des zweiten IGFET T2 bildet, und eine vierte Hauptelektrode E, die den elektrischen Kontakt mit der kanaldefinierenden Region 6 herstellt, und zwar angrenzend, aber in einigem Abstand von der Source- Region 11b auf der der isolierten Gate-Elektrode G2 abgewandten Seite.
Obwohl dies nicht abgebildet ist, definiert die Metallisierung auch die Elektroden, die über geeignete Kontaktfenster die Verbindung mit den isolierten Gate- Elektroden G1 und G2 herstellen. Eine erste elektrische Verbindung X ist zwischen der Source-Elektrode S2 des zweiten IGFET T2 und der isolierten Gate-Elektrode G1 des ersten IGFET T1 vorgesehen und eine getrennte elektrische Verbindung Y zwischen der vierten Hauptelektrode E, der isolierten Gate-Elektrode G2 des IGFET T2 und der Source-Elektrode 51 des ersten IGFET T1. Die erste und die zweite elektrische Verbindung X und Y sind im allgemeinen externe Drahtverbindungen, könnten aber möglicherweise, zumindest teilweise, durch die Musteranbringung in der Metallisierung geschaffen werden. Die zweite elektrische Verbindung Y ist in diesem Beispiel mit der Erde (Masse) verbunden. Obwohl es vorgezogen wird, braucht die isolierte Gate-Elektrode G2 nicht unbedingt mit der Source-Elektrode S1 verbunden zu werden, sondern kann an jedes geeignete Referenzpotential angeschlossen werden, das das Einschalten der zweiten Isolierschicht-Feldeffekt-Vorrichtung T2 verhindert, wenn die erste Isolierschicht-Feldeffekt-Vorrichtung T1 ausgeschaltet wird. In der Tat wäre es möglich, die isolierte Gate-Elektrode G2 mit der isolierten Gate-Elektrode G1 zu verbinden.
In diesem Beispiel umfaßt das Mittel 20, das die widerstandsbehaftete Verbindung liefert, eine Gate-Ansteuerungsschaltung in Form einer Spannungsquelle 20a mit einem Reihenwiderstand 20b. Die Spannungsquelle 20a kann jede herkömmliche Spannungsquelle sein, die sich für die Schaffung der Gate-Ansteuerung für die erste Isolierschicht-Feldeffekt-Vorrichtung T1 eignet. Der Reihenwiderstand 20b kann einfach durch den internen Widerstand der Spannungsquelle 20a geschaffen werden, wenn sich dieser im Bereich von 50 Ohm befindet, oder kann ein zusätzlicher Widerstand sein, der den Reihenwiderstand der Spannungsquelle 20a ergänzt. Der Wirkwiderstand der Gate- Ansteuerungsschaltung 20 und damit die der Gate-Elektrode G1 für einen bestimmten Stromfluß durch den parasitären Bipolartransistor B zugeführte Spannung könnten nach Wunsch eingestellt werden durch den Einbau von zusätzlichen Widerständen, zum Beispiel könnte ein Widerstand parallel zu der Gate-Ansteuerungsschaltung 20 verwendet werden, um den Gesanitwiderstand zu reduzieren, oder es könnte ein Widerstand zwischen dem Emitter des parasitären Bipolartransistors B und der Gate-Ansteuerungsschaltung vorgesehen werden, um den Gesamtwiderstand zu erhöhen.
Der erste IGFET T1 ist in diesem Beispiel eine Leistungs-Halbleiter-Vorrichtung, die in der Lage ist, hohe Source-Drain-Ströme zu verarbeiten, und die aus vielen Hunderten von parallelgeschalteten Isolierschicht-Feldeffekt-Vorrichtungszellen 10 besteht.
Der erste und der zweite IGFET T1 und T2 können in Draufsicht jede gewünschte Geometrie haben. In Figur 2 ist in Draufsicht ein Teil einer Halbleiter- Komponente dargestellt, der der in Figur 1 dargestellten ähnlich sieht, wobei die obere Metallisierung weggelassen wurde, um ein Beispiel für eine typische Geometrie zu zeigen. Hier definiert die isolierte Gate-Elektrode G1 des ersten IGFET T1 ein regelmäßiges Maschennetz, in dem Beispiel ein quadratisches Maschennetz - obwohl auch andere Netzmuster, zum Beispiel hexagonale oder rechteckige, benutzt werden können - das die Vorrichtungszellen 10 definiert. Die isolierte Gate-Eiektrode G1 braucht kein regelmäßiges Gitter oder Maschennetz zu bilden, sondern könnte zum Beispiel die Form von einer Anzahl paralleler Reihen von isolierten Gate-Elektroden haben, die durch die nachfolgende Metallisierung oder eine andere geeignete Anordnung verbunden sind. Im allgemeinen bildet die isolierte Gate-Elektrode G1 eine regelmäßige oder gleichförmige Gruppierung, jedoch muß dies nicht unbedingt der Fall sein.
Aus Gründen der Übereinstimmung mit der Planar-Technologle, das heißt mit der DMOS-Technologie, und weil es bei der Betrachtung von Figur 2 logisch erscheint, ist jede Vorrichtungszelle 10 des IGFET T1 hier als von der isolierten Gate- Elektrode G1 eingegrenzt definiert, so daß jede Zelle 10a eine theoretische Grenze entlang einer longitudinalen Mittellinie des Grabens aufweist, wie durch die gestrichelte Linie X in Figur 2 dargestellt.
Aus Figur 1 ist ersichtlich, daß der Graben der isolierten Gate-Elektrode G1 die kanaldefinierende Region 6 in getrennte Bereiche unterteilt. Die Source-Regionen 11a werden mit Hilfe eines Planartechnologie-Verfahrens hergestellt, so daß, wie in Figur 2 deutlich zu sehen, jede Source-Region 11a eine äußere Peripherie hat, die durch den Graben definiert ist, und eine innere Peripherie, die zusammen mit der Region 6 einen PN-Ubergang 11'a bildet, der die Oberfläche 5 berührt. Eine Fläche 6' jeder Region 6 ist also in der Mitte jeder Zelle 10 freigelegt. Diese Flächen 6' können eine höhere Dotierung erhalten, wie in Figur 1 dargestellt, indem weitere Verunreinigungen des entgegengesetzten Leitfähigkeitstyps eingeführt werden, um die ohmsche Verbindung mit der Region 6 durch die Source-Elektrode S1 zu erleichtern. Im allgemeinen werden die Flächen 6' durch Implantieren von Borionen mit einer Energie von 45 bis 100 keV, zum Beispiel von 70 keV, und einer Dosis von typisch 1 x 10¹&sup5; Ionen pro cm² gebildet, so daß die Source-Region 11a nicht durch die Fläche 6' überdotiert wird, die vor oder nach der Source-Region 11a gebildet werden kann.
Der Fachkundige wird zu schätzen wissen, daß die Peripherie der ersten Isolierschicht-Feldeffekt-Vorrichtung ein Feldrelief-Kantenabschlußsystem aufweist, insbesondere, wenn es sich bei der Vorrichtung um eine Leistungs-Vorrichtung handelt. Das Kantenabschlußsystem kann dem in der Patentschrift US-A-5072266 beschriebenen System ähneln und zum Beispiel einen relativ tiefen Schutzring 30 vom P-Leitfähigkeitstyp umfassen, der die äußeren Ecken des gitterartigen Graben 7 umgibt, welcher die Struktur der isolierten Gate-Elektrode G1 enthält, wie schematisch in Figur 2 dargestellt. Der Schutzring 30 kann eine Feldrelief-Elektrode (nicht abgebildet) haben, die vom Schutzring 30 bis zum Feldoxid (nicht abgebildet) reicht, das die Isolierschicht- Feldeffekt-Vorrichtung umgibt. Bei Vorrichtungen mit höherer Durchbruchspannung, zum Beispiel bei Vorrichtungen mit einer Durchbruchspannung von 800 oder 1000 Volt und mehr, kann das Kantenabschlußsystem einen oder mehrere Feldrelief-Halbleiterringe enthalten, wie sie zum Beispiel in den Patentschriften US-A-4573066 (PHB 32.934), US-A4774560 (PHB 32.950) oder US-A-4707719 (PHB 33.126) beschrieben wurden.
Der zweite Isolierschicht-IGFET T2 wird im allgemeinen durch eine einzige separate Vorrichtungszelle 10a gebildet. Obwohl der IGFET T2 in Figur 2 in der Draufsicht eine reihenartigen Form aufweist, kann er wie oben erörtert rotationssymmetrisch um die isolierte Gate-Elektrode G2 oder die Elektrode E sein oder eine andere geeignete Form haben, die separate Elektroden E und S2 erlaubt. Der IGFET T2 kann, wie in Figur 2 gezeigt, außerhalb der Peripherie des IGFET T1 angeordnet werden oder in einer in dem IGFET T1 definierten Vertiefung oder sogar an zentraler Stelle innerhalb des IGFET T1. Der zweite IGFET T2 wird möglichst an der schwächsten Fläche (das ist die Fläche, die am wahrscheinlichsten durchbricht) des ersten IGFET T1 angeordnet. Die tatsächliche Strombelastbarkeit des IGFET T2 wird - allgemein ausgedrückt - durch seine Fläche bestimmt, die nach Bedarf so gewählt wird, daß sie ausreicht, um das Einschalten des IGFET T1 zu erlauben, wenn die kritische Spannung überschritten wird. Entsprechend wird die tatsächliche Größe des IGFET T2 durch die Gate-Spannung bestimmt, die erforderlich ist, um den IGFET T1 einzuschalten und natürlich den Widerstand 20b. Wie in Figur 3 gezeigt, wird der IGFET T2 als ein parasitärer Bipolartnsistor mit einem Widerstand R in Reihe mit seiner Basis-Elektrode dargestellt. Der parasitäre Bipolartransistor B wird durch die erste Region 4 (Kollektor), die den Leitungskanal definierende Region 6 (Basis) und die Source-Region 11b (Emitter) gebildet, während der Widerstand R der Widerstand des Teils 6c der den Leitungskanal definierenden Region 6 unterhalb der Source-Region 11b ist.
Die gemeinsame Drain-Elektrode D des ersten und des zweiten IGFET T1 und T2 ist in Reihe mit einer induktiven Last L, zum Beispiel einer Spule, geschaltet, die mit einem Hochspannungsanschluß 21 verbunden ist. Die isolierte Gate-Elektrode G1 des ersten IGFET T1 ist mit der Gate-Ansteuerungsschaltung 20 verbunden, die in diesem Fall eine Spannungsquelle 20a in Reihe mit einem Widerstand 20b umfaßt, welche zwischen die Verbindungsleitungen X und Y geschaltet ist. Die Emitter-Elektrode des parasitären Bipolartransistors B wird durch die Source-Elektrode S2 des zweiten IGFET T2 geschaffen und ist über die Verbindungsleitung X mit der isolierten Gate- Elektrode G1 verbunden.
Im Betrieb einer erfindungsgemäßen Halbleiter-Komponente, zum Beispiel der Komponente 1a in Figur 1, wird - wenn der Gate-Elektrode G1 die geeignete Gate- Spannung über die Gate-Ansteuerungsschaltung 20 zugeführt wird - die Verbindungsleitung Y mit Masse verbunden und die geeignete Hochspannungsquelle mit dem Anschluß 21 verbunden; der erste IGFET T1 wird leitend, so daß die Stromversorgung mit der Last L verbunden wird, bei der es sich zum Beispiel um eine Lampe oder einen kleinen Elektromotor handeln kann. Um die Stromversorgung davon zu entfernen und so die Last L auszuschalten, wird die Gate-Ansteuerungsspannung entfernt, so daß der IGFET T1 nicht mehr leitet. Wenn jedoch - wie im Falle einer Motorspule - die Last sehr induktiv ist, sorgt die in der Last L gespeicherte Energie dafür, daß die Spannung an der gemeinsamen Drain-Elektrode D schnell ansteigt. In einem herkömmlichen Leistungs- IGFET, zum Beispiel einer Vorrichtung, die einfach aus dem IGFET T1 besteht, könnten die an der Drain-Elektrode D induzierten hohen Spannungen zu einem Lawinendurchbruch an dem Punkt des stärksten elektrischen Feldes innerhalb des Leistungs-IG- FET führen, wenn die Drain-Spannung die kritische Spannung Vc überschreitet. Bei einem Trenchfet-IGFET T1, wie in Figur 1 dargestellt, läge der Punkt des stärksten elektrischen Feldes an den Ecken 7a, 7b der Gräben 7, und ein solcher Lawinendurchbruch könnte zum Beispiel zu einem irreversiblen Bipolar-Durchbruch oder einer Leistungsverschlechterung aufgrund der Injektion heißer Ladungsträger in das Gate-Oxid führen.
Wenn in der Halbleiter-Vorrichtung la, die in den Figuren 1 bis 3 dargestellt ist, die Spannung an der gemeinsamen Drain-Elektrode D beim induktiven Schalten ansteigt und die kritische Spannung Vc überschritten wird, wird auf ähnliche Weise ein Lawinendurchbruch innerhalb der Region des stärksten elektrischen Feldes ausgelöst, das heißt an den Ecken 7a und 7b der Gräben. Die elektrischen Felder innerhalb der Vorrichtung 1a führen dazu, daß die an den Grabenecken erzeugten Löcher in Richtung des nächstgelegenen ohmschen Kontakts zu der kanaldefinierenden Region 6 vom Leitfähigkeitstyp P fließen. Die Löcher fließen daher entlang der durch die Region 6 geschaffenen Leitungspfade zu der Source-Elektrode S1 (die mit der Region 6 kurzgeschlossen ist) und zu der vierten Hauptelektrode E. Wie aus Figur 1 klar hervorgeht, verlaufen diese Leitungspfade unterhalb der Source-Regionen 11a und 11b.
Wie zuvor erwahnt ist die Länge b des Pfades unter der Source-Region 11b von der Ecke 7b, zu der vierten Hauptelektrode E so ausgelegt, daß sie größer ist als die Länge a des Pfades von der Ecke 7a zu der Source-Elektrode S1. Aus diesem Grunde übersteigt die Spannungsdifferenz zwischen der Ecke 7b, und der vierten Hauptelektrode E immer die Spannungsdifferenz zwischen der Ecke 7a und der Source-Elektrode S1. Wenn die Spannungsdifferenz zwischen der Grabenecke 7b und der vierten Hauptelektrode E etwa 0,7 Volt überschreitet, wird der PN-übergang 11'b zwischen der Source-Region 11b und der Region 6 in Vorwärtsrichtung betrieben und der parasitäre Bipolartransistor B (abgebildet in Figur 3), der durch die Drain-Region 4, die kanaldefinierende Region 6 und die Source-Region 11b gebildet wird, wird eingeschaltet. Aufgrund des Widerstandes 20b der Gate-Ansteuerungsschaltung 20 führt der resultierende Stromfluß dazu, daß die Spannung an der Gate-Elektrode G1 des ersten IGFET T1 ansteigt, so daß der erste IGFET T1 einschaltet und die in der induktiven Last L gespeicherte Energie durch die Leitung des ersten IGFET T1 abgeführt werden kann. Dadurch wird eine irreversible Beschädigung des ersten IGFET T1 verhindert.
Wie aus dem obigen hervorgeht, reagiert der Mechanismus, der die durch den zweiten IGFET T2 gebildete Schutzvorrichtung triggert, empfindlich auf den Mechanismus - und hängt eigentlich von diesem ab - , der sonst zu einem Durchbruch des ersten IGFET T1 führen würde, so daß die Schutzvorrichtung nur aktiviert wird, wenn eine kritische Drain-Spannung Vc überschritten wird, die andernfalls die durch den ersten IGFET T1 gebildete Leistungsvorrichtung eventuell beschädigen könnte. Die kritische Spannung Vc, die überschritten werden muß, bevor die Schutzvorrichtung aktiviert wird, kann durch geeignete Einstellung der relativen Längen a und b zwischen BVGEO und BVDGO variiert werden und kann immer so eingestellt werden, daß sie angemessen unter der Spannung liegt, bei der der erste IGFET T1 andernfalls ausfallen würde.
Figur 4 zeigt eine Querschnitt-Ansicht ähnlich der Abbildung in Figur 1, die eine abgewandelte Ausführung 1b der in Figur 1 abgebildeten Komponente darstellt. In dem Beispiel von Figur 4 ist die den Leitungskanal defihierende Region 6 jeder Vorrichtungszelle 10 des ersten IGFET T1 so modifiziert, daß sie eine zentrale, höher dotierte Nebenregion 6" hat, die durch die Einführung von Verunreinigungen durch eine geeignete Maske vor der Definition der Gräben 7 gebildet wird, in eine größere Tiefe reicht als die Source-Region 11a und sich außerdem seitlich unterhalb der Source-Region 11a erstreckt, so daß sie gerade vor der Leitungskanal-Region 6a aufhört. Diese höher dotierten Nebenregionen 6 dienen dazu, die Möglichkeit einer parasitären Bipolarwirkung innerhalb des ersten IGFET T1 zu verringern, indem sie den Leitungspfad a weniger widerstandbehaftet macht als den Leitungspfad b.
Die relativ hoch dotierten Nebenregionen 6" könnten sich möglicherweise bis zu einer Tiefe unter der Tiefe der Gräben erstrecken, so daß der Teil mit dem stärksten elektrischen Feld von den Grabenecken 7a in die Hauptmasse des Halbleiterkörpers verlegt wird, um so weiter das Gate-Oxid des ersten IGFET T1 gegen Durchbruch zu schützen.
In den obigen Beispielen wurde der zweite IGFET T2 anfälliger gegen die parasitäre Bipolarwirkung gemacht, indem der Leitungspfad b länger gemacht wurde als der Leitungspfad a und/oder indem der Leitungspfad a weniger widerstandsbehaftet gemacht wurde als der Leitungspfad b. Es ist auch möglich, den Leitungspfad b stärker widerstandsbehaftet zu machen als den Leitungspfad a, indem zum Beispiel der Bereich der Region 6, der den Leitungspfad b enthält, als diskrete Region gebildet wird, die sehr lang und schmal ist und daher mit mehr Widerstand behaftet.
Es kann außerdem mit weiteren Verfahrensschritten möglich sein, die Geometrie des Grabens der isolierten Gate-Elektrode G2 so zu justieren, daß jede Grabenecke 7b schärfer ist als die Grabenecken 7a, um so das elektrische Feld an der Grabenecke 7b im Vergleich zum dem elektrischen Feld an der Grabenecke 7a zu erhöhen.
In der obigen Beschreibung sind der erste und der zweite IGFET T1 und T2 in Form von Trenchfet-IGFETs ausgeführt. Die vorliegende Erfindung kann jedoch auf andere Formen von IGFETs angewendet werden, bei denen die isolierte Gate-Elektrode innerhalb einer Rille gebildet wird (das heißt zum Beispiel die sogenannte VMOS- und UMOS-Technologie) und auch auf eine planare IGFET-Technologle, bei der die isolierte Gate-Elektrode auf der Hauptoberfläche 5 des Halbleiterkörpers gebildet wird. Die folgenden Beispiel zeigen die Anwendung der vorliegenden Erfindung auf diese Art von Technologie.
Figur 5 zeigt eine Querschnitt-Ansicht durch einen Teil einer erfindungsgemäßen Halbleiter-Komponente 1c, bei der die DMOS-Technologie für den ersten und den zweiten IGFET T1 und T2 verwendet wurde.
Wie dem Fachkundigen bekannt sein wird, unterscheidet sich ein DMOS- FET von einem Trenchfet darin, daß die isolierte Gate-Elektrode auf der Oberfläche des Halbleiterkörpers aufgebracht wird und die Verunreinigungen zur Bildung der Source- Region und zumindest eines Teils der kanaldefinierenden Körperregion unter Verwendung dieser isolierten Gate-Elektrode auf der Oberfläche als Maske eingeführt werden. Wie im Falle eines Leistungs-Trenchfet besteht ein Leistungs-DMOSFET im allgemeinen aus vielen Hunderten von parallelgeschalteten Vorrichtungszellen, die in einer regelmäßigen Anordnung gruppiert sind, die jede gewünschte Geometrie haben kann, zum Beispiel quadratisch oder hexagonal sein kann. Wenn der Leistungs-DMOSFET eine quadratische Geometrie hat, sieht er in der Draufsicht ähnlich aus wie in Figur 2 (bei weggelassener Source-Metallisierung), wobei die isolierte Gate-Elektrode der Linie des Grabens in Figur 2 folgt. Diese Technologie, die in der Technik gut bekannt ist, wird hier nicht weiter ausgeführt.
In dem in Figur 5 dargestellten Beispiel haben die Vorrichtungszellen 10' des IGFET T1 jeweils Körperregionen 60 mit einer relativ hoch dotierten, relativ tiefen Nebenregion 60b, die durch die Verwendung einer geeigneten Maske vor der Defmition der isolierten Gate-Elektrode G1 gebildet wurde.
Obwohl dies nicht abgebildet ist, kann jede Körperregion 60 auch eine weitere, relativ hoch dotierte Nebenregion haben, die - wie in der gleichzeitig anhängigen europäischen Patentanmeldung mit der Veröffentlichungsnummer EP-A-0565 179 (unsere Referenz PHB 33.791) beschrieben - durch die Einführung von Verunreinigungen nach der Definition der isolierten Gate-Elektrode G1 gebildet wird, aber während die Photolackmaske (nicht abgebildet) zur Definition der isolierten Gate-Elektrode G1 noch vorhanden ist, so daß die weitere relativ hoch dotierte Nebenregion auf die Maske ausgerichtet ist, aber aufgrund der Unterätzung während der Definition der Struktur der isolierten Gate-Elektrode 10 etwas von der Kante der Struktur der isolierten Gate-Elektrode 10 entfernt ist. Jede Körperregion 60 hat eine relativ niedrig dotierte Nebenregion 60a, die ebenso wie die Source-Region 11a durch die Einführung von Verunreinigungen nach der Definition der isolierten Gate-Elektrode G1 gebildet wird, damit sie auf die Struktur der isolierten Gate-Elektrode 10 ausgerichtet ist. Die Leitungskanal-Regionen 60c werden somit durch die jeweilige laterale Diffusion der Verunreinigungen, die die Source- bzw. die Körperregion definieren, unterhalb der isolierten Gate-Elektrode an der Oberfläche 5 definiert. Eine zentrale Fläche 60' jeder Vorrichtungszelle 10' ist gegen die source-bildenden Verunreinigungen maskiert, damit die Source-Elektrode S1 die Source-Regionen 11a mit der Körperregion 60 kurzschließen kann, um die parasitäre Bipolarwirkung zu verhindern.
Die Vorrichtungszellen 10" an der Peripherie des IGFET T1 ähneln den restlichen aktiven Vorrichtungszellen, jedoch wurden die Source-Regionen 11a von dem äußeren Teil der Zelle weggelassen (oder überdotiert) und die äußere Peripherie der Zelle wird durch eine relativ tiefe und relativ hoch dotierte Region 60b' vom Leitfähig keitstyp P gebildet. Obwohl dies in Figur 5 nicht dargestellt ist, kann der IGFET T1 ein geeignetes Feldrelief-Kantenabschlußsystem haben, das zum Beispiel dem für die Komponente in den Figuren 1 bis 3 beschriebenen System ähnlich sein kann.
Der IGFET T2 hat Vorrichtungszellen 10", die denjenigen des IGFET T1 ähneln, ist aber anfälliger gegen die parasitäre Bipolarwirkung. Dies kann auf verschiedene Weisen erreicht werden, die im folgenden kurz beschrieben und in unserer gleichzeitig anhängigen europäischen Patentanmeldung mit der Veröffentlichungsnummer EP- A-0565179 ausführlicher erläutert werden. Jedes beliebige Verfahren oder jede Kombination dieser Verfahren, um den IGFET T2 anfälliger gegen die parasitäre Bipolarwirkung zu machen, kann angewendet werden.
Wie in Figur 5 dargestellt, kann die relativ hoch dotierte Nebenregion 60b von den Vorrichtungszellen 10" weggelassen werden und kann alternativ oder zusätzlich die Fläche 60' des Kurzschlusses zwischen der kanaldefinierenden Körperregion 60 und der Source-Region 11b kleiner gemacht werden (oder eine separate Elektrodenverbindung wie in Figur 1 vorgesehen werden), um den Abstand d (der dem Abstand b in Figur 1 entspricht) größer zu machen als den Abstand c (der dem Abstand a in Figur 1 entspricht). Als eine weitere Möglichkeit könnten die Vorrichtungszellen 10", die den IGFET T2 bilden, an der Peripherie des IGFET T1 angeordnet werden, aber über eine normale Vorrichtungszellenstruktur verfügen, das heißt keinen integralen Schutzring 60b' haben. Eine weitere Möglichkeit besteht darin, die Vorrichtungszellen 10" des IGFET T2 in größerem Abstand voneinander anzuordnen als die Vorrichtungszellen 10' des IGFET T1, so daß bei dem parasitären WET im IGFET T1 der Pinch-off-Effekt eher auftritt als bei dem parasitären JFET von IGFET T2. Zu den weiteren Möglichkeiten zählen das Verändern der Geometrie der Körperregion 60 der Vorrichtungszellen 10" des IGFET T2 (z.B. um sie "kissenförmig" oder sternförmig zu machen), um scharfe Ecken zu erhalten, an denen stärkere elektrische Felder erzeugt werden können.
Eine Halbleiter-Vorrichtung, wie die in bezug auf Figur 5 beschriebene und ausgeführt in MDOS-Technologie, funktioniert auf ähnliche Weise wie in bezug auf Figur 1 beschrieben, wobei sich jedoch in diesem Fall der Punkt des stärksten elektrischen Feldes, bei dem der Lawinendurchbruch ausgelöst wird, an dem PN-Übergang zwischen der Körperregion 60 und der Drain-Drift-Region 2b auftritt und nicht an der Grabenecke.
Die oben angegebenen Leitfähigkeitstypen können auch umgekehrt werden, und die vorliegende Erfindung kann auch auf andere Halbleitermaterialien als Silizium oder auf Vorrichtungen angewendet werden, die aus einer Kombination von Halbleitermaterialien bestehen.
Im obigen Text wurde darauf hingewiesen, daß die Zeichnungen Beispiele von Ausführungsformen der Erfindung darstellen, und um Mißverständnissen vorzubeugen, wird hiermit weiterhin festgestellt, daß in den nachfolgenden Ansprüchen, dort, wo in einem Anspruch technische Merkmale unter Angabe von Bezugszeichen genannt werden, die sich auf die Merkmale in den Zeichnungen beziehen und in Klammern stehen, diese Bezugszeichen entsprechend Regelung 29 (7) EPC ausschließlich zur Erleichterung des Verständnisses benutzt werden.

Claims

1. Halbleiter-Komponente (1a, 1b, 1c) mit einer ersten und einer zweiten Isolierschicht-Feldeffekt-Vorrichtung (T1, T2), die innerhalb des gleichen Haibleiterkörpers (2) gebildet sind, wobei die erste und die zweite Isolierschicht-Feldeffekt-Vorrichtung (T1, T2)eine gemeinsame erste Hauptelektrode (D) haben und Mittel (20) zum Schaffen einer widerstandsbehafteten Verbindung (20b) zwischen einer Spannungsquelle (20a) und der isolierten Gate-Elektrode (G1) der ersten Isolierschicht-Feldeffekt-Vorrichtung (T1), wobei eine zweite Hauptelektrode (S2) der zweiten Isolierschicht-Feldeffekt-Vorrichtung (T2) mit der isolierten Gate-Elektrode (G1) der ersten Isolierschicht- Feldeffekt-Vorrichtung (T1) verbunden ist und die zweite Isolierschicht-Feldeffekt-Vorrichtung (T2) so gebildet wird, daß sie gegen die Wirkung des parasitären Bipolaransistors anfälliger ist als die erste Isolierschicht-Feldeffekt-Vorrichtung (T1), um dafür zu sorgen, daß wenn die erste und die zweite Isolierschicht-Feldeffekt-Vorrichtung (T1 und T2)ausgeschaltet sind und eine Spannung an die gemeinsame erste Hauptelektrode (D) angelegt wird, die die kritische Spannung überschreitet, der parasitäre Bipolartransistor (B) innerhalb der zweiten Isolierschicht-Feldeffekt-Vorrichtung (T2) eingeschaltet wird und einen Strom erzeugt, um aufgrund der Kopplung zwischen der zweiten Hauptelektrode (S2) der zweiten Isolierschicht-Feldeffekt-Vorrichtung (12) und der isolierten Gate-Elektrode (G1) der ersten Isolierschicht-Feldeffekt-Vorrichtung (T1) dafür zu sorgen, daß die Spannung an der isolierten Gate-Elektrode (G1) der ersten Isolierschicht-Feldeffekt-Vorrichtung (T1) sich ändert, damit die erste Isolierschicht-Feldeffekt-Vorrichtung (T1) eingeschaltet wird.

2. Halbleiter-Komponente nach Anspruch 1, wobei die erste Isolierschicht- Feldeffekt-Vorrichtung (T1) eine erste Region (4) von einem Leitfhhigkeitstyp umfaßt, die einen leitenden Pfad zu der ersten Hauptelektrode (D) schafft, eine zweite Region (11a) von dem einen Leitfähigkeitstyp und eine dritte Region (6, 60) von dem entgegengesetzten Leitfähigkeitstyp, die die erste (4) und die zweite (11a) Region trennt und dazwischen eine erste Leitungskanal-Region (6a, 60c) angrenzend an die isolierte Gate- Elektrode (G1) der ersten Isolierschicht-Feldeffekt-Vorrichtung (T1) definiert, und die zweite Isolierschicht-Feldeffekt-Vorrichtung (T2) umfaßt eine vierte Region (11b) von dem einen Leitfähigkeitstyp, die mit der isolierten Gate-Elektrode (G1) der ersten Isolierschicht-Feldeffekt-Vorrichtung (T1) gekoppelt ist, und eine fünfte Region (6c, 60a) vom entgegengesetzten Leitfähigkeitstyp, die die vierte (11b) und die erste (4) Region trennt und dazwischen eine zweite Leitungskanal-Region (6b, 60c) angrenzend an die isolierte Gate-Elektrode (G2) der zweiten Isolierschicht-Feldeffekt-Vorrichtung (T2) definiert, wobei die fünfte (6c, 60a) und die vierte (11b) Region so angeordnet sind, daß die zweite Isolierschicht-Feldeffekt-Vorrichtung (T2) anfälliger gegen die parasitäre Bipolarwirkung ist als die erste Isolierschicht-Feldeffekt-Vorrichtung (T1), um dafür zu sorgen, daß der parasitäre Bipolartransistor (B), der durch die erste (4), vierte (11b) und fünfte (6c, 60a) Region definiert wird, einschaltet, wenn die Spannung an der ersten Hauptelektrode (D) die kritische Spannung überschreitet.

3. Halbleiter-Komponente nach Anspruch 2, wobei die fünfte Region (6c, 60a) einen mit einem größeren Widerstand behafteten Pfad (b, d) für Ladungsträger vom entgegengesetzten Leitfähigkeitstyp liefert als die dritte Region (6, 60).

4. Halbleiter-Komponente nach Anspruch 3, wobei die dritte Region (6, 60) elektrisch mit der zweiten Region (11a) kurzgeschlossen ist, während die fünfte Region (6c, 60a) einen Leitungspfad zu einer vierten Elektrode (E) liefert.

5. Halbleiter-Komponente nach Anspruch 3, 4 oder 5, wobei der widerstandsbehaftete Pfad (b, d) für Ledungsträger des entgegengesetzten Leitfähigkeitstyps innerhalb der fünften Region (6c, 60a) unterhalb der vierten Region (11b) auf einer Strecke verläuft, die größer ist als die Strecke des durch die dritte Region (6, 60) geschaffenen widerstandsbehafteten Pfades (a,c) unterhalb der zweiten Region (11a).

6. Halbleiter-Komponente nach Anspruch 2, 3, 4 oder 5, wobei die vierte Region (11b) eine andere Geometrie aufweist als die zweite Region (11a).

7. Halbleiter-Komponente nach einem der Ansprüche 2 bis 6, wobei die erste Isolierschicht-Feldeffekt-Vorrichtung (T1) eine Vielzahl von parallelgeschalteten Isolierschicht-Feldeffekt-Vorrichtungszellen (10) enthält, die jeweils eine zweite Region (11a) von dem einen Leitfähigkeitstyp umfassen, die von der ersten Region (4) getrennt sind durch eine dritte Region (6, 60) von entgegengesetztem Leitfähigkeitstyp, die eine Leitungskanal-Region (6a, 60c) angrenzend an eine isolierte Gate-Elektrode (G1) definiert.

8. Halbleiter-Komponente nach einem der Ansprüche 2 bis 7, wobei die isolierten Gate-Elektroden (G1 und G2) können auf den Wänden von Graben (7) vorgesehen sind, die durch die dritte (6) und die fünfte (6c) Region (11b) verlaufen.

9. Halbleiter-Komponente nach Anspruch 8, wobei die dritte (6) und die fünfte (6c) Region insgesamt als kontinuierliche Schichten gebildet sind.

10. Halbleiter-Komponente nach Anspruch 6, wobei die isolierten Gate-Elektroden (G1 und G2) auf den Wänden der Gräben (7) angebracht sein, die durch die dritte (6) bzw. die fünfte (6c) Region verlaufen, und die vierte Region (11b) kann sich seitlich über die zweite isolierte Gate-Elektrode (G2) hinaus über eine Strecke (b) erstrecken, die größer ist als die Strecke (a), um die sich die zweite Region (11a) seiffich über die erste isolierte Gate-Elektrode (G1) hinaus erstreckt, so daß der Widerstand des Leitungspfades durch die fünfte Region (6c) zur vierten Hauptelektrode (E) größer ist als der des Leitungspfades durch die dritte Region (6) zu der zweiten Hauptelektrode (S1).

11. Halbleiter-Komponente nach einem der vorhergehenden Ansprüche, wobei die Mittel (20), die die widerstandsbehaftete Verbindung schaffen, eine Gate-Ansteuerungs-Anordnung für die isolierte Gate-Elektrode (G1) der ersten Isolierschicht-Feldeffekt-Vorrichtung (T1) umfassen.