JP5530602B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、トレンチゲート型のパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とショットキーバリアダイオードを同一の半導体基板上に形成する半導体装置およびその製造に適用して有効な技術に関するものである。
特許第２９９７２４７号（特許文献１）には、トレンチゲート型のパワーＭＩＳＦＥＴとクランピングダイオードおよびショットキーダイオードを同一の半導体基板に形成する技術が記載されている。この技術では、パワーＭＩＳＦＥＴに内蔵されるボディダイオードのアバランシェ降伏電圧（耐圧）よりもクランピングダイオードのアバランシェ降伏電圧を低く設定することにより、半導体装置全体のアバランシェ耐量を向上させることを目的としている。
この目的を達成するため、特許文献１では、半導体基板（Ｎ＋基板）上に高濃度のエピタキシャル領域（Ｎｅｐｉ１）を形成し、この高濃度のエピタキシャル領域（Ｎｅｐｉ１）上に低濃度のエピタキシャル領域（Ｎｅｐｉ２）を形成している。このとき、高濃度のエピタキシャル領域（Ｎｅｐｉ１）と低濃度のエピタキシャル領域（Ｎｅｐｉ２）の境界は、パワーＭＩＳＦＥＴのトレンチよりも深い位置に形成されている。そして、クランピングダイオード形成領域では、深いＰ＋層（深い保護Ｐ＋拡散部３８）を形成して、深いＰ＋層を高濃度のエピタキシャル領域（Ｎｅｐｉ１）と接触させることにより、パワーＭＩＳＦＥＴのボディダイオードのアバランシェ降伏電圧よりも低いアバランシェ降伏電圧を有するクランピングダイオードを形成している。
一方、ショットキーバリアダイオード形成領域では、低濃度のエピタキシャル領域（Ｎｅｐｉ２）と、この低濃度のエピタキシャル領域（Ｎｅｐｉ２）上に形成されている金属層（ショットキー金属層４１）でショットキーバリアダイオードが形成されている。このとき、ショットキーバリアダイオード形成領域においても、低濃度のエピタキシャル領域（Ｎｅｐｉ２）と高濃度のエピタキシャル領域（Ｎｅｐｉ１）の境界は、パワーＭＩＳＦＥＴのトレンチよりも深い位置に形成されている。なお、ショットキーバリアダイオードは、トレンチ間に形成されているが、このトレンチ間の距離を狭く設定することにより、トレンチ間に形成されている低濃度のエピタキシャル領域（Ｎｅｐｉ２）を完全空乏化させている。これにより、ショットキーバリアダイオードのアバランシェ降伏電圧を向上している。
米国特許６，３５１，０１８号（特許文献２）には、トレンチゲート型のパワーＭＩＳＦＥＴとショットキーバリアダイオードを同一の半導体基板に形成する技術が記載されている。この特許文献２に記載された技術は、パワーＭＩＳＦＥＴのアバランシェ降伏電圧よりもショットキーバリアダイオードのアバランシェ降伏電圧を高くすることを目的としている。この目的を達成するため、特許文献２では、パワーＭＩＳＦＥＴが形成されているセル間のトレンチ間隔よりもショットキーバリアダイオードを挟むトレンチ間の間隔を狭くしている。ショットキーバリアダイオードを挟むトレンチ間の間隔を狭くすると、ショットキー接合が形成されるエピタキシャル領域の表面の電界強度を低減できる効果が得られる（リサーフ効果）。このため、ショットキーバリアダイオードのアバランシェ耐量を向上させることができ、結果として、パワーＭＩＳＦＥＴのアバランシェ降伏電圧よりもショットキーバリアダイオードのアバランシェ降伏電圧を高くできる。
特開２００３−１３３５５７号公報（特許文献３）には、トレンチゲート型のパワーＭＩＳＦＥＴとショットキーバリアダイオードを同一の半導体基板に形成する技術が記載されている。この特許文献３（実施の形態６）に記載された技術は、パワーＭＩＳＦＥＴのアバランシェ降伏電圧よりもショットキーバリアダイオードのアバランシェ降伏電圧を高くするものである。具体的には、半導体基板上にｎ−型半導体層（１ｂ）を形成する。そして、ショットキーバリアダイオード形成領域では、このｎ−型半導体層（１ｂ）上に電極（１４）を形成し、ショットキーバリアダイオードを形成する。一方、パワーＭＩＳＦＥＴ形成領域では、ｎ−型半導体層（１ｂ）とチャネル形成領域であるｐ−型半導体領域（４）を接触させるのではなく、チャネル形成領域であるｐ−型半導体領域（４）と直接接触するようにｎ型半導体領域（１７）を形成する。このｎ型半導体領域（１７）は、ｎ−型半導体層（１ｂ）よりも不純物濃度が高くなるように形成されている。このように構成することにより、パワーＭＩＳＦＥＴのアバランシェ降伏電圧は、ｎ型半導体領域（１７）と、チャネル形成領域であるｐ−型半導体領域（４）とのｐｎ接合で決定されることになる。このため、ショットキーバリアダイオードを構成しているｎ−型半導体層（１ｂ）よりも、パワーＭＩＳＦＥＴのチャネル領域（ｐ−型半導体領域（４））とｐｎ接合を形成しているｎ型半導体領域（１７）の不純物濃度が高いことから、パワーＭＩＳＦＥＴのアバランシェ降伏電圧よりもショットキーバリアダイオードのアバランシェ降伏電圧を高くできる。
特許第２９９７２４７号 米国特許６，３５１，０１８号 特開２００３−１３３５５７号公報
例えば、パーソナルコンピュータなどの電子機器には、直流電源の電圧値を変換するＤＣ／ＤＣコンバータが使用される。このＤＣ／ＤＣコンバータは、スイッチング素子としてパワーＭＩＳＦＥＴが使用されるとともに、回路損失を低減する観点から、ショットキーバリアダイオードが使用される。したがって、例えば、ＤＣ／ＤＣコンバータ用の半導体装置として、同一の半導体基板上に、パワーＭＩＳＦＥＴとショットキーバリアダイオードを形成するものがある。このような半導体装置では、半導体基板上にエピタキシャル層を形成し、このエピタキシャル層にパワーＭＩＳＦＥＴおよびショットキーバリアダイオードを形成している。すなわち、半導体基板の第１領域（ショットキーバリアダイオード形成領域）では、エピタキシャル層上に金属膜を形成し、エピタキシャル層と金属膜を接触させることによるショットキー接合でショットキーバリアダイオードが形成される。一方、半導体基板の第２領域（パワーＭＩＳＦＥＴ形成領域）では、エピタキシャル層にトレンチを形成し、このトレンチに導体膜を埋め込むことによりゲート電極が形成される。さらに、エピタキシャル層にチャネル領域を形成し、このチャネル領域の上部にソース領域が形成される。このように構成されているパワーＭＩＳＦＥＴでは、ゲート電極に所定の電圧が印加されると、ゲート電極が形成されているトレンチの側面のチャネル領域に反転層が形成され、この反転層によりソース領域とエピタキシャル層が導通することになる。つまり、ソース領域から電子が反転層およびエピタキシャル層を通って半導体基板に達し、半導体基板の裏面に形成されているドレイン電極に達する。これにより、パワーＭＩＳＦＥＴがオンすることになる。
以上のことから、エピタキシャル層は、パワーＭＩＳＦＥＴから見れば、電流が流れるドリフト層として機能し、ショットキーバリアダイオードから見れば、ショットキー接合を形成する半導体層として機能することがわかる。したがって、エピタキシャル層は、パワーＭＩＳＦＥＴの電流が流れることから低抵抗（低オン抵抗）であることが望まれる。
ここで、同一の半導体基板にパワーＭＩＳＦＥＴとショットキーバリアダイオードが形成されているが、どちらの素子にもアバランシェ降伏電圧が存在する。例えば、パワーＭＩＳＦＥＴでは、エピタキシャル層とチャネル領域とのｐｎ接合でアバランシェ降伏電圧が決定される。一方、ショットキーバリアダイオードでは、ショットキー接合を形成している半導体装置であるエピタキシャル層の不純物濃度でアバランシェ降伏電圧が決定される。このとき、パワーＭＩＳＦＥＴのアバランシェ降伏電圧よりもショットキーバリアダイオードのアバランシェ降伏電圧が高いことが、半導体装置の信頼性を向上する観点から望ましい。
例えば、パワーＭＩＳＦＥＴのアバランシェ降伏電圧がショットキーバリアダイオードのアバランシェ降伏電圧よりも低い場合、バルク内のｐｎ接合（エピタキシャル層とチャネル形成領域）で降伏するので、半導体装置の特性変動が起こりにくくなる。これに対し、ショットキーバリアダイオードのアバランシェ降伏電圧がパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも低い場合、ショットキー接合がエピタキシャル層の表面にあることから、エピタキシャル層の表面でアバランシェ降伏が生じると、そのアバランシェ降伏により発生したキャリアによって半導体装置の特性変動が生じやすくなるのである。つまり、エピタキシャル層の内部でアバランシェ降伏が生じる場合よりも、エピタキシャル層の表面でアバランシェ降伏が生じる場合のほうが、半導体装置全体に与える特性変動の影響が大きくなり、半導体装置の信頼性低下を招くのである。このことから、パワーＭＩＳＦＥＴのアバランシェ降伏電圧よりもショットキーバリアダイオードのアバランシェ降伏電圧を高くする必要があるのである。
ショットキーバリアダイオードのアバランシェ耐量を向上させるためには、ショットキー接合を形成するエピタキシャル層の不純物濃度を低くすることで対応することができる。しかし、上述したように、エピタキシャル層は、パワーＭＩＳＦＥＴのドリフト層としても機能することから、パワーＭＩＳＦＥＴのオン抵抗を低減する必要もあり、パワーＭＩＳＦＥＴのオン抵抗を低減する観点からは、エピタキシャル層の不純物濃度を高くする必要がある。したがって、ショットキーバリアダイオードのアバランシェ耐量の向上とパワーＭＩＳＦＥＴのオン抵抗の低減とは、トレードオフの関係があることがわかる。
本発明の目的の１つは、同一の半導体基板にパワーＭＩＳＦＥＴとショットキーバリアダイオードを形成する半導体装置において、ショットキーバリアダイオードのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くする一方、パワーＭＩＳＦＥＴのオン抵抗の大幅な増加を抑制できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、ショットキーバリアダイオードが形成された第１領域と、パワーＭＩＳＦＥＴが形成された第２領域とを有し、前記第１領域には、（ａ１）上面と前記上面とは反対側にある下面とを有する第１導電型の半導体基板と、（ａ２）前記半導体基板の前記上面上に形成された前記第１導電型の第１半導体層とが形成される。さらに、（ａ３）前記第１半導体層上に形成された前記第１導電型の第２半導体層と、（ａ４）前記第２半導体層上に形成された第１金属膜と、（ａ５）前記半導体基板の前記下面に形成された第２金属膜とが形成され、前記第２半導体層と前記第１金属膜とはショットキー接合している。
一方、前記第２領域には、（ｂ１）前記半導体基板と、（ｂ２）前記半導体基板上に形成された前記第１半導体層と、（ｂ３）前記第１半導体層に形成され、前記第１導電型とは反対の第２導電型であるチャネル領域とが形成される。さらに、（ｂ４）前記チャネル領域を貫通し前記第１半導体層に達するトレンチと、（ｂ５）前記トレンチの内壁に形成されたゲート絶縁膜と、（ｂ６）前記ゲート絶縁膜上に形成され、かつ、前記トレンチを埋め込むように形成されたゲート電極とが形成される。そのうえ、（ｂ７）前記トレンチに接し、かつ、前記チャネル領域上に形成された前記第１導電型のソース領域と、（ｂ８）前記ソース領域上に形成され、かつ、前記ソース領域と電気的に接続された前記第１金属膜と、（ｂ９）前記半導体基板の前記下面に形成された前記第２金属膜とが形成される。
このとき、前記第１金属膜は、前記第１領域では前記ショットキーバリアダイオードのアノード電極として機能し、かつ、前記第２領域では前記パワーＭＩＳＦＥＴのソース電極として機能するとともに、前記第２金属膜は、前記第１領域では前記ショットキーバリアダイオードのカソード電極として機能し、かつ、前記第２領域では前記パワーＭＩＳＦＥＴのドレイン電極として機能する。
ここで、前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度よりも低く、前記第１半導体層と前記第２半導体層の境界は、前記トレンチの底部と同じ深さかあるいは前記トレンチの底部よりも浅い領域に形成されていることを特徴とするものである。
また、代表的な実施の形態による半導体装置の製造方法によれば、（ａ）第１導電型の半導体基板と、前記半導体基板上に形成された前記第１導電型の第１半導体層と、前記第１半導体層上に形成された前記第１導電型の第２半導体層であって前記第１半導体層よりも不純物濃度が低い前記第２半導体層とを有する積層基板を用意する工程とを備える。次に、（ｂ）パワーＭＩＳＦＥＴを形成する前記積層基板の第２領域にトレンチを形成する工程と、（ｃ）前記トレンチの内壁にゲート絶縁膜を形成する工程と、（ｄ）前記ゲート絶縁膜上であって前記トレンチを埋め込むようにゲート電極を形成する工程とを備える。さらに、（ｅ）前記積層基板の前記第２領域に前記第１導電型とは反対の第２導電型であるチャネル領域を形成する工程と、（ｆ）前記積層基板の前記第２領域に前記トレンチに接触する前記第１導電型の半導体領域からなるソース領域を形成する工程とを備える。続いて、（ｇ）前記積層基板の前記第２領域では前記ソース領域と接触し、かつ、ショットキーバリアダイオードを形成する前記積層基板の第１領域では、前記第２半導体層と接触してショットキー接合を形成する第１金属膜を形成する工程と、（ｈ）前記積層基板に含まれる前記半導体基板の下面に第２金属膜を形成する工程とを備える。
このとき、前記第１金属膜は、前記第２領域では前記パワーＭＩＳＦＥＴのソース電極となり、かつ、前記第１領域では前記ショットキーバリアダイオードのアノード電極となるとともに、前記第２金属膜は、前記第２領域では前記パワーＭＩＳＦＥＴのドレイン電極となり、かつ、前記第１領域では前記ショットキーバリアダイオードのカソード電極となる。
ここで、前記パワーＭＩＳＦＥＴおよび前記ショットキーバリアダイオードが完成した後、前記第１半導体層と前記第２半導体層の境界は、前記トレンチの底部と同じ深さかあるいは前記トレンチの底部よりも浅い領域に位置することを特徴とするものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、同一の半導体基板にパワーＭＩＳＦＥＴとショットキーバリアダイオードを形成する半導体装置において、ショットキーバリアダイオードのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くでき、かつ、パワーＭＩＳＦＥＴのオン抵抗の大幅な増加を抑制できる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
本実施の形態１では、パワーＭＩＳＦＥＴとショットキーバリアダイオードとを同一の半導体チップに形成する技術に本発明を適用する例について説明する。
図１は、パワーＭＩＳＦＥＴを用いた一般的な同期整流方式のＤＣ／ＤＣコンバータの回路図であり、図２は、図１に示すメインスイッチ用パワーＭＩＳＦＥＴＱ１および同期整流用パワーＭＩＳＦＥＴＱ２のタイミングチャートである。図１において、Ｑ１は、メインスイッチ用パワーＭＩＳＦＥＴ、Ｑ２は同期整流用パワーＭＩＳＦＥＴ、ＢＤ１およびＢＤ２はボディダイオード、ＳＢＤはショットキーバリアダイオードである。また、Ｌはインダクタンスであり、Ｃは容量素子である。ボディダイオードＢＤ１およびボディダイオードＢＤ２は、それぞれメインスイッチ用パワーＭＩＳＦＥＴＱ１あるいは同期整流用パワーＭＩＳＦＥＴＱ２に内蔵され、それぞれ並列に接続されている。ショットキーバリアダイオードＳＢＤは、同期整流用パワーＭＩＳＦＥＴＱ２に対して並列に接続されている。
メインスイッチ用パワーＭＩＳＦＥＴＱ１はスイッチング素子として機能し、同期整流用パワーＭＩＳＦＥＴＱ２は、同期整流用の素子として機能する。メインスイッチ用パワーＭＩＳＦＥＴＱ１がオンすると図１に示すように、入力電圧Ｖｉｎ側からメインスイッチ用パワーＭＩＳＦＥＴＱ１を通りインダクタンスＬおよび容量素子Ｃ側へ電流が流れる（Ａの期間に流れる電流）。そして、メインスイッチ用パワーＭＩＳＦＥＴＱ１がオフして同期整流用パワーＭＩＳＦＥＴＱ２がオンすると、インダクタンスＬによって電流減少を起こさせないような方向に電流を流そうとするので、図１に示すように、同期整流用パワーＭＩＳＦＥＴＱ２からインダクタンスＬおよび容量素子Ｃ側へ電流が流れる（Ｂの期間に流れる電流）。このような動作を繰り返すことにより、入力電圧から、所定の出力電圧Ｖｏｕｔが出力される。
ＤＣ／ＤＣコンバータは、例えば、パーソナルコンピュータ（ＰＣ）に使用される。パーソナルコンピュータに内蔵されるＣＰＵの動作電圧は、低電圧化・大電流化の方向をたどり、特にノートＰＣ用の電源の場合、小型化が重要視されることから、動作周波数も高周波動作となる。このように、低電圧化・大電流化および高周波化が進むと、メインスイッチ用パワーＭＩＳＦＥＴのスイッチングパルス幅を非常に狭くしてオン／オフ動作する必要がある。逆に、同期整流用パワーＭＩＳＦＥＴは１周期の９０％程度がオン時間となる。このような使用方法により、メインスイッチ用パワーＭＩＳＦＥＴでは、低スイッチング損失であることが必要とされる一方、同期整流用パワーＭＩＳＦＥＴでは、低オン抵抗であることが必要となる。
図１に示す同期整流方式のＤＣ／ＤＣコンバータでは、メインスイッチ用パワーＭＩＳＦＥＴＱ１と同期整流用パワーＭＩＳＦＥＴＱ２とを交互にオン／オフ動作させる必要があるが、メインスイッチ用パワーＭＩＳＦＥＴＱ１と同期整流用パワーＭＩＳＦＥＴＱ２の同時オンによる貫通電流を防ぐため、図２に示すように両方をともにオフさせるデットタイムと呼ばれる期間が設定されており、そのときの電流は、図１に示すＢの期間に流れる電流方向に電流が流れる。つまり、同期整流用パワーＭＩＳＦＥＴＱ２をオフすることによりＢの期間に流れる電流が遮断されるので、インダクタンスＬによりＢの期間に流れる電流を維持しようとして電流が流れる。この期間に流れる電流は、同期整流用パワーＭＩＳＦＥＴＱ２に内蔵されているボディダイオードＢＤ２に流れるため、順方向電圧（ＶＦ）の降下は約０．８Ｖと大きくなってしまう。そこで、ボディダイオードＢＤ２の順方向電圧（ＶＦ）より電圧値の小さいショットキーバリアダイオードＳＢＤを同期整流用パワーＭＩＳＦＥＴＱ２に対して並列に接続することで、回路損失を低減している。つまり、ショットキーバリアダイオードＳＢＤの順方向電圧（ＶＦ）の降下が小さいことを利用してデッドタイム中の回路損失を低減している。
したがって、回路損失を低減させる観点から、ショットキーバリアダイオードの使用が必要である。そこで、パワーＭＩＳＦＥＴが形成された半導体チップと、ショットキーバリアダイオードを形成した半導体チップとを１つの封止体で封止した半導体装置がある。この半導体装置では、パワーＭＩＳＦＥＴとショットキーバリアダイオードとの電気的な接続をボンディングワイヤで行なっているため、寄生インダクタンスが増加し、ＤＣ／ＤＣコンバータの回路効率が悪化する。つまり、パワーＭＩＳＦＥＴとショットキーバリアダイオードの間には、配線などの寄生インダクタンスが存在するために、パワーＭＩＳＦＥＴがオフした後は、一旦ボディダイオードに電流が流れ、遅れてショットキーバリアダイオードへ転流する。この寄生インダクタンスが大きいと転流速度を遅くするだけでなく、ノイズやリップルを発生させる原因となる。
そこで、寄生インダクタンスを低減するためにパワーＭＩＳＦＥＴを形成した半導体チップ内にショットキーバリアダイオードを内蔵させる技術がある。この技術よれば、パワーＭＩＳＦＥＴとショットキーバリアダイオードとの接続配線を少なくすることができるので、寄生インダクタンスを低減できる。この結果、パワーＭＩＳＦＥＴのボディダイオードに流れる電流時間を制御することができ、ＰＷＭ（Pulse Width Modulation）制御されているＤＣ／ＤＣコンバータにおいて、デットタイム期間の回路損失を大幅に低減できる。このような理由から、１つの半導体チップにパワーＭＩＳＦＥＴとショットキーバリアダイオードを混載している。
図３は、パワーＭＩＳＦＥＴとショットキーバリアダイオードとを内蔵した半導体チップの上面を示す平面図である。図３において、半導体チップＣＨＰは、矩形形状をしており、１つの角部にゲートパッドＧＰが形成されている。そして、半導体チップＣＨＰの大部分の領域に素子形成領域が形成されている。この素子形成領域に複数のパワーＭＩＳＦＥＴが形成されており、複数のパワーＭＩＳＦＥＴに挟まれるようにショットキーバリアダイオードＳＢＤが形成されている。すなわち、複数のパワーＭＩＳＦＥＴの間をライン状に複数のショットキーバリアダイオードＳＢＤが形成された構造をしている。
ショットキーバリアダイオードＳＢＤの順方向電圧（ＶＦ）の降下量は、ショットキーバリアダイオードＳＢＤの面積によって規定されるため、所定の順方向電圧（ＶＦ）の降下量を得るために、ショットキーバリアダイオードＳＢＤの面積が決定される。例えば、複数のショットキーバリアダイオードＳＢＤ全体の面積を大きくすると、順方向電圧（ＶＦ）の降下量を低減することができる。図３では、複数のショットキーバリアダイオードＳＢＤ全体の面積を調整するために、ライン状のショットキーバリアダイオードＳＢＤを複数個挿入している。さらに、それぞれのライン状のショットキーバリアダイオードＳＢＤのライン幅を広げることによっても、複数のショットキーバリアダイオードＳＢＤ全体の面積を大きくすることができる。
一方、図４は、ショットキーバリアダイオードＳＢＤの面積を調整する別方法を示す平面図である。図４では、パワーＭＩＳＦＥＴの間に挟まれるように１つのショットキーバリアダイオードＳＢＤが形成されている。そして、この１つのショットキーバリアダイオードＳＢＤの面積を大きくすることによって、ショットキーバリアダイオードＳＢＤの順方向電圧（ＶＦ）の降下量を調整している。つまり、図３では、細いライン状に形成されたショットキーバリアダイオードＳＢＤを複数挿入することにより、複数のショットキーバリアダイオードＳＢＤ全体の面積を大きくしている。これに対し、図４では、太いライン状に形成されたショットキーバリアダイオードＳＢＤを１つだけ挿入し、この挿入された１つのショットキーバリアダイオードＳＢＤのライン幅を大きくすることによって、ショットキーバリアダイオードＳＢＤの面積を大きくしている。
このように、ショットキーバリアダイオードＳＢＤの面積を調整する手段として、細いライン状のショットキーバリアダイオードＳＢＤを複数個形成してショットキーバリアダイオードＳＢＤ全体の面積を大きく手段と、太いライン状のショットキーバリアダイオードＳＢＤを１つ形成し、このライン幅を大きくしてショットキーバリアダイオードＳＢＤ全体の面積を大きくする手段が考えられる。どちらの手段であっても、ショットキーバリアダイオードＳＢＤ全体の面積を調整することができ、この結果、ショットキーバリアダイオードＳＢＤの順方向電圧（ＶＦ）の降下量を調整することができる。
ただし、図３に示すように、細いライン状のショットキーバリアダイオードＳＢＤを複数個形成する場合は、図４に示すように、太いライン状のショットキーバリアダイオードＳＢＤを１つ形成する場合に比べて以下に示す利点を有する。この利点について説明する。図３および図４には、図示されていないが、パワーＭＩＳＦＥＴ上およびショットキーバリアダイオードＳＢＤ上には、ソース電極が形成されている一方、半導体チップＣＨＰの裏面にはドレイン電極が形成されている。したがって、パワーＭＩＳＦＥＴでは、紙面に垂直な方向（半導体チップＣＨＰの厚さ方向）に電流が流れる。このとき、ショットキーバリアダイオードＳＢＤの形成領域はパワーＭＩＳＦＥＴを流れる電流の電流経路としては使用されない。つまり、図４に示す構造では、ショットキーバリアダイオードＳＢＤのライン幅が非常に大きくなっているので、この領域がパワーＭＩＳＦＥＴを流れる電流の電流経路として使用されることはない。これに対し、図３に示す構造では、ショットキーバリアダイオードＳＢＤのライン幅が狭くなっていることから、ショットキーバリアダイオードＳＢＤの形成領域に両側から入り込むようにしてパワーＭＩＳＦＥＴを流れる電流の電流経路が形成される。したがって、ライン幅の狭いショットキーバリアダイオードＳＢＤ形成領域も電流経路として使用できるのである。このことは、パワーＭＩＳＦＥＴを流れる電流の電流経路が多くなることを意味する。この結果、パワーＭＩＳＦＥＴのオン抵抗を低減できる効果が得られるのである。
詳細に説明すれば、図４に示す構造でも、ショットキーバリアダイオードＳＢＤの形成領域に入り込むようにしてパワーＭＩＳＦＥＴを流れる電流の電流経路が形成されるが、ショットキーバリアダイオードＳＢＤのライン幅が非常に大きくなっているので、ショットキーバリアダイオードＳＢＤの中央領域まで電流経路が入り込むことはない。これに対し、図３に示す構造では、ショットキーバリアダイオードＳＢＤのライン幅が非常に狭くなっていることから、ショットキーバリアダイオードＳＢＤを挟んだパワーＭＩＳＦＥＴの両側の境界領域から電流経路が入り込み、両側の境界領域から入り込んだ電流経路が合流するようになるのである。つまり、ショットキーバリアダイオードＳＢＤの形成領域全体がパワーＭＩＳＦＥＴを流れる電流の電流経路として使用される。そして、この現象は、複数のライン状に形成された複数のショットキーバリアダイオードＳＢＤで生じるため、結果として、複数のライン状に形成されたショットキーバリアダイオードＳＢＤ全体の領域がパワーＭＩＳＦＥＴを流れる電流の電流経路として使用できるのである。
以上のことから、図３に示すように、細いライン状のショットキーバリアダイオードＳＢＤを複数個形成してショットキーバリアダイオードＳＢＤ全体の面積を大きくする場合は、図４に示すように、太いライン状のショットキーバリアダイオードＳＢＤを１つ形成し、このライン幅を大きくしてショットキーバリアダイオードＳＢＤ全体の面積を大きくする場合に比べて、パワーＭＩＳＦＥＴのオン抵抗を低減できる利点を有するのである。
なお、本実施の形態１では、ショットキーバリアダイオードＳＢＤの面積を調整する手段として、ライン状に形成されたショットキーバリアダイオードＳＢＤを複数形成することにより、ショットキーバリアダイオードＳＢＤ全体の面積を大きくする手段と、太いライン状のショットキーバリアダイオードＳＢＤを１つ形成し、このライン幅を大きくしてショットキーバリアダイオードＳＢＤ全体の面積を大きくする手段について説明している。さらに、ショットキーバリアダイオードＳＢＤの面積を調整する手段として両方の手段を組み合わせることも可能である。つまり、複数のライン状にショットキーバリアダイオードＳＢＤを形成し、それぞれのラインに形成されたショットキーバリアダイオードＳＢＤのライン幅を大きくすることによっても、ショットキーバリアダイオードＳＢＤの面積を調整することができる。
例えば、特許文献２では、パワーＭＩＳＦＥＴが形成されているセル間のトレンチ間隔よりもショットキーバリアダイオードを挟むトレンチ間の間隔を狭くしている。ショットキーバリアダイオードを挟むトレンチ間の間隔を狭くすると、ショットキー接合が形成されるエピタキシャル領域の表面の電界強度を低減できる効果が得られるからである（リサーフ効果）。このように特許文献２では、リサーフ効果を利用してショットキーバリアダイオードのアバランシェ降伏電圧を向上させている。この場合、ショットキーバリアダイオードの形成領域を調整する手段としては、細いライン状に形成されたショットキーバリアダイオードを複数形成する手段でしか調整することができないことになる。なぜなら、ライン幅を大きくすることでショットキーバリアダイオードＳＢＤの面積を調整するとリサーフ効果が得られなくなるからである。したがって、ショットキーバリアダイオードの面積を調整する自由度がなくなることになる。
これに対し、本実施の形態１では、後述するように、リサーフ効果を用いずにショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を向上しているため、本実施の形態１における半導体装置では、ライン幅を大きくすることでショットキーバリアダイオードＳＢＤの面積を調整する手段も採用することができる。このことから、本実施の形態１では、ショットキーバリアダイオードＳＢＤの面積を調整する手段として、複数のライン状にショットキーバリアダイオードＳＢＤを形成し、それぞれのラインに形成されたショットキーバリアダイオードＳＢＤのライン幅を大きくすることによっても対応することができる。つまり、本実施の形態１では、ショットキーバリアダイオードの面積を調整する自由度を高くできる利点が得られるのである。
次に、図５は、図３の領域ＲＣを拡大した平面図である。図５に示すように、ショットキーバリアダイオードＳＢＤ形成領域がパワーＭＩＳＦＥＴ形成領域に挟まれていることがわかる。ショットキーバリアダイオードＳＢＤ形成領域には、エピタキシャル層（第２半導体層）ｅｐｉ２が形成されている。このエピタキシャル層ｅｐｉ２は、リンや砒素などのｎ型不純物を導入したｎ型（第１導電型）の半導体層であり、このエピタキシャル層ｅｐｉ２を挟むようにｐリングＰＲが形成されている。ｐリングＰＲは、例えば、ホウ素などのｐ型不純物を導入したｐ型（第２導電型）の半導体層から形成されている。
このｐリングＰＲを挟むようにトレンチＴが形成されており、トレンチＴには、ポリシリコン膜などの導電膜が埋め込まれてパワーＭＩＳＦＥＴのゲート電極Ｇとなっている。ショットキーバリアダイオードＳＢＤ形成領域は、このトレンチＴで挟まれている領域であり、ショットキーバリアダイオードＳＢＤ形成領域内には、エピタキシャル層ｅｐｉ２とこのエピタキシャル層ｅｐｉ２を挟むｐリングＰＲを含んでいる。そして、トレンチＴを含むトレンチＴの外側の領域がパワーＭＩＳＦＥＴ形成領域となっている。
パワーＭＩＳＦＥＴ形成領域では、トレンチＴの外側であってトレンチＴに隣接するようにソース領域ＳＲが形成されている。このソース領域ＳＲは、ｎ型半導体領域から形成されており、パワーＭＩＳＦＥＴのソース領域として機能する領域である。そして、ソース領域ＳＲに隣接する外側には、ボディコンタクト領域ＢＣが形成されている。このボディコンタクト領域ＢＣは、ｐ型半導体領域から形成されている。ボディコンタクト領域ＢＣの外側には、ソース領域ＳＲが形成され、このソース領域ＳＲの外側にトレンチＴが形成されている。同様に、このトレンチＴの外側にソース領域ＳＲとボディコンタクト領域ＢＣが形成されている。つまり、パワーＭＩＳＦＥＴ形成領域には、トレンチＴ（ゲート電極Ｇ）、ソース領域ＳＲおよびボディコンタクト領域ＢＣを含むセル（１つのパワーＭＩＳＦＥＴ）が形成されており、この構造を単位として、パワーＭＩＳＦＥＴ形成領域に複数のセルが配列されている。
次に、図６は、図５のＸ−Ｘ線で切断した断面図である。この図６を使用して、パワーＭＩＳＦＥＴ形成領域に形成されているパワーＭＩＳＦＥＴの構成と、ショットキーバリアダイオードＳＢＤ形成領域に形成されているショットキーバリアダイオードＳＢＤの構成について、さらに詳しく説明する。
まず、図６において、パワーＭＩＳＦＥＴ形成領域に形成されているパワーＭＩＳＦＥＴの構成について説明する。図６に示すように、パワーＭＩＳＦＥＴ形成領域は、例えば、ｎ型不純物を導入した半導体基板１Ｓが形成されており、この半導体基板１Ｓ上に、エピタキシャル層ｅｐｉ１が形成されている。このエピタキシャル層ｅｐｉ１は、ｎ型不純物が導入されたｎ型半導体層である。そして、エピタキシャル層ｅｐｉ１上にチャネル領域ＣＨが形成されている。チャネル領域ＣＨは、ｐ型不純物が導入されたｐ型半導体領域である。
さらに、チャネル領域ＣＨを貫通してエピタキシャル層ｅｐｉ１に達するようにトレンチＴが形成されている。トレンチＴの内壁には、例えば、酸化シリコン膜からなるゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸを介してトレンチＴを埋め込むようにゲート電極Ｇが形成されている。ゲート電極Ｇは、例えば、ポリシリコン膜から形成されている。
チャネル領域ＣＨ上であってトレンチＴに隣接した領域には、ソース領域ＳＲが形成されており、ソース領域ＳＲ上およびトレンチＴ上を覆うように、層間絶縁膜ＩＬが形成されている。ゲート電極Ｇは、トレンチＴからはみ出すように構成されているが、このゲート電極Ｇも覆うように、層間絶縁膜ＩＬが形成されている。
層間絶縁膜ＩＬには、コンタクト孔Ｃ１が形成されており、このコンタクト孔Ｃ１は、層間絶縁膜ＩＬおよびソース領域ＳＲを貫通するように形成されている。このコンタクト孔Ｃ１により、ソース領域ＳＲは、コンタクト孔Ｃ１とトレンチＴの間の領域に形成され、コンタクト孔Ｃ１およびトレンチＴに隣接するように形成されることになる。
そして、コンタクト孔Ｃ１の下層には、ボディコンタクト領域ＢＣが形成されている。つまり、コンタクト孔Ｃ１の底部に接触し、かつ、この底部の下層にボディコンタクト領域ＢＣが形成されている。ボディコンタクト領域ＢＣは、ｐ型不純物を導入したｐ型半導体領域から構成されており、同様にｐ型半導体領域から形成されているチャネル領域ＣＨよりもｐ型不純物の不純物濃度が高くなっている。このボディコンタクト領域ＢＣは、コンタクト孔Ｃ１に導電膜を埋め込むことにより形成されるソース電極とのオーミック接触を確実なものにする機能と、パワーＭＩＳＦＥＴでの寄生バイポーラトランジスタがオン動作することを抑制する機能を有するものである。つまり、トレンチゲート型のパワーＭＩＳＦＥＴでは、ｎ型半導体領域であるソース領域ＳＲ（エミッタとなる）と、ｐ型半導体領域であるチャネル領域ＣＨ（ベースとなる）と、ｎ型半導体領域であるエピタキシャル層ｅｐｉ１（コレクタとなる）によって、ｎｐｎ寄生バイポーラトランジスタが形成される。したがって、動作環境によっては、このｎｐｎ寄生バイポーラトランジスタがオン動作して、パワーＭＩＳＦＥＴのゲート電極Ｇでは制御できない大電流が流れる。すると、パワーＭＩＳＦＥＴが必要以上に発熱して破壊にいたる。このため、ｎｐｎ寄生バイポーラトランジスタがオン動作しないようにする必要がある。ｎｐｎ寄生バイポーラトランジスタがオン動作しにくくするためには、ベース抵抗を小さくする必要がある。このことから、チャネル領域ＣＨよりも高濃度のボディコンタクト領域ＢＣを形成してベース抵抗を低減しているのである。
続いて、ボディコンタクト領域ＢＣの下層には、第１半導体領域Ｐ１が形成されている。この第１半導体領域Ｐ１は、ｐ型半導体領域から形成されており、ボディコンタクト領域ＢＣの不純物濃度よりは低いが、チャネル領域ＣＨの不純物濃度よりも高くなるような不純物濃度で、ｐ型不純物が導入されている。第１半導体領域Ｐ１は、チャネル領域ＣＨとエピタキシャル層ｅｐｉ１との境界よりも深い領域にまで形成されている。
これにより、チャネル領域ＣＨとエピタキシャル層ｅｐｉ１との境界に形成されるｐｎ接合での電界集中を緩和することができ、パワーＭＩＳＦＥＴのアバランシェ降伏電圧を大きくすることができる。言い換えれば、パワーＭＩＳＦＥＴの耐圧を向上することができるのである。ここでいうパワーＭＩＳＦＥＴでは耐圧（BVdss）とは、ゲート電極Ｇとソース領域ＳＲを接地した状態でドレイン領域に電圧を印加したとき、アバランシェ降伏が起こる電圧で決定されるものである。以上のことから、ボディコンタクト領域ＢＣの下層に形成される第１半導体領域Ｐ１は、パワーＭＩＳＦＥＴの耐圧を向上する機能を有していることになる。
ここで、アバランシェ降伏電圧とは、ｐｎ接合やショットキー接合に逆方向電圧（接合に形成される電位障壁を高くする方向に印加される電圧）を印加していったときに、アバランシェ降伏現象が生じる電圧をいう。アバランシェ降伏現象とは以下のメカニズムで生じる現象である。すなわち、接合に形成された空乏層において、高電界で加速された電子および正孔が結晶格子に衝突する。そのとき、結晶格子間を接続している共有結合が破れ、新たに電子と正孔の対を発生させる（インパクトイオン化）。そして、新たに発生した電子正孔対も高電界のもとでエネルギーを得て、結晶格子に衝突し、さらに新しい電子正孔対を発生させる。この増倍現象が成長して空乏層に大電流が流れる。この現象がアバランシェ降伏現象である。
次に、コンタクト孔Ｃ１内を含む層間絶縁膜ＩＬ上には、チタンタングステン膜５ａが形成されており、このチタンタングステン膜５ａ上にアルミニウム膜５ｂが形成されている。このチタンタングステン膜５ａとアルミニウム膜５ｂにより第１金属膜６が形成される。第１金属膜６は、コンタクト孔Ｃ１に埋め込まれており、ソース領域ＳＲおよびボディコンタクト領域ＢＣと電気的に接続されている。したがって、第１金属膜６は、パワーＭＩＳＦＥＴ形成領域においては、パワーＭＩＳＦＥＴのソース電極として機能することがわかる。
一方、半導体基板１Ｓの裏面には、第２金属膜７が形成されている。この第２金属膜７は、例えば、金膜から形成されており、パワーＭＩＳＦＥＴ形成領域においては、パワーＭＩＳＦＥＴのドレイン電極として機能する。
以上のようにしてパワーＭＩＳＦＥＴ形成領域にパワーＭＩＳＦＥＴが形成されていることになる。このとき、上述した構成を有するパワーＭＩＳＦＥＴでは、その構造上、ボディダイオードＢＤが形成されることになる。つまり、上述したように、コンタクト孔Ｃ１を埋め込むように第１金属膜６が形成されており、このコンタクト孔Ｃ１に埋め込まれた第１金属膜６は、ボディコンタクト領域ＢＣと電気的に接続されている。そして、ボディコンタクト領域ＢＣと、ボディコンタクト領域ＢＣの下層に形成される第１半導体領域Ｐ１はともにｐ型半導体領域であることから、ボディコンタクト領域ＢＣと第１半導体領域Ｐ１とは電気的に接続されることになる。したがって、第１半導体領域Ｐ１は、ソース電極となる第１金属膜６と接続されていることになる。
一方、第１半導体領域Ｐ１の下層には、ｎ型半導体領域であるエピタキシャル層ｅｐｉ１と接触していることから、第１半導体領域Ｐ１とエピタキシャル層ｅｐｉ１の境界にはｐｎ接合が形成される。そして、エピタキシャル層ｅｐｉ１は、同じｎ型である半導体基板１Ｓ上に形成されており、この半導体基板１Ｓの裏面に第２金属膜７が形成されている。このため、エピタキシャル層ｅｐｉ１は、ドレイン電極となる第２金属膜７と電気的に接続されていることになる。
このことから、第１半導体領域Ｐ１とエピタキシャル層ｅｐｉ１によってｐｎ接合が形成されるとともに、第１半導体領域Ｐ１がソース電極に接続され、かつ、エピタキシャル層ｅｐｉ１がドレイン電極に接続されていることになる。このため、ソース電極とドレイン電極間には、ｐｎ接合ダイオードであるボディダイオードＢＤが形成されることがわかる。このボディダイオードＢＤでは、ソース電極がアノード電極となり、ドレイン電極がカソード電極となることから、ソース電極からドレイン電極に向う電流が流れることになる。
パワーＭＩＳＦＥＴは上記のように構成されており、以下にその動作について簡単に説明する。例えば、ソース電極とドレイン電極の間に電位差を与えた状態で、ゲート電極Ｇにしきい値以上の電圧を印加する。すると、ゲート電極Ｇが埋め込まれたトレンチＴの側面に接触するチャネル領域ＣＨに反転層が形成される。すなわち、ｐ型半導体領域であるチャネル領域ＣＨのトレンチＴと接触する領域にｎ型半導体領域である反転層が形成される。すると、ｎ型半導体領域であるソース領域ＳＲと、ｎ型半導体層であるエピタキシャル層ｅｐｉ１は反転層を介して電気的に接続されることになる。したがって、ソース電極とドレイン電極には電位差が与えられているので、ソース電極とドレイン電極の間に電流が流れる。
例えば、パワーＭＩＳＦＥＴが図１に示す同期整流用パワーＭＩＳＦＥＴＱ２である場合には、Ｂの期間を流れる電流の向きは図１の矢印の向きであるから、パワーＭＩＳＦＥＴのソース電極からドレイン電極に向って電流が流れることになる。つまり、ソース電極の電位をドレイン電極の電位よりも大きくした状態で、ゲート電極Ｇにしきい値以上の電圧を印加すると、電流は、ソース電極からソース領域および反転層を通り、さらに、ドリフト層であるエピタキシャル層ｅｐｉ１および半導体基板１Ｓを通ってドレイン電極に達する。このようにしてパワーＭＩＳＦＥＴがオンする。このとき、エピタキシャル層ｅｐｉ１はドリフト層となることから、パワーＭＩＳＦＥＴのオン抵抗を低減する観点からは、エピタキシャル層ｅｐｉ１は、高濃度であることが望ましいことがわかる。
パワーＭＩＳＦＥＴがオンした状態で、ゲート電極Ｇに印加する電圧をしきい値電圧以下にすると、反転層が消滅する。このため、パワーＭＩＳＦＥＴはオフすることになる。しかし、図１に示す場合では、インダクタンスＬがＢの期間を流れる電流を維持しようとする。そして、ボディダイオードＢＤはソース電極からドレイン電極に向って電流を流すことができるので、パワーＭＩＳＦＥＴがオフしても、パワーＭＩＳＦＥＴの構造上形成されているボディダイオードＢＤによって、ソース電極からドレイン電極に向って電流が流れる。このようなメカニズムによって、図１に示すＤＣ／ＤＣコンバータでは、デットタイムであっても、ボディダイオードＢＤにより電流が流れるのである。
ボディダイオードＢＤに順方向電流が流れる場合の電圧降下は無視できない程度の大きさがある。したがって、デットタイムにボディダイオードＢＤを流れる電流によって生じる回路損失は無視できないのである。
そこで、パワーＭＩＳＦＥＴが形成されている半導体基板１Ｓ上に、ショットキーバリアダイオードＳＢＤを形成することが行なわれている。ショットキーバリアダイオードＳＢＤによれば、順方向電圧（ＶＦ）の降下量がｐｎ接合ダイオード（ボディダイオードＢＤ）よりも低いので、デットタイムにおける回路損失を低減できるのである。
以下では、図６において、ショットキーバリアダイオードＳＢＤ形成領域に形成されているショットキーバリアダイオードＳＢＤの構成について説明する。図６に示すように、ショットキーバリアダイオードＳＢＤ形成領域は、例えば、ｎ型不純物を導入した半導体基板１Ｓが形成されており、この半導体基板１Ｓ上に、エピタキシャル層ｅｐｉ１が形成されている。そして、エピタキシャル層ｅｐｉ１上にエピタキシャル層ｅｐｉ２が形成されている。エピタキシャル層ｅｐｉ１およびエピタキシャル層ｅｐｉ２は、ｎ型不純物が導入されたｎ型半導体層であるが、エピタキシャル層ｅｐｉ２の不純物濃度は、エピタキシャル層ｅｐｉ１の不純物濃度よりも低くなっている。
エピタキシャル層ｅｐｉ２上には、層間絶縁膜ＩＬおよびエピタキシャル層ｅｐｉ２の一部を開口して形成されたコンタクト孔Ｃ２が形成されている。つまり、コンタクト孔Ｃ２の下層にエピタキシャル層ｅｐｉ２が形成されている。コンタクト孔Ｃ２には、チタンタングステン膜（バリア導体膜）５ａとアルミニウム膜５ｂからなる第１金属膜６が形成されている。このように構成することにより、コンタクト孔Ｃ２の底部で、エピタキシャル層ｅｐｉ２と第１金属膜６が接触することになる。具体的には、エピタキシャル層ｅｐｉ２と、第１金属膜６を構成するチタンタングステン膜５ａが直接接触し、半導体層と金属膜が接触することになるため、ショットキー接合が形成される。
ここで、コンタクト孔Ｃ２は層間絶縁膜ＩＬだけでなく、表面から所定深さまでのエピタキシャル層ｅｐｉ２の一部も開口している。これは、コンタクト孔Ｃ２がパワーＭＩＳＦＥＴ形成領域に形成されるコンタクト孔Ｃ１と同一工程で形成されるからである。つまり、パワーＭＩＳＦＥＴ形成領域に形成されるコンタクト孔Ｃ１は、ソース領域ＳＲを貫通するように形成する必要があり、ソース領域ＳＲが形成されている半導体層を所定深さまで開口する必要がある。このため、コンタクト孔Ｃ１と同一工程で形成されるコンタクト孔Ｃ２もエピタキシャル層ｅｐｉ２を所定深さまで開口しているのである。
コンタクト孔Ｃ２でエピタキシャル層ｅｐｉ２の所定深さまで開口することで、熱処理工程を経ることによりエピタキシャル層ｅｐｉ２の表面に偏析するリンを除去することができる。つまり、コンタクト孔Ｃ２によってエピタキシャル層ｅｐｉ２の所定深さまで開口しない場合は、リンが偏析しているエピタキシャル層ｅｐｉ２の領域でショットキー接合が形成されることになる。この場合、リンが偏析しているので、ショットキー接合を形成する半導体層の不純物濃度が高濃度となってしまう。すると、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧が低下してしまう不都合が生じる。したがって、コンタクト孔Ｃ２でリンが偏析するエピタキシャル層ｅｐｉ２の領域を除去することで、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧が低下することを抑制できる。
コンタクト孔Ｃ２に埋め込まれた第１金属膜６は、ショットキー接合の一方（金属膜側）を構成するチタンタングステン膜５ａを含んでいることから、ショットキーバリアダイオードＳＢＤのアノード電極として機能する。すなわち、第１金属膜６は、パワーＭＩＳＦＥＴ形成領域とショットキーバリアダイオードＳＢＤ形成領域にわたって形成されており、パワーＭＩＳＦＥＴ形成領域ではソース電極として機能し、ショットキーバリアダイオードＳＢＤ形成領域ではアノード電極として機能するのである。
一方、半導体基板１Ｓの裏面には、例えば、金膜からなる第２金属膜７が形成されている。この第２金属膜７は、ｎ型の半導体基板１Ｓおよびｎ型半導体層であるエピタキシャル層ｅｐｉ１を介してエピタキシャル層ｅｐｉ２と電気的に接続されていることになる。したがって、第２金属膜７は、ショットキーバリアダイオードＳＢＤのカソード電極として機能する。すなわち、第２金属膜７は、パワーＭＩＳＦＥＴ形成領域とショットキーバリアダイオードＳＢＤ形成領域にわたって形成されており、パワーＭＩＳＦＥＴ形成領域ではドレイン電極として機能し、ショットキーバリアダイオードＳＢＤ形成領域ではカソード電極として機能するのである。
本実施の形態１におけるショットキーバリアダイオードＳＢＤは上記のように構成されており、パワーＭＩＳＦＥＴと並列に接続されるように形成されていることがわかる。したがって、ショットキーバリアダイオードの順方向電圧（ＶＦ）の降下量が、パワーＭＩＳＦＥＴに寄生的に形成されるボディダイオードＢＤの順方向電圧（ＶＦ）の降下量よりも低いことから、ショットキーバリアダイオードＳＢＤをパワーＭＩＳＦＥＴと並列接続することで、ＤＣ／ＤＣコンバータのデットタイムにおける回路損失を低減することができるのである。
なお、ショットキーバリアダイオードＳＢＤ形成領域には、エピタキシャル層ｅｐｉ２と左右のトレンチＴとの間にｐリングＰＲが形成されている。これは、エピタキシャル層ｅｐｉ２を左右のトレンチＴと接触させると、ショットキーバリアダイオードＳＢＤを流れるリーク電流が増加してしまうためである。すなわち、ショットキーバリアダイオードＳＢＤに逆方向電圧を印加した場合にリーク電流が流れるが、このリーク電流の量が、エピタキシャル層ｅｐｉ２をトレンチＴに接触させると増大するからである。したがって、本実施の形態１では、エピタキシャル層ｅｐｉ２と左右のトレンチＴの間にｐ型半導体領域からなるｐリングＰＲを形成している。これにより、ショットキーバリアダイオードＳＢＤに逆方向電圧を印加した場合のリーク電流を低減することができるのである。
本実施の形態１における半導体装置は上記のように構成されており、以下に、その特徴について説明する。本実施の形態１における特徴の１つは、半導体基板１Ｓ上に形成されるエピタキシャル層を高濃度のエピタキシャル層ｅｐｉ１と低濃度のエピタキシャル層ｅｐｉ２の２層構造にし、かつ、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界をトレンチＴの底部と同じ深さかあるいはトレンチＴの底部よりも浅い領域に形成することにある。
例えば、半導体基板１Ｓ上に形成されるエピタキシャル層を不純物濃度が高濃度のエピタキシャル層ｅｐｉ１だけから構成する場合を考える。この場合、パワーＭＩＳＦＥＴ形成領域では、トレンチＴよりも深い領域に形成されているエピタキシャル層ｅｐｉ１の不純物濃度は高濃度になる。このため、パワーＭＩＳＦＥＴをオンしたとき、トレンチＴよりも下層に形成されているエピタキシャル層ｅｐｉ１はドリフト層となるが、このドリフト層の不純物濃度が高くなることから、パワーＭＩＳＦＥＴのオン抵抗を低減することができる。
一方、ショットキーバリアダイオードＳＢＤのショットキー接合は不純物濃度が高濃度のエピタキシャル層ｅｐｉ１とチタンタングステン膜５ａで形成される。ショットキー接合を形成しているエピタキシャル層ｅｐｉ１の不純物濃度が高濃度であると、ショットキー接合近傍の電界強度が大きくなることから、ショットキーバリアダイオードＳＢＤの耐圧が低下することになる。ここで、ショットキーバリアダイオードＳＢＤの耐圧が低下するということは、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧が低下することをいっている。
このとき、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧が低下すると、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧がパワーＭＩＳＦＥＴのアバランシェ降伏電圧（耐圧）よりも低くなる。すなわち、ショットキーバリアダイオードＳＢＤとパワーＭＩＳＦＥＴを同一の半導体基板１Ｓに形成した結果、パワーＭＩＳＦＥＴよりも低い電圧で、ショットキーバリアダイオードＳＢＤがアバランシェ降伏することになる。つまり、パワーＭＩＳＦＥＴがアバランシェ降伏する前に、ショットキーバリアダイオードが先にアバランシェ降伏することになる。このことは、パワーＭＩＳＦＥＴとショットキーバリアダイオードを同一の半導体基板１Ｓに形成した半導体装置の耐圧が、パワーＭＩＳＦＥＴだけを半導体基板１Ｓに形成した半導体装置の耐圧よりも低くなることを意味し、パワーＭＩＳＦＥＴとショットキーバリアダイオードを同一の半導体基板１Ｓに形成することによって、半導体装置の信頼性が低下することになってしまう。したがって、不純物濃度が高濃度なエピタキシャル層ｅｐｉ１上にパワーＭＩＳＦＥＴとショットキーバリアダイオードＳＢＤを形成すると、パワーＭＩＳＦＥＴのオン抵抗を低減することはできるが、ショットキーバリアダイオードのアバランシェ降伏電圧も低下してしまう不都合が生じる。
そこで、次に、半導体基板１Ｓ上に形成されるエピタキシャル層を不純物濃度が低濃度のエピタキシャル層ｅｐｉ２だけから構成する場合を考える。この場合、ショットキーバリアダイオードＳＢＤのショットキー接合は、不純物濃度が低濃度のエピタキシャル層ｅｐｉ２とチタンタングステン膜５ａにより形成される。ショットキー接合を形成しているエピタキシャル層ｅｐｉ２の不純物濃度が低濃度であると、ショットキー接合近傍の電界強度を緩和することができるので、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧が高くなる。したがって、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を、パワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くすることができる。このことは、パワーＭＩＳＦＥＴとショットキーバリアダイオードＳＢＤを同一の半導体基板１Ｓに形成しても、パワーＭＩＳＦＥＴだけを半導体基板１Ｓに形成した場合と同様の耐圧を得ることができ、半導体装置の信頼性低下を抑制することができる。
しかし、パワーＭＩＳＦＥＴ形成領域では、トレンチＴよりも深い領域に形成されているエピタキシャル層ｅｐｉ２の不純物濃度も低濃度になる。このため、パワーＭＩＳＦＥＴをオンしたとき、トレンチＴよりも下層に形成されているエピタキシャル層ｅｐｉ２はドリフト層となるが、このドリフト層の不純物濃度が低くなることから、パワーＭＩＳＦＥＴのオン抵抗が上昇する不都合が生じる。
このように、エピタキシャル層の不純物濃度を高くすれば、パワーＭＩＳＦＥＴのオン抵抗は低減できるが、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧が低下し、この結果、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧がパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも低くなってしまう。逆に、エピタキシャル層の不純物濃度を低くすれば、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くすることができ、この結果、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くすることができる。しかし、パワーＭＩＳＦＥＴのオン抵抗が大きくなってしまう。すなわち、エピタキシャル層の不純物濃度に関して、パワーＭＩＳＦＥＴのオン抵抗を下げることと、ショットキーバリアダイオードのアバランシェ降伏電圧を高くすることとは、トレードオフの関係にあることがわかる。
そこで、本実施の形態１では、エピタキシャル層の不純物濃度を高濃度にした場合の利点と、エピタキシャル層の不純物濃度を低濃度にした場合の利点の両方が得られるようにしている。すなわち、半導体基板１Ｓ上に形成されるエピタキシャル層を高濃度のエピタキシャル層ｅｐｉ１と低濃度のエピタキシャル層ｅｐｉ２の２層構造にし、かつ、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界をトレンチＴの底部と同じ深さかあるいはトレンチＴの底部よりも浅い領域に形成するのである。
このように構成することにより、ショットキーバリアダイオードＳＢＤ形成領域では、不純物濃度が低濃度であるエピタキシャル層ｅｐｉ２とチタンタングステン膜５ａによってショットキー接合が形成されることになる。つまり、エピタキシャル層ｅｐｉ２は、トレンチＴの深さと同じかそれよりも上部に形成されているため、エピタキシャル層ｅｐｉ２はパワーＭＩＳＦＥＴのドリフト層とはならず、パワーＭＩＳＦＥＴのオン抵抗には影響がないのである。すなわち、エピタキシャル層ｅｐｉ２の不純物濃度は、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くする観点だけから決定することができるのである。したがって、本実施の形態１によれば、まず、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くすることができ、結果として、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くすることできる。
さらに、本実施の形態１では、エピタキシャル層ｅｐｉ２の下層には、不純物濃度の高濃度なエピタキシャル層ｅｐｉ１が形成されていることになる。このエピタキシャル層ｅｐｉ１は、トレンチＴの深さと同じかそれよりも深い領域に形成されることになり、パワーＭＩＳＦＥＴ形成領域では、パワーＭＩＳＦＥＴのドリフト層として機能することになる。このとき、エピタキシャル層ｅｐｉ１は、ショットキーバリアダイオードＳＢＤのショットキー接合を形成する半導体層としては機能しないことから、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くするということを考慮せずに、パワーＭＩＳＦＥＴのオン抵抗を下げる観点から決定することができる。したがって、エピタキシャル層ｅｐｉ１の不純物濃度をパワーＭＩＳＦＥＴのオン抵抗を充分に下げることができる程度に高濃度とすることができる。
なお、不純物濃度が高濃度のエピタキシャル層ｅｐｉ１上に不純物濃度が低濃度のエピタキシャル層ｅｐｉ２が形成されているが、図６に示すように、パワーＭＩＳＦＥＴ形成領域では、このエピタキシャル層ｅｐｉ２が形成されていないように思える。パワーＭＩＳＦＥＴ形成領域では、ｎ型半導体層であるエピタキシャル層ｅｐｉ２に反対の導電型であるｐ型不純物を導入してｐ型半導体領域であるチャネル領域ＣＨが形成されているからである。すなわち、パワーＭＩＳＦＥＴ形成領域では、不純物濃度が低濃度のエピタキシャル層ｅｐｉ２は、完全にｐ型半導体領域であるチャネル領域ＣＨになっていると考えることができる。このように、パワーＭＩＳＦＥＴ形成領域では、不純物濃度が低濃度のエピタキシャル層ｅｐｉ２をチャネル領域ＣＨに変えることにより、エピタキシャル層ｅｐｉ２がパワーＭＩＳＦＥＴのオン抵抗に関与しなくすることができるのである。このようにエピタキシャル層ｅｐｉ２を完全にチャネル領域ＣＨに変えるためには、チャネル領域ＣＨの深さよりも、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界を浅くすることが、パワーＭＩＳＦＥＴのオン抵抗を低減する観点から望ましい。つまり、本実施の形態１では、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界をトレンチＴの底部と同じ深さかあるいはトレンチＴの底部よりも浅い領域に形成する必要があるが、この場合であっても、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界がチャネル領域ＣＨよりも深いとすると、エピタキシャル層ｅｐｉ２がドリフト層の一部を構成することになり、オン抵抗に寄与するようになるからである。
以上より、本実施の形態１では、半導体基板１Ｓ上に形成されるエピタキシャル層を高濃度のエピタキシャル層ｅｐｉ１と低濃度のエピタキシャル層ｅｐｉ２の２層構造にし、かつ、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界をトレンチＴの底部と同じ深さかあるいはトレンチＴの底部よりも浅い領域に形成している。このため、本実施の形態１は、互いにトレードオフの関係にあるパワーＭＩＳＦＥＴのオン抵抗の低減と、ショットキーバリアダイオードＳＢＤにおけるアバランシェ降伏電圧の向上を同時に実現できる顕著な効果を奏するのである。
本実施の形態では、不純物濃度が高濃度であるエピタキシャル層ｅｐｉ１上に不純物が低濃度であるエピタキシャル層ｅｐｉ２を形成しているが、このエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界の定義について説明する。
例えば、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２を製造した直後の段階では、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界では、比較的ステップ上に不純物濃度が変わることから、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界は比較的明確になっている。しかし、その後、半導体装置を製造する工程では種々の熱処理工程が存在することから、不純物濃度の高いエピタキシャル層ｅｐｉ１から不純物濃度の低いエピタキシャル層ｅｐｉ２に不純物が拡散する。この結果、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界で、不純物の不純物濃度がなだらかに変化するようになる。このため、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界が不明確となる。そこで、半導体装置の完成後もエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界が明確になるように、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界を定義する。以下では、この定義について説明する。
図７は、図６のＤ１−Ｄ１線に沿った不純物濃度の変化を示すグラフである。この不純物濃度の変化は、図６に示す半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１を形成し、このエピタキシャル層ｅｐｉ１上にエピタキシャル層ｅｐｉ２が形成された構造（完成構造）において、エピタキシャル層ｅｐｉ２の表面から半導体基板１Ｓへ推移する場合を示している。
図７において、エピタキシャル層ｅｐｉ２の表面からの深さが浅い領域ではｎ型不純物の不純物濃度は第１濃度となっており、所定の深さまでこの第１濃度でほぼ一定となっている。そして、深さが深くなるにつれて不純物濃度が第１濃度から徐々に高くなっていき、第２濃度となる。さらに、深さが深くなると、第２濃度から不純物濃度がさらに上昇し、基板濃度となっている。
このとき、基板濃度は、例えば、２×１０１９（１／ｃｍ３）〜７×１０１９（１／ｃｍ３）であり、半導体基板１Ｓの濃度を示している。この基板濃度は、不純物濃度の高濃度化の限界で決まる濃度であり、現在の結晶技術では、不純物が砒素の場合では４×１０１９（１／ｃｍ３）、不純物がリンの場合では７×１０１９（１／ｃｍ３）程度である。
半導体基板１Ｓとエピタキシャル層ｅｐｉ１の境界は、Ｂ１で示している。このＢ１は、基板濃度が１／２となる位置を示している。すなわち、半導体基板１Ｓとエピタキシャル層ｅｐｉ１との境界は、不純物濃度が基板濃度の半分（１／２）となる位置で定義される。
続いて、第２濃度は、例えば、２×１０１６（１／ｃｍ３）〜４×１０１６（１／ｃｍ３）であり、エピタキシャル層ｅｐｉ１内の濃度を示している。このエピタキシャル層ｅｐｉ１は、パワーＭＩＳＦＥＴのアバランシェ降伏電圧を３０Ｖ以上確保するために必要な幅と濃度を有している層である。第２濃度は、トレンチＴの深さに相当する位置から半導体基板１Ｓとの境界までの間で、濃度勾配（不純物濃度を深さで微分したもの）が極小となる位置での不純物濃度に相当する。そして、不純物濃度が、この第２濃度の半分（１／２）となる位置で、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界が定義される。この位置は図７ではＢ２として示されている。したがって、不純物濃度が高濃度であるエピタキシャル層ｅｐｉ１は、位置Ｂ２よりも深く位置Ｂ１よりも浅い領域に形成されている領域であると定義することができる。このエピタキシャル層ｅｐｉ１の幅は、半導体基板１Ｓからの不純物の湧き上がりに左右されるが、およそ２．０μｍ〜３．０μｍ程度でパワーＭＩＳＦＥＴのアバランシェ降伏電圧を３０Ｖ以上とすることができる。なお、エピタキシャル層ｅｐｉ１の幅を大きくしすぎると、ショットキーバリアダイオードの直列抵抗やパワーＭＩＳＦＥＴのオン抵抗が増大するので注意が必要である。
次に、第１濃度は、エピタキシャル層ｅｐｉ２の表面近傍での不純物濃度を示している。この第１濃度は、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くするための濃度である。具体的には、８．０×１０１５（１／ｃｍ３）以下にすることが望ましい。エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界はＢ２の位置で定義されるが、本実施の形態１では、このＢ２の位置をトレンチＴの深さと同じかあるいは浅くするものである。
なお、図７では、エピタキシャル層ｅｐｉ２の表面近傍から所定の深さまでの不純物濃度がほぼ一定の第１濃度となっているが、これは、エピタキシャル層ｅｐｉ１からの不純物の湧き上がりが、不純物濃度が一定である領域まで達していないからである。ただし、エピタキシャル層ｅｐｉ１からの不純物の湧き上がりがエピタキシャル層ｅｐｉ２の表面近傍まで達しても、エピタキシャル層ｅｐｉ２の表面近傍の不純物濃度が第１濃度（８．０×１０１５（１／ｃｍ３））以下となっている場合には、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くすることができる。つまり、エピタキシャル層ｅｐｉ２の表面近傍の不純物濃度が第１濃度以下になっている場合には、不純物濃度がほぼ一定の領域があろうがなかろうが、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くすることができる。
本実施の形態１では、エピタキシャル層ｅｐｉ２の表面近傍の不純物濃度を８．０×１０１５（１／ｃｍ３）以下になるように設定しているが、この数値に設定している根拠について図８を参照しながら説明する。
図８は、エピタキシャル層ｅｐｉ２（第２半導体層）表面の不純物濃度とアバランシェ降伏電圧との関係を示すグラフである。図８において、横軸がエピタキシャル層ｅｐｉ２（第２半導体層）の不純物濃度を示しており、縦軸がアバランシェ降伏電圧を示している。そして、図８中の黒丸はショットキーバリアダイオードＳＢＤを示しており、図８中の白丸はパワーＭＩＳＦＥＴを示している。この図８は、図６に示すように、半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２を形成し、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界をトレンチＴの深さと同じかあるいは浅くする構造を前提としており、エピタキシャル層ｅｐｉ２の不純物濃度を変えた場合のショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧と、パワーＭＩＳＦＥＴのアバランシェ降伏電圧をプロットしたものである。
図８を見るとわかるように、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧と、パワーＭＩＳＦＥＴのアバランシェ降伏電圧は、エピタキシャル層ｅｐｉ２の不純物濃度が低下するにしたがって高くなっている。そして、エピタキシャル層ｅｐｉ２の不純物濃度が８．０×１０１５（１／ｃｍ３）程度で、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧とパワーＭＩＳＦＥＴのアバランシェ降伏電圧とは、ほぼ一致する。さらに、図８に示すように、エピタキシャル層ｅｐｉ２の不純物濃度が８．０×１０１５（１／ｃｍ３）よりも低くなると、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧がパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くなることがわかる。このことから、エピタキシャル層ｅｐｉ２の表面近傍の不純物濃度を８．０×１０１５（１／ｃｍ３）以下にすることにより、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くすることができるのである。
次に、図９は、図６のＤ２−Ｄ２線に沿った不純物濃度の変化を示すグラフである。この不純物濃度の変化は、図６に示す半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１を形成し、このエピタキシャル層ｅｐｉ１上にｐ型半導体領域（第１半導体領域）Ｐ１とボディコンタクト領域ＢＣが形成された構造（完成構造）において、ボディコンタクト領域ＢＣの表面から半導体基板１Ｓへ推移する場合を示している。つまり、図９は、ボディダイオードＢＤにおける不純物プロファイルを示すグラフである。
図９に示すように、ボディコンタクト領域ＢＣにはｐ型不純物が導入されており、ボディコンタクト領域ＢＣよりも下層に形成されているｐ型半導体領域Ｐ１にもｐ型不純物が導入されている。図９に示すように、ボディコンタクト領域ＢＣに導入されている不純物の不純物濃度は、ｐ型半導体領域Ｐ１に導入されている不純物の不純物濃度よりもかなり高くなっているので、ボディコンタクト領域ＢＣとｐ型半導体領域Ｐ１との境界は、比較的わかりやすくなっている。さらに、ｐ型半導体領域Ｐ１の下層にはエピタキシャル層ｅｐｉ１が形成されているが、エピタキシャル層ｅｐｉ１にはｐ型不純物とは異なるｎ型不純物が導入されている。したがって、ｐ型半導体領域Ｐ１とエピタキシャル層ｅｐｉ１との境界も比較的わかりやすくなっている。
エピタキシャル層ｅｐｉ１の下層には半導体基板１Ｓが形成されているが、このエピタキシャル層ｅｐｉ１と半導体基板１Ｓとの境界は、図７で説明した場合と同様に、不純物濃度が半導体基板１Ｓの基板濃度の半分（１／２）となる位置として定義することができる。以上のように、ボディダイオードＢＤにおける不純物プロファイルについて説明しているが、ボディダイオードＢＤ形成領域では、本実施の形態１の特徴であるエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界は直接関係ないといえる。
本実施の形態１では、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界がトレンチＴの深さと同じかあるいは浅い領域に形成されている点が特徴となっており、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界を明確に定義する必要がある。この観点から、図７に示すように、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界が直接現れるショットキーバリアダイオードＳＢＤの不純物プロファイルは重要であり、この不純物プロファイルを用いて、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界を明確に定義している。これに対し、図９に示すボディダイオードＢＤの不純物プロファイルは本実施の形態１の特徴と直接関係はないが、参考として図９に示したものである。
以上のように、本実施の形態１の特徴は、例えば、図６に示すように、半導体基板１Ｓ上に形成されるエピタキシャル層を高濃度のエピタキシャル層ｅｐｉ１と低濃度のエピタキシャル層ｅｐｉ２の２層構造にし、かつ、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界をトレンチＴの底部と同じ深さかあるいはトレンチＴの底部よりも浅い領域に形成していることにある。この構成をとることにより、互いにトレードオフの関係にあるパワーＭＩＳＦＥＴのオン抵抗の大幅な増加の抑制と、ショットキーバリアダイオードＳＢＤにおけるアバランシェ降伏電圧の向上を同時に実現できることについて説明したが、以下では実際にそのような効果が得られることについてシミュレーションを行なった。このシミュレーションについて説明する。
まず、第１シミュレーションは、例えば、図６に示すように、半導体基板１Ｓ上に高濃度のエピタキシャル層ｅｐｉ１を形成し、この高濃度のエピタキシャル層ｅｐｉ１上にエピタキシャル層ｅｐｉ２を形成する構造を前提とする。この構造でパワーＭＩＳＦＥＴとショットキーバリアダイオードＳＢＤを形成するものとする。そして、上層に形成されるエピタキシャル層ｅｐｉ２（低濃度）の抵抗率ρｅｐｉ２と膜厚ｔｅｐｉ２を色々と代えて、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧とパワーＭＩＳＦＥＴのオン抵抗の関係を調査するものである。このシミュレーションでの条件は、１層目のエピタキシャル層ｅｐｉ１の抵抗率は、抵抗率ρｅｐｉ１＝０．３Ωｃｍとする。これは、半導体基板１Ｓに１層だけのエピタキシャル層を形成した場合（従来構造）での、エピタキシャル層の抵抗率と同じ条件である。さらに、エピタキシャル層ｅｐｉ１の膜厚ｔｅｐｉ１とエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を合わせたトータル膜厚は、３．５μｍに固定して評価する。
図１０は、半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２
とを形成した状態でのエピタキシャル層ｅｐｉ２の表面からの深さと不純物濃度との関係を示すグラフである。つまり、半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２とを形成しただけの状態を示している。図１０に示すように、エピタキシャル層ｅｐｉ２の抵抗率は、抵抗率ρｅｐｉ２＝０．３Ωｃｍ、０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍと変えている。この場合、図１０からわかるように抵抗率ρｅｐｉ２の値が大きくなるほど不純物濃度が低くなっている。言い換えれば、抵抗率路ρｅｐｉ２の値が小さくなるほど不純物濃度が高くなっている。図１０に示す状態において、エピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１の境界はエピタキシャル層ｅｐｉ２の表面からの深さが１．０μｍであり、トレンチの深さが０．８μｍである。このことを考慮すると、半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２とを形成しただけの状態（図１０の状態）では、エピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１との境界は、トレンチの深さよりも深くなっている。
続いて、図１１は、パワーＭＩＳＦＥＴおよびショットキーバリアダイオードＳＢＤを形成して半導体装置が完成した後において、エピタキシャル層ｅｐｉ２の表面からの深さと不純物濃度との関係を示すグラフである。すなわち、図１１は、様々な熱処理が施された後において、エピタキシャル層ｅｐｉ２の表面からの深さと不純物濃度との関係を示すグラフである。
図１１に示すように、エピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１との間の境界が、熱処理による不純物の拡散で不純物濃度の変化がなだらかになっていることがわかる。このため、エピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１との境界は、図１０に示す場合よりも浅い領域に移動し、トレンチの深さ（０．８μｍ）よりも浅くなることがわかる。
このようにエピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１との境界が、熱処理による不純物の拡散でなだらかになる状態であっても、抵抗率ρｅｐｉ２の値が大きくなるほど不純物濃度が低くなっていることには変わりがない。すなわち、半導体装置が完成した後の状態でも、抵抗率ρｅｐｉ２の値が大きくなるほど、エピタキシャル層ｅｐｉ２の表面での不純物濃度を低くすることができる。このことは、エピタキシャル層ｅｐｉ２の抵抗率ρｅｐｉ２の値が大きくなるほど、エピタキシャル層ｅｐｉ２の表面に形成されるショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くできることを示唆するものである。
次に、図１２は、パワーＭＩＳＦＥＴ形成領域におけるエピタキシャル層ｅｐｉ２の表面からの深さと不純物濃度との関係を示すグラフである。図１２に示すように、エピタキシャル層ｅｐｉ２の抵抗率が、抵抗率ρｅｐｉ２＝０．３Ωｃｍの場合に比べて、抵抗率ρｅｐｉ２＝０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍの場合は、トレンチ深さよりも深い領域であっても、不純物濃度が低下していることがわかる。つまり、エピタキシャル層ｅｐｉ２の抵抗率が抵抗率ρｅｐｉ２＝０．３Ωｃｍの場合というのは、エピタキシャル層ｅｐｉ１の抵抗率ρｅｐｉ１とエピタキシャル層ｅｐｉ２の抵抗率ρｅｐｉ２が同じであることを意味しており、実質的に、抵抗率が０．３Ωｃｍである１層のエピタキシャル層から形成する従来構造と同じである。したがって、エピタキシャル層ｅｐｉ２の抵抗率が、抵抗率ρｅｐｉ２＝０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍの場合、トレンチの深さよりも深い領域でも、従来構造よりも不純物濃度が低くなることになる。第１シミュレーションでも、トレンチの深さよりも深い領域では、従来構造と同様の抵抗率を有するエピタキシャル層ｅｐｉ１が形成されているとしているが、エピタキシャル層ｅｐｉ２の抵抗率が、抵抗率ρｅｐｉ２＝０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍの場合、トレンチの深さよりも深い領域で、不純物濃度が従来構造よりも低くなることになるのである。このことは、エピタキシャル層ｅｐｉ２の抵抗率ρｅｐｉ２を大きくすると、エピタキシャル層ｅｐｉ１の抵抗率ρｅｐｉ１が従来構造と同じであっても、パワーＭＩＳＦＥＴのオン抵抗が増大することを示唆している。すなわち、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２とを積層形成し、半導体装置が完成した後でのエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界がトレンチの深さよりも浅くても、トレンチの深さよりも深い領域で、不純物濃度が低くなることが示唆されている。これは、エピタキシャル層ｅｐｉ２の不純物濃度を低くすると、熱処理によってエピタキシャル層ｅｐｉ２よりも高濃度のエピタキシャル層ｅｐｉ１からエピタキシャル層ｅｐｉ２側に不純物が拡散することから、エピタキシャル層ｅｐｉ１の不純物濃度が低下すると考えられる。すなわち、エピタキシャル層ｅｐｉ２の不純物濃度を低くする場合には、エピタキシャル層ｅｐｉ２の下層に形成されているエピタキシャル層ｅｐｉ１の不純物濃度を従来構造よりも高くする必要があることが示唆されている。
以上の第１シミュレーションをエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を代えて繰り返し実施すると、以下に示す結果が得られる。図１３は、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２とショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧の関係およびエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２とパワーＭＩＳＦＥＴのアバランシェ降伏電圧との関係を示すグラフである。なお、図１３において、それぞれエピタキシャル層ｅｐｉ２の抵抗率が、抵抗率ρｅｐｉ２＝０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍの場合を同時に示している。図１３の横軸はエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を示しており、図１３の横軸はアバランシェ降伏電圧を示している。そして、グラフにおける実線はショットキーバリアダイオードＳＢＤを示しており、グラフにおける破線はパワーＭＩＳＦＥＴを示している。このときのエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２は、半導体装置の完成時の膜厚ではなく、エピタキシャル層ｅｐｉ２を形成した時点での膜厚を示している。
図１３に示すように、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２が１．０μｍを超えると、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧がパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くなる。したがって、少なくとも、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くするには、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を１μｍ程度にする必要がある。
続いて、図１４は、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２とパワーＭＩＳＦＥＴのオン抵抗の相対値との関係を示す図である。図１４の横軸はエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を示しており、図１４の縦軸はパワーＭＩＳＦＥＴの相対的なオン抵抗を示している。パワーＭＩＳＦＥＴのオン抵抗は、１層のエピタキシャル層からなり、そのエピタキシャル層の抵抗率が０．３Ωｃｍである従来構造に対しての相対値として示されている。なお、グラフでは、それぞれエピタキシャル層ｅｐｉ２の抵抗率が、抵抗率ρｅｐｉ２＝０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍの場合を同時に示している。
図１３から導き出されたように、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くするには、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を１μｍ程度にする必要がある。この結果を図１４に適用すると、このときのオン抵抗は従来構造よりもオン抵抗が増大することがわかる。具体的には、従来構造に比べて、オン抵抗が１５％〜２０％増大している。したがって、第１シミュレーションの条件では、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くすることはできるが、オン抵抗の大幅な増加を抑制することができないことがわかる。
図１２の説明でも述べたように、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２とを積層形成し、半導体装置が完成した後でのエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界がトレンチの深さよりも浅くても、トレンチの深さよりも深い領域で、エピタキシャル層ｅｐｉ１の不純物濃度が低くなることが示唆されている。これは、エピタキシャル層ｅｐｉ２の不純物濃度を低くすると、熱処理によってエピタキシャル層ｅｐｉ２よりも高濃度のエピタキシャル層ｅｐｉ１からエピタキシャル層ｅｐｉ２側に不純物が拡散することから、エピタキシャル層ｅｐｉ１の不純物濃度が低下すると考えられる。すなわち、エピタキシャル層ｅｐｉ２の不純物濃度を低くする場合には、エピタキシャル層ｅｐｉ２の下層に形成されているエピタキシャル層ｅｐｉ１の不純物濃度を従来構造よりも高くする必要があることが示唆されている。したがって、この点を踏まえて、第２シミュレーションを実施する。以下では、この第２シミュレーションについて説明する。
第２シミュレーションでは、第１シミュレーションの結果を踏まえ、１層目のエピタキシャル層ｅｐｉ１の抵抗率を抵抗率ρｅｐｉ１＝０．３Ωｃｍから抵抗率ρｅｐｉ１＝０．２Ωｃｍとしている。つまり、１層目のエピタキシャル層ｅｐｉ１の不純物濃度を第１シミュレーションの場合よりも高濃度としている。その他の条件は第１シミュレーションの条件と同様である。例えば、エピタキシャル層ｅｐｉ１の膜厚ｔｅｐｉ１とエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を合わせたトータル膜厚は３．５μｍに固定する。
図１５は、半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２
とを形成した状態でのエピタキシャル層ｅｐｉ２の表面からの深さと不純物濃度との関係を示すグラフである。つまり、半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２とを形成しただけの状態を示している。図１５に示すように、エピタキシャル層ｅｐｉ２の抵抗率は、抵抗率ρｅｐｉ２＝０．２Ωｃｍ、０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍと変えている。この場合、図１５からわかるように抵抗率ρｅｐｉ２の値が大きくなるほど不純物濃度が低くなっている。この点は、第１シミュレーションでの図１０と同様である。
図１５に示す状態においても図１０と同様に、エピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１の境界はエピタキシャル層ｅｐｉ２の表面からの深さが１．０μｍであり、トレンチの深さが０．８μｍである。このことを考慮すると、半導体基板１Ｓ上にエピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２とを形成しただけの状態（図１５の状態）では、エピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１との境界は、トレンチの深さよりも深くなっている。
続いて、図１６は、パワーＭＩＳＦＥＴおよびショットキーバリアダイオードＳＢＤを形成して半導体装置が完成した後において、エピタキシャル層ｅｐｉ２の表面からの深さと不純物濃度との関係を示すグラフである。すなわち、図１６は、様々な熱処理が施された後において、エピタキシャル層ｅｐｉ２の表面からの深さと不純物濃度との関係を示すグラフである。
図１６に示すように、エピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１との間の境界が、熱処理による不純物の拡散で不純物濃度の変化がなだらかになっていることがわかる。このため、エピタキシャル層ｅｐｉ２とエピタキシャル層ｅｐｉ１との境界は、図１５に示す場合よりも浅い領域に移動し、トレンチの深さ（０．８μｍ）よりも浅くなることがわかる。
ここで、半導体装置が完成した後の状態でも、抵抗率ρｅｐｉ２の値が大きくなるほど、エピタキシャル層ｅｐｉ２の表面での不純物濃度を低くすることができる。このことは、エピタキシャル層ｅｐｉ２の抵抗率ρｅｐｉ２の値が大きくなるほど、エピタキシャル層ｅｐｉ２の表面に形成されるショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くできることを示唆するものである。
次に、図１７は、パワーＭＩＳＦＥＴ形成領域におけるエピタキシャル層ｅｐｉ２の表面からの深さと不純物濃度との関係を示すグラフである。図１７において、第２シミュレーションの結果を示しているのは三角印でプロットされたグラフである。つまり、三角印でプロットされたグラフ（曲線）は、１層目のエピタキシャル層ｅｐｉ１の抵抗率が、抵抗率ρｅｐｉ１＝０．２Ωｃｍであり、２層目のエピタキシャル層ｅｐｉ２の抵抗率が、抵抗率ρｅｐｉ２＝１．０Ωｃｍである場合を示している。このとき、１層目のエピタキシャル層ｅｐｉ１の膜厚が、膜厚ｔｅｐｉ１＝２．５μｍであり、２層目のエピタキシャル層ｅｐｉ２の膜厚が、膜厚ｔｅｐｉ２＝１．０μｍである。
図１７に示すように、トレンチの深さ（０．８μｍ）よりも深い領域において、第２シミュレーションの結果を示している三角印でプロットされたグラフは、従来構造を示す黒丸でプロットされているグラフよりも不純物濃度が高くなっている。従来構造というのは、単層のエピタキシャル層を使用するものであり、この単層のエピタキシャル層の抵抗率が０．３Ωｃｍの構造である。このことは、パワーＭＩＳＦＥＴのドリフト領域となるトレンチよりも深い領域の抵抗を従来構造に比べて低くできることを示唆するものである。さらに、白丸でプロットされたグラフは、第１シミュレーションの結果を示すグラフであり、この場合は、図１２と同様に、トレンチよりも深いドリフト領域において、従来構造よりも低濃度となる。このため、第１シミュレーションの結果では、従来構造に比べて抵抗が高くなるのである。すなわち、第２シミュレーションでは、１層目に形成されているエピタキシャル層ｅｐｉ１の抵抗率ρｅｐｉ１を０．３Ωｃｍから０．２Ωｃｍに変えることで、パワーＭＩＳＦＥＴのオン抵抗の大幅な増大を抑制できることが予想される。
以上の第２シミュレーションをエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を代えて繰り返し実施すると、以下に示す結果が得られる。図１８は、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２とショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧の関係およびエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２とパワーＭＩＳＦＥＴのアバランシェ降伏電圧との関係を示すグラフである。なお、図１８において、それぞれエピタキシャル層ｅｐｉ２の抵抗率が、抵抗率ρｅｐｉ２＝０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍの場合を同時に示している。図１８の横軸はエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を示しており、図１８の横軸はアバランシェ降伏電圧を示している。そして、グラフにおける実線はショットキーバリアダイオードＳＢＤを示しており、グラフにおける破線はパワーＭＩＳＦＥＴを示している。このときのエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２は、半導体装置の完成時の膜厚ではなく、エピタキシャル層ｅｐｉ２を形成した時点での膜厚を示している。
図１８に示すように、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２が１．０μｍを超えると、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧がパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くなる。したがって、例えば、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くするには、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を１．２μｍ程度にすることができる。
続いて、図１９は、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２とパワーＭＩＳＦＥＴのオン抵抗の相対値との関係を示す図である。図１９の横軸はエピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を示しており、図１９の横軸はパワーＭＩＳＦＥＴの相対的なオン抵抗を示している。パワーＭＩＳＦＥＴのオン抵抗は、１層のエピタキシャル層からなり、そのエピタキシャル層の抵抗率が０．３Ωｃｍである従来構造に対しての相対値として示されている。なお、グラフでは、それぞれエピタキシャル層ｅｐｉ２の抵抗率が、抵抗率ρｅｐｉ２＝０．８Ωｃｍ、１．０Ωｃｍ、１．２Ωｃｍ、１．４Ωｃｍの場合を同時に示している。
図１８から導き出されたように、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くするには、エピタキシャル層ｅｐｉ２の膜厚ｔｅｐｉ２を１．２μｍ程度にすることが考えられる。この結果を図１９に適用すると、このときのオン抵抗は従来構造よりもオン抵抗が増大するが、そのオン抵抗の増大を５％〜１０％程度に抑えることができる。したがって、第２シミュレーションの条件では、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くすることができるとともに、オン抵抗の大幅な増加を抑制することができることがわかる。
以上のことから、第２シミュレーションの結果より、１層目のエピタキシャル層ｅｐｉ１の抵抗率を抵抗率ρｅｐｉ１＝０．２Ωｃｍと低抵抗化し（不純物濃度を高濃度化することに対応する）、１層目のエピタキシャル層ｅｐｉ１と２層目のエピタキシャル層ｅｐｉ２の膜厚比を最適化（ｔｅｐｉ２／ｔｅｐｉ１＝１．２μｍ／２．３μｍ）することで、２層目のエピタキシャル層ｅｐｉ２の抵抗率ρｅｐｉ２を０．８Ωｃｍ〜１．４Ωｃｍにすることができる。このため、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧をパワーＭＩＳＦＥＴのアバランシェ降伏電圧よりも高くすることができ、かつ、パワーＭＩＳＦＥＴのオン抵抗の増大を５％〜１０％程度に抑えることができる。
続いて、第２シミュレーションの結果に示すように、２層目のエピタキシャル層ｅｐｉ２の不純物濃度を低濃度化することができる結果、ショットキー接合が形成されるエピタキシャル層ｅｐｉ２の表面における電界強度を緩和できることについて、図２０を参照しながら説明する。
図２０は、エピタキシャル層ｅｐｉ２の表面からの深さと、電界強度の関係を示すグラフである。図２０において、横軸はエピタキシャル層ｅｐｉ２の表面からの深さを示しており、縦軸は電界強度を示している。そして、黒丸でプロットしているグラフは、単層のエピタキシャル層を使用する従来構造のグラフを示しており、四角印でプロットしているグラフは第２シミュレーションの構造を示している。ここで、従来構造は、エピタキシャル層の膜厚が３．５μｍであり、その抵抗率ρｅｐｉが０．３Ωｃｍである。これに対し、第２シミュレーションの構造は、１層目のエピタキシャル層ｅｐｉ１の膜厚が２．３μｍであり、その抵抗率ρｅｐｉ１が０．２Ωｃｍである。そして、２層目のエピタキシャル層ｅｐｉ２の膜厚が１．２μｍであり、その抵抗率ρｅｐｉ２が１．０Ωｃｍである。
図２０に示すように、従来構造（黒丸）においては、ショットキー接合が形成される表面での電界強度が４．０Ｅ＋０５（Ｖ／ｃｍ）を超えている。これに対し、第２シミュレーションの構造は、ショットキー接合が形成されるエピタキシャル層ｅｐｉ２の表面での電界強度が３．２Ｅ＋０５（Ｖ／ｃｍ）程度に緩和されていることがわかる。このことから、従来構造よりも第２シミュレーションの構造のほうがショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧を高くできることがわかる。つまり、第２シミュレーションの構造ではショットキーバリアダイオードの耐圧を向上することができることがわかる。
以上の第２シミュレーションの結果から、本実施の形態１における半導体装置によれば、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧の向上と、パワーＭＩＳＦＥＴのオン抵抗の大幅な増大の抑制を達成できる定量的な予測が得られる。そこで、第２シミュレーションに基づき、ショットキーバリアダイオードＳＢＤとパワーＭＩＳＦＥＴを同一の半導体チップ（半導体基板）に形成し、かつ、本実施の形態１の特徴を有する半導体装置を製造した。この半導体装置をＤＣ／ＤＣコンバータに使用すると、デットタイム中の回路損失を低減できることが検証される。
図２１は、ショットキーバリアダイオードＳＢＤとパワーＭＩＳＦＥＴを同一の半導体基板上に形成し、かつ、並列接続した構造における順方向電圧ＶＦと順方向電流ＩＦとの関係を示したグラフである。なお、図２１には、比較のため、ショットキーバリアダイオードＳＢＤを形成しない構造における順方向電圧ＶＦと順方向電流ＩＦとの関係を示すグラフも図示している。すなわち、ショットキーバリアダイオードＳＢＤを形成しない構造とは、パワーＭＩＳＦＥＴに寄生的に形成されるボディダイオードに順方向電流を流す構造を意味している。図２１において、縦軸は順方向電流ＩＦを示しており、横軸は順方向電圧ＶＦの降下量を示している。
図２１に示すように、例えば、順方向電流ＩＦが１．０Ｅ−０３（Ａ）だけ流れる場合を考えると、ショットキーバリアダイオードＳＢＤを備える構造では、順方向電圧ＶＦの降下量は約０．２Ｖとなる。これに対し、ショットキーバリアダイオードＳＢＤを備えない構造では、順方向電圧ＶＦの降下量は約０．５Ｖにもなる。このことから、同じ順方向電流ＩＦが流れる場合、ショットキーバリアダイオードＳＢＤを備える構造のほうが、順方向電圧ＶＦの降下量が少なくなることを意味している。このことは、ショットキーバリアダイオードＳＢＤを備える構造のほうが、ショットキーバリアダイオードＳＢＤを備えない構造よりも損失エネルギーが少なくなることを示している。したがって、本実施の形態１における半導体装置（ショットキーバリアダイオードＳＢＤを備える構造）をＤＣ／ＤＣコンバータに使用する場合、デットタイムにおける回路損失を低減でき、この結果、ＤＣ／ＤＣコンバータの消費電力を低減することができることがわかる。
続いて、本実施の形態１における半導体装置によれば、ショットキーバリアダイオードＳＢＤの耐圧を向上できる点についても説明する。図２２は、耐圧ＶＤＳＳ（逆方向電圧）とリーク電流ＩＤＳＳとの関係を示すグラフである。図２２では、ショットキーバリアダイオードＳＢＤとパワーＭＩＳＦＥＴを同一の半導体基板上に形成し、かつ、並列接続した構造である本実施の形態１における半導体装置と、ショットキーバリアダイオードを備えない構造のそれぞれで、耐圧ＶＤＳＳ（逆方向電圧）とリーク電流ＩＤＳＳとの関係が示されている。図２２の横軸は耐圧ＶＤＳＳであり、縦軸はリーク電流である。
図２２に示すように、本実施の形態１における半導体装置（ショットキーバリアダイオードＳＢＤを備える構造）での耐圧ＶＤＳＳは、ショットキーバリアダイオードを備えない構造（ボディダイオード）の耐圧ＶＤＳＳと同等（３３Ｖ程度）が確保されていることがわかる。すなわち、単層のエピタキシャル層上に、パワーＭＩＳＦＥＴとショットキーバリアダイオオードＳＢＤを形成した構造では、ショットキーバリアダイオードＳＢＤの耐圧（アバランシェ降伏電圧）が低下することになる。しかし、本実施の形態１では、例えば、図６に示すように、半導体基板１Ｓ上に形成されるエピタキシャル層を高濃度のエピタキシャル層ｅｐｉ１と低濃度のエピタキシャル層ｅｐｉ２の２層構造にし、かつ、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界をトレンチＴの底部と同じ深さかあるいはトレンチＴの底部よりも浅い領域に形成している。このため、ショットキーバリアダイオードＳＢＤは、低濃度のエピタキシャル層ｅｐｉ２と第１金属膜６のショットキー接合で形成されることになる。したがって、図２２に示すように、本実施の形態１では、ショットキーバリアダイオードを備えない構造（ボディダイオード）と同等の耐圧を確保できるのである。
なお、図２１および図２２に示すように、ショットキーバリアダイオードの特性は、順方向電圧ＶＦの降下量を少なくできるが、一方で、逆方向電圧を印加したときのリーク電流が増加することがわかる。図２２に示すショットキーバリアダイオードのリーク電流は、ｐｎ接合を使用したボディダイオード（ショットキーバリアダイオードＳＢＤを備えない構造）に比べてリーク電流が大きくなっているが、実使用上問題のないレベルが実現できている。
ショットキーバリアダイオードでは、順方向電圧ＶＦの降下量を少なくすると、リーク電流ＩＤＳＳが増加する特性を有している。すなわち、順方向電圧ＶＦの降下量を少なくするには、ショットキーバリアダイオードＳＢＤの面積を大きくする必要がある。しかし、ショットキーバリアダイオードＳＢＤの面積を大きくすると、リーク電流ＩＤＳＳが大きくなるのである。したがって、順方向電圧ＶＦの降下量とリーク電流ＩＤＳＳの大きさとは、ショットキーバリアダイオードＳＢＤの面積の観点から考えると、トレードオフの関係がある。ただし、リーク電流ＩＤＳＳの大きさはショットキーバリアダイオードＳＢＤの面積だけでなく、ショットキー接合を形成する金属膜の種類にも依存する。
例えば、図２３はショットキー接合を形成する金属膜と半導体層とのバンド構造を示した図である。図２３において、φｂｎは、ショットキー障壁高さを示しており、このショットキー障壁高さφｂｎの大きさによって、リーク電流ＩＤＳＳの大きさが変化する。このとき、ショットキー障壁高さφｂｎは、金属膜の種類によって変化する。したがって、ショットキー接合を形成する金属膜を代えることで、リーク電流ＩＤＳＳの大きさを調整することができるのである。具体的には、ショットキー障壁高さφｂｎが大きくなると、リーク電流ＩＤＳＳを小さくすることができる。言い換えれば、ショットキー障壁高さφｂｎが小さくなると、リーク電流ＩＤＳＳが大きくなる。
このことから、多少リーク電流ＩＤＳＳが増加してもよい場合には、ショットキー障壁高さφｂｎが比較的小さな金属膜を使用すればよい。一方、リーク電流ＩＤＳＳを小さくすることが必要とされる場合には、ショットキー障壁高さφｂｎが比較的大きな金属膜を使用すればよい。具体的には、例えば、チタンタングステン（ＴｉＷ）膜のショットキー障壁高さφｂｎは０．６５ｅＶであり、窒化チタン／チタン（ＴｉＮ／Ｔｉ）膜のショットキー障壁高さφｂｎは０．６０ｅＶである。このことから、金属膜として、チタンタングステン膜を使用すれば、リーク電流ＩＤＳＳを少なくすることができる。一方、金属膜として、窒化チタン／チタン膜を使用すれば、リーク電流ＩＤＳＳが多少大きくなる。
以上より、ショットキーバリアダイオードＳＢＤの順方向電圧ＶＦの降下量を小さくするために、ショットキーバリアダイオードＳＢＤの面積を大きくすると、リーク電流ＩＤＳＳが増加する。しかし、ショットキー接合を構成する金属膜として、例えば、チタンタングステン膜などのショットキー障壁高さφｂｎの高い材料を選択すれば、リーク電流ＩＤＳＳの増加を抑制できる。一方、多少、リーク電流が増加しても問題ない場合には、例えば、窒化チタン／チタン膜などのショットキー障壁高さφｂｎの低い材料を選択することもできる。また、ゲート電極と拡散層（ソース領域など）上に同時にシリサイドを形成するプロセス（サリサイド）でよく用いられるコバルト（Ｃｏ）膜のショットキー障壁高さφｂｎは０．６４〜０．６８ｅＶであり、これを本発明に適用した場合、チタンを用いるよりもリーク電流ＩＤＳＳを低減できる。
次に、本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
図２４に示すように、リンや砒素などのｎ型不純物を導入した半導体基板１Ｓを用意する。図２４では、半導体基板１ＳのパワーＭＩＳＦＥＴ形成領域とＳＢＤ形成領域（ショットキーバリアダイオードＳＢＤ形成領域）が図示されている。具体的に、左右に形成されたパワーＭＩＳＦＥＴ形成領域に挟まれるようにＳＢＤ形成領域が存在する。
続いて、図２５に示すように、半導体基板１Ｓ上に、エピタキシャル層ｅｐｉ１を形成し、このエピタキシャル層ｅｐｉ１上にエピタキシャル層ｅｐｉ２を形成する。エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２は、ともにエピタキシャル成長法で形成されるが、それぞれのエピタキシャル層に導入されるｎ型不純物の量が異なる。具体的には、１層目に形成されるエピタキシャル層ｅｐｉ１には高濃度にｎ型不純物が導入され、２層目に形成されるエピタキシャル層ｅｐｉ２には、１層目のエピタキシャル層ｅｐｉ１よりも低濃度にｎ型不純物が導入される。ここで、本実施の形態１では、半導体基板１Ｓとエピタキシャル層ｅｐｉ１およびエピタキシャル層ｅｐｉ２を合わせて積層基板ということにする。
ここで、積層基板を形成する別の方法について説明する。まず、図２６に示すように、半導体基板１Ｓ上に低濃度のエピタキシャル層ｅｐｉ２を形成する。この低濃度のエピタキシャル層ｅｐｉ２は、例えば、エピタキシャル成長法を使用することにより形成できる。そして、図２７に示すように、半導体基板１Ｓの全面にイオン注入法を使用することにより、例えば、リンなどのｎ型不純物を半導体基板１Ｓに接する深い領域に導入する。これにより、半導体基板１Ｓとエピタキシャル層ｅｐｉ２の間にエピタキシャル層ｅｐｉ２よりも不純物濃度が高濃度のエピタキシャル層ｅｐｉ１を形成することできる。この結果、半導体基板１Ｓ上に高濃度のエピタキシャル層ｅｐｉ１と低濃度のエピタキシャル層ｅｐｉ２を形成した積層基板を形成することができる。
さらに、積層基板を形成する別の方法について説明する。まず、図２８に示すように、半導体基板１Ｓ上に高濃度のエピタキシャル層（ｎ型半導体層）ｅｐｉ１を形成する。この高濃度のエピタキシャル層ｅｐｉ１は、例えば、エピタキシャル成長法を使用することにより形成できる。そして、図２９に示すように、半導体基板１Ｓの全面にイオン注入法を使用することにより、例えば、ホウ素などのｐ型不純物をエピタキシャル層ｅｐｉ１の浅い領域に導入する。これにより、エピタキシャル層ｅｐｉ１の浅い領域にエピタキシャル層ｅｐｉ１よりも不純物濃度が低濃度のエピタキシャル層ｅｐｉ２を形成することできる。すなわち、エピタキシャル層ｅｐｉ１の浅い領域にｎ型不純物とは反対の導電型を示すｐ型不純物を導入することにより、ｐ型不純物を導入されたエピタキシャル層ｅｐｉ１のｎ型不純物の濃度が相殺されて低濃度となる。この結果、半導体基板１Ｓ上に高濃度のエピタキシャル層ｅｐｉ１と低濃度のエピタキシャル層ｅｐｉ２を形成した積層基板を形成することができる。
以上のように積層基板を形成する方法は上述した３通りの方法が考えられる。これらの方法のうち、最も安価な方法は、最初に述べた方法である。２番目の方法や３番目の方法も考えられるが、２番目の方法と３番目の方法では、２番目の方法のほうが望ましい。これは、低濃度のエピタキシャル層ｅｐｉ２の不純物濃度を均一にしやすいためである。低濃度のエピタキシャル層ｅｐｉ２は、ショットキーバリアダイオードを形成するために使用される層であり、ショットキーバリアダイオードの耐圧を確保するために、設計値どおりの不純物濃度を実現する必要があるからである。つまり、２番目の方法では、エピタキシャル成長法によって低濃度のエピタキシャル層ｅｐｉ２を形成しているので、その不純物濃度は一定になりやすくばらつきが少ない。これに対し、３番目の方法では、低濃度のエピタキシャル層ｅｐｉ２をイオン注入法で形成している。このため、エピタキシャル層ｅｐｉ２の不純物濃度がばらつきやすくなると考えられるからである。
次に、積層基板を形成した後の工程について説明する。図３０に示すように、エピタキシャル層ｅｐｉ２上に、酸化シリコン膜２を形成する。この酸化シリコン膜２は、例えば、約１０００℃のウェット酸化法で形成することができる。この酸化シリコン膜２を形成する熱処理によって、不純物濃度の高濃度なエピタキシャル層ｅｐｉ１から不純物濃度の低濃度なエピタキシャル層ｅｐｉ２向って不純物が拡散する。つまり、エピタキシャル層ｅｐｉ１からの不純物の湧きあがりにより、エピタキシャル層ｅｐｉ２の膜厚は狭くなる。さらに、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界における不純物の濃度勾配もなだらかになる。なお、本実施の形態１では、図３０に示す酸化シリコン膜２を形成する工程での熱処理によって、エピタキシャル層ｅｐｉ１からエピタキシャル層ｅｐｉ２に向って不純物が拡散するとしているが、別の熱処理工程でも同様の拡散現象が発生する。ただし、本実施の形態１では、その他の熱処理工程による影響で、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界が変動していることを示す図示は省略する。
続いて、図３１に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、酸化シリコン膜２をパターニングする。酸化シリコン膜２のパターニングは、トレンチを形成する領域を開口するように行なわれる。そして、パターニングした酸化シリコン膜２をマスクしたエッチングにより、積層基板にトレンチＴを形成する。具体的に、トレンチＴは、低濃度のエピタキシャル層ｅｐｉ２を貫通し、高濃度のエピタキシャル層ｅｐｉ１に達するように形成される。この結果、トレンチＴの深さよりも、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界の位置を同じかあるいは浅くすることができる。図３２では、トレンチＴの深さよりも、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界が浅くなる場合が図示されている。
トレンチＴは、パワーＭＩＳＦＥＴ形成領域に形成されており、左右のパワーＭＩＳＦＥＴ形成領域の端部領域に形成されたトレンチＴに挟まれるようにして、ＳＢＤ形成領域が確保される。
その後、図３３に示すように、トレンチＴの内壁にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば、熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸとトレンチＴとの界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が積層基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、積層基板をＮＯ、ＮＯ２またはＮＨ３といった窒素を含む雰囲気中で熱処理すればよい。また、トレンチＴの内壁に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で積層基板を熱処理し、ゲート絶縁膜ＧＯＸとトレンチＴとの界面に窒素を偏析させることによっても同様の効果を得ることができる。
また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＭＩＳＦＥＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。
そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電体膜が使用されるようになってきている。高誘電体膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。
例えば、高誘電体膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。
次に、図３４に示すように、酸化シリコン膜２上にポリシリコン膜３を形成する。このとき、ポリシリコン膜３がトレンチＴの内部を埋め込むように形成される。ポリシリコン膜３には、例えば、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物が添加されており、例えば、ＣＶＤ法（Chemical Vapor Deposition）を使用して形成することができる。続いて、図３５に示すように、酸化シリコン膜２上に形成したポリシリコン膜３をドライエッチングによる全面エッチバックにより除去する。これにより、トレンチＴにポリシリコン膜３を埋め込んだ構造のゲート電極Ｇが形成される。
その後、図３６に示すように、例えば、ドライエッチング技術により、酸化シリコン膜２を除去する。そして、図３７に示すように、積層基板上にレジスト膜Ｒ１を塗布し、塗布したレジスト膜Ｒ１に対して露光・現像処理を施すことにより、レジスト膜Ｒ１をパターニングする。パターニングは、ＳＢＤ形成領域の中央部を覆うように形成される。続いて、パターニングしたレジスト膜Ｒ１をマスクにしたイオン注入法により積層基板内にｐ型不純物を導入する。これにより、パワーＭＩＳＦＥＴ形成領域では、ｐ型半導体領域であるチャネル領域ＣＨが形成される。一方、ＳＢＤ形成領域のうちレジスト膜Ｒ１で覆われていない端部領域にはｐ型半導体領域であるｐリングＰＲが形成される。このように本実施の形態１では、パワーＭＩＳＦＥＴ形成領域に形成されるチャネル領域ＣＨとＳＢＤ形成領域の端部領域に形成されるｐリングＰＲとを同一工程で形成している。したがって、チャネル領域ＣＨとｐリングＰＲ領域の不純物濃度は同一となっている。
チャネル領域ＣＨおよびｐリングＰＲは、トレンチＴの深さよりも浅い領域に形成されているが、ｎ型半導体領域であるエピタキシャル層ｅｐｉ２を完全に相殺するようにｐ型不純物が導入される。すなわち、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２の境界よりも深い領域までチャネル領域ＣＨおよびｐリングＰＲが形成される。この結果、パワーＭＩＳＦＥＴ形成領域では、エピタキシャル層ｅｐｉ２は完全に見えなくなる。
次に、パターニングされたレジスト膜Ｒ１を除去した後、図３８示すように、積層基板上にレジスト膜Ｒ２を塗布する。そして、塗布されたレジスト膜Ｒ２に対して、露光・現像処理を施すことにより、レジスト膜Ｒ２をパターニングする。レジスト膜Ｒ２のパターニングは、ＳＢＤ形成領域を覆うように行なわれる。その後、パターニングされたレジスト膜Ｒ２をマスクにしたイオン注入により、パワーＭＩＳＦＥＴ形成領域のチャネル領域ＣＨにｎ型半導体領域であるソース領域ＳＲを形成する。このソース領域ＳＲは、トレンチＴに隣接するように形成される。
続いて、図３９に示すように、パターニングされたレジスト膜Ｒ２を除去した後、積層基板上に層間絶縁膜ＩＬを形成する。例えば、層間絶縁膜ＩＬは、ＰＳＧ（Phospho Silicate Glass）膜から形成される。そして、図４０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬにコンタクト孔Ｃ１およびコンタクト孔Ｃ２を形成する。コンタクト孔Ｃ１は、パワーＭＩＳＦＥＴ形成領域に形成され、コンタクト孔Ｃ２はＳＢＤ形成領域に形成される。
さらに、図４１に示すように、層間絶縁膜ＩＬに形成したコンタクト孔Ｃ１およびコンタクト孔Ｃ２を積層基板の内部まで形成する。具体的に、パワーＭＩＳＦＥＴ形成領域では、コンタクト孔Ｃ１はソース領域ＳＲを貫通してチャネル領域ＣＨに達するように形成される。このコンタクト孔Ｃ１と同時にコンタクト孔Ｃ２が形成されるので、ＳＢＤ形成領域においても、エピタキシャル層ｅｐｉ２の表面が削られる。
この結果、ＳＢＤ形成領域において、熱処理によってエピタキシャル層ｅｐｉ２の表面に偏析するリンなどを除去することができる。つまり、コンタクト孔Ｃ２によってエピタキシャル層ｅｐｉ２の所定深さまで開口しない場合は、リンが偏析しているエピタキシャル層ｅｐｉ２の領域でショットキー接合が形成されることになる。この場合、リンが偏析しているので、ショットキー接合を形成する半導体層の不純物濃度が高濃度となってしまう。すると、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧が低下してしまう不都合が生じる。したがって、コンタクト孔Ｃ２でリンが偏析するエピタキシャル層ｅｐｉ２の領域を除去することで、ショットキーバリアダイオードＳＢＤのアバランシェ降伏電圧が低下することを抑制できるのである。
次に、図４２に示すように、コンタクト孔Ｃ１およびコンタクト孔Ｃ２を形成した層間絶縁膜ＩＬ上にレジスト膜Ｒ３を形成する。そして、このレジスト膜Ｒ３に対して、露光・現像処理を施すことにより、レジスト膜Ｒ３をパターニングする。レジスト膜Ｒ３のパターニングは、レジスト膜Ｒ３がＳＢＤ形成領域を覆い、パワーＭＩＳＦＥＴ形成領域を露出するように行なわれる。
そして、パターニングしたレジスト膜Ｒ３をマスクにしたイオン注入により、コンタクト孔Ｃ１の底部に露出するチャネル領域ＣＨにｐ型不純物を導入する。これにより、パワーＭＩＳＦＥＴ形成領域では、コンタクト孔Ｃ１の底部のチャネル領域ＣＨに、ｐ型半導体領域であるボディコンタクト領域ＢＣとこのボディコンタクト領域ＢＣの下層に第１半導体領域Ｐ１を形成する。このとき、ボディコンタクト領域ＢＣの不純物濃度は、第１半導体領域Ｐ１の不純物濃度よりも高くなっている。
続いて、図４３に示すように、パターニングしたレジスト膜Ｒ３を除去した後、積層基板に対してスパッタ前洗浄を行なう。これにより、層間絶縁膜ＩＬの表面がエッチングされ、層間絶縁膜ＩＬに形成されているコンタクト孔Ｃ１およびコンタクト孔Ｃ２の開口径が広がる。この結果、コンタクト孔Ｃ１から露出するソース領域ＳＲの面積を大きくすることができる。
その後、図４４に示すように、コンタクト孔Ｃ１およびコンタクト孔Ｃ２を形成した層間絶縁膜ＩＬ上にチタンタングステン膜５ａを形成し、このチタンタングステン膜５ａ上にアルミニウム膜５ｂを形成する。チタンタングステン膜５ａは、例えば、スパッタリング法を使用して形成することができ、バリア導体膜として機能する。バリア導体膜とは、例えば、アルミニウム膜を構成するアルミニウムがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する膜のことである。そして、チタンタングステン膜５ａ上にアルミニウム膜５ｂを形成する。これにより、チタンタングステン膜５ａとアルミニウム膜５ｂからなる第１金属膜６を形成することができる。
このとき、パワーＭＩＳＦＥＴ形成領域においては、第１金属膜６がソース領域ＳＲおよびボディコンタクト領域ＢＣと電気的に接続することになり、ソース電極として機能する。一方、ＳＢＤ形成領域においては、第１金属膜６を構成するチタンタングステン膜５ａが、エピタキシャル層ｅｐｉ２と直接接触することになるので、ショットキー接合が形成される。したがって、チタンタングステン膜５ａを含む第１金属膜６は、ＳＢＤ形成領域においては、ショットキーバリアダイオードのアノード電極として機能することがわかる。
次に、図６に示すように、半導体基板１Ｓの裏面を研削した後、半導体基板１Ｓの裏面に第２金属膜７を形成する。この第２金属膜７は、例えば、金膜から形成されており、パワーＭＩＳＦＥＴ形成領域においては、ドレイン電極として機能し、ＳＢＤ形成領域においては、カソード電極として機能するものである。以上のようにして、本実施の形態１における半導体装置を製造することができる。
本実施の形態１では、半導体基板１Ｓ上に形成されるエピタキシャル層を高濃度のエピタキシャル層ｅｐｉ１と低濃度のエピタキシャル層ｅｐｉ２の２層構造にし、かつ、エピタキシャル層ｅｐｉ１とエピタキシャル層ｅｐｉ２との境界をトレンチＴの底部と同じ深さかあるいはトレンチＴの底部よりも浅い領域に形成している。このため、本実施の形態１は、互いにトレードオフの関係にあるパワーＭＩＳＦＥＴのオン抵抗の低減と、ショットキーバリアダイオードＳＢＤにおけるアバランシェ降伏電圧の向上を同時に実現できる顕著な効果を奏するのである。
（実施の形態２）
本実施の形態２では、ショットキーバリアダイオードを端部領域に形成されるｐリング（ウェル層）について説明する。図４５は本実施の形態２における半導体装置を示す断面図であり、図６に示す前記実施の形態１における半導体装置と同様の構成をしている。ただし、図４５では、ｐリングＰＲに着目しているため、ｐリング幅が図示されている。
図４５に示すように、本実施の形態２においても、同一の半導体基板１Ｓに、パワーＭＩＳＦＥＴとショットキーバリアダイオードＳＢＤが形成されている。ショットキーバリアダイオードＳＢＤは、不純物濃度が低濃度のエピタキシャル層ｅｐｉ２と、第１金属膜６を構成するチタンタングステン膜５ａを直接接触させたショットキー接合を有している。このとき、ショットキーバリアダイオードＳＢＤは、ショットキーバリアダイオードＳＢＤ形成領域に形成されているが、ショットキーバリアダイオードＳＢＤの周囲を囲むようにショットキーバリアダイオードＳＢＤ形成領域の端部領域には、ｐリングＰＲが形成されている。
このようにｐリングＰＲを設けるのは以下に示す理由からである。例えば、ｐリングＰＲを形成しない場合、ショットキーバリアダイオードＳＢＤ形成領域では、ｎ型半導体領域であるエピタキシャル層ｅｐｉ２がトレンチＴと直接接触するようになる。この場合、ショットキーバリアダイオードＳＢＤに逆バイアス電圧を印加すると、ショットキーバリアダイオードＳＢＤの端部領域において空乏層が広がり、リーク電流が増加する現象が生じる。
そこで、ショットキーバリアダイオードＳＢＤの端部領域を囲むようにｐ型半導体領域であるｐリングＰＲを設けているのである。このｐリングＰＲを設けることにより、ショットキーバリアダイオードＳＢＤに逆バイアス電圧を印加する場合、ショットキーバリアダイオードＳＢＤの端部領域を空乏化していない中性領域で覆うことができるので、ショットキーバリアダイオードＳＢＤにおけるリーク電流を低減することができる。すなわち、ｐ型半導体領域であるｐリングＰＲは、ショットキーバリアダイオードＳＢＤに逆バイアス電圧を印加した際、ショットキーバリアダイオードＳＢＤの端部領域で生じるリーク電流を低減する機能を有しているのである。
ただし、ｐリングＰＲのｐリング幅が小さくなると、ショットキーバリアダイオードＳＢＤのリーク電流が増大するので、ｐリングＰＲは適正なｐリング幅を有している必要がある。この点について説明する。図４６は、ショットキーバリアダイオードＳＢＤに印加する逆バイアス電圧ＶＲと、ショットキーバリアダイオードＳＢＤを流れるリーク電流ＩＲとの関係を示すグラフである。図４６において、横軸は逆バイアス電圧を示しており、縦軸はリーク電流を示している。そして、図４６には、ｐリング幅を０．１５μｍ、０．２５μｍ、０．３５μｍ、０．４５μｍ、０．５５μｍとした場合の逆バイアス電圧とリーク電流の関係が示されている。
図４６に示すように、ｐリング幅が０．３５μｍ以上の場合、逆バイアス電圧が３０Ｖになっても、リーク電流は１．０Ｅ−０４Ａ以下となるが、ｐリング幅が０．３５μｍ以下になると、リーク電流が増加することがわかる。このことから、ショットキーバリアダイオードＳＢＤに生じるリーク電流を低減する観点からは、ｐリングＰＲのｐリング幅を０．３５μｍ以上にすることが望ましいことがわかる。
ただし、本実施の形態２で説明しているｐリングＰＲは、パワーＭＩＳＦＥＴのチャネル領域ＣＨを形成する際に形成されるものである。つまり、ｐリングＰＲは、チャネル領域ＣＨと同一工程で形成されているものであり、チャネル領域ＣＨとｐリングＰＲは同じ不純物濃度を有している。ここで、チャネル領域ＣＨは、ゲート電極Ｇにしきい値電圧以上の所定電圧を印加した場合に反転層が形成されるように、導入される不純物の不純物濃度が調整されている。したがって、チャネル領域ＣＨと同一の不純物濃度になっているｐリングＰＲは、リーク電流を低減するのに最適な不純物濃度になっているとはいえない。
以上より、ｐリングＰＲをチャネル領域ＣＨと同一工程で形成するのではなく、別工程でｐリングＰＲを形成することもできる。この場合、ｐリングＰＲに導入される不純物濃度はリーク電流を有効に低減できる濃度に設定することができる。例えば、ｐリングＰＲに導入される不純物の不純物濃度を、チャネル領域ＣＨに導入される不純物の不純物濃度よりも高濃度にしたり、あるいは、ｐリングＰＲの深さをチャネル領域ＣＨの深さよりも深くすることができる。このように、リーク電流を低減する観点から、チャネル領域ＣＨとは別にｐリングＰＲの不純物濃度や深さを設定する場合には、ｐリングＰＲの不純物濃度や深さをチャネル領域ＣＨと同一工程で形成する場合に比べて、ｐリング幅を狭くしてもリーク電流を充分に低減することができる。
さらに、ショットキーバリアダイオードＳＢＤのアバランシェ降伏を充分に防止するためには、パワーＭＩＳＦＥＴのボディ構造と同様の構造をｐリングＰＲに設けることが望ましい。図４７は、ｐリングＰＲにパワーＭＩＳＦＥＴのボディ構造と同様の構造を形成した様子を示す断面図である。図４７に示すように、ｐリングＰＲには、ｐ型半導体領域である第２半導体領域Ｐ２および第３半導体領域Ｐ３が設けられている。この第２半導体領域Ｐ２は、パワーＭＩＳＦＥＴ形成領域のボディコンタクト領域ＢＣと同様の構造（不純物濃度および深さ）を有しており、ボディコンタクト領域ＢＣと同一の工程で形成される。同様に、第３半導体領域Ｐ３は、パワーＭＩＳＦＥＴ形成領域の第１半導体領域Ｐ１と同様の構造（不純物濃度および深さ）を有しており、第１半導体領域Ｐ１と同一の工程で形成される。このようにｐリングＰＲに高濃度の第２半導体領域Ｐ２および第３半導体領域Ｐ３を設けることにより、アバランシェ降伏電圧の向上を図ることができる。特に、ｐリングＰＲに第２半導体領域Ｐ２および第３半導体領域Ｐ３を設ける効果と、トレンチＴに対してパワーＭＩＳＦＥＴのボディ構造とｐリングＰＲの構造が対称になる効果により、ショットキーバリアダイオードＳＢＤの端部領域におけるアバランシェ降伏を充分に抑制できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
パワーＭＩＳＦＥＴを用いた一般的な同期整流方式のＤＣ／ＤＣコンバータの回路図である。 図１に示すメインスイッチ用パワーＭＩＳＦＥＴおよび同期整流用パワーＭＩＳＦＥＴのタイミングチャートである。 パワーＭＩＳＦＥＴとショットキーバリアダイオードとを内蔵した半導体チップの上面を示す平面図である。 ショットキーバリアダイオードの面積を調整する別方法を示す平面図である。 図３の一部領域を拡大した平面図である。 図５のＸ−Ｘ線で切断した断面図である。 図６のＤ１−Ｄ１線に沿った不純物濃度の変化を示すグラフである。 エピタキシャル層（第２半導体層）表面の不純物濃度とアバランシェ降伏電圧との関係を示すグラフである。 図６のＤ２−Ｄ２線に沿った不純物濃度の変化を示すグラフである。 第１シミュレーションにおいて、半導体基板上に１層目のエピタキシャル層と２層目のエピタキシャル層とを形成した状態での２層目のエピタキシャル層の表面からの深さと不純物濃度との関係を示すグラフである。 パワーＭＩＳＦＥＴおよびショットキーバリアダイオードを形成して半導体装置が完成した後において（第１シミュレーション）、２層目のエピタキシャル層の表面からの深さと不純物濃度との関係を示すグラフである。 パワーＭＩＳＦＥＴ形成領域において（第１シミュレーション）、２層目のエピタキシャル層の表面からの深さと不純物濃度との関係を示すグラフである。 第１シミュレーションにおいて、２層目のエピタキシャル層の膜厚とショットキーバリアダイオードのアバランシェ降伏電圧の関係および２層目のエピタキシャル層の膜厚とパワーＭＩＳＦＥＴのアバランシェ降伏電圧との関係を示すグラフである。 第１シミュレーションにおいて、２層目のエピタキシャル層の膜厚とパワーＭＩＳＦＥＴのオン抵抗の相対値との関係を示す図である。 第２シミュレーションにおいて、半導体基板上に１層目のエピタキシャル層と２層目のエピタキシャル層とを形成した状態での２層目のエピタキシャル層の表面からの深さと不純物濃度との関係を示すグラフである。 パワーＭＩＳＦＥＴおよびショットキーバリアダイオードを形成して半導体装置が完成した後において（第２シミュレーション）、２層目のエピタキシャル層の表面からの深さと不純物濃度との関係を示すグラフである。 パワーＭＩＳＦＥＴ形成領域において（第２シミュレーション）、２層目のエピタキシャル層の表面からの深さと不純物濃度との関係を示すグラフである。 第２シミュレーションにおいて、２層目のエピタキシャル層の膜厚とショットキーバリアダイオードのアバランシェ降伏電圧の関係および２層目のエピタキシャル層の膜厚とパワーＭＩＳＦＥＴのアバランシェ降伏電圧との関係を示すグラフである。 第２シミュレーションにおいて、２層目のエピタキシャル層の膜厚とパワーＭＩＳＦＥＴのオン抵抗の相対値との関係を示す図である。 ２層目のエピタキシャル層の表面からの深さと、電界強度の関係を示すグラフである。 ショットキーバリアダイオードとパワーＭＩＳＦＥＴを同一の半導体基板上に形成し、かつ、並列接続した構造における順方向電圧と順方向電流との関係を示すグラフである。 耐圧（逆方向電圧）とリーク電流との関係を示すグラフである。 ショットキー接合を形成する金属膜と半導体層とのバンド構造を示した図である。 本発明の実施の形態１における半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 積層基板を形成する別方法を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 積層基板を形成する別方法を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 図３５に続く半導体装置の製造工程を示す断面図である。 図３６に続く半導体装置の製造工程を示す断面図である。 図３７に続く半導体装置の製造工程を示す断面図である。 図３８に続く半導体装置の製造工程を示す断面図である。 図３９に続く半導体装置の製造工程を示す断面図である。 図４０に続く半導体装置の製造工程を示す断面図である。 図４１に続く半導体装置の製造工程を示す断面図である。 図４２に続く半導体装置の製造工程を示す断面図である。 図４３に続く半導体装置の製造工程を示す断面図である。 実施の形態２における半導体装置の構成を示す断面図である。 ショットキーバリアダイオードに印加する逆バイアス電圧と、ショットキーバリアダイオードを流れるリーク電流との関係を示すグラフである。 実施の形態２の変形例における半導体装置の構成を示す断面図である。
符号の説明
１Ｓ 半導体基板
２ 酸化シリコン膜
３ ポリシリコン膜
５ａ チタンタングステン膜
５ｂ アルミニウム膜
６ 第１金属膜
７ 第２金属膜
ＢＣ ボディコンタクト領域
ＢＤ ボディダイオード
ＢＤ１ ボディダイオード
ＢＤ２ ボディダイオード
Ｃ 容量素子
Ｃ１ コンタクト孔
Ｃ２ コンタクト孔
ＣＨ チャネル領域
ＣＨＰ 半導体チップ
Ｇ ゲート電極
ＧＯＸ ゲート絶縁膜
ＧＰ ゲートパッド
ＩＤＳＳ リーク電流
ＩＦ 順方向電流
ＩＬ 層間絶縁膜
ＩＲ リーク電流
Ｌ インダクタンス
Ｐ１ ｐ型半導体領域（第１半導体領域）
Ｐ２ 第２半導体領域
Ｐ３ 第３半導体領域
ＰＲ ｐリング
Ｑ１ メインスイッチ用パワーＭＩＳＦＥＴ
Ｑ２ 同期整流用パワーＭＩＳＦＥＴ
Ｒ１ レジスト膜
Ｒ２ レジスト膜
Ｒ３ レジスト膜
ＲＣ 領域
ＳＢＤ ショットキーバリアダイオード
ＳＲ ソース領域
Ｔ トレンチ
ＶＤＳＳ 耐圧
ＶＦ 順方向電圧
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
ＶＲ 逆バイアス電圧
ｅｐｉ１ エピタキシャル層
ｅｐｉ２ エピタキシャル層
ρｅｐｉ１ 抵抗率
ρｅｐｉ２ 抵抗率
ｔｅｐｉ１ 膜厚
ｔｅｐｉ２ 膜厚
φｂｎ ショットキー障壁高さ

Claims (24)

  1. ショットキーバリアダイオードが形成された第１領域と、パワーＭＩＳＦＥＴが形成された第２領域とを有し、
    前記第１領域には、
    （ａ１）上面と前記上面とは反対側にある下面とを有する第１導電型の半導体基板と、
    （ａ２）前記半導体基板の前記上面上に形成された前記第１導電型の第１半導体層と、
    （ａ３）前記第１半導体層上に形成された前記第１導電型の第２半導体層と、
    （ａ４）前記第２半導体層上に形成された第１金属膜と、
    （ａ５）前記半導体基板の前記下面に形成された第２金属膜とが形成され、
    前記第２半導体層と前記第１金属膜とはショットキー接合しており、
    前記第２領域には、
    （ｂ１）前記半導体基板と、
    （ｂ２）前記半導体基板上に形成された前記第１半導体層と、
    （ｂ３）前記第１半導体層上に形成され、前記第１導電型とは反対の第２導電型であるチャネル領域と、
    （ｂ４）前記チャネル領域を貫通し前記第１半導体層に達する複数のトレンチと、
    （ｂ５）前記複数のトレンチのそれぞれの内壁に形成されたゲート絶縁膜と、
    （ｂ６）前記ゲート絶縁膜上に形成され、かつ、前記複数のトレンチのそれぞれを埋め込むように形成されたゲート電極と、
    （ｂ７）前記複数のトレンチのうち、前記第１領域に最も近い位置に配置されたトレンチの前記第１領域側を除いて形成されたソース領域であって、前記複数のトレンチのそれぞれに接し、かつ、前記チャネル領域上に形成された前記第１導電型の前記ソース領域と、
    （ｂ８）前記ソース領域上に形成され、かつ、前記ソース領域と電気的に接続された前記第１金属膜と、
    （ｂ９）前記半導体基板の前記下面に形成された前記第２金属膜とが形成され、
    前記第１金属膜は、前記第１領域では前記ショットキーバリアダイオードのアノード電極として機能し、かつ、前記第２領域では前記パワーＭＩＳＦＥＴのソース電極として機能し、
    前記第２金属膜は、前記第１領域では前記ショットキーバリアダイオードのカソード電極として機能し、かつ、前記第２領域では前記パワーＭＩＳＦＥＴのドレイン電極として機能する半導体装置であって、
    前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度よりも低く、
    前記第１半導体層と前記第２半導体層の境界は、前記複数のトレンチのそれぞれの底部と同じ深さかあるいは前記複数のトレンチのそれぞれの底部よりも浅い領域に形成され、
    前記第２領域には、さらに、
    （ｂ１０）前記複数のトレンチのそれぞれと離間して設けられ、かつ、前記ソース領域よりも深く形成されたコンタクトホールと、
    （ｂ１１）前記コンタクトホールの底部下に設けられ、前記チャネル領域よりも不純物濃度が高い前記第２導電型の半導体領域よりなるボディコンタクト領域と、
    （ｂ１２）前記ボディコンタクト領域と接触し、かつ、前記ボディコンタクト領域よりも深い領域に形成され、かつ、前記チャネル領域よりも不純物濃度が高く、前記ボディコンタクト領域よりも不純物濃度が低い前記第２導電型の半導体領域よりなる第１半導体領域とが形成され、
    前記コンタクトホールは前記第１金属膜で埋め込まれ、
    前記第１領域に形成されている前記第２半導体層と、前記第２領域に形成されている前記複数のトレンチのうちの前記第１領域に最も近い位置に配置されたトレンチとに挟まれるように、前記第２導電型の半導体層からなるウェル層が形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記ウェル層の不純物濃度と、前記チャネル領域の不純物濃度とは、異なることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置であって、
    前記第２半導体層の不純物濃度は、ショットキー接合が形成されている前記第２半導体層の表面から深くなるにつれて高くなることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置であって、
    ショットキー接合が形成されている前記第２半導体層の表面での不純物濃度は、８．０×１０１５／ｃｍ３以下であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記第２半導体層は、ショットキー接合が形成されている前記第２半導体層の表面から所定の深さまでの不純物濃度が一定であり、前記所定の深さよりも深くなるにつれて不純物濃度が高くなることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置であって、
    前記第２半導体層の表面から前記所定の深さまでの不純物濃度は、８．０×１０１５／ｃｍ３以下であることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置であって、
    前記第１半導体層の不純物濃度は、前記第１半導体層と前記第２半導体層との境界から前記第１半導体層と前記半導体基板との境界に進むにつれて高くなることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置であって、
    前記第１半導体層および前記第２半導体層はエピタキシャル層であることを特徴とする半導体装置。
  9. 請求項１記載の半導体装置であって、
    前記第１金属膜は、バリア導体膜と前記バリア導体膜上に形成された金属膜から形成されていることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置であって、
    前記ショットキーバリアダイオードを構成するショットキー接合は、前記第２半導体層と前記バリア導体膜との接触により形成されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置であって、
    前記バリア導体膜は、チタンタングステン膜であることを特徴とする半導体装置。
  12. 請求項１０記載の半導体装置であって、
    前記バリア導体膜は、窒化チタン／チタン膜の積層膜であることを特徴とする半導体装置。
  13. 請求項１０記載の半導体装置であって、
    前記バリア導体膜は、コバルト膜であることを特徴とする半導体装置。
  14. 請求項９記載の半導体装置であって、
    前記金属膜は、アルミニウム膜であることを特徴とする半導体装置。
  15. 請求項１記載の半導体装置であって、
    前記ショットキーバリアダイオードと前記パワーＭＩＳＦＥＴとは、直流電圧の電圧値を変換するＤＣ／ＤＣコンバータを構成する複数の素子の一部であることを特徴とする半導体装置。
  16. 請求項１５記載の半導体装置であって、
    前記パワーＭＩＳＦＥＴは、前記ＤＣ／ＤＣコンバータを構成する同期整流用パワーＭＩＳＦＥＴであり、
    前記ショットキーバリアダイオードは、前記パワーＭＩＳＦＥＴと並列接続されていることを特徴とする半導体装置。
  17. 請求項１記載の半導体装置であって、
    前記第１領域には、さらに、
    （ａ６）前記第１金属膜と接し、かつ、前記ウェル層内に設けられた前記第２導電型の第２半導体領域と、
    （ａ７）前記第２半導体領域と接触し、かつ、前記第２半導体領域よりも深い領域に形成された前記第２導電型の第３半導体領域とが形成され、
    前記第１領域に形成されている前記第２半導体領域と前記第２領域に形成されている前記ボディコンタクト領域とは同じ構造をしており、
    前記第１領域に形成されている前記第３半導体領域と前記第２領域に形成されている前記第１半導体領域とは同じ構造をしていることを特徴とする半導体装置。
  18. （ａ）第１導電型の半導体基板と、前記半導体基板上に形成された前記第１導電型の第１半導体層と、前記第１半導体層上に形成された前記第１導電型の第２半導体層であって前記第１半導体層よりも不純物濃度が低い前記第２半導体層とを有する積層基板を用意する工程と、
    （ｂ）パワーＭＩＳＦＥＴを形成する前記積層基板の第２領域に複数のトレンチを形成する工程と、
    （ｃ）前記複数のトレンチのそれぞれの内壁にゲート絶縁膜を形成する工程と、
    （ｄ）前記ゲート絶縁膜上であって前記複数のトレンチのそれぞれを埋め込むようにゲート電極を形成する工程と、
    （ｅ）前記積層基板の前記第２領域に前記第１導電型とは反対の第２導電型であるチャネル領域を形成し、前記積層基板の第１領域に形成されている前記第２半導体層と、前記第２領域に形成されている前記複数のトレンチのうちの前記第１領域に最も近い位置に配置されたトレンチとに挟まれるように、前記第２導電型の半導体層からなるウェル層を形成する工程と、
    （ｆ）前記積層基板の前記第２領域に形成された前記複数のトレンチのうちの前記第１領域に最も近い位置に配置されたトレンチの前記第１領域側を除いて、前記複数のトレンチのそれぞれに接触する前記第１導電型の半導体領域からなるソース領域を形成する工程と、
    （ｇ）前記積層基板の前記第２領域に、前記複数のトレンチのそれぞれと離間して設けられ、かつ、前記ソース領域を貫通して前記チャネル領域に達するコンタクトホールを形成する工程と、
    （ｈ）前記コンタクトホールの底部下に、前記第２導電型の半導体領域よりなるボディコンタクト領域を形成する工程と、
    （ｉ）前記ボディコンタクト領域と接触し、かつ、前記ボディコンタクト領域よりも深い領域に、前記チャネル領域よりも不純物濃度が高く、前記ボディコンタクト領域よりも不純物濃度が低い前記第２導電型の半導体領域よりなる第１半導体領域を形成する工程と、
    （ｊ）前記積層基板の前記第２領域では前記ソース領域と接触し、かつ、ショットキーバリアダイオードを形成する前記積層基板の前記第１領域では、前記第２半導体層と接触してショットキー接合を形成する第１金属膜を形成する工程と、
    （ｋ）前記積層基板に含まれる前記半導体基板の下面に第２金属膜を形成する工程とを備え、
    前記第１金属膜は、前記第２領域では前記パワーＭＩＳＦＥＴのソース電極となり、かつ、前記第１領域では前記ショットキーバリアダイオードのアノード電極となり、
    前記第２金属膜は、前記第２領域では前記パワーＭＩＳＦＥＴのドレイン電極となり、かつ、前記第１領域では前記ショットキーバリアダイオードのカソード電極となる半導体装置の製造方法であって、
    前記パワーＭＩＳＦＥＴおよび前記ショットキーバリアダイオードが完成した後、前記第１半導体層と前記第２半導体層の境界は、前記複数のトレンチのそれぞれの底部と同じ深さかあるいは前記複数のトレンチのそれぞれの底部よりも浅い領域に位置することを特徴とする半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法であって、
    前記ウェル層の不純物濃度と、前記チャネル領域の不純物濃度とは、異なることを特徴とする半導体装置の製造方法。
  20. 請求項１８記載の半導体装置の製造方法であって、
    前記パワーＭＩＳＦＥＴおよび前記ショットキーバリアダイオードが完成した後の前記第２半導体層は、前記（ａ）工程時の前記第２半導体層の不純物濃度と同一である残存領域を含むことを特徴とする半導体装置の製造方法。
  21. 請求項２０記載の半導体装置の製造方法であって、
    前記パワーＭＩＳＦＥＴおよび前記ショットキーバリアダイオードが完成するまでの工程で前記積層基板に熱処理を施す熱処理工程が含まれることを特徴とする半導体装置の製造方法。
  22. 請求項２１記載の半導体装置の製造方法であって、
    前記第２半導体層の膜厚は、前記熱処理工程を施すことにより減少することを特徴とする半導体装置の製造方法。
  23. 請求項２１記載の半導体装置の製造方法であって、
    前記第２半導体層と前記第１半導体層の境界は、前記熱処理工程を施すことにより浅くなっていくことを特徴とする半導体装置の製造方法。
  24. 請求項２３記載の半導体装置の製造方法であって、
    前記第１半導体層の不純物濃度は、前記第１半導体層の上面が形成されている浅い領域から前記第１半導体層の下面が形成されている深い領域に進むにつれて高くなることを特徴とする半導体装置の製造方法。
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