JP5872766B2 - 半導体装置および半導体パッケージ - Google Patents

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Description

この発明は、半導体装置およびこれを樹脂パッケージで覆った半導体パッケージに関する。
特許文献１に開示された半導体装置は、ソース・ドレイン間に接続されたショットキバリアダイオードを内蔵している。より詳細には、この半導体装置では、ｎ型半導体基板上に積層されたｎ型半導体層の表層部に、ｐ型ベース層が形成されている。そして、ｎ型半導体層の表面から掘り下がってｐ型ベース層を貫通するトレンチが形成されていて、トレンチの側壁および底面には、ゲート絶縁膜が形成されている。トレンチ内には、ゲート電極が埋め込まれている。ｐ型ベース層の表層部には、ｎ型拡散層が形成されている。
これにより、この半導体装置では、トレンチゲート型トランジスターが形成されている。このトランジスターでは、ｎ型拡散層がソース領域となり、ｎ型半導体層がドレイン領域となり、ｎ型拡散層とｎ型半導体層との間のｐ型ベース層におけるゲート絶縁膜との界面近傍にチャネルが形成されることで、ソース領域とドレイン領域との間で電流が流れる。
ｎ型半導体層の表面には、金属層が積層されている。金属層は、ｎ型拡散層に接触することによってソース電極として機能するとともに、ｎ型半導体層の表面においてｐ型ベース層外の領域と接触することによって、当該領域と金属層との間にショットキ接合を形成する。このようにして、この半導体装置では、１つのチップ内に、トランジスターとショットキバリアダイオードとが形成されている。
特開２００９−５９８６０号公報
トランジスターの耐圧を確保するために、ｎ型半導体層の厚さは、所定以上の厚さである必要がある。このｎ型半導体層の厚さは、特許文献１の半導体装置では、トランジスターが形成された領域と、ショットキバリアダイオードが形成された領域とで等しくなっている。そのため、トランジスターの耐圧は確保できるものの、ショットキバリアダイオードの領域では、ｎ型半導体層が必要以上に厚いので、ショットキバリアダイオードの直流抵抗が大きくなってしまう。そのため、ショットキバリアダイオードの順方向電圧（ＶＦ）を低くすることが困難である。
そこで、この発明の目的は、トランジスターおよびショットキバリアダイオードが１つのチップ内に形成されている構成において、トランジスターの耐圧を確保しつつ、ショットキバリアダイオードの順方向電圧を低くすることができる半導体装置、ならびにこれを樹脂パッケージで覆った半導体パッケージを提供する。
この発明の半導体装置は、半導体層と、前記半導体層に形成され、トランジスターを構成するトランジスター領域と、前記半導体層に形成され、ショットキバリアダイオードを構成するダイオード領域と、前記トランジスターに対して電気的に接続されるとともに、前記ダイオード領域における前記半導体層にショットキ接合する金属膜と、前記金属膜の表面を覆い、配線層が積層される第２金属膜とを含み、前記ダイオード領域における前記半導体層の表面から裏面側へ凹む凹部が形成されていることにより、前記ダイオード領域における前記半導体層が、前記トランジスター領域における前記半導体層よりも薄く、前記トランジスターが、前記トランジスター領域における前記半導体層の表面から掘り下がった第１トレンチを有するトレンチ型トランジスターであり、ボディ領域、ドレイン領域およびソース領域を含み、前記半導体層には、前記ソース領域にコンタクトをとるための第２トレンチが、前記トランジスター領域における前記半導体層の表面から掘り下がって形成され、前記ダイオード領域における前記半導体層の表面が、前記第２トレンチの底面よりも深い位置にあり、前記第２トレンチの深さと前記凹部の深さとが同じである（請求項１）。
この構成によれば、トランジスター領域では、半導体層の厚さを、トランジスターの耐圧確保のために必要な厚さとし、その一方で、ダイオード領域では、半導体層の厚さを必要最小限とすることができる。これにより、ショットキバリアダイオードの直流抵抗を低減できるから、その順方向電圧を低くすることができる。つまり、半導体層の厚さを、トランジスター領域およびダイオード領域のそれぞれにおいて最適化することができるので、トランジスターおよびショットキバリアダイオードが１つのチップ内に形成されている構成において、トランジスターの耐圧を確保しつつ、ショットキバリアダイオードの順方向電圧を低くすることができる。
前記ダイオード領域における前記半導体層が、前記トランジスター領域における前記半導体層よりも１μｍ以上薄いことが好ましい（請求項２）。
前記ダイオード領域における前記半導体層の厚さが、２．５μｍ以上であることが好ましい（請求項３）。
この構成によれば、ショットキバリアダイオードにおける最低限の耐圧を確保できる。
前記第１トレンチの底面と、前記ダイオード領域における前記半導体層の表面とが、前記半導体層の厚さ方向に関して同じ位置にあることが好ましい（請求項４）。
この構成によれば、第１トレンチを形成する工程と、ダイオード領域における半導体層を表面側から研削して薄くする工程とを同一工程で同時に実行することができるので、製造工程数の削減によって半導体装置の製造コストの低下を図ることができる。その結果、安価で高性能な半導体装置を提供することができる。
ただし、前記半導体層の厚さ方向において、前記第１トレンチの底面が、前記ダイオード領域における前記半導体層の表面と比べて、前記半導体層の裏面から遠い位置にあってもよいし（請求項５）、前記半導体層の裏面に近い位置にあってもよい（請求項６）。
前記第１トレンチの深さが、１μｍ以上であることが好ましい（請求項７）。
前記第１トレンチの内面に、ＳｉＯ２からなるゲート絶縁膜が形成されていることが好ましい（請求項８）。前記第１トレンチにおける前記ゲート絶縁膜の内側に、ポリシリコンからなるゲート電極が埋め込まれていることが好ましい（請求項９）。
前記半導体層の厚さ方向から見た平面視において、前記第１トレンチおよび前記第２トレンチが交互に配置されていることが好ましい（請求項１０）。この場合、前記第１トレンチおよび前記第２トレンチが、ストライプ状に形成されていてもよく（請求項１１）、前記第１トレンチが、内側に前記第２トレンチが配置される網目領域を有する網目状に形成されていてもよい（請求項１２）。
前記半導体層の厚さ方向から見た平面視において、前記トランジスター領域が、前記ダイオード領域を取り囲んでいることが好ましい（請求項１３）。
トランジスター領域のトランジスターがＯＮのときにダイオード領域のショットキバリアダイオードがＯＦＦすることにより、ダイオード領域から半導体層の放熱を図ることができる。また、トランジスターがＯＦＦのときは、トランジスター領域から半導体層の放熱を図ることができる。こうして半導体装置の温度上昇を阻止できる。とくに、トランジスター領域がダイオード領域を取り囲んだ配置とすることによって、一方の領域を介して、他方の領域の放熱を図ることができるから、半導体装置の温度上昇を効果的に抑制できる。そして、ダイオード領域が複数ある場合、これらのダイオード領域を所定の間隔を隔てて均一に分布するように分散配置すると、半導体装置の温度上昇をより効果的に抑制できる。
前記金属膜が、チタン、モリブデン、パラジウムまたはチタンナイトライドを含むことが好ましい（請求項１４）。
前記半導体装置は、前記半導体基板の裏面にオーミック接触する裏面電極をさらに含んでいることが好ましい（請求項１５）。
この発明の半導体パッケージは、前記半導体装置と、この半導体装置を覆う樹脂パッケージとを含む（請求項１６）。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。 図２は、本発明の別の実施形態に係る半導体装置の模式的な平面図である。 図３は、図１または図２の半導体装置の要部の拡大図である。 図４は、図３の半導体装置の要部の変形例を示す図である。 図５は、図３または図４の切断面線Ｖ−Ｖにおける断面図である。 図６Ａは、図５に示す半導体装置の製造方法を示す図解的な断面図である。 図６Ｂは、図６Ａの次の工程を示す図解的な断面図である。 図６Ｃは、図６Ｂの次の工程を示す図解的な断面図である。 図６Ｄは、図６Ｃの次の工程を示す図解的な断面図である。 図６Ｅは、図６Ｄの次の工程を示す図解的な断面図である。 図６Ｆは、図６Ｅの次の工程を示す図解的な断面図である。 図６Ｇは、図６Ｆの次の工程を示す図解的な断面図である。 図６Ｈは、図６Ｇの次の工程を示す図解的な断面図である。 図６Ｉは、図６Ｈの次の工程を示す図解的な断面図である。 図６Ｊは、図６Ｉの次の工程を示す図解的な断面図である。 図６Ｋは、図６Ｊの次の工程を示す図解的な断面図である。 図６Ｌは、図６Ｋの次の工程を示す図解的な断面図である。 図６Ｍは、図６Ｌの次の工程を示す図解的な断面図である。 図７は、本発明の別の実施形態に係る半導体装置の図解的な断面図である。 図８は、本発明の別の実施形態に係る半導体装置の図解的な断面図である。 図９は、本発明の一実施形態に係る半導体パッケージの模式的な斜視図である。 図１０は、本発明の半導体装置を適用したＤＣ−ＤＣコンバータの回路図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な平面図である。図２は、本発明の別の実施形態に係る半導体装置の模式的な平面図である。
本発明の一実施形態に係る半導体装置１は、平面視四角形のチップ状に形成されている。平面視における半導体装置１の四辺のそれぞれの長さは、たとえば、数ｍｍ程度である。
半導体装置１の平面視四角形の表面において、その一辺の近傍には、当該一辺に沿って外部接続領域Ａが形成されており、外部接続領域Ａ以外の領域には、アクティブ領域Ｂが形成されている。半導体装置１は、外部接続領域Ａに配置された複数の外部電極２と、アクティブ領域Ｂを取り囲むガードリング３と、アクティブ領域Ｂに配置された複数のダイオード領域Ｃと、アクティブ領域Ｂにおいてダイオード領域Ｃ外のトランジスター領域Ｄとを備えている。
複数（ここでは、７つ）の外部電極２は、四角形の一辺に沿って並んで配置されている。各外部電極２は、ボンディングワイヤ（図示せず）によってリード（図示せず）に接続される（後述する）。ガードリング３は、外部接続領域Ａとアクティブ領域Ｂとを分離絶縁している。
複数のダイオード領域Ｃは、アクティブ領域Ｂの全域において均一に分布するように分散配置（離散配置）されている。具体的には、複数のダイオード領域Ｃは、互いに間隔を空け、図１に示すように千鳥状に配列されていてもよいし、図２に示すように行列状に配列されていてもよい。
図３は、図１または図２の半導体装置の要部の拡大図である。図４は、図３の半導体装置の要部の変形例を示す図である。
図３は、図１または図２において点線で囲んだ部分（１つのダイオード領域Ｃおよびその周囲のトランジスター領域Ｄ）を抜き出して示している。
各ダイオード領域Ｃは、平面視で正方形状である。平面視において、各ダイオード領域Ｃは、トランジスター領域Ｄに取り囲まれている。
ダイオード領域Ｃには、ショットキバリアダイオード１０が形成されており、トランジスター領域Ｄには、複数のトランジスターセル１１Ａが形成されている。複数のトランジスターセル１１Ａは、接続されており、全体で１つのトランジスター１１を形成している（図１参照）。トランジスター１１は、複数のショットキバリアダイオード１０を内蔵している（図１参照）。このように、半導体装置１のアクティブ領域Ｂでは、複数のショットキバリアダイオード１０を取り囲むようにトランジスター１１が形成されている（図１参照）。
複数のトランジスターセル１１Ａ（トランジスター１１）に関連して、後述する第１トレンチ１２および第２トレンチ１３が、トランジスター領域Ｄにおける半導体装置１の表面（厳密には、後述する半導体層２２の表面）のほぼ全域に掘り込まれている。第１トレンチ１２および第２トレンチ１３は、平面視において、いずれも第１方向Ｙに沿って直線状に延びていて、第１方向Ｙと直交する第２方向Ｘに間隔を隔てつつ、当該第２方向Ｘにおいて交互に配置されている。すなわち、第１トレンチ１２および第２トレンチ１３は、それぞれストライプ状に形成されている。
第１トレンチ１２および第２トレンチ１３のうち、第２トレンチ１３が、ダイオード領域Ｃに最も近い位置にも形成されている。ダイオード領域Ｃに最も近い位置にある第２トレンチ１３は、ダイオード領域Ｃ全体を取り囲む四角形のリング状である。また、ダイオード領域Ｃに最も近い位置にある第２トレンチ１３に隣接する第１トレンチ１２は、この第２トレンチ１３全体を取り囲む四角形のリング状である。
第１トレンチ１２および第２トレンチ１３の配置に関し、図４に示すように、第１トレンチ１２が、網目状のパターンを有することで複数の矩形網目領域を区画していて、各矩形網目領域内において、第２トレンチ１３が、第１トレンチ１２に対して間隔を隔てつつ、直線状に延びていていてもよい。この場合においても、ダイオード領域Ｃに最も近い位置にある第２トレンチ１３は、ダイオード領域Ｃ全体を取り囲む四角形のリング状であり、この第２トレンチ１３に隣接する第１トレンチ１２は、この第２トレンチ１３全体を取り囲む四角形のリング状である。
図５は、図３または図４の切断面線Ｖ−Ｖにおける断面図である。
図５に示すように、半導体装置１は、半導体基板２０と、裏面電極２１と、半導体層２２と、ゲート絶縁膜２３と、ゲート電極２４と、酸化膜２５と、絶縁層２６と、第１金属膜２７と、第２金属膜２９と、ソース電極２８と、配線層３０とを備えている。
半導体基板２０は、ｎ＋型の半導体（たとえば、シリコン）からなる。
裏面電極２１は、半導体基板２０の裏面（図５における下面）の全域を覆っている。裏面電極２１は、ｎ型のシリコンとオーミック接触する金属（たとえば、金、ニッケルシリサイド、コバルトシリサイドなど）からなる。そのため、裏面電極２１は、半導体基板２０の裏面に対してオーミック接触している。
半導体層２２は、半導体基板２０の表面（図５における上面）上に積層されている。半導体層２２は、半導体基板２０よりも低濃度のｎ−型の半導体からなる。図５の半導体層２２において、上面を、表面２２Ａといい、下面を、裏面２２Ｂということにする。半導体層２２全体の厚さは、たとえば４μｍである。
半導体層２２には、前述したダイオード領域Ｃおよびトランジスター領域Ｄが形成されている。
図５は、ダイオード領域Ｃとトランジスター領域Ｄとの境界近傍における半導体層２２を示しており、ダイオード領域Ｃにおける半導体層２２は、トランジスター領域Ｄにおける半導体層２２よりも薄い。そのため、ダイオード領域Ｃにおける半導体層２２の表面２２Ａは、トランジスター領域Ｄにおける半導体層２２の表面２２Ａよりも半導体基板２０側の深い位置にある。そのため、半導体層２２の表面２２Ａは、ダイオード領域Ｃにおいて半導体基板２０側へ凹んでいる。一方、半導体層２２の裏面２２Ｂは、ダイオード領域Ｃおよびトランジスター領域Ｄの全域に亘って平坦であり、半導体層２２の表面２２Ａと平行に延びている。
トランジスター領域Ｄにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔を間隔Ｐといい、ダイオード領域Ｃにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔を間隔Ｑという。間隔Ｐは、トランジスター領域Ｄにおける半導体層２２の厚さである。間隔Ｑは、ダイオード領域Ｃにおける半導体層２２の厚さである。間隔Ｐは、間隔Ｑより大きい。間隔Ｐと間隔Ｑとの差は、たとえば１μｍ以上である。つまり、ダイオード領域Ｃにおける半導体層２２は、トランジスター領域Ｄにおける半導体層２２よりも１μｍ以上薄い。
トランジスター領域Ｄにおける半導体層２２の表層部の全域には、ｐ−型半導体層３１が形成されている。半導体層２２においてｐ−型半導体層３１よりも裏面２２Ｂ側の領域は、ｎ−型半導体層３４となっている。ｐ−型半導体層３１の表層部には、ｎ＋型半導体層３２が選択的に形成されている。ｎ＋型半導体層３２の表面と、ｎ＋型半導体層３２が形成されていない領域におけるｐ−型半導体層３１の表面とは面一になっていて、トランジスター領域Ｄにおける半導体層２２の表面２２Ａをなしている。
トランジスター領域Ｄにおける半導体層２２には、前述した第１トレンチ１２が形成されている。第１トレンチ１２は、トランジスター領域Ｄにおける半導体層２２の表面２２Ａから裏面２２Ｂ側へ掘り下がっている。第１トレンチ１２は、ｎ＋型半導体層３２およびｐ−型半導体層３１をともに貫通してｎ−型半導体層３４の層厚途中まで到達している。第１トレンチ１２の底面１２Ａ（実線で示された底面１２Ａを参照）と半導体層２２の裏面２２Ｂとの間隔Ｒは、前述した間隔Ｐより小さく、間隔Ｑと同じ大きさである。つまり、第１トレンチ１２の底面１２Ａと、ダイオード領域Ｃにおける半導体層２２の表面２２Ａとは、半導体層２２の厚さ方向に関して同じ位置にあって、面一となっている。第１トレンチ１２の深さは、たとえば１μｍ以上である。
ゲート絶縁膜２３は、酸化シリコン（ＳｉＯ２）からなり、第１トレンチ１２の内面（側壁面および底壁面）の全域に接するように形成されている。
ゲート電極２４は、たとえばポリシリコンからなる。ゲート電極２４は、第１トレンチ１２内においてゲート絶縁膜２３の内側に埋め込まれている。
酸化膜２５は、ＳｉＯ２からなり、トランジスター領域Ｄにおける半導体層２２の表面２２Ａのほぼ全域を覆っている。
絶縁層２６は、ＢＰＳＧ（Boron Phosphor Silicate Glass）などのガラスからなり、酸化膜２５上に積層されている。
前述した第２トレンチ１３は、絶縁層２６の表面（図１における上面）から掘り下がり、絶縁層２６および酸化膜２５を貫通して、さらに、半導体層２２においてｎ＋型半導体層３２を貫通してｐ−型半導体層３１の層厚途中まで到達している。第２トレンチ１３は、トランジスター領域Ｄにおける半導体層２２において、第１トレンチ１２を避けた位置に形成されていて、この位置における半導体層２２の表面２２Ａから掘り下がって形成されている。第２トレンチ１３の底面１３Ａと半導体層２２の裏面２２Ｂとの間隔Ｓは、前述した間隔Ｐより小さく、間隔Ｑおよび間隔Ｒより大きい。つまり、ダイオード領域Ｃにおける半導体層２２の表面２２Ａは、第２トレンチ１３の底面１３Ａよりも深い位置にある。
ｐ−型半導体層３１における第２トレンチ１３の周囲には、ｐ＋型半導体層３３が形成されている。
第１金属膜２７は、ｎ−型のシリコンとの接合によりショットキ接合を形成する金属（たとえば、チタン（Ｔｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）またはチタンナイトライド（ＴｉＮ））を含む。第１金属膜２７は、第２トレンチ１３の内面の全域に接するように形成されていて、この状態で、ｎ＋型半導体層３２およびｐ＋型半導体層３３に対して電気的に接続（オーミック接触）している。このように、第２トレンチ１３は、ｎ＋型半導体層３２およびｐ＋型半導体層３３にコンタクトをとるためのものである。
さらに、第１金属膜２７は、絶縁層２６の表面および段差面と、酸化膜２５の段差面と、トランジスター領域Ｄにおける半導体層２２の表面２２Ａにおいて酸化膜２５に覆われていない部分と、半導体層２２においてダイオード領域Ｃとトランジスター領域Ｄとの境界をなす段差面２２Ｃと、ダイオード領域Ｃにおける半導体層２２の表面２２Ａとを覆っている。第１金属膜２７は、ダイオード領域Ｃにおける半導体層２２（ｎ−型半導体層３４）の表面２２Ａと、ｎ−型半導体層３４の段差面２２Ｃとに対してショットキ接合している。段差面２２Ｃは、表面２２Ａに直交している。
ソース電極２８は、たとえばタングステンからなる。ソース電極２８は、内面に第１金属膜２７が形成された第２トレンチ１３の内側を埋め尽くしている。
第２金属膜２９は、チタンまたはチタンナイトライドからなり、第１金属膜２７の表面全域と、ソース電極２８において第２トレンチ１３から露出された面（図５における上面）とを覆っている。
配線層３０は、たとえばアルミニウムと銅との合金（ＡｌＣｕ合金）からなる。配線層３０は、第２金属膜２９上に積層されていて、第２金属膜２９の表面（図５における上面）全域を覆っている。配線層３０は、前述した複数の外部電極２のうち対応するものに対して電気的に接続されている（図１および図２参照）。また、ゲート電極２４は、図示しない中継配線を介して、対応する外部電極２に対して電気的に接続されている。
トランジスター領域Ｄでは、配線層３０と、第２金属膜２９と、ソース電極２８と、第１金属膜２７と、ｎ＋型半導体層３２と、ｐ＋型半導体層３３とが電気的に接続されている。また、裏面電極２１と、半導体基板２０と、半導体層２２においてｐ−型半導体層３１よりも半導体基板２０側のｎ−型半導体層３４とが電気的に接続されている。
これにより、トランジスター領域Ｄでは、個々のトランジスターセル１１Ａが構成されている。トランジスターセル１１Ａでは、ｐ−型半導体層３１がボディ領域となり、半導体基板２０およびｎ−型半導体層３４がドレイン領域となり、ｎ＋型半導体層３２がソース領域となる。トランジスターセル１１Ａ（トランジスター１１）は、ゲート電極２４が埋め込まれた第１トレンチ１２を有することから、いわゆるトレンチゲート型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。また、トランジスターセル１１Ａ内では、ｐ−型半導体層３１およびｎ−型半導体層３４によって寄生ダイオードが構成されている。
たとえば、ソース電極２８（配線層３０）が接地され、裏面電極２１に正電圧が印加された状態で、ゲート電極２４に閾値以上の電圧が印加される。すると、ｐ−型半導体層３１における、ゲート電極２４の外側のゲート絶縁膜２３との界面近傍のチャネル領域Ｘにチャネルが形成され、このチャネルを介して、裏面電極２１からソース電極２８に向けて電流が流れる。
また、ダイオード領域Ｃでは、裏面電極２１が半導体基板２０に対してオーミック接触しているとともに、第１金属膜２７が半導体層２２の表面２２Ａおよび段差面２２Ｃに対してショットキ接合していることから、ショットキバリアダイオード１０が構成されている。
ダイオード領域Ｃにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔Ｑが小さい程、トランジスター領域Ｄにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔Ｐと間隔Ｑとの差が大きくなる。この場合、ショットキバリアダイオード１０における半導体層２２の直流抵抗を低減できるとともに、前述した段差面２２Ｃにおけるショットキ接合面を増やすことができるので、ショットキバリアダイオード１０において順方向電圧を低くすることができ、ショットキバリアダイオード１０の性能向上を図ることができる。しかし、ショットキバリアダイオード１０における耐圧を最低限確保するために、間隔Ｑは、２．５μｍ以上であることが好ましい。
図６Ａ〜図６Ｍは、図５に示す半導体装置の製造方法を示す図解的な断面図である。
まず、図６Ａに示すように、公知の方法により、半導体基板２０を作製する。
次いで、図６Ｂに示すように、半導体基板２０の表面からエピタキシャル成長させることによって、半導体基板２０上に半導体層２２を形成する。
次いで、半導体層２２の表層部にｐ型不純物（たとえば、ホウ素）がイオン注入される。その後、アニール処理することによりｐ型不純物が活性化され、図６Ｃに示すように、半導体層２２の表層部にｐ−型半導体層３１が形成される。半導体層２２においてｐ−型半導体層３１よりも半導体基板２０側の部分は、ｎ−型半導体層３４である。
次いで、ｐ−型半導体層３１の表層部に選択的にｎ型不純物（たとえば、ヒ素リン）がイオン注入される。その後、アニール処理することによりｎ型不純物が活性化され、図６Ｄに示すように、ｐ−型半導体層３１の表層部にｎ＋型半導体層３２が形成される。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、半導体層２２が表面２２Ａ側から掘り込まれる。これにより、図６Ｅに示すように、ダイオード領域Ｃにおける半導体層２２には、裏面２２Ｂ側へ凹む凹部３５が形成され、トランジスター領域Ｄにおける半導体層２２には、第１トレンチ１２が形成される。凹部３５の底面３５Ａと、第１トレンチ１２の底面１２Ａとは、半導体層２２の厚さ方向に関して同じ位置にあり、面一になっている。
次いで、たとえばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法によって、図６Ｆに示すように、第１トレンチ１２の内面の全域に、ＳｉＯ２からなるゲート絶縁膜２３を形成する。
次いで、図６Ｇに示すように、第１トレンチ１２におけるゲート絶縁膜２３の内側に、ポリシリコンからなるゲート電極２４を埋め込む。
次いで、たとえばＣＶＤ法によって、図６Ｈに示すように、ダイオード領域Ｃおよびトランジスター領域Ｄの両方における半導体層２２の表面２２Ａと、ダイオード領域Ｃおよびトランジスター領域Ｄの境界部分における半導体層２２の段差面２２Ｃとの全域に、ＳｉＯ２からなる膜（ＳｉＯ２膜）３６を形成する。
次いで、図６Ｉに示すように、たとえば高密度中のＣＶＤによって、ＢＰＳＧなどのガラスからなる層（ガラス層）３７をＳｉＯ２膜３６上に積層する。
次いで、レジストパターン（図示せず）をマスクとするエッチングにより、トランジスター領域Ｄにおいて、ガラス層３７、ＳｉＯ２膜３６および半導体層２２が、この順番で掘り込まれる。これにより、図６Ｊに示すように、トランジスター領域Ｄには、第２トレンチ１３が形成される。
次いで、第２トレンチ１３を介して、半導体層２２の表層部に選択的にｐ型不純物（たとえば、ホウ素）がイオン注入される。その後、アニール処理することによりｐ型不純物が活性化され、図６Ｋに示すように、ｐ−型半導体層３１において第２トレンチ１３の近傍の領域にｐ＋型半導体層３３が形成される。
次いで、レジストパターン（図示せず）をマスクとするウェットエッチングにより、ＳｉＯ２膜３６およびガラス層３７が選択的に除去され、ＳｉＯ２膜３６およびガラス層３７は、図６Ｌに示すように、トランジスター領域Ｄに残る。残ったＳｉＯ２膜３６が酸化膜２５であり、残ったガラス層３７が絶縁層２６である。
次いで、図６Ｍに示すように、チタンからなる第１金属膜２７が、第２トレンチ１３の内面の全域と、絶縁層２６の表面および段差面と、酸化膜２５の段差面と、ダイオード領域Ｃおよびトランジスター領域Ｄにおける半導体層２２の表面２２Ａおよび段差面２２Ｃにおいて露出されている全域とに形成される。
次いで、第２トレンチ１３における第１金属膜２７の内側に、タングステンからなるソース電極２８が埋め込まれる。
次いで、チタンからなる第２金属膜２９が、第１金属膜２７の表面全域と、ソース電極２８において第２トレンチ１３から露出された面とに形成され、さらに、アルミニウムからなる配線層３０が第２金属膜２９上に積層される。そして、半導体基板２０の裏面に裏面電極２１が形成されると、図５に示す半導体装置１が完成する。なお、この実施形態では、第１トレンチ１２を形成するときに凹部３５を同時に形成しているが（図６Ｅ参照）、これはあくまでも一例であり、たとえば、第２トレンチ１３を形成するときに（図６Ｊ参照）、凹部３５を同時に形成するように製造工程を変更できる。
図７および図８は、本発明の別の実施形態に係る半導体装置の図解的な断面図である。
次に、前述した実施形態とは別の実施形態について説明するが、以降の実施形態において、前述した実施形態で説明した部分と対応する部分には、同一の参照符号を付し、その詳細な説明を省略する。図７および図８のいずれの場合においても、平面視において、トランジスター領域Ｄは、ダイオード領域Ｃを取り囲んでいる（図１および図２参照）。
図７に示す半導体装置１も、前述した実施形態と同様にトレンチゲート型ＭＯＳＦＥＴであるが、前述した第２トレンチ１３（図５参照）を有していない。
図７に示す半導体装置１は、前述した半導体基板２０、裏面電極２１、半導体層２２、ゲート絶縁膜２３およびゲート電極２４と、絶縁層４０と、金属膜４１とを備えている。
半導体基板２０は、ｎ＋型の半導体からなる。裏面電極２１は、半導体基板２０の裏面（図７における下面）の全域を覆っていて、半導体基板２０の裏面にオーミック接触している。
半導体層２２は、エピタキシャル成長によって、半導体基板２０の表面（図７における上面）上に積層されている。半導体層２２は、半導体基板２０よりも低濃度のｎ−型の半導体からなる。図７の半導体層２２において、上面を、表面２２Ａといい、下面を、裏面２２Ｂということにする。
図７は、ダイオード領域Ｃとトランジスター領域Ｄとの境界近傍における半導体層２２を示しており、ダイオード領域Ｃにおける半導体層２２は、トランジスター領域Ｄにおける半導体層２２よりも薄い。そのため、ダイオード領域Ｃにおける半導体層２２の表面２２Ａは、トランジスター領域Ｄにおける半導体層２２の表面２２Ａよりも半導体基板２０側の深い位置にある。そのため、半導体層２２の表面２２Ａは、ダイオード領域Ｃにおいて半導体基板２０側へ凹んでいる。トランジスター領域Ｄにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔Ｐは、ダイオード領域Ｃにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔Ｑより大きい。ダイオード領域Ｃにおける半導体層２２の厚さは、２．５μｍ以上である。
トランジスター領域Ｄにおける半導体層２２の表層部の全域には、ｐ−型半導体層３１が形成されている。ｐ−型半導体層３１の表層部には、ｎ＋型半導体層３２が選択的に形成されている。ｎ＋型半導体層３２の表面と、ｎ＋型半導体層３２が形成されていない領域におけるｐ−型半導体層３１の表面とは面一になっていて、トランジスター領域Ｄにおける半導体層２２の表面２２Ａをなしている。
トランジスター領域Ｄにおける半導体層２２には、１μｍ以上の深さの第１トレンチ１２が形成されている。第１トレンチ１２は、トランジスター領域Ｄにおける半導体層２２の表面２２Ａから裏面２２Ｂ側へ掘り下がっている。第１トレンチ１２は、ｎ＋型半導体層３２に隣接した位置でｐ−型半導体層３１を貫通して、半導体層２２におけるｐ−型半導体層３１よりも裏面２２Ｂ側の領域（ｎ−型半導体層４２という）の途中まで到達している。第１トレンチ１２の底面１２Ａと半導体層２２の裏面２２Ｂとの間隔Ｒは、前述した間隔Ｐより小さく、間隔Ｑと同じ大きさである。つまり、第１トレンチ１２の底面１２Ａと、ダイオード領域Ｃにおける半導体層２２の表面２２Ａとは、半導体層２２の厚さ方向に関して同じ位置にあって、面一となっている。
ゲート絶縁膜２３は、ＳｉＯ２からなり、第１トレンチ１２の内面の全域に形成されている。
ゲート電極２４は、ポリシリコンからなり、第１トレンチ１２におけるゲート絶縁膜２３の内側に埋め込まれている。
絶縁層４０は、ＳｉＯ２からなり、トランジスター領域Ｄにおける半導体層２２の表面２２Ａを選択的に覆っている。絶縁層４０は、半導体層２２の表面２２Ａ側にはみ出たゲート電極２４の表面（図７における上面）の全域を覆いつつ、ゲート電極２４の周りのゲート絶縁膜２３につながっているとともに、第１トレンチ１２の周りのｎ＋型半導体層３２およびｐ−型半導体層３１のそれぞれの表面に対して部分的に接触している。
金属膜４１は、ｎ−型のシリコンとの接合によりショットキ接合を形成する金属（前述したチタン、モリブデン、パラジウムまたはチタンナイトライド）を含む。金属膜４１は、ダイオード領域Ｃおよびトランジスター領域Ｄのそれぞれにおける半導体層２２の表面２２Ａの全域と、半導体層２２においてダイオード領域Ｃとトランジスター領域Ｄとの境界をなす段差面２２Ｃの全域とを覆っている。金属膜４１は、ダイオード領域Ｃにおける半導体層２２（ｎ−型半導体層４２）の表面２２Ａおよび段差面２２Ｃに対してショットキ接合している。金属膜４１は、前述した複数の外部電極２のうち対応するものに対して電気的に接続されている（図１および図２参照）。また、ゲート電極２４は、図示しない中継配線を介して、対応する外部電極２に対して電気的に接続されている。
この半導体装置１では、金属膜４１と、ｐ−型半導体層３１と、ｎ＋型半導体層３２とが電気的に接続されている。そして、裏面電極２１と、半導体基板２０と、半導体層２２においてｐ−型半導体層３１よりも半導体基板２０側のｎ−型半導体層４２とが電気的に接続されている。
そのため、トランジスター領域Ｄでは、トランジスターセル１１Ａが構成され、半導体基板２０およびｎ−型半導体層４２がドレイン領域となり、ｎ＋型半導体層３２がソース領域となり、ｐ−型半導体層３１がボディ領域となる。また、トランジスターセル１１Ａ内では、ｐ−型半導体層３１およびｎ−型半導体層４２によって寄生ダイオードが構成されている。
たとえば、金属膜４１が接地され、裏面電極２１に正電圧が印加された状態で、ゲート電極２４に対して閾値以上の電圧が印加される。すると、ｐ−型半導体層３１における、ゲート電極２４の外側のゲート絶縁膜２３との界面近傍のチャネル領域Ｘにチャネルが形成され、このチャネルを介して、裏面電極２１から金属膜４１に向けて電流が流れる。
また、ダイオード領域Ｃでは、裏面電極２１が半導体基板２０に対してオーミック接触しているとともに、金属膜４１が半導体層２２の表面２２Ａに対してショットキ接合していることから、ショットキバリアダイオード１０が構成されている。
図８に示す半導体装置１のトランジスター１１（トランジスターセル１１Ａ）は、前述の実施形態とは構造の異なるプレーナー型ＭＯＳＦＥＴであり、前述した第１トレンチ１２（図５および図７参照）を有していない。
図８に示す半導体装置１は、前述した半導体基板２０、裏面電極２１および半導体層２２と、ゲート絶縁膜５０と、ゲート電極５１と、絶縁膜５２と、金属膜５３とを備えている。
半導体基板２０は、ｎ＋型の半導体からなる。裏面電極２１は、半導体基板２０の裏面（図８における下面）の全域を覆っていて、半導体基板２０の裏面にオーミック接触している。
半導体層２２は、エピタキシャル成長によって、半導体基板２０の表面（図８における上面）上に積層されている。半導体層２２は、半導体基板２０よりも低濃度のｎ−型の半導体からなる。図８の半導体層２２において、上面を、表面２２Ａといい、下面を、裏面２２Ｂということにする。
図８は、ダイオード領域Ｃとトランジスター領域Ｄとの境界近傍における半導体層２２を示しており、ダイオード領域Ｃにおける半導体層２２は、トランジスター領域Ｄにおける半導体層２２よりも薄い。そのため、ダイオード領域Ｃにおける半導体層２２の表面２２Ａは、トランジスター領域Ｄにおける半導体層２２の表面２２Ａよりも半導体基板２０側の深い位置にある。そのため、半導体層２２の表面２２Ａは、ダイオード領域Ｃにおいて半導体基板２０側へ凹んでいる。トランジスター領域Ｄにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔Ｐは、ダイオード領域Ｃにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔Ｑより大きい。ダイオード領域Ｃにおける半導体層２２の厚さは、２．５μｍ以上である。
トランジスター領域Ｄにおける半導体層２２の表層部には、ｐ−型半導体層５４が選択的に形成されている。ｐ−型半導体層５４は、複数形成され、半導体層２２の表層部において離散配置されている。各ｐ−型半導体層５４の表層部には、ｎ＋型半導体層５５が形成されている。ｎ＋型半導体層５５の表面と、ｎ＋型半導体層５５が形成されていない領域におけるｐ−型半導体層５４の表面とは面一になっていて、トランジスター領域Ｄにおける半導体層２２の表面２２Ａをなしている。
ゲート絶縁膜５０は、ＳｉＯ２からなり、トランジスター領域Ｄにおける半導体層２２の表面２２Ａ上を部分的に覆っている。ゲート絶縁膜５０は、トランジスター領域Ｄにおける半導体層２２の表面２２Ａにおいて間隔を隔てて隣り合うｎ＋型半導体層５５の両方に跨るように形成されている。
ゲート電極５１は、たとえばポリシリコンからなり、ゲート絶縁膜５０上に積層されている。
絶縁膜５２は、ＳｉＯ２からなる。絶縁膜５２は、ゲート電極５１の表面においてゲート絶縁膜５０に接触していない部分の全域を覆っている。絶縁膜５２は、ゲート絶縁膜５０につながっている。
金属膜５３は、ｎ−型のシリコンとの接合によりショットキ接合を形成する金属（前述したチタン、モリブデン、パラジウムまたはチタンナイトライド）を含む。金属膜５３は、絶縁膜５２と、ダイオード領域Ｃおよびトランジスター領域Ｄのそれぞれにおける半導体層２２の表面２２Ａの全域と、半導体層２２におけるダイオード領域Ｃとトランジスター領域Ｄとの境界をなす段差面２２Ｃとを覆っている。金属膜５３は、ダイオード領域Ｃにおける半導体層２２（厳密には、後述するｎ−型半導体層５６）の表面２２Ａおよび段差面２２Ｃに対してショットキ接合している。金属膜５３は、前述した複数の外部電極２のうち対応するものに対して電気的に接続されている（図１および図２参照）。また、ゲート電極５１は、図示しない中継配線を介して、対応する外部電極２に対して電気的に接続されている。
この半導体装置１では、金属膜５３と、ｐ−型半導体層５４と、ｎ＋型半導体層５５とが電気的に接続されている。そして、裏面電極２１と、半導体基板２０と、半導体層２２においてｐ−型半導体層５４およびｎ＋型半導体層５５が形成されていない部分（ｎ−型半導体層５６という）とが電気的に接続されている。
これにより、トランジスター領域Ｄでは、個々のトランジスターセル１１Ａが構成され、半導体基板２０およびｎ−型半導体層５６がドレイン領域となり、ｎ＋型半導体層５５がソース領域となり、ｐ−型半導体層５４がボディ領域となる。また、トランジスターセル１１Ａ内では、ｐ−型半導体層５４およびｎ−型半導体層５６によって寄生ダイオードが構成されている。
たとえば、金属膜５３が接地され、裏面電極２１に正電圧が印加された状態で、ゲート電極５１に対して閾値以上の電圧が印加される。すると、ｐ−型半導体層５４におけるゲート絶縁膜５０との界面近傍のチャネル領域Ｘにチャネルが形成され、このチャネルを介して、裏面電極２１から金属膜５３に向けて電流が流れる。
また、ダイオード領域Ｃでは、裏面電極２１が半導体基板２０に対してオーミック接触しているとともに、金属膜５３が半導体層２２（ｎ−型半導体層５６）の表面２２Ａおよび段差面２２Ｃに対してショットキ接合していることから、ショットキバリアダイオード１０が構成されている。
図９は、本発明の一実施形態に係る半導体パッケージの模式的な斜視図である。
図９を参照して、半導体パッケージ６０は、前述したいずれかの半導体装置１と、金属製のリードフレーム６１と、樹脂パッケージ６５とを含んでいる。
半導体装置１は、リードフレーム６１に接合されている。リードフレーム６１は、矩形板状のダイパッド６２と、ダイパッド６２の一辺に対して間隔を隔てて配置されるリード６３Ａと、ダイパッド６２における別の辺から延び出たリード６３Ｂとを含んでいる。リード６３Ａおよびリード６３Ｂは、それぞれ複数（ここでは、４つ）ある。
半導体装置１では、裏面電極２１（図５、図７および図８参照）が、ダイパッド６２の上面に接合されていて、各リード６３Ａと、半導体装置１の表面上の対応する外部電極２とがボンディングワイヤ６４によって接続されていている。これにより、リード６３Ａおよび６３Ｂと、半導体装置１内のショットキバリアダイオード１０およびトランジスター１１（図１および図２参照）とが電気的に接続されている。ここで、図９において、右端の外部電極２は、ゲート電極２４につながっていて、それ以外の外部電極２は、ソース電極２８につながっている（図５も参照）。この場合、図９において、右端のリード６３Ａは、ゲート側リードであり、それ以外の３つのリード６３Ａは、ソース側リードである。そして、全てのリード６３Ｂは、ドレイン側リードである。
そして、互いに接合された状態にある半導体装置１およびリードフレーム６１は、各リード６３Ａおよびリード６３Ｂが外部に露出されるように、樹脂パッケージ６５で覆われている。半導体パッケージ６０は、各リード６３Ａおよびリード６３Ｂを実装配線基板（図示せず）に対向させて、この実装配線基板に接続（実装）することができる。
図１０は、本発明の半導体装置を適用したＤＣ−ＤＣコンバータの回路図である。
図１０に示すようなＤＣ−ＤＣコンバータ１００において、制御部（ＩＣ）９１には、Highside用トランジスター９２およびLowside用トランジスター９３が接続されるが、本発明の半導体装置１を、Lowside用トランジスター９３に用いることができる。この場合、半導体装置１のトランジスター１１が、Lowside用トランジスター９３となり、ショットキバリアダイオード１０が、Highside用トランジスター９２とLowside用トランジスター９３とをつなぐ。
以上のように、この半導体装置１では、ダイオード領域Ｃにおける半導体層２２が、トランジスター領域Ｄにおける半導体層２２よりも薄い（図５、図７および図８参照）。これにより、トランジスター領域Ｄでは、半導体層２２の厚さを、トランジスター１１（各トランジスターセル１１Ａ）の耐圧確保のために必要な厚さとし、その一方で、ダイオード領域Ｃでは、半導体層２２の厚さを必要最小限とすることができる。これにより、ショットキバリアダイオード１０の直流抵抗を低減できるから、その順方向電圧を低くすることができる。つまり、半導体層２２の厚さを、トランジスター領域Ｄおよびダイオード領域Ｃのそれぞれにおいて最適化することができるので、トランジスター１１およびショットキバリアダイオード１０が１つのチップ内に形成されている構成において、トランジスター１１の耐圧を確保しつつ、ショットキバリアダイオード１０の順方向電圧を低くすることができる。
ダイオード領域Ｃにおける半導体層２２の厚さが、２．５μｍ以上であるので、ショットキバリアダイオード１０における最低限の耐圧を確保できる。
トレンチ型のトランジスター１１（トランジスターセル１１Ａ）において、第１トレンチ１２の底面１２Ａと、ダイオード領域Ｃにおける半導体層２２の表面２２Ａとが、半導体層２２の厚さ方向に関して同じ位置にある（図５および図７参照）。これにより、第１トレンチ１２を形成する工程と、ダイオード領域Ｃにおける半導体層２２を表面２２Ａ側から研削して薄くする工程（凹部３５を形成する工程）とを同一工程で同時に実行することができる（図６Ｅ参照）。そのため、製造工程数の削減によって半導体装置１の製造コストの低下を図ることができる。その結果、安価で高性能な半導体装置１を提供することができる。
ただし、製造工程数の問題がなければ、半導体層２２の厚さ方向において、第１トレンチ１２の底面１２Ａが、図５において１点鎖線で示すように、ダイオード領域Ｃにおける半導体層２２の表面２２Ａと比べて、半導体層２２の裏面２２Ｂから遠い位置にあってもよい。この場合、第１トレンチ１２の底面１２Ａと半導体層２２の裏面２２Ｂとの間隔Ｒ’（図５参照）は、ダイオード領域Ｃにおける半導体層２２の表面２２Ａと裏面２２Ｂとの間隔Ｑより大きくなる。
もちろん、半導体層２２の厚さ方向において、第１トレンチ１２の底面１２Ａが、図５において点線で示すように、ダイオード領域Ｃにおける半導体層２２の表面２２Ａと比べて、半導体層２２の裏面２２Ｂに近い位置にあってもよい。この場合、第１トレンチ１２の底面１２Ａと半導体層２２の裏面２２Ｂとの間隔Ｒ”（図５参照）は、前述した間隔Ｑより小さくなる。
また、半導体層２２の厚さ方向から見た平面視において、トランジスター領域Ｄが、ダイオード領域Ｃを取り囲んでいる（図１〜図４参照）。トランジスター領域Ｄのトランジスター１１がＯＮのときにダイオード領域Ｃのショットキバリアダイオード１０がＯＦＦすることにより、ダイオード領域Ｃから半導体層２２の放熱を図ることができる。また、トランジスター１１がＯＦＦのときは、トランジスター領域Ｄから半導体層２２の放熱を図ることができる。こうして半導体装置１の温度上昇を阻止できる。とくに、トランジスター領域Ｄがダイオード領域Ｃを取り囲んだ配置とすることによって、一方の領域を介して、他方の領域の放熱を図ることができるから、半導体装置１の温度上昇を効果的に抑制できる。そして、複数のダイオード領域Ｃを所定の間隔を隔てて均一に分布するように分散配置しているので、半導体装置１の温度上昇をより効果的に抑制できる（図１および図２参照）。
以上の他にも、この発明は、様々な形態での実施が可能であり、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
１０ ショットキバリアダイオード
１１ トランジスター
１２ 第１トレンチ
１２Ａ 底面
１３ 第２トレンチ
１３Ａ 底面
２１ 裏面電極
２２ 半導体層
２２Ａ 表面
２２Ｂ 裏面
２３ ゲート絶縁膜
２４ ゲート電極
２７ 第１金属膜
３１ ｐ−型半導体層
３２ ｎ＋型半導体層
３４ ｎ−型半導体層
４１ 金属膜
５３ 金属膜
６０ 半導体パッケージ
６５ 樹脂パッケージ
Ｃ ダイオード領域
Ｄ トランジスター領域

Claims (16)

  1. 半導体層と、
    前記半導体層に形成され、トランジスターを構成するトランジスター領域と、
    前記半導体層に形成され、ショットキバリアダイオードを構成するダイオード領域と、
    前記トランジスターに対して電気的に接続されるとともに、前記ダイオード領域における前記半導体層にショットキ接合する金属膜と、
    前記金属膜の表面を覆い、配線層が積層される第２金属膜とを含み、
    前記ダイオード領域における前記半導体層の表面から裏面側へ凹む凹部が形成されていることにより、前記ダイオード領域における前記半導体層が、前記トランジスター領域における前記半導体層よりも薄く、
    前記トランジスターが、前記トランジスター領域における前記半導体層の表面から掘り下がった第１トレンチを有するトレンチ型トランジスターであり、ボディ領域、ドレイン領域およびソース領域を含み、
    前記半導体層には、前記ソース領域にコンタクトをとるための第２トレンチが、前記トランジスター領域における前記半導体層の表面から掘り下がって形成され、
    前記ダイオード領域における前記半導体層の表面が、前記第２トレンチの底面よりも深い位置にあり、
    前記第２トレンチの深さと前記凹部の深さとが同じである、半導体装置。
  2. 前記ダイオード領域における前記半導体層が、前記トランジスター領域における前記半導体層よりも１μｍ以上薄い、請求項１に記載の半導体装置。
  3. 前記ダイオード領域における前記半導体層の厚さが、２．５μｍ以上である、請求項１または２に記載の半導体装置。
  4. 前記第１トレンチの底面と、前記ダイオード領域における前記半導体層の表面とが、前記半導体層の厚さ方向に関して同じ位置にある、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記半導体層の厚さ方向において、前記第１トレンチの底面が、前記ダイオード領域における前記半導体層の表面と比べて、前記半導体層の裏面から遠い位置にある、請求項１〜３のいずれか一項に記載の半導体装置。
  6. 前記半導体層の厚さ方向において、前記第１トレンチの底面が、前記ダイオード領域における前記半導体層の表面と比べて、前記半導体層の裏面に近い位置にある、請求項１〜３のいずれか一項に記載の半導体装置。
  7. 前記第１トレンチの深さが、１μｍ以上である、請求項４〜６のいずれか一項に記載の半導体装置。
  8. 前記第１トレンチの内面に、ＳｉＯ２からなるゲート絶縁膜が形成されている、請求項４〜７のいずれか一項に記載の半導体装置。
  9. 前記第１トレンチにおける前記ゲート絶縁膜の内側に、ポリシリコンからなるゲート電極が埋め込まれている、請求項８に記載の半導体装置。
  10. 前記半導体層の厚さ方向から見た平面視において、前記第１トレンチおよび前記第２トレンチが交互に配置されている、請求項１〜９のいずれか一項に記載の半導体装置。
  11. 前記第１トレンチおよび前記第２トレンチが、ストライプ状に形成されている、請求項１０に記載の半導体装置。
  12. 前記第１トレンチが、内側に前記第２トレンチが配置される網目領域を有する網目状に形成されている、請求項１０に記載の半導体装置。
  13. 前記半導体層の厚さ方向から見た平面視において、前記トランジスター領域が、前記ダイオード領域を取り囲んでいる、請求項１〜１２のいずれか一項に記載の半導体装置。
  14. 前記金属膜が、チタン、モリブデン、パラジウムまたはチタンナイトライドを含む、請求項１〜１３のいずれか一項に記載の半導体装置。
  15. 前記半導体基板の裏面にオーミック接触する裏面電極をさらに含む、請求項１〜１４のいずれか一項に記載の半導体装置。
  16. 請求項１〜１５のいずれか一項に記載の半導体装置と、前記半導体装置を覆う樹脂パッケージとを含む、半導体パッケージ。
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