JP2012244071A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

【課題】 基板表面にパターンニングされたポリシリコン層（ゲート配線や保護ダイオード）が閉ループ状の場合、特にウエハの周辺部分に配置されるチップでは、層間絶縁膜形成時にＳＯＧ膜のスピンコートでチップコーナー部分などにおいてＳＯＧ液の液だまりが生じ、層間絶縁膜の膜厚が不均一となり、厚膜化した箇所ではコンタクトホールの形成不良が発生する問題があった。
【解決手段】 ゲート配線と保護ダイオードが連続した閉ループ状とならないように、ゲート配線のコーナー部と、ゲート配線および保護ダイオードの隣接部分に開放部を設ける。
【選択図】 図１

Description

本発明は、絶縁ゲート型半導体装置およびその製造方法に係り、周辺領域におけるコンタクト不良を防止し、素子領域の面積の向上が図れる絶縁ゲート型半導体装置に関する。

図１４は、従来のＭＯＳＦＥＴを示す図である。図１４（Ａ）がＭＯＳＦＥＴのチップ全体の平面図であり表面の金属層（電極など）を省略している。図１４（Ｂ）がＭＯＳＦＥＴの製造方法の一例を示す断面図である。

図１４（Ａ）を参照して、ＭＯＳＦＥＴ２００は例えばトレンチ構造のＭＯＳＦＥＴのトランジスタセルが多数配置される素子領域１２０とその外側を囲む周辺領域１２１を有する。周辺領域１２１は、素子領域１２０のゲート電極１０７を基板表面に引き出す引き出し部１１２が配置される。周辺領域１２１の外側からチップの端部に至る周端領域１２６には、パターンニングされた半導体層１８０およびこれと略重畳する配線金属層１１８ｗが配置される。

ここで半導体層１８０は、不純物が導入されたポリシリコンを基板表面において所望の形状にパターンニングしたものであり、複数の引き出し部１１２を連結して引き回して金属層からなるゲートパッド部１１８ｐに接続するゲート配線１８１や、ＭＯＳＦＥＴのゲート−ソース間に接続される保護ダイオード１８５である。また、ゲート電極１０７に接続する抵抗体（ゲート抵抗）がポリシリコンにより形成される場合、これも半導体層１８０に含むとする。

半導体層１８０は、特に素子領域１２０のゲート電極１０７が格子状（多角形状）の場合には、周端領域１２６の基板表面に連続した環状（閉ループ状）にパターンニングされる（例えば特許文献１参照。）。

図１４（Ｂ）を参照して、ＭＯＳＦＥＴの製造方法は、まずｎ＋型シリコン半導体基板１０１にｎ−型半導体層１０２を積層した基板ＳＢを準備し、表面にｐ型のチャネル層１０４を形成する。チャネル層１０４を貫通してトレンチ１０６を形成し、トレンチ１０６内をゲート絶縁膜（不図示）で被覆した後ポリシリコン等を埋設してゲート電極１０７を形成する。またこのとき、基板ＳＢ表面の半導体層１８０をパターンニングして、ゲート電極１０７を基板表面に引き出まわすゲート配線１８１や不図示の保護ダイオードなどを形成する。またゲート電極１０７に隣接してチャネル層４表面にソース領域１１５およびボディ領域１１４を形成する。

その後、ゲート電極１０７上は層間絶縁膜の形成のためにＴＥＯＳ膜、ＢＰＳＧ膜など絶縁膜１１６’を堆積する。

この後の工程を図示を省略して説明すると、ＳＯＧ（Spin On Glass）膜をスピンコーターによって基板の全面に塗付して基板表面を平坦化した後、全面の異方性エッチングによって、所望の厚みの層間絶縁膜を形成し、これを選択的にエッチングしてソース領域１１５、ボディ領域１１４が露出するコンタクトホールを形成する。このとき、素子領域１２０の外側を囲む周辺領域１２１にもコンタクトホールを形成する。これは例えば負荷のインダクタンスに蓄えられたエネルギーを放出するために周辺領域に設けられるｐｎ接合ダイオードＤｉなどに接続するためのコンタクトホールである。

その後素子領域１２０の全面を覆うソース電極、および半導体層１８０（ゲート配線１８１）に接続するゲート金属層およびゲートパッド部が形成される。

特開２００９−８７９９８号公報（第９頁、第１図）

図１４の如く、基板ＳＢ表面のパターンニングされた半導体層１８０が閉ループ状の場合、周辺領域１２１においてコンタクトホールの形成不良が生じる問題があった。

図１５および図１６を参照して説明する。図１５は、図１４のＭＯＳＦＥＴでコンタクトホールの形成不良が発生する場合を示す平面概要図である。図１５（Ａ）が１つのＭＯＳＦＥＴ２００のチップの平面図で、表面の金属層を省略している。また図１５（Ｂ）がこれらのチップが形成されるウエハ全体の平面図である。尚、便宜上ウエハに対してチップのサイズを大きく示している。また図１６はそのときの製造工程の一例を示す断面図であり、図１５（Ａ）のｄ−ｄ線断面図である。

図１５（Ａ）を参照して、基板表面の半導体層１８０が閉ループ状の場合には、半導体層１８０に連続した曲折部ｂ（チップコーナー部に沿うゲート配線１８１の曲折部、および保護ダイオード１８５とゲート配線１８１のＬ字状の連結部）が生じる。

この状態で、層間絶縁膜の形成工程において平坦化のためにＳＯＧ膜をスピンコーターを用いて全面に形成すると、曲折部ｂにおいてＳＯＧ液の液だまりＬが生じた状態でＳＯＧ膜が形成されてしまう。

遡って説明すると、ＭＯＳＦＥＴは図１５（Ｂ）に示す如くウエハ２１０の状態で所望の不純物の導入工程や、トレンチ形成工程、基板表面の半導体層１８０や絶縁膜等の形成工程等が行われ、最終的にダイシングラインＤＬで図１５（Ａ）の如く個々のチップ（ＭＯＳＦＥＴ２００）に分割される。そして分割されたチップ毎に組立が行われ製品が完成する。

つまりＳＯＧ膜は、ウエハ２１０の状態で各チップ形成領域毎に半導体層１８０がパターンニングされた後に、ウエハ２１０表面にＳＯＧ液を供給し、スピンコート法で形成される。このとき、高速回転による遠心力によって、特に、図１５（Ｂ）の如くウエハ２１０の周辺部分に配置されるチップにおいてＳＯＧ液の液だまりＬが発生しやすくなり、その状態で熱処理を施すことで不均一な厚みのＳＯＧ膜が形成されてしまう。

図１６を参照して、液だまりＬが生じた場合の、上述した図１４（Ｂ）以降の製造工程について説明する。

図１６（Ａ）を参照して、ゲート−ソース間を絶縁し、基板表面の段差をある程度緩和するためにＣＶＤ法などによって例えばＴＥＯＳ膜、ＢＰＳＧ膜などの絶縁膜１１６’を堆積した後、その上にＳＯＧ液をスピンコートしてＳＯＧ膜１１６ｓを形成し、基板ＳＢ表面の段差を緩和させる。このとき、周辺領域２１において液だまりＬが生じた場合、ＳＯＧ膜１１６ｓには不均一な段差が形成されてしまう。

その後図１６（Ｂ）の如く、全面をたとえばＳＯＧ膜１１６ｓの膜厚より厚く異方性エッチングし、絶縁膜１１６’の膜厚を所定の厚み（例えば１００００Å〜１５０００Å）に減少させて層間絶縁膜１１６を形成している。

しかし、素子領域１２０においては表面の平坦性を維持したまま（段差が緩和された状態を維持したまま）エッチングされても、ＳＯＧ液の液だまりＬが生じた箇所（図１５参照）は、ＳＯＧ膜１１６ｓの形成後であっても表面が平坦化しにくく、その状態でＳＯＧ膜１１６ｓを異方性エッチングしても層間絶縁膜１１６の表面の平坦性が確保できなくなってしまう。また液だまりの状態の制御は不可能なため、層間絶縁膜１１６の表面の平坦性が確保できない領域（以下、非平坦化領域）ＮＰの形成位置、膜厚、および形状も不均一となる。

図１６（Ｃ）を参照して、このような非平坦化領域ＮＰが形成された場合、素子領域１２０のコンタクトホール１０９と同じ条件で、周辺領域１２１の層間絶縁膜１１６にコンタクトホール１１０を形成すると、フォトリソグラフィ工程におけるエッチング不良（膜のこり）によってコンタクトホール１１０のうちのいくつか（例えば一点鎖線のコンタクトホール１１０’）が正常に開口できない不具合が生じやすくなる。

その結果、例えば、周辺領域１２１にｐｎ接合ダイオードＤｉを形成する場合には、基板表面が露出できず、ｐｎ接合ダイオードＤｉの機能を十分に均一に発揮させることができなくなるため、ＶＤＳＳ波形が発振するなどの特性不良を引き起こす問題があった。

あるいは、エッチング不良のコンタクトホール１１０’が形成されないように（非平坦化領域ＮＰの発生を考慮して）周辺領域１２１の幅Ｗ１を広く確保しなければならなかった。一般的に、周辺領域１２１の外周端部１２１ｐは、ゲート配線１８１などによって基板ＳＢ表面に不可避の段差が形成される。そしてこの段差によっても層間絶縁膜１１６のエッチング不良が生じるため、外周端部１２１ｐから直近のコンタクトホールまでは、所定の幅Ｗ０を確保する必要がある。しかし、非平坦化領域ＮＰによるエッチング不良が生じると、その分を考慮して、コンタクトホール１１０のエッチングが十分可能となる領域までマージンＷＭを確保しなければならない。従ってコンタクトホール１１０の形成領域の幅ＷＣを維持する場合には周辺領域１２１の幅Ｗ１（＝Ｗ０＋ＷＭ＋ＷＣ）はその分広くなり、素子領域の面積が低減してしまい、オン抵抗の低減を阻むことになる。

更に層間絶縁膜１１６の段差によって、ソース電極１１７の被覆性（ステップカバレッジ）も悪化する問題があった。

これらのことは、周辺領域にｐｎ接合ダイオードＤｉ以外のコンタクトホール１１０が形成される場合、あるいは、素子領域の外周端部のコンタクトホール１０９が外周端部１２１ｐから直近に設けられる場合も同様に問題となる。

本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記一導電型半導体層上に設けられ互いに離間して隣り合い、それぞれ前記ゲート電極と接続する一の半導体層および他の半導体層とを具備し、前記一の半導体層と前記他の半導体層間の前記一導電型半導体層上には前記ゲート電極にゲート電位を印加する配線金属層が設けられることにより解決するものである。

本発明によれば、以下の効果が得られる、
第１に、基板表面にパターンニングされる一の半導体層および他の半導体層を分離する（不連続とする）ことにより、スピンコートされるＳＯＧ液の液だまりを防止できる。つまり、周辺領域において層間絶縁膜の非平坦化領域の発生を抑制でき、フォトリソグラフィ工程におけるエッチング不良（コンタクトホール形成不良）を低減できる。これにより、例えば周辺領域にｐｎ接合ダイオードＤｉを形成する場合には、その機能を十分に且つ均一に発揮させることができるため、ＶＤＳＳ波形が発振するなどの特性不良を防止できる。

第２に、従来構造において液だまりによるエッチング不良を考慮して（コンタクトホールの形成不良が生じないように）余分に確保する必要があった周辺領域の幅を低減できる。従って従来と比較して、周辺領域の内側の素子領域１２０をチップの外側方向にシフトして配置でき、面積を増加させることができる。これにより、低オン抵抗化が図れる。

本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。 本発明の第３の実施形態の絶縁ゲート型半導体装置の製造方法を説明する断面図である。 従来の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図である。 従来の絶縁ゲート型半導体装置を説明する平面図である。 従来の絶縁ゲート型半導体装置の製造方法を説明する断面図である。

本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図１３を参照して説明する。

まず、図１から図３を参照して、第１の実施形態について説明する。図１は、本実施形態のＭＯＳＦＥＴ１００を示す平面図である。図１（Ａ）は、表面の金属層（電極等）を省略した図であり、図１（Ｂ）は、表面の金属層を示す図、図１（Ｃ）は図１（Ｂ）の一部拡大図である。

ＭＯＳＦＥＴ１００は、一導電型半導体層２と、素子領域２０と、第１ゲート配線８１、第２ゲート配線８２、第３ゲート配線８３、第４ゲート配線８４と、保護ダイオード８５と、配線金属層１８ｗとを有する。

図１（Ａ）を参照して、ＭＯＳＦＥＴ１００のチップを構成する基板ＳＢは、ｎ＋型シリコン半導体基板（ここでは不図示）の上にｎ−型半導体層２を積層してなる。ｎ−型半導体層２は例えば、エピタキシャル成長などによって形成したシリコン半導体層であり、ｎ−型半導体層２の表面に、ＭＯＳＦＥＴ１００のトランジスタセルＣが配置された素子領域２０が設けられる。

素子領域２０の外周に周辺領域２１が配置される。周辺領域２１は素子領域２０の外周端部から、第１ゲート配線８１、第２ゲート配線８２、第３ゲート配線８３、第４ゲート配線８４および保護ダイオード８５のそれぞれの内側端部までの領域である。周端領域２６は、周辺領域２１の内側端部からチップ（ｎ−型半導体層２）の端部までの領域であり、第１ゲート配線８１、第２ゲート配線８２、第３ゲート配線８３、第４ゲート配線８４と、保護ダイオード８５が配置される。

第１ゲート配線８１は、周端領域２６のｎ−型半導体層２上に設けられ、所望の形状にパターンニングされて不純物が導入された半導体層（ポリシリコン層）であり、ゲート電極７をゲートパッド部（不図示）に電気的に接続する。第１ゲート配線８１は、チップ（基板ＳＢ）の一辺に沿って曲折しない帯状にパターンニングされ、直近の複数の引き出し部１２と接続する。

第２から第４ゲート配線８２〜８４も周端領域２６のｎ−型半導体層２上に設けられ、所望の形状にパターンニングされて不純物が導入されたポリシリコン層であり、ゲート電極７とゲートパッド部（不図示）とを電気的に接続する。第２から第４ゲート配線８２〜８４は、それぞれ、チップ（基板ＳＢ）の他の辺に沿って曲折しない帯状にパターンニングされ、直近の複数の引き出し部１２と接続する。

第１ゲート配線８１と第２ゲート配線８２は周端領域２６のｎ−型半導体層２上に互いに離間して隣り合う。詳細には、第１ゲート配線８１と第２ゲート配線８２はそれぞれの一端がチップのコーナー部において近接し、平面視においてコーナー部が開放されたＬ字状となるように配置される。第２ゲート配線８２と第３ゲート配線８３、および第３ゲート配線８３と第４ゲート配線８４も同様である。尚、各ゲート配線８１〜８４にはゲート電極に接続する抵抗体（ゲート抵抗）が含まれてもよい。

保護ダイオード８５は、例えばチップのコーナー部の基板表面に設けられ、ＭＯＳＦＥＴのソース−ゲート間に接続してこれを保護する。保護ダイオード８５は、基板ＳＢ表面にパターンニングされたポリシリコン層に選択的にｐ型不純物とｎ型不純物を導入し、ｐ型半導体領域とｎ型半導体領域を例えば同心円状に交互に配置したｐｎ接合ダイオードである。

保護ダイオード８５は、第１ゲート配線８１および第４ゲート配線８４と互いに離間して隣り合う。詳細には、第１ゲート配線８１の他端は保護ダイオード８５の端部と離間して隣り合い、第１ゲート配線８１と保護ダイオード８５の一辺は平面視においてコーナー部が開放されたＬ字状となるように配置される。また、第４ゲート配線８４と保護ダイオード８５も同様である。

第１から第４ゲート配線８１〜８４と保護ダイオード８５は、例えば、基板ＳＢ表面（全面）に同一工程にて設けたポリシリコン層をパターンニングしてそれぞれが分離するように形成される。本実施形態では、ｎ−型半導体層２上の分離したポリシリコン層間の領域を開放部ＯＲと称する。開放部ＯＲは基板ＳＢのコーナー部となる第１ゲート配線８１と第２ゲート配線８２の間、第２ゲート配線８２と第３ゲート配線８３の間、第３ゲート配線８３と第４ゲート配線８４の間に設けられる。また、開放部ＯＲは第１ゲート配線８１、第４ゲート配線８４と保護ダイオードとの間にそれぞれ設けられる。

図１（Ｂ）を参照して、ゲートパッド部１８ｐは、ｎ−型半導体層２表面の例えば保護ダイオード８５上に設けられた金属層であり、トランジスタセルのゲート電極（不図示）にゲート電位を印加する金属細線（不図示）などの接続手段が固着可能となるように所定の面積を確保した領域である。

配線金属層１８ｗは、第１ゲート配線８１、第２ゲート配線８２、第３ゲート配線８３、第４ゲート配線８４上に設けられ、基板の各辺に沿って環状に配置される。また配線金属層１８ｗは、ゲートパッド部１８ｐにも接続する。つまり、第１から第４ゲート配線８１〜８４は互いに離間するが、配線金属層１８ｗによって互いに電気的に接続され、ゲートパッド部１８ｐに連結する。これによりゲートパッド部１８ｐとゲート電極７が電気的に接続する。

また保護ダイオード８５も各ゲート配線８１〜８４と離間するが、ゲートパッド部１８ｐ、配線金属層１８ｗを介して、各ゲート配線８１〜８４と接続する。素子領域２０の全面にはソース電極１７が設けられ、保護ダイオード８５は一端が不図示のゲート電極と接続し、他端がソース電極１７と接続する。

図１（Ｃ）は、図１（Ｂ）のチップの右上コーナー部付近の拡大図である。素子領域２０には平面視において多角形状（例えば格子状）にゲート電極７が設けられ、ゲート電極７で囲まれた領域にソース領域１５およびボディ領域１４が設けられる。素子領域２０の全面にはソース電極１７が設けられる。ソース領域１５およびボディ領域１４は基板ＳＢ表面を覆う層間絶縁膜（不図示）に設けられたコンタクトホール９を介して、ソース電極１７と接続する。

周辺領域２１には、ゲート電極７に連結してこれを基板の表面に引き出す引き出し部１２が配置される。また、周辺領域２１の基板ＳＢ表面は、素子領域２０と同様に層間絶縁膜（不図示）で被覆され、層間絶縁膜にはコンタクトホール１０が設けられる。

配線金属層１８ｗは、ここでは第１ゲート配線８１と第２ゲート配線８２上に連続して設けられてこれらとコンタクト部２９を介して接続し、引き出し部１２を介してゲート電極７と接続する。第３ゲート配線８３、第４ゲート配線８４についても同様である。

図２は、第１ゲート配線８１付近を示す図であり、図２（Ａ）が平面図であり基板ＳＢ表面の金属層（ソース電極１７およびゲート金属層１８）および絶縁膜（層間絶縁膜）は省略している。また、図２（Ｂ）は図２（Ａ）のａ−ａ線断面図である。

また、以下、第１ゲート配線８１についての説明は、第２から第４ゲート配線８２〜８４についても同様である。

図２（Ａ）を参照して、素子領域２０では、トレンチ６が平面視において多角形状（例えば格子状）に設けられ、内壁がゲート絶縁膜（不図示）で覆われて、ゲート電極７が埋設される。ゲート電極７は例えばポリシリコン層であり、そのポリシリコン層には、低抵抗化を図るために不純物が導入されている。トレンチ６に隣接してｎ＋型不純物領域であるソース領域１５が設けられ、ソース領域１５に囲まれた領域に島状にｐ＋型不純物領域であるボディ領域１４が設けられる。トレンチ６で囲まれた領域がトランジスタセルＣを構成する。

基板ＳＢ（ｎ−型半導体層２）表面は層間絶縁膜（不図示）が設けられ、各トランジスタセルＣ毎にボディ領域１４が露出するように開口されたコンタクトホール９が設けられる。尚、ここでは層間絶縁膜は図示を省略するが、これに設けられるコンタクトホール９は、図示している。コンタクトホール９は、ボディ領域１４と略重畳する大きさに設けられる。

本実施形態の如く、ゲート電極７が平面視において多角形（格子）状の場合、最外周に閉ループ状（図１（Ａ）参照）に配置されるゲート電極７（以下これを最外周ゲート電極７ｐと称する。）が存在する。本実施形態では、最外周ゲート電極７ｐで区画された内側の領域を素子領域２０とし、その外側で第１ゲート配線８１までの領域を周辺領域２１とする。

周辺領域２１において、引き出し部１２は、素子領域２０のゲート電極７と同様の構成のである。すなわちここでは、引き出し部１２は、基板ＳＢに設けられたトレンチ６に不純物をドープしたポリシリコンを埋設してなる。第１ゲート配線８１は、基板ＳＢ表面にポリシリコン層をパターンニングして複数の引き出し部１２を連結するように延在させたものである。

素子領域２０表面を覆う層間絶縁膜（不図示）は、周辺領域２１表面も覆う。周辺領域２１上の層間絶縁膜は素子領域２０と同様に開口され、複数のコンタクトホール１０が設けられる。尚、ここでは層間絶縁膜は図示を省略するが、これに設けられるコンタクトホール１０は、図示している。

周辺領域２１のコンタクトホール１０は、例えば周辺領域２１に設けられるｐｎ接合ダイオードＤｉの接続に用いられる。ｐｎ接合ダイオードＤｉは、周辺領域２１のｎ−型半導体層２表面に複数のｐ＋型不純物領域２８を配置したものである。

図２（Ｂ）を参照して、基板ＳＢは、ｎ＋型シリコン半導体基板１上にｎ−型半導体層（例えばｎ−型シリコンエピタキシャル層）２を設けた構成である。ドレイン領域となるｎ−型半導体層２表面にはｐ型の不純物領域であるチャネル層４が設けられる。

トレンチ６は、チャネル層４を貫通してｎ−型半導体層２まで到達させる。トレンチ６は内壁がゲート絶縁膜（不図示）で被覆され、ゲート電極７が埋設される。

ソース領域１５は、トレンチ６に隣接したチャネル層４表面にｎ型不純物を注入したｎ＋型不純物領域である。また、ソース領域１５に囲まれた領域のチャネル層４表面にボディ領域１４を設け、基板の電位を安定化させる。

ゲート電極７上は層間絶縁膜１６で覆われ、その上にソース電極１７が設けられる。ソース電極１７は、層間絶縁膜１６間に設けられたコンタクトホール９を介して、ソース領域１５およびボディ領域１４と電気的に接続する。

ゲート電極７は、周辺領域２１の引き出し部（ここでは不図示）を介して第１ゲート配線８１と接続する。

周辺領域２１の層間絶縁膜１６には一部を開口してｐ＋型不純物領域２８を露出させたコンタクトホール１０が複数設けられる。ｐ＋型不純物領域２８は、コンタクトホール１０を介してチャネル層４表面にｐ型不純物のイオンを注入し、拡散して形成した領域である。

周辺領域２１にはソース領域は配置されず、トランジスタ動作は行わないが、ｎ−型半導体層２と、ｐ型のチャネル層４およびｐ＋型不純物領域２８とによって、ｐｎ接合ダイオードＤｉが構成される。ｐｎ接合ダイオードＤｉはソース電極１７および基板ＳＢの裏面側に設けられたドレイン電極１９間に接続する。

層間絶縁膜１６は周端領域２６の第１ゲート配線８１の一部まで覆う。第１ゲート配線８１は層間絶縁膜１６に設けられたコンタクト部２９を介して、配線金属層１８ｗとコンタクトする。配線金属層１８ｗはここでは不図示のゲートパッド電極に接続する。

図３は、開放部ＯＲの付近の断面図であり、図１（Ｂ）のｂ−ｂ線断面図である。図２（Ｂ）と同一構成要素は同一符号で示し、説明は省略する。

開放部ＯＲにおいては、周端領域２６に第１ゲート配線８１は設けられず、周辺領域２１および周端領域２６の基板表面は層間絶縁膜１６（および他の絶縁膜ｉ）で覆われる。そして層間絶縁膜１６上に配線金属層１８ｗが設けられる。

開放部ＯＲにおける、ｎ−型半導体層２表面から配線金属層１８ｗ表面までの段差Ｓ２は、実際には、第１半導体層８１が配置される領域のｎ−型半導体層２表面から配線金属層１８ｗ表面までの段差Ｓ１（図２（Ｂ）参照）より第１ゲート配線８１の高さの分、小さい。

層間絶縁膜１１６は例えばＴＥＯＳ（TetraEthOxySilane）膜、ＢＰＳＧ（Boron Phosphor Silicate Glass）膜からなる。これらは製造工程において例えばＣＶＤ法などによって基板ＳＢ（ｎ−型半導体層２）表面に堆積され、これにより基板ＳＢ表面の段差がある程度緩和される。その後ＳＯＧ膜（不図示）を全面にスピンコートして表面をより平坦化（段差を吸収）し、平坦性が維持された状態でＳＯＧ膜の膜厚より若干厚く全面の異方性エッチングを行う。これによって基板ＳＢ表面に略平坦な層間絶縁膜１６が残存する。

再び図１（Ｃ）および図２（Ｂ）を参照して、本実施形態では、基板ＳＢ表面の特にチップコーナー部において、第１ゲート配線８１および第２ゲート配線８２が配置されない開放部ＯＲが存在する。これにより、特にウエハ周辺部に配置されるチップについて、ＳＯＧ液のスピンコートの際にチップコーナー部において液だまりの発生を防ぐことができる。従って、周辺領域２１の特にコンタクトホール１０形成領域の層間絶縁膜１６の平坦性が確保できる。つまり、周辺領域２１における層間絶縁膜１６のエッチング不良（コンタクトホール１０の形成不良）を抑制できる。

これにより、例えば周辺領域２１にｐｎ接合ダイオードＤｉを設ける場合にはその機能を十分に且つ均一に発揮させることができるため、ＶＤＳＳ波形が発振するなどの特性不良を防止できる。

また、図２（Ｂ）の如く、周辺領域２１の幅Ｗ２を、従来の液だまりを考慮した場合の周辺領域１２１の幅Ｗ１（図１６（Ｃ））より狭くできる。本実施形態の場合も周端領域２６に第１ゲート配線８１が配置されることによって不可避の段差が生じており、これによってコンタクトホール１０を形成するフォトリソグラフィ工程で開口部に層間絶縁膜１６の膜残り等が生じる恐れがある。従って、この不可避の段差の影響を考慮して第１ゲート配線８１から所定の幅Ｗ０は従来と同程度に離間しなければならない。しかし本実施形態では、開放部ＯＲによって液だまりの発生が防げるため、従来必要であった液だまりによるマージンＷＭ（図１６（Ｃ）参照）の確保が不要となる。つまり、コンタクトホール１０の形成領域の幅ＷＣを維持するなら、周辺領域２１の幅Ｗ２は、第１の実施形態の幅Ｗ１より小さくでき、その分、素子領域２０を拡大できる。

このことは、第１ゲート配線８１と保護ダイオード８５が隣接する箇所においても同様である。

更に層間絶縁膜１６が周辺領域２１においても略平坦にできるので、ソース電極１７の被覆性（ステップカバレッジ）も改善できる。

以上、周辺領域２１および周端領域２６は素子領域２０の外側を環状に囲む領域として示された場合を例に説明したが、周辺領域２１および周端領域２６はチップ辺に沿ったコの字（Ｕ字）状、Ｌ字状、または直線状の領域であってもよい。

図４を参照して第２の実施形態として、周辺領域２１および周端領域２６が素子領域２０の外側に直線状に設けられる場合について説明する。

直線状（曲折しない帯状）のゲート配線８１は、チップの１つの辺に沿ってのみ配置される。引き出し部１２も、ゲート配線８１に沿うチップの１つの辺のみに設けられる。ゲート電極７が多角形状のパターンの場合には、引き出し部１２が１つの辺に沿う方向のみに設けられ、ゲート配線８１が１つであっても、全てのゲート電極７にゲート電位を印加できる。チップの例えばコーナー部には保護ダイオード８５が配置される。

ゲート配線８１と保護ダイオード８５は、ｎ−型半導体層２上で互いに離間して、すなわち開放部ＯＲを挟んで隣り合う。ゲート配線８１の上にはこれと接続する配線金属層１８ｗが設けられ、保護ダイオード８５上のゲートパッド部１８ｐと連結する。すなわち、開放部ＯＲにおいては基板ＳＢ表面の絶縁膜（層間絶縁膜等）上に配線金属層１８ｗが配置され、開放部ＯＲのｎ−型半導体層２表面から配線金属層１８ｗ表面までの段差は、ゲート配線８１が配置されるｎ−型半導体層２表面から配線金属層１８ｗ表面までの段差より小さい。（図２（Ｂ）、図３参照）。

この場合も、開放部ＯＲによってゲート配線８１と保護ダイオード８５の間におけるＳＯＧ液の液だまりを防止できる。

次に、図５から図１３を参照して本発明の第３の実施形態について説明する。上記の如く、周辺領域２１の幅Ｗ２を従来の幅Ｗ１より低減した上で、更に、周辺領域２１のコンタクトホール１０の数を第１の実施形態の場合より増加させることもできる。これにより、例えば周辺領域２１にｐｎ接合ダイオードＤｉが設けられる場合は、その数を増加できる。つまり、第１の実施形態と比較して逆起電力による電流の経路を増やすことができ、アバランシェ耐量を増加できる。あるいは、同等のアバランシェ耐量を維持するのであれば、周辺領域の幅Ｗ２を更に低減でき、素子領域２０の面積を増加させることができる。

図５を参照して、周辺領域２１のある単位領域に配置されるコンタクトホール１０について説明する。第１の実施形態と同一構成要素は同一符号で示し、説明は省略する。図５（Ａ）は平面図であり、図５(Ｂ)は図５(Ａ)のｃ-ｃ線断面図である。

図５（Ａ）を参照して、本実施形態における単位領域とは、素子領域２０の最外周ゲート電極７ｐ、引き出し部１２、第１ゲート配線８１で区画される破線の領域をいい、以下この領域を周辺ゲート領域２５と称する。

本実施形態では、素子領域２０のコンタクトホール９同士の離間距離Ｌ１より周辺領域２１（周辺ゲート領域２５）のコンタクトホール１０同士の離間距離Ｌ２を小さくし、単位面積あたりのコンタクトホールの合計面積が素子領域２０より周辺ゲート領域２５の方が大きくなるように、コンタクトホール１０を配置する。コンタクトホール１０は、第１ゲート配線８１から距離Ｗ０を確保し、素子領域２０側の領域（幅ＷＣ）に集約して互いに均一な離間距離Ｌ２で分布させる。

具体的には、周辺領域２１の面積、周辺領域２１に設けられる周辺ゲート領域２５の数、１つの周辺ゲート領域２５の面積およびコンタクトホール９およびコンタクトホール１０の面積は第１の実施形態の場合も同等とし、第１の実施形態のコンタクトホール９、１０がいずれも同等の離間距離Ｌ（図２（Ｂ）参照）であるとした場合、本実施形態ではコンタクトホール１０同志の離間距離Ｌ２を、コンタクトホール９同志の離間距離Ｌ１（＝第１の実施形態のコンタクトホール９，１０の離間距離Ｌ）の例えば約３分の１にして第１の実施形態の場合より緻密に周辺ゲート領域２５に配置する。これにより、図２（Ｂ）に示す、第１の実施形態の単位領域（１つの周辺ゲート領域２５）に配置されるコンタクトホール１０の数は例えば７個（複数の行列状に配置された領域では６個）であるが、本実施形態では、１つの周辺ゲート領域２５に配置されるコンタクトホール１０の数は例えば１９個（複数の行列状に配置された領域では１８個）である。

これにより、周辺ゲート領域２５のｐｎ接合ダイオードＤｉの数（ｐｎ接合面積）を、第１の実施形態の場合より増加させることができる。この結果、逆起電力による電流の経路を増加でき、アバランシェ耐量を従来構造より高めることができる。

換言すると、第１の実施形態と同等のアバランシェ耐量を維持するのであれば、周辺領域２１の幅Ｗ２を約３分の１まで縮小でき、その分素子領域２０の面積を拡大できる。

ここで、周辺領域２１の層間絶縁膜１６に設けられたコンタクトホール１０からはｐ＋型不純物領域２４が露出する。ｐ＋型不純物領域２４は、コンタクトホール１０を介してチャネル層４表面にｐ型不純物のイオンを注入し、拡散して形成した領域であり、１つの周辺ゲート領域２５に１つのｐ＋型不純物領域２４が設けられる（図５（Ａ）の一点鎖線参照。）。つまり、複数のコンタクトホール１０に連続するように１つのｐ＋型不純物領域２４が設けられる。ｐ＋型不純物領域２４は、コンタクトホール１０の開口幅Ｄおよびこれらの離間距離Ｌ２と拡散深さ（例えばボディ領域１４と同等で０．２５μｍ）を適宜選択することにより、それぞれのコンタクトホール１０の直下に設けられた複数の拡散領域が互いに連結し、1つの拡散領域となったものである。１つのｐ＋型不純物領域２４に対して、複数のコンタクトホール１０を設けることによって、ｐ＋型不純物領域２４の略全体が露出する１つの大きいコンタクト部を設ける場合と比較して、基板ＳＢ表面の平坦性を維持できる。

尚、この断面において、ｐ＋型不純物領域２４の素子領域２０側の端部からチャネル層４外周端部までの距離Ｗ３は、ｎ−型半導体層２の厚みｔ（トレンチ６底部からｎ−型半導体層２の下端まで）より大きくし、これにより所定の耐圧を確保している。

さらに高い耐圧が要求される場合には、チャネル層４の外周端部には、高濃度のｐ型不純物領域（不図示）が設けられてもよい。

図６は、第３の実施形態のトランジスタセルＣの構成を説明する断面図である。

トレンチ６内のゲート絶縁膜１１の膜厚は、ＭＯＳＦＥＴ１００の駆動電圧に応じて数百Å程度とする。本実施形態ではソース領域１５で囲まれた領域のチャネル層４をソース領域１５の底部付近までエッチングにより除去し、露出したチャネル層４表面にボディ領域１４を設けている。つまり、ボディ領域１４の表面は、ソース領域１５の表面より低い（深い）位置に設けられ、例えば、ソース領域１５の底面とボディ領域１４の表面は略同じ高さである。

ゲート電極７上は層間絶縁膜１６で覆われる。層間絶縁膜１６は基板ＳＢ表面を覆う例えばＴＥＯＳ（TetraEthOxySilane））膜１６ａやＢＰＳＧ（Boron Phosphor Silicate Glass）膜１６ｂなどの絶縁膜の一部を開口してボディ領域１４が露出するコンタクトホール９を形成するとともに、ゲート電極７上に絶縁膜を残存させたものである。本実施形態では、ボディ領域１４はソース領域１５より下方に設けられるため、コンタクトホール９は、層間絶縁膜１６の一部と、ソース領域１５間の基板ＳＢ（チャネル層４）の一部とを除去してボディ領域１４を露出させた領域とする。コンタクトホール９の側壁にはソース領域１５の側面が露出する。

基板ＳＢ上には素子領域２０の全面を覆うソース電極１７が設けられる。ソース電極１７は、コンタクトホール９を介して、ソース領域１５およびボディ領域１４と接続する。より詳細には、層間絶縁膜１６表面およびコンタクトホール９の側壁には、バリア層１７ａ（例えばチタン（Ｔｉ）／窒化チタン（ＴｉＮ））が設けられる。バリア層１７ａは、ソース領域１５の側面を覆ってこれとコンタクトする。そして、コンタクトホール９には、プラグ層１７ｂとして金属層（例えばタングステン（Ｗ））が埋め込まれる。更に層間絶縁膜１６の全面を覆って、アルミニウム（Ａｌ）などの金属層が設けられ、ソース電極１７が設けられる。ソース電極１７は、バリア層１７ａおよびプラグ層１７ｂを介して、ソース領域１５の側面、およびボディ領域１４の表面と電気的にコンタクトする。これにより隣接するトレンチ６で囲まれた部分が１つのトランジスタセルＣとなる。

ソース電極１７は素子領域２０から延在して周辺ゲート領域２５上も覆い、コンタクトホール１０を介してｐ＋型不純物領域２４とコンタクトする。より詳細には、層間絶縁膜１６表面およびコンタクトホール１０の側壁には、バリア層１７ａが設けられる。そして、コンタクトホール１０には、プラグ層１７ｂが埋め込まれる。ソース電極１７は、バリア層１７ａおよびプラグ層１７ｂを介して、ｐ＋型不純物領域２４と電気的にコンタクトする。

図７から図１０を参照して、ＭＯＳＦＥＴ１００の製造方法の一例を説明する。以下の図では図５（Ｂ）に示す第１ゲート配線８１部分と必要に応じて開放部について図示している。

図７（Ａ）を参照して、ｎ＋型シリコン半導体基板１上にｎ−型半導体層２を積層した基板ＳＢを準備する。ｎ−型半導体層は例えばシリコンエピタキシャル層等である。

全面にＣＶＤ法によりＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）のＣＶＤ酸化膜（不図示）を生成し、これをマスクとしてトレンチ開口部のｎ−型半導体層２をＣＦ系およびＨＢｒ系ガスによりドライエッチングし、トレンチ６を形成する。

ダミー酸化およびダミー酸化膜の除去を行うなどして、トレンチ６形成時のドライエッチングのエッチングダメージを除去する。その後、全面を熱酸化してトレンチ６内壁にゲート絶縁膜（不図示）を形成する。ゲート絶縁膜は駆動電圧に応じて数百Å（例えば厚み約２５０Å〜７００Å）に形成される。その後、全面にノンドープのポリシリコン層８を堆積し、トレンチ６内に充填する。その後、全面に不純物（例えばｐ型）を注入し、保護ダイオード（ここでは不図示）の形成領域の一部とトレンチ６上が開口したマスクを用いて、ｎ＋＋型不純物を選択的に注入する。

図７（Ｂ）（Ｃ）を参照して、基板表面に所望の形状にパターンニングされるようにマスクを設けてポリシリコン層８を全面をエッチバックする。これにより、トレンチ６内に埋設されたゲート電極７が形成される。同時に基板表面に保護ダイオード（ここでは不図示）が形成されるとともに、第１ゲート配線８１が形成され（図７（Ｂ））、チップコーナー部などにおいてポリシリコン層が除去された開放部ＯＲが形成される（図７（Ｃ））。また同様に開放部ＯＲで分離された第２から第４ゲート配線（図１（Ａ）参照）が形成される。

図８（Ａ)を参照して、ｎ−型半導体層２表面にｐ型の例えばボロン（Ｂ）をイオン注入する。一例としてドーズ量は１×１０^１３ｃｍ^−２〜３×１０^１３ｃｍ^−２で、注入エネルギーは例えば３５０ＫｅＶとする。その後、熱処理を行い、不純物を拡散してチャネル層４を形成する。

図８（Ｂ）を参照して、ソース領域の形成領域が露出するマスクＭを形成し、ｎ型不純物（例えばヒ素（Ａｓ））を、一例として注入エネルギー１４０ＫｅＶ、ドーズ量４×１０^１５ｃｍ^−２〜６×１０^１５ｃｍ^−２で必要深さまでイオン注入し、隣り合うトレンチ６間のチャネル層４表面にソース領域１５を形成する。

図９を参照して、マスクＭを除去しＴＥＯＳ膜を例えば８００Å〜１２００Å堆積し、ＢＰＳＧ膜を例えば１００００Å〜１４０００Å堆積して、基板ＳＢ表面に絶縁膜１６’を形成する。これにより基板表面の段差が若干緩和される。

図１０（Ａ）を参照して、絶縁膜１６’上にＳＯＧ膜１６ｓを形成する。すなわちウエハの状態でその表面にＳＯＧ液を供給しウエハを高速回転させるスピンコート法によってこれを全面に塗布し、その後熱処理を施して例えば厚みが４０００Å〜４５００ÅのＳＯＧ膜１６ｓを形成する。ＳＯＧ膜１６ｓによって基板ＳＢ表面の段差は更に緩和される。

このとき、図１０（Ｂ）の如く、開放部ＯＲでは、基板ＳＢ表面にパターンニングされた第１ゲート配線８１および第２ゲート配線８２が配置されない。従って、特にウエハの周辺部分に位置するチップであっても、液だまりが発生しにくくなり、チップ表面の段差が全面にわたり緩和される。尚、他のゲート配線８３、８４、保護ダイオード８５の間の開放部ＯＲも同様である（図１（Ａ）参照。）。

その後図１１の如く、表面の平坦化を維持した状態で全面を異方性エッチングする。エッチングする膜厚は、ＳＯＧ膜１６ｓの膜厚より大きく、例えば１００００Å〜１２０００Åである。これにより、基板ＳＢの略全面にわたって表面が略平坦化された層間絶縁膜１６が形成される。

図１２（Ａ）を参照して、ボディ領域およびｐ＋型不純物領域の形成領域の層間絶縁膜１６をエッチングにより除去し、素子領域２０にコンタクトホール９を形成し、周辺ゲート領域２５にコンタクトホール１０を形成するとともに、ゲート電極７上に層間絶縁膜１６を残存させる。コンタクトホール９とコンタクトホール１０の開口幅Ｄは同等で、コンタクトホール１０間の距離Ｌ２はコンタクトホール９間の距離Ｌ１の例えば３分の１とする。

このとき、周辺領域２１の特にコンタクトホール１０の形成領域においては層間絶縁膜１６表面の平坦性が確保されているので、コンタクトホール１０の形成不良が抑制できる。

素子領域２０においては、コンタクトホール９の形成時にｎ−型半導体層２表面もエッチングにより除去される。これによりトレンチ９間のソース領域１５が分割され、平面視においてトレンチ６で囲まれた領域に環状にソース領域１５が残存する。そしてコンタクトホール９の底部にチャネル層４が露出し、側面にソース領域１５が露出する。

その後、ｐ型不純物（例えばボロン）をイオン注入し、素子領域２０にｐ＋型不純物注入領域１４ａを形成し、周辺ゲート領域２５にｐ＋型不純物注入領域２４ａを形成する。注入エネルギーは例えば５０ＫｅＶであり、ドーズ量はチャネル層４のドーズ量より高く、１．５×１０^１５ｃｍ^−２〜２．０×１０^１５ｃｍ^−２程度である。イオン注入は例えば斜めイオン注入などにより行う。

ｐ＋型不純物注入領域１４ａは、ソース領域１５間に島状に複数設けられ、ｐ＋型不純物注入領域２４ａは、周辺ゲート領域２５のチャネル層４表面に、コンタクトホール１０に対応して、すなわち互いに分離して複数設けられる。

図１２（Ｂ）を参照して、熱処理を行い、ｐ＋型不純物注入領域１４ａおよびｐ＋型不純物注入領域２４ａの不純物をそれぞれ拡散する。これにより、素子領域２０に島状のボディ領域１４が形成され、周辺ゲート領域２５にｐ＋型不純物領域２４が形成される。

このとき、コンタクトホール１０の開口幅Ｄおよびこれらの離間距離Ｌ２と拡散深さ（例えばボディ領域１４と同等で０．２５μｍ）を適宜選択することにより、複数のｐ＋型不純物注入領域２４ａの不純物が拡散して互いに連結し、１つのｐ＋型不純物領域２４となる。

図１３は金属層の形成工程を説明する、素子領域２０と周辺領域２１の拡大図である。

まず、図１３（Ａ）の如く、層間絶縁膜１６上にバリア層１７ａを形成する。バリア層１７ａは、例えばＴｉ／ＴｉＮであり、層間絶縁膜１６表面と、コンタクトホール９、コンタクトホール１０の側壁を覆う。

その後、図１３（Ｂ）の如く、コンタクトホール９およびコンタクトホール１０にプラグ層１７ｂを埋め込む。プラグ層１７ｂは、例えばＷ（タングステン）を全面に堆積した後、エッチバックすることにより埋め込まれる。そして再び層間絶縁膜１６表面にバリア層１７ａを形成する。

その後、図５（Ｂ）の最終構造に示す如く、全面にＡｌ等の金属層を形成して所望の形状にパターンニングしてソース電極１７を形成する。本実施形態では、層間絶縁膜１６が周辺領域２１において略平坦にできるので、ソース電極１７の被覆性（ステップカバレッジ）も改善できる。さらに、基板ＳＢ（ｎ＋型シリコン半導体基板１）の裏面に金属蒸着等によってドレイン電極１９を形成する。

以上の工程がウエハの状態で行われ、最終的にダイシングラインで分割されて（図１５（Ｂ）参照）、図１（Ａ）に示す個々のチップ（ＭＯＳＦＥＴ１００）が得られる。その後、分割されたチップ毎に例えばリードフレームへの実装や樹脂モールドなどの組立工程が行われ製品が完成する。

以上、本実施形態では素子領域２０にｎチャネル型ＭＯＳＦＥＴ１００が配置される場合を例に説明したが、これと導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであってもよく、１つのチップにドレインを共通として２つのＭＯＳＦＥＴを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。

更に、図２（Ｂ）または図５（Ｂ）に示すｎ＋型シリコン半導体基板１の下層にｐ型半導体領域を設けた、ｎチャネル型ＩＧＢＴ（(Insulated Gate Bipolar Transistor）又はこれと導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施でき、同様の効果が得られる。

１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
７ ゲート電極
２０ 素子領域
２１ 周辺領域
２６ 周端領域
８１ （第１）ゲート配線
８２ 第２ゲート配線
８３ 第３ゲート配線
８４ 第４ゲート配線
８５ 保護ダイオード
１８ｗ 配線金属層
１８ｐ ゲートパッド部
ＯＲ 開放部

Claims (5)

1. 一導電型半導体層と、
   前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、
   前記一導電型半導体層上に設けられ互いに離間して隣り合い、それぞれ前記ゲート電極と接続する一の半導体層および他の半導体層とを具備し、
   前記一の半導体層と前記他の半導体層間の前記一導電型半導体層上には前記ゲート電極にゲート電位を印加する配線金属層が設けられることを特徴とする絶縁ゲート型半導体装置。
2. 前記一の半導体層は前記一導電型半導体層の一辺に沿って一直線状に設けられることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 前記他の半導体層は前記一導電型半導体層の他の一辺に沿って一直線状に設けられることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。
4. 前記一の半導体層と前記他の半導体層は前記一導電型半導体層の角部において離間することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
5. 前記他の半導体層は前記トランジスタセルのソース電極と前記ゲート電極間の保護ダイオードの一部であることを特徴とする請求項２に記載の絶縁ゲート型半導体装置。

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