JP4860122B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、特に、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を有する半導体装置に適用して有効な技術に関するものである。

たとえば、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を有する半導体装置において、半導体基板の表面に形成した溝の内部にゲート電極を形成し、そのゲート電極の存在下で半導体基板上に層間絶縁膜を形成し、その層間絶縁膜にゲート電極に達するコンタクト孔を形成し、そのコンタクト孔の内部にゲート電極と電気的に接続する導電体プラグを充填し、層間絶縁膜上に形成された配線がその導電体プラグを介してゲート電極と電気的に接続される構造とすることにより、縦型ＭＯＳＦＥＴの絶縁耐圧を向上できる技術がある。
特開２００２−３６８２２１号公報

数ワット以上の電力を扱える大電力用途のトランジスタをパワートランジスタといい、種々の構造のものが検討されている。中でもパワーＭＩＳＦＥＴにおいては、いわゆる縦型や横型と呼ばれるものがあり、さらにゲート部の構造に応じてトレンチ（溝）ゲート型やプレーナゲート型といった構造に分類される。このようなパワーＭＩＳＦＥＴにおいては、大きな電力を得るために、たとえば微細なパターンのＭＩＳＦＥＴを多数個（たとえば数万個）並列に接続した構造が採用されている。

本発明者らは、パワーＭＩＳＦＥＴのオン抵抗を低減する技術について検討している。オン抵抗を低減することにより、大電流を得ることができるからである。また、本発明者らは、パワーＭＩＳＦＥＴが形成された半導体チップ（以下、単にチップと記す）を小型化する技術についても検討している。

オン抵抗を低減するためには、単位面積当たりのチャネル幅を長くする必要がある。そこで、本発明者らは、トレンチゲート型構造を採用し、さらにゲート部が形成される溝の幅を小さくすることによって、単位面積当たりのチャネル幅を長くする技術を検討している。その溝の幅を狭くすることによって、チップの小型化も実現可能となり、隣接する溝の間隔も可能な限り狭くすることによって更なるチップの小型化も実現可能となる。

ここで本発明者らは、上記トレンチゲート型構造のパワーＭＩＳＦＥＴを製造するに当って以下のような課題が存在することを見出した。

すなわち、本発明者らが検討したトレンチゲート型構造のパワーＭＩＳＦＥＴの製造工程は、以下のような工程を含む。まず、図２１に示すように、半導体基板（以下、単に基板と記す）１０１の主面（素子形成面）に溝１０２、１０３を形成した後、溝１０２内にゲート電極１０４を形成し、溝１０３内にゲート配線１０５を形成する。ゲート電極１０４とゲート配線１０５とは一体に形成され、ゲート配線１０５の一部は、溝１０３の外部に延在するようにパターニングされる。その後、基板１０１上に層間絶縁膜１０６を堆積する。層間絶縁膜１０６は、ゲート電極１０４が形成されているセル領域においてゲート電極１０４上の溝１０２を埋め込むことから、セル領域における膜厚ＴＣは、それ以外の領域における膜厚ＴＬに比べて薄くなる。次いで、その層間絶縁膜１０６をパターニングすることによって、セル領域上（溝１０２内は除く）の層間絶縁膜１０６を除去し、溝１０３外へ延在しているゲート配線１０５上の層間絶縁膜１０６にゲート配線１０５に達する開口部１０７を形成する（図２２参照）。溝１０２内に残った層間絶縁膜１０６は、後の工程で溝１０２の上部に形成される配線とゲート電極１０４とを絶縁する機能を有する。この時、層間絶縁膜１０６は、セル領域における膜厚ＴＣがそれ以外の領域における膜厚ＴＬに比べて薄くなっていることから、開口部１０７が完全に開孔するまでエッチングを施すと、溝１０２内に残る層間絶縁膜１０６の膜厚ＴＧがオーバーエッチングされ所望のゲート耐圧を保つには不十分となってしまう課題が存在する。逆に、溝１０２内に残る層間絶縁膜１０６の膜厚ＴＧを所望のゲート耐圧を保つのに十分な膜厚とすると、開口部１０７がゲート配線１０５まで達しなくなってしまう課題が存在する。

本発明者らは、上記の課題を解決するために、ゲート電極１０４の上面を低くし、溝１０２内に残る層間絶縁膜１０６の膜厚を十分確保する方法について検討した。しかしながら、ゲート電極１０４の上面を溝１０２の深さ方向に低くすると、ソース（半導体層１１０）を深くする必要が生じる。ソース（半導体層１１０）を深くするとパンチスルー耐圧が低下してしまうのでチャネル（半導体層１０８）も深くする必要が生じる。チャネル（半導体層１０８）を深くするとそれを貫く溝１０２も深くする必要がある。溝１０２が深くなることにより、ゲート・ソース間の寄生容量が増加してしまうためスイッチング損失が増加してしまうという課題が生じる。また、溝１０２を深くすると浅いときに比べて深さばらつきが増えるため、溝１０２のうち、パワーＭＩＳＦＥＴのチャネルとなる半導体層１０８を突き抜けてドレインとなる半導体層１０９に達する部分が増える。それにより、ゲート電極１０４と半導体層１０９との間に生じるゲート・ドレイン間の寄生容量が増加し、パワーＭＩＳＦＥＴのスイッチング損失が増加してしまう課題も生じる。また、パワーＭＩＳＦＥＴのソースとなる半導体層１１０および前記半導体層１０８を深く形成するためには半導体層１１０および半導体層１０８を形成する不純物を拡散させるための熱処理に要する時間が増大し、半導体装置を製造するＴＡＴ（Turn Around Time）が増加してしまう課題が生じる。また、溝１０２を深く形成しなければいけないことから、溝１０２の形状を制御することが困難になる上にエッチングに要する時間が増加し、半導体装置を製造するＴＡＴ（Turn Around Time）が増加してしまう課題が生じる。

本発明の目的は、寄生容量の増加を抑制しつつ、所望のゲート耐圧を有するパワーＭＩＳＦＥＴを製造できる技術を提供することにある。

本発明の他の目的は、信頼性を向上できるパワーＭＩＳＦＥＴを製造できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置の製造方法は、
（ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体層を形成する工程、
（ｂ）前記半導体基板に前記第１導電型とは逆の極性の第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程、
（ｃ）前記半導体基板の主面において、第１領域に前記第２半導体層を貫通する第１溝部を形成し、第２領域に前記第２半導体層を貫通する第２溝部を形成する工程、
（ｄ）前記第１溝部内および前記第２溝部内に第１絶縁膜を形成する工程、
（ｅ）前記第１絶縁膜の存在下で前記半導体基板上に第１導電性膜を形成し、前記第１溝部および前記第２溝部を前記第１導電性膜で埋め込む工程、
（ｆ）前記第１導電性膜をパターニングし、前記第１領域においては前記第１溝部外の前記第１導電性膜と前記第１溝部の開口部から第１の深さ分だけの前記第１導電性膜とを除去し、前記第２領域においては前記第２溝部を埋め込み前記第２溝部外へ所定量延在する前記第１導電性膜を残し、前記前記第２領域において前記第２溝部外へ延在する前記第１導電性膜に第３溝部を形成する工程、
（ｇ）前記第１領域の前記第２半導体層に第１導電型の不純物を導入し、前記第１溝部と隣接する前記第２半導体層に第１導電型の第３半導体層を形成する工程、
（ｈ）前記（ｆ）工程後、前記半導体基板上に前記第１溝部を埋め込む第２絶縁膜を形成する工程、
（ｉ）前記第２絶縁膜をパターニングし、前記第１領域においては前記第１溝部外の前記第２絶縁膜を除去し、前記第２領域においては前記第２絶縁膜に前記第２溝部外へ延在する前記第１導電性膜に達する第１開口部を形成する工程、
（ｊ）前記（ｉ）工程後、前記第１領域の前記半導体基板上に前記第３半導体層と電気的に接続する第１配線を形成し、前記第２領域の前記半導体基板上に前記第１開口部下で前記第１導電性膜と電気的に接続する第２配線を形成する工程、
を含み、
前記第１領域にて、前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、寄生容量の増加を抑制しつつ、所望のゲート耐圧を有するパワーＭＩＳＦＥＴを製造できる。また、ゲート電極上に形成される層間絶縁膜は、十分なゲート耐圧を確保する膜厚で形成できることから、パワーＭＩＳＦＥＴの信頼性を向上できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態の説明に用いる図においては、部材の位置関係をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
本実施の形態１の半導体装置は、たとえばｐチャネル型のトレンチゲート型パワーＭＩＳＦＥＴを有するものである。このような本実施の形態１の半導体装置の製造方法を図１〜図１４を用いて工程順に説明する。

まず、図１に示すように、ｐ型（第１導電型）の不純物（たとえばＢ（ホウ素））が高濃度で導入されたｐ⁺型単結晶シリコン基板１の表面（主面）に、ｐ⁺型単結晶シリコン基板１よりも低濃度であるｐ型の不純物（たとえばＢ）がドープされたｐ^-型単結晶シリコン層（第１半導体層）２をエピタキシャル成長させた半導体基板（以下、単に基板という）を準備する。この基板は、後の工程でパワーＭＩＳＦＥＴのゲート電極、ソースおよびドレインなどを含む活性セルが形成される活性セル領域（第１領域）ＡＣＡ、パワーＭＩＳＦＥＴのゲート電極と電気的に接続する配線が形成されるゲート配線領域（第２領域）ＧＬＡおよびガードリング領域が形成されるターミネーション領域ＴＮＡを有している。ｐ⁺型単結晶シリコン基板１およびｐ^-型単結晶シリコン層２は、後の工程でパワーＭＩＳＦＥＴのドレイン領域となる。続いて、たとえばｐ^-型単結晶シリコン層２の表面（主面）を熱酸化することによって酸化シリコン膜３を形成する。

次に、前記酸化シリコン膜３上に窒化シリコン膜（図示は省略）を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその窒化シリコン膜をエッチングすることにより、その窒化シリコン膜をパターニングする。続いて、基板に熱酸化処理を施すことにより、フィールド絶縁膜４を形成する。

次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ^-型単結晶シリコン層２にｎ型（第２導電型）の不純物（たとえばＰ（リン））を導入する。続いて、基板に熱処理を施すことにより、ｎ^-型半導体領域（第２半導体層）５を形成する。後の工程でゲート電極が形成される活性セル領域ＡＣＡに形成されたｎ^-型半導体領域５は、本実施の形態１のパワーＭＩＳＦＥＴのチャネル領域となる。

次に、基板上に酸化シリコン膜６を堆積した後、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその酸化シリコン膜６および酸化シリコン膜３をエッチングすることにより、酸化シリコン膜６および酸化シリコン膜３をパターニングする。続いて、酸化シリコン膜６および酸化シリコン膜３をマスクとして基板をエッチングすることにより、活性セル領域ＡＣＡに溝部（第１溝部）７を形成し、ゲート配線領域ＧＬＡに溝部（第２溝部）８を形成する。溝部７は、溝部７が延在する方向（第１方向）と交差する方向の断面（第１断面）において複数配置されるように形成する。

次に、エッチングにより酸化シリコン膜６、３を除去した後、図２に示すように、基板に熱酸化処理を施すことにより、膜厚７０ｎｍ程度のゲート酸化膜（第１絶縁膜）９を形成する。続いて、ＣＶＤ（Chemical Vapor Deposition）法にて基板上に多結晶シリコン膜（第１導電性膜）１０を堆積し、その多結晶シリコン膜１０で溝部７、８を埋め込む。次いで、その多結晶シリコン膜１０に、たとえばＢ（ホウ素）を導入する。

ここで、図３は次工程時における基板の要部平面図であり、図４および図５はそれぞれ図３中のＡ−Ａ線およびＢ−Ｂ線に沿った断面図である。また、図４は、前工程の説明に用いた図２が示す断面と同じ断面を示している。なお、以降の工程を説明する各断面図において、Ａの符号を付した図は図４と同じ断面を図示したものであり、Ｂの符号を付した図は図５と同じ断面を図示したものである。

上記多結晶シリコン膜１０を成膜した後、図３〜図５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）によってゲート配線領域ＧＬＡを覆い、そのフォトレジスト膜をマスクとして多結晶シリコン膜１０をエッチングする。それにより、活性セル領域ＡＣＡにおいては、多結晶シリコン膜１０を溝部７内にのみ残し、溝部７内にてその多結晶シリコン膜１０からゲート電極１１を形成することができる。ゲート配線領域ＧＬＡにおいては、多結晶シリコン膜１０は溝部８内を埋め込み、一部が溝部８内から連続して溝部８の外部に残るようにパターニングされ、ゲート電極１１と電気的に接続するゲート引き出し電極１２が形成される。また、溝部８外のゲート引き出し電極１２には、ゲート引き出し電極１２の端部から延在するスリット（第３溝部）１４が形成される。このスリット１４が延在する方向を溝部７、８が延在する方向（ゲート引き出し電極１２が延在する方向）と交差する方向とすることにより、ゲート引き出し電極１２がスリット１４によって分断されてしまう不具合を防ぐことができる。ターミネーション領域ＴＮＡでは、多結晶シリコン膜１０は除去される。

ところで、ｄ１は溝部８外における多結晶シリコン膜１０（ゲート引き出し電極１２）の膜厚であり、ｄ２は溝部７内の多結晶シリコン膜１０がオーバーエッチングされた量、すなわち溝部７の開口部から溝部７内の多結晶シリコン膜１０（ゲート電極１１）の表面までの深さである。本実施の形態１においては、スリット１４の体積とゲート電極１１より上の溝部７の体積とが同じとなるように、スリット１４の幅および配置される間隔を設定する。

次に、図６に示すように、基板に熱処理を施すことにより、膜厚２０ｎｍ程度の酸化シリコン膜１５を形成する。この時、溝部７付近を拡大した図７に示すように、溝部７の開口部からゲート電極１１の表面までの側壁７Ａにおいては、ゲート酸化膜９と酸化シリコン膜１５とが二重に重なった状態で成膜される。

続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｎ^-型半導体領域５にｐ型の不純物（たとえばＢＦ₂（二フッ化ホウ素））を導入することにより、活性セル領域ＡＣＡのｎ^-型半導体領域５にｐ⁺型半導体領域（第３半導体層）１６を形成し、ターミネーション領域ＴＮＡにｐ⁺型ガードリング領域１７を形成する。ｐ⁺型半導体領域１６は、本実施の形態１のトレンチゲート型パワーＭＩＳＦＥＴのソースとなる。ｐ⁺型ガードリング領域１７は、平面において活性セル領域ＡＣＡおよびゲート配線領域ＧＬＡを取り囲むように形成される。このｐ型の不純物を導入する工程時には、前述したように、溝部７の開口部からゲート電極１１の表面までの側壁には、ゲート酸化膜９と酸化シリコン膜１５との二重の酸化シリコン膜が成膜されている。それにより、ｐ型の不純物が溝部７の側壁からｎ^-型半導体領域５に導入されてしまうことを防ぎ、ｐ⁺型半導体領域１６の濃度プロファイルを最適化することが可能となる。すなわち、所望の形成範囲のｐ⁺型半導体領域１６の下部に望ましくないｐ⁺型半導体領域１６Ａ（図７参照）が形成されてしまう不具合を未然に防ぐことが可能となる。また、ｐ型の不純物が溝部７の側壁からゲート電極１１に導入されてしまうことも防ぎ、ゲート耐圧を確保することができる。

続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｎ^-型半導体領域５にｎ型の不純物（たとえばＰ（リン））を導入することにより、活性セル領域ＡＣＡのｎ^-型半導体領域５にｎ⁺型半導体領域１８を形成する。

次に、図８および図９に示すように、ＣＶＤ法で基板上に膜厚９００Å〜１１００Å程度の酸化シリコン膜１９を堆積する。続いて、ＣＶＤ法で酸化シリコン膜（第２絶縁膜）１９上に膜厚４０００Å〜５０００Å程度のＢＰＳＧ（Boro-Phospho Silicate Glass）膜（第２絶縁膜）２０を堆積する。続いて、基板に９００℃程度の熱処理を施すことにより、ＢＰＳＧ膜２０を流動化させ、ＢＰＳＧ膜２０の表面の段差を緩和する。

ここで、ＢＰＳＧ膜２０はゲート電極１１上の溝部７内へ流れ込むため、溝部８外のゲート引き出し電極１２にスリット１４（図３および図５も参照）が形成されていない場合には、活性領セル域ＡＣＡ（溝部７内を除く）における酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＣ１は、その流れ込んだ分だけ他の領域、たとえばゲート配線領域ＧＬＡにおける酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＬ１より薄くなる。一方、本実施の形態１では、スリット１４が形成されていることから、ＢＰＳＧ膜２０はこのスリット１４に流れ込む。それにより、たとえばゲート配線領域ＧＬＡにおける酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＬ１を活性セル領域ＡＣＡ（溝部７内を除く）における酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＣ１以下とすることが可能となる。これら各領域における酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚と工程との関係については、次工程を説明する際にさらに詳しく説明する。

次に、図１０〜図１２に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより、ＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５をパターニングする。それにより、活性セル領域ＡＣＡにおいては、ＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５がエッチバックされることになり、溝部７外のＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５は除去され、溝部７内にはそれらが所定量残される。ゲート配線領域ＧＬＡにおいては、溝部７外のＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５にゲート引き出し電極１２に達する開口部（第１開口部）２１が形成される。ターミネーション領域ＴＮＡにおいては、ｐ⁺型ガードリング領域に達する開口部２２が形成される。

ところで、前述したようにスリット１４が形成されていない場合には、活性セル領域ＡＣＡ（溝部７内を除く）における酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＣ１は、ゲート配線領域ＧＬＡにおける酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＬ１より薄くなる。そのため、ＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５をエッチングし、開口部２１が完全にゲート引き出し電極１２に達した時点において、ゲート電極１１上のＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５の総膜厚が、所望のゲート耐圧を保つのに不十分となってしまう場合がある。一方、図８を用いて前述したように、本実施の形態１では、ゲート配線領域ＧＬＡにおける酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＬ１を活性セル領域ＡＣＡ（溝部７内を除く）における酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＣ１以下とすることができる。そのような酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＣ１、ＴＬ１とすることにより、ＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５のパターニング時には、開口部２１が完全にゲート引き出し電極１２に達した時点でも、溝部７内の酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０はエッチバックされることなく、溝部７内を完全に埋め込むように残すことができる。開口部２１が完全にゲート引き出し電極１２に達した後は、溝部７内の酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＧ１が所望の膜厚となるまでエッチバックを進める。それにより、本実施の形態１のトレンチゲート型パワーＭＩＳＦＥＴにおいては、所望のゲート耐圧を確保することが可能となる。また、溝部７の開口部から溝部７内のゲート電極１１の表面までの深さｄ２（図４参照）が、溝部８外におけるゲート引き出し電極１２の膜厚ｄ１（図４参照）と等しい場合には、スリット１４の幅およびスリット１４が配置される間隔を適当に設定し、たとえば溝部７とスリット１４の幅とが同じ寸法となり、隣接する溝部７間の間隔と隣接するスリット１４間の間隔とが同じ寸法となるようにすることにより、ゲート配線領域ＧＬＡにおける酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＬ１を活性セル領域ＡＣＡ（溝部７内を除く）における酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＣ１と同等とすることができる。さらに、溝部８外におけるゲート引き出し電極１２の膜厚ｄ１（図４参照）が、溝部７の開口部から溝部７内のゲート電極１１の表面までの深さｄ２（図４参照）より厚くなるように設定すれば、ゲート配線領域ＧＬＡにおける酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＬ１を活性セル領域ＡＣＡ（溝部７内を除く）における酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＣ１以下とすることができる。

また、本発明者らは、スリット１４を形成しなくともゲート電極１１の上面を溝部７の深さ方向に低くすることにより、開口部２１が完全にゲート引き出し電極１２に達した時点でも、溝部７内の酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＧ１を所望のゲート耐圧を確保するのに十分な膜厚とすることができる技術について検討した。しかしながら、ゲート電極１１の上面を溝部７の深さ方向に低くすると、ソースとなるｐ⁺型半導体領域１６を深くする必要が生じる。ソースを深くするとパンチスルー耐圧が低下してしまうのでチャネルとなるｎ^-型半導体領域５も深くする必要が生じる。チャネルとなるｎ^-型半導体領域５を深くするとそれを貫く溝７も深くする必要がある。溝７が深くなることにより、ゲート・ソース間の寄生容量が増加してしまうためスイッチング損失が増加してしまうという不具合が生じる。また、溝７を深くすると浅いときに比べて深さばらつきが増えるため、溝部７のうち、トレンチゲート型パワーＭＩＳＦＥＴのチャネルとなるｎ^-型半導体領域５を突き抜けてドレインとなるｐ^-型単結晶シリコン層２に達する部分が増える。それにより、ゲート電極１１とｐ^-型単結晶シリコン層２との間に生じるゲート・ドレイン間の寄生容量が増加し、トレンチゲート型パワーＭＩＳＦＥＴのスイッチング損失が増加してしまう不具合が生じる。また、トレンチゲート型パワーＭＩＳＦＥＴのソースとなるｐ⁺型半導体領域１６および前記ｎ^-型半導体領域５を深く形成するためにはｐ⁺型半導体領域１６およびｎ^-型半導体領域５を形成する不純物を拡散させるための熱処理に要する時間が増大し、半導体装置を製造するＴＡＴ（Turn Around Time）が増加してしまう不具合が生じる。また、溝部７を深く形成しなければいけないことから、溝部７の形状を制御することが困難になる上にエッチングに要する時間が増加し、半導体装置を製造するＴＡＴ（Turn Around Time）が増加してしまう不具合が生じる。一方、本実施の形態１によれば、溝部７を深く形成しなくとも、溝部７内の酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＧ１を所望のゲート耐圧を確保するのに十分な膜厚とすることができるので、これらの不具合を解消することができる。また、本実施の形態１を適用しても、スリット１４の形成は、多結晶シリコン１０を成膜した後、フォトリソグラフィ技術によって、ゲート配線領域ＧＬＡ及びゲート電極１１以外の部分と同時に除去できるので、プロセス工程が増えることはない。

次に、図１３および図１４に示すように、基板上にバリア導体膜として、たとえばスパッタリング法で膜厚１０００Å〜２２００Å程度のＴｉＷ（チタンタングステン）膜２３を堆積した後、基板に熱処理を施す。続いて、そのＴｉＷ膜２３上に、たとえばスパッタリング法にて膜厚２６０００Å〜５５０００Å程度のＡｌ（アルミニウム）膜２４を堆積する。バリア導体膜は、Ａｌと基板（Ｓｉ）とが接触することにより不所望な反応層が形成されることを防止する役割を果たす。なお、本実施の形態１において、Ａｌ膜は、Ａｌを主成分とする膜を意味し、他の金属等を含有していてもよい。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてそのＴｉＷ膜２３およびＡｌ膜２４をエッチングすることにより、ゲート引き出し電極１２と電気的に接続するゲート配線（第２配線）２５、パワーＭＩＳＦＥＴのソース領域となるｐ⁺型半導体領域１６と電気的に接続するソースパッド（ソース電極（第１配線））２６、ｐ⁺型ガードリング領域１７と電気的に接続する配線２７、およびゲート配線２５と電気的に接続するゲートパッド（ゲート電極）を形成する。なお、そのゲートパッドは、図１３および図１４では図示されない領域に形成される。

図示は省略するが、上記ゲート配線２５、ソースパッド２６、配線２７およびゲートパッドを形成した後、基板の上部に、保護膜として、たとえばポリイミド樹脂膜を塗布し、露光、現像することによって、ゲートパッドおよびソースパッド２６上のポリイミド樹脂膜を除去し、開口部を形成する。

次いで、基板の表面をテープ等で保護した後、保護面を下側とし、ｐ⁺型単結晶シリコン基板１の裏面を研削する。上記テープを剥がした後、ｐ⁺型単結晶シリコン基板１の裏面上に、導電性膜として、たとえばＴｉ（チタン）膜、Ｎｉ（ニッケル）膜およびＡｕ（金）膜を順次スパッタリング法により堆積し、これらの積層膜を形成する。この積層膜は、ドレイン（ｐ⁺型単結晶シリコン基板１およびｐ^-型単結晶シリコン層２）の引出し電極（ドレイン電極）となる。

続いて、上記ポリイミド樹脂膜に形成した開口部上に、たとえばＡｕ等よりなるバンプ電極を形成した後、ウエハ状態の基板を、たとえば分割領域（図示は省略）に沿ってダイシングし、個々のチップへと分割する。その後、個々のチップを、たとえば外部端子を有するリードフレーム（実装板）上に搭載し樹脂等で封止（実装）し、本実施の形態１の半導体装置を製造する。

（実施の形態２）
本実施の形態２の半導体装置は、前記実施の形態１の半導体装置と同様に、たとえばｐチャネル型のパワーＭＩＳＦＥＴを有するものである。この本実施の形態２の半導体装置の製造方法について図１５および図１６を用いて説明する。

本実施の形態２の半導体装置の製造工程は、前記実施の形態１においてＢＰＳＧ膜２０を成膜した工程（図８および図９参照）までは同様であるが、ゲート引き出し電極１２にスリット１４（図３および図５参照）は形成しない。その後、図１５に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜Ｒ１によって基板上のゲート配線領域ＧＬＡおよびターミネーション領域ＴＮＡを覆い、活性セル領域ＡＣＡのＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５をエッチングする。それにより、活性セル領域ＡＣＡにおいては、溝部７外のＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５を除去し、溝部７内においては酸化シリコン膜１５、酸化シリコン膜１９およびＢＰＳＧ膜２０の総膜厚ＴＧ１を所望の膜厚とする。

次に、上記フォトレジスト膜Ｒ１を除去した後、図１６に示すように、新たにフォトリソグラフィ技術によってパターニングされたフォトレジスト膜Ｒ２によって基板上の開口部２１、２２が形成される領域以外の領域を覆い、ＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５をエッチングする。それにより、溝部７内のＢＰＳＧ膜２０および酸化シリコン膜１９を目減りさせることなく開口部２１、２２を形成することができる。すなわち、本実施の形態２のトレンチゲート型パワーＭＩＳＦＥＴにおいても、所望のゲート耐圧を確保することが可能となる。

その後、前記実施の形態１にて図１３および図１４を用いて説明した工程と同様の工程を経ることにより、本実施の形態２の半導体装置を製造する。

上記のような本実施の形態２によっても、前記実施の形態１と同様の効果を得ることができる。

（実施の形態３）
本実施の形態３の半導体装置は、前記実施の形態１、２の半導体装置と同様に、たとえばｐチャネル型のパワーＭＩＳＦＥＴを有するものである。この本実施の形態３の半導体装置の製造方法について図１７および図１８を用いて説明する。

本実施の形態３の半導体装置の製造工程は、前記実施の形態１においてＢＰＳＧ膜２０を成膜した工程（図８および図９参照）までは同様であるが、ゲート引き出し電極１２にスリット１４（図３および図５参照）は形成しない。その後、図１７に示すように、ＢＰＳＧ膜２０および酸化シリコン膜１９をエッチバックし、溝部７外のＢＰＳＧ膜２０および酸化シリコン膜１９を除去する。ここで、溝部７内に残ったＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５の総膜厚を確認する。続いて、図１８に示すように、基板上に酸化シリコン膜１９と同様の酸化シリコン膜（第２絶縁膜、第３絶縁膜）１９ＡおよびＢＰＳＧ膜２０と同様のＢＰＳＧ膜（第２絶縁膜、第３絶縁膜）２０Ａを順次堆積し、基板に熱処理を施してＢＰＳＧ膜２０Ａを流動化させる。

この時、ＢＰＳＧ膜２０および酸化シリコン膜１９をエッチバックした際に、溝部７内に残ったＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５の総膜厚が、所望のゲート耐圧を確保するのに十分であった場合には、ＢＰＳＧ膜２０Ａ、酸化シリコン膜１９Ａおよび酸化シリコン膜１５をエッチングして開口部２１、２２を形成し、その後、前記実施の形態１にて図１３および図１４を用いて説明した工程と同様の工程を経ることにより、本実施の形態３の半導体装置を製造する。一方、ＢＰＳＧ膜２０および酸化シリコン膜１９をエッチバックした際に、溝部７内に残ったＢＰＳＧ膜２０、酸化シリコン膜１９および酸化シリコン膜１５の総膜厚が、所望のゲート耐圧を確保するのに十分でない場合には、ＢＰＳＧ膜２０Ａおよび酸化シリコン膜１９Ａをエッチバックし、溝部７外のＢＰＳＧ膜２０Ａおよび酸化シリコン膜１９Ａを除去する。ここで、溝部７内に残ったＢＰＳＧ膜２０、２０Ａ、酸化シリコン膜１９、１９Ａおよび酸化シリコン膜１５の総膜厚を確認し、所望のゲート耐圧を確保するのに十分でない場合には、十分な総膜厚となるまで、酸化シリコン膜１９ＡおよびＢＰＳＧ膜２０Ａを堆積する工程と、この積層膜をエッチバックする工程とを繰り返した後に開口部２１、２２を形成する。このような本実施の形態３のトレンチゲート型パワーＭＩＳＦＥＴにおいても、所望のゲート耐圧を確保することが可能となる。

（実施の形態４）
本実施の形態４の半導体装置は、前記実施の形態１〜３の半導体装置と同様に、たとえばｐチャネル型のパワーＭＩＳＦＥＴを有するものである。この本実施の形態４の半導体装置の製造方法について図１９および図２０を用いて説明する。

本実施の形態４の半導体装置の製造工程は、前記実施の形態１の半導体装置の製造工程とほぼ同様であるが、図１９に示すように、ゲート引き出し電極１２に前記実施の形態１で形成したスリット１４（図３および図５参照）の代わりに複数の平面円形の開口部（第３溝部）１４Ａを形成する。この開口部１４Ａの開口径は、スリット１４の幅と同程度とすることを例示できる。スリット１４の代わりに平面円形の開口部１４Ａを形成することにより、後の工程で形成されるゲート配線２５（図１３および図１４参照）とゲート引き出し電極１２とが接触する面積を増加することができる。それにより、ゲート抵抗を低減することができる。

また、図２０に示すように、スリット１４の代わりに、ゲート引き出し電極１２の端部まで達していないスリット（第３溝部）１４Ｂを形成してもよい。このように、平面で周囲をゲート引き出し電極１２に囲まれたスリット１４Ｂとすることにより、ゲート引き出し電極１２は、電流経路と直行する方向での断面積を増加できるので、ゲート抵抗を低減することができる。また、この電流経路と直行する方向での断面積を増加できるという観点では、上記の平面円形の開口部１４Ａを形成した場合でも同様の効果を得ることをできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

たとえば、前記実施の形態では、トレンチゲート型パワーＭＩＳＦＥＴを含む半導体装置の製造工程について説明したが、同様に基板に形成された溝部内にゲート電極を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む半導体装置の製造工程に対しても同様の製造工程を適用することができる。

本発明の半導体装置の製造方法は、たとえばトレンチゲート型のパワーＭＩＳＦＥＴを有する半導体装置の製造工程に適用することができる。

本発明の実施の形態１である半導体装置の製造方法を説明する要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態１である半導体装置の製造工程中の要部平面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態３である半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 本発明の実施の形態４である半導体装置の製造工程中の要部平面図である。 本発明の実施の形態４である半導体装置の製造工程中の要部平面図である。 本発明者らが検討した半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。

符号の説明

１ ｐ⁺型単結晶シリコン基板
２ ｐ^-型単結晶シリコン層（第１半導体層）
３ 酸化シリコン膜
４ フィールド絶縁膜
５ ｎ^-型半導体領域（第２半導体層）
６ 酸化シリコン膜
７ 溝部（第１溝部）
７Ａ 側壁
８ 溝部（第２溝部）
９ ゲート酸化膜（第１絶縁膜）
１０ 多結晶シリコン膜（第１導電性膜）
１１ ゲート電極
１２ ゲート引き出し電極
１４ スリット（第３溝部）
１４Ａ 開口部（第３溝部）
１４Ｂ スリット（第３溝部）
１５ 酸化シリコン膜
１６ ｐ⁺型半導体領域（第３半導体層）
１７ ｐ⁺型ガードリング領域
１８ ｎ⁺型半導体領域
１９ 酸化シリコン膜（第２絶縁膜）
１９Ａ 酸化シリコン膜（第２絶縁膜、第３絶縁膜）
２０ ＢＰＳＧ膜（第２絶縁膜）
２０Ａ ＢＰＳＧ膜（第２絶縁膜、第３絶縁膜）
２１ 開口部（第１開口部）
２２ 開口部
２３ ＴｉＷ膜
２４ Ａｌ膜
２５ ゲート配線（第２配線）
２６ ソースパッド（ソース電極（第１配線））
２７ 配線
１０１ 基板
１０２、１０３ 溝
１０４ ゲート電極
１０５ ゲート配線
１０６ 層間絶縁膜
１０７ 開口部
１０８、１０９、１１０ 半導体層
ＡＣＡ 活性セル領域（第１領域）
ＧＬＡ ゲート配線領域（第２領域）
Ｒ１、Ｒ２ フォトレジスト膜
ＴＣ、ＴＬ、ＴＧ 膜厚
ＴＣ１、ＴＬ１、ＴＧ１ 膜厚
ＴＮＡ ターミネーション領域

Claims (12)

1. 半導体装置の製造方法であって、
   （ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体層を形成する工程、
   （ｂ）前記半導体基板に前記第１導電型とは逆の極性の第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程、
   （ｃ）前記半導体基板の主面において、第１領域に前記第２半導体層を貫通する第１溝部を形成し、第２領域に前記第２半導体層を貫通する第２溝部を形成する工程、
   （ｄ）前記第１溝部内および前記第２溝部内に第１絶縁膜を形成する工程、
   （ｅ）前記第１絶縁膜の存在下で、前記第１溝部外および前記第２溝部外を含む前記半導体基板上に第１導電性膜を形成すると共に、前記第１溝部内および前記第２溝部内を前記第１導電性膜で埋め込む工程、
   （ｆ）前記第１導電性膜をパターニングし、前記第１領域においては前記第１溝部外の前記第１導電性膜と前記第１溝部の開口部から第１の深さ分だけの前記第１導電性膜とを除去し、前記第２領域においては前記第２溝部を埋め込み前記第２溝部外へ所定量延在する前記第１導電性膜を残すと共に、前記第２溝部外へ延在する前記第１導電性膜に第３溝部を形成する工程、
   （ｇ）前記第１領域の前記第２半導体層に第１導電型の不純物を導入し、前記第１溝部と隣接する前記第２半導体層に第１導電型の第３半導体層を形成する工程、
   （ｈ）前記（ｆ）工程後、前記第２領域における前記第１導電性膜上での膜厚が前記第１領域での膜厚以下となるように、前記第１溝部外を含む前記半導体基板上に第２絶縁膜をＣＶＤ法によって形成すると共に、前記第１溝部内および前記第３溝部内を前記第２絶縁膜で埋め込む工程、
   （ｉ）前記第２絶縁膜をパターニングし、前記第１領域においては前記第１溝部外の前記第２絶縁膜を除去しつつ前記第１溝部内に前記第２絶縁膜を残し、前記第２領域においては前記第３溝部内に前記第２絶縁膜を残しつつ、前記第２絶縁膜に前記第２溝部外へ延在する前記第１導電性膜に達する第１開口部を形成する工程、
   （ｊ）前記（ｉ）工程後、前記第１領域の前記半導体基板上に前記第３半導体層と電気的に接続する第１配線を形成し、前記第２領域の前記半導体基板上に前記第１開口部下で前記第１導電性膜と電気的に接続する第２配線を形成する工程、
   を含み、
   前記第１領域にて、前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとすることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記第３溝部は、前記第１導電性膜上の前記第１溝部の体積と同じ体積となるように形成することを特徴とする半導体装置の製造方法。
3. 請求項１または２に記載の半導体装置の製造方法において、
   前記第３溝部の深さは、前記第１の深さ以上であることを特徴とする半導体装置の製造方法。
4. 請求項１〜３の何れか１項に記載の半導体装置の製造方法において、
   前記第１溝部は、前記第１溝部が延在する方向と交差する第１方向での前記半導体基板の第１断面において複数配置されるように形成し、
   前記第３溝部は、複数配置されるように形成し、
   前記第１溝部の幅と前記第３溝部の幅とが同じとなるように形成し、
   前記第１断面で隣接する前記第１溝部の間隔と隣接する前記第３溝部の間隔とが同じとなるように形成することを特徴とする半導体装置の製造方法。
5. 請求項１〜４の何れか１項に記載の半導体装置の製造方法において、
   平面形状にて、前記第３溝部は、前記第１開口部が延在する方向と交差するように形成することを特徴とする半導体装置の製造方法。
6. 請求項１〜５の何れか１項に記載の半導体装置の製造方法において、
   前記第３溝部は、平面形状が前記第１導電性膜に囲まれるように形成することを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記第３溝部は、平面形状が円形となるように形成することを特徴とする半導体装置の製造方法。
8. 請求項１〜７の何れか１項に記載の半導体装置の製造方法において、
   前記第１導電性膜は、ゲートとすることを特徴とする半導体装置の製造方法。
9. 半導体装置の製造方法であって、
   （ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体層を形成する工程、
   （ｂ）前記半導体基板に前記第１導電型とは逆の極性の第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程、
   （ｃ）前記半導体基板の主面において、第１領域に前記第２半導体層を貫通する第１溝部を形成し、第２領域に前記第２半導体層を貫通する第２溝部を形成する工程、
   （ｄ）前記第１溝部内および前記第２溝部内に第１絶縁膜を形成する工程、
   （ｅ）前記第１絶縁膜の存在下で、前記第１溝部外および前記第２溝部外を含む前記半導体基板上に第１導電性膜を形成すると共に、前記第１溝部内および前記第２溝部内を前記第１導電性膜で埋め込む工程、
   （ｆ）前記第１導電性膜をパターニングし、前記第１領域においては前記第１溝部外の前記第１導電性膜と前記第１溝部の開口部から第１の深さ分だけの前記第１導電性膜とを除去し、前記第２領域においては前記第２溝部を埋め込み前記第２溝部外へ所定量延在する前記第１導電性膜を残す工程、
   （ｇ）前記第１領域の前記第２半導体層に第１導電型の不純物を導入し、前記第１溝部と隣接する前記第２半導体層に第１導電型の第３半導体層を形成する工程、
   （ｈ）前記（ｆ）工程後、前記第２領域における前記第１導電性膜上での膜厚が前記第１領域での膜厚以下となるように、前記第１溝部外を含む前記半導体基板上に第２絶縁膜を形成すると共に、前記第１溝部内を前記第２絶縁膜で埋め込む工程、
   （ｉ）前記第１領域の前記第２絶縁膜をパターニングし、前記第１溝部外の前記第２絶縁膜を除去しつつ、前記第１溝部内に前記第２絶縁膜を残す工程、
   （ｊ）前記（ｉ）工程の前または後に、前記第２領域の前記第２絶縁膜をパターニングし、前記第２絶縁膜に前記第２溝部外へ延在する前記第１導電性膜に達する第１開口部を形成する工程、
   （ｋ）前記（ｉ）工程および前記（ｊ）工程後、前記第１領域の前記半導体基板上に前記第３半導体層と電気的に接続する第１配線を形成し、前記第２領域の前記半導体基板上に前記第１開口部下で前記第１導電性膜と電気的に接続する第２配線を形成する工程、
   を含み、
   前記第１領域にて、前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとすることを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記第１導電性膜は、ゲートとすることを特徴とする半導体装置の製造方法。
11. 半導体装置の製造方法であって、
    （ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体層を形成する工程、
    （ｂ）前記半導体基板に前記第１導電型とは逆の極性の第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程、
    （ｃ）前記半導体基板の主面において、第１領域に前記第２半導体層を貫通する第１溝部を形成し、第２領域に前記第２半導体層を貫通する第２溝部を形成する工程、
    （ｄ）前記第１溝部内および前記第２溝部内に第１絶縁膜を形成する工程、
    （ｅ）前記第１絶縁膜の存在下で、前記第１溝部外および前記第２溝部外を含む前記半導体基板上に第１導電性膜を形成すると共に、前記第１溝部内および前記第２溝部内を前記第１導電性膜で埋め込む工程、
    （ｆ）前記第１導電性膜をパターニングし、前記第１領域においては前記第１溝部外の前記第１導電性膜と前記第１溝部の開口部から第１の深さ分だけの前記第１導電性膜とを除去し、前記第２領域においては前記第２溝部を埋め込み前記第２溝部外へ所定量延在する前記第１導電性膜を残す工程、
    （ｇ）前記第１領域の前記第２半導体層に第１導電型の不純物を導入し、前記第１溝部と隣接する前記第２半導体層に第１導電型の第３半導体層を形成する工程、
    （ｈ）前記（ｆ）工程後、前記第２領域における前記第１導電性膜上での膜厚が前記第１領域での膜厚以下となるように、前記第１溝部外を含む前記半導体基板上に第２絶縁膜を形成すると共に、前記第１溝部内を前記第２絶縁膜で埋め込む工程、
    （ｉ）前記半導体基板の全面において、前記第１溝部外の前記第２絶縁膜が除去されるまで前記第２絶縁膜をエッチングする工程、
    （ｊ）前記（ｉ）工程後において前記第１溝部が前記第２絶縁膜で埋め込まれるまで前記（ｈ）工程および前記（ｉ）工程を繰り返す工程、
    （ｋ）前記（ｈ）工程後、前記半導体基板上に第３絶縁膜を形成する工程、
    （ｌ）前記第３絶縁膜をパターニングし、前記第１領域においては前記第３絶縁膜を除去し、前記第２領域においては前記第３絶縁膜に前記第２溝部外へ延在する前記第１導電性膜に達する第１開口部を形成する工程、
    （ｍ）前記（ｌ）工程後、前記第１領域の前記半導体基板上に前記第３半導体層と電気的に接続する第１配線を形成し、前記第２領域の前記半導体基板上に前記第１開口部下で前記第１導電性膜と電気的に接続する第２配線を形成する工程、
    を含み、
    前記第１領域にて、前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとすることを特徴とする半導体装置の製造方法。
12. 請求項１１記載の半導体装置の製造方法において、
    前記第１導電性膜は、ゲートとすることを特徴とする半導体装置の製造方法。

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