JP2006013136A5 - - Google Patents

Claims (14)

1. 半導体装置の製造方法であって、
   （ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体層を形成する工程、
   （ｂ）前記半導体基板に前記第１導電型とは逆の極性の第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程、
   （ｃ）前記半導体基板の主面において、第１領域に前記第２半導体層を貫通する第１溝部を形成し、第２領域に前記第２半導体層を貫通する第２溝部を形成する工程、
   （ｄ）前記第１溝部内および前記第２溝部内に第１絶縁膜を形成する工程、
   （ｅ）前記第１絶縁膜の存在下で前記半導体基板上に第１導電性膜を形成し、前記第１溝部および前記第２溝部を前記第１導電性膜で埋め込む工程、
   （ｆ）前記第１導電性膜をパターニングし、前記第１領域においては前記第１溝部外の前記第１導電性膜と前記第１溝部の開口部から第１の深さ分だけの前記第１導電性膜とを除去し、前記第２領域においては前記第２溝部を埋め込み前記第２溝部外へ所定量延在する前記第１導電性膜を残す工程、
   （ｇ）前記第１領域の前記第２半導体層に第１導電型の不純物を導入し、前記第１溝部と隣接する前記第２半導体層に第１導電型の第３半導体層を形成する工程、
   （ｈ）前記（ｆ）工程後、前記第１溝部を埋め込み、前記第２領域での膜厚が前記第１領域での膜厚以下となるように前記半導体基板上に第２絶縁膜を形成する工程、
   （ｉ）前記第２絶縁膜をパターニングし、前記第１領域においては前記第１溝部外の前記第２絶縁膜を除去し、前記第２領域においては前記第２絶縁膜に前記第２溝部外へ延在する前記第１導電性膜に達する第１開口部を形成する工程、
   （ｊ）前記（ｉ）工程後、前記第１領域の前記半導体基板上に前記第３半導体層と電気的に接続する第１配線を形成し、前記第２領域の前記半導体基板上に前記第１開口部下で前記第１導電性膜と電気的に接続する第２配線を形成する工程、
   を含み、
   前記第１領域にて、前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとすることを特徴とする半導体装置の製造方法。
2. 請求項１記載の半導体装置の製造方法において、
   前記（ｆ）工程は、前記第２領域において前記第２溝部外へ延在する前記第１導電性膜に第３溝部を形成する工程を含むことを特徴とする半導体装置の製造方法。
3. 請求項２記載の半導体装置の製造方法において、
   前記第３溝部は、前記第１導電性膜上の前記第１溝部の体積と同じ体積となるように形成することを特徴とする半導体装置の製造方法。
4. 請求項３記載の半導体装置の製造方法において、
   前記第３溝部の深さは、前記第１の深さ以上であることを特徴とする半導体装置の製造方法。
5. 請求項２記載の半導体装置の製造方法において、
   前記第１溝部は、前記第１溝部が延在する方向と交差する第１方向での前記半導体基板の第１断面において複数配置されるように形成し、
   前記第３溝部は、複数配置されるように形成し、
   前記１溝部の幅と前記第３溝部の幅とが同じとなるように形成し、
   前記第１断面で隣接する前記第１溝部の間隔と隣接する前記第３溝部の間隔とが同じとなるように形成することを特徴とする半導体装置の製造方法。
6. 請求項２記載の半導体装置の製造方法において、
   平面形状にて、前記第３溝部は、前記第１開口部が延在する方向と交差するように形成することを特徴とする半導体装置の製造方法。
7. 請求項２記載の半導体装置の製造方法において、
   前記第３溝部は、平面形状が前記第１導電性膜に囲まれるように形成することを特徴とする半導体装置の製造方法。
8. 請求項７記載の半導体装置の製造方法において、
   前記第３溝部は、平面形状が円形となるように形成することを特徴とする半導体装置の製造方法。
9. 請求項１記載の半導体装置の製造方法において、
   前記第１導電性膜は、ゲートとすることを特徴とする半導体装置の製造方法。
10. 半導体装置の製造方法であって、
    （ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体層を形成する工程、
    （ｂ）前記半導体基板に前記第１導電型とは逆の極性の第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程、
    （ｃ）前記半導体基板の主面において、第１領域に前記第２半導体層を貫通する第１溝部を形成し、第２領域に前記第２半導体層を貫通する第２溝部を形成する工程、
    （ｄ）前記第１溝部内および前記第２溝部内に第１絶縁膜を形成する工程、
    （ｅ）前記第１絶縁膜の存在下で前記半導体基板上に第１導電性膜を形成し、前記第１溝部および前記第２溝部を前記第１導電性膜で埋め込む工程、
    （ｆ）前記第１導電性膜をパターニングし、前記第１領域においては前記第１溝部外の前記第１導電性膜と前記第１溝部の開口部から第１の深さ分だけの前記第１導電性膜とを除去し、前記第２領域においては前記第２溝部を埋め込み前記第２溝部外へ所定量延在する前記第１導電性膜を残す工程、
    （ｇ）前記第１領域の前記第２半導体層に第１導電型の不純物を導入し、前記第１溝部と隣接する前記第２半導体層に第１導電型の第３半導体層を形成する工程、
    （ｈ）前記（ｆ）工程後、前記半導体基板上に前記第１溝部を埋め込む第２絶縁膜を形成する工程、
    （ｉ）前記第１領域の前記第２絶縁膜をパターニングし、前記第１溝部外の前記第２絶縁膜を除去する工程、
    （ｊ）前記（ｉ）工程の前または後に、前記第２領域の前記第２絶縁膜をパターニングし、前記第２絶縁膜に前記第２溝部外へ延在する前記第１導電性膜に達する第１開口部を形成する工程、
    （ｋ）前記（ｉ）工程および前記（ｊ）工程後、前記第１領域の前記半導体基板上に前記第３半導体層と電気的に接続する第１配線を形成し、前記第２領域の前記半導体基板上に前記第１開口部下で前記第１導電性膜と電気的に接続する第２配線を形成する工程、
    を含み、
    前記第１領域にて、前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとすることを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記第１導電性膜は、ゲートとすることを特徴とする半導体装置の製造方法。
12. 半導体装置の製造方法であって、
    （ａ）第１導電型の半導体基板の主面に第１導電型の第１半導体層を形成する工程、
    （ｂ）前記半導体基板に前記第１導電型とは逆の極性の第２導電型の不純物を導入して第２導電型の第２半導体層を形成する工程、
    （ｃ）前記半導体基板の主面において、第１領域に前記第２半導体層を貫通する第１溝部を形成し、第２領域に前記第２半導体層を貫通する第２溝部を形成する工程、
    （ｄ）前記第１溝部内および前記第２溝部内に第１絶縁膜を形成する工程、
    （ｅ）前記第１絶縁膜の存在下で前記半導体基板上に第１導電性膜を形成し、前記第１溝部および前記第２溝部を前記第１導電性膜で埋め込む工程、
    （ｆ）前記第１導電性膜をパターニングし、前記第１領域においては前記第１溝部外の前記第１導電性膜と前記第１溝部の開口部から第１の深さ分だけの前記第１導電性膜とを除去し、前記第２領域においては前記第２溝部を埋め込み前記第２溝部外へ所定量延在する前記第１導電性膜を残す工程、
    （ｇ）前記第１領域の前記第２半導体層に第１導電型の不純物を導入し、前記第１溝部と隣接する前記第２半導体層に第１導電型の第３半導体層を形成する工程、
    （ｈ）前記（ｆ）工程後、前記半導体基板上に前記第１溝部を埋め込む第２絶縁膜を形成する工程、
    （ｉ）前記半導体基板の全面において、前記第１溝部外の前記第２絶縁膜が除去されるまで前記第２絶縁膜をエッチングする工程、
    （ｊ）前記（ｉ）工程後において前記第１溝部が前記第２絶縁膜で埋め込まれるまで前記（ｈ）工程および前記（ｉ）工程を繰り返す工程、
    （ｋ）前記（ｈ）工程後、前記半導体基板上に第３絶縁膜を形成する工程、
    （ｌ）前記第３絶縁膜をパターニングし、前記第１領域においては前記第３絶縁膜を除去し、前記第２領域においては前記第３絶縁膜に前記第２溝部外へ延在する前記第１導電性膜に達する第１開口部を形成する工程、
    （ｍ）前記（ｌ）工程後、前記第１領域の前記半導体基板上に前記第３半導体層と電気的に接続する第１配線を形成し、前記第２領域の前記半導体基板上に前記第１開口部下で前記第１導電性膜と電気的に接続する第２配線を形成する工程、
    を含み、
    前記第１領域にて、前記第１半導体層をドレインとし、前記第２半導体層をチャネルとし、前記第３半導体層をソースとすることを特徴とする半導体装置の製造方法。
13. 請求項１２記載の半導体装置の製造方法において、
    前記（ｌ）工程時において、前記第２領域の前記第２絶縁膜の膜厚は、前記第１領域の前記第２絶縁膜の膜厚以下であることを特徴とする半導体装置の製造方法。
14. 請求項１２記載の半導体装置の製造方法において、
    前記第１導電性膜は、ゲートとすることを特徴とする半導体装置の製造方法。