JP2003100917A5 - - Google Patents

Claims (24)

1. 不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを有し、
   前記不揮発性記憶装置は、
   半導体層の上方に、第２ゲート絶縁層を介して形成されたワードゲートと、
   前記半導体層に形成された、ソース領域またはドレイン領域を構成する不純物層と、
   前記ワードゲートの一方の側面および他方の側面に沿ってそれぞれ形成された、サイドウォール状の第１および第２コントロールゲートと、を含み、
   前記第１コントロールゲートは、前記半導体層に対して第１ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置され、
   前記第２コントロールゲートは、前記半導体層に対して第１ゲート絶縁層を介して、かつ、前記ワードゲートに対して第１サイド絶縁層を介して配置され、
   前記第１および第２コントロールゲートは、それぞれ第１方向に連続して配置され、かつ、
   前記第１方向と交差する第２方向に対して、前記不純物層を介して隣り合う前記第１および第２コントロールゲートは、共通コンタクト部に接続され、
   前記共通コンタクト部は、コンタクト導電層、ストッパ絶縁層、およびキャップ絶縁層を含み、
   前記コンタクト導電層は、前記第１および第２コントロールゲートと連続し、
   前記ストッパ絶縁層は、前記コンタクト導電層の外側に配置され、
   前記キャップ絶縁層は、少なくとも前記ストッパ絶縁層の上方に形成されている、半導体装置。
2. 請求項１において、
   前記コンタクト導電層は、前記ストッパ絶縁層の内側に、第２サイド絶縁層を介して配置されている、半導体装置。
3. 請求項１または２において、
   前記コンタクト導電層は、前記第１および第２コントロールゲートと同一の材質からなる、半導体装置。
4. 請求項１ないし３のいずれかにおいて、
   前記コンタクト導電層の上面と、前記ストッパ絶縁層の上面とがほぼ平面を構成する、半導体装置。
5. 請求項１ないし４のいずれかにおいて、
   前記ストッパ絶縁層は、窒化シリコンを主成分とする材料からなり、
   前記キャップ絶縁層は、酸化シリコンを主成分とする材料からなる、半導体装置。
6. 請求項１ないし５のいずれかにおいて、
   前記キャップ絶縁層の上方にはさらに、層間絶縁層が積層され、
   前記コンタクト導電層は凹部を構成し、該凹部上に、前記キャップ絶縁層および前記層間絶縁層を貫通するコンタクトホールが形成され、
   前記コンタクトホールには、プラグ導電層が埋め込まれている、半導体装置。
7. 請求項１ないし６のいずれかにおいて、
   前記コンタクト導電層は、前記半導体層の上方に、コンタクト絶縁層を介して配置され、
   前記コンタクト絶縁層は、前記第１ゲート絶縁層と同一の材質からなる、半導体装置。
8. 請求項２ないし７のいずれかにおいて、
   前記第２サイド絶縁層は、前記第１サイド絶縁層と同一の材質からなる、半導体装置。
9. 請求項１ないし８のいずれかにおいて、
   前記第１サイド絶縁層は、その上端が前記第１および第２コントロールゲートより上方に位置する、半導体装置。
10. 請求項１ないし９のいずれかにおいて、
    隣り合う前記第１および第２コントロールゲートは、絶縁層によって埋め込まれている、半導体装置。
11. 請求項１ないし１０のいずれかにおいて、
    前記共通コンタクト部は、前記不純物層の端部に隣接して設けられた、半導体装置。
12. 請求項１１において、
    前記共通コンタクト部が複数形成され、
    前記不純物層が複数配列され、
    前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に設けられた、半導体装置。
13. 請求項１ないし１２のいずれかにおいて、
    前記第１ゲート絶縁層および前記第１サイド絶縁層は、第１酸化シリコン層、窒化シリコン層、および第２酸化シリコン層の積層膜からなる、半導体装置。
14. 不揮発性記憶装置が複数の行および列に格子状に配列されたメモリセルアレイを含む半導体装置の製造方法であって、以下の工程を含む、半導体装置の製造方法。
    半導体層の上方に、第２ゲート絶縁層のための第１絶縁層を形成する工程、
    前記第１絶縁層の上方に、第１導電層を形成する工程、
    前記第１導電層の上方に、ストッパ層を形成する工程、
    前記第１導電層および前記ストッパ層をパターニングして、ゲート層を形成する工程、
    少なくとも前記半導体層の上方に、第１ゲート絶縁層を形成する工程、
    前記ゲート層の両側面に第１サイド絶縁層を形成する工程、
    前記メモリセルアレイの形成領域に第２導電層を形成する工程、
    共通コンタクト部の形成領域に対応する前記第２導電層上にマスクを形成して、前記第２導電層を異方性エッチングすることにより、サイドウォール状の第１および第２コントロールゲートを形成する工程、
    前記メモリセルアレイの形成領域に第２絶縁層を形成した後、前記ストッパ層が露出するように該第２絶縁層および前記第２導電層を化学的機械的研磨法によって研磨することにより、前記共通コンタクト部の形成領域内にコンタクト導電層を形成する工程、
    ソース領域またはドレイン領域を構成する不純物層を前記半導体層に形成する工程、
    前記メモリセルアレイの形成領域に、キャップ絶縁層のための第３絶縁層を形成した後、共通コンタクト部の形成領域に対応する前記第３絶縁層上にマスクを形成して、前記第３絶縁層をパターニングすることにより、前記共通コンタクト部の形成領域に前記キャップ絶縁層を形成する工程、および
    前記メモリセルアレイの形成領域に第３導電層を形成した後、前記ゲート層、前記第３導電層、および前記ストッパ層をパターニングして、ワードゲートおよび該ワードゲートに接続されたワード線を形成するとともに、前記共通コンタクトの形成領域内にストッパ絶縁層を形成する工程。
15. 請求項１４において、
    前記ゲート層をパターニングする工程は、前記ストッパ絶縁層を前記第１導電層の上方に形成する工程を含む、半導体装置の製造方法。
16. 請求項１４または１５において、
    さらに、前記メモリセルアレイの形成領域に層間絶縁層を形成した後、前記コンタクト導電層上に、前記キャップ絶縁層および前記層間絶縁層を貫通するコンタクトホールを形成する工程、および
    前記コンタクトホールにプラグ導電層を埋め込む工程を含む、半導体装置の製造方法。
17. 請求項１４ないし１６のいずれかにおいて、
    窒化シリコンを主成分とする材料から前記ストッパ層を形成し、
    酸化シリコンを主成分とする材料から前記第３絶縁層を形成する、半導体装置の製造方法。
18. 請求項１４ないし１７のいずれかにおいて、
    前記第１ゲート絶縁層および前記第１サイド絶縁層は、同一の成膜工程で形成され、かつ、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層の積層膜からなる、半導体装置の製造方法。
19. 請求項１４ないし１８のいずれかにおいて、
    前記コンタクト導電層は前記第１および第２コントロールゲートと同一の成膜工程で形成される、半導体装置の製造方法。
20. 請求項１４ないし１９のいずれかにおいて、
    前記共通コンタクト部の形成領域において、さらに、前記半導体層の上方にコンタクト絶縁層を形成する工程と、前記コンタクト導電層の側面に第２サイド絶縁層を形成する工程とを含み、
    前記コンタクト絶縁層の形成は、前記第１ゲート絶縁層を形成する工程と同一工程にて行なわれ、
    前記第２サイド絶縁層の形成は、前記第１サイド絶縁層を形成する工程と同一工程にて行なわれる、半導体装置の製造方法。
21. 請求項１４ないし２０のいずれかにおいて、
    前記第１サイド絶縁層を、その上端が前記コントロールゲートより上方に位置するように形成する、半導体装置の製造方法。
22. 請求項１４ないし２１のいずれかにおいて、
    前記第２絶縁層を化学的機械的研磨法によって研磨する工程において、前記不純物層を介して隣り合う１組の前記コントロールゲートは埋込み絶縁層によって覆われるように形成される、半導体装置の製造方法。
23. 請求項１４ないし２２のいずれかにおいて、
    前記共通コンタクト部は、前記不純物層の端部に隣接して形成される、半導体装置の製造方法。
24. 請求項２３において、
    前記共通コンタクト部を複数形成し、
    前記不純物層を複数配列させ、
    前記複数の共通コンタクト部は、複数配列された前記不純物層に対して、該不純物層の一方の側の端部と他方の側の端部とにおいて交互に形成される、半導体装置の製造方法。