CN111430355A - 半导体器件结构及其制作方法 - Google Patents

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CN111430355A
CN111430355A CN201811577754.8A CN201811577754A CN111430355A CN 111430355 A CN111430355 A CN 111430355A CN 201811577754 A CN201811577754 A CN 201811577754A CN 111430355 A CN111430355 A CN 111430355A
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马强
李天慧
平延磊
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SiEn Qingdao Integrated Circuits Co Ltd
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SiEn Qingdao Integrated Circuits Co Ltd
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Abstract

本发明提供一种半导体器件结构及其制作方法，半导体器件结构包括：衬底；第一晶体管，悬空于衬底之上；第二晶体管，悬空于衬底之上，且与第一晶体管具有间距；第一字线，位于第一栅极外围，且与第一栅极接触连接；第二字线，位于第二栅极外围，且与第二栅极接触连接；位线，与第一漏极电连接；源极线，与第二源极电连接。本发明制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件结构单位面积下的存储容量。

Description

半导体器件结构及其制作方法
技术领域
本发明属于集成电路设计制造，特别是涉及一种半导体器件结构及其制作方法。
背景技术
现有的非易失存储器(NOR)广泛应用于主控芯片、汽车电子及工控领域，主要用于存储芯片运行程序和关键数据。随着工艺制程的不断演变，内嵌存储器芯片处于成本及容量的考虑，也在同步的进行缩减；但由于寄生效应、读取干扰及耦合效应等问题制约着平面结构存储器单元格的缩小。同时，现有的平面结构存储器存在存储容量较小、可靠性差及读写擦除速率较慢等问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体器件结构及其制作方法，用于解决现有技术中的平面结构存储器存在的存储容量较小、可靠性差及读写擦除速率较慢等问题。
为实现上述目的及其他相关目的，本发明提供一种半导体器件结构，所述半导体器件结构包括：
衬底；
第一晶体管，悬空于所述衬底之上；所述第一晶体管包括：
第一沟道，悬空于所述衬底之上；
第一栅氧化层，包围于所述第一沟槽外围；
第一栅介质层，包围于所述第一栅氧化层外围；
第二栅氧化层，包围于所述第一栅介质层外围；
第一栅极，包围于所述第二栅氧化层外围；
第一源极及第一漏极，分别连接于所述第一沟道的两端；
第二晶体管，悬空于所述衬底之上，且与所述第一晶体管具有间距；所述第二晶体管包括：
第二沟道，悬空于所述衬底之上，且与所述第一沟道具有间距；
第二栅介质层，包围于所述第二沟道外围；
第二栅极，包围于所述第二栅介质层外围；
第二源极及第二漏极，分别连接于所述第二沟道的两端，且所述第二漏极与与其相邻的所述第一源极电连接；
第一字线，位于所述第一栅极外围，且与所述第一栅极接触连接；
第二字线，位于所述第二栅极外围，且与所述第二栅极接触连接；
位线，与所述第一漏极电连接；
源极线，与所述第二源极电连接。
可选地，所述第一沟道及所述第二沟道均包括纳米片。
可选地，所述第一栅氧化层、所述第一栅介质层及所述第二栅氧化层的总厚度介于50埃～150埃之间。
可选地，所述第一沟道的横截面形状包括圆角矩形，所述第二沟道的横截面形状包括圆角矩形。
可选地，所述第一沟道的掺杂类型与所述第一源极的掺杂类型及所述第一漏极的掺杂类型相同；所述第二沟道的掺杂类型与所述第二源极的掺杂类型及所述第二漏极的掺杂类型相同。
可选地，所述半导体器件结构包括若干个所述第一晶体管、若干个所述第二晶体管、若干条所述第一字线、若干条所述第二字线、若干条所述位线及若干条所述源极线；其中，若干个所述第一晶体管与若干个所述第二晶体管均呈多行多列排布，且每两行所述第一晶体管与每两行所述第二晶体管交替间隔排布；所述第一字线沿所述第一晶体管列排布的方向延伸，且将位于同一行的各所述第一晶体管的栅极依次串接；所述第二字线沿所述第二晶体管列排布的方向延伸，且将位于同一行的各所述第二晶体管的栅极依次串接；所述位线沿所述第一晶体管及所述第二晶体管行排布的方向延伸，且将位于同一列的所述第一晶体管的漏极依次串接；所述源极线沿所述第二晶体管的列排布方向延伸，且将相邻两行源极相连接的第二晶体管的源极依次串接。
可选地，自所述衬底向上至少包括两个上下堆叠的所述第一晶体管，且相邻上下两所述第一晶体管之间具有间距；自所述衬底向上至少包括两个上下堆叠的所述第二晶体管，且相邻上下两所述第二晶体管之间具有间距。
可选地，所述第一晶体管与位于同一列中且最近邻的所述第二晶体管共同构成一存储单元格，同一列中每相邻两所述存储单元格背靠背设置于同一纳米片上。
可选地，所述半导体器件结构还包括：
第一隔离层，位于所述衬底的上表面，且位于所述衬底与所述第一晶体管及所述第二晶体管之间；
第二隔离层，位于自所述衬底向上堆叠的所述第一晶体管之间及自所述衬底向上堆叠的所述第二晶体管之间。
本发明还提供一种半导体器件结构的制作方法，所述半导体器件结构的制作方法包括步骤：
提供一衬底；
于所述衬底上形成由下至上依次交替叠置的牺牲层及沟道材料层；
刻蚀所述沟道材料层及所述牺牲层以形成第一鳍形结构及第二鳍形结构；其中，所述第一鳍形结构包括由下至上依次交替叠置的第一牺牲单元及第一沟道单元；所述第二鳍形结构与所述第一鳍形结构具有间距，所述第二鳍形结构包括由下至上依次交替叠置的第二牺牲单元及第二沟道单元；
选择性去除所述第一牺牲单元及所述第二牺牲单元，以获得悬空的第一沟道及第二沟道；
依次形成包围所述第一沟道的第一栅氧化层、包围所述第一栅氧化层的第一栅介质层及包围所述第一栅介质层的第二栅氧化层；
形成包围所述第二沟道的第二栅介质层；
形成包围所述第二栅氧化层的第一栅极，并同时形成包围所述第二栅介质层的第二栅极；
于所述第一沟道两端形成第一源极及第二漏极，并同时于所述第二沟道两端形成第二源极及第二漏极；并使所述第二漏极与与其临近的所述第一源极电连接；
形成第一字线、第二字线、位线及源极线；其中，所述第一字线位于所述第一栅极外围且与所述第一栅极接触连接，所述第二字线位于所述第二栅极外围且与所述第二栅极接触连接，所述位线与所述第一漏极电连接，所述源极线与所述第二源极电连接。
可选地，选择性去除所述第一牺牲单元及所述第二牺牲单元，以获得悬空的第一沟道及第二沟道包括如下步骤：
选择性去除所述第一牺牲单元及所述第二牺牲单元；
采用热氧化工艺于所述第一沟道单元表面及所述第二沟道单元表面形成包围所述第一沟道单元及所述第二沟道单元的热氧化层；
去除所述热氧化层以形成截面形状呈圆角矩形的纳米片作为所述第一沟道及所述第二沟道。
可选地，形成所述第一沟道及所述第二沟道之后还包括将所得结构进行退火处理的步骤。
可选地，于氢气气氛下将所得结构进行退火处理，退火温度为800℃～1200℃，退火时间为5分钟～8小时。
可选地，形成所述第一栅氧化层及所述第二栅氧化层的同时还于所述衬底的表面形成第一隔离层。
可选地，形成的所述牺牲层及所述沟道材料层的层数均至少为两层；于上层所述第一栅极的外围形成所述第一字线及上层所述第二栅极的外围形成所述第二字线之前还包括于已形成的所述第一字线的上表面及已形成的所述第二字线的上表面形成第二隔离层的步骤。
如上所述，本发明的半导体器件结构及其制作方法，具有以下有益效果：
本发明制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件结构单位面积下的存储容量；
本发明制备的半导体器件结构具有较高的可靠性和快速的读写擦除速度。
附图说明
图1显示为本发明实施例一中提供的半导体器件结构的制备方法的流程图。
图2显示为本发明实施例一中提供的半导体器件结构的制作方法中步骤1)所呈现的结构的局部截面结构示意图。
图3显示为本发明实施例一中提供的半导体器件结构的制作方法中步骤2)所呈现的结构的局部截面结构示意图。
图4a～图4b显示为本发明实施例一中提供的半导体器件结构的制作方法中步骤3)所呈现的结构的局部截面结构示意图；其中，图4a显示为第一晶体管形成区域的局部截面结构示意图，图4b显示为第二晶体管形成区域的局部截面结构示意图。
图5a～图6b显示为本发明实施例一中提供的半导体器件结构的制作方法中步骤4)所呈现的结构的局部截面结构示意图；其中，图5a及图6a显示为第一晶体管形成区域的局部截面结构示意图，图5b及图6b显示为第二晶体管形成区域的局部截面结构示意图。
图7a～图7c显示为本发明实施例一中提供的半导体器件结构的制作方法中步骤5)所呈现的结构的局部截面结构示意图；其中，图7a显示为第一晶体管形成区域的局部截面结构示意图，图7b及图7c显示为第二晶体管形成区域的局部截面结构示意图。
图8a～图8c显示为本发明实施例一中提供的半导体器件结构的制作方法中步骤6)所呈现的结构的局部截面结构示意图；其中，图8a及图8c显示为第一晶体管形成区域的局部截面结构示意图，图8b显示为第二晶体管形成区域的局部截面结构示意图。
图9a～图9b显示为本发明实施例一中提供的半导体器件结构的制作方法中步骤7)所呈现的结构的局部截面结构示意图；其中，图9a显示为第一晶体管形成区域的局部截面结构示意图，图9b显示为第二晶体管形成区域的局部截面结构示意图。
图10a～图12b显示为本发明实施例一中提供的半导体器件结构的制作方法中步骤9)所呈现的结构的局部截面结构示意图；其中，图10a、图11a及图12a显示为第一晶体管形成区域的局部截面结构示意图，图10b、图11b及图12b显示为第二晶体管形成区域的局部截面结构示意图。
图13显示为本发明的半导体器件的等效电路图。
元件标号说明
10 衬底
11 第一晶体管
111 第一沟道
1111 沟道材料层
1112 第一沟道单元
112 第一栅氧化层
113 第一栅介质层
114 第二栅氧化层
115 第一栅极
12 第二晶体管
1111 第二沟槽
11111 第二沟道单元
122 第二栅介质层
123 第二栅极
13 第一字线
14 第二字线
15 位线
16 源极线
17 第一隔离层
18 第二隔离层
19 牺牲层
191 第一牺牲单元
192 第二牺牲单元
20 存储单元格
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种半导体器件结构的制作方法，所述半导体器件结构包括步骤：
1)提供一衬底；
2)于所述衬底上形成由下至上依次交替叠置的牺牲层及沟道材料层；
3)刻蚀所述沟道材料层及所述牺牲层以形成第一鳍形结构及第二鳍形结构；其中，所述第一鳍形结构包括由下至上依次交替叠置的第一牺牲单元及第一沟道单元；所述第二鳍形结构与所述第一鳍形结构具有间距，所述第二鳍形结构包括由下至上依次交替叠置的第二牺牲单元及第二沟道单元；
4)选择性去除所述第一牺牲单元及所述第二牺牲单元，以获得悬空的第一沟道及第二沟道；
5)依次形成包围所述第一沟道的第一栅氧化层、包围所述第一栅氧化层的第一栅介质层及包围所述第一栅介质层的第二栅氧化层；
6)形成包围所述第二沟道的第二栅介质层；
7)形成包围所述第二栅氧化层的第一栅极，并同时形成包围所述第二栅介质层的第二栅极；
8)于所述第一沟道两端形成第一源极及第二漏极，并同时于所述第二沟道两端形成第二源极及第二漏极；并使所述第二漏极与与其临近的所述第一源极电连接；
9)形成第一字线、第二字线、位线及源极线；其中，所述第一字线位于所述第一栅极外围且与所述第一栅极接触连接，所述第二字线位于所述第二栅极外围且与所述第二栅极接触连接，所述位线与所述第一漏极电连接，所述源极线与所述第二源极电连接。
在步骤1)中，请参阅图1中的S1步骤及图2，提供一衬底10。
作为示例，所述衬底10可以包括但不仅限于硅衬底、碳化硅衬底或锗硅衬底。优选地，本实施例中，所述衬底10为硅衬底。
在步骤2)中，请参阅图1中的S2步骤及图3，于所述衬底10上形成由下至上依次交替叠置的牺牲层19及沟道材料层1111。
作为示例，可以采用化学气相沉积工艺等于所述衬底10上交替形成由下至上依次交替重叠的所述牺牲层19及所述沟道材料层1111；所述牺牲层19可以包括埋氧层(BOX)，所述牺牲层19的材料可以包括二氧化硅；所述沟道材料层1111可以包括绝缘体上硅(SOI)。所述牺牲层19及所述沟道材料层1111的层数可以根据实际需要进行设置，图3中仅以所述牺牲层19及所述沟道材料层1111的层数均为两层作为示例，但实际示例中，所述牺牲层19及所述沟道材料层1111的层数不以此为限。
作为示例，所述牺牲层19的厚度可以为10纳米～200纳米，如50纳米、100纳米、150纳米等；所述沟道材料层1111的厚度可以为10纳米～100纳米，如20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米等。
在步骤3)中，请参阅图1中的S3步骤及图4a至图4b，刻蚀所述沟道材料层1111及所述牺牲层19以形成第一鳍形结构及第二鳍形结构；其中，所述第一鳍形结构包括由下至上依次交替叠置的第一牺牲单元191及第一沟道单元1112，如图4a所示；所述第二鳍形结构与所述第一鳍形结构具有间距，所述第二鳍形结构包括由下至上依次交替叠置的第二牺牲单元192及第二沟道单元1211，如图4b所示。
作为示例，采用光刻工艺及刻蚀工艺刻蚀所述沟道材料层1111及所述牺牲层19以形成所述第一鳍形结构及所述第二鳍形结构。所述第一牺牲单元191及所述第二牺牲单元192由所述牺牲层19刻蚀而成，所述第一沟道单元1112及所述第二沟道1211由所述沟道材料层1111刻蚀而成。
在步骤4)中，请参阅图1中的S4步骤及图5a至图6b，选择性去除所述第一牺牲单元191及所述第二牺牲单元192，以获得悬空的第一沟道111及第二沟道121。
作为示例，步骤4)包括如下步骤：
4-1)选择性去除所述第一牺牲单元191及所述第二牺牲单元192，去除所述第一牺牲单元191后的结构如图5a所示，去除所述第二牺牲单元192后的结构如图5b所示；具体的，可以采用稀释氢氟酸溶液(DHF)对所述第一鳍形结构中的所述第一牺牲单元191及所述第二鳍形结构中的所述第二牺牲单元192进行湿法腐蚀，以选择性去除所述第一牺牲单元191及所述第二牺牲单元192；
4-2)采用热氧化工艺于所述第一沟道单元1112表面及所述第二沟道单元1211表面形成包围所述第一沟道单元1112及所述第二沟道单元1211的热氧化层(未示出)；
4-3)去除所述热氧化层以形成横截面形状包括圆角矩形的所述第一沟道111(如图6a所示)及横截面形状包括圆角矩形的所述第二沟道121(如图6b所示)；体的，可以采用稀释氢氟酸溶液(DHF)对所述热氧化层进行湿法腐蚀以将其去除。
作为示例，形成所述第一沟道111及所述第二沟道121之后还包括将步骤4-3)所得结构进行退火处理的步骤。具体的，将步骤4-3)所得结构置于氢气气氛下进行退火处理，退火温度为800℃～1200℃，退火时间为5分钟～8小时。
作为示例，退火处理后还包括对所述第一沟道111及所述第二沟道121进行掺杂处理的步骤；具体的，可以采用离子注入工艺对所述第一沟道111、所述第二沟道121、所述第一沟道111两端的区域及所述第二沟道122两端的区域进行P型离子注入。当然，在其他示例中，也可以对上述区域进行N型离子注入。
在步骤5)中，请参阅图1中的S5步骤及图7a～7c，依次形成包围所述第一沟道111的第一栅氧化层112、包围所述第一栅氧化层112的第一栅介质层113及包围所述第一栅介质层113的第二栅氧化层114。
作为示例，步骤5)可以包括如下步骤：
5-1)于所述第一沟道111的外壁及所述第二沟道121的外壁形成包围所述第一沟道111及所述第二沟道121的第一栅氧化层112；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或外延生长工艺等工艺形成所述第一栅氧化层112；
5-2)于所述第一栅氧化层112的外壁形成包围所述第一栅氧化层112的所述第一栅介质层113，所述第一栅介质层113同时形成于所述第一沟道111外围及所述第二沟道112外围的所述第一栅氧化层112的外围；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或外延生长工艺等工艺形成所述第一栅氧化层112；所述第一栅介质层113可以包括但不仅限于氮化物层；
5-3)于所述第一栅介质层113的外壁形成包围所述第一栅介质层113的第二栅氧化层114，所述第二栅氧化层114同时形成于所述第一沟槽111外围及所述第二沟道112外围的所述第一栅介质层113的外围(如图7a及图7b所示)；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或外延生长工艺等工艺形成所述第二栅氧化层114；
5-4)去除位于所述第二沟道121外围的所述第二栅氧化层114、所述第一栅介质层113及所述第一栅氧化层112，如图7c所示，此时，仅有所述第一沟道111的外围形成有依次形成包围所述第一沟道111的第一栅氧化层112、包围所述第一栅氧化层112的第一栅介质层113及包围所述第一栅介质层113的第二栅氧化层114；此时，保留于所述第一沟道111外围的所述第一栅介质层113用来实现存储功能。
作为示例，所述第一沟道111外围的所述第一栅氧化层112、所述第一栅介质层113及所述第二栅氧化层114的总厚度可以根据实际需要进行设定，优选地，本实施例中，所述第一沟道111外围的所述第一栅氧化层112、所述第一栅介质层113及所述第二栅氧化层114的总厚度可以介于50埃～150埃之间。需要说明的是，此处“介于50埃～150埃之间”是指包括50埃与150埃两个端点以及50埃与150埃之间所有数值的取值区间。
作为示例，形成所述第一栅氧化层112及所述第二栅氧化层114的同时还于所述衬底10的表面形成第一隔离层17，所述第一隔离层17的材料可以包括但不仅限于氧化层(Buried Oxide)。
在步骤6)中，请参阅图1中的S6步骤及图8a～8c，形成包围所述第二沟道121的第二栅介质层122。
作为示例，步骤6)可以包括如下步骤：
6-1)于所述第二栅氧化层114的外壁及所述第二沟道121的外壁形成包围所述第二栅氧化层114及所述第二沟道121的所述第二栅介质层122，如图8a及图8b所示；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或外延生长工艺等工艺形成所述第二栅介质层122；所述第二栅介质层122可以包括高k介质层；
6-2)去除包围所述第二栅氧化层114的所述第二栅介质层122，如图8c所示；此时，只有所述第二沟道121的外壁形成有包围所述第二沟道121的所述第二栅介质层122。
在步骤7)中，请参阅图1中的S7步骤及图9a及图9b，形成包围所述第二栅氧化层114的第一栅极115，并同时形成包围所述第二栅介质层122的第二栅极123。
作为示例，可以采用物理气相沉积工艺、化学气相沉积工艺、原子层沉积工艺或外延生长工艺等形成所述第一栅极115及所述第二栅极123。
作为示例，所述第一栅极115的材料可以包括多晶硅或金属，所述第二栅极123的材料可以包括多晶硅或金属；即所述第一栅极115可以为多晶硅栅极，也可以为金属栅极，所述第二栅极123可以为多晶硅栅极，也可以为金属栅极。
在步骤8)中，请参阅图1中的S8步骤，于所述第一沟道111两端形成第一源极(未示出)及第二漏极(未示出)，并同时于所述第二沟道121两端形成第二源极(未示出)及第二漏极(未示出)；并使所述第二漏极与与其临近的所述第一源极电连接。
作为示例，可以采用离子注入工艺在所述第一沟道111的两端及所述第二沟道121的两端进行离子注入以形成所述第一源极、所述第一漏极、所述第二源极及所述第二漏极。
作为示例，所述第一源极的掺杂类型及所述第一漏极的掺杂类型与所述第一沟道111的掺杂类型可以相同；所述第二源极的掺杂类型及所述第二漏极的掺杂类型与所述第二沟道121的掺杂类型可以相同。
作为示例，所述第一沟道111、位于所述第一沟道111外围的所述第一栅氧化层112、位于所述第一沟道111外围的所述第一栅介质层113、位于所述第一沟道111外围的所述第二栅氧化层114、位于所述第一沟道111外围的所述第一栅极115、位于所述第一沟道111两端的所述第一源极及所述第一漏极共同构成第一晶体管11，所述第一晶体管11可以作为存储管；所述第二沟道121、位于所述第二沟道121外围的所述第二栅介质层122、位于所述第二沟道121外围的所述第二栅极、位于所述第二沟道121两端的所述第二源极及所述第二漏极共同构成第二晶体管12，所述第二晶体管12可以作为选通管。
在步骤9)中，请参阅图1中的S9步骤及图10a及图13，形成第一字线(WLS)13、第二字线(WL)14、位线15及源极线16；其中，所述第一字线13位于所述第一栅极115外围且与所述第一栅极115接触连接，所述第二字线14位于所述第二栅极123外围且与所述第二栅极123接触连接，所述位线15与所述第一漏极电连接，所述源极线16与所述第二源极电连接。
作为示例，以所述第一晶体管及所述第二晶体管自所述衬底10向上均包括两层作为示例，步骤9)中形成所述第一字线13及所述第二字线15包括如下步骤：
9-1)于位于底层的所述第一栅极115外围形成位于下层的所述第一字线13(如图10a所示)，并于位于底层的所述第二栅极123外围形成位于下层的所述第二字线14(如图10b所示)；位于下层的所述第一字线13与位于底层的所述第一栅极115接触连接，位于下层的所述第二字线14与位于底层的所述第二栅极123接触连接；
9-2)于步骤9-1)中形成的所述第一字线13及所述第二字线14的上表面形成第二隔离层18，如图11a及图11b所示；所述第二隔离层18可以包括介质层；
9-3)于所述第二隔离层18的上表面及位于顶层的所述第一栅极115外围形成位于上层的所述第一字线13(如图12a所示)，并于所述第二隔离层18的上表面及位于顶层的所述第二电极123外围形成位于上层的所述第二字线14(如图12b所示)；位于上层的所述第一字线13与位于顶层的所述第一栅极115接触连接，位于上层的所述第二字线14与位于顶层的所述第二栅极123接触连接。即上下相邻两层所述第一字线13之间及上下相邻两层的所述第二字线14之间形成有所述第二隔离层18，以将上下相邻两层所述第一字线13及上下相邻两层的所述第二字线14相隔离。
作为示例，请参阅图13，所述半导体器件结构包括若干个所述第一晶体管11、若干个所述第二晶体管12、若干条所述第一字线13、若干条所述第二字线14、若干条所述位线15及若干条所述源极线16；其中，若干个所述第一晶体管11与若干个所述第二晶体管12均呈多行多列排布，且每两行所述第一晶体管11与每两行所述第二晶体管12交替间隔排布(即一行所述第一晶体管11、一行所述第二晶体管12、一行所述第二晶体管12、一行所述第一晶体管11、一行所述第一晶体管11、一行所述第二晶体管12…依次规律排布)；所述第一字线13沿所述第一晶体管11列排布的方向延伸(即所述第一字线13的延伸方向与每行所述第一晶体管11的排布方向相同)，且将位于同一行的各所述第一晶体管11的栅极(即所述第一栅极115)依次串接；所述第二字线14沿所述第二晶体管12列排布的方向延伸(即所述第二字线14的延伸方向与每行所述第二晶体管12的排布方向相同)，且将位于同一行的各所述第二晶体管12的栅极(即所述第二栅极123)依次串接；所述位线15沿所述第一晶体管11及所述第二晶体管12行排布的方向延伸(即所述位线15的延伸方向与所述第一字线13的延伸方向及所述第二字线14的延伸方向相垂直)，且将位于同一列的所述第一晶体管11的漏极(即所述第一漏极)依次串接；所述源极线16沿所述第二晶体管12的列排布方向延伸(即所述源极线16的延伸方向与所述第一字线13的延伸方向及所述第二字线14的延伸方向相平行)，且将相邻两行源极(即所述第二源极)相连接的第二晶体管12的源极依次串接(即所述源极线16将相邻两行之间没有所述第一晶体管11的所述第二晶体管12的源极依次串接)。
作为示例，所述第一晶体管11与位于同一列中且最近邻的所述第二晶体管12共同构成一存储单元格20，同一列中每相邻两所述存储单元格20背靠背设置，即同一列中的一所述存储单元格20中的所述第一晶体管11与与其最临近的另一所述存储单元格20中的所述第一晶体管11相邻接，且同一列中的一所述存储单元格20中的所述第二晶体管12与与其最临近的另一所述存储单元格20中的所述第二晶体管12相连接。同一列中每相邻两所述存储单元格20背靠背设置于同一纳米片上。
作为示例，各所述存储单元格20中的所述第一晶体管11作为存储单元，所述第二晶体管12作为选通单元，所述第一字线13用于控制存储，所述第二字线14用于控制选通读取。每个所述存储单元格20均包括四个端口，其中一个所述端口(即所述第一栅极115)与所述第一字线(WLS)13相连接，一个所述端口(即所述第二栅极123)与所述第二字线(WL)14相连接，一个所述端口(即所述第一漏极)与所述位线15相连接，另一个所述端口(即所述第二源极)与所述源极线16相连接。
实施例二
请结合图2至图11b继续参阅图12a至图13，本发明还提供一种半导体器件结构，所述半导体器件结构包括：衬底10；第一晶体管11，所述第一晶体管11悬空于所述衬底10之上；所述第一晶体管11包括：第一沟道111，所述第一沟道111悬空于所述衬底10之上；第一栅氧化层112，所述第一栅氧化层112包围于所述第一沟槽111外围；第一栅介质层113，所述第一栅介质层113包围于所述第一栅氧化层112外围；第二栅氧化层114，所述第二栅氧化层114包围于所述第一栅介质层113外围；第一栅极115，所述第一栅极115包围于所述第二栅氧化层114外围；第一源极(未示出)及第一漏极(未示出)，所述第一源极及所述第一漏极分别连接于所述第一沟道11的两端，即所述第一源极位于所述第一沟道11的一端，所述第一漏极位于所述第一沟道11的另一端；第二晶体管，悬空于所述衬底之上，且与所述第一晶体管具有间距；所述第二晶体管12包括：第二沟道121，所述第二沟道121悬空于所述衬底10之上，且所述第二沟道121与所述第一沟道111具有间距；第二栅介质层122，所述第二栅介质层122包围于所述第二沟道121外围；第二栅极123，所述第二栅极123包围于所述第二栅介质层122外围；第二源极(未示出)及第二漏极(未示出)，所述第二源极及所述第二漏极分别连接于所述第二沟道121的两端，即所述第二源极位于所述第二沟道121的一端，所述第二漏极位于所述第二沟道121的另一端，且所述第二漏极与与其相邻的所述第一源极电连接；第一字线13，所述第一字线13位于所述第一栅极115外围，且所述第一字线13与所述第一栅极115接触连接；第二字线14，所述第二字线14位于所述第二栅极123外围，且所述第二字线14与所述第二栅极123接触连接；位线15，所述位线15与所述第一漏极电连接；源极线16，所述源极线16与所述第二源极电连接。
作为示例，所述衬底10可以包括但不仅限于硅衬底、碳化硅衬底或锗硅衬底。优选地，本实施例中，所述衬底10为硅衬底。
作为示例，所述第一沟道111的厚度可以为10纳米～100纳米，如20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米等；所述第二沟道121的厚度可以为10纳米～100纳米，如20纳米、30纳米、40纳米、50纳米、60纳米、70纳米、80纳米、90纳米等。
作为示例，所述第一沟道111的横截面形状可以包括圆角矩形，所述第二沟道121的横截面形状可以包括圆角矩形。
作为示例，所述第一栅氧化层112及所述第二栅氧化层114可以包括但不仅限于氧化硅层，所述第一栅介质层113可以包括氮化物层，所述第一栅介质层113用来实现存储功能。
作为示例，所述第一栅氧化层112、所述第一栅介质层113及所述第二栅氧化层114的总厚度可以根据实际需要进行设定，优选地，本实施例中，所述第一栅氧化层112、所述第一栅介质层113及所述第二栅氧化层114的总厚度可以介于50埃～150埃之间。需要说明的是，此处“介于50埃～150埃之间”是指包括50埃与150埃两个端点以及50埃与150埃之间所有数值的取值区间。
作为示例，所述第一沟道111的掺杂类型与所述第一源极的掺杂类型及所述第一漏极的掺杂类型相同，譬如，所述第一沟道111的掺杂类型与所述第一源极的掺杂类型及所述第一漏极的掺杂类型可以均为但不仅限于P型；所述第二沟道121的掺杂类型与所述第二源极的掺杂类型及所述第二漏极的掺杂类型相同，即所述第二沟道121的掺杂类型与所述第二源极的掺杂类型及所述第二漏极的掺杂类型可以均为但不仅限于P型。
作为示例，所述第二栅介质层122可以包括高k介质层。
作为示例，所述第一栅极115的材料可以包括多晶硅或金属，所述第二栅极123的材料可以包括多晶硅或金属；即所述第一栅极115可以为多晶硅栅极，也可以为金属栅极，所述第二栅极123可以为多晶硅栅极，也可以为金属栅极。
作为示例，请参阅图13，所述半导体器件结构包括若干个所述第一晶体管11、若干个所述第二晶体管12、若干条所述第一字线13、若干条所述第二字线14、若干条所述位线15及若干条所述源极线16；其中，若干个所述第一晶体管11与若干个所述第二晶体管12均呈多行多列排布，且每两行所述第一晶体管11与每两行所述第二晶体管12交替间隔排布(即一行所述第一晶体管11、一行所述第二晶体管12、一行所述第二晶体管12、一行所述第一晶体管11、一行所述第一晶体管11、一行所述第二晶体管12…依次规律排布)；所述第一字线13沿所述第一晶体管11列排布的方向延伸(即所述第一字线13的延伸方向与每行所述第一晶体管11的排布方向相同)，且将位于同一行的各所述第一晶体管11的栅极(即所述第一栅极115)依次串接；所述第二字线14沿所述第二晶体管12列排布的方向延伸(即所述第二字线14的延伸方向与每行所述第二晶体管12的排布方向相同)，且将位于同一行的各所述第二晶体管12的栅极(即所述第二栅极123)依次串接；所述位线15沿所述第一晶体管11及所述第二晶体管12行排布的方向延伸(即所述位线15的延伸方向与所述第一字线13的延伸方向及所述第二字线14的延伸方向相垂直)，且将位于同一列的所述第一晶体管11的漏极(即所述第一漏极)依次串接；所述源极线16沿所述第二晶体管12的列排布方向延伸(即所述源极线16的延伸方向与所述第一字线13的延伸方向及所述第二字线14的延伸方向相平行)，且将相邻两行源极(即所述第二源极)相连接的第二晶体管12的源极依次串接(即所述源极线16将相邻两行之间没有所述第一晶体管11的所述第二晶体管12的源极依次串接)。
作为示例，所述第一晶体管11与位于同一列中且最近邻的所述第二晶体管12共同构成一存储单元格20，同一列中每相邻两所述存储单元格20背靠背设置，即同一列中的一所述存储单元格20中的所述第一晶体管11与与其最临近的另一所述存储单元格20中的所述第一晶体管11相邻接，且同一列中的一所述存储单元格20中的所述第二晶体管12与与其最临近的另一所述存储单元格20中的所述第二晶体管12相连接。同一列中每相邻两所述存储单元格20背靠背设置于同一纳米片(nano sheet)上。
作为示例，各所述存储单元格20中的所述第一晶体管11作为存储单元(即存储管)，所述第二晶体管12作为选通单元(即选通管)，所述第一字线13用于控制存储，所述第二字线14用于控制选通读取。每个所述存储单元格20均包括四个端口，其中一个所述端口(即所述第一栅极115)与所述第一字线(WLS)13相连接，一个所述端口(即所述第二栅极123)与所述第二字线(WL)14相连接，一个所述端口(即所述第一漏极)与所述位线15相连接，另一个所述端口(即所述第二源极)与所述源极线16相连接。
作为示例，自所述衬底10向上至少包括两个上下堆叠的所述第一晶体管11，且相邻上下两所述第一晶体管11之间具有间距；自所述衬底10向上至少包括两个上下堆叠的所述第二晶体管12，且相邻上下两所述第二晶体管12之间具有间距。其中，图12(a)及图12(b)以所述半导体器件结构包括两个自所述衬底10向上堆叠的所述第一晶体管11及所述第二晶体管12，但实际示例中并不依次为限。
作为示例，所述半导体器件结构还包括：第一隔离层17，所述第一隔离层17位于所述衬底10的上表面，且所述第一隔离层17位于所述衬底10与所述第一晶体管11及所述第二晶体管12之间；第二隔离层18，所述第二隔离层18位于自所述衬底10向上堆叠的所述第一晶体管11之间及自所述衬底10向上堆叠的所述第二晶体管12之间。
作为示例，所述第一隔离层17的材料可以包括但不仅限于氧化层(BuriedOxide)，所述第二隔离层18可以包括介质层。
如上所述，本发明的半导体器件结构及其制作方法，所述半导体器件结构包括：衬底；第一晶体管，悬空于所述衬底之上；所述第一晶体管包括：第一沟道，悬空于所述衬底之上；第一栅氧化层，包围于所述第一沟槽外围；第一栅介质层，包围于所述第一栅氧化层外围；第二栅氧化层，包围于所述第一栅介质层外围；第一栅极，包围于所述第二栅氧化层外围；第一源极及第一漏极，分别连接于所述第一沟道的两端；第二晶体管，悬空于所述衬底之上，且与所述第一晶体管具有间距；所述第二晶体管包括：第二沟道，悬空于所述衬底之上，且与所述第一沟道具有间距；第二栅介质层，包围于所述第二沟道外围；第二栅极，包围于所述第二栅介质层外围；第二源极及第二漏极，分别连接于所述第二沟道的两端，且所述第二漏极与与其相邻的所述第一源极电连接；第一字线，位于所述第一栅极外围，且与所述第一栅极接触连接；第二字线，位于所述第二栅极外围，且与所述第二栅极接触连接；位线，与所述第一漏极电连接；源极线，与所述第二源极电连接。本发明制备的半导体器件结构可以在单位面积下实现器件的多层堆叠，可以有效提高器件的集成度，大大提高器件结构单位面积下的存储容量；本发明制备的半导体器件结构具有较高的可靠性和快速的读写擦除速度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (15)

1.一种半导体器件结构，其特征在于，包括：
衬底；
第一晶体管，悬空于所述衬底之上；所述第一晶体管包括：
第一沟道，悬空于所述衬底之上；
第一栅氧化层，包围于所述第一沟槽外围；
第一栅介质层，包围于所述第一栅氧化层外围；
第二栅氧化层，包围于所述第一栅介质层外围；
第一栅极，包围于所述第二栅氧化层外围；
第一源极及第一漏极，分别连接于所述第一沟道的两端；
第二晶体管，悬空于所述衬底之上，且与所述第一晶体管具有间距；所述第二晶体管包括：
第二沟道，悬空于所述衬底之上，且与所述第一沟道具有间距；
第二栅介质层，包围于所述第二沟道外围；
第二栅极，包围于所述第二栅介质层外围；
第二源极及第二漏极，分别连接于所述第二沟道的两端，且所述第二漏极与与其相邻的所述第一源极电连接；
第一字线，位于所述第一栅极外围，且与所述第一栅极接触连接；
第二字线，位于所述第二栅极外围，且与所述第二栅极接触连接；
位线，与所述第一漏极电连接；
源极线，与所述第二源极电连接。
2.根据权利要求1所述的半导体器件结构，其特征在于：所述第一沟道及所述第二沟道均包括纳米片。
3.根据权利要求1所述的半导体器件结构，其特征在于：所述第一栅氧化层、所述第一栅介质层及所述第二栅氧化层的总厚度介于50埃～150埃之间。
4.根据权利要求1所述的半导体器件结构，其特征在于：所述第一沟道的横截面形状包括圆角矩形，所述第二沟道的横截面形状包括圆角矩形。
5.根据权利要求1所述的半导体器件结构，其特征在于：所述第一沟道的掺杂类型与所述第一源极的掺杂类型及所述第一漏极的掺杂类型相同；所述第二沟道的掺杂类型与所述第二源极的掺杂类型及所述第二漏极的掺杂类型相同。
6.根据权利要求1至5中任一项所述的半导体器件结构，其特征在于：所述半导体器件结构包括若干个所述第一晶体管、若干个所述第二晶体管、若干条所述第一字线、若干条所述第二字线、若干条所述位线及若干条所述源极线；其中，若干个所述第一晶体管与若干个所述第二晶体管均呈多行多列排布，且每两行所述第一晶体管与每两行所述第二晶体管交替间隔排布；所述第一字线沿所述第一晶体管列排布的方向延伸，且将位于同一行的各所述第一晶体管的栅极依次串接；所述第二字线沿所述第二晶体管列排布的方向延伸，且将位于同一行的各所述第二晶体管的栅极依次串接；所述位线沿所述第一晶体管及所述第二晶体管行排布的方向延伸，且将位于同一列的所述第一晶体管的漏极依次串接；所述源极线沿所述第二晶体管的列排布方向延伸，且将相邻两行源极相连接的第二晶体管的源极依次串接。
7.根据权利要求6所述的半导体器件结构，其特征在于：自所述衬底向上至少包括两个上下堆叠的所述第一晶体管，且相邻上下两所述第一晶体管之间具有间距；自所述衬底向上至少包括两个上下堆叠的所述第二晶体管，且相邻上下两所述第二晶体管之间具有间距。
8.根据权利要求6所述的半导体器件结构，其特征在于：所述第一晶体管与位于同一列中且最近邻的所述第二晶体管共同构成一存储单元格，同一列中每相邻两所述存储单元格背靠背设置于同一纳米片上。
9.根据权利要求1所述的半导体器件结构，其特征在于：所述半导体器件结构还包括：
第一隔离层，位于所述衬底的上表面，且位于所述衬底与所述第一晶体管及所述第二晶体管之间；
第二隔离层，位于自所述衬底向上堆叠的所述第一晶体管之间及自所述衬底向上堆叠的所述第二晶体管之间。
10.一种半导体器件结构的制作方法，其特征在于，包括如下步骤：
提供一衬底；
于所述衬底上形成由下至上依次交替叠置的牺牲层及沟道材料层；
刻蚀所述沟道材料层及所述牺牲层以形成第一鳍形结构及第二鳍形结构；其中，所述第一鳍形结构包括由下至上依次交替叠置的第一牺牲单元及第一沟道单元；所述第二鳍形结构与所述第一鳍形结构具有间距，所述第二鳍形结构包括由下至上依次交替叠置的第二牺牲单元及第二沟道单元；
选择性去除所述第一牺牲单元及所述第二牺牲单元，以获得悬空的第一沟道及第二沟道；
依次形成包围所述第一沟道的第一栅氧化层、包围所述第一栅氧化层的第一栅介质层及包围所述第一栅介质层的第二栅氧化层；
形成包围所述第二沟道的第二栅介质层；
形成包围所述第二栅氧化层的第一栅极，并同时形成包围所述第二栅介质层的第二栅极；
于所述第一沟道两端形成第一源极及第二漏极，并同时于所述第二沟道两端形成第二源极及第二漏极；并使所述第二漏极与与其临近的所述第一源极电连接；
形成第一字线、第二字线、位线及源极线；其中，所述第一字线位于所述第一栅极外围且与所述第一栅极接触连接，所述第二字线位于所述第二栅极外围且与所述第二栅极接触连接，所述位线与所述第一漏极电连接，所述源极线与所述第二源极电连接。
11.根据权利要求10所述的半导体器件结构的制作方法，其特征在于：选择性去除所述第一牺牲单元及所述第二牺牲单元，以获得悬空的第一沟道及第二沟道包括如下步骤：
选择性去除所述第一牺牲单元及所述第二牺牲单元；
采用热氧化工艺于所述第一沟道单元表面及所述第二沟道单元表面形成包围所述第一沟道单元及所述第二沟道单元的热氧化层；
去除所述热氧化层以形成截面形状呈圆角矩形的纳米片作为所述第一沟道及所述第二沟道。
12.根据权利要求11所述的半导体器件结构的制作方法，其特征在于：形成所述第一沟道及所述第二沟道之后还包括将所得结构进行退火处理的步骤。
13.根据权利要求12所述的半导体器件结构的制作方法，其特征在于：于氢气气氛下将所得结构进行退火处理，退火温度为800℃～1200℃，退火时间为5分钟～8小时。
14.根据权利要求10所述的半导体器件结构的制作方法，其特征在于：形成所述第一栅氧化层及所述第二栅氧化层的同时还于所述衬底的表面形成第一隔离层。
15.根据权利要求14所述的半导体器件结构的制作方法，其特征在于：形成的所述牺牲层及所述沟道材料层的层数均至少为两层；于上层所述第一栅极的外围形成所述第一字线及上层所述第二栅极的外围形成所述第二字线之前还包括于已形成的所述第一字线的上表面及已形成的所述第二字线的上表面形成第二隔离层的步骤。
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