KR20210091794A - 직렬 접속된 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 디바이스 및 그 형성 방법 - Google Patents
직렬 접속된 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 디바이스 및 그 형성 방법 Download PDFInfo
- Publication number
- KR20210091794A KR20210091794A KR1020217018742A KR20217018742A KR20210091794A KR 20210091794 A KR20210091794 A KR 20210091794A KR 1020217018742 A KR1020217018742 A KR 1020217018742A KR 20217018742 A KR20217018742 A KR 20217018742A KR 20210091794 A KR20210091794 A KR 20210091794A
- Authority
- KR
- South Korea
- Prior art keywords
- memory unit
- ferroelectric memory
- gate dielectric
- layer
- active region
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 117
- 239000004065 semiconductor Substances 0.000 claims abstract description 512
- 239000000463 material Substances 0.000 claims abstract description 274
- 230000005669 field effect Effects 0.000 claims description 135
- 239000003989 dielectric material Substances 0.000 claims description 109
- 239000000758 substrate Substances 0.000 claims description 108
- 239000013078 crystal Substances 0.000 claims description 99
- 239000004020 conductor Substances 0.000 claims description 59
- 238000005530 etching Methods 0.000 claims description 34
- 125000006850 spacer group Chemical group 0.000 claims description 33
- 238000000151 deposition Methods 0.000 claims description 20
- 239000007772 electrode material Substances 0.000 claims description 19
- 238000002955 isolation Methods 0.000 claims description 15
- 238000000059 patterning Methods 0.000 claims description 6
- 230000005684 electric field Effects 0.000 claims description 5
- 239000000203 mixture Substances 0.000 claims description 4
- 230000000694 effects Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 477
- 230000015572 biosynthetic process Effects 0.000 description 50
- 229920002120 photoresistant polymer Polymers 0.000 description 30
- 239000002019 doping agent Substances 0.000 description 24
- 229910052751 metal Chemical group 0.000 description 20
- 239000002184 metal Chemical group 0.000 description 20
- 239000005368 silicate glass Substances 0.000 description 18
- 238000005137 deposition process Methods 0.000 description 13
- 239000011521 glass Substances 0.000 description 9
- 230000008021 deposition Effects 0.000 description 8
- 238000000407 epitaxy Methods 0.000 description 8
- 239000000945 filler Substances 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 7
- 230000010287 polarization Effects 0.000 description 7
- 238000005498 polishing Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000004380 ashing Methods 0.000 description 5
- 238000011161 development Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 229910001092 metal group alloy Inorganic materials 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000003491 array Methods 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000002269 spontaneous effect Effects 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 239000003575 carbonaceous material Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002861 polymer material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- NKZSPGSOXYXWQA-UHFFFAOYSA-N dioxido(oxo)titanium;lead(2+) Chemical compound [Pb+2].[O-][Ti]([O-])=O NKZSPGSOXYXWQA-UHFFFAOYSA-N 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 229910052451 lead zirconate titanate Inorganic materials 0.000 description 1
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
-
- H01L27/11597—
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/225—Auxiliary circuits
- G11C11/2259—Cell access
-
- H01L27/1159—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
- H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
Abstract
강유전성 메모리 유닛 셀은 강유전성 메모리 유닛 셀을 턴온하고 턴오프하는 선택 게이트 트랜지스터의 직렬 접속, 및 강유전성 메모리 트랜지스터를 포함한다. 데이터는 강유전성 메모리 트랜지스터의 강유전성 재료 층에 저장된다. 강유전성 메모리 유닛 셀은 평면 구조일 수 있으며, 여기서 트랜지스터들 둘 모두는 수평 전류 방향들을 갖는 평면 트랜지스터들이다. 이러한 경우에, 액세스 트랜지스터의 게이트 전극은 매립형 전도성 라인(buried conductive line)으로서 형성될 수 있다. 대안적으로, 강유전성 메모리 유닛 셀은 수직 반도체 채널들의 수직 스택을 포함할 수 있다.
Description
관련 출원
본 출원은 2019년 6월 27일자로 출원된 미국 정규 특허출원 제16/454,458호 및 미국 정규 특허출원 제16/454,475호에 대한 우선권의 이익을 주장하며, 이들 출원들의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 대체적으로 반도체 메모리 디바이스들의 분야에 관한 것으로, 특히 직렬 접속된 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 디바이스 및 그 형성 방법에 관한 것이다.
강유전성 재료는 인가된 전기장의 부재 시에 전기 전하들의 자발적 분극을 보여주는 재료를 지칭한다. 강유전성 재료 내의 전기 전하들의 순 분극(net polarization)(P)은 최소 에너지 상태에서 0이 아니다. 따라서, 재료의 자발적 강유전성 분극이 발생하고, 강유전성 재료는 2개의 대향하는 표면들 상에 반대 극성 유형들의 표면 전하들을 축적한다. 그들 양단에 인가된 전압(V)의 함수로서 강유전성 재료의 분극(P)은 히스테리시스(hysteresis)를 보여준다. 강유전성 재료의 보자력 장(coercive field) 및 잔류 분극(remanent polarization)의 곱은 강유전성 재료의 유효성을 특징짓기 위한 척도이다.
강유전성 메모리 디바이스는 정보를 저장하는 데 사용되는 강유전성 재료를 포함하는 메모리 디바이스이다. 강유전성 재료는 메모리 디바이스의 메모리 재료로서 작용한다. 강유전성 재료의 쌍극자 모멘트(dipole moment)는, 강유전성 재료에 정보를 저장하기 위해 강유전성 재료에 인가된 전기장의 극성에 따라 2개의 상이한 배향들(예컨대, 결정 격자에서, 산소 및/또는 금속 원자 포지션들과 같은 원자 포지션들에 기초한 "업(up)" 또는 "다운(down)" 분극 포지션들)에서 프로그래밍된다. 강유전성 재료의 쌍극자 모멘트의 상이한 배향들은 강유전성 재료의 쌍극자 모멘트에 의해 생성되는 전기장에 의해 검출될 수 있다. 예를 들어, 쌍극자 모멘트의 배향은 전계 효과 트랜지스터 강유전성 메모리 디바이스에서 강유전성 재료에 인접하게 제공된 반도체 채널을 통과하는 전류를 측정함으로써 검출될 수 있다.
본 발명의 일 실시예에 따르면, 적어도 하나의 강유전성 메모리 유닛 셀을 포함하는 메모리 디바이스가 제공된다. 적어도 하나의 강유전성 메모리 유닛 셀 각각은: 반도체 기판 내에 위치되는 제1 활성 영역과 제2 활성 영역 사이에서 연장되는 제1 반도체 채널, 반도체 기판의 상단 표면으로부터 하방으로 연장되고 제1 활성 영역과 제2 활성 영역 사이에 위치되는 트렌치의 주변 영역에 배치되는 제1 게이트 유전체, 및 제1 게이트 유전체 위의 트렌치 내부에 위치되는 제1 게이트 전극 - 제1 반도체 채널은 제1 게이트 전극의 수평 부분 아래에 놓임 - 을 포함하는 각자의 제1 전계 효과 트랜지스터; 및 제2 활성 영역과 제3 활성 영역 사이에서 연장되는 제2 반도체 채널, 제2 반도체 채널 위에 놓인 강유전성 재료 층을 포함하는 제2 게이트 유전체, 및 제2 게이트 유전체 위에 놓인 제2 게이트 전극을 포함하는 각자의 제2 전계 효과 트랜지스터를 포함한다.
본 발명의 다른 실시예에 따르면, 적어도 하나의 강유전성 메모리 유닛 셀을 포함하는 메모리 디바이스를 형성하는 방법이 제공된다. 적어도 하나의 강유전성 메모리 유닛 셀 각각은, 반도체 기판의 상부 부분 내에 트렌치, 제1 활성 영역, 제2 활성 영역, 및 제3 활성 영역을 형성하는 단계 - 여기서, 트렌치는 제1 활성 영역과 제2 활성 영역 사이에 형성됨 -; 트렌치 내에 제1 게이트 유전체 및 제1 게이트 전극의 스택을 형성하는 단계; 및 제2 활성 영역과 제3 활성 영역 사이에 위치된 반도체 기판의 일부분 위에 강유전성 재료 층을 포함하는 제2 게이트 유전체 및 제2 게이트 전극의 스택을 형성하는 단계에 의해 형성된다. 제1 반도체 채널은 제1 활성 영역과 제2 활성 영역 사이의 제1 게이트 유전체 아래에 형성되고; 제2 반도체 채널은 제2 활성 영역과 제3 활성 영역 사이의 제2 게이트 유전체 아래에 형성된다.
본 발명의 또 다른 태양에 따르면, 적어도 하나의 강유전성 메모리 유닛 셀을 포함하는 메모리 디바이스가 제공된다. 적어도 하나의 강유전성 메모리 유닛 셀 각각은 기판 위에 위치되고, 제1 수직 반도체 채널, 제1 수직 반도체 채널의 측벽과 접촉하는 제1 게이트 유전체, 및 제1 게이트 유전체와 접촉하는 제1 전기 전도성 층의 일부분을 포함하는 각자의 제1 전계 효과 트랜지스터; 제2 수직 반도체 채널, 강유전성 재료 층을 포함하고 제2 수직 반도체 채널의 측벽과 접촉하고 제1 수직 반도체 채널의 상단 단부(top end) 및 하단 단부(bottom end)와 접촉하는 제2 게이트 유전체, 및 제2 게이트 유전체와 접촉하는 제2 전기 전도성 층의 일부분을 포함하는 각자의 제2 전계 효과 트랜지스터; 제1 수직 반도체 채널 및 제2 수직 반도체 채널의 스택의 하단 단부에 접속된 각자의 제1 활성 영역; 및 제1 수직 반도체 채널 및 제2 수직 반도체 채널의 스택의 상단 단부에 접속된 각자의 제2 활성 영역을 포함한다.
본 발명의 또 다른 태양에 따르면, 적어도 하나의 강유전성 메모리 유닛 셀을 포함하는 메모리 디바이스를 형성하는 방법이 제공된다. 적어도 하나의 강유전성 메모리 유닛 셀 각각은, 각자의 제1 활성 영역을 형성하는 단계; 제1 전계 효과 트랜지스터, 및 제1 활성 영역 위에서 제1 전계 효과 트랜지스터 위에 놓이거나 아래에 놓이는 제2 전계 효과 트랜지스터의 각자의 스택을 형성하는 단계 - 여기서, 제1 전계 효과 트랜지스터는 제1 수직 반도체 채널, 제1 수직 반도체 채널의 측벽과 접촉하는 제1 게이트 유전체, 및 제1 게이트 유전체와 접촉하는 제1 전기 전도성 층의 일부분을 포함하고, 제2 전계 효과 트랜지스터는 제2 수직 반도체 채널, 강유전성 재료 층을 포함하고 제2 수직 반도체 채널의 측벽과 접촉하고 제1 수직 반도체 채널의 상단 단부 또는 하단 단부와 접촉하는 제2 게이트 유전체, 및 제2 게이트 유전체와 접촉하는 제2 전기 전도성 층의 일부분을 포함함 -; 및 제1 수직 반도체 채널 및 제2 수직 반도체 채널의 각자의 스택의 상단 단부 상에 각자의 제2 활성 영역을 형성하는 단계에 의해 기판 위에 형성된다.
도 1a 및 도 1b는 본 발명의 실시예들의 강유전성 메모리 유닛 셀들을 포함하는 예시적인 메모리 어레이들의 회로도들이다. 도 1c 및 도 1d는 도 1a 및 도 1b의 회로들에서 각자의 단일 레벨 셀들 및 다중레벨 셀들을 동작시키는 데 사용될 수 있는 예시적인 전압들을 예시하는 테이블들이다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 기판의 상부 영역에 유전체 격리 구조물들의 형성 후의 제1 예시적인 구조의 수직 단면도이다.
도 2b는 도 2a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 2a의 수직 단면도의 평면이다.
도 2c는 도 2b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 3a는 본 발명의 제1 실시예에 따른 활성 영역들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 3b는 도 3a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 3a의 수직 단면도의 평면이다.
도 3c는 도 3b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 4a는 본 발명의 제1 실시예에 따른 라인 트렌치(line trench)들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 수직 단면도의 평면이다.
도 4c는 도 4b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 5a는 본 발명의 제1 실시예에 따른 제1 게이트 전극 라인들 및 제1 게이트 유전체 스트립들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 5b는 도 5a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 5a의 수직 단면도의 평면이다.
도 5c는 도 5b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 6a는 본 발명의 제1 실시예에 따른 제2 게이트 전극 라인들 및 제2 게이트 유전체 스트립들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 6b는 도 6a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 6a의 수직 단면도의 평면이다.
도 7a는 본 발명의 제1 실시예에 따른 제1 인터커넥트 레벨 유전체 층, 소스 콘택 비아 구조물들, 및 소스 라인들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 7b는 도 7a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 7a의 수직 단면도의 평면이다.
도 8a는 본 발명의 제1 실시예에 따른 제2 인터커넥트 레벨 유전체 층, 드레인 콘택 비아 구조물들, 및 비트 라인들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 8a의 수직 단면도의 평면이다.
도 8c는 도 8b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 9a는 본 발명의 제2 실시예에 따른 제1 레벨 절연 층들 및 제1 레벨 스페이서 재료 층들의 제1 교번 스택을 통한 제1 레벨의 별개의 메모리 개구(opening)들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 9b는 도 9a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 9a의 수직 단면도의 평면이다.
도 10a는 본 발명의 제2 실시예에 따른 제1 게이트 유전체들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 10b는 도 10a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 10a의 수직 단면도의 평면이다.
도 11a는 본 발명의 제2 실시예에 따른 제1 수직 반도체 채널들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 11b는 도 11a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 11a의 수직 단면도의 평면이다.
도 12a는 본 발명의 제2 실시예에 따른 제2 게이트 유전체 재료 층들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 12b는 도 12a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 12a의 수직 단면도의 평면이다.
도 13a는 본 발명의 제2 실시예에 따른 제2 게이트 유전체들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 13b는 도 13a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 13a의 수직 단면도의 평면이다.
도 14a는 본 발명의 제2 실시예에 따른 제2 수직 반도체 채널들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 14b는 도 14a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 14a의 수직 단면도의 평면이다.
도 15a는 본 발명의 제2 실시예에 따른 제1 백사이드 트렌치(backside trench)들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 15b는 도 15a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 15a의 수직 단면도의 평면이다.
도 16a는 본 발명의 제2 실시예에 따른 제1 백사이드 리세스(backside recess)들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 16b는 도 16a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 16a의 수직 단면도의 평면이다.
도 17a는 본 발명의 제2 실시예에 따른 제1 레벨 전기 전도성 층들, 제1 백사이드 트렌치 충전 구조물들, 및 제1 콘택 레벨 유전체 층의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 17b는 도 17a의 평면 B- B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 평면 A - A'는 도 17a의 수직 단면도의 평면이다.
도 18a는 본 발명의 제2 실시예에 따른 제1 콘택 비아 공동들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 18b는 도 18a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 18a의 수직 단면도의 평면이다.
도 19a는 본 발명의 제2 실시예에 따른 제1 콘택 비아 구조물들을 포함하는 비트 라인 레벨 전도성 재료 층의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 19b는 도 19a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 19a의 수직 단면도의 평면이다.
도 20a는 본 발명의 제2 실시예에 따른 비트 라인들의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 20b는 도 20a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 20a의 수직 단면도의 평면이다.
도 21a는 본 발명의 제2 실시예에 따른 제2 콘택 레벨 유전체 층 및 제2 콘택 비아 구조물들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 21b는 도 21a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 21a의 수직 단면도의 평면이다.
도 22a는 본 발명의 제2 실시예에 따른 제2 레벨 절연 층들 및 제2 레벨 스페이서 재료 층들의 제2 교번 스택을 통한 제2 레벨의 별개의 메모리 개구들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 22b는 도 22a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 22a의 수직 단면도의 평면이다.
도 23은 본 발명의 제2 실시예에 따른 제3 게이트 유전체들 및 제3 수직 반도체 채널들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 24는 본 발명의 제2 실시예에 따른 제4 수직 반도체 채널들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 25는 본 발명의 제2 실시예에 따른 제2 백사이드 트렌치들의 형성, 제2 전기 전도성 층들로의 제2 레벨 스페이서 재료 층들의 대체, 및 제2 백사이드 트렌치 충전 구조물들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 26a는 본 발명의 제2 실시예에 따른 소스 레벨 전도성 재료 층의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 26b는 도 26a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 26a의 수직 단면도의 평면이다.
도 27a는 본 발명의 제3 실시예에 따른 제1 레벨 절연 층들 및 제1 레벨 스페이서 재료 층들의 제1 교번 스택을 통한 제1 레벨 라인 트렌치들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 27b는 도 27a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 27a의 수직 단면도의 평면이다.
도 28a는 본 발명의 제3 실시예에 따른 제1 게이트 유전체들 및 제1 수직 반도체 채널 재료 부분들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다. 도 28b는 도 28a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 28a의 수직 단면도의 평면이다.
도 28c, 도 28d 및 도 28e는 제3 예시적인 구조물의 대안적인 구성을 형성하는 데 있어서의 단계들의 수직 단면도들이다.
도 29a는 본 발명의 제3 실시예에 따른 제1 수직 반도체 채널들 및 제1 유전체 코어들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다. 도 29b는 도 29a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 29a의 수직 단면도의 평면이다.
도 29c는 제3 예시적인 구조물의 대안적인 구성의 수직 단면도이다.
도 30a는 본 발명의 제3 실시예에 따른 제2 게이트 유전체들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 30b는 도 30a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 30a의 수직 단면도의 평면이다.
도 31a는 본 발명의 제3 실시예에 따른 제2 수직 반도체 채널들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 31b는 도 31a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 31a의 수직 단면도의 평면이다.
도 32a는 본 발명의 제3 실시예에 따른 제2 유전체 코어들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다. 도 32b는 도 32a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 32a의 수직 단면도의 평면이다.
도 32c, 도 32d 및 도 32e는 제3 예시적인 구조물의 대안적인 구성을 형성하는 데 있어서의 단계들의 수직 단면도들이다.
도 33a는 본 발명의 제3 실시예에 따른 메모리 필러 구조물들 및 유전성 필러 구조물들의 측방향으로 교번하는 시퀀스들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 33b는 도 33a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 33a의 수직 단면도의 평면이다.
도 34a는 본 발명의 제3 실시예에 따른 제1 백사이드 트렌치들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 34b는 도 34a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 34a의 수직 단면도의 평면이다.
도 35a는 본 발명의 제3 실시예에 따른 제1 백사이드 리세스들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 35b는 도 35a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 35a의 수직 단면도의 평면이다.
도 36a는 본 발명의 제3 실시예에 따른 제1 레벨 전기 전도성 층들 및 제1 백사이드 트렌치 충전 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 36b는 도 36a의 평면 B- B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 평면 A - A'는 도 36a의 수직 단면도의 평면이다.
도 37a는 본 발명의 제3 실시예에 따른 제1 콘택 레벨 유전체 층 및 제1 콘택 비아 공동들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 37b는 도 37a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 37a의 수직 단면도의 평면이다.
도 38a는 본 발명의 제3 실시예에 따른 제1 콘택 비아 구조물들을 포함하는 비트 라인 레벨 전도성 재료 층의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 38b는 도 38a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 38a의 수직 단면도의 평면이다.
도 39a는 본 발명의 제3 실시예에 따른 비트 라인들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 39b는 도 39a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 39a의 수직 단면도의 평면이다.
도 40a는 본 발명의 제3 실시예에 따른 제2 콘택 레벨 유전체 층 및 제2 콘택 비아 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 40b는 도 40a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 40a의 수직 단면도의 평면이다.
도 41a는 본 발명의 제3 실시예에 따른 제2 레벨 절연 층들 및 제2 레벨 스페이서 재료 층들의 제2 교번 스택을 통한 제2 레벨 라인 트렌치들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 41b는 도 41a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 41a의 수직 단면도의 평면이다.
도 42는 본 발명의 제3 실시예에 따른 제3 게이트 유전체들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 43a는 본 발명의 제3 실시예에 따른 제3 수직 반도체 채널들 및 제3 유전체 코어들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 43b는 도 43a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 43a의 수직 단면도의 평면이다.
도 44a는 본 발명의 제3 실시예에 따른 제4 게이트 유전체들, 제4 수직 반도체 채널들, 및 제4 유전체 코어들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 44b는 도 44a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 44a의 수직 단면도의 평면이다.
도 45a는 본 발명의 제3 실시예에 따른 제2 백사이드 트렌치들의 형성, 제2 전기 전도성 층들로의 제2 레벨 스페이서 재료 층들의 대체, 및 제2 백사이드 트렌치 충전 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 45b는 도 45a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 45a의 수직 단면도의 평면이다.
도 46a는 본 발명의 제3 실시예에 따른 전도성 재료 층의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 46b는 도 46a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 46a의 수직 단면도의 평면이다.
도 2a는 본 발명의 제1 실시예에 따른 반도체 기판의 상부 영역에 유전체 격리 구조물들의 형성 후의 제1 예시적인 구조의 수직 단면도이다.
도 2b는 도 2a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 2a의 수직 단면도의 평면이다.
도 2c는 도 2b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 3a는 본 발명의 제1 실시예에 따른 활성 영역들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 3b는 도 3a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 3a의 수직 단면도의 평면이다.
도 3c는 도 3b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 4a는 본 발명의 제1 실시예에 따른 라인 트렌치(line trench)들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 수직 단면도의 평면이다.
도 4c는 도 4b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 5a는 본 발명의 제1 실시예에 따른 제1 게이트 전극 라인들 및 제1 게이트 유전체 스트립들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 5b는 도 5a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 5a의 수직 단면도의 평면이다.
도 5c는 도 5b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 6a는 본 발명의 제1 실시예에 따른 제2 게이트 전극 라인들 및 제2 게이트 유전체 스트립들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 6b는 도 6a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 6a의 수직 단면도의 평면이다.
도 7a는 본 발명의 제1 실시예에 따른 제1 인터커넥트 레벨 유전체 층, 소스 콘택 비아 구조물들, 및 소스 라인들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 7b는 도 7a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 7a의 수직 단면도의 평면이다.
도 8a는 본 발명의 제1 실시예에 따른 제2 인터커넥트 레벨 유전체 층, 드레인 콘택 비아 구조물들, 및 비트 라인들의 형성 후의 제1 예시적인 구조물의 수직 단면도이다.
도 8b는 도 8a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 8a의 수직 단면도의 평면이다.
도 8c는 도 8b의 수직 평면 C - C'를 따른 제1 예시적인 구조물의 수직 단면도이다.
도 9a는 본 발명의 제2 실시예에 따른 제1 레벨 절연 층들 및 제1 레벨 스페이서 재료 층들의 제1 교번 스택을 통한 제1 레벨의 별개의 메모리 개구(opening)들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 9b는 도 9a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 9a의 수직 단면도의 평면이다.
도 10a는 본 발명의 제2 실시예에 따른 제1 게이트 유전체들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 10b는 도 10a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 10a의 수직 단면도의 평면이다.
도 11a는 본 발명의 제2 실시예에 따른 제1 수직 반도체 채널들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 11b는 도 11a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 11a의 수직 단면도의 평면이다.
도 12a는 본 발명의 제2 실시예에 따른 제2 게이트 유전체 재료 층들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 12b는 도 12a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 12a의 수직 단면도의 평면이다.
도 13a는 본 발명의 제2 실시예에 따른 제2 게이트 유전체들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 13b는 도 13a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 13a의 수직 단면도의 평면이다.
도 14a는 본 발명의 제2 실시예에 따른 제2 수직 반도체 채널들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 14b는 도 14a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 14a의 수직 단면도의 평면이다.
도 15a는 본 발명의 제2 실시예에 따른 제1 백사이드 트렌치(backside trench)들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 15b는 도 15a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 15a의 수직 단면도의 평면이다.
도 16a는 본 발명의 제2 실시예에 따른 제1 백사이드 리세스(backside recess)들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 16b는 도 16a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 16a의 수직 단면도의 평면이다.
도 17a는 본 발명의 제2 실시예에 따른 제1 레벨 전기 전도성 층들, 제1 백사이드 트렌치 충전 구조물들, 및 제1 콘택 레벨 유전체 층의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 17b는 도 17a의 평면 B- B'를 따른 제2 예시적인 구조물의 수직 단면도이다. 평면 A - A'는 도 17a의 수직 단면도의 평면이다.
도 18a는 본 발명의 제2 실시예에 따른 제1 콘택 비아 공동들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 18b는 도 18a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 18a의 수직 단면도의 평면이다.
도 19a는 본 발명의 제2 실시예에 따른 제1 콘택 비아 구조물들을 포함하는 비트 라인 레벨 전도성 재료 층의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 19b는 도 19a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 19a의 수직 단면도의 평면이다.
도 20a는 본 발명의 제2 실시예에 따른 비트 라인들의 형성 이후의 제2 예시적인 구조물의 수직 단면도이다.
도 20b는 도 20a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 20a의 수직 단면도의 평면이다.
도 21a는 본 발명의 제2 실시예에 따른 제2 콘택 레벨 유전체 층 및 제2 콘택 비아 구조물들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 21b는 도 21a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 21a의 수직 단면도의 평면이다.
도 22a는 본 발명의 제2 실시예에 따른 제2 레벨 절연 층들 및 제2 레벨 스페이서 재료 층들의 제2 교번 스택을 통한 제2 레벨의 별개의 메모리 개구들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 22b는 도 22a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 22a의 수직 단면도의 평면이다.
도 23은 본 발명의 제2 실시예에 따른 제3 게이트 유전체들 및 제3 수직 반도체 채널들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 24는 본 발명의 제2 실시예에 따른 제4 수직 반도체 채널들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 25는 본 발명의 제2 실시예에 따른 제2 백사이드 트렌치들의 형성, 제2 전기 전도성 층들로의 제2 레벨 스페이서 재료 층들의 대체, 및 제2 백사이드 트렌치 충전 구조물들의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 26a는 본 발명의 제2 실시예에 따른 소스 레벨 전도성 재료 층의 형성 후의 제2 예시적인 구조물의 수직 단면도이다.
도 26b는 도 26a의 제2 예시적인 구조물의 평면도이다. 평면 A - A'는 도 26a의 수직 단면도의 평면이다.
도 27a는 본 발명의 제3 실시예에 따른 제1 레벨 절연 층들 및 제1 레벨 스페이서 재료 층들의 제1 교번 스택을 통한 제1 레벨 라인 트렌치들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 27b는 도 27a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 27a의 수직 단면도의 평면이다.
도 28a는 본 발명의 제3 실시예에 따른 제1 게이트 유전체들 및 제1 수직 반도체 채널 재료 부분들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다. 도 28b는 도 28a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 28a의 수직 단면도의 평면이다.
도 28c, 도 28d 및 도 28e는 제3 예시적인 구조물의 대안적인 구성을 형성하는 데 있어서의 단계들의 수직 단면도들이다.
도 29a는 본 발명의 제3 실시예에 따른 제1 수직 반도체 채널들 및 제1 유전체 코어들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다. 도 29b는 도 29a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 29a의 수직 단면도의 평면이다.
도 29c는 제3 예시적인 구조물의 대안적인 구성의 수직 단면도이다.
도 30a는 본 발명의 제3 실시예에 따른 제2 게이트 유전체들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 30b는 도 30a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 30a의 수직 단면도의 평면이다.
도 31a는 본 발명의 제3 실시예에 따른 제2 수직 반도체 채널들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 31b는 도 31a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 31a의 수직 단면도의 평면이다.
도 32a는 본 발명의 제3 실시예에 따른 제2 유전체 코어들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다. 도 32b는 도 32a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 32a의 수직 단면도의 평면이다.
도 32c, 도 32d 및 도 32e는 제3 예시적인 구조물의 대안적인 구성을 형성하는 데 있어서의 단계들의 수직 단면도들이다.
도 33a는 본 발명의 제3 실시예에 따른 메모리 필러 구조물들 및 유전성 필러 구조물들의 측방향으로 교번하는 시퀀스들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 33b는 도 33a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 33a의 수직 단면도의 평면이다.
도 34a는 본 발명의 제3 실시예에 따른 제1 백사이드 트렌치들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 34b는 도 34a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 34a의 수직 단면도의 평면이다.
도 35a는 본 발명의 제3 실시예에 따른 제1 백사이드 리세스들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 35b는 도 35a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 35a의 수직 단면도의 평면이다.
도 36a는 본 발명의 제3 실시예에 따른 제1 레벨 전기 전도성 층들 및 제1 백사이드 트렌치 충전 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 36b는 도 36a의 평면 B- B'를 따른 제3 예시적인 구조물의 수직 단면도이다. 평면 A - A'는 도 36a의 수직 단면도의 평면이다.
도 37a는 본 발명의 제3 실시예에 따른 제1 콘택 레벨 유전체 층 및 제1 콘택 비아 공동들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 37b는 도 37a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 37a의 수직 단면도의 평면이다.
도 38a는 본 발명의 제3 실시예에 따른 제1 콘택 비아 구조물들을 포함하는 비트 라인 레벨 전도성 재료 층의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 38b는 도 38a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 38a의 수직 단면도의 평면이다.
도 39a는 본 발명의 제3 실시예에 따른 비트 라인들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 39b는 도 39a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 39a의 수직 단면도의 평면이다.
도 40a는 본 발명의 제3 실시예에 따른 제2 콘택 레벨 유전체 층 및 제2 콘택 비아 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 40b는 도 40a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 40a의 수직 단면도의 평면이다.
도 41a는 본 발명의 제3 실시예에 따른 제2 레벨 절연 층들 및 제2 레벨 스페이서 재료 층들의 제2 교번 스택을 통한 제2 레벨 라인 트렌치들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 41b는 도 41a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 41a의 수직 단면도의 평면이다.
도 42는 본 발명의 제3 실시예에 따른 제3 게이트 유전체들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 43a는 본 발명의 제3 실시예에 따른 제3 수직 반도체 채널들 및 제3 유전체 코어들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 43b는 도 43a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 43a의 수직 단면도의 평면이다.
도 44a는 본 발명의 제3 실시예에 따른 제4 게이트 유전체들, 제4 수직 반도체 채널들, 및 제4 유전체 코어들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 44b는 도 44a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 44a의 수직 단면도의 평면이다.
도 45a는 본 발명의 제3 실시예에 따른 제2 백사이드 트렌치들의 형성, 제2 전기 전도성 층들로의 제2 레벨 스페이서 재료 층들의 대체, 및 제2 백사이드 트렌치 충전 구조물들의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 45b는 도 45a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 45a의 수직 단면도의 평면이다.
도 46a는 본 발명의 제3 실시예에 따른 전도성 재료 층의 형성 후의 제3 예시적인 구조물의 수직 단면도이다.
도 46b는 도 46a의 제3 예시적인 구조물의 평면도이다. 평면 A - A'는 도 46a의 수직 단면도의 평면이다.
위에서 논의된 바와 같이, 본 발명의 실시예들은 판독 라인에 접속된 직렬 접속된 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 트랜지스터 및 그 형성 방법에 관한 것이며, 이의 다양한 태양은 본 명세서에 상세히 기술된다. 선택 게이트 트랜지스터는 디바이스의 동작 동안 강유전성 메모리 트랜지스터의 교란을 감소시킨다.
도면들은 축척대로 그려지지 않는다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3" 과 같은 서수들은 단지 유사한 요소들을 식별하는 데에 사용되고, 상이한 서수들이 본 발명의 청구범위 및 명세서 전반에 걸쳐 사용될 수 있다. 동일한 도면 부호들은 동일한 요소 또는 유사한 요소를 지칭한다. 달리 지시되지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 간주되며, 달리 지시되지 않는 한 동일한 두께 범위를 갖는 것으로 간주된다. 달리 지시되지 않는 한, 요소들 사이의 "접촉(contact)"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에 사용되는 바와 같이, 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하는 경우, 제1 요소는 제2 요소에 "전기적으로 접속된다". 본 명세서에 사용되는 바와 같이, "프로토타입(prototype)" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속적으로 변형되는 일시적인 구조물을 지칭한다.
본 명세서에 사용되는 바와 같이, "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인(underlying) 또는 위에 놓인(overlying) 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 불균질한 연속적인 구조물의 영역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상단 표면과 하단 표면에 있는 또는 그들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 또는 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이는 경우, 그리고 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직 평면이 존재하는 경우, 제1 표면 및 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직 평면은 수직 방향으로부터 5 도 미만의 각도만큼 벗어나는 방향을 따라 곧게 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직 방향을 따라 직선형이고, 수직 방향 또는 실질적으로 수직 방향에 수직인 방향을 따른 곡률(curvature)을 포함할 수 있거나 포함하지 않을 수 있다.
도 1a 및 도 1b를 참조하면, 본 발명의 실시예들의 예시적인 메모리 어레이들에 대한 회로도들이 예시된다. 강유전성 메모리 유닛 셀(예컨대, 메모리 셀)(unit cell, UC)은 본 명세서에서 선택 게이트 트랜지스터("SG"로 라벨링됨)로 지칭되는 제1 전계 효과 트랜지스터, 및 본 명세서에서 강유선정 메모리 트랜지스터("FeFET"로 라벨링됨)로 지칭되는 제2 전계 효과 트랜지스터의 일련의 접속을 포함한다. 제1 전계 효과 트랜지스터(SG)의 게이트 유전체는 본 명세서에서 제1 게이트 유전체로 지칭되고, 비강유전성 게이트 유전체 재료를 포함하고, 바람직하게는 강유전성 재료를 배제한다. 제2 전계 효과 트랜지스터(FeFET)의 게이트 유전체는 본 명세서에서 제2 게이트 유전체로 지칭되고, 강유전성 게이트 유전체 재료를 포함한다. 제1 전계 효과 트랜지스터(SG)는 제1 활성 영역과 제2 활성 영역 사이에서 연장되는 제1 반도체 채널을 포함한다. 본 명세서에 사용되는 바와 같이, 전계 효과 트랜지스터의 "활성 영역"은 소스 영역 또는 드레인 영역일 수 있다. 제2 전계 효과 트랜지스터(FeFET)는 제2 반도체 채널을 포함한다. 제2 전계 효과 트랜지스터(FeFET)의 활성 영역들은, (예컨대, 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터가 동일한 채널을 공유하는 제2 실시예 및 제3 실시예와 관련하여 설명되는 바와 같이) 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터 사이에 활성 영역이 없는 경우 제1 전계 효과 트랜지스터(SG)에서와 동일한 제1 활성 영역 및 제2 활성 영역을 포함할 수 있다. 대안적으로, 제2 전계 효과 트랜지스터의 활성 영역들은 제3 활성 영역 및 제2 활성 영역을 포함할 수 있으며, 이는 또한, 활성 영역이 제1 전계 효과 트랜지스터와 제2 전계 효과 트랜지스터 사이에 위치되는 경우 제1 전계 효과 트랜지스터의 활성 영역으로서 기능한다(예컨대, 아래의 제1 실시예에 대하여 기술되는 바와 같이, 제2 활성 영역은 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 활성 영역으로서 기능하는 공통 도핑된 반도체 재료 부분일 수 있음).
강유전성 메모리 유닛 셀(UC)들 각각의 제1 활성 영역(예컨대, 소스 영역)은 각자의 소스 라인(SL)에 접속될 수 있고, 이는 도 1a의 회로에서 수평 방향을 따라 측방향으로 연장되는 전기 전도성 라인이고, 모든 유닛 셀들(예컨대, 메모리 셀들)(UC)은 동일한 소스 라인(SL)을 공유한다. 도 1b의 회로에서, 동일한 컬럼(column) 내의 유닛 셀(UC)들은 동일한 소스 라인(SL)을 공유하지만, 상이한 컬럼들 내의 유닛 셀들은 상이한 소스 라인(SL)들에 접속된다. 강유전성 메모리 유닛 셀(UC)들의 다른 활성 영역(예컨대, 제2 또는 제3 활성 영역에 대응할 수 있는 드레인 영역)은 각자의 비트 라인(BL)에 접속될 수 있고, 이는 전기 전도성 라인이고 비트 라인(BL)들의 길이 방향에 평행한 방향을 따라 측방향으로 연장될 수 있다.
일 실시예에서, 제1 게이트 유전체와 접촉하는 제1 전계 효과 트랜지스터(SG) 각각의 제1 게이트 전극은 각자의 전기 전도성 라인의 일부분을 포함할 수 있는데, 이는 본 명세서에서 판독 라인(readLine, RL)으로 지칭되고, 이는 도 1c 및 도 1d에 대하여 이하에 기술되는 바와 같이 판독 동작 동안 활성화된다. 판독 라인(RL)은 또한 선택 게이트 전극 라인, 패스 게이트 전극 라인, 또는 액세스 게이트 전극 라인으로 지칭될 수 있다.
제2 게이트 유전체와 접촉하는 제2 전계 효과 트랜지스터(FeFET)의 각각의 제2 게이트 전극은 각자의 전기 전도성 라인의 일부분을 포함할 수 있는데, 이는 본 명세서에서 워드 라인(wordLine, WL)으로 지칭된다. 일 실시예에서, 워드 라인들은 판독 라인들에 평행할 수 있고, 소스 라인(SL)들 및 비트 라인(BL)들에 수직일 수 있거나 수직이 아닐 수 있다. 제1 실시예에서, 강유전성 메모리 유닛 셀(UC)들의 2차원 어레이가 제공될 수 있다. 대안적으로, 제2 실시예 및 제3 실시예에서, 강유전성 메모리 유닛 셀(UC)들의 다수의 2차원 어레이들이 수직으로 적층되어 강유전성 메모리 유닛 셀(UC)들의 3차원 어레이를 제공할 수 있다.
도 1c 및 도 1d는 도 1a 및 도 1b의 회로들을 동작시키는 데 사용될 수 있는 예시적인 전압들을 예시하는 테이블들이다. 도 1c는 네거티브 전압 제어 방식으로 도 1b의 단일 레벨(SLC) 메모리 셀(UC)을(컬럼들 2, 3, 4), 포지티브 전압 제어 방식으로 도 1b의 단일 레벨 메모리 셀(UC)을(컬럼들 5, 6, 7), 네거티브 전압 제어 방식으로 도 1a의 단일 레벨 메모리 셀(UC)을(컬럼들 8, 9, 10) 동작시키는 데 사용될 수 있는 예시적인 전압들을 예시한다. 도 1d는 네거티브 전압 제어 방식으로 도 1b의 다중 레벨(MLC) 메모리 셀(UC)을(컬럼들 2, 3, 4), 포지티브 전압 제어 방식으로 도 1b의 다중 레벨 메모리 셀(UC)을(컬럼들 5, 6, 7), 네거티브 전압 제어 방식으로 도 1a의 다중 레벨 메모리 셀(UC)을(컬럼들 8, 9, 10) 동작시키는 데 사용될 수 있는 예시적인 전압들을 예시한다. 도시된 전압들은 예시적이며, 다른 적합한 전압들이 상이한 디바이스 치수들 및 재료들에 대해 사용될 수 있다.
도 1c 및 도 1d의 테이블들의 컬럼들 2, 3 및 4에 나타낸 바와 같이, 도 1b의 별개의 소스 라인 회로의 네거티브 전압 제어 방식의 경우, 선택된 워드 라인(WL)(즉, 선택된 메모리 셀 UC의 워드 라인)은 기록/금지에 대해 높은 네거티브 전압으로, 소거/금지에 대해 높은 포지티브 전압으로, 그리고 판독/금지에 대해 0 V 또는 낮은 포지티브/네거티브 전압으로 설정된다. 선택되지 않은 워드 라인(WL)들은 기록/금지에 대해 더 낮은 네거티브 전압으로, 소거/금지에 대해 더 낮은 포지티브 전압으로, 그리고 판독/금지에 대해 0 V로 설정된다. 비트 라인(BL)들은 기록/금지에 대해 0 V/낮은 네거티브 전압으로, 소거/금지에 대해 0 V/낮은 포지티브 전압으로, 그리고 판독/금지에 대해 Vdd로 설정된다. 소스 라인(SL)들은 기록/금지에 대해 0 V/더 낮은 네거티브 전압으로, 소거/금지에 대해 0 V/더 낮은 포지티브 전압으로, 그리고 판독/금지에 대해 0 V로 설정된다. 선택된 판독 라인(RL)들(즉, 선택된 메모리 셀의 선택 게이트 전극 라인)은 기록 및 소거 동안 플로팅하도록 허용되고, 판독/금지에 대해 Vdd로 설정된다. 따라서, 선택 게이트 트랜지스터는 기록 및 소거 동안 플로팅하고, 판독 동안 온 상태이거나 오프 상태이다. 동작 유닛들은 디바이스의 페이지 마다이다.
이들 테이블들의 컬럼들 5, 6 및 7에 나타낸 바와 같이, 도 1b의 별개의 소스 라인 회로의 포지티브 전압 제어 방식의 경우, 선택된 워드 라인(WL)은 기록/금지에 대해 높은 포지티브 전압으로, 판독/금지에 대해 0 V로, 그리고 판독/금지에 대해 0 V 또는 낮은 포지티브/네거티브 전압으로 설정된다. 선택되지 않은 워드 라인(WL)들은 기록/금지에 대해 더 낮은 포지티브 전압으로, 소거/금지에 대해 더 낮은 포지티브 전압으로, 그리고 판독/금지에 대해 0 V로 설정된다. 비트 라인(BL)들은 기록/금지에 대해 0 V/낮은 포지티브 전압으로, 소거/금지에 대해 높은 포지티브 전압/0 V로, 그리고 판독/금지에 대해 Vdd로 설정된다. 소스 라인(SL)은 기록/금지에 대해 0 V/낮은 포지티브 전압으로, 소거/금지에 대해 높은 포지티브 전압/0 V로, 그리고 판독/금지에 대해 0 V 로 설정된다. 선택된 판독 라인(RL)들(즉, 선택된 메모리 셀의 선택 게이트 전극 라인)은 기록 및 소거 동안 플로팅하도록 허용되고, 판독/금지에 대해 Vdd로 설정된다. 따라서, 선택 게이트 트랜지스터는 기록 및 소거 동안 플로팅하고, 판독 동안 온 상태이거나 오프 상태이다. 동작 유닛들은 디바이스의 페이지 마다이다.
도 1c 및 도 1d의 테이블들의 컬럼들 8, 9 및 10에 나타낸 바와 같이, 도 1a의 공통 소스 라인 회로에 대한 네거티브 전압 제어 방식의 경우, 선택된 워드 라인(WL)은 기록/금지에 대해 높은 네거티브 전압으로, 소거/금지에 대해 높은 포지티브 전압으로, 그리고 판독/금지에 대해 0 V 또는 낮은 포지티브/네거티브 전압으로 설정된다. 선택되지 않은 워드 라인(WL)들은 기록/금지에 대해 더 낮은 네거티브 전압으로, 소거/금지에 대해 더 낮은 포지티브 전압으로, 그리고 판독/금지에 대해 0 V로 설정된다. 비트 라인(BL)들은 기록/금지에 대해 0 V/낮은 네거티브 전압으로, 소거/금지에 대해 0 V/낮은 포지티브 전압으로, 그리고 판독/금지에 대해 Vdd로 설정된다. 소스 라인(SL)은 기록/금지에 대해 0 V/더 낮은 네거티브 전압으로, 소거/금지에 대해 0 V/더 낮은 포지티브 전압으로, 그리고 판독/금지에 대해 0 V로 설정된다. 선택된 판독 라인(RL)들(즉, 선택된 메모리 셀의 선택 게이트 전극 라인)은 기록 및 소거에 대해 0 V로 설정되고, 판독/금지에 대해 Vdd/0 V로 설정된다. 따라서, 선택 게이트 트랜지스터(SG)는 기록 및 소거 동안 오프 상태이고, 판독 동안 온 상태 또는 오프 상태이다. 동작 유닛들은 디바이스의 페이지 마다이다.
도 2a 내지 도 2c를 참조하면, 본 발명의 제1 실시예에 따른 제1 예시적인 구조물은 반도체 기판(108)을 포함하고, 이는 적어도 그의 상부 부분에 기판 반도체 층(109)을 포함한다. 기판 반도체 층(109)은 제1 전도형(conductivity type)의 도핑을 갖는 반도체 재료를 포함한다. 반도체 기판 층(109) 내의 제1 전도형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤의 범위에 있을 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다. 예를 들어, 반도체 기판(108)은 상용 가능한 실리콘 웨이퍼를 포함할 수 있다. 기판 반도체 층(109)은 반도체 기판(108)의 상부 표면 내의 도핑된 웰(doped well) 또는 반도체 기판(108)의 상부 표면 위에 위치된 에피택셜(epaxial) 반도체 층을 포함할 수 있다.
적어도 하나의 선택적 패드 유전체 층(도시되지 않음)이 기판 반도체 층(109)의 상단 표면 상에 침착될 수 있다. 적어도 하나의 패드 유전체 재료 층은 후속의 평탄화 공정 동안 정지 층(stoppingLayer)으로서 채용될 수 있는 유전체 재료를 포함할 수 있다. 예를 들어, 적어도 하나의 패드 유전체 재료 층은 실리콘 질화물 층을 포함할 수 있다.
제1 수평 방향(hd1)(예컨대, 비트 라인 방향)을 따라 측방향으로 연장되는 제1 라인 트렌치들이 기판 반도체 층(109)의 상부 영역에 형성될 수 있다. 제1 라인 트렌치들은 균일한 폭을 가질 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)(예컨대, 워드 라인 방향)을 따라 측방향으로 이격될 수 있다. 제1 라인 트렌치들의 깊이는 50 nm 내지 300 nm의 범위에 있을 수 있지만, 더 작은 또는 더 큰 깊이들도 또한 채용될 수 있다. 제1 라인 트렌치들의 폭은 리소그래피적 임계 치수(lithographic critical dimension), 즉, 단일 노광 공정 및 현상 공정으로 주어진 리소그래피 도구에 대해 인쇄될 수 있는 최소 치수일 수 있다. 예를 들어, 제1 라인 트렌치들의 폭은 20 nm 내지 200 nm의 범위에 있을 수 있지만, 더 작은 또는 더 큰 폭들도 또한 채용될 수 있다.
실리콘 산화물과 같은 유전체 재료가 컨포멀 침착(conformal deposition) 공정 또는 자기 평탄화 침착(self-planarizing deposition) 공정에 의해 제1 라인 트렌치들 내에 침착될 수 있다. 적어도 하나의 패드 유전체 층 위에 놓인 유전체 재료의 과잉 부분들은 평탄화 공정에 의해 제거될 수 있는데, 이는 화학 기계적 폴리싱(chemical mechanical polishing, CMP) 및/또는 리세스 에칭(recess etch)을 채용할 수 있다. 유전체 재료의 나머지 부분들의 상단 표면들은, 유전체 재료의 각각의 나머지 부분이 기판 반도체 층(109)의 상단 표면과 실질적으로 동일 평면에 있는 상단 표면을 갖도록 수직으로 리세싱될 수 있다. 유전체 재료의 각각의 나머지 부분은 각자의 제1 라인 트렌치를 충전하고, 본 명세서에서 유전체 격리 구조물(12)로 지칭된다. 적어도 하나의 패드 유전체 층은 후속적으로, 유전체 격리 구조물들(12) 및 기판 반도체 층(109)에 대해 선택적으로 제거될 수 있다. 제1 재료의 제거율이 제2 재료의 제거율의 적어도 3배인 경우, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 이웃하는 쌍의 유전체 격리 구조물들(12) 사이에 위치된 기판 반도체 층(109)의 각각의 부분은 본 명세서에서 반도체 레일 영역으로 지칭되고, 여기에 반도체 채널들 및 트랜지스터들의 활성 영역들이 후속적으로 형성된다.
도 3a 내지 도 3c를 참조하면, 포토레지스트 층이 기판 반도체 층(109)의 상단 표면 위에 도포될 수 있고, 리소그래피적으로 패턴화되어 제2 수평 방향(hd2)을 따라 연장되는 선형 개구들을 형성할 수 있다. 패턴화된 포토레지스트 층 내의 각각의 선형 개구의 폭은, 고밀도 강유전성 메모리 유닛 셀들이 형성될 수 있도록 하는 리소그래피적 임계 치수일 수 있다. 제1 전도형과 반대인 제2 전도형의 도펀트들이 패턴화된 포토레지스트 층 내의 라인 개구들 내로 주입될 수 있다. 기판 반도체 층(109)의 각각의 주입된 영역은 활성 영역(132, 134, 136)을 구성한다. 각각의 활성 영역(132, 134, 136)은 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤ 범위의 원자 농도로 제2 전도형의 도펀트들을 포함할 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다.
활성 영역들(132, 134, 136)은 제1 수평 방향을 따라 측방향으로 이격된다. 일 실시예에서, 강유전성 메모리 유닛 셀들의 이웃 쌍은 제1 수평 방향(hd1)을 따라 측방향으로 이격될 수 있고, 제1 수평 방향(hd1)에 수직인 대칭 평면을 갖는 한 쌍의 미러 이미지 레이아웃들을 가질 수 있다. 이러한 경우에, 제3 활성 영역(136), 제2 활성 영역(134), 제1 활성 영역(132), 제2 활성 영역(134), 및 제3 활성 영역(136)을 포함하는 반복 유닛이 유전체 격리 구조물들(12)의 각각의 이웃 쌍 사이의 제1 수평 방향(hd1)을 따라 반복될 수 있어서, 반복 유닛들의 이웃 쌍들 사이에 제1 활성 영역들(132)이 공유되도록 한다. 이러한 구성에서, 제1 활성 영역들(132)은 인접한 제1 전계 효과 트랜지스터들(SG)의 소스 영역들을 포함하고, 제2 활성 영역들(134)은 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 둘 모두의 공유된 소스/드레인 영역들을 포함하고, 제3 활성 영역(136)은 제2 전계 효과 트랜지스터들(FeFET)의 드레인 영역들을 포함한다. 소스 영역들(132)은 소스 라인(SL)들에 전기적으로 접속되고, 드레인 영역들(136)은 비트 라인(BE)들에 접속되고, 공유된 소스/드레인 영역들(134)은 임의의 외부 라인 또는 전극에 접속되지 않는 더미 영역들을 포함할 수 있다. 패턴화된 포토레지스트 층은 예를 들어, 애싱(ashing)에 의해 후속적으로 제거될 수 있다.
도 1a 및 도 1b의 강유전성 메모리 유닛 셀(즉, 메모리 셀)(UC)의 위치에 대응하는 면적은 본 명세서에서 유닛 셀 면적(unit cell area, UCA)으로 지칭된다. 각각의 유닛 셀 면적(UCA)은 반도체 기판(108)의 상부 부분 내의 제1 활성 영역(132)의 적어도 일부분, 제2 활성 영역(134), 및 제3 활성 영역(136)의 적어도 일부분의 면적들을 포함한다. 각각의 강유전성 메모리 유닛 셀의 제1 활성 영역(132), 제2 활성 영역(134), 및 제3 활성 영역(136)은 제1 수평 방향(hd1)을 따라 측방향으로 이격된다. 일 실시예에서, 각각의 강유전성 메모리 유닛 셀 내의 제1 활성 영역(132), 제2 활성 영역(134), 및 제3 활성 영역(136) 각각은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 측벽들의 각자의 쌍으로 형성될 수 있다.
도 4a 내지 도 4c를 참조하면, 트렌치가 제1 활성 영역(132)의 각각의 이웃 쌍과 제2 활성 영역(134) 사이에 형성될 수 있다. 일 실시예에서, 패턴화된 에칭 마스크 층(77)이 반도체 기판(108) 위에 도포될 수 있고, 리소그래피적으로 패턴화되어 제2 수평 방향(hd2)을 따라 연장되는 선형 개구들을 형성할 수 있다. 일 실시예에서, 패턴화된 에칭 마스크 층(77)은 패턴화된 포토레지스트 층을 포함할 수 있다. 선형 개구들은 제1 활성 영역들(132)의 로우(row)와 제2 활성 영역들(134)의 인접한 로우 사이의 영역들 위에 놓인다. 패턴화된 에칭 마스크 층(77) 내의 패턴은 각각의 반도체 레일 영역의 상부 부분(즉, 유전체 격리 구조물들(12)의 이웃 쌍 사이에 위치된 기판 반도체 층(109)의 각각의 부분)을 통해 그리고 유전체 격리 구조물들(12)의 각각의 마스킹되지 않은 부분을 통해 이방성 에칭 공정에 의해 전사되어 제2 라인 트렌치들(121)을 형성할 수 있다. 이방성 에칭 공정은 기판 반도체 층(108)의 반도체 재료 및 유전체 격리 구조물들(12)의 유전체 재료를 실질적으로 동일한 에칭 속도로 에칭할 수 있다. 대안적으로, 이방성 에칭 공정은 기판 반도체 층(108)의 반도체 재료 및/또는 유전체 격리 구조물들(12)의 유전체 재료를 에칭하여, 기판 반도체 층(108)의 각각의 수직으로 리세싱된 표면 및 유전체 격리 구조물들(12)의 각각의 수직으로 리세싱된 표면이 대략 동일한 깊이로 형성되게 하는 다수의 이방성 에칭 단계들을 포함할 수 있다.
대체적으로, 제2 라인 트렌치들(121)은 반도체 기판(108)의 상부 부분을 이방성으로 에칭함으로써 제1 활성 영역(132)과 제2 활성 영역(134)의 이웃하는 쌍들 사이에 형성될 수 있다. 반도체 레일 영역들의 상부 부분들 및 유전체 격리 구조물들(12)의 상부 부분들은 제2 라인 트렌치들(121)의 형성 동안 이방성으로 에칭될 수 있다. 일 실시예에서, 제2 라인 트렌치들(121)의 측벽들은 제1 전도형의 도핑을 갖는 반도체 레일 영역의 나머지 부분들에 의해 인접한 제1 활성 영역들(132)로부터 그리고 인접한 제2 활성 영역들(134)로부터 측방향으로 이격될 수 있다. 대안적으로, 제1 활성 영역들(132) 및/또는 제2 활성 영역들(134)의 측벽들은 각각의 제2 라인 트렌치(121)에서 물리적으로 노출될 수 있다.
일 실시예에서, 제1 활성 영역들(132), 제2 활성 영역들(134), 및 제3 활성 영역들(136)의 하단 표면들은 유전체 격리 구조물들(12)의 하단 표면들을 포함하는 수평 평면 위에 위치된 수평 평면 내에 위치될 수 있다. 일 실시예에서, 제2 라인 트렌치들(121)의 하단 표면들은 유전체 격리 구조물들(12)의 하단 표면들을 포함하는 수평 평면 위에 위치된 수평 평면 내에 위치될 수 있다. 제2 라인 트렌치들(121)의 하단 표면들은 제1 활성 영역들(132), 제2 활성 영역들(134), 및 제3 활성 영역들(136)의 하단 표면들을 포함하는 수평 평면과 동일한 깊이에 있거나, 수평 평면 위에 위치되거나, 또는 수평 평면 아래에 위치될 수 있다. 일 실시예에서, 제2 라인 트렌치들(121)의 깊이는, 기판 반도체 층(109)의 상단 표면들로부터 측정될 때, 40 nm 내지 250 nm의 범위에 있을 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 채용될 수 있다.
도 5a 내지 도 5c를 참조하면, 컨포멀 게이트 유전체 재료 층이 제2 라인 트렌치들의 물리적으로 노출된 표면들 상에 그리고 반도체 기판(108)의 상단 표면들 상에 형성될 수 있다. 컨포멀 게이트 유전체 재료 층은 실리콘 산화물 및/또는 비-강유전성 금속 산화물 재료와 같은 비-강유전성 게이트 유전체 재료를 포함한다. 컨포멀 게이트 유전체 재료 층은 열 산화(thermal oxidation) 및/또는 화학적 증착 공정(chemical vapor deposition, CVD)과 같은 컨포멀 형성 공정에 의해 형성될 수 있다. 컨포멀 게이트 유전체 재료 층의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
제1 전도성 게이트 전극 재료 층이 컨포멀 게이트 유전체 재료 층 상에 형성될 수 있다. 제1 전도성 게이트 전극 재료 층은 고농도로 도핑된 반도체 재료, 금속, 금속 합금, 금속 반도체 합금(예컨대, 규화물), 또는 전도성 금속 화합물(예컨대, 금속 질화물)과 같은 적어도 하나의 게이트 전극 재료를 포함한다. 제1 전도성 게이트 전극 재료 층은 각각의 제2 라인 트렌치(121)의 전체 체적을 충전할 수 있다.
평탄화 공정이 수행되어, 반도체 기판(108)의 상단 표면들을 포함하는 수평 평면 위로부터 제1 전도성 게이트 전극 재료 층 및 컨포멀 게이트 유전체 재료 층의 일부분들을 제거할 수 있다. 평탄화 공정을 위해 화학적 기계적 폴리싱 공정 및/또는 리세스 에칭 공정이 채용될 수 있다. 전도성 게이트 전극 층의 각각의 나머지 부분은 연속적인 전기 전도성 라인을 구성하는데, 이는 본 명세서에서 제1 게이트 전극 라인(126)으로 지칭된다. 제1 게이트 전극 라인(126)은 도 1a 및 도 1b에 도시된 판독 라인(RL)에 대응한다. 기판 반도체 층(108)의 반도체 레일 영역 위에 놓인 제1 게이트 전극 라인(126)의 각각의 부분은 제1 게이트 전극을 구성한다. 각각의 제1 게이트 전극 라인(126)은 복수의 제1 게이트 전극들을 포함한다.
반도체 기판(108)의 상단 표면들 위에 놓인 컨포멀 게이트 유전체 재료 층의 부분들은 평탄화 공정에 의해 제거될 수 있다. 각자의 제2 라인 트렌치 내에 위치된 컨포멀 게이트 유전체 재료 층의 각각의 나머지 부분은 제1 게이트 유전체 스트립(120)을 구성한다. 각각의 제1 게이트 유전체 스트립(120)은 기판 반도체 층(108)의 반도체 레일 영역들의 각자의 반도체 레일 영역과 접촉하는 다수의 게이트 유전체들을 포함한다.
제1 게이트 유전체 스트립(120) 및 제1 게이트 전극 라인(126)이 각각의 제2 라인 트렌치(121) 내에 형성될 수 있다. 제1 게이트 유전체 스트립(120)은 제2 수평 방향을 따라 배열되고 제2 라인 트렌치(121)의 면적과 중첩되는 각자의 면적을 갖는 강유전성 메모리 유닛 셀들의 각자의 로우 내의 제1 게이트 유전체들 모두를 포함할 수 있다. 제1 게이트 전극 라인(126)은 강유전성 메모리 유닛 셀들의 각자의 로우 내의 제1 게이트 전극들 모두를 포함할 수 있다. 각각의 제2 라인 트렌치(121) 내의 제1 게이트 유전체 및 제1 게이트 전극의 다수의 스택들.
제1 게이트 유전체(즉, 제1 게이트 유전체 스트립(120)의 일부분) 아래에 놓인 기판 반도체 층(109)의 각각의 영역은 제1 반도체 채널(133)을 구성한다. 제1 반도체 채널(133)은 제2 활성 영역(134)과 제1 활성 영역(132)의 각자의 이웃 쌍 사이의 각각의 제1 게이트 유전체 아래에 형성된다.
각각의 제1 게이트 유전체 스트립(120), 및 이에 따른 각각의 제1 게이트 유전체는 제2 라인 트렌치(121)의 주변 영역에 배치될 수 있는데, 이는 반도체 기판(108)의 상단 표면으로부터 하방으로 연장되고 제2 수평 방향(hd2)을 따라 배열되는 제2 활성 영역(134)과 제1 활성 영역(132)의 이웃 쌍들 사이에 위치된다. 복수의 제1 게이트 전극들을 포함하는 제1 게이트 전극 라인(126)이 각각의 제1 게이트 유전체 스트립(120) 위에 위치될 수 있다. 각각의 제1 게이트 전극은 제2 라인 트렌치(121) 내부에 위치된다. 각각의 제1 반도체 채널(133)은 제1 게이트 유전체의 수평 부분 아래에 놓인다.
제1 전계 효과 트랜지스터들(즉, 선택 게이트 트랜지스터들(SG))이 반도체 기판(108) 상에 형성된다. 각각의 제1 전계 효과 트랜지스터는, 반도체 기판(108) 내에(예컨대, 기판 반도체 층(109) 내에) 위치되는 제1 활성 영역(132)과 제2 활성 영역(134) 사이에서 연장되는 제1 반도체 채널(133), 제1 게이트 유전체 스트립(120)의 일부분을 포함하고 U-형상의 수직 단면 프로파일을 갖는 제1 게이트 유전체, 및 제1 게이트 전극 라인(126)의 일부분을 포함하는 제1 게이트 전극을 포함한다.
도 6a 및 도 6b를 참조하면, 반도체 기판(108)의 상단 표면 상에(예컨대, 기판 반도체 층(109) 내에) 선택적 게이트 유전체 재료 층이 형성될 수 있다. 선택적 게이트 유전체 재료 층은 실리콘 산화물 및/또는 유전체 금속 산화물 재료와 같은 비-강유전성 유전체 재료를 포함할 수 있다. 선택적 게이트 유전체 재료 층은 기판 반도체 층(109)의 표면 부분들의 산화에 의해 그리고/또는 게이트 유전체 재료의 침착에 의해 형성될 수 있다. 게이트 유전체 재료 층의 두께는, 존재하는 경우, 0.5 nm 내지 6 nm, 예컨대 1 nm 내지 3 nm의 범위일 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
연속적인 강유전성 재료 층이 연속적인 재료 층으로서 반도체 기판(108)의 상단 표면 위에 형성될 수 있다. 본 명세서에 사용되는 바와 같이, "강유전성 재료"는 외부 전기장의 부재에서 자발적인 전기적 분극을 보이는 결정질 재료를 지칭한다. 강유전성 재료는 절연 강유전성 재료일 수 있다. 일 실시예에서, 연속적인 강유전성 재료 층은 Al, Zr, 및/또는 Si로부터 선택된 적어도 하나의 도펀트를 포함하는 사방정상(orthorhombic phase) 하프늄 산화물 층을 포함한다. 티탄산염 강유전성 재료들(예컨대, 티탄산 바륨, 티탄산 납, 티탄산 지르콘산 납(lead zirconate titanate), 티탄산 지르콘산 란타늄 납(leadLanthanum zirconate titanate, "PLZT")등)과 같은 다른 적합한 강유전성 재료들이 또한 사용될 수 있다. 연속적인 강유전성 재료 층은 3 nm 내지 60 nm, 예컨대 6 nm 내지 30 nm의 범위의 두께를 가질 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 일 실시예에서, 연속적인 강유전성 재료 층은 화학 증착(CVD) 또는 원자층 침착(atomicLayer deposition, ALD)과 같은 컨포멀 침착 공정에 의해 침착될 수 있다.
일 실시예에서, 연속적인 강유전성 재료 층은 선택적 게이트 유전체 재료 층의 상단 표면 상에 직접 형성될 수 있다. 대안적으로, 선택적 게이트 유전체 재료 층은 생략될 수 있고, 연속적인 강유전성 재료 층은 기판 반도체 층(109)의 상단 표면 상에 직접 형성될 수 있다. 대체적으로, 연속적인 강유전성 재료 층은 제1 게이트 전극들(이는, 제1 게이트 전극 라인들(126)의 부분들을 포함함) 및 반도체 기판(108)의 상단 표면 위에 형성될 수 있다.
전도성 게이트 전극 재료를 침착시킴으로써 연속적인 강유전성 재료 층 위에 제2 전도성 게이트 전극 재료 층이 형성될 수 있다. 전도성 게이트 전극 재료는 고농도로 도핑된 반도체 재료, 금속, 금속 합금, 금속-반도체 합금, 및/또는 전도성 금속 화합물(예컨대, 금속 질화물)을 포함할 수 있다.
제2 전도성 게이트 전극 재료 층, 연속적인 강유전성 재료 층, 및 선택적 게이트 유전체 재료 층이 게이트 스택 구조물들로 패턴화될 수 있다. 예를 들어, 포토레지스트 층은 제2 전도성 게이트 전극 재료 층 위에 도포될 수 있고, 제3 활성 영역(136)의 로우와 제2 활성 영역(134)의 로우의 각자의 이웃 쌍 사이에 위치된 패턴들(예컨대, 직사각형들)을 형성하도록 리소그래피적으로 패턴화될 수 있다. 제2 활성 영역들(134) 각각의 로우는 제2 수평 방향(hd2)을 따라 측방향으로 연장되고, 제3 활성 영역들(136) 각각의 로우는 제2 수평 방향(hd2)을 따라 측방향으로 연장된다. 포토레지스트 층의 각각의 패턴화된 직사각형은 제1 수평 방향을 따라 균일한 폭을 가질 수 있다. 이방성 에칭 공정이 수행되어, 포토레지스트 층에 의해 마스킹되지 않는 제2 전도성 게이트 전극 재료 층, 연속적인 강유전성 재료 층, 및 선택적 게이트 유전체 재료 층의 부분들을 에칭한다. 제2 전도성 게이트 전극 재료 층, 연속적인 강유전성 재료 층, 및 선택적 게이트 유전체 재료 층의 나머지 부분들의 각각의 근접 세트가 게이트 스택 구조물(150, 156)을 구성한다.
각각의 게이트 스택 구조물(150, 156)은 제2 게이트 유전체(150) 및 제2 게이트 전극(156)을 포함한다. 각각의 제2 게이트 전극(156)은 제2 전도성 게이트 전극 재료 층의 패턴화된 나머지 부분을 포함한다. 각각의 제2 게이트 유전체(150)는 강유전성 재료 층(152) 및 선택적 비-강유전성 유전체 층(151)을 포함한다. 각각의 강유전성 재료 층(152)은 연속적인 강유전성 재료 층(152)의 나머지 패턴화된 부분이다. 각각의 비-강유전성 유전체 층(151)은 선택적 게이트 유전체 재료 층의 나머지 패턴화된 부분이다. 제2 게이트 유전체(150) 아래에 놓인 기판 반도체 층(109)의 각각의 표면 부분은 제2 반도체 채널(135)을 구성한다.
제2 게이트 유전체(150) 및 제2 게이트 전극(156)의 스택은 제2 수평 방향(hd2)을 따라 배열되는 제2 반도체 채널들(135)의 각자의 로우 위에 연속적으로 연장될 수 있다. 제2 게이트 유전체(150)는 제2 수평 방향(hd2)을 따라 배열되는 강유전성 메모리 유닛 셀들의 각자의 로우 내의 제2 게이트 유전체들 모두를 포함할 수 있다. 제2 게이트 전극(156)은 강유전성 메모리 유닛 셀들의 각자의 로우 내의 제2 게이트 전극들 모두를 포함할 수 있다.
각각의 제2 게이트 전극은 제2 전도성 게이트 전극 재료 층의 패턴화된 부분을 포함하고, 각각의 제2 게이트 유전체는 연속적인 강유전성 재료 층의 패턴화된 부분을 포함한다. 각자의 제2 활성 영역(134)과 각자의 제3 활성 영역(136) 사이의 각각의 제2 게이트 유전체 아래에 제2 반도체 채널(135)이 형성된다. 강유전성 재료 층(152)을 포함하는 제2 게이트 유전체(150) 및 제2 게이트 전극(156)의 스택은 제3 활성 영역(136)과 제2 활성 영역(134)의 각각의 이웃 쌍 사이에 위치된 반도체 기판(108)의 일부분 위에 형성된다.
제2 전계 효과 트랜지스터들(예컨대, 강유전성 메모리 트랜지스터들, FeFET)이 반도체 기판(108) 상에 제공된다. 각각의 제2 전계 효과 트랜지스터는 각자의 제2 활성 영역(134)과 각자의 제3 활성 영역(136) 사이에서 연장되는 제2 반도체 채널(135), 제2 반도체 채널(135) 위에 놓이고 강유전성 재료 층(152)을 포함하는 제2 게이트 유전체(150), 및 제2 게이트 유전체(150) 위에 놓인 제2 게이트 전극(156)을 포함한다.
강유전성 메모리 유닛 셀들의 2차원 어레이가 제공된다. 강유전성 메모리 유닛 셀들의 2차원 어레이는 복수의 로우들의 강유전성 메모리 유닛 셀들을 포함할 수 있다. 강유전성 메모리 유닛 셀들의 각각의 로우는 제2 수평 방향(hd2)을 따라 배열되는 복수의 강유전성 메모리 유닛 셀들을 포함할 수 있다. 강유전성 메모리 유닛 셀들의 복수의 로우들은 제1 수평 방향(hd1)을 따라 배열되어 강유전성 메모리 유닛 셀들의 2차원 어레이를 제공할 수 있다.
강유전성 메모리 유닛 셀들의 2차원 어레이의 제1 활성 영역들(132)의 서브세트는 제1 수평 방향(hd1)을 따라 배열되는 강유전성 메모리 유닛 셀들의 각자의 이웃 쌍에 의해 공유될 수 있다. 각각의 강유전성 메모리 유닛 셀 내의 제1 활성 영역(132), 제2 활성 영역(134), 및 제3 활성 영역(136)은 제1 수평 방향(hd1)을 따라 측방향으로 이격된다.
도 7a 및 도 7b를 참조하면, 제1 인터커넥트 레벨 유전체 층(160)이 제1 예시적인 구조물 위에 침착될 수 있다. 제1 인터커넥트 레벨 유전체 층(160)은 단일의 유전체 재료 층을 포함할 수 있거나, 다수의 유전체 재료 층들을 포함할 수 있다. 제1 인터커넥트 레벨 유전체 층(160)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 및/또는 유기실리케이트 유리와 같은 층간 유전체 재료를 포함한다. 선택적으로, 제1 인터커넥트 레벨 유전체 층(160)은 실리콘 질화물 라이너 또는 유전체 금속 산화물 라이너와 같은 유전체 라이너(dielectric liner)를 포함한다.
비아 공동들이 제1 인터커넥트 레벨 유전체 층(160)을 통해 형성될 수 있다. 비아 공동들은 제1 활성 영역들(132)로 또는 제3 활성 영역들(136)로 연장되는 소스 콘택 비아 공동(source contact via cavity)들, 및 제2 게이트 전극들(156)로 연장되는 게이트 콘택 비아 공동(gate contact via cavity)들을 포함한다.
또한, 라인 공동들이 제1 인터커넥트 레벨 유전체 층(160)의 상부 부분 내에 형성될 수 있다. 라인 공동들은 소스 콘택 비아 공동들의 각자의 로우 위에 놓인 소스 라인 공동들, 및 게이트 콘택 비아 공동들의 각자의 로우 위에 놓인 워드 라인 공동들을 포함한다. 라인 공동들은 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다.
적어도 하나의 전도성 재료가 비아 공동들 및 라인 공동들 내에 침착될 수 있다. 적어도 하나의 전도성 재료는 금속 라이너(예컨대, TiN 라이너) 및 금속 충전 재료(예컨대, W)를 포함할 수 있다. 적어도 하나의 전도성 재료의 과잉 부분들은 평탄화 공정에 의해 제1 인터커넥트 레벨 유전체 층(160)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있고, 평탄화 공정은 화학적 기계적 폴리싱 및/또는 리세스 에칭을 채용할 수 있다. 소스 콘택 비아 공동들의 각자의 공동을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분이 소스 콘택 비아 구조물(172)을 구성하고, 게이트 콘택 비아 공동들의 각자의 공동을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분이 게이트 콘택 비아 구조물(176)을 구성한다. 소스 라인 공동들의 각자의 소스 라인 공동을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 소스 라인(182)(이는, 도 1a 및 도 1b의 소스 라인(SL)에 대응함)을 구성하고, 워드 라인 공동들의 각자의 워드 라인 공동을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 워드 라인(186)(이는, 도 1a 및 도 1b의 워드 라인(WL)에 대응함)을 구성한다.
비아 공동들 및 라인 공동들, 및 공동들 내에 위치된 각자의 콘택 비아 및 라인 구조물들은 2개의 리소그래피 노광 공정들, 2개의 리소그래피 현상 공정들, 2개의 이방성 에칭 공정들, 및 공동들 둘 모두를 각자의 전도성 비아 및 라인 구조물들로 충전하는 것을 채용하는 듀얼 다마신 패턴화 공정에 의해 형성될 수 있다. 대안적으로, 비아 공동들 및 라인 공동들 및 공동들 내에 위치된 각자의 콘택 비아 및 라인 구조물은 2개의 단일 다마신 공정들에 의해 형성될 수 있는데, 이들 각각은 각자의 리소그래피 노광 공정, 각자의 리소그래피 현상 공정, 각자의 이방성 에칭 공정, 및 전도성 비아 또는 라인 구조물을 이용한 각자의 별개의 충전 공정을 채용한다.
일 실시예에서, 게이트 콘택 비아 구조물들(176)은 강유전성 메모리 유닛 셀들의 면적들 내에, 즉 강유전성 메모리 유닛 셀들을 포함하는 어레이 영역 내에 형성될 수 있다. 이러한 경우에, 워드 라인들(186)은 어레이 영역 내에서 제2 수평 방향(hd2)을 따라 측방향으로 연장될 수 있다. 대안적인 실시예에서, 게이트 콘택 비아 구조물들(176)은 제2 게이트 전극 라이너(156)의 각자의 라이너의 단부 부분에서 주변 영역에 형성될 수 있다. 이러한 경우에, 워드 라인들(186)은 주변 영역에 형성될 수 있고, 메모리 어레이 영역 위에 측방향으로 연장될 수 있거나 연장되지 않을 수 있다. 소스 라인들(182)은 제2 수평 방향(hd2)을 따라 측방향으로 연장된다. 제2 수평 방향(hd2)은 제1 수평 방향(hd1)에 수직일 수 있다. 일 실시예에서, 소스 콘택 비아 구조물들(172)은 제1 활성 영역들(132)의 각자의 영역과 접촉할 수 있고, 복수의 강유전성 메모리 유닛 셀들 내의 제1 활성 영역들(132) 각각은 소스 라인들(182)의 각자의 소스 라인에 접속될 수 있다. 대안적인 실시예에서, 소스 콘택 비아 구조물들(172)은 제3 활성 영역들(136)의 각자의 영역과 접촉할 수 있고, 복수의 강유전성 메모리 유닛 셀들 내의 제3 활성 영역들(136) 각각은 소스 라인들(182)의 각자의 소스 라인에 접속될 수 있다
도 8a 내지 도 8c를 참조하면, 제2 인터커넥트 레벨 유전체 층(190)이 제1 인터커넥트 레벨 유전체 층(160) 위에 침착될 수 있다. 제2 인터커넥트 레벨 유전체 층(190)은 단일의 유전체 재료 층을 포함할 수 있거나, 다수의 유전체 재료 층들을 포함할 수 있다. 제2 인터커넥트 레벨 유전체 층(190)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 및/또는 유기실리케이트 유리와 같은 층간 유전체 재료를 포함한다. 선택적으로, 제2 인터커넥트 레벨 유전체 층(190)은 실리콘 질화물 라이너 또는 유전체 금속 산화물 라이너와 같은 유전체 라이너를 포함한다.
비아 공동들이 제2 인터커넥트 레벨 유전체 층(190)을 통해 형성될 수 있다. 비아 공동들은 제3 활성 영역들(136)로 또는 대안적으로 소스 콘택 비아 구조물들(172)에 의해 접촉되지 않는 제1 활성 영역들(132)로 연장되는 드레인 콘택 비아 공동들을 포함한다. 예를 들어, 소스 콘택 비아 구조물들(172)이 제1 활성 영역들(132)과 접촉하는 경우, 드레인 콘택 비아 공동들은 제3 활성 영역들(136)로 연장되고, 소스 콘택 비아 구조물들(172)이 제3 활성 영역들(136)과 접촉하면, 드레인 콘택 비아 공동들은 제1 활성 영역들(132)로 연장된다.
추가로, 라인 공동들이 제2 인터커넥트 레벨 유전체 층(190)의 상부 부분 내에 형성될 수 있다. 라인 공동들은 반도체 레일 영역들의 각자의 반도체 레일 영역 위에 놓이는 비트 라인 공동들을 포함한다. 각각의 비트 라인 공동은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 활성 영역들(132), 제2 활성 영역들(134), 제3 활성 영역들(136), 제1 반도체 채널들(133), 및 제2 반도체 채널들(135)의 각자의 세트 위에 놓일 수 있다.
적어도 하나의 전도성 재료가 드레인 콘택 비아 공동들 및 비트 라인 공동들 내에 침착될 수 있다. 적어도 하나의 전도성 재료는 금속 라이너(예컨대, TiN 라이너) 및 금속 충전 재료(예컨대, W)를 포함할 수 있다. 적어도 하나의 전도성 재료의 과잉 부분들은 평탄화 공정에 의해 제2 인터커넥트 레벨 유전체 층(190)의 상단 표면을 포함하는 수평 평면 위로부터 제거될 수 있고, 평탄화 공정은 화학적 기계적 폴리싱 및/또는 리세스 에칭을 채용할 수 있다. 드레인 콘택 비아 공동들의 각자의 드레인 콘택 비아 공동을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 드레인 콘택 비아 구조물(196)을 형성하고, 비트 라인 공동들의 각자의 비트 라인 공동을 충전하는 적어도 하나의 전도성 재료의 각각의 나머지 부분은 비트 라인(198)(이는, 도 1a 및 도 1b에서의 비트 라인(BL)에 대응함)을 구성한다.
비아 공동들 및 라인 공동들, 및 공동들 내에 위치된 각자의 콘택 비아 및 라인 구조물들은 2개의 리소그래피 노광 공정들, 2개의 리소그래피 현상 공정들, 2개의 이방성 에칭 공정들, 및 공동들 둘 모두를 각자의 전도성 비아 및 라인 구조물들로 충전하는 것을 채용하는 듀얼 다마신 패턴화 공정에 의해 형성될 수 있다. 대안적으로, 비아 공동들 및 라인 공동들 및 공동들 내에 위치된 각자의 콘택 비아 및 라인 구조물은 2개의 단일 다마신 공정들에 의해 형성될 수 있는데, 이들 각각은 각자의 리소그래피 노광 공정, 각자의 리소그래피 현상 공정, 각자의 이방성 에칭 공정, 및 전도성 비아 또는 라인 구조물을 이용한 각자의 별개의 충전 공정을 채용한다.
일 실시예에서, 소스 콘택 비아 구조물들(172)은 제1 활성 영역들(132)의 각자의 제1 활성 영역과 접촉할 수 있고, 드레인 콘택트 비아 구조물들(196)은 제3 활성 영역들(136)의 각자의 제3 활성 영역과 접촉할 수 있다. 대안적으로, 소스 콘택 비아 구조물들(172)은 제3 활성 영역들(136)의 각자의 제3 활성 영역과 접촉할 수 있고, 드레인 콘택트 비아 구조물들(196)은 제1 활성 영역들(132)의 각자의 제1 활성 영역과 접촉할 수 있다. 비트 라인들(198)은 반도체 기판(108) 위에 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 복수의 강유전성 메모리 유닛 셀들 내의 제1 활성 영역들(132) 각각은 소스 라인(182) 또는 비트 라인(198)인 각자의 제1 요소에 접속된다. 강유전성 메모리 유닛 셀들의 로우 내의 제3 활성 영역들(136) 각각은 비트 라인(198) 또는 소스 라인(182)인 제2 요소에 접속된다. 이러한 경우에, 각각의 제1 요소는 소스 라인(182)이고 각각의 제2 요소는 비트 라인(198)이거나, 각각의 제1 요소는 비트 라인(198)이고 각각의 제2 요소는 소스 라인(182)이다.
도 1a 내지 도 8c를 참조하면, 제1 실시예의 메모리 디바이스는 적어도 하나의 강유전성 메모리 유닛 셀을 포함하고, 적어도 하나의 강유전성 메모리 유닛 셀 각각은: 반도체 기판(108) 내에 위치되는 제1 활성 영역(132)과 제2 활성 영역(134) 사이에서 연장되는 제1 반도체 채널(133), 반도체 기판(108)의 상단 표면으로부터 하방으로 연장되고 제1 활성 영역(132)과 제2 활성 영역(134) 사이에 위치되는 트렌치(즉, 제2 라인 트렌치(121))의 주변 영역에 배치되는 제1 게이트 유전체(예컨대, 제1 게이트 유전체 스트립(120)의 일부분), 및 제1 게이트 유전체 위의 트렌치 내부에 위치되는 제1 게이트 전극(예컨대, 제1 게이트 전극 라인(126)의 일부분) - 제1 반도체 채널(133)은 제1 게이트 전극의 수평 부분 아래에 놓임) - 을 포함하는 각자의 제1 전계 효과 트랜지스터(SG); 및 제2 활성 영역(134)과 제3 활성 영역(136) 사이에서 연장되는 제2 반도체 채널(135), 제2 반도체 채널(135) 위에 놓인 강유전성 재료 층(152)을 포함하는 제2 게이트 유전체(150), 및 제2 게이트 유전체 위에 놓인 제2 게이트 전극(156)을 포함하는 각자의 제2 전계 효과 트랜지스터(FeFET)를 포함한다.
일 실시예에서, 제1 게이트 전극의 상단 표면은 반도체 기판(108)의 상단 표면과 동일한 수평 평면 내에 위치된다. 일 실시예에서, 제1 게이트 유전체는 U-형상 수직 단면 프로파일을 갖고, 한 쌍의 수직 부분들 및 한 쌍의 수직 부분들 각각의 하단 단부에 인접한 수평 부분을 포함한다. 일 실시예에서, 제1 게이트 유전체의 한 쌍의 수직 부분들 각각 및 제1 게이트 유전체의 수평 부분은 전체에 걸쳐 동일한 재료 조성 및 동일한 두께를 갖는다.
일 실시예에서, 제1 활성 영역(132), 제2 활성 영역(134), 및 제3 활성 영역(136) 각각은 반도체 기판(108)의 상단 표면(이는, 기판 반도체 층(109)의 상단 표면을 포함할 수 있음)을 포함하는 수평 평면 내의 상단 표면을 갖는다.
일 실시예에서, 제2 게이트 유전체의 하단 표면은 반도체 기판(108)의 상단 표면을 포함하는 수평 평면 내에 위치되고; 제1 게이트 유전체의 상단 표면은 반도체 기판(108)의 상단 표면을 포함하는 수평 평면 내에 위치된다.
일 실시예에서, 적어도 하나의 강유전성 메모리 유닛 셀은 (제2 수평 방향(hd2)을 따라 배열될 수 있는) 강유전성 메모리 유닛 셀들 중 적어도 하나의 로우를 포함하고; 강유전성 메모리 유닛 셀들의 로우는 강유전성 메모리 유닛 셀들의 로우 내에 제1 게이트 유전체들 각각을 포함하는 제1 게이트 유전체 스트립(120); 강유전성 메모리 유닛 셀들의 로우 내에 제1 게이트 전극들 각각을 포함하는 제1 게이트 전극 라인(126); 강유전성 메모리 유닛 셀들의 로우 내의 제2 게이트 유전체들(150); 및 강유전성 메모리 유닛 셀들의 로우 내의 제2 게이트 전극들(156)을 포함한다.
각각의 강유전성 메모리 유닛 셀 내의 제1 활성 영역(132), 제2 활성 영역(134), 및 제3 활성 영역(136)은 제1 수평 방향(hd1)을 따라 측방향으로 이격되고; 강유전성 메모리 유닛 셀들의 로우 내의 강유전성 메모리 유닛 셀들은 반도체 기판(108) 내에 위치되고 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 유전체 격리 구조물들(12)에 의해 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 이격된다.
일 실시예에서, 제1 반도체 채널(133) 및 제2 반도체 채널(135)은 제1 전도성 유형의 각자의 도핑을 갖고; 제1 활성 영역(132), 제2 활성 영역(134), 및 제3 활성 영역(136)은 제2 수평 방향(hd1)을 따라 균일한 폭을 갖고, 제1 전도형과 반대인 제2 전도도의 도핑을 갖는다.
일 실시예에서, 강유전성 메모리 유닛 셀들의 로우 내의 제1 활성 영역들(132) 각각은 소스 라인(182) 및 비트 라인들(198)의 각자의 비트 라인으로부터 선택되는 각자의 제1 요소에 접속되고; 강유전성 메모리 유닛 셀들의 로우 내의 제3 활성 영역들(136) 각각은 비트 라인들(198)의 각자의 비트 라인 및 소스 라인(182)으로부터 선택되는 각자의 제2 요소에 접속되고 - 각자의 제2 요소는 각자의 제1 요소와는 상이함 -; 소스 라인(182)은 반도체 기판(108) 위에 놓이고 제2 수평 방향(hd2)을 따라 측방향으로 연장되고; 비트 라인(198)은 반도체 기판(108) 위에 놓이고 제1 수평 방향(hd1)을 따라 측방향으로 연장된다.
일 실시예에서, 강유전성 메모리 유닛 셀들의 적어도 하나의 로우는 제1 수평 방향(hd1)을 따라 배열되는 강유전성 메모리 유닛 셀들의 복수의 로우들을 포함하고; 강유전성 메모리 유닛 셀들의 복수의 로우들은 강유전성 메모리 유닛 셀들의 2차원 어레이를 구성하고; 강유전성 메모리 유닛 셀들의 2차원 어레이의 제1 활성 영역들(132)의 서브세트는 제1 수평 방향(hd1)을 따라 배열되는 강유전성 메모리 유닛 셀들의 각자의 이웃 쌍에 의해 공유된다.
일 실시예에서, 제2 게이트 유전체 및 제2 게이트 전극은 반도체 기판(108)의 상단 표면 위에 놓이는 수직으로 일치하는 측벽들을 갖고; 제1 게이트 유전체는 제1 게이트 유전체의 수직 부분의 두께의 2 배만큼 제1 게이트 전극보다 더 큰 측방향 범위를 갖는다.
도 9a 및 도 9b를 참조하면, 본 발명의 제2 실시예에 따른 제2 예시적인 구조물은 기판(8), 및 제1 레벨 절연 층들(32) 및 제1 레벨 절연 층들(32) 각자의 수직하는 이웃 쌍 사이에 위치된 제1 레벨 스페이서 재료 층들의 제1 교번 스택을 포함한다. 기판(8)은 기판 반도체 층(9), 및 제1 교번 스택을 통해 후속적으로 형성될 수직 전계 효과 트랜지스터들을 위한 공통 활성 영역으로서 기능하는 단결정 도핑된 반도체 재료 층(6)을 포함할 수 있다.
기판 반도체 층(9)은 반도체 기판(예컨대, 실리콘 웨이퍼)의 상단 부분, 반도체 기판의 상단 부분 내의 도핑된 웰, 또는 기판 위에 위치된 반도체 층을 포함할 수 있다. 예를 들어, 기판 반도체 층(9)은 제1 전도형의 도핑을 갖는 반도체 재료를 포함한다. 일 실시예에서, 기판 반도체 층(9)은 제1 전도형의 도핑을 갖는 단결정 도핑된 반도체 재료를 포함할 수 있다. 반도체 기판 층(9) 내의 제1 전도형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 1.0 × 1018/㎤의 범위에 있을 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다. 단결정 도핑된 반도체 재료 층(6)은 반도체 기판의 상단 부분 내의 도핑된 웰 또는 기판 위에 위치된 도핑된 반도체 층을 포함할 수 있다. 도핑된 반도체 재료 층(6)은 제1 전도형과 반대인 제2 전도형의 도핑을 갖는 반도체 재료를 포함한다. 단결정 도핑된 반도체 재료 층(6) 내의 제2 전도형의 도펀트들의 원자 농도는 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤의 범위에 있을 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다. 단결정 도핑된 반도체 재료 층(6)의 두께는 50 nm 내지 500 nm 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 일 실시예에서, 기판 반도체 층(9) 및 단결정 도핑된 반도체 재료 층(6) 각각은 서로 에피택셜하게 정렬되는 각자의 단결정 도핑된 실리콘을 포함할 수 있다. 일 실시예에서, 단결정 도핑된 반도체 재료 층(6)은 기판 반도체 층(9)을 포함하는 반도체 기판의 상부 부분 내로 제2 전도형의 도펀트들을 주입하거나 확산시킴으로써, 그리고 기판 반도체 층(9)의 주입된 상부 부분을 단결정 도핑된 반도체 재료 층(6)으로 변환함으로써 형성될 수 있다. 대안적으로, 단결정 도핑된 반도체 재료 층(6)은 기판 반도체 층(9)의 상단에 에피택셜하게 성장될 수 있다.
제1 레벨 절연 층들(32)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 절연 재료를 포함한다. 각각의 제1 레벨 절연 층(32)의 두께는 20 nm 내지 200 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 제1 레벨 스페이서 재료 층들은 제1 레벨 희생 재료 층들(42)로서 형성될 수 있고, 이는 후속적으로 제1 레벨 전기 전도성 층들로 대체될 수 있다. 대안적으로, 제1 레벨 스페이서 재료 층들은 제1 레벨 전기 전도성 층들로서 형성될 수 있다. 본 발명은 제1 레벨 스페이서 재료 층들이 제1 레벨 희생 재료 층들(42)로서 형성되는 실시예를 채용하여 기술되지만, 제1 레벨 스페이서 재료 층들이 제1 레벨 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명확히 고려된다. 이러한 경우에, 제1 레벨 희생 재료 층들(42)을 제1 레벨 전기 전도성 층들로 대체하기 위한 공정 단계들이 필요하지 않다. 각각의 제1 레벨 스페이서 재료 층의 두께는 20 nm 내지 200 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
일 실시예에서, 제1 교번 스택(32, 42)은 3개의 제1 레벨 절연 층들(32) 및 2개의 제1 레벨 희생 재료 층들(42)을 포함할 수 있다. 개별 개구들의 2차원 어레이는, 예를 들어 포토레지스트 층을 도포하고 패턴화함으로써, 그리고 이방성 에칭 공정을 채용하여 제1 교번 스택(32, 42)을 통해 포토레지스트 층 내에 패턴을 전사시킴으로써 제1 교번 스택(32, 42)을 통해 형성될 수 있다. 개별 개구들의 2차원 어레이는 본 명세서에서 제1 레벨 개별 메모리 개구들(49)의 2차원 어레이로서 지칭된다. 각각의 제1 레벨 개별 메모리 개구(49)는 각자의 원형 또는 타원형 수평 단면 형상을 가질 수 있다. 각각의 제1 레벨 개별 메모리 개구(49)의 최대 측방향 치수는 20 nm 내지 400 nm, 예컨대 40 nm 내지 200 nm 범위에 있을 수 있지만, 더 작은 측방향 치수 및 더 큰 측방향 치수가 또한 채용될 수 있다. 단결정 도핑된 반도체 재료 층(6)의 상단 표면의 일부분은 각각의 제1 레벨 개별 메모리 개구(49)의 하단에서 물리적으로 노출될 수 있다.
대체적으로, 제1 절연 층(32), 제1 스페이서 재료 층(예컨대, 제1 희생 재료 층(42)), 제2 절연 층(32), 제2 스페이서 재료 층(예컨대 제2 희생 재료 층(42)), 및 제3 절연 층(32)의 수직 층 스택이 단결정 도핑된 반도체 재료 층(6) 위에 형성될 수 있다. 제1 스페이서 재료 층 및 제2 스페이서 재료 층 각각은 각자의 전기 전도성 층으로서 형성될 수 있거나, 또는 후속적으로 각자의 전기 전도성 층으로 대체될 수 있다. 제1 레벨 개별 메모리 개구(49) 아래에 놓인 단결정 도핑된 반도체 재료 층(6)의 각각의 부분은 제1 활성 영역을 구성하는데, 이는 각각의 수직 전계 효과 트랜지스터의 소스 영역 또는 드레인 영역일 수 있다. 적어도 하나의 개구는, 각자의 제1 활성 영역의 상단 표면이 적어도 하나의 개구 각각의 아래에서 물리적으로 노출되도록 수직 층 스택을 통해 형성될 수 있다. 수직 층 스택을 통한 적어도 하나의 개구는 서로 측방향으로 이격되는 복수의 제1 레벨 개별 메모리 개구들(49)을 포함할 수 있다.
도 10a 및 도 10b를 참조하면, 제1 게이트 유전체(20)는 제1 게이트 유전체 재료 층의 컨포멀 침착 및 이방성 에칭 공정에 의해 각각의 제1 레벨 개별 메모리 개구(49)의 하단 부분에 형성될 수 있다. 선택적으로, 희생 충전 재료(예컨대, 포토레지스트 재료)가 제1 레벨 개별 메모리 개구(49) 내에 침착될 수 있고, 수직으로 리세싱되어 희생 충전 재료의 리세싱된 표면이 제1 희생 재료 층(42)과 제2 희생 재료 층(42) 사이에 위치되게 할 수 있다. 이러한 경우에, 희생 충전 재료의 부분들의 상단 표면들 위로부터 제1 게이트 유전체 재료 층의 원통형 부분을 제거하기 위해 등방성 에칭 공정이 채용될 수 있다. 희생 충전 재료는, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다. 제1 게이트 유전체 재료 층의 각각의 나머지 부분은 제1 게이트 유전체(20)를 구성하고, 이는 각자의 관형 형상을 가질 수 있다.
도 11a 및 도 11b를 참조하면, 제1 수직 반도체 채널들(33)은 제1 전도형의 도핑을 갖는 제1 반도체 재료를 제1 레벨 개별 메모리 개구들(49) 각각의 하부 부분에 침착시킴으로써 형성될 수 있다. 일 실시예에서, 각각의 제1 수직 반도체 채널(33)은 단결정 도핑된 반도체 재료 층(6)의 물리적으로 노출된 표면들로부터 제1 반도체 재료를 성장시키는 선택적 에피택시 공정(epitaxy process)에 의해 형성될 수 있다. 이러한 경우에, 각각의 제1 수직 반도체 채널(33)은 단결정 도핑된 반도체 재료 층(6)에 에피택셜하게 정렬되는 제1 단결정 에피택셜 반도체 재료를 포함할 수 있다. 제1 게이트 유전체 재료 층이 제1 수직 반도체 채널(33)을 형성하기 전에 리세싱되지 않았으면, 제1 게이트 유전체 재료 층은 선택적 에칭에 의해 리세싱되어 제1 수직 반도체 채널(33)의 상단과 평평하게 된다. 이어서, 제1 수직 반도체 채널(33)의 상단 부분(33T)이 제1 게이트 유전체(20) 위의 제1 수직 반도체 채널(33) 상에서 에피택셜하게 성장된다. 제1 수직 반도체 채널(33)의 상단 부분(33T)은 메모리 개구(49) 내의 노출된 절연 층(32)의 측벽과 접촉한다. 각각의 제1 수직 반도체 채널(33)의 상단 표면(예컨대, 그의 상단 부분(33T)의 상단 표면)은 동일한 제1 레벨 개별 메모리 개구(49) 내의 제1 게이트 유전체(20)의 최상단 표면에 또는 그 위에 위치될 수 있다. 제1 메모리 공동(49')은 제1 층의 개별 메모리 개구들(49)의 각각의 충전되지 않은 체적 내에 존재한다.
도 12a 및 도 12b를 참조하면, 적어도 하나의 제2 게이트 유전체 재료 층(52L, 50L)이 각자의 컨포멀 침착 공정에 의해 형성될 수 있다. 적어도 하나의 제2 게이트 유전체 재료 층(52L, 50L)은 연속적인 강유전성 재료 층(52L) 및 선택적인 비-강유전성 게이트 유전체 재료 층(50L)을 포함할 수 있다. 연속적인 강유전성 재료 층(52L)은 제1 예시적인 구조물의 강유전성 재료 층(152)에 채용될 수 있는 임의의 재료를 포함할 수 있다. 비-강유전성 게이트 유전체 재료 층(50L)은, 존재하는 경우, 임의의 비-강유전성 게이트 유전체 재료를 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 적어도 하나의 제2 게이트 유전체 재료 층(52L, 50L)의 수평 부분들을 제거하기 위해 이방성 에칭 공정이 수행될 수 있다. 적어도 하나의 제2 게이트 유전체 재료 층(52L, 50L)의 각각의 나머지 원통형 부분은 제2 게이트 유전체(52, 50)를 구성한다. 각각의 제2 게이트 유전체(52, 50)는 강유전성 재료 층(52) 및 선택적 비-강유전성 게이트 유전체(50)를 포함한다. 제1 수직 반도체 채널(33)의 상단 표면은 제1 메모리 공동(49')에서 노출된다.
도 14a 및 도 14b를 참조하면, 제2 수직 반도체 채널(35)이 제2 반도체 재료의 침착에 의해 각각의 제1 메모리 공동(49') 내에 형성될 수 있다. 일 실시예에서, 각각의 제2 수직 반도체 채널(35)은 각자의 제1 수직 반도체 채널(33)의 물리적으로 노출된 표면들로부터 제2 반도체 재료를 성장시키는 선택적 에피택시 공정에 의해 형성될 수 있다. 이러한 경우에, 각각의 제2 수직 반도체 채널(35)은 제1 수직 반도체 채널(33)의 각자의 제1 단결정 에피택셜 반도체 재료를 통해 단결정 도핑된 반도체 재료 층(6)에 에피택셜하게 정렬되는 제2 단결정 에피택셜 반도체 재료(예컨대, 단결정 실리콘)를 포함할 수 있다. 각각의 제2 수직 반도체 채널(35)은 각자의 제1 단결정 에피택셜 반도체 재료에 에피택셜하게 정렬되는 제2 단결정 에피택셜 반도체 재료를 포함할 수 있다.
각각의 제2 게이트 유전체(52, 50)는 강유전성 재료 층(52)을 포함할 수 있고, 제2 수직 반도체 채널(35)의 측벽의 하단 부분과 접촉할 수 있다. 대체적으로, 도 10a 내지 도 11b의 공정 단계들 및 도 12a 내지 도 14b의 공정 단계들의 순서는 반전될 수 있다. 따라서, 제2 수직 반도체 채널들(35)은 제1 수직 반도체 채널들(33) 위에 또는 그 아래에 형성될 수 있다. 각각의 제2 게이트 유전체(52, 50)는 제1 수직 반도체 채널(33)의 상단 단부 또는 하단 단부와 접촉할 수 있다. 각각의 제2 수직 반도체 채널(35)은 아래 놓인 또는 위에 놓인 제1 수직 반도체 채널(33)의 각자의 제1 단결정 에피택셜 반도체 재료에 에피택셜하게 정렬되는 제2 단결정 에피택셜 반도체 재료를 포함할 수 있다. 제1 수직 반도체 채널(33) 및 제2 수직 반도체 채널(33)의 각각의 수직 스택은 강유전성 메모리 유닛 셀의 일부분을 구성한다.
도 15a 및 도 15b를 참조하면, 제1 교번 스택(32, 42)을 통해 수직으로 연장되는 제1 백사이드 트렌치들(79)은 제1 교번 스택(32, 42) 위에 포토레지스트 층을 도포하고 패턴화하여 포토레지스트 층 내에 수평 방향(예컨대, 제2 수평 방향(hd2))을 따라 연장되는 선형 개구들을 형성함으로써, 그리고 이방성 에칭 공정을 수행하는 것에 의해 제1 교번 스택(32, 42)을 통해 선형 개구들의 패턴을 전사시킴으로써 형성될 수 있다.
도 16a 및 도 16b를 참조하면, 제1 백사이드 리세스들(43)은 제1 레벨 절연 층들(32), 제1 게이트 유전체들(20), 제2 게이트 유전체들(52, 50), 및 단결정 도핑된 반도체 재료 층(6)에 대해 선택적인 제1 레벨 희생 재료 층들(42)을 에칭함으로써 형성될 수 있다. 예를 들어, 제1 레벨 희생 매트릭스 층들(42)이 실리콘 질화물을 포함하는 경우, 핫 인산(hot phosphoric acid)을 채용하는 습식 에칭이 수행되어 제1 백사이드 리세스들(43)을 형성할 수 있다.
도 17a 및 도 17b를 참조하면, 제1 레벨 전기 전도성 층들(46)이 컨포멀 침착 공정들에 의해 제1 백사이드 리세스들(43) 내에 적어도 하나의 전도성 재료를 침착시킴으로써 형성될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 금속 라이너 재료(예컨대, TiN) 및 금속 충전 재료(예컨대, W)를 포함할 수 있다. 제1 백사이드 트렌치들(79) 내의 그리고 최상단 제1 레벨 절연 층(32) 위의 적어도 하나의 전도성 재료의 과잉 부분들은 등방성 리세스 에칭 공정에 의해 제거될 수 있다.
유전체 재료가 제1 백사이드 트렌치들(79) 내에 그리고 최상단 제1 레벨 절연 층(32) 위에 침착될 수 있다. 제1 백사이드 트렌치(79)를 충전하는 유전체 재료의 각각의 부분은 제1 백사이드 트렌치 충전 구조물(76)을 구성한다. 최상단 제1 레벨 절연 층(32) 위에 침착되는 유전체 재료의 평면 부분은 제1 콘택 레벨 유전체 층(47)을 구성한다.
도 18a 및 도 18b를 참조하면, 제1 콘택 비아 공동들(39)이 제2 수직 반도체 채널들(35)의 각자의 제2 수직 반도체 채널 위의 제1 콘택 레벨 유전체 층(47)을 통해 형성될 수 있다. 제2 수직 반도체 채널(35)의 상단 표면은 각각의 제1 콘택 비아 공동(39)의 하단에서 물리적으로 노출될 수 있다. 일 실시예에서, 제1 콘택 비아 공동들(39)은 제1 수평 방향(hd1)과 같은 수평 방향을 따라 길어질 수 있다. 일 실시예에서, 제1 콘택 비아 공동들(39)은 제2 수평 방향(hd2)을 따라 측방향으로 오프셋되어, 제1 백사이드 트렌치 충전 구조물들(76)의 이웃 쌍 사이의 제1 콘택 비아 공동들(39)의 측방향 범위가 제2 수평 방향(hd2)을 따른 측방향 범위에서 중첩하지 않게, 또는 제2 수평 방향(hd2)을 따라 최소 중첩을 갖게 할 수 있다.
도 19a 및 도 19b를 참조하면, 전도성 재료가 제1 콘택 비아 공동들(39) 내에 그리고 제1 콘택 레벨 유전체 층(47)의 상단 표면 위에 침착될 수 있다. 제1 콘택 비아 공동들(39)을 충전하고 제1 콘택 레벨 유전체 층(47) 위에 놓이는 침착된 전도성 재료는 비트 라인 레벨 전도성 재료 층(38L, 138L)을 구성한다. 비트 라인 레벨 전도성 재료 층(38L, 138L)은 제1 콘택 비아 공동들(39)을 충전하는 제1 콘택 비아 구조물(38V) 및 제1 콘택 레벨 유전체 층(47) 위에 놓이는 평면 전도성 재료 층을 포함한다.
일 실시예에서, 비트 라인 레벨 전도성 재료 층(38L, 138L)은 제2 수직 반도체 채널들(35)의 물리적으로 노출된 표면들로부터 단결정 반도체 재료를 성장시키는 선택적 에피택시 공정을 수행함으로써 형성될 수 있다. 단결정 반도체 재료 부분들은 제2 수직 반도체 채널들(35)의 물리적으로 노출된 표면들로부터 성장할 수 있고, 제1 콘택 비아 공동들(39) 각각을 충전하고 제1 콘택 레벨 유전체 층(47)의 상단 표면 위에서 성장한다. 상이한 제1 콘택 비아 공동들(39)을 통과하는 단결정 그레인들은 서로 접촉하고 제2 수직 반도체 채널들(35)의 각자의 제2 수직 반도체 채널에 에피택셜하게 정렬되는 다수의 단결정 반도체 재료 그레인들을 포함하는 단결정 에피택셜 반도체 재료 층(38L)을 형성할 수 있고, 제1 콘택 비아 공동들(39)의 면적들 사이에 위치되는 그레인 경계(grain boundary, GB)들에서 서로 접촉할 수 있다. 일 실시예에서, 그레인 경계(GB)들은 제1 콘택 비아 공동들(39)의 임의의 것 위에 놓이지 않는다. 모든 단결정 그레인들, 즉 단결정 반도체 재료 부분들의 세트는 다수의 에피택셜 반도체 재료 그레인들을 포함하는 멀티 그레인(multi-grained) 에피택셜 반도체 층(38L)을 구성하고, 이들 각각은 아래에 놓인 제2 수직 반도체 채널(35)에 에피택셜하게 정렬된다.
선택적으로, 비트 라인 레벨 전도성 재료 층(38L, 138L)의 주변 부분들은 비선택적 반도체 침착 공정에 의해 형성되어 다결정 반도체 층(138L)을 형성한다. 멀티 그레인 에피택셜 반도체 층(38L) 및 선택적 다결정 반도체 층(138L)은, 예를 들어 화학적 기계적 폴리싱에 의해 평탄화되어 평탄한 상단 표면을 제공할 수 있다. 멀티 그레인 에피택셜 반도체 층(38L) 및 선택적 다결정 반도체 층(138L)은 인시츄 도핑(in-situ doping)에 의해 또는 이온 주입에 의해 제2 전도형의 도펀트들로 도핑될 수 있다. 멀티 그레인 에피택셜 반도체 층(38L) 및 선택적 다결정 반도체 층(138L)은 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤ 범위의 원자 농도로 제2 전도형의 도펀트들을 포함할 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다. 멀티 그레인 에피택셜 반도체 층(38L) 및 다결정 반도체 층(138L)의 세트는 비트 라인 레벨 전도성 재료 층(38L, 138L)을 구성한다.
도 20a 및 도 20b를 참조하면, 포토레지스트 층(도시되지 않음)이 비트 라인 레벨 전도성 재료 층(38L, 138L) 위에 도포될 수 있고, 리소그래피적으로 패턴화되어 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 라인 패턴들을 형성할 수 있다. 각각의 라인 패턴은 제1 콘택 비아 구조물들(38V)의 각자의 제1 콘택 비아 구조물을 커버할 수 있다. 일 실시예에서, 포토레지스트 층의 각각의 라인 패턴은 제1 백사이드 트렌치 충전 구조물들(76)의 각각의 측방향으로 이웃하는 쌍 사이의 하나의 제1 전도성 비아 구조물(38V)만을 커버할 수 있다.
이방성 에칭 공정이 수행되어 비트 라인 레벨 전도성 재료 층(38L, 138L)을 통해 라인 패턴들을 전사시킬 수 있다. 비트 라인 레벨 전도성 재료 층(38L, 138L)은 다수의 개별 부분들로 패턴화될 수 있고, 이들 각각은 비트 라인(38) 및 제1 콘택 비아 구조물(38V)을 포함한다. 각각의 비트 라인(38)은 아래에 놓인 강유전성 메모리 유닛 셀들의 단결정 에피택셜 반도체 재료 부분들의 각자의 에피택셜 반도체 재료 부분에 에피택셜하게 정렬되는 복수의 단결정 그레인들(38A)을 포함하고, 선택적으로 제2 전도형의 도핑을 갖는 도핑된 반도체 재료를 포함하는 다결정 라인 부분들(38B)을 포함하는 전도성 라인 구조물이다.
대체적으로, 강유전성 메모리 유닛 셀(UC)은 아래에 놓인 전계 효과 트랜지스터 및 위에 놓인 전계 효과 트랜지스터의 수직 스택을 포함한다. 아래에 놓인 전계 효과 트랜지스터 및 위에 놓인 전계 효과 트랜지스터는 수직 층 스택(32, 42)을 통해 적어도 하나의 개구, 즉 제1 레벨 개별 메모리 개구들(49) 각각에 형성될 수 있다. 아래에 놓인 전계 효과 트랜지스터는 제1 전계 효과 트랜지스터(예컨대, 도 1a 및 도 1b에 도시된 선택 게이트 트랜지스터(SG)) 및 제2 전계 효과 트랜지스터(예컨대, 도 1a 및 도 1b에 도시된 강유전성 메모리 트랜지스터(FeFET)) 중 하나의 전계 효과 트랜지스터를 포함하고, 위에 놓인 전계 효과 트랜지스터는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 중 다른 하나의 전계 효과 트랜지스터를 포함한다. 제2 전계 효과 트랜지스터는 제1 전계 효과 트랜지스터 아래에 놓이거나 위에 놓인다.
제1 전계 효과 트랜지스터(SG)는 제1 수직 반도체 채널(33), 제1 수직 반도체 채널(33)의 측벽과 접촉하는 제1 게이트 유전체(20), 및 제1 게이트 유전체(20)와 접촉하는 제1 레벨 전기 전도성 층(46)의 일부분을 포함한다. 각각의 강유전성 메모리 유닛 셀(UC)의 각각의 제1 수직 반도체 채널(33) 및 각각의 제2 수직 반도체 채널(35)은 단결정 도핑된 반도체 재료 층(6)에 에피택셜하게 정렬되는 각자의 단결정 에피택셜 반도체 재료 부분을 포함한다. 제1 전계 효과 트랜지스터(SG) 및 제2 전계 효과 트랜지스터(FeFET)의 수직 스택은 제1 활성 영역 위에 형성되고, 이는 전도성 소스 라인 또는 도핑된 반도체 소스 라인에 접속되는 소스 영역일 수 있다. 예를 들어, 도 1a 및 도 1b에 도시된 소스 라인(SL)은 단결정 도핑된 반도체 재료 층(6)을 포함할 수 있다. 각자의 제2 활성 영역은 제1 수직 반도체 채널(33) 및 제2 수직 반도체 채널(35)의 각자의 스택의 상단 단부 상에 형성될 수 있다. 각각의 제2 활성 영역은 제1 콘택 비아 구조물(38V) 내에 위치된 드레인 영역일 수 있는데, 제1 콘택 비아 구조물은 비트 라인(38)에 접속된다. 비트 라인(38)은 도 1a 및 도 1b의 비트 라인(BE)에 대응한다.
복수의 강유전성 메모리 유닛 셀(UC)들은 복수의 제1 레벨 개별 메모리 개구들(49) 내에 형성될 수 있다. 제1 레벨 개별 메모리 개구들(49) 각각은 폐쇄된 수평 단면 형상을 가질 수 있고, 3개의 절연 층들(32), 제1 전기 전도성 층(46RL), 및 제2 전기 전도성 층(46WL) 각각을 통해 연속적으로 연장될 수 있다. 제1 게이트 유전체(20) 및 제2 게이트 유전체(52, 50) 각각은 각자의 제1 레벨 개별 메모리 개구(49) 내부에 위치된다. 제1 전기 전도성 층(46RL)은 도 1a 및 도 1b의 판독 라인(RL)에 대응할 수 있고, 제1 수직 반도체 채널(33)을 둘러쌀 수 있다. 제2 전기 전도성 층(46WL)은 도 1a 및 도 1b의 워드 라인(WL)에 대응할 수 있고, 제2 수직 반도체 채널(35)을 둘러쌀 수 있다.
제1 활성 영역(이는, 단결정 도핑된 반도체 재료 층(6)으로서 구현될 수 있음), 제1 전기 전도성 층(46), 제2 전기 전도성 층(46), 및 제2 활성 영역(제1 콘택 비아 구조물(38V) 및/또는 비트 라인(38)으로서 구현된 바와 같음)은 서로 수직으로 이격되는 3개의 절연 층들(32)에 의해 서로 수직으로 이격된다. 일 실시예에서, 제2 게이트 유전체(52, 50)의 외부 측벽들은 제1 게이트 유전체(20)의 외부 측벽들과 수직으로 일치한다.
일 실시예에서, 제1 전기 전도성 층(46RL)과 제1 게이트 유전체(20) 사이의 계면은 제2 전기 전도성 층(46WL)과 제2 게이트 유전체(52, 50) 사이의 계면과 수직으로 일치한다. 절연 층들(32) 각각은 제1 게이트 유전체(20) 또는 제2 게이트 유전체(52, 50)와 접촉하고 제1 전기 전도성 층(46RL)과 제1 게이트 유전체(20) 사이의 계면과 수직으로 일치하는 측벽을 갖는다. 제2 실시예의 제2 예시적인 디바이스의 제조 공정은 이러한 지점에서 정지될 수 있다.
선택적으로, 유닛 셀들의 다른 어레이를 포함하는 다른 디바이스 레벨이 도 20a 및 도 20b에 도시된 디바이스 위에 형성된다. 도 21a 및 도 21b를 참조하면, 제2 콘택 레벨 유전체 층(97)이 비트 라인들(38) 위에, 그리고 그들 사이에 형성될 수 있다. 제2 콘택 비아 공동들이 제2 콘택 레벨 유전체 층(97)을 통해 형성되어, 아래에 놓인 비트 라인(38)의 상단 표면이 물리적으로 노출되게 할 수 있다. 제2 콘택 비아 구조물들(88)이 적어도 하나의 전도성 재료의 침착 및 평탄화에 의해 제2 콘택 비아 공동들 내에 형성될 수 있다.
일 실시예에서, 제2 콘택 비아 구조물들(88)은 제2 전도형의 도핑을 갖는 도핑된 반도체 재료를 포함할 수 있다. 제2 콘택 비아 구조물들(88)은 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤ 범위의 원자 농도로 제2 전도형의 도펀트들을 포함할 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다. 일 실시예에서, 제2 콘택 비아 구조물들(88)은 아래에 놓인 비트 라인(38)의 아래에 놓인 단결정 그레인 내에 단결정 도핑된 반도체 재료를 포함할 수 있다. 이러한 경우에, 제2 콘택 비아 구조물들(88)은 비트 라인들(38)의 물리적으로 노출된 단결정 표면들로부터 단결정 반도체 재료 부분들을 성장시키는 선택적 에피택시 공정에 의해 형성될 수 있다. 일 실시예에서, 각각의 제2 콘택 비아 구조물(88)은 제1 콘택 비아 구조물들(38V) 중 아래에 놓인 제1 콘택 비아 구조물과 면적 중첩을 가질 수 있고/있거나 그와 동일한 면적 내에 위치될 수 있다.
도 22a 및 도 22b를 참조하면, 제2 레벨 절연 층(82) 및 제2 레벨 스페이서 재료 층들의 제2 교번 스택(82, 92)이 제2 콘택 레벨 유전체 층(97) 위에 형성될 수 있다. 제2 레벨 절연 층들(82)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 절연 재료를 포함한다. 각각의 제2 레벨 절연 층(82)의 두께는 20 nm 내지 200 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다. 제2 레벨 스페이서 재료 층들은 제2 레벨 희생 재료 층들(92)로서 형성될 수 있고, 이는 후속적으로 제2 레벨 전기 전도성 층들로 대체될 수 있다. 대안적으로, 제2 레벨 스페이서 재료 층들은 제2 레벨 전기 전도성 층들로서 형성될 수 있다. 본 발명은 제2 레벨 스페이서 재료 층들이 제2 레벨 희생 재료 층들(92)로서 형성되는 실시예를 채용하여 기술되지만, 제2 레벨 스페이서 재료 층들이 제2 레벨 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명확히 고려된다. 이러한 경우에, 제2 레벨 희생 재료 층들(92)을 제2 레벨 전기 전도성 층들로 대체하기 위한 공정 단계들이 필요하지 않다. 각각의 제2 레벨 스페이서 재료 층의 두께는 20 nm 내지 200 nm의 범위에 있을 수 있지만, 더 작은 두께 및 더 큰 두께가 또한 채용될 수 있다.
일 실시예에서, 제2 교번 스택(82, 92)은 3개의 제2 레벨 절연 층들(82) 및 2개의 제2 레벨 희생 재료 층들(92)을 포함할 수 있다. 개별 개구들의 2차원 어레이는, 예를 들어 포토레지스트 층을 도포하고 패턴화함으로써, 그리고 이방성 에칭 공정을 채용하여 제2 교번 스택(82, 92)을 통해 포토레지스트 층 내에 패턴을 전사시킴으로써 제2 교번 스택(82, 92)을 통해 형성될 수 있다. 개별 개구들의 2차원 어레이는 본 명세서에서 제2 레벨 개별 메모리 개구들(99)의 2차원 어레이로서 지칭된다. 각각의 제2 레벨 개별 메모리 개구(99)는 각자의 원형 또는 타원형 수평 단면 형상을 가질 수 있다. 각각의 제2 레벨 개별 메모리 개구(99)의 최대 측방향 치수는 20 nm 내지 400 nm, 예컨대 40 nm 내지 200 nm의 범위일 수 있지만, 더 작은 최대 측방향 치수 및 더 큰 최대 측방향 치수가 또한 채용될 수 있다. 제2 콘택 비아 구조물(88)의 상단 표면의 일부분이 각각의 제2 레벨 개별 메모리 개구(99)의 하단에서 물리적으로 노출될 수 있다.
도 23을 참조하면, 제3 게이트 유전체(102, 100)가 각각의 제2 레벨 개별 메모리 개구(99)의 하부 부분에 형성될 수 있다. 각각의 제3 게이트 유전체(102, 100)는 강유전성 재료 층(102) 및 선택적인 비-강유전성 게이트 유전체(100)를 포함하고, 연속적인 강유전성 재료 층 및 비-강유전성 게이트 유전체 층의 침착 및 이방성 에칭에 의해 형성될 수 있다. 연속적인 강유전성 재료 층 및 비-강유전성 게이트 유전체 층의 각각의 나머지 관형(tubular) 부분의 상부 영역은, 희생 충전 재료 부분들의 상단 표면들이 3개의 제2 레벨 절연 층들(82)의 중간 제2 레벨 절연 층(82)의 레벨에 위치되도록 예를 들어 희생 충전 재료를 침착시키고 리세싱함으로써, 그리고 연속적인 강유전성 재료 층 및 비-강유전성 게이트 유전체 층의 나머지 부분들의 마스킹되지 않은 부분들을 등방성으로 에칭함으로써 제거될 수 있다. 희생 충전 재료 부분들은, 예를 들어 애싱에 의해 후속적으로 제거될 수 있다.
제3 수직 반도체 채널들(85)은 제2 콘택 비아 구조물들(88)의 물리적으로 노출된 표면들로부터 성장될 수 있다. 일 실시예에서, 제3 수직 기판 반도체 채널들(85)은 제1 전도형의 도핑을 갖는 단결정 반도체 재료를 포함할 수 있다. 각각의 제3 수직 반도체 채널(85)은 제2 수직 반도체 채널들(35)과 동일한 기능성을 제공할 수 있고, 각각의 제3 게이트 유전체(102, 100)는 제2 게이트 유전체들(52, 50)과 동일한 기능성을 제공할 수 있다.
도 24를 참조하면, 도 10a, 도 10b, 도 11a, 및 도 11b의 공정 단계들이 수행되어 제4 게이트 유전체들(70) 및 제4 수직 반도체 채널들(83)을 형성할 수 있다. 제4 게이트 유전체들(70)은 제1 게이트 유전체들(20)을 위해 채용될 수 있는 임의의 재료를 포함할 수 있다. 제4 수직 반도체 채널들(83)은 제1 전도형의 도핑을 갖는 단결정 반도체 재료를 포함할 수 있고, 선택적 에피택시에 의해 형성될 수 있다. 제4 수직 반도체 채널들(83)의 상단 표면들은 본 발명의 제2 실시예에 따른 제2 레벨 절연 층들(82) 중 최상단 제2 레벨 절연 층의 상단 표면과 동일 평면 상에 있을 수 있다.
도 25를 참조하면, 제2 교번 스택(82, 92)을 통해 수직으로 연장되는 제2 백사이드 트렌치들은 제2 교번 스택(82, 92) 위에 포토레지스트 층을 도포하고 패턴화하여 포토레지스트 층 내에 수평 방향(예컨대, 제2 수평 방향(hd2))을 따라 연장되는 선형 개구들을 형성함으로써, 그리고 이방성 에칭 공정을 수행하는 것에 의해 제2 교번 스택(82, 92)을 통해 선형 개구들의 패턴을 전사시킴으로써 형성될 수 있다.
제2 백사이드 리세스들은 제2 레벨 절연 층들(82), 제3 게이트 유전체들(102, 100), 제4 게이트 유전체들(70), 및 제2 콘택 레벨 유전체 층(97)에 대해 선택적인 제2 레벨 희생 재료 층들(92)을 에칭함으로써 형성될 수 있다. 예를 들어, 제2 레벨 희생 재료 층들(82)이 실리콘 질화물을 포함하는 경우, 핫 인산을 채용하는 습식 에칭이 수행되어 제2 백사이드 리세스들을 형성할 수 있다.
제2 레벨 전기 전도성 층들(96)이 컨포멀 침착 공정에 의해 제2 백사이드 리세스들 내에 적어도 하나의 전도성 재료를 침착시킴으로써 형성될 수 있다. 적어도 하나의 전도성 재료는, 예를 들어 금속 라이너 재료(예컨대, TiN) 및 금속 충전 재료(예컨대, W)를 포함할 수 있다. 제2 백사이드 트렌치들 내의 그리고 최상단 제2 레벨 절연 층(82) 위의 적어도 하나의 전도성 재료의 과잉 부분들은 등방성 리세스 에칭 공정에 의해 제거될 수 있다.
유전체 재료가 제2 백사이드 트렌치들 내에 그리고 최상단 제2 레벨 절연 층(82) 위에 침착될 수 있다. 제2 백사이드 트렌치를 충전하는 유전체 재료의 각각의 부분은 제2 백사이드 트렌치 충전 구조물(78)을 구성한다. 최상단 제2 절연 층(82) 위에 침착되는 유전체 재료의 평탄한 부분은 화학적 기계적 폴리싱 및/또는 레시스 에칭과 같은 평탄화 공정에 의해 제거될 수 있다.
도 26a 및 도 26b를 참조하면, 전도성 재료가 제4 수직 반도체 채널들(83)의 물리적으로 노출된 상단 표면들 상에 침착될 수 있다. 제4 수직 반도체 채널들(83) 위에 놓인 침착된 전도성 재료는 소스 라인 레벨 전도성 재료 층(7)을 구성한다.
일 실시예에서, 소스 라인 레벨 전도성 재료 층(7)은 제4 수직 반도체 채널들(83)의 물리적으로 노출된 표면들로부터 단결정 반도체 재료를 성장시키는 선택적 에피택시 공정을 수행함으로써 형성될 수 있다. 단결정 반도체 재료 부분들은 제4 수직 반도체 채널들(83)의 물리적으로 노출된 표면들로부터 성장할 수 있다. 상이한 제4 수직 반도체 채널들(83)로부터 성장하는 단결정 그레인들은 서로 접촉하고 제4 수직 반도체 채널들(83)의 각자의 제4 수직 반도체 채널에 에피택셜하게 정렬되는 다수의 단결정 반도체 재료 그레인들을 포함하는 단결정 에피택셜 반도체 재료 층을 형성할 수 있고, 제4 수직 반도체 채널들(83)의 면적들 사이에 위치되는 그레인 경계(GB)들에서 서로 접촉할 수 있다. 일 실시예에서, 그레인 경계(GB)들은 제4 수직 반도체 채널들(83)의 임의의 것 위에 놓이지 않는다. 모든 단결정 그레인들, 즉 단결정 반도체 재료 부분들의 세트는 다수의 에피택셜 반도체 재료 그레인들을 포함하는 멀티 그레인 에피택셜 반도체 층(7A)을 구성하고, 이들 각각은 아래에 놓인 제4 수직 반도체 채널(83)에 에피택셜하게 정렬된다.
선택적으로, 소스 라인 레벨 전도성 재료 층(7)의 주변 부분은 비선택적 반도체 침착 공정에 의해 침착되어 다결정 반도체 층(7B)을 형성할 수 있다. 멀티 그레인 에피택셜 반도체 층(7A) 및 선택적 다결정 반도체 층(7B)은, 예를 들어 화학적 기계적 폴리싱에 의해 평탄화되어 평탄한 상단 표면을 제공할 수 있다. 멀티 그레인 에피택셜 반도체 층(7A) 및 선택적 다결정 반도체 층(7B)은 인시츄 도핑에 의해 또는 이온 주입에 의해 제2 전도형의 도펀트들로 도핑될 수 있다. 멀티 그레인 에피택셜 반도체 층(7A) 및 선택적 다결정 반도체 층(7B)은 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤ 범위의 원자 농도로 제2 전도형의 도펀트들을 포함할 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다. 멀티 그레인 에피택셜 반도체 층(7A) 및 다결정 반도체 층(7B)의 세트는 소스 라인 레벨 전도성 재료 층(7)(예컨대, 도 1b에 도시된 제2 소스 라인)을 구성한다.
제3 활성 영역(예컨대, 소스 라인 레벨 전도성 재료 층(7)의 일부분을 포함하는 소스 영역 또는 소스 라인)이 제3 수직 반도체 채널(85) 및 제4 수직 반도체 채널(83)의 각자의 스택의 상단 단부 상에 형성될 수 있다. 적어도 하나의 강유전성 메모리 유닛 셀(UC1, UC2) 각각은 강유전성 메모리 유닛 셀들의 각자의 수직 스택을 포함한다.
대체적으로, 제3 전계 효과 트랜지스터 및 제4 전계 효과 트랜지스터의 스택은 제2 활성 영역 위에 형성될 수 있고, 이는 제1 콘택 비아 구조물(38V), 비트 라인(38), 및 제2 콘택 비아 구조물(88)의 조합을 포함할 수 있다. 제4 전계 효과 트랜지스터는 제3 전계 효과 트랜지스터 위에 놓이거나 아래에 놓일 수 있다. 제3 전계 효과 트랜지스터(예컨대, 다른 강유전성 메모리 트랜지스터(FeFET))는 제3 수직 반도체 채널(85), 추가의 강유전성 재료 층(102)을 포함하고 제3 수직 반도체 채널(85)의 측벽과 접촉하는 제3 게이트 유전체(102, 100), 및 제3 게이트 유전체(102, 100)와 접촉하는 제3 전기 전도성 층(96)의 일부분을 포함한다. 제4 전계 효과 트랜지스터(예컨대, 다른 선택 게이트 트랜지스터(SG))는 제4 수직 반도체 채널(83), 제4 수직 반도체 채널(83)의 측벽과 접촉하고 제2 수직 반도체 채널(85)의 상단 단부 또는 하단 단부와 접촉하는 제4 게이트 유전체(70), 및 제4 게이트 유전체(70)와 접촉하는 제4 전기 전도성 층(96)의 일부분을 포함한다.
일 실시예에서, 본 발명의 강유전성 메모리 디바이스의 적어도 하나의 강유전성 메모리 유닛 셀(UC1, UC2)은 제1 레벨 강유전성 메모리 유닛 셀(UC1) 및 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 적어도 하나의 수직 스택을 포함할 수 있다. 제2 레벨 강유전성 메모리 유닛 셀(UC2)은 제1 레벨 강유전성 메모리 유닛 셀(UC1) 위에 놓이거나 아래에 놓이고, 반도체 기판(8)의 상단 표면에 수직인 방향인 수직 방향을 따른 평면뷰에서(in a plan view) 제1 레벨 강유전성 메모리 유닛 셀(UC1)과 면적 중첩을 갖는다. 일 실시예에서, 제1 레벨 강유전성 메모리 유닛 셀(UC1) 및 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 각각의 수직 스택은 아래에 놓인 강유전성 메모리 유닛 셀, 및 기판(8)으로부터 아래에 놓인 강유전성 메모리 유닛 셀이 있는 것보다 기판(8)으로부터 더 멀리 있는 위에 놓인 강유전성 메모리 유닛 셀을 포함한다.
각각의 강유전성 메모리 유닛 셀(UC1, UC2)은 각자의 제1 전계 효과 트랜지스터(즉, 제1 레벨 강유전성 메모리 유닛 셀(UC1)의 제1 전계 효과 트랜지스터 또는 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 제4 전계 효과 트랜지스터와 같은 선택 게이트 트랜지스터(SG)) 및 각자의 제2 전계 효과 트랜지스터(즉, 제1 레벨 강유전성 메모리 유닛 셀(UC1)의 제2 전계 효과 트랜지스터 또는 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 제3 전계 효과 트랜지스터와 같은 강유전성 메모리 트랜지스터(FeFET))를 포함할 수 있다. 일 실시예에서, 제1 레벨 강유전성 메모리 유닛 셀(UC1)의 제2 전계 효과 트랜지스터는 제1 레벨 강유전성 메모리 유닛(UC1)의 제1 전계 효과 트랜지스터 위에 놓이고, 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 제2 전계 효과 트랜지스터(예컨대, 제3 게이트 유전체(102, 100)를 포함하는 제3 전계 효과 트랜지스터)는 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 제1 전계 효과 트랜지스터(예컨대, 제4 게이트 유전체(70)를 포함하는 제4 전계 효과 트랜지스터) 아래에 놓인다.
일 실시예에서, 아래에 놓인 강유전성 메모리 유닛 셀의 제1 활성 영역(예컨대, 제1 소스 또는 제1 소스 라인)은 제2 수평 방향(hd2)을 따른 전도성 라인 구조물(예컨대, 비트 라인(38))의 폭보다 제2 수평 방향(hd2)을 따른 더 큰 측방향 범위를 갖는 단결정 도핑된 반도체 재료 층(6)(예컨대, 제1 소스 라인) 내에 위치된다. 제2 수평 방향(hd2)은 제1 수평 방향(hd1)에 수직일 수 있다. 위에 놓인 강유전성 메모리 유닛 셀의 제2 활성 영역은 제2 수평 방향(hd2)을 따른 전도성 라인 구조물(예컨대, 비트 라인(38))의 폭보다 제2 수평 방향(hd2)을 따른 더 큰 측방향 범위를 갖는 전도성 재료 층(예컨대, 소스 라인 레벨 전도성 재료 층(7), 즉 제2 소스 라인)을 포함할 수 있다. 제1 소스 라인 및 제2 소스 라인은 도 1b에 도시된 바와 같이 전기적으로 분리될 수 있거나, 또는 도 1a에 도시된 바와 같이 서로 전기적으로 접속될 수 있다(도 26a 및 도 26b에 도시되지 않음).
아래에 놓인 강유전성 메모리 유닛 셀의 그리고 위에 놓인 강유전성 메모리 유닛 셀의 공유된 제3 활성 영역(예컨대, 드레인 영역)은 아래에 놓인 강유전성 메모리 유닛 셀과 위에 놓인 강유전성 메모리 유닛 셀 사이에서 제1 수평 방향을 따라 측방향으로 연장되는 공통 비트 라인(38)을 포함한다. 대안적으로, 각각의 유닛 셀의 별개의 드레인 영역들(38V, 88)은 공통 비트 라인(38)에 전기적으로 접속된다.
도 27a 및 도 27b를 참조하면, 본 발명의 제3 실시예에 따른 제3 예시적인 구조물이 제1 레벨 라인 트렌치들(149)을 제1 레벨 개별 메모리 개구들(49) 대신에 형성함으로써, 도 9a 및 도 9b에 예시된 제2 예시적인 구조물로부터 도출될 수 있다. 제1 레벨 라인 트렌치들(149)은 전체에 걸쳐 각자의 균일한 폭을 가질 수 있고, 수평 방향을 따라 측방향으로 연장된다. 제1 레벨 라인 트렌치들(149)이 제2 수평 방향을 따라 측방향으로 연장되는 실시예가 본 명세서에 예시된다.
도 28a 및 도 28b를 참조하면, 도 10a 및 도 10b의 공정 단계들이 수행되어 제1 게이트 유전체들(20)을 형성하고 제1 수직 반도체 채널 재료 부분들(33')을 에피택셜하게 성장시킬 수 있다. 제1 수직 반도체 채널 재료 부분들(33') 각각은 단결정 반도체 재료(예컨대, 단결정 실리콘)를 포함하고, 이는 후속적으로 패턴화되어 복수의 수직 반도체 채널들을 형성할 수 있다. 라인 공동(149')이 제1 레벨 라인 트렌치들(149)의 각각의 충전되지 않은 체적 내에 존재한다.
도 28c 내지 도 28e는 제3 예시적인 구조물의 대안적인 구성을 형성하는 데 있어서의 단계들을 예시한다. 이러한 대안적인 구성에서, 제1 수직 반도체 채널들(33)은 제1 레벨 라인 트렌치들(149) 내에 침착되고, 이어서 에칭백(etch back)되는 다결정 반도체 층(예컨대, 폴리실리콘)을 포함한다. 구체적으로, 도 28c에 도시된 바와 같이, 박막 폴리실리콘 제1 수직 반도체 채널 재료 층(33L)이 제1 레벨 라인 트렌치들(149) 내에 침착되고, 선택적으로 리세싱된다. 도 28d에 도시된 바와 같이, 제1 수직 반도체 채널 재료 층(33L)의 수평 부분은 이방성 에칭에 의해 제거되어 제1 수직 반도체 채널들(33)을 형성하고 제1 레벨 라인 트렌치들(149)의 하단에서 층(6)을 노출시킨다. 도 28e에 도시된 바와 같이, 이어서 제1 유전체 코어들(25)이 제1 레벨 라인 트렌치들(149) 내의 제1 수직 반도체 채널들(33) 위에 침착되고, 제1 수직 반도체 채널들(33)의 상단과 평평해지도록 리세싱된다. 제1 수직 반도체 채널들(33)이 이전 단계들에서 리세싱되지 않으면, 제1 수직 반도체 채널들(33)은 제1 유전체 코어들(25)과 함께 리세싱될 수 있다.
도 29a 및 도 29b를 참조하면, 희생 스페이서들(도시되지 않음)이 희생 스페이서 재료의 컨포멀 침착 및 이방성 에칭에 의해 제1 레벨 라인 트렌치들(149)의 상부 영역들의 측벽들 상에 형성될 수 있다. 희생 스페이서 재료는 높은 에칭 속도를 갖는 실리콘 산화물 재료(예컨대, 붕규산염 유리), 실리콘-게르마늄 합금, 탄소계 재료(예컨대, 비정질 탄소), 또는 중합체 재료를 포함할 수 있다. 제1 수직 반도체 채널 재료 부분들(33')의 중심 부분들은 이방성 에칭 공정에 의해 제거되어 단결정 도핑된 반도체 재료 층(6)의 상단 표면을 물리적으로 노출시킬 수 있다. 제1 수직 반도체 채널 재료 부분들(33')의 나머지 부분들은 제1 수직 반도체 채널들(33)을 구성한다.
도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료가 제1 수직 반도체 채널 재료 부분들(33')의 중심 부분들의 제거에 의해 형성된 공동들 내에 침착될 수 있다. 유전체 재료는 수직으로 리세싱되어 제1 유전체 코어들(25)을 형성할 수 있다. 희생 스페이서들은 제1 유전체 코어들(25) 및 제1 수직 반도체 채널들(33)에 대해 선택적으로 제거될 수 있다.
도 29c는 수직 반도체 채널들(33)이 박막 다결정 반도체 층을 포함하는 대안적인 구성을 예시한다. 도 28e에 도시된 단계 후에, 도 29c에 도시된 바와 같이, 제1 수직 반도체 채널(33)의 상단 부분(33T)이 제1 게이트 유전체(20) 위의 제1 수직 반도체 채널(33) 상에서 성장된다.
도 30a 및 도 30b를 참조하면, 도 12a, 도 12b, 도 13a, 및 도 13b의 공정 단계들이 수행되어 제2 게이트 유전체들(50, 52)을 형성할 수 있다. 각각의 제2 게이트 유전체(50, 52)는 강유전성 재료 층(52) 및 선택적 비-강유전성 게이트 유전체(50)를 포함한다.
도 31a 및 도 31b를 참조하면, 도 14a 및 도 14b의 공정 단계들이 수행되어 제2 수직 반도체 채널들(35)을 형성할 수 있다.
도 32a 및 도 32b를 참조하면, 포토레지스트 층(도시되지 않음)이 최상단 제1 레벨 절연 층(32) 위에 도포될 수 있고, 리소그래피적으로 패턴화되어 제2 수직 반도체 채널들(35)의 중심 영역들 위에 놓인 개구들을 형성할 수 있다. 이방성 에칭 공정이 수행되어 제2 수직 반도체 채널들(35)을 통해 에칭하고, 제1 유전체 코어들(25)의 상단 표면들을 물리적으로 노출시킬 수 있다. 유전체 재료가 침착되고 평탄화되어 제2 유전체 코어들(27)을 형성할 수 있다. 제2 유전체 코어들(27)은 도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리를 포함할 수 있다.
도 32c 내지 도 32e는 제3 예시적인 구조물의 대안적인 구성을 형성하는 데 있어서의 단계들을 예시한다. 이러한 대안적인 구성에서, 제1 수직 반도체 채널들(33) 및 제2 수직 반도체 채널들(35)은 라인 트렌치들(149) 내에 침착되고, 이어서 에칭백되는 다결정 반도체 층(예컨대, 폴리실리콘)을 포함한다. 도 32c 내지 도 32e의 단계들은 전술된 도 28c 내지 도 28e, 도 29c, 도 30a, 및 도 30b에 예시된 단계들을 따른다. 구체적으로, 도 32c에 도시된 바와 같이, 박막 폴리실리콘 제2 수직 반도체 채널 재료 층(35L)이 제1 레벨 라인 트렌치들(149)의 라인 공동들(149') 내에 침착되고, 선택적으로 리세싱된다. 도 32d에 도시된 바와 같이, 제2 수직 반도체 채널 재료 층(35L)의 수평 부분은 이방성 에칭에 의해 제거되어 제2 수직 반도체 채널들(35)을 형성하고 라인 공동들(149')의 하단에서 층(33T)을 노출시킨다. 도 32e에 도시된 바와 같이, 이어서 제2 유전체 코어들(27)이 라인 공동들(149') 내의 제2 수직 반도체 채널들(35) 위에 침착되고, 제2 수직 반도체 채널들(35)의 상단과 평평해지도록 리세싱된다. 제2 수직 반도체 채널들(35)이 이전 단계들에서 리세싱되지 않으면, 제2 수직 반도체 채널들(35)은 제2 유전체 코어들(27)과 함께 리세싱될 수 있다. 제3 실시예의 후속 공정 단계들은, 수직 반도체 채널들(33, 35)이 단결정 또는 다결정 반도체 재료를 포함하는지의 여부에 관계없이, 제3 예시적인 구조물의 1차 구성 및 대안적인 구성과 동일하다.
도 33a 및 도 33b를 참조하면, 포토레지스트 층(도시되지 않음)이 제1 레벨 절연 층들(32) 중 최상단 제1 레벨 절연 층 위에 도포될 수 있고, 리소그래피적으로 패턴화되어 제2 수평 방향(hd2)을 따라 배열되는 개구들의 로우들을 형성할 수 있다. 포토레지스트 층 내의 개구들의 각각의 로우는 제1 레벨 라인 트렌치들(149)의 각자의 제1 레벨 라인 트렌치 위에 놓일 수 있다. 각각의 개구는 아래에 놓인 제1 레벨 라인 트렌치(149)의 하나의 측벽으로부터 아래에 놓인 제1 레벨 라인 트렌치(149)의 다른 측벽까지 측방향으로 연장될 수 있다. 일 실시예에서, 포토레지스트 층 내의 개구들은 직사각형 개구들을 포함할 수 있다.
이방성 에칭이 수행되어, 제1 레벨 라인 트렌치들(149)을 충전하는 구조물들을 통해 포토레지스트 층 내에 패턴을 전사시킨다. 제1 레벨 교번 스택(32, 42) 내의 각각의 층을 통해 수직으로 연장되는 필러 공동(pillar cavity)들이 이방성 에칭 공정에 의해 형성될 수 있다. 단결정 도핑된 반도체 재료 층(6)의 상단부 표면은 각각의 필러 공동의 하단에서 물리적으로 노출될 수 있다. 제1 레벨 라인 트렌치(149)를 충전하는 재료 부분들의 각각의 세트는 다수의 개별 재료 부분들로 분할되고, 이는 본 명세서에서 제1 레벨 메모리 필러 구조물(58)로 지칭된다. 각각의 제1 레벨 메모리 필러 구조물(58)은 한 쌍의 제1 게이트 유전체들(20), 한 쌍의 제1 수직 반도체 채널들(33), 제1 유전체 코어(25), 한 쌍의 제2 게이트 유전체들(52, 50), 한 쌍의 제2 수직 반도체 채널들(35), 및 제2 유전체 코어(27)를 포함한다. 제1 레벨 메모리 필러 구조물(58) 내의 각각의 컴포넌트는 도 32a 또는 도 32e의 공정 단계들에서 제공되는 바와 같은 각자의 더 큰 구조물의 패턴화된 나머지 부분이다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료가 컨포멀 침착 공정 또는 자기 평탄화 침착 공정(예컨대, 스핀 코팅)에 의해 필러 공동들 내에 침착될 수 있다. 유전체 재료의 과잉 부분들은 제1 레벨 절연 층들(32) 중 최상단 제1 레벨 절연 층의 상단 표면 위로부터 제거될 수 있다. 각자의 필러 공동을 충전하는 유전체 재료의 각각의 나머지 부분은 제1 레벨 유전체 필러 구조물(22)을 구성한다. 제1 층 메모리 필러 구조물들(58) 및 제1 층 유전체 필러 구조물들(22)의 측방향으로 교번하는 시퀀스는 제1 레벨 라인 트렌치들(149) 각각 내에 형성된다.
각각의 제1 레벨 메모리 필러 구조물(58)은 강유전성 메모리 유닛 셀의 컴포넌트들을 포함한다. 강유전성 메모리 유닛 셀들의 로우가 각각의 제1 레벨 라인 트렌치(149) 내에 형성된다. 각각의 제1 레벨 라인 트렌치(149) 내의 강유전성 메모리 유닛 셀들은 제2 수평 방향(hd2)을 따라 배열된다.
도 34a 및 도 34b를 참조하면, 도 15a 및 도 15b의 공정 단계들이 수행되어 제1 레벨 교번 스택(32, 42)을 통해 연장되는 제1 백사이드 트렌치들(79)을 형성할 수 있다.
도 35a 및 도 35b를 참조하면, 도 16a 및 도 16b의 공정 단계들이 수행되어 제1 백사이드 리세스들(43)을 형성할 수 있다.
도 36a 및 도 36b를 참조하면, 도 17a 및 도 17b의 공정 단계들이 수행되어 제1 레벨 전기 전도성 층들(46), 제1 백사이드 트렌치 충전 구조물들(76), 및 제1 콘택 레벨 유전체 층(47)을 형성할 수 있다.
도 37a 및 도 37b를 참조하면, 도 18a 및 도 18b의 공정 단계들이 수행되어 제2 수직 반도체 채널들(35)의 각자의 제2 수직 반도체 채널 위의 제1 콘택 레벨 유전체 층(47)을 통해 제1 콘택 비아 공동들(39)을 형성할 수 있다. 제2 수직 반도체 채널(35)의 상단 표면은 각각의 제1 콘택 비아 공동(39)의 하단에서 물리적으로 노출될 수 있다. 일 실시예에서, 제1 콘택 비아 공동들(39)은 제1 수평 방향(hd1)과 같은 수평 방향을 따라 길어질 수 있다. 일 실시예에서, 제1 콘택 비아 공동들(39)은 제2 수평 방향(hd2)을 따라 측방향으로 오프셋되어, 제1 백사이드 트렌치 충전 구조물들(76)의 이웃 쌍 사이의 제1 콘택 비아 공동들(39)의 측방향 범위가 제2 수평 방향(hd2)을 따른 측방향 범위에서 중첩하지 않게, 또는 제2 수평 방향(hd2)을 따라 최소 중첩을 갖게 할 수 있다.
일 실시예에서, 제1 콘택 비아 공동들(39) 각각은 제2 수직 반도체 채널들(35) 중 아래에 놓인 제2 수직 반도체 채널의 기하학적 중심으로부터 제1 수평 방향(hd1)을 따라 측방향으로 오프셋될 수 있다. 일 실시예에서, 제2 게이트 유전체(52, 50)의 상단 표면은 각각의 제1 콘택 비아 공동(39)의 하단에서 물리적으로 노출될 수 있다. 일 실시예에서, 제1 레벨 절연 층들(32) 중 최상단 제1 레벨 절연 층의 상단 표면은 제1 콘택 비아 공동(39)의 하단에서 물리적으로 노출될 수 있다. 대체적으로, 제1 콘택 비아 공동들(39)의 레이아웃은, 하나의 제2 수직 반도체 채널(35)만이 각각의 제1 콘택 비아 공동(35) 아래에서 물리적으로 노출되고, 제1 콘택 비아 공동들(39)의 이웃 쌍들 사이의 충분한 측방향 간격이 제공되어 그 안에 후속적으로 형성될 제1 콘택 비아 구조물들 사이의 전기적 단락을 회피하도록 선택될 수 있다.
도 38a 및 도 38b를 참조하면, 도 19a 및 도 19b의 공정 단계들이 수행되어 비트 라인 레벨 전도성 재료 층(38L, 138L)을 형성할 수 있고, 이는 제1 콘택 비아 공동들(39)을 충전하는 제1 콘택 비아 구조물들(38V) 및 제1 콘택 레벨 유전체 층(47) 위에 놓이는 평면 전도성 재료 층을 포함할 수 있다. 제1 및 제2 수직 반도체 채널들(33, 35)이 단결정 반도체 재료를 포함하면, 비트 라인 레벨 전도성 재료 층(38L, 138L)은 멀티 그레인 에피택셜 반도체 층(38L) 및 다결정 반도체 층(138L)을 포함할 수 있다. 대안적으로, 제1 및 제2 수직 반도체 채널들(33, 35)이 다결정 반도체 재료를 포함하면, 비트 라인 레벨 전도성 재료 층은 다결정 반도체 층을 포함한다.
도 39a 및 도 39b를 참조하면, 도 20a 및 도 20b의 공정 단계들이 수행되어 비트 라인 레벨 전도성 재료 층(38L, 138L)을 다수의 개별 부분들로 패턴화할 수 있는데, 이들 각각은 비트 라인(38) 및 제1 콘택 비아 구조물(38V)을 포함한다. 각각의 비트 라인(38)은 아래에 놓인 강유전성 메모리 유닛 셀들의 단결정 에피택셜 반도체 재료 부분들의 각자의 에피택셜 반도체 재료 부분에 에피택셜하게 정렬되는 복수의 단결정 그레인들(38A)을 포함할 수 있고, 선택적으로 제2 전도형의 도핑을 갖는 도핑된 반도체 재료를 포함하는 다결정 라인 부분들(38B)을 포함하는 전도성 라인 구조물이다. 대안적으로, 각각의 비트 라인(38)은 다결정 반도체 재료, 금속 또는 금속 합금, 금속 규화물 및/또는 전도성 금속 질화물을 포함한다.
대체적으로, 강유전성 메모리 유닛 셀(UC)은 아래에 놓인 전계 효과 트랜지스터 및 위에 놓인 전계 효과 트랜지스터의 수직 스택을 포함한다. 아래에 놓인 전계 효과 트랜지스터 및 위에 놓인 전계 효과 트랜지스터는 수직 층 스택(32, 42)을 통해 적어도 하나의 개구, 즉 제1 레벨 개별 메모리 개구들(49) 각각에 형성될 수 있다. 아래에 놓인 전계 효과 트랜지스터는 제1 전계 효과 트랜지스터(예컨대, 선택 게이트 트랜지스터(SG)) 및 제2 전계 효과 트랜지스터(예컨대, 강유전성 메모리 트랜지스터(FeFET)) 중 하나의 전계 효과 트랜지스터를 포함하고, 위에 놓인 전계 효과 트랜지스터는 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터 중 다른 하나의 전계 효과 트랜지스터를 포함한다. 제2 전계 효과 트랜지스터는 제1 전계 효과 트랜지스터 아래에 놓이거나 위에 놓인다.
제1 전계 효과 트랜지스터는 제1 수직 반도체 채널(33), 제1 수직 반도체 채널(33)의 측벽과 접촉하는 제1 게이트 유전체(20), 및 제1 게이트 유전체(20)와 접촉하는 제1 전기 전도성 층(46)의 일부분을 포함한다. 각각의 아래에 놓인 강유전성 메모리 유닛 셀(UC)의 각각의 제1 수직 반도체 채널(33) 및 각각의 제2 수직 반도체 채널(35)은 단결정 도핑된 반도체 재료 층(6)에 에피택셜하게 정렬되는 각자의 단결정 에피택셜 반도체 재료 부분을 포함한다. 제1 전계 효과 트랜지스터 및 제2 전계 효과 트랜지스터의 수직 스택은 제1 활성 영역 위에 형성되고, 이는 단결정 도핑된 반도체 재료 층(6)을 포함한다. 각자의 제2 활성 영역은 제1 수직 반도체 채널(33) 및 제2 수직 반도체 채널(35)의 각자의 스택의 상단 단부 상에 형성될 수 있다. 각각의 제2 활성 영역은 비트 라인(38)에 전기적으로 접속되는 제1 콘택 비아 구조물(38V)을 포함한다.
복수의 강유전성 메모리 유닛 셀(UC)들은 복수의 제1 레벨 개별 메모리 개구들(49) 내에 형성될 수 있다. 제1 레벨 개별 메모리 개구들(49) 각각은 폐쇄된 수평 단면 형상을 가질 수 있고, 3개의 절연 층들(32), 제1 전기 전도성 층(46RL), 및 제2 전기 전도성 층(46WL) 각각을 통해 연속적으로 연장될 수 있다. 제1 게이트 유전체(20) 및 제2 게이트 유전체(52, 50) 각각은 각자의 제1 레벨 개별 메모리 개구(49) 내부에 위치된다. 제1 전기 전도성 층(46RL) 및 제2 전기 전도성 층(46WL) 각각은 각자의 제1 수직 반도체 채널(33) 및 제2 수직 반도체 채널(36)을 둘러싼다.
제1 활성 영역(예컨대, 단결정 도핑된 반도체 재료 층(6)을 포함하는 소스 라인), 제1 전기 전도성 층(46RL), 제2 전기 전도성 층(46WL), 및 제2 활성 영역(예컨대, 비아 구조물(38V) 내에 위치되고 비트 라인(38)에 전기적으로 접속되는 드레인 영역)은 서로 수직으로 이격되는 3개의 절연 층들(32)의 각자의 절연 층에 의해 서로 수직으로 이격된다. 일 실시예에서, 제2 게이트 유전체(52, 50)의 외부 측벽들은 제1 게이트 유전체(20)의 외부 측벽들과 수직으로 일치한다.
일 실시예에서, 제1 전기 전도성 층(46RL)과 제1 게이트 유전체(20) 사이의 계면은 제2 전기 전도성 층(46WL)과 제2 게이트 유전체(52, 50) 사이의 계면과 수직으로 일치한다. 절연 층들(32) 각각은 제1 게이트 유전체(20) 또는 제2 게이트 유전체(52, 50)와 접촉하고 제1 전기 전도성 층(46RL)과 제1 게이트 유전체(20) 사이의 계면과 수직으로 일치하는 측벽을 갖는다. 제3 예시적인 구조물을 형성하는 공정은 이러한 단계에서 완료될 수 있다.
선택적으로, 도 21a 및 도 21b의 공정 단계들이 수행되어 도 40a 및 도 40b에 도시된 바와 같이, 비트 라인들(38) 위에 그리고 그들 사이에 제2 콘택 레벨 유전체 층(97)을 형성할 수 있다. 제2 콘택 비아 공동들이 제2 콘택 레벨 유전체 층(97)을 통해 형성되어, 아래에 놓인 비트 라인(38)의 상단 표면이 물리적으로 노출되게 할 수 있다. 제2 콘택 비아 구조물들(88)이 적어도 하나의 전도성 재료의 침착 및 평탄화에 의해 제2 콘택 비아 공동들 내에 형성될 수 있다.
일 실시예에서, 제2 콘택 비아 구조물들(88)은 제2 전도형의 도핑을 갖는 도핑된 반도체 재료를 포함할 수 있다. 제2 콘택 비아 구조물들(88)은 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤ 범위의 원자 농도로 제2 전도형의 도펀트들을 포함할 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다. 일 실시예에서, 제2 콘택 비아 구조물들(88)은 아래에 놓인 비트 라인(38)의 아래에 놓인 단결정 그레인 내에 단결정 도핑된 반도체 재료를 포함할 수 있다. 이러한 경우에, 제2 콘택 비아 구조물들(88)은 비트 라인들(38)의 물리적으로 노출된 단결정 표면들로부터 단결정 반도체 재료 부분들을 성장시키는 선택적 에피택시 공정에 의해 형성될 수 있다. 일 실시예에서, 각각의 제2 콘택 비아 구조물(88)은 제1 콘택 비아 구조물들(38V) 중 아래에 놓인 제1 콘택 비아 구조물과 면적 중첩을 가질 수 있고/있거나 그와 동일한 면적 내에 위치될 수 있다.
도 41a 및 도 41b를 참조하면, 제2 레벨 절연 층들(82) 및 제2 레벨 희생 재료 층들(92)의 제2 레벨 교번 스택이 제2 콘택 레벨 유전체 층(97) 위에 형성될 수 있다. 제2 레벨 라인 트렌치들(199)이 제2 레벨 교번 스택(82, 92)을 통해 형성되어, 제2 콘택 비아 구조물들(88)의 2개의 로우들의 상단 표면들이 각각의 제2 레벨 라인 트렌치(199)의 하단에서 물리적으로 노출되게 할 수 있다. 일 실시예에서, 각각의 제2 레벨 라인 트렌치(199)는 아래에 놓인 제1 레벨 라인 트렌치(149)와 면적 중첩을 가질 수 있고/있거나 그와 동일한 면적을 가질 수 있다. 제2 레벨 라인 트렌치들(199)은 전체에 걸쳐 각자의 균일한 폭을 가질 수 있고, 제2 수평 방향(hd2)과 같은 수평 방향을 따라 측방향으로 연장된다.
도 42를 참조하면, 도 22a, 및 도 22b의 공정 단계들이 수행되어 제3 게이트 유전체들(102, 100)을 형성할 수 있다. 각각의 제3 게이트 유전체(102, 100)는 강유전성 재료 층(102) 및 선택적 비-강유전성 게이트 유전체(100)를 포함할 수 있다.
도 43a 및 도 43b를 참조하면, 도 23a 및 도 23b의 공정 단계들이 수행되어 제3 수직 반도체 채널 재료 부분들을 형성할 수 있는데, 이는 제2 콘택 비아 구조물들(88)의 각자의 제2 콘택 비아 구조물로부터 성장하는 복수의 단결정 그레인들을 포함하는 에피택셜 반도체 재료 부분일 수 있다. 제3 수직 반도체 채널 재료 부분들은 수직으로 리세싱되어, 제3 수직 반도체 채널 재료 부분들의 리세싱된 부분들의 상단 표면들이 제2 레벨 절연 층들(82) 중 중간의 제2 레벨 절연 층의 레벨에 위치되게 할 수 있다.
희생 스페이서들(도시되지 않음)이 희생 스페이서 재료의 컨포멀 침착 및 이방성 에칭에 의해 제2 레벨 라인 트렌치들의 상부 영역들의 측벽들 상에 형성될 수 있다. 희생 스페이서 재료는 높은 에칭 속도를 갖는 실리콘 산화물 재료(예컨대, 붕규산염 유리), 실리콘-게르마늄 합금, 탄소계 재료(예컨대, 비정질 탄소), 또는 중합체 재료를 포함할 수 있다. 제3 수직 반도체 채널 재료 부분들의 중심 부분들은 이방성 에칭 공정에 의해 제거되어 제2 콘택 유전체 층(97)의 상단 표면을 물리적으로 노출시킬 수 있다. 제3 수직 반도체 채널 재료 부분들의 나머지 부분들은 제3 수직 반도체 채널들(85)을 구성한다.
도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료가 제3 수직 반도체 채널 재료 부분들의 중심 부분들의 제거에 의해 형성된 공동들 내에 침착될 수 있다. 유전체 재료는 수직으로 리세싱되어 제3 유전체 코어들(77)을 형성할 수 있다. 희생 스페이서들은 제3 유전체 코어들(77) 및 제3 수직 반도체 채널들(85)에 대해 선택적으로 제거될 수 있다.
도 44a 및 도 44b를 참조하면, 도 24의 공정 단계들이 수행되어 제4 게이트 유전체들(70) 및 제4 수직 반도체 채널 재료 부분들을 형성할 수 있다. 제4 수직 반도체 채널 재료 부분들의 중심 부분들이 제거되고 유전체 재료로 대체되어 제4 유전체 코어들(75)을 형성할 수 있다.
포토레지스트 층(도시되지 않음)이 최상단 제2 레벨 절연 층(82) 위에 도포될 수 있고, 리소그래피적으로 패턴화되어 제2 수평 방향(hd2)을 따라 배열되는 개구들의 로우들을 형성할 수 있다. 포토레지스트 층 내의 개구들의 각각의 로우는 제2 레벨 라인 트렌치들(199)의 각자의 제2 레벨 라인 트렌치 위에 놓일 수 있다. 각각의 개구는 아래에 놓인 제2 레벨 라인 트렌치(199)의 하나의 측벽으로부터 아래에 놓인 제2 레벨 라인 트렌치(199)의 다른 측벽까지 측방향으로 연장될 수 있다. 일 실시예에서, 포토레지스트 층 내의 개구들은 직사각형 개구들을 포함할 수 있다.
이방성 에칭이 수행되어, 제2 레벨 라인 트렌치들(199)을 충전하는 구조물들을 통해 포토레지스트 층 내에 패턴을 전사시킨다. 제2 레벨 교번 스택(32, 42) 내의 각각의 층을 통해 수직으로 연장되는 필러 공동들이 이방성 에칭 공정에 의해 형성될 수 있다. 제2 콘택 레벨 유전체 층(97)의 상단 표면은 각각의 필러 공동의 하단에서 물리적으로 노출될 수 있다. 제2 레벨 라인 트렌치(199)를 충전하는 재료 부분들의 각각의 세트는 다수의 개별 재료 부분들로 분할되고, 이는 본 명세서에서 제2 레벨 메모리 필러 구조물(108)로 지칭된다. 각각의 제2 레벨 메모리 필러 구조물(108)은 한 쌍의 제3 게이트 유전체들(102, 100), 한 쌍의 제3 수직 반도체 채널들(85), 제3 유전체 코어(77), 한 쌍의 제4 게이트 유전체들(70), 한 쌍의 제4 수직 반도체 채널들(83), 및 제4 유전체 코어(75)를 포함한다. 제2 레벨 메모리 필러 구조물(108) 내의 각각의 컴포넌트는 필러 공동들의 형성 전에 제공되는 바와 같은 각자의 더 큰 구조물의 패턴화된 나머지 부분이다. 포토레지스트 층은 예를 들어, 애싱에 의해 후속적으로 제거될 수 있다.
도핑되지 않은 실리케이트 유리, 도핑된 실리케이트 유리, 또는 유기실리케이트 유리와 같은 유전체 재료가 컨포멀 침착 공정 또는 자기 평탄화 침착 공정(예컨대, 스핀 코팅)에 의해 필러 공동들 내에 침착될 수 있다. 유전체 재료의 과잉 부분들은 제2 레벨 절연 층들(82) 중 최상단 제2 레벨 절연 층의 상단 표면 위로부터 제거될 수 있다. 각자의 필러 공동을 충전하는 유전체 재료의 각각의 나머지 부분은 제2 레벨 유전체 필러 구조물(72)을 구성한다. 제2 층 메모리 필러 구조물들(108) 및 제2 층 유전체 필러 구조물들(72)의 측방향으로 교번하는 시퀀스는 제2 레벨 라인 트렌치들(199) 각각 내에 형성된다.
각각의 제2 레벨 메모리 필러 구조물(108)은 강유전성 메모리 유닛 셀의 컴포넌트들을 포함한다. 강유전성 메모리 유닛 셀들의 로우가 각각의 제2 레벨 라인 트렌치(199) 내에 형성된다. 각각의 제2 레벨 라인 트렌치(199) 내의 강유전성 메모리 유닛 셀들은 제2 수평 방향(hd2)을 따라 배열된다.
도 45a 및 도 45b를 참조하면, 도 25의 공정 단계들이 수행되어 제2 백사이드 트렌치들, 제2 백사이드 리세스들, 제2 레벨 전기 전도성 층들(96), 및 제2 백사이드 트렌치 충전 구조물들(78)을 형성할 수 있다.
도 46a 및 도 46b를 참조하면, 도 26a 및 도 26b의 공정 단계들이 수행되어 소스 라인 레벨 전도성 재료 층(7)을 형성할 수 있다. 일 실시예에서, 소스 라인 레벨 전도성 재료 층(7)은 제4 수직 반도체 채널들(83)의 물리적으로 노출된 표면들로부터 단결정 반도체 재료를 성장시키는 선택적 에피택시 공정을 수행함으로써 형성될 수 있다. 단결정 반도체 재료 부분들은 제4 수직 반도체 채널들(83)의 물리적으로 노출된 표면들로부터 성장할 수 있다. 상이한 제4 수직 반도체 채널들(83)로부터 성장하는 단결정 그레인들은 서로 접촉하고 제4 수직 반도체 채널들(83)의 각자의 제4 수직 반도체 채널에 에피택셜하게 정렬되는 다수의 단결정 반도체 재료 그레인들을 포함하는 단결정 에피택셜 반도체 재료 층을 형성할 수 있고, 제4 수직 반도체 채널들(83)의 면적들 사이에 위치되는 그레인 경계(GB)들에서 서로 접촉할 수 있다. 일 실시예에서, 그레인 경계(GB)들은 제4 수직 반도체 채널들(83)의 임의의 것 위에 놓이지 않는다. 모든 단결정 그레인들, 즉 단결정 반도체 재료 부분들의 세트는 다수의 에피택셜 반도체 재료 그레인들을 포함하는 멀티 그레인 에피택셜 반도체 층(7A)을 구성하고, 이들 각각은 아래에 놓인 제4 수직 반도체 채널(83)에 에피택셜하게 정렬된다.
선택적으로, 주변 부분은 비선택적 반도체 침착 공정에 의해 형성되어 다결정 반도체 층(7B)을 형성할 수 있다. 멀티 그레인 에피택셜 반도체 층(7A) 및 선택적 다결정 반도체 층(7B)은, 예를 들어 화학적 기계적 폴리싱에 의해 평탄화되어 평탄한 상단 표면을 제공할 수 있다. 멀티 그레인 에피택셜 반도체 층(7A) 및 선택적 다결정 반도체 층(7B)은 인시츄 도핑에 의해 또는 이온 주입에 의해 제2 전도형의 도펀트들로 도핑될 수 있다. 멀티 그레인 에피택셜 반도체 층(7A) 및 선택적 다결정 반도체 층(7B)은 5.0 × 1018/㎤ 내지 2.0 × 1021/㎤ 범위의 원자 농도로 제2 전도형의 도펀트들을 포함할 수 있지만, 더 작은 그리고 더 큰 도펀트 농도들이 또한 채용될 수 있다. 멀티 그레인 에피택셜 반도체 층(7A) 및 다결정 반도체 층(7B)의 세트는 소스 라인 레벨 전도성 재료 층(7)을 구성한다. 대안적으로, 소스 라인 레벨 전도성 재료 층(7)은 도핑된 다결정 반도체 재료, 금속 또는 금속 합금, 금속 규화물 및/또는 전도성 금속 질화물을 포함할 수 있다.
제3 활성 영역(소스 라인 레벨 전도성 재료 층(7)을 포함함)이 제3 수직 반도체 채널(85) 및 제4 수직 반도체 채널(83)의 각자의 스택의 상단 단부 상에 형성될 수 있다. 적어도 하나의 강유전성 메모리 유닛 셀(UC1, UC2) 각각은 강유전성 메모리 유닛 셀들의 각자의 수직 스택을 포함한다.
도 1a 내지 도 1d, 및 도 9a 내지 도 46b를 참조하면 그리고 본 발명의 다양한 실시예들에 따르면, 적어도 하나의 강유전성 메모리 유닛 셀(UC, UC1, UC2)을 포함하는 메모리 디바이스가 제공된다. 적어도 하나의 강유전성 메모리 유닛 셀 각각은 기판(예컨대, 반도체 기판(8)) 위에 위치되고, 제1 수직 반도체 채널(33 또는 83), 제1 수직 반도체 채널(33 또는 83)의 측벽과 접촉하는 제1 게이트 유전체(20 또는 70), 및 제1 게이트 유전체(20 또는 70)와 접촉하는 제1 전기 전도성 층(46 또는 96)의 일부분을 포함하는 각자의 제1 전계 효과 트랜지스터(예컨대, 제1 레벨 강유전성 메모리 유닛 셀(UC1)의 제1 전계 효과 트랜지스터 또는 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 제4 전계 효과 트랜지스터); 및 제2 수직 반도체 채널(35 또는 85), 강유전성 재료 층(52 또는 102)을 포함하고 제2 수직 반도체 채널(35 또는 85)의 측벽과 접촉하고 제2 수직 반도체 채널(35 또는 85)의 상단 단부 또는 하단 단부와 접촉하는 제2 게이트 유전체{(52, 50) 또는 (102, 100)}, 및 제2 게이트 유전체{(52, 50) 또는 (102, 100)}와 접촉하는 제2 전기 전도성 층(46 또는 96)의 일부분을 포함하는 각자의 제2 전계 효과 트랜지스터(예컨대, 제1 레벨 강유전성 메모리 유닛 셀(UC1)의 제2 전계 효과 트랜지스터 또는 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 제3 전계 효과 트랜지스터); 제1 수직 반도체 채널(33 또는 83) 및 제2 수직 반도체 채널(35 또는 85)의 스택의 하단 단부에 접속된 각자의 제1 활성 영역(이는, 단결정 도핑된 반도체 재료 층(6), 또는 제1 콘택 비아 구조물들(38V) 및 제2 콘택 비아 구조물들(88)의 조합을 포함할 수 있음); 및 제1 수직 반도체 채널(33 또는 83) 및 제2 수직 반도체 채널(35 또는 85)의 스택의 상단 단부에 접속된 각자의 제2 활성 영역(이는, 소스 라인 레벨 전도성 재료 층(7), 또는 제1 콘택 비아 구조물들(38V) 및 제2 콘택 비아 구조물들(88)의 조합을 포함할 수 있음)을 포함한다.
일 실시예에서, 제1 활성 영역, 제1 전기 전도성 층(46 또는 96), 제2 전기 전도성 층(46 또는 96), 및 제2 활성 영역은 서로 수직으로 이격되는 3개의 절연 층들(32 또는 82)에 의해 서로 수직으로 이격된다.
일 실시예에서, 제2 게이트 유전체{(52, 50) 또는 (102, 100)}의 외부 측벽들은 제1 게이트 유전체(20 또는 70)의 외부 측벽들과 수직으로 일치한다. 일 실시예에서, 제1 전기 전도성 층(46 또는 96)과 제1 게이트 유전체(20 또는 70) 사이의 계면은 제2 전기 전도성 층(46 또는 96)과 제2 게이트 유전체{(52, 50) 또는 (102, 100)} 사이의 계면과 수직으로 일치하고; 절연 층들(32 또는 82) 각각은 제1 게이트 유전체(20 또는 70) 또는 제2 게이트 유전체{(52, 50) 또는 (102, 100)}와 접촉하고 제1 전기 전도성 층(46 또는 96)과 제1 게이트 유전체(20 또는 70) 사이의 계면과 수직으로 일치하는 측벽을 갖는다.
일 실시예에서, 메모리 디바이스는, 폐쇄된 수평 단면 형상을 갖고 3개의 절연 층들(32 또는 82), 제1 전기 전도성 층(46 또는 96), 및 제2 전기 전도성 층(46 또는 96) 각각을 통해 연속적으로 연장되는 메모리 개구(49 또는 99)를 포함하고; 제1 게이트 유전체(20 또는 70) 및 제2 게이트 유전체{(52, 50) 또는 (102, 100)} 각각은 메모리 개구(49 또는 99) 내부에 위치되고; 제1 전기 전도성 층(46 또는 96) 및 제2 전기 전도성 층(46 또는 96) 각각은 각자의 제1 수직 반도체 채널(33 또는 83) 및 제2 수직 반도체 채널(35 또는 85)을 둘러싼다.
일 실시예에서, 메모리 디바이스는 제1 수평 방향(hd1)을 따른 폭을 갖고 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 라인 트렌치(149 또는 199)를 포함하고, 여기서 3개의 절연 층들(32 또는 82), 제1 전기 전도성 층(46 또는 96), 및 제2 전기 전도성 층(46 또는 96) 각각은 라인 트렌치(149 또는 199)의 일측 상에 위치되고; 제1 게이트 유전체(20 또는 70) 및 제2 게이트 유전체{(52, 50) 또는 (102, 100)} 각각은 라인 트렌치(149 또는 199) 내부에 위치되고 제2 수평 방향(hd2)을 따라 측방향으로 연장되고; 제1 전기 전도성 층(46 또는 96) 및 제2 전기 전도성 층(46 또는 96) 각각은 제2 수평 방향(hd2)을 따라 측방향으로 연장되고 선택적으로 제1 수평 방향(hd1)을 따라 균일한 폭을 갖는다.
일 실시예에서, 제1 게이트 유전체(20, 70)는 비-강자성 재료를 포함하고/하거나, 이로 본질적으로 이루어진다. 일 실시예에서, 제2 게이트 유전체{(52, 50) 또는 (102, 100)}는 제1 수직 반도체 채널(33 또는 83)의 일부분에 의해 또는 제2 수직 반도체 채널(35 또는 85)의 일부분에 의해 제1 게이트 유전체(20 또는 70)로부터 수직으로 이격된다.
일 실시예에서, 각각의 제1 활성 영역은 단결정 도핑된 반도체 재료 층(6)의 일부분을 포함하고; 각각의 제1 수직 반도체 채널(33)은 단결정 도핑된 반도체 재료 층(6)에 에피택셜하게 정렬되는 제1 단결정 에피택셜 반도체 재료를 포함하고; 각각의 제2 수직 반도체 채널(35)은 각자의 제1 단결정 에피택셜 반도체 재료에 에피택셜하게 정렬되는 제2 단결정 에피택셜 반도체 재료를 포함한다.
일 실시예에서, 적어도 하나의 강유전성 메모리 유닛 셀(UC, UC1, UC2)은 제1 수평 방향(hd1) 및 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 측방향으로 연장되는 강유전성 메모리 유닛 셀들의 2차원 어레이를 포함하고; 제1 수직 반도체 채널(33) 및 제2 수직 반도체 채널(35)의 각각의 스택은 단결정 도핑된 반도체 재료 층(6)과 접촉하는 하단 단부를 갖고; 메모리 디바이스는 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 전도성 라인(예컨대, 각자의 비트 라인(38))을 포함하는 복수의 제2 활성 영역들을 포함하고; 각각의 전도성 라인은 제1 수직 반도체 채널(33) 및 제2 수직 반도체 채널(35)의 스택의 상단 단부와 접촉하고; 전도성 라인들은 제2 수평 방향(hd2)을 따라 측방향으로 이격된다.
일 실시예에서, 적어도 하나의 강유전성 메모리 유닛 셀은 제1 레벨 강유전성 메모리 유닛 셀(UC1) 및 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 적어도 하나의 수직 스택을 포함하고; 제2 레벨 강유전성 메모리 유닛 셀(UC2)은 제1 레벨 강유전성 메모리 유닛 셀(UC1) 위에 놓이거나 아래에 놓이고, 수직 방향을 따른 평면뷰에서 제1 레벨 강유전성 메모리 유닛 셀(UC1)과 면적 중첩을 갖고; 제1 레벨 강유전성 메모리 유닛 셀(UC1)의 제2 전계 효과 트랜지스터는 제1 레벨 강유전성 메모리 유닛 셀(UC1)의 제1 전계 효과 트랜지스터 위에 놓이고; 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 제2 전계 효과 트랜지스터(예컨대, 제3 게이트 유전체(102, 100)를 포함하는 제3 전계 효과 트랜지스터)는 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 제1 전계 효과 트랜지스터(예컨대, 제4 게이트 유전체(70)를 포함하는 제4 전계 효과 트랜지스터) 아래에 놓인다.
일 실시예에서, 제1 레벨 강유전성 메모리 유닛 셀(UC1) 및 제2 레벨 강유전성 메모리 유닛 셀(UC2)의 각각의 수직 스택은 아래에 놓인 강유전성 메모리 유닛 셀(이는, 제1 레벨 강유전성 메모리 유닛 셀(UC1) 및 제2 레벨 강유전성 메모리 유닛 셀(UC2) 중 하나임), 및 아래에 놓인 강유전성 메모리 유닛 셀이 기판으로부터 있는 것보다 기판(예컨대, 반도체 기판(8))으로부터 더 멀리 있는 위에 놓인 강유전성 메모리 유닛 셀(이는, 제1 레벨 강유전성 메모리 유닛 셀(UC1) 및 제2 레벨 강유전성 메모리 유닛 셀(UC2) 중 다른 하나임)을 포함하고; 아래에 놓인 강유전성 메모리 유닛 셀의 제2 활성 영역 및 위에 놓인 강유전성 메모리 유닛 셀의 제1 활성 영역은 아래에 놓인 강유전성 메모리 유닛 셀과 위에 놓인 강유전성 메모리 유닛 셀 사이의 제1 수평 방향(hd1)을 따라 측방향으로 연장되는 전도성 라인 구조물(예컨대, 비트 라인(38))을 포함하는 공통 구조물을 포함한다.
일 실시예에서, 아래에 놓인 강유전성 메모리 유닛 셀의 제1 활성 영역은 제2 수평 방향(hd2)을 따른 전도성 라인 구조물(예컨대, 비트 라인(38))의 폭보다 제2 수평 방향(hd2)을 따른 더 큰 측방향 범위를 갖는 단결정 도핑된 반도체 재료 층(6)을 포함하고 - 제2 수평 방향(hd2)은 제1 수평 방향(hd1)에 수직임 -; 위에 놓인 강유전성 메모리 유닛 셀의 제2 활성 영역은 제2 수평 방향(hd2)을 따른 전도성 라인 구조물의 폭보다 제2 수평 방향(hd2)을 따른 더 큰 측방향 범위를 갖는 전도성 재료 층(예컨대, 소스 라인 레벨 전도성 재료 층(7))을 포함한다.
일 실시예에서, 각각의 아래에 놓인 강유전성 메모리 유닛 셀의 각각의 제1 수직 반도체 채널(33 또는 83) 및 각각의 제2 수직 반도체 채널(35 또는 85)은 단결정 도핑된 반도체 재료 층(6)에 에피택셜하게 정렬되는 각자의 단결정 에피택셜 반도체 재료 부분을 포함하고; 전도성 라인 구조물은 아래에 놓인 강유전성 메모리 유닛 셀들의 단결정 에피택셜 반도체 재료 부분들의 각자의 단결정 에피택셜 반도체 재료 부분에 에피택셜하게 정렬되는 복수의 단결정 그레인들을 포함한다.
본 발명의 다양한 실시예들은 적어도 하나의 강유전성 메모리 유닛 셀을 제공할 수 있는데, 이는 강유전성 메모리 유닛 셀들의 2차원 어레이 또는 강유전성 메모리 유닛 셀들의 3차원 어레이일 수 있다. 각각의 제1 전계 효과 트랜지스터는 각자의 제1 전계 효과 트랜지스터를 포함하는 강유전성 메모리 유닛 셀을 선택하거나 선택 해제하는 액세스 트랜지스터로서 기능한다. 제2 전계 효과 트랜지스터의 강유전성 메모리 층(52 또는 102)은 정보가 저장될 수 있는 메모리 요소로서 기능한다. 강유전성 메모리 층(52 또는 102)은 0 또는 1을 저장하는 단일 비트 메모리 요소로서 채용될 수 있거나, 적어도 3개의 가능한 데이터 값들로부터 선택되는 데이터 비트를 저장하도록 구성된 다중 레벨 메모리 요소로서 채용될 수 있다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 개시내용이 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함한다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 개시내용은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.
Claims (40)
- 적어도 하나의 강유전성 메모리 유닛 셀을 포함하는 메모리 디바이스로서, 상기 적어도 하나의 강유전성 메모리 유닛 셀의 각각은:
반도체 기판 내에 위치된 제1 활성 영역과 제2 활성 영역 사이에서 연장되는 제1 반도체 채널, 상기 반도체 기판의 상단 표면으로부터 하방으로 연장되고 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 위치된 트렌치의 주변 영역에 배치되는 제1 게이트 유전체, 및 상기 제1 게이트 유전체 위에 위치되는 제1 게이트 전극을 포함하는 각자의 제1 전계 효과 트랜지스터 - 제1 반도체 채널이 상기 제1 게이트 유전체의 수평 부분 아래에 놓임 -; 및
상기 제2 활성 영역과 제3 활성 영역 사이에서 연장되는 제2 반도체 채널, 상기 제2 반도체 채널 위에 놓이는 강유전성 재료 층을 포함하는 제2 게이트 유전체, 및 상기 제2 게이트 유전체 위에 놓이는 제2 게이트 전극을 포함하는 각자의 제2 전계 효과 트랜지스터를 포함하는, 메모리 디바이스. - 제1항에 있어서, 상기 제1 게이트 전극의 상단 표면은 상기 반도체 기판의 상단 표면과 동일한 수평 평면 내에 위치되는, 메모리 디바이스.
- 제1항에 있어서, 상기 제1 게이트 유전체는 U-형상 수직 단면 프로파일을 갖고, 한 쌍의 수직 부분들 및 상기 한 쌍의 수직 부분들 각각의 하단 단부에 인접하는 수평 부분을 포함하는, 메모리 디바이스.
- 제3항에 있어서, 상기 제1 게이트 유전체의 상기 한 쌍의 수직 부분들 각각 및 상기 제1 게이트 유전체의 상기 수평 부분은 전체에 걸쳐 동일한 두께 및 동일한 재료 조성을 갖는, 메모리 디바이스.
- 제1항에 있어서, 상기 제1 활성 영역, 상기 제2 활성 영역, 및 상기 제3 활성 영역 각각은 상기 반도체 기판의 상단 표면을 포함하는 수평 평면 내에 상단 표면을 갖는, 메모리 디바이스.
- 제5항에 있어서,
상기 제2 게이트 유전체의 하단 표면은 상기 반도체 기판의 상기 상단 표면을 포함하는 상기 수평 평면 내에 위치되고;
상기 제1 게이트 유전체의 상단 표면은 상기 반도체 기판의 상기 상단 표면을 포함하는 상기 수평 평면 내에 위치되는, 메모리 디바이스. - 제1항에 있어서,
상기 적어도 하나의 강유전성 메모리 유닛 셀은 강유전성 메모리 유닛 셀들의 적어도 하나의 로우(row)를 포함하고;
상기 강유전성 메모리 유닛 셀들의 로우는:
상기 강유전성 메모리 유닛 셀들의 로우 내에 상기 제1 게이트 유전체들 각각을 포함하는 제1 게이트 유전체 스트립;
상기 강유전성 메모리 유닛 셀들의 로우 내에 상기 제1 게이트 전극들 각각을 포함하는 제1 게이트 전극 라인;
상기 강유전성 메모리 유닛 셀들의 로우 내의 상기 제2 게이트 유전체들; 및 상기 강유전성 메모리 유닛 셀들의 로우 내의 상기 제2 게이트 전극들을 포함하는, 메모리 디바이스. - 제7항에 있어서,
각각의 강유전성 메모리 유닛 셀 내의 상기 제1 활성 영역, 상기 제2 활성 영역, 및 상기 제3 활성 영역은 제1 수평 방향을 따라 측방향으로 이격되고;
상기 강유전성 메모리 유닛 셀들의 로우 내의 강유전성 메모리 유닛 셀들은 상기 반도체 기판 내에 위치되고 상기 제1 수평 방향을 따라 측방향으로 연장되는 유전체 격리 구조물들에 의해 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 이격되는, 메모리 디바이스. - 제8항에 있어서,
상기 제1 반도체 채널 및 상기 제2 반도체 채널은 제1 전도형(conductivity type)의 각자의 도핑을 갖고;
상기 제1 활성 영역, 상기 제2 활성 영역, 및 상기 제3 활성 영역은 상기 제2 수평 방향을 따라 균일한 폭을 갖고, 상기 제1 전도형의 반대인 제2 전도도의 도핑을 갖는, 메모리 디바이스. - 제8항에 있어서,
상기 강유전성 메모리 유닛 셀들의 로우 내의 상기 제1 활성 영역들 각각은 소스 라인 및 비트 라인들의 각자의 비트 라인으로부터 선택되는 각자의 제1 요소에 접속되고;
상기 강유전성 메모리 유닛 셀들의 로우 내의 상기 제3 활성 영역들 각각은 상기 비트 라인들의 각자의 비트 라인 및 상기 소스 라인으로부터 선택되는 각자의 제2 요소에 접속되고, 상기 각자의 제2 요소는 상기 각자의 제1 요소와 상이하고;
상기 소스 라인은 상기 반도체 기판 위에 놓이고 상기 제2 수평 방향을 따라 측방향으로 연장되고;
상기 비트 라인들은 상기 반도체 기판 위에 놓이고 상기 제1 수평 방향을 따라 측방향으로 연장되는, 메모리 디바이스. - 제10항에 있어서,
상기 강유전성 메모리 유닛 셀들의 적어도 하나의 로우는 상기 제1 수평 방향을 따라 배열되는 강유전성 메모리 유닛 셀들의 복수의 로우들을 포함하고;
상기 강유전성 메모리 유닛 셀들의 복수의 로우들은 강유전성 메모리 유닛 셀들의 2차원 어레이를 구성하고;
상기 강유전성 메모리 유닛 셀들의 2차원 어레이의 상기 제1 활성 영역들의 서브세트는 상기 제1 수평 방향을 따라 배열되는 강유전성 메모리 유닛 셀들의 각자의 이웃 쌍에 의해 공유되는, 메모리 디바이스. - 제1항에 있어서,
상기 제2 게이트 유전체 및 상기 제2 게이트 전극은 상기 반도체 기판의 상기 상단 표면 위에 놓이는 수직으로 일치하는 측벽들을 갖고;
상기 제1 게이트 유전체는 상기 제1 게이트 유전체의 수직 부분의 두께의 2배만큼 상기 제1 게이트 전극보다 더 큰 측방향 범위를 갖는, 메모리 디바이스. - 적어도 하나의 강유전성 메모리 유닛 셀을 포함하는 메모리 디바이스를 형성하는 방법으로서, 상기 적어도 하나의 강유전성 메모리 유닛 셀의 각각은,
반도체 기판의 상부 부분 내에 트렌치, 제1 활성 영역, 제2 활성 영역, 및 제3 활성 영역을 형성하는 단계 - 상기 트렌치는 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 형성됨 -;
상기 트렌치 내에 제1 게이트 유전체 및 제1 게이트 전극의 스택을 형성하는 단계; 및
상기 제2 활성 영역과 상기 제3 활성 영역 사이에 위치된 상기 반도체 기판의 일부분 위에 강유전성 재료 층을 포함하는 제2 게이트 유전체 및 제2 게이트 전극의 스택을 형성하는 단계에 의해 형성되고,
상기 제1 활성 영역과 상기 제2 활성 영역 사이의 상기 제1 게이트 유전체 아래에 제1 반도체 채널이 형성되고;
상기 제2 활성 영역과 상기 제3 활성 영역 사이의 상기 제2 게이트 유전체 아래에 제2 반도체 채널이 형성되는, 방법. - 제13항에 있어서,
상기 트렌치는 패턴화된 에칭 마스크 층을 채용하여 상기 반도체 기판의 상부 부분을 이방성으로 에칭함으로써 형성되고;
상기 트렌치의 측벽들은 상기 제1 활성 영역 및 상기 제2 활성 영역 각각으로부터 측방향으로 이격되는, 방법. - 제13항에 있어서,
상기 제1 활성 영역, 상기 제2 활성 영역, 및 상기 제3 활성 영역은 제1 수평 방향을 따라 측방향으로 이격되고;
상기 제1 활성 영역, 상기 제2 활성 영역, 및 상기 제3 활성 영역 각각은 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되는 측벽들의 각자의 쌍으로 형성되는, 방법. - 제13항에 있어서, 상기 제1 게이트 유전체 및 상기 제1 게이트 전극은,
상기 트렌치의 표면들 상에 그리고 상기 반도체 기판의 상단 표면 상에 컨포멀(conformal) 게이트 유전체 재료 층을 형성하는 단계;
상기 컨포멀 게이트 유전체 재료 층 상에 제1 전도성 게이트 전극 재료 층을 침착하는 단계; 및
상기 반도체 기판의 상기 상단 표면을 포함하는 수평 평면 위로부터 상기 컨포멀 게이트 유전체 재료 층 및 상기 제1 전도성 게이트 전극 재료 층의 부분들을 제거하는 단계에 의해 형성되고, 상기 전도성 게이트 전극 층의 나머지 부분은 상기 제1 게이트 전극을 포함하고, 상기 컨포멀 게이트 유전체 재료 층의 나머지 부분은 상기 제1 게이트 유전체를 포함하는, 방법. - 제16항에 있어서,
상기 제1 게이트 전극 및 상기 반도체 기판의 상기 상단 표면 위에 강유전성 재료 층을 침착하는 단계;
상기 강유전성 재료 층 위에 제2 전도성 게이트 전극 재료 층을 침착하는 단계; 및
상기 제2 전도성 게이트 전극 재료 층 및 상기 강유전성 재료 층을 패턴화하는 단계를 추가로 포함하고, 상기 제2 게이트 전극은 상기 제2 전도성 게이트 전극 재료 층의 패턴화된 부분을 포함하고, 상기 제2 게이트 유전체는 상기 강유전성 재료 층의 패턴화된 부분을 포함하는, 방법. - 제13항에 있어서,
상기 적어도 하나의 강유전성 메모리 유닛 셀은 강유전성 메모리 유닛 셀들의 적어도 하나의 로우를 포함하고;
강유전성 메모리 유닛 셀들의 각각의 로우는 강유전성 메모리 유닛 셀들의 각자의 로우 내의 각각의 강유전성 메모리 유닛 셀을 통해 측방향으로 연장되는 각자의 트렌치를 포함하는, 방법. - 제18항에 있어서,
상기 강유전성 메모리 유닛 셀들의 적어도 하나의 로우는 상기 제1 수평 방향을 따라 배열되는 강유전성 메모리 유닛 셀들의 복수의 로우들을 포함하고;
상기 강유전성 메모리 유닛 셀들의 복수의 로우들은 강유전성 메모리 유닛 셀들의 2차원 어레이를 구성하고;
상기 강유전성 메모리 유닛 셀들의 2차원 어레이의 상기 제1 활성 영역들의 서브세트는 상기 제1 수평 방향을 따라 배열되는 강유전성 메모리 유닛 셀들의 각자의 이웃 쌍에 의해 공유되고;
각각의 강유전성 메모리 유닛 셀 내의 상기 제1 활성 영역, 상기 제2 활성 영역, 및 상기 제3 활성 영역은 제1 수평 방향을 따라 측방향으로 이격되는, 방법. - 제19항에 있어서,
상기 반도체 기판 위에 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되는 소스 라인들을 형성하는 단계; 및
상기 반도체 기판 위에 상기 제1 수평 방향을 따라 측방향으로 연장되는 비트 라인들을 형성하는 단계를 추가로 포함하고,
상기 복수의 강유전성 메모리 유닛 셀들 내의 상기 제1 활성 영역들 각각은 상기 비트 라인들 및 상기 소스 라인들의 각자의 라인에 접속되고;
상기 강유전성 메모리 유닛 셀들의 로우 내의 상기 제3 활성 영역들 각각은 상기 소스 라인들 및 비트 라인들의 각자의 비트 라인으로부터 선택되는 각자의 제2 요소에 접속되고;
각각의 제1 요소는 소스 라인이고 각각의 제2 요소는 비트 라인이거나, 각각의 제1 요소는 비트 라인이고 각각의 제2 요소는 소스 라인인, 방법. - 적어도 하나의 강유전성 메모리 유닛 셀을 포함하는 메모리 디바이스로서, 상기 적어도 하나의 강유전성 메모리 유닛 셀의 각각은 기판 위에 위치되고,
제1 수직 반도체 채널, 상기 제1 수직 반도체 채널의 측벽과 접촉하는 제1 게이트 유전체, 및 상기 제1 게이트 유전체와 접촉하는 제1 전기 전도성 층의 일부분을 포함하는 각자의 제1 전계 효과 트랜지스터;
제2 수직 반도체 채널, 강유전성 재료 층을 포함하고 상기 제2 수직 반도체 채널의 측벽과 접촉하고 상기 제1 수직 반도체 채널의 상단 단부 및 하단 단부와 접촉하는 제2 게이트 유전체, 및 상기 제2 게이트 유전체와 접촉하는 제2 전기 전도성 층의 일부분을 포함하는 각자의 제2 전계 효과 트랜지스터;
상기 제1 수직 반도체 채널 및 상기 제2 수직 반도체 채널의 스택의 하단 단부에 접속된 각자의 제1 활성 영역; 및
상기 제1 수직 반도체 채널 및 상기 제2 수직 반도체 채널의 스택의 상단 단부에 접속된 각자의 제2 활성 영역을 포함하는, 메모리 디바이스. - 제21항에 있어서, 상기 제1 활성 영역, 상기 제1 전기 전도성 층, 상기 제2 전기 전도성 층, 및 상기 제2 활성 영역은 서로 수직으로 이격되는 3개의 절연 층들에 의해 서로 수직으로 이격되는, 메모리 디바이스.
- 제22항에 있어서, 상기 제2 게이트 유전체의 외부 측벽들은 상기 제1 게이트 유전체의 외부 측벽들과 수직으로 일치하는, 메모리 디바이스.
- 제23항에 있어서,
상기 제1 전기 전도성 층과 상기 제1 게이트 유전체 사이의 계면은 상기 제2 전기 전도성 층과 상기 제2 게이트 유전체 사이의 계면과 수직으로 일치하고;
상기 절연 층들 각각은, 상기 제1 게이트 유전체 또는 상기 제2 게이트 유전체와 접촉하고 상기 제1 전기 전도성 층과 상기 제1 게이트 유전체 사이의 계면과 수직으로 일치하는 측벽을 갖는, 메모리 디바이스. - 제22항에 있어서,
상기 메모리 디바이스는, 폐쇄된 수평 단면 형상을 갖고 상기 3개의 절연 층들, 상기 제1 전기 전도성 층, 및 상기 제2 전기 전도성 층 각각을 통해 연속적으로 연장되는 메모리 개구를 포함하고;
상기 제1 게이트 유전체 및 상기 제2 게이트 유전체 각각은 상기 메모리 개구 내부에 위치되고;
상기 제1 전기 전도성 층 및 상기 제2 전기 전도성 층 각각은 상기 각자의 제1 수직 반도체 채널 및 제2 수직 반도체 채널을 둘러싸는, 메모리 디바이스. - 제22항에 있어서,
상기 메모리 디바이스는 제1 수평 방향을 따른 폭을 갖고 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되는 라인 트렌치를 포함하고, 상기 3개의 절연 층들, 상기 제1 전기 전도성 층, 및 상기 제2 전기 전도성 층 각각은 상기 라인 트렌치의 일측 상에 위치되고;
상기 제1 게이트 유전체 및 상기 제2 게이트 유전체 각각은 상기 라인 트렌치 내부에 위치되고, 상기 제2 수평 방향을 따라 측방향으로 연장되고;
상기 제1 전기 전도성 층 및 상기 제2 전기 전도성 층 각각은 상기 제2 수평 방향을 따라 측방향으로 연장되는, 메모리 디바이스. - 제21항에 있어서, 상기 제1 게이트 유전체는 비-강유전성 재료를 포함하는, 메모리 디바이스.
- 제21항에 있어서, 상기 제2 게이트 유전체는 상기 제1 수직 반도체 채널의 일부분에 의해 또는 상기 제2 수직 반도체 채널의 일부분에 의해 상기 제1 게이트 유전체로부터 수직으로 이격되는, 메모리 디바이스.
- 제21항에 있어서,
각각의 제1 활성 영역은 단결정 도핑된 반도체 재료 층의 일부분을 포함하고;
각각의 제1 수직 반도체 채널은 상기 단결정 도핑된 반도체 재료 층에 에피택셜하게 정렬되는 제1 단결정 에피택셜 반도체 재료를 포함하고;
각각의 제2 수직 반도체 채널은 각자의 제1 단결정 에피택셜 반도체 재료에 에피택셜하게 정렬되는 제2 단결정 에피택셜 반도체 재료를 포함하는, 메모리 디바이스. - 제29항에 있어서,
적어도 하나의 강유전성 메모리 유닛 셀은 제1 수평 방향 및 상기 제1 수평 방향에 수직인 제2 수평 방향을 따라 측방향으로 연장되는 강유전성 메모리 유닛 셀들의 2차원 어레이를 포함하고;
상기 제1 수직 반도체 채널 및 상기 제2 수직 반도체 채널의 각각의 스택은 상기 단결정 도핑된 반도체 재료 층과 접촉하는 하단 단부를 갖고;
상기 메모리 디바이스는 상기 제1 수평 방향을 따라 측방향으로 연장되는 각자의 전도성 라인을 포함하는 복수의 제2 활성 영역들을 포함하고;
각각의 전도성 라인은 상기 제1 수직 반도체 채널 및 상기 제2 수직 반도체 채널의 스택의 상단 단부와 접촉하고;
상기 전도성 라인들은 상기 제2 수평 방향을 따라 측방향으로 이격되는, 메모리 디바이스. - 제21항에 있어서,
상기 적어도 하나의 강유전성 메모리 유닛 셀은 제1 레벨 강유전성 메모리 유닛 셀 및 제2 레벨 강유전성 메모리 유닛 셀의 적어도 하나의 수직 스택을 포함하고;
상기 제2 레벨 강유전성 메모리 유닛 셀은 상기 제1 레벨 강유전성 메모리 유닛 셀 위에 놓이거나 아래에 놓이고, 수직 방향을 따른 평면뷰에서 상기 제1 레벨 강유전성 메모리 유닛 셀과 면적 중첩을 갖고;
상기 제1 레벨 강유전성 메모리 유닛 셀의 제2 전계 효과 트랜지스터는 상기 제1 레벨 강유전성 메모리 유닛 셀의 제1 전계 효과 트랜지스터 위에 놓이고;
상기 제2 레벨 강유전성 메모리 유닛 셀의 제2 전계 효과 트랜지스터는 상기 제2 레벨 강유전성 메모리 유닛 셀의 제1 전계 효과 트랜지스터 아래에 놓이는, 메모리 디바이스. - 제31항에 있어서,
상기 제1 레벨 강유전성 메모리 유닛 셀 및 상기 제2 레벨 강유전성 메모리 유닛 셀의 각각의 수직 스택은 아래에 놓인 강유전성 메모리 유닛 셀, 및 상기 기판으로부터 상기 아래에 놓인 강유전성 메모리 유닛 셀이 있는 것보다 상기 기판으로부터 더 멀리 있는 위에 놓인 강유전성 메모리 유닛 셀을 포함하고;
상기 아래에 놓인 강유전성 메모리 유닛 셀의 제2 활성 영역 및 상기 위에 놓인 강유전성 메모리 유닛 셀의 제1 활성 영역은 상기 아래에 놓인 강유전성 메모리 유닛 셀과 상기 위에 놓인 강유전성 메모리 유닛 셀 사이의 제1 수평 방향을 따라 측방향으로 연장되는 전도성 라인 구조물을 포함하는 공통 구조물을 포함하는, 메모리 디바이스. - 제32항에 있어서,
상기 아래에 놓인 강유전성 메모리 유닛 셀의 상기 제1 활성 영역은 제2 수평 방향을 따른 상기 전도성 라인 구조물의 폭보다 상기 제2 수평 방향을 따른 더 큰 측방향 범위를 갖는 단결정 도핑된 반도체 재료 층을 포함하고, 상기 제2 수평 방향은 상기 제1 수평 방향에 수직이고;
상기 위에 놓인 강유전성 메모리 유닛 셀의 상기 제2 활성 영역은 상기 제2 수평 방향을 따른 상기 전도성 라인 구조물의 폭보다 상기 제2 수평 방향을 따른 더 큰 측방향 범위를 갖는 전도성 재료 층을 포함하는, 메모리 디바이스. - 제33항에 있어서,
각각의 아래에 놓인 강유전성 메모리 유닛 셀의 각각의 제1 수직 반도체 채널 및 각각의 제2 수직 반도체 채널은 상기 단결정 도핑된 반도체 재료 층에 에피택셜하게 정렬되는 각자의 단결정 에피택셜 반도체 재료 부분을 포함하고;
상기 전도성 라인 구조물은 상기 아래에 놓인 강유전성 메모리 유닛 셀들의 상기 단결정 에피택셜 반도체 재료 부분들의 각자의 단결정 에피택셜 반도체 재료 부분에 에피택셜하게 정렬되는 복수의 단결정 그레인들을 포함하는, 메모리 디바이스. - 적어도 하나의 강유전성 메모리 유닛 셀을 포함하는 메모리 디바이스를 형성하는 방법으로서, 상기 적어도 하나의 강유전성 메모리 유닛 셀의 각각은,
각자의 제1 활성 영역을 형성하는 단계;
제1 전계 효과 트랜지스터, 및 상기 제1 활성 영역 위에서 상기 제1 전계 효과 트랜지스터 위에 놓이거나 아래에 놓이는 제2 전계 효과 트랜지스터의 각자의 스택을 형성하는 단계 - 상기 제1 전계 효과 트랜지스터는 제1 수직 반도체 채널, 상기 제1 수직 반도체 채널의 측벽과 접촉하는 제1 게이트 유전체, 및 상기 제1 게이트 유전체와 접촉하는 제1 전기 전도성 층의 일부분을 포함하고, 상기 제2 전계 효과 트랜지스터는 제2 수직 반도체 채널, 강유전성 재료 층을 포함하고 상기 제2 수직 반도체 채널의 측벽과 접촉하고 상기 제1 수직 반도체 채널의 상단 단부 또는 하단 단부와 접촉하는 제2 게이트 유전체, 및 상기 제2 게이트 유전체와 접촉하는 제2 전기 전도성 층의 일부분을 포함함 -; 및
상기 제1 수직 반도체 채널 및 상기 제2 수직 반도체 채널의 상기 각자의 스택의 상단 단부 상에 각자의 제2 활성 영역을 형성하는 단계에 의해 기판 위에 형성되는, 방법. - 제35항에 있어서,
제1 절연 층, 제1 스페이서 재료 층, 제2 절연 층, 제2 스페이서 재료 층, 및 제3 절연 층의 수직 층 스택을 형성하는 단계 - 상기 제1 스페이서 재료 층 및 상기 제2 스페이서 재료 층의 각각은 각자의 전기 전도성 층으로서 형성되거나, 또는 상기 각자의 전기 전도성 층으로 후속적으로 대체됨 -;
상기 수직 층 스택을 통해 적어도 하나의 개구를 형성하는 단계 - 상기 각자의 제1 활성 영역의 상단 표면은 상기 적어도 하나의 개구 각각의 아래에서 물리적으로 노출됨 -; 및
상기 수직 층 스택을 통해 상기 적어도 하나의 개구 각각 내에 아래에 놓인 전계 효과 트랜지스터 및 위에 놓인 전계 효과 트랜지스터를 순차적으로 형성하는 단계 - 상기 아래에 놓인 전계 효과 트랜지스터는 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터 중 하나의 전계 효과 트랜지스터를 포함하고, 상기 위에 놓인 전계 효과 트랜지스터는 상기 제1 전계 효과 트랜지스터 및 상기 제2 전계 효과 트랜지스터 중 다른 전계 효과 트랜지스터를 포함함 - 를 추가로 포함하는, 방법. - 제36항에 있어서,
상기 제1 게이트 유전체는 제1 게이트 유전체 층을 침착시키고 이방성으로 에칭함으로써 형성되고,
상기 제1 수직 반도체 채널은 제1 반도체 재료를 침착시킴으로써 형성되고;
상기 제2 게이트 유전체는 제2 게이트 유전체 층을 침착시키고 이방성으로 에칭함으로써 형성되고;
상기 제2 수직 반도체 채널은 제2 반도체 재료를 침착시킴으로써 형성되는, 방법. - 제36항에 있어서,
상기 수직 층 스택을 통한 상기 적어도 하나의 개구는 서로 측방향으로 이격되는 복수의 개별 메모리 개구들을 포함하고;
상기 적어도 하나의 강유전성 메모리 유닛 셀은 상기 복수의 개별 메모리 개구들의 각자의 개별 메모리 개구 내에 형성된 복수의 강유전성 메모리 유닛 셀들을 포함하고;
상기 제1 게이트 유전체 및 상기 제2 게이트 유전체 각각은 각자의 관형 형상을 갖는, 방법. - 제36항에 있어서,
상기 수직 층 스택을 통한 상기 적어도 하나의 개구는 제1 수평 방향을 따른 폭을 갖고 제2 수평 방향을 따라 측방향으로 연장되고 상기 제1 수평 방향을 따라 측방향으로 이격되는 복수의 라인 트렌치들을 포함하고;
상기 적어도 하나의 강유전성 메모리 유닛 셀은 강유전성 메모리 유닛 셀들의 로우들을 포함하고, 강유전성 메모리 유닛 셀들의 각각의 로우는 상기 라인 트렌치들의 각자의 라인 트렌치 내에 형성되고 상기 제2 수평 방향을 따라 배열된 강유전성 메모리 유닛 셀들의 세트를 포함하는, 방법. - 제35항에 있어서, 상기 적어도 하나의 강유전성 메모리 유닛 셀 각각은 강유전성 메모리 유닛 셀들의 각자의 수직 스택을 포함하고, 상기 강유전성 메모리 유닛 셀들의 각자의 수직 스택은,
제3 전계 효과 트랜지스터, 및 상기 제2 활성 영역 위에서 상기 제3 전계 효과 트랜지스터 위에 놓이거나 아래에 놓이는 제4 전계 효과 트랜지스터의 각자의 스택을 형성하는 단계 - 상기 제3 전계 효과 트랜지스터는 제3 수직 반도체 채널, 추가의 강유전성 재료 층을 포함하고 상기 제3 수직 반도체 채널의 측벽과 접촉하는 제3 게이트 유전체, 및 상기 제3 게이트 유전체와 접촉하는 제3 전기 전도성 층의 일부분을 포함하고, 상기 제4 전계 효과 트랜지스터는 제4 수직 반도체 채널, 상기 제4 수직 반도체 채널의 측벽과 접촉하고 상기 제1 수직 반도체 채널의 상단 단부 또는 하단 단부와 접촉하는 제4 게이트 유전체, 및 상기 제4 게이트 유전체와 접촉하는 제4 전기 전도성 층의 일부분을 포함함 -; 및
상기 제3 수직 반도체 채널 및 상기 제4 수직 반도체 채널의 상기 각자의 스택의 상단 단부 상에 각자의 제3 활성 영역을 형성하는 단계에 의해 형성되는, 방법.
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/454,458 US10916287B2 (en) | 2019-06-27 | 2019-06-27 | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same |
| US16/454,458 | 2019-06-27 | ||
| US16/454,475 | 2019-06-27 | ||
| US16/454,475 US10879269B1 (en) | 2019-06-27 | 2019-06-27 | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same |
| PCT/US2019/068911 WO2020263340A1 (en) | 2019-06-27 | 2019-12-30 | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20210091794A true KR20210091794A (ko) | 2021-07-22 |
| KR102622763B1 KR102622763B1 (ko) | 2024-01-10 |
Family
ID=74060739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020217018742A KR102622763B1 (ko) | 2019-06-27 | 2019-12-30 | 직렬 접속된 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 디바이스 및 그 형성 방법 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP3895213A4 (ko) |
| KR (1) | KR102622763B1 (ko) |
| CN (1) | CN113196481A (ko) |
| WO (1) | WO2020263340A1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023287201A1 (ko) | 2021-07-13 | 2023-01-19 | 주식회사 엘지에너지솔루션 | 배터리 팩 |
| KR20230155700A (ko) | 2022-05-04 | 2023-11-13 | 경희대학교 산학협력단 | 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20230022115A1 (en) * | 2021-07-23 | 2023-01-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Compute-in-memory device and method |
| CN116391261A (zh) * | 2021-10-31 | 2023-07-04 | 长江存储科技有限责任公司 | 具有垂直晶体管的存储器器件及其形成方法 |
| KR20230075014A (ko) * | 2021-11-22 | 2023-05-31 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654568A (en) * | 1992-01-17 | 1997-08-05 | Rohm Co., Ltd. | Semiconductor device including nonvolatile memories |
| KR20070055242A (ko) * | 2005-11-25 | 2007-05-30 | 주식회사 하이닉스반도체 | 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법 |
| KR20070076433A (ko) * | 2006-01-13 | 2007-07-24 | 후지쯔 가부시끼가이샤 | 반도체 소자, 이 반도체 소자를 이용한 반도체 기억 장치,그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조방법 |
| US20170178712A1 (en) * | 2015-12-21 | 2017-06-22 | Imec Vzw | Pinch-off ferroelectric memory |
| WO2018186035A1 (ja) * | 2017-04-03 | 2018-10-11 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶素子、半導体記憶装置、半導体システム及び制御方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19931124C1 (de) * | 1999-07-06 | 2001-02-15 | Infineon Technologies Ag | Speicherzellenanordnung mit einem ferroelektrischen Transistor |
| JP2003068890A (ja) * | 2001-08-23 | 2003-03-07 | Rikogaku Shinkokai | 不揮発性半導体記憶装置および不揮発性メモリ素子 |
| US9337210B2 (en) * | 2013-08-12 | 2016-05-10 | Micron Technology, Inc. | Vertical ferroelectric field effect transistor constructions, constructions comprising a pair of vertical ferroelectric field effect transistors, vertical strings of ferroelectric field effect transistors, and vertical strings of laterally opposing pairs of vertical ferroelectric field effect transistors |
| WO2018111215A1 (en) * | 2016-12-12 | 2018-06-21 | Intel Corporation | One transistor and ferroelectric fet based memory cell |
| KR102538701B1 (ko) * | 2018-02-22 | 2023-06-01 | 에스케이하이닉스 주식회사 | 강유전성 메모리 장치 및 그 구동 방법 |
-
2019
- 2019-12-30 CN CN201980083062.4A patent/CN113196481A/zh active Pending
- 2019-12-30 WO PCT/US2019/068911 patent/WO2020263340A1/en unknown
- 2019-12-30 KR KR1020217018742A patent/KR102622763B1/ko active IP Right Grant
- 2019-12-30 EP EP19934889.7A patent/EP3895213A4/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5654568A (en) * | 1992-01-17 | 1997-08-05 | Rohm Co., Ltd. | Semiconductor device including nonvolatile memories |
| KR20070055242A (ko) * | 2005-11-25 | 2007-05-30 | 주식회사 하이닉스반도체 | 함몰된 게이트구조를 갖는 트랜지스터 및 그 제조방법 |
| KR20070076433A (ko) * | 2006-01-13 | 2007-07-24 | 후지쯔 가부시끼가이샤 | 반도체 소자, 이 반도체 소자를 이용한 반도체 기억 장치,그 데이터 기록 방법, 데이터 판독 방법 및 이들의 제조방법 |
| US20170178712A1 (en) * | 2015-12-21 | 2017-06-22 | Imec Vzw | Pinch-off ferroelectric memory |
| WO2018186035A1 (ja) * | 2017-04-03 | 2018-10-11 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶素子、半導体記憶装置、半導体システム及び制御方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023287201A1 (ko) | 2021-07-13 | 2023-01-19 | 주식회사 엘지에너지솔루션 | 배터리 팩 |
| KR20230155700A (ko) | 2022-05-04 | 2023-11-13 | 경희대학교 산학협력단 | 강유전성 박막 트랜지스터를 이용한 디스플레이 화소 회로 및 그 구동 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR102622763B1 (ko) | 2024-01-10 |
| EP3895213A1 (en) | 2021-10-20 |
| EP3895213A4 (en) | 2022-11-23 |
| CN113196481A (zh) | 2021-07-30 |
| WO2020263340A1 (en) | 2020-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102622763B1 (ko) | 직렬 접속된 선택 게이트 트랜지스터를 포함하는 강유전성 메모리 디바이스 및 그 형성 방법 | |
| US9941299B1 (en) | Three-dimensional ferroelectric memory device and method of making thereof | |
| US10879269B1 (en) | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same | |
| US10916287B2 (en) | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same | |
| KR102591269B1 (ko) | 선택 게이트 트랜지스터를 갖는 강유전성 메모리 디바이스 및 그 형성 방법 | |
| US9343507B2 (en) | Dual channel vertical field effect transistor including an embedded electrode | |
| KR102615561B1 (ko) | 일체형 게이트 선택기를 포함하는 3차원 강유전성 메모리 어레이 및 그 형성 방법 | |
| US10868042B1 (en) | Ferroelectric memory device containing word lines and pass gates and method of forming the same | |
| US10833101B2 (en) | Three-dimensional memory device with horizontal silicon channels and method of making the same | |
| US20120012920A1 (en) | Vertical non-volatile memory device | |
| US10811431B1 (en) | Ferroelectric memory device containing word lines and pass gates and method of forming the same | |
| KR20210080583A (ko) | 소스 층들과 드레인 층들의 교번하는 스택 및 수직 게이트 전극들을 포함하는 3차원 메모리 디바이스 | |
| US8395139B1 (en) | 1T1R resistive memory device and fabrication method thereof | |
| WO2022188623A1 (zh) | Nor型存储器件及其制造方法及包括存储器件的电子设备 | |
| CN110729298A (zh) | 半导体存储器件、半导体器件和制造半导体器件的方法 | |
| CN111430355A (zh) | 半导体器件结构及其制作方法 | |
| US9853052B1 (en) | Semiconductor device and method for manufacturing same | |
| KR102593318B1 (ko) | 워드 라인들 및 패스 게이트들을 포함하는 강유전성 메모리 디바이스 및 그 형성 방법 | |
| US7465985B2 (en) | Non-volatile memory device and methods of forming the same | |
| TW202145441A (zh) | 三維記憶體元件及其製造方法 | |
| US11792995B2 (en) | Semiconductor device including ferroelectric layer and method of manufacturing the same | |
| US20230247840A1 (en) | Semiconductor device including ferroelectric layer and method of manufacturing the same | |
| TW202234682A (zh) | 半導體裝置 | |
| CN115332080A (zh) | 半导体结构及其制造方法、存储器及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |