CN110729298A - 半导体存储器件、半导体器件和制造半导体器件的方法 - Google Patents

半导体存储器件、半导体器件和制造半导体器件的方法 Download PDF

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Abstract

一种半导体存储器件包括：衬底，包括其上设置存储单元的单元区域和其上设置导电图案的连接区域，导电图案电连接到存储单元；第一字线堆叠，包括堆叠在单元区域中的衬底上并延伸到连接区域的多个第一字线；第二字线堆叠，包括堆叠在单元区域中的衬底上并延伸到连接区域的多个第二字线，第二字线堆叠与第一字线堆叠相邻；垂直沟道，设置在衬底的单元区域上，垂直沟道连接到衬底并分别与所述多个第一字线和所述多个第二字线联接；桥，将第一字线堆叠中的所述多个第一字线之一连接到第二字线堆叠的对应字线。

Description

半导体存储器件、半导体器件和制造半导体器件的方法
技术领域
本发明构思涉及半导体存储器件、半导体器件结构、半导体器件和制造半导体器件的方法。例如，本公开涉及可以以高可靠性保持高操作速度并且可以以低成本制造的半导体存储器件、半导体器件结构和半导体器件。
背景技术
为了半导体器件的高集成，已经提出了垂直半导体器件，其包括三维布置的存储单元的垂直和水平阵列。近来已经提出了提高半导体器件的操作速度的各种方法。然而，这些方法可能降低半导体器件的可靠性和/或耐久性，或者可能需要昂贵的工艺。因此，对以降低的成本制造具有高操作速度和提高的可靠性的半导体器件的方法存在巨大的需求。
发明内容
所公开的实施方式提供了可保持高操作速度、高可靠性并且可以降低的成本制造的半导体存储器件。
所公开的实施方式提供了可保持高操作速度、高可靠性并且可以降低的成本制造的半导体结构。
根据本发明构思的一方面，提供了一种半导体存储器件，其包括：衬底，包括其上设置存储单元的单元区域和其上设置导电图案的连接区域，导电图案电连接到存储单元；第一字线堆叠，包括堆叠在单元区域中的衬底上并延伸到连接区域的多个第一字线；第二字线堆叠，包括堆叠在单元区域中的衬底上并延伸到连接区域的多个第二字线，第二字线堆叠与第一字线堆叠相邻；垂直沟道，设置在衬底的单元区域上，垂直沟道连接到衬底并分别与所述多个第一字线和所述多个第二字线联接；桥，将第一字线堆叠中的所述多个第一字线之一连接到第二字线堆叠的对应字线；以及第一图案，形成在第一地选择线(GSL)与第二GSL之间，其中第一图案和桥在俯视图中交叠，以及其中第一图案包括在水平方向上与所述两个GSL中的至少一个间隔开的子图案。
根据本发明构思的另一方面，提供了一种半导体器件，其包括：第一导电图案和第二导电图案，在半导体衬底上平行于第一方向延伸，第一导电图案具有第一宽度，第二导电图案具有第二宽度；第一图案，在俯视图中形成在第一导电图案与第二导电图案之间；第一绝缘层，形成在第一导电图案和第二导电图案上；以及第二绝缘层，形成在第一绝缘层上，其中第一图案包括具有与第一导电图案和第二导电图案的材料不同的导电材料的子图案、以及接触子图案的侧表面的第一绝缘体，其中子图案具有比相应的第一导电图案和第二导电图案的第一宽度和第二宽度窄的宽度。
根据本发明构思的另一方面，提供了一种半导体器件，其包括：第一水平电极，在半导体衬底上沿第一方向延伸；第二水平电极，沿第一方向延伸，并且在半导体衬底上方与第一水平电极相同的垂直高度处与第一水平电极间隔开；第一图案，布置在第一水平电极与第二水平电极之间，以使第一水平电极与第二水平电极电绝缘；以及导体和绝缘体，堆叠在第一水平电极、第二水平电极和第一图案上，其中第一图案包括彼此间隔开的多个子图案，其中子图案与第一水平电极和第二水平电极间隔开，以及其中所述多个子图案中的相邻子图案之间的间隔距离以及子图案与水平电极之间的相应间隔距离为约3nm至约100nm。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据一实施方式的三维(3D)半导体存储器件的框图；
图2是根据一实施方式的3D半导体存储器件的单元阵列的电路图；
图3是根据一实施方式的3D半导体存储器件的单元阵列的透视图；
图4A是根据一实施方式的垂直半导体存储器件的端部的局部透视图；
图4B是图4A的垂直半导体存储器件从第二方向D2截取的侧视图；
图5是图4A的垂直半导体存储器件的端部的俯视图；
图6是分离地示出第一字线堆叠的地选择线和第二字线堆叠的地选择线的俯视图；
图7A是根据一实施方式的切割图案的俯视图；
图7B是沿图7A的线B-B'截取的剖视图；
图8至14是根据某些实施方式的切割图案的俯视图；
图15A至15J是用于根据一实施方式按顺序描述制造半导体存储器件的方法的剖视图；
图16是当地选择线和字线在不使用切割图案的情况下被布置时桥的剖视图；
图17A是详细示出图15E的区域C的放大图；
图17B是详细示出图15F的区域C的放大图；
图17C是详细示出图15I的区域C的放大图；
图18是示出根据一实施方式的半导体存储器件的单元柱的剖视图；以及
图19A和19B是用于描述在具有相对大/深的凹陷图案的下层的上部上形成具有平坦上表面的上层的方法的透视图。
具体实施方式
图1是根据一实施方式的三维(3D)半导体存储器件的框图。
参照图1，根据一示例性实施方式的3D半导体存储器件可以包括单元阵列区域A、连接区域B和外围电路区域C。
在单元阵列区域A中，可以形成三维布置的存储单元、以及可与存储单元电连接的位线和字线。在可设置于单元阵列区域A与外围电路区域C之间的连接区域B中，可以形成可将存储单元连接到外围电路的接触插塞和其它布线。在外围电路区域C中，可以形成用于驱动存储单元和读取存储在存储单元中的数据的外围电路。例如，在外围电路区域C中，可以形成字线(WL)驱动器、感测放大器、行解码器、列解码器和控制电路。
图2是根据一实施方式的3D半导体存储器件的单元阵列的电路图。图3是根据一实施方式的3D半导体存储器件的单元阵列的透视图。
参照图2，根据一实施方式的3D半导体存储器件的单元阵列可以包括多个公共源极线CSL、多个位线BL、以及设置在公共源极线CSL与多个位线BL之间的多个单元串CSTR。
多个位线BL可以二维布置，并且可以并联连接到多个单元串CSTR。例如，多个位线BL可以沿第一方向布置，每个位线可以沿垂直于第一方向的第二方向延伸。多个单元串CSTR可以共同连接到对应的公共源极线CSL。例如，多个单元串CSTR可以设置在多个位线BL与一个公共源极线CSL之间。多个公共源极线CSL可以二维布置。例如，多个公共源极线可以沿第一方向延伸并且可以沿第二方向布置。相同的电压可以电施加到多个公共源极线CSL。在一些实施方式中，多个公共源极线CSL可以每个被独立地电控制。
多个单元串CSTR的每个可以包括连接到公共源极线CSL的地选择晶体管GST、连接到位线BL的串选择晶体管SST、以及设置在地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联连接。
公共源极线CSL可以共同连接到地选择晶体管GST的源极。设置在公共源极线CSL与位线BL之间的地选择线GSL、多个字线WL0至WL3和多个串选择线SSL可以分别用作地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅电极。存储单元晶体管MCT可以每个包括数据存储元件。
参照图3，可以提供衬底110。衬底110可以为第一导电类型，例如P型。缓冲电介质膜122可以提供在衬底110上。缓冲电介质膜122可以包括诸如中温氧化物(MTO)膜的硅氧化物膜。绝缘图案125和通过绝缘图案125彼此隔离的水平电极可以提供在缓冲电介质膜122上。
水平电极可以包括地选择线GSL、第一字线WL0至第四字线WL3和串选择线SSL。绝缘图案125可以包括硅氧化物膜。缓冲电介质膜122的厚度可以小于每个绝缘图案125的厚度。水平电极可以包括掺杂硅、金属(例如钨)、金属氮化物(例如钛氮化物)、金属硅化物或其组合。例如，每个水平电极可以包括壁垒(barrier)层和在壁垒层上的金属层。壁垒层可以包括例如钛氮化物的金属氮化物。金属层可以包括例如钨。
绝缘图案125和水平电极可以构成栅极结构G。栅极结构G可以沿第一方向D1水平地延伸。多个栅极结构G可以提供在衬底110上。栅极结构G可以在与第一方向D1交叉的第二方向D2上彼此面对。串选择线SSL可以在第二方向D2上彼此分离，并且可以沿第一方向D1延伸。虽然图3中的栅极结构G被示出为包括多个串选择线SSL1和SSL2以及一个地选择线GSL，但本发明不限于此。
沿第一方向D1延伸的隔离区域121可以提供在两个相邻的栅极结构G之间。公共源极线CSL可以在隔离区域121中提供在衬底110中。公共源极线CSL可以彼此分离，并且可以沿第一方向D1在衬底110中延伸。公共源极线CSL可以为与第一导电类型不同的第二导电类型，例如N型。与图3不同，公共源极线CSL可以提供在衬底110上的两个相邻的地选择线GSL之间，并且可以是沿第一方向D1延伸的线图案。例如，在某些实施方式中，地选择线GSL可以以导体图案形成在衬底110上。
多个单元柱PL可以通过诸如地选择线GSL、第一字线WL0至第四字线WL3和串选择线SSL的水平电极连接到衬底110。单元柱PL可以具有可从衬底110垂直向上(即沿第三方向D3)延伸的长轴。每个单元柱PL的一端可以连接到衬底110，并且其相反端可以连接到沿第二方向D2延伸的布线。布线可以包括可彼此相邻且沿第二方向D2延伸的第一布线BL1和第二布线BL2。
连接到一个串选择线SSL的多个单元柱PL可以成Z字形或交错的形式。多个单元柱PL可以包括可连接到一个串选择线SSL的第一单元柱PL1和第二单元柱PL2。第一单元柱PL1可以与隔离区域121相邻，而第二单元柱PL2可以相对远离隔离区域121。例如，第一单元柱PL1可以比第二单元柱PL2更靠近对应的隔离区域121。第二单元柱PL2可以在第一方向D1和第二方向D2上从第一单元柱PL1移位。第一单元柱PL1和第二单元柱PL2可以分别经由导电图案136和接触138连接到第一上布线BL1和第二上布线BL2。
多个单元串CSTR可以提供在第一上布线BL1和第二上布线BL2与公共源极线CSL之间。第一上布线BL1和第二上布线BL2可以包括闪速存储器件的位线。每个单元串CSTR可以包括连接到第一上布线BL1和第二上布线BL2的串选择晶体管SST、连接到公共源极线CSL的地选择晶体管GST、以及在串选择晶体管与地选择晶体管之间的多个垂直串存储单元。地选择线GSL可以对应于地选择晶体管的地选择栅极，第一字线WL0至第四字线WL3可以对应于多个垂直串存储单元的单元栅极，串选择线SSL可以对应于串选择晶体管的串选择栅极。每个单元柱PL可以包括多个存储单元MC。地选择栅极可以是闪速存储器件的地选择栅极。串选择栅极可以是闪速存储器件的串选择栅极。
数据存储元件130可以提供在第一字线WL0至第四字线WL3与单元柱PL之间。数据存储元件130可以包括电荷存储层。例如，数据存储元件130可以包括陷阱绝缘层、浮置栅电极和包含导电纳米点的绝缘层中的一个。如图3所示，数据存储元件130可以在绝缘图案125与第一字线WL0至第四字线WL3之间延伸。在一些另外的实施方式中，数据存储元件130的至少一部分可以在绝缘图案125与单元柱PL之间延伸。栅极绝缘层可以替代数据存储元件130提供在串选择线SSL与单元柱PL之间、以及地选择线GSL与单元柱PL之间。例如，数据存储元件130可以不形成在串选择线SSL与单元柱PL之间以及地选择线GSL与单元柱PL之间。
用作晶体管的栅极绝缘层的电介质层可以设置在地选择线GSL与单元柱PL之间，或者在串选择线SSL1和SSL2与单元柱PL之间。电介质层可以由与数据存储元件130相同的材料形成。电介质层可以包括用于金属氧化物半导体场效应晶体管(MOSFET)的常规栅极绝缘层，例如，可以包括硅氧化物层。
在该结构中，单元柱PL可以与地选择线GSL、第一字线WL0至第四字线WL3以及串选择线SSL1和SSL2一起构成MOSFET，其中单元柱PL可以用作MOSFET的沟道区域。在一些另外的实施方式中，单元柱PL可以与地选择线GSL、字线WL0至WL3以及串选择线SSL1和SSL2一起构成金属氧化物半导体(MOS)电容器。
地选择线GSL以及串选择线SSL1和SSL2可以用作选择晶体管的栅电极，并且第一字线WL0至第四字线WL3可以用作单元晶体管的栅电极。由施加到地选择线GSL、字线WL0到WL3以及串选择线SSL1和SSL2的电压产生的边缘场可以在单元柱PL中形成反转区域。反转区域的最大长度(或宽度)可以大于形成反转区域的第一字线WL0至第四字线WL3或串选择线SSL、SSL2和地选择线GSL的厚度。因此，形成在单元柱PL中的反转区域可以彼此垂直地重叠以形成电流路径，所选择的位线通过该电流路径与公共源极线CSL电连接。单元串CSTR可以具有这样的结构，其中分别连接到地选择线GSL和串选择线SSL1的地选择晶体管和串选择晶体管与连接到字线WL0至WL3的存储单元晶体管(MCT，参见图2)串联连接。
在一些实施方式中，虚设字线DM1和DM2可以设置在串选择线SSL1和SSL2与第一字线WL0至第四字线WL3之间。虚设字线DM1和DM2可以保持串选择线SSL1和SSL2中的阈值电压的分布均匀，以防止单元电流的减小。这里描述的虚设字线可以接收某些电压，但在一个实施方式中，不是由控制器写入或读取。
图4A是根据一实施方式的垂直半导体存储器件的端部的透视图。图4B是图4A的垂直半导体存储器件从第二方向D2截取的侧视图。图5是垂直半导体存储器件的端部的俯视图。
参照图4A、4B和5，单元阵列区域A和连接区域B可以彼此相邻。包括可连接存储单元与外围电路的接触插塞和布线的连接区域B的布置与单元阵列区域A相邻地布置。
在连接区域B中，栅极结构G可以具有用于与外围电路区域C(参见图1)电连接的阶梯式结构。在阶梯式结构中，栅极结构G可以以阶梯形式沿第一方向D1延伸，其中串选择线SSL2和SSL1、虚设字线DM2和DM1、字线WL3至WL0以及地选择线GSL可以按所述顺序逐渐变长并从对应的上部水平电极横向突出。
半导体存储器件可以至少包括第一字线堆叠和第二字线堆叠。第一字线堆叠可以包括在单元阵列区域A中一个堆叠在另一个上的第一字线WLA。第二字线堆叠可以包括在单元阵列区域A中一个堆叠在另一个上的第二字线WLB。如上所述，第一字线WLA和第二字线WLB可以延伸到连接区域B，并且其端部可以具有阶梯式结构。在一些实施方式中，第一字线WLA和第二字线WLB在连接区域B中的端部可以弯曲并沿作为垂直方向的第三方向D3延伸。
半导体存储器件还可以包括与第一字线堆叠和第二字线堆叠相邻的第三字线堆叠和第四字线堆叠。第三字线堆叠和第四字线堆叠的结构可以与第一字线堆叠和第二字线堆叠的结构基本相同，因而其描述将不在此提供。例如，每个字线堆叠可以包括地选择线、多个字线和串选择线。在某些实施方式中，每个字线堆叠可以包括虚设字线。
第一至第四字线堆叠可以构成一个存储块。在一些实施方式中，第一字线堆叠和第二字线堆叠可以构成一个存储块。
第一字线堆叠的串选择线SSL和第二字线堆叠的串选择线SSL可以彼此物理地且电地分离。
在单元阵列区域A中，第一字线堆叠至第四字线堆叠可以通过隔离区域121彼此分离。例如，隔离图案可以形成在隔离区域121中。在一些实施方式中，第一字线堆叠和第二字线堆叠可以在连接区域B中部分地彼此连接。例如，第一字线堆叠的第一字线WL0至第四字线WL3和虚设字线DM可以与第二字线堆叠的字线WL0至WL3和虚设字线DM连接。
在一些实施方式中，第一字线堆叠至第四字线堆叠可以在连接区域B中至少部分地彼此连接。例如，第一字线堆叠至第四字线堆叠的第一字线WL0至第四字线WL3和虚设字线DM可以彼此连接。
第一字线堆叠至第四字线堆叠可以通过桥BG彼此连接。例如，第一字线堆叠的第一字线WL0至第四字线WL3可以通过桥BG连接到第二至第四字线堆叠的对应的第一字线WL0至第四字线WL3。例如，设置在不同字线堆叠中的字线可以通过桥BG彼此电连接，使得电连接的字线可以在半导体存储器件操作时被施加以相同的电信号。第一字线堆叠的虚设字线DM可以通过桥BG连接到第二至第四字线堆叠的对应的虚设字线DM。例如，设置在不同字线堆叠中的虚设字线DM可以通过桥BG彼此电连接，使得电连接的虚设字线可以在半导体存储器件操作时被施加以相同的电信号。在图4A、4B和5中，为了清楚示出桥BG，虚设字线DM2在第一方向D1上的宽度被略微夸大。各水平电极可以在第一方向D1上以基本相同的宽度突出。例如，电极在连接区域B中由对应的上部电极暴露的部分可以在第一方向D1上具有相同的宽度。
第一字线堆叠的地选择线GSL和第二字线堆叠的地选择线GSL可以彼此物理地分离。第一字线堆叠的地选择线GSL可以物理连接到第二字线堆叠的地选择线GSL，或者可以与第二字线堆叠的地选择线GSL成一体。然而，当第一字线堆叠的地选择线GSL与第二字线堆叠的地选择线GSL物理地分离时，可以获得诸如高操作速度的改善的电特性。
如上所述，第一至第四字线堆叠的第一至第四字线WL0-WL3可以通过桥BG连接到第一至第四字线堆叠的其它字线WL0至WL3。第一至第四字线堆叠的虚设字线DM可以通过桥BG连接到第一至第四字线堆叠的其它虚设字线DM。
因此，第一至第四字线堆叠的第一字线WL0至第四字线WL3和虚设字线DM中的任何一个可以仅通过一个上布线连接到外围电路区域。例如，第一至第四字线堆叠的字线WL3可以仅通过上布线UL3连接到外围电路区域。每个字线堆叠不需要用于将相同层级上的对应层连接到外围电路区域的上布线。这是因为不同字线堆叠的在相同层级处的对应层上的字线通过桥BG彼此连接。
这样的桥可以在形成用于隔离第一至第四字线堆叠的隔离区域121的同时被形成。然而，这可能导致最下面的层级处的地选择线GSL通过桥BG连接。为了防止这种情况，地选择线GSL的与桥BG对应的部分可以被预先去除。虽然图4A示出了仅第三字线堆叠中的地选择线GSL通过上布线UL7连接到外围电路区域，但是在一些实施方式中，由于地选择线被彼此独立地控制，每个地选择线GSL可以用对应的上布线连接到外围电路。
图6是分开示出根据一示例实施方式的第一字线堆叠的第一地选择线GSL1和第二字线堆叠的第二地选择线GSL2的俯视图。
参照图6，第一地选择线GSL1和第二地选择线GSL2可以是通过切割图案CP彼此电绝缘的导电层。在一些实施方式中，切割图案CP可以布置在桥BG(参见图5)的位置处。例如，切割图案CP可以形成在将相邻字线堆叠中形成的相应字线WL0-WL3和/或相应虚设字线DM1和DM2电连接的桥BG之下。例如，在第一地选择线GSL1和第二地选择线GSL2通过其中将在如图18所示的稍后步骤中形成隔离绝缘层120的隔离区域121彼此电绝缘的同时，同样使第一地选择线GSL1和第二地选择线GSL2彼此电绝缘的切割图案CP可以形成在第一地选择线GSL1与第二地选择线GSL2之间。
切割图案CP可以使第一地选择线GSL1和第二地选择线GSL2彼此电绝缘。如图6所示，额外的地选择线可以进一步提供在第二地选择线GSL2的右侧，并且第二地选择线GSL2可以通过切割图案CP与其右侧的额外的地选择线电绝缘。例如，切割图案CP可以是在俯视图中形成在彼此相邻的第一地选择线GSL1和第二地选择线GSL2之间的图案，第一地选择线GSL1和第二地选择线GSL2以及切割图案CP可以形成在衬底110上，衬底110可以与第一地选择线GSL1和第二地选择线GSL2的每个形成台阶结构。例如，衬底110的顶表面与第一地选择线GSL1和第二地选择线GSL2的顶表面可以具有相应的台阶结构。切割图案CP可以减少形成在衬底110与地选择线GSL1和GSL2之间的台阶结构。例如，衬底110的顶表面与地选择线的顶表面之间的高度可以大于切割图案CP的顶表面与地选择线GSL1和GSL2的顶表面之间的高度。在某些实施方式中，切割图案CP的顶表面的高度与地选择线GSL1和GSL2的顶表面的高度可以相同或基本相同。
如图6所示，第一地选择线GSL1可以包括接触切割图案CP的至少三个侧表面的第一凹陷部分R1。第二地选择线GSL2可以包括接触切割图案CP的至少三个侧表面的第二凹陷部分R2。
切割图案CP的侧表面和桥BG的侧表面可以自对准，因为它们如稍后详细描述地通过同时蚀刻相同的蚀刻掩模而获得。
在图6中，切割图案CP具有H形平面(例如H形俯视图)作为示例，但是切割图案CP可以具有取决于桥BG与切割图案CP之间的相对大小以及隔离区域121的宽度和长度而变化的各种平面形状(例如俯视图)。这可以通过稍后将描述的制造方法来理解。
图7A和图8至14是根据一些实施方式的切割图案CP的俯视图。
图7A是根据一实施方式的切割图案CP1的俯视图，图7B是沿图7A的线B-B'截取的剖视图。
参照图7A和7B，切割图案CP1可以包括窄图案P1。窄图案P1可以具有宽度W1。窄图案P1可以通过切割图案绝缘体P2与第一地选择线GSL1和第二地选择线GSL2电绝缘。切割图案绝缘体P2可以具有宽度W2。例如，窄图案P1可以是包括在切割图案CP1中的子图案。例如，切割图案CP1可以包括多个子图案，例如多个窄图案P1。
在一些实施方式中，窄图案P1可以包括与第一地选择线GSL1和/或第二地选择线GSL2的材料不同的材料。在一些实施方式中，窄图案P1可以位于与第一地选择线GSL1和/或第二地选择线GSL2相同的高度处。例如，切割图案CP1在俯视图和/或剖视图中可以包括多个窄图案P1。
这里，“窄图案”可以是任意图案，其在切割图案CP1中具有比第一地选择线GSL1和/或第二地选择线GSL2的宽度窄的宽度。窄图案P1可以电连接到第一地选择线GSL1或第二地选择线GSL2，但不电连接到第一地选择线GSL1和第二地选择线GSL2两者。这是因为第一地选择线GSL1和第二地选择线GSL2必须通过切割图案CP1彼此电绝缘。例如，窄图案P1可以由导电材料制成。
如图7B所示，切割图案绝缘体P2可以嵌入窄图案P1中的空间中。在一些实施方式中，切割图案绝缘体P2可以嵌入窄图案P1与第一地选择线GSL1之间的空间中。在一些实施方式中，切割图案绝缘体P2可以嵌入窄图案P1与第二地选择线GSL2之间的空间中。
在一些实施方式中，第一绝缘层124a可以提供在切割图案CP1上。第一绝缘层124a可以包括与切割图案绝缘体P2的材料相同的材料。在一些实施方式中，第一绝缘层124a可以与切割图案绝缘体P2一体地形成。例如，第一绝缘层124a和切割图案绝缘体P2可以形成连续图案，并且在第一绝缘层124a与切割图案绝缘体P2之间可以不存在不连续性(例如不连续表面)。
第一绝缘层124a可以覆盖第一地选择线GSL1和第二地选择线GSL2的上表面。如稍后将更详细描述地，第一绝缘层124a和切割图案绝缘体P2可以通过原子层沉积(ALD)工艺同时形成。然而，本发明不限于此。
因为第一绝缘层124a和切割图案绝缘体P2通过ALD工艺从窄图案P1之间的空间向上共形地嵌入，所以可以获得其中没有空隙的致密材料层。而且，因为第一绝缘层124a通过ALD工艺形成，所以可以获得基本平坦的上表面。当涉及取向、布局、位置、形状、大小、数量或其它度量时，在本公开中使用的诸如“相同”、“相等”、“平坦”、“平面”或“共面”的术语不一定意思是完全相同的取向、布局、位置、形状、大小、数量或其它度量，而是旨在涵盖可能例如由于制造工艺而发生的可接受变化内的几乎相同的取向、布局、位置、形状、大小、数量或其它度量。这里可以使用术语“基本上”来强调该含义，除非上下文或其它陈述另有说明。例如，描述为“基本相同”、“基本相同”、“基本平坦”、“基本同一”或“基本平面”的项目可以完全相同、相等、平坦、同一或平面，或者可以在可能由于制造工艺而发生的可接受变化内相同、相等、平坦、同一或平面。
窄图案P1之间的距离，即切割图案绝缘体P2的宽度W2，可以具有通过ALD工艺以足够的速度用绝缘体填充的尺寸。例如，窄图案P1之间的距离可以为约3nm至约100nm。由于与上述相同的原因，窄图案P1与第一地选择线GSL1之间的距离以及窄图案P1与第二地选择线GSL2之间的距离可以为约3nm至约100nm。
在至少一个水平方向上，例如在第一方向D1上或在第二方向D2上，窄图案P1之间的空间可以具有约3nm至约100nm的尺寸。当窄图案P1之间的空间在所述至少一个水平方向上具有足够窄的尺寸时，绝缘体可以通过ALD工艺以足够的速度被嵌入。
当窄图案P1之间的空间太窄时，通过使用切割图案绝缘体P2的绝缘效果可能不足，并且切割图案绝缘体P2可能不被致密地嵌入。当窄图案P1之间的空间太宽时，形成切割图案绝缘体P2需要过长的时间，并且可能不是经济上有效的。
在图7A中，窄图案P1被示出为具有矩形图案作为示例，但本发明不限于此。
此外，在图7A和7B中，切割图案CP1的宽度WT大于隔离区域121的宽度WI，但本发明不限于此。在一些实施方式中，隔离区域121的宽度WI可以大于切割图案CP1的宽度WT。这也将应用于下面将描述的实施方式。
图8是根据一实施方式的切割图案CP2的俯视图。
参照图8，窄图案P1可以包括沿一个方向(这里，与方向D1平行的方向)延伸的多个线图案。切割图案绝缘体P2可以包括沿着切割图案CP2的周界延伸的围绕部分P21。例如，围绕部分P21可以形成切割图案CP2的最外部分，并且可以围绕窄图案P1。切割图案绝缘体P2可以包括填充在窄图案P1之间的内部填充物P22。
图9是根据一实施方式的切割图案CP3的俯视图。
参照图9，窄图案P1可以包括沿一个方向(这里，与方向D2平行的方向)延伸的多个线图案。除了窄图案P1延伸的方向以及线图案的数量之外，图9所示的实施方式与参照图8示出的实施方式基本相同，因而其额外描述在此被省略。
图10是根据一实施方式的切割图案CP4的俯视图。
参照图10，窄图案P1可以包括沿一个方向(这里，相对于方向D1和D2倾斜的方向)延伸的多个线图案。除了窄图案P1延伸的方向以及线图案的数量和长度之外，图10所示的实施方式与参照图8示出的实施方式基本相同，因而其额外描述在此被省略。
图11是根据一实施方式的切割图案CP5的俯视图。
参照图11，窄图案P1可以包括多个岛(例如岛图案)。每个岛的侧表面可以由切割图案绝缘体P2围绕。每个岛在一个方向上(例如在方向D1上)的尺寸可以为W3，并且W3可以大于W1(W3>W1，参见图7B)。
图12是根据一实施方式的切割图案CP6的俯视图。
参照图12，切割图案CP6可以表示由虚线指示的部分。切割图案CP6可以包括沿一个方向延伸的窄图案P1。窄图案P1中的一些可以连接到第一地选择线GSL1。窄图案P1中的另一些可以连接到第二地选择线GSL2。如图12所示，因为没有窄图案P1连接到第一地选择线GSL1和第二地选择线GSL2两者，所以第一地选择线GSL1和第二地选择线GSL2可以彼此电绝缘。
此外，切割图案绝缘体P2可以沿着窄图案P1以Z字形形状延伸。
图13是根据一实施方式的切割图案CP7的俯视图。
参照图13，切割图案CP7中可以只有一个窄图案P1。窄图案P1可以由切割图案绝缘体P2围绕。切割图案绝缘体P2可以沿着切割图案CP7的闭合周界延伸。例如，窄图案P1可以具有连续形成的图案，例如正方形图案或矩形图案，并且切割图案绝缘体P2例如在俯视图中可以围绕窄图案P1。
在图13中，示出了隔离区域121不与窄图案P1相接的示例，但是在某些实施方式中，隔离区域121可以进一步延伸以与窄图案P1相接。
图14是根据一实施方式的切割图案CP8的俯视图。
参照图14，切割图案CP8可以表示由虚线指示的部分。窄图案P1可以包括分别连接到第一地选择线GSL1和第二地选择线GSL2的第一窄图案P11、以及不连接到第一地选择线GSL1和第二地选择线GSL2的第二窄图案P12。
第一窄图案P11和第二窄图案P12可以分别沿一个方向(这里，方向D1)彼此平行地延伸。第二窄图案P12例如在俯视图中可以由切割图案绝缘体P2围绕。除了连接到第一地选择线GSL1和第二地选择线GSL2的部分之外，第一窄图案P11例如在俯视图中可以由切割图案绝缘体P2围绕。
半导体存储器件和半导体器件可以以高可靠性保持高操作速度，并且可以以降低的成本制造。
图15A至15J是用于根据一实施方式按顺序描述制造半导体存储器件的方法的剖视图。在图15A至15J中，剖面A-A'和B-B'分别沿图5的线A-A'和B-B'截取。
参照图15A，提供衬底110。衬底110可以包括Si、Ge或SiGe。在一些实施方式中，衬底110可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。衬底110可以具有第一导电类型，例如P型。
缓冲电介质膜122可以提供在衬底110上。缓冲电介质膜122可以包括例如硅氧化物膜。缓冲电介质膜122可以通过例如热氧化工艺形成。在一些实施方式中，缓冲电介质膜122可以包括中温氧化物(MTO)。
稍后可用于形成地选择线GSL的牺牲层123可以提供在缓冲电介质膜122上。牺牲层123可以包括具有与缓冲电介质膜122和形成在牺牲层123上的绝缘层124(参见图15B，稍后将被描述)不同的湿蚀刻特性的材料。牺牲层123可以包括例如硅氮化物层、硅氮氧化物层、多晶硅层或多晶硅锗层。牺牲层123可以通过例如CVD方法形成。
牺牲层123和缓冲电介质膜122可以从桥区域BRR被至少部分地去除。例如，桥区域BRR可以是其中形成桥图案或多个桥图案的区域。例如，桥区域BRR可以包括衬底110的其上形成桥图案(多个桥图案)的部分。在一些实施方式中，缓冲电介质膜122和牺牲层123可以从桥区域BRR被部分地去除，以图案化成具有期望形状的窄图案P1。可以使用光刻工艺来选择性地图案化桥区域BRR中的缓冲电介质膜122和牺牲层123。
提供在桥区域BRR中的窄图案P1可以是图7A至图14所示的窄图案P1中的任何一个。
参照图15B，切割图案绝缘体P2可以在窄图案P1之间的空间中形成。切割图案绝缘体P2可以通过ALD工艺形成。如在本领域中众所周知地，因为ALD工艺具有优于其它沉积方法的台阶覆盖性，所以切割图案绝缘体P2可以以优异的一致性形成。
如以上参照图7A至图14所述，窄图案P1之间的空白空间的水平尺寸在至少一个方向上可以相对较小，因而该空间可以通过ALD工艺被快速填充。而且，切割图案绝缘体P2可以以优异的一致性形成，因而可以覆盖牺牲层123的上表面以及窄图案P1的上表面，从而获得第一绝缘层124a。第一绝缘层124a可以具有基本平坦的上表面。因为切割图案绝缘体P2和第一绝缘层124a通过ALD工艺以高一致性形成，所以第一绝缘层124a可以具有基本平坦的上表面。
绝缘层124可以形成在第一绝缘层124a上。绝缘层124可以通过除ALD工艺以外的方法形成。例如，切割图案绝缘体P2和第一绝缘层124a可以包括通过ALD工艺形成的硅氧化物层，并且绝缘层124可以包括但不限于使用TEOS作为硅源的原硅酸四乙酯(TEOS)氧化物、通过使用硅烷作为硅源并使用高密度等离子体(HDP)等形成的HDP氧化物。
在一些实施方式中，第一绝缘层124a与绝缘层124之间可以存在界面。
参照图15C，牺牲层123和绝缘层124被交替地堆叠。最上面的绝缘层124的厚度可以大于其它绝缘层124的厚度。绝缘层124可以包括例如TEOS氧化物或HDP氧化物层。牺牲层123可以包括具有与缓冲电介质膜122和绝缘层124不同的湿蚀刻特性(例如蚀刻选择性)的材料。牺牲层123可以包括例如硅氮化物层、硅氮氧化物层、多晶硅层或多晶硅锗层。牺牲层123和绝缘层124可以通过例如CVD方法形成。
当牺牲层123和绝缘层124在桥区域BRR中(例如在桥BG之下)不形成切割图案CP的情况下被堆叠时，会累积(例如，在如图16所示的桥BG中的)凹进部分，这可能导致诸如击穿的产品故障，因为电场可能集中于稍后将形成的水平电极中的桥区域BRR的上部。
图16示出了当地选择线GSL以及字线WL0、WL1和WL2在不形成切割图案CP的情况下被形成时，包括连接字线的桥BG的桥区域的剖面。
参照图16，在地选择线GSL断开的区域(由虚线矩形表示)中，堆叠在该区域上的字线WL0、WL1和WL2以及它们之间的绝缘体可以具有凹进的剖面形状。在这样的半导体器件中，电场在操作期间会集中于凹进部分(由实线矩形表示)，因而可能发生诸如击穿的故障。
参照图15D，单元孔H被形成以贯穿缓冲电介质膜122、牺牲层123和绝缘层124以暴露衬底110。单元孔H可以通过例如光刻工艺形成。
参照图15E和15F，单元柱PL可以在单元孔H中形成。下面将参照图17A和17B更详细地描述形成单元柱PL的过程，图17A和17B分别是图15E和15F中的区域C的放大图。
参照图15E和17A，保护层131可以在每个单元孔H的侧壁上形成。保护层131可以包括硅氧化物层。电荷存储层133提供在保护层131上。电荷存储层133可以包括电荷陷阱层或包含导电纳米颗粒的绝缘层。电荷陷阱层可以包括例如硅氮化物层。隧道绝缘层132提供在电荷存储层133上。隧道绝缘层132可以包括硅氧化物层。保护层131、隧道绝缘层132和电荷存储层133可以通过ALD或CVD方法形成。
第一子半导体层135a可以提供在隧道绝缘层132上。第一子半导体层135a可以被各向异性地蚀刻以暴露衬底110。第一子半导体层135a可以保留为隧道绝缘层132的侧壁上的间隔物层。第二子半导体层135b可以提供在第一子半导体层135a上。第二子半导体层135b接触衬底110。第一子半导体层135a和第二子半导体层135b可以通过ALD或CVD方法形成。第一子半导体层135a和第二子半导体层135b可以包括非晶硅层。
参照图15F和17B，执行热处理工艺，并且第一子半导体层135a和第二子半导体层135b可以被改变成半导体层135。半导体层135可以包括多晶硅层或晶体硅层。
半导体层135不完全填充单元孔H，而是绝缘材料可以提供在半导体层135上以完全填充单元孔H。半导体层135和绝缘材料可以被平坦化以暴露最上面的绝缘层124。因此，填充有填充绝缘层137的圆柱形单元柱PL可以被形成。半导体柱PL可以包括第一导电类型的半导体层。与图15F和17B不同，在某些实施方式中，半导体层可以形成为完全填充单元孔H。在这种情况下，不需要形成填充绝缘层137。
单元柱PL的上部可以被凹入为低于最上面的绝缘层124。导电图案136可以在单元孔H中的单元柱PL的每个的凹入上部中形成。导电图案136可以包括掺杂多晶硅或金属。第二导电类型的杂质离子可以被注入到导电图案136和单元柱PL的上部以形成漏极区域D。第二导电类型可以为例如N型。
参照图15G，缓冲电介质膜122、牺牲层123和绝缘层124可以被连续地图案化，以形成沿第一方向D1延伸并且彼此分离以部分地暴露衬底110的隔离区域121。作为图案化的结果，绝缘图案125可以由绝缘层124形成。由于图案化，切割图案CP的边缘可以被部分地去除。结果，牺牲层123可以从其中将形成地选择线GSL的区域被去除。
在图案化之前，隔离区域121之间最上面的绝缘层124和牺牲层123可以被图案化以形成开口127。开口127可以沿第一方向D1在隔离区域121之间延伸，从而将最上面的牺牲层123一分为二。开口127可以用例如硅氧化物层的绝缘层填充。
参照图15H，由隔离区域121暴露的牺牲层123可以被选择性地去除以形成凹陷区域126。作为从其去除了牺牲层123的区域的凹陷区域126可以由单元柱PL和绝缘图案125限定。当牺牲层123包括硅氮化物层或硅氮氧化物层时，牺牲层123可以使用包括磷酸的蚀刻剂被去除。单元柱PL的侧壁可以通过凹陷区域126被部分地暴露。
保护层131可以防止由用于去除牺牲层123的蚀刻剂引起的对电荷存储层133的损坏。保护层131的由凹陷区域126暴露的部分可以被选择性地去除。当保护层131包括硅氧化物层时，保护层131可以通过例如包括氟酸的蚀刻剂被去除。例如，电荷存储层133的一部分可以通过凹陷区域126被暴露。
为了使单元孔H的形成更容易，可以降低牺牲层123与绝缘层124的堆叠的总高度。因此，单元孔H可以具有减小的高宽比，这可以有助于蚀刻牺牲层123与绝缘层124的堆叠。当堆叠的层的数量相同时，堆叠的总高度可以通过减小每个牺牲层123的厚度和/或每个绝缘层124的厚度而降低。
参照图15I，阻挡电介质层134可以在凹陷区域126中形成。阻挡电介质层134可以共形地形成在绝缘图案125的上表面和下表面上以及在暴露于凹陷区域126中的电荷存储层133上。阻挡电介质层134可以包括高k电介质层，例如铝氧化物层或铪氧化物层。阻挡电介质层134可以具有包括多个薄层的多层结构。例如，阻挡电介质层134可以包括铝氧化物层和硅氧化物层，其中铝氧化物层和硅氧化物层可以以各种堆叠顺序中的任何一种被堆叠。阻挡电介质层134可以通过具有良好台阶覆盖性的ALD和/或CVD形成。
随后，导电层140可以在阻挡电介质层134上形成。导电层140可以包括掺杂硅层、金属层、金属氮化物层和金属硅化物层中的至少一个。导电层140可以通过CVD或ALD形成。例如，导电层140可以包括壁垒层和在壁垒层上的金属层。壁垒层可以是例如钛氮化物层的金属氮化物层。金属层可以是例如钨层。作为另一示例，导电层140可以包括多晶硅层和在多晶硅层上的硅化物层。在这种情况下，导电层140可以通过形成多晶硅层、去除多晶硅层的与隔离区域121相邻的部分以在多晶硅层中形成凹陷、在具有凹陷的多晶硅层上形成金属层、热处理金属层以形成硅化物层、以及去除金属层的未反应部分而形成。用于形成硅化物层的金属层可以包括钨、钛、钴或镍。
图17C是图15I的部分C的详细放大图。
参照图17C，仅阻挡电介质层134可以在凹陷区域126中形成，而隧道绝缘层132和电荷存储层133可以在单元孔H中形成。
在一些实施方式中，可构成数据存储元件130的隧道绝缘层132、电荷存储层133和阻挡电介质层134全部可以形成在凹陷区域126(参见图15H)中。在这种情况下，保护层131可以不被形成。例如，在图15E和15F的工艺中，单元柱PL可以在单元孔H中不形成保护层131、电荷存储层133和隧道绝缘层132的情况下形成。单元柱PL可以通过在单元孔H中沉积半导体层135而形成。在一些实施方式中，与图15F和15G所示的填充绝缘层和半导体层类似，填充绝缘层137可以形成在半导体层135的中心。然后，在图15I的工艺中，隧道绝缘层132、电荷存储层133和阻挡电介质层134可以在凹陷区域126中顺序地形成。接着，导电层140可以在阻挡电介质层134上形成。
在一些实施方式中，电荷存储层133和阻挡电介质层134可以形成在凹陷区域126中。在图15E和15F的工艺中，在保护层131和隧道绝缘层132形成在单元孔H中之后，单元柱PL可以被形成。单元柱PL可以以与图15E和15F的工艺中相似的方式形成。然后，在图15I的工艺中，电荷存储层133和阻挡电介质层134可以在凹陷区域126中顺序地形成。接着，导电层140可以在阻挡电介质层134上形成。
在一些实施方式中，可构成数据存储元件130的隧道绝缘层132、电荷存储层133和阻挡电介质层134全部可以形成在单元孔H中。在图15E和15F的工艺中，保护层131、阻挡电介质层134、电荷存储层133和隧道绝缘层132可以顺序地形成在单元孔H中。单元柱PL可以形成在隧道绝缘层132上。单元柱PL可以以与图15E和15F的工艺中相似的方式形成。接着，在图15I的工艺中，导电层140可以在凹陷区域126中形成。
在一些实施方式中，数据存储元件130可以是可变电阻图案。可变电阻图案可以包括具有可变电阻特性的材料中的至少一种。
例如，数据存储元件130可以包括这样的材料(例如相变材料)，其具有可通过由穿过相邻电极的电流产生的热而改变的电阻。相变材料可以包括锑(Sb)、碲(Te)和硒(Se)中的至少一种。例如，相变材料可以包括约20原子％至约80原子％的碲(Te)、约5原子％至约50原子％的锑(Sb)和余量的锗(Ge)作为硫属化合物。相变材料还可以包括N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和La中的至少一种作为杂质。或者，可变电阻图案可以由GeBiTe、InSb、GeSb和GaSb中的一种形成。
在一些实施方式中，数据存储元件130可以具有薄膜结构，该薄膜结构具有可通过穿过薄膜结构的电场由于自旋转移而改变的可变电阻。数据存储元件130可以具有拥有磁阻特性的薄膜结构，并且可以包括例如至少一种铁磁材料和/或至少一种反铁磁材料。
作为另一示例，数据存储元件130可以包括钙钛矿化合物和/或过渡金属氧化物中的至少一种。例如，数据存储元件130可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO((Pr,Ca)MnO3)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物和钡-锶-锆氧化物中的至少一种。
在这些实施方式中，单元柱PL可以是导电柱。例如，单元柱PL可以包括导电材料。导电材料可以包括例如掺杂半导体、金属、导电金属氮化物、硅化物和诸如碳纳米管或石墨烯的纳米结构中的至少一种。
为了实现这种结构，在图15E和15F的工艺中，保护层131和数据存储元件130可以在单元孔H中顺序地形成。单元柱PL可以在数据存储元件130上形成。单元柱PL可以通过沉积导电材料形成。接着，在图15I的工艺中，导电层140可以在凹陷区域126中形成。
随后，参照图15J，导电层140的形成在凹陷区域26外部的部分可以被去除。因此，水平电极在凹陷区域126中形成。水平电极可以包括地选择线GSL、字线WL0至WL3、虚设字线DM1和DM2以及串选择线SSL1和SSL2。例如，串选择线SSL1和SSL2、虚设字线DM1和DM2、字线WL0-WL3以及地选择线GSL的每个的部分可以是对应晶体管的栅电极。上部串选择线SSL1和SSL2可以沿第一方向D1延伸，并且每个串选择线SSL1和SSL2可以在第二方向D2上被一分为二。例如，开口127和形成在开口127中的绝缘层可以将串选择线SSL1和SSL2的每个分成与一个字线堆叠对应的两个分离的串选择线。例如，一个字线堆叠可以包括设置在相同的垂直高度(vertical level)处的两个串选择线。例如，一个字线堆叠可以包括形成在两层中的四个串选择线，所述两层的每个包括两个平行的串选择线。
随着导电层140的形成在隔离区域121中的部分被去除，衬底110的对应区域可以被暴露。高浓度的杂质离子可以被提供到衬底110的暴露区域中以形成公共源极线CSL。
然后，填充隔离区域121的隔离绝缘层120可以被形成。沿第二方向D2布置的单元柱PL可以共同连接到一个上布线BL1或BL2(参见图3)。
图18是示出根据一实施方式的半导体存储器件的单元柱的剖视图。在图18的实施方式中，与图3所示的实施方式不同，沟道接触区域151进一步形成在单元孔H的底部中。在该实施方式中，将主要描述与图3的实施方式的不同之处，并且在下面的描述中可以省略与图3的实施方式相同的结构。
参照图18，在单元孔H如图15D所示地形成之后，沟道接触区域151可以在衬底110的通过每个单元孔H中的底部暴露的区域上形成。在一些实施方式中，沟道接触区域151可以通过选择性外延生长(SEG)形成在衬底110的暴露区域上。沟道接触区域151的上表面可以处于比最下面的牺牲层123的上表面高的高度处。
然后，p型杂质可以通过离子注入工艺被注入到沟道接触区域151中。例如，p型杂质可以为铝(Al)、硼(B)、铟(In)或钾(K)。p型杂质的浓度可以为约5E16至1E19原子/cm3。在一些另外的实施方式中，p型杂质可以在通过SEG生长沟道接触区域151的同时原位掺杂。
随后，在单元柱PL和隔离区域121如图15E至15G所示地形成之后，牺牲层123可以如图15H所示地被去除，辅助栅极绝缘层153可以通过热氧化工艺在沟道接触区域151的侧壁上形成。辅助栅极绝缘层153可以是热氧化层，其通过经由SEG生长的沟道接触区域151的一部分的热氧化形成。然而，用于形成辅助栅极绝缘层153的热氧化工艺可以被省略。
随后，在阻挡电介质层134、隧道绝缘层132、电荷存储层133和导电层140如图15I和15J所示地形成之后，填充每个隔离区域121的隔离绝缘层120可以被形成。例如，隔离绝缘层120可以在隔离区域121中形成隔离图案。
当具有平坦上表面的任意上层在具有相对大/深的凹陷图案的下层上形成时，可以应用上述方法和结构。图19A和19B是用于描述在具有相对大的凹陷图案的下层220的上部上形成具有平坦上表面的上层230的方法的透视图。
参照图19A，下层220可以提供在衬底110上，并且可以包括任意材料。例如，下层220可以包括半导体材料、金属材料、绝缘材料、无机材料等。下层220可以包括凹陷图案RP。下层220还可以包括在凹陷图案RP中具有精细宽度W1的窄图案P1。在一些实施方式中，窄图案P1可以包括与下层220的材料相同的材料或不同的材料。窄图案P1可以以足够小的间隔W2布置。
参照图19B，上层230可以通过能够形成高度共形的层的方法(例如ALD)在下层220上形成。如以上参照图7A和7B所述，当窄图案P1之间的间隔足够小(例如约3nm至约100nm)时，两个窄图案P1之间的空间可以在上层230通过ALD形成的同时由上层230快速填充。上层230可以由于窄图案P1而具有均匀且平坦的上表面。例如，与凹陷图案RP中不形成窄图案P1的情况相比，窄图案P1可以有助于使上层230具有平坦的上表面。
如上所述，虽然已经公开了示例性实施方式，但是本领域普通技术人员将理解，在不背离如所附权利要求中公开的本发明构思的范围和精神的情况下，可以进行各种修改。因此，所述范围内的所有差异将被解释为被包括在本发明构思中。
虽然已经参照本发明构思的实施方式具体显示并描述了本发明构思，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请要求享有2018年7月16日向韩国知识产权局提交的韩国专利申请第10-2018-0082208号的优先权，其公开通过引用全文合并于此。

Claims (20)

1.一种半导体存储器件，包括：
衬底，包括其上设置存储单元的单元区域和其上设置导电图案的连接区域，所述导电图案电连接到所述存储单元；
第一字线堆叠，包括堆叠在所述单元区域中的所述衬底上并且延伸到所述连接区域的多个第一字线；
第二字线堆叠，包括堆叠在所述单元区域中的所述衬底上并且延伸到所述连接区域的多个第二字线，所述第二字线堆叠与所述第一字线堆叠相邻；
垂直沟道，设置在所述衬底的所述单元区域上，所述垂直沟道连接到所述衬底并且分别与所述多个第一字线和所述多个第二字线联接；
桥，将所述第一字线堆叠中的所述多个第一字线之一连接到所述第二字线堆叠的对应字线；以及
第一图案，形成在第一地选择线(GSL)与第二地选择线之间，
其中所述第一图案和所述桥在俯视图中交叠，以及
其中所述第一图案包括在水平方向上与所述第一地选择线和所述第二地选择线中的至少一个间隔开的子图案。
2.根据权利要求1所述的半导体存储器件，其中所述子图案在所述水平方向上与所述第一地选择线和所述第二地选择线中的两者间隔开。
3.根据权利要求2所述的半导体存储器件，其中所述子图案的侧表面由第一绝缘体围绕。
4.根据权利要求3所述的半导体存储器件，其中围绕所述子图案的所述侧表面的所述第一绝缘体包括通过原子层沉积(ALD)形成的层。
5.根据权利要求3所述的半导体存储器件，其中所述第一绝缘体沿着所述第一图案的最外部分延伸。
6.根据权利要求3所述的半导体存储器件，其中所述第一图案包括沿相同方向延伸的两个或更多个子图案。
7.根据权利要求3所述的半导体存储器件，其中所述第一地选择线和所述第二地选择线的上表面被与所述第一绝缘体相同的材料至少部分地涂覆。
8.根据权利要求1所述的半导体存储器件，其中所述子图案的宽度窄于所述第一地选择线和所述第二地选择线的宽度。
9.根据权利要求8所述的半导体存储器件，其中所述子图案的侧表面由第一绝缘体围绕，以及
其中所述第一绝缘体具有基本平坦的上表面。
10.一种半导体器件，包括：
第一导电图案和第二导电图案，在半导体衬底上平行于第一方向延伸，所述第一导电图案具有第一宽度，所述第二导电图案具有第二宽度；
第一图案，在俯视图中形成在所述第一导电图案与所述第二导电图案之间；
第一绝缘层，形成在所述第一导电图案和所述第二导电图案上；以及
第二绝缘层，形成在所述第一绝缘层上，
其中所述第一图案包括：
子图案，具有与所述第一导电图案和所述第二导电图案的材料不同的导电材料；和
第一绝缘体，接触所述子图案的侧表面，
其中所述子图案具有比相应的所述第一导电图案和所述第二导电图案的所述第一宽度和所述第二宽度窄的宽度。
11.根据权利要求10所述的半导体器件，其中所述第一绝缘体与所述第一绝缘层一体地形成。
12.根据权利要求11所述的半导体器件，其中所述第一绝缘体和所述第一绝缘层是通过原子层沉积(ALD)形成的绝缘层。
13.根据权利要求10所述的半导体器件，其中在所述第一绝缘层与所述第二绝缘层之间存在不连续表面，并且在所述第一绝缘体与所述第一绝缘层之间不存在不连续表面。
14.根据权利要求10所述的半导体器件，其中所述子图案与所述第一导电图案电绝缘。
15.根据权利要求14所述的半导体器件，其中所述第一图案包括沿相同方向延伸的两个或更多个子图案，并且所述第一绝缘体的一部分在所述两个或更多个子图案之间。
16.根据权利要求10所述的半导体器件，其中所述第一图案形成在与所述第一导电图案的垂直高度相等的垂直高度处，以及
其中所述第一绝缘体在俯视图中围绕所述子图案。
17.根据权利要求16所述的半导体器件，其中所述第一图案包括多个岛图案，所述多个岛图案的每个由所述第一绝缘体围绕。
18.根据权利要求10所述的半导体器件，其中所述第一导电图案和所述第二导电图案形成在相同的垂直高度处，
其中所述第一导电图案和所述第二导电图案通过隔离区域彼此分离，以及
所述隔离区域与所述第一图案相接。
19.根据权利要求18所述的半导体器件，其中所述第一导电图案包括第一凹陷部分，所述第一凹陷部分与所述第一图案的至少三个侧表面接触，以及
所述第二导电图案包括第二凹陷部分，所述第二凹陷部分与所述第一图案的至少三个侧表面接触。
20.一种半导体器件，包括：
第一水平电极，在半导体衬底上沿第一方向延伸；
第二水平电极，沿所述第一方向延伸，并且在所述半导体衬底上方与所述第一水平电极相同的垂直高度处与所述第一水平电极间隔开；
第一图案，布置在所述第一水平电极与所述第二水平电极之间，以使所述第一水平电极与所述第二水平电极电绝缘；以及
导体和绝缘体，堆叠在所述第一水平电极、所述第二水平电极和所述第一图案上，
其中所述第一图案包括彼此间隔开的多个子图案，
其中所述子图案与所述第一水平电极和所述第二水平电极间隔开，以及
其中所述多个子图案中的相邻子图案之间的间隔距离以及所述子图案与所述水平电极之间的相应间隔距离为约3nm至约100nm。
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