CN107305893B - 半导体存储器装置及半导体装置 - Google Patents

半导体存储器装置及半导体装置 Download PDF

Info

Publication number
CN107305893B
CN107305893B CN201710253929.9A CN201710253929A CN107305893B CN 107305893 B CN107305893 B CN 107305893B CN 201710253929 A CN201710253929 A CN 201710253929A CN 107305893 B CN107305893 B CN 107305893B
Authority
CN
China
Prior art keywords
region
substrate
word line
layer
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710253929.9A
Other languages
English (en)
Other versions
CN107305893A (zh
Inventor
朴钟国
金泓秀
赵泰根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN107305893A publication Critical patent/CN107305893A/zh
Application granted granted Critical
Publication of CN107305893B publication Critical patent/CN107305893B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了半导体存储器装置及半导体装置。该半导体存储器装置包括：基底，包括单元区域和连接区域；第一字线堆，包括延伸至连接区域并堆叠在单元区域上的多条第一字线；第二字线堆，包括延伸至连接区域并堆叠在单元区域上的多条第二字线，第二字线堆与第一字线堆相邻；竖直沟道，位于基底的单元区域中，竖直沟道连接至基底并与所述多条第一字线和所述多条第二字线结合；桥接区域，将第一字线堆中的第一字线与第二字线堆中的相应第二字线连接；局部平坦化区域，位于桥接区域下方。

Description

半导体存储器装置及半导体装置
本申请要求于2016年4月18日在韩国知识产权局提交的第10-2016-0046972号韩国专利申请的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
发明构思的方面涉及半导体存储器装置和半导体装置，更具体地，涉及能够以高可靠性保持高操作速度并能够以低成本制造的半导体存储器装置和半导体装置。
背景技术
为了半导体装置的高集成度，已经提出包括以三维布置的存储器单元的竖直阵列的垂直半导体装置。近来，已经提出提高半导体装置的操作速度的各种方法。然而，这些方法多数会降低半导体装置的可靠性或耐久度或需要昂贵的工艺。因此，对于以降低的制造成本来制造具有高操作速度和改善的可靠性的半导体装置的方法具有高需求。
发明内容
发明构思的方面提供了一种可保持高操作速度、高可靠性并可以以减少的成本制造的半导体存储器装置。
发明构思的方面提供了一种可保持高操作速度、高可靠性并可以以更少的成本制造的半导体装置。
根据发明构思的一方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底，包括单元区域和连接区域；第一字线堆，包括延伸至连接区域并堆叠在单元区域上的多条第一字线；第二字线堆，包括延伸至连接区域并堆叠在单元区域上的多条第二字线，第二字线堆与第一字线堆相邻；竖直沟道，位于基底的单元区域中，竖直沟道连接至基底并与所述多条第一字线和所述多条第二字线结合；桥接区域，将第一字线堆中的第一字线与第二字线堆中的相应第二字线连接；局部平坦化区域，位于桥接区域下方。
根据发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：第一水平电极，沿第一方向在半导体基底上延伸；第二水平电极，沿第一方向与第一水平电极在相同水平上延伸；填充物，至少部分地填充位于第一水平电极与第二水平电极之间的局部平坦化区域；导体与绝缘体的堆叠件，位于填充物上。
附图说明
通过下面结合附图进行的详细描述，将更加清楚地理解发明构思的实施例，在附图中：
图1是根据示例实施例的三维(3D)半导体存储器装置的示意性框图；
图2是根据示例实施例的3D半导体存储器装置的单元阵列的示意性电路图；
图3是根据示例实施例的3D半导体存储器装置的单元阵列的透视图；
图4A是根据示例实施例的垂直半导体存储器装置的连接区域的局部透视图；
图4B是图4A的垂直半导体存储器装置在第二方向D2上的竖直剖视图；
图5是图4A的垂直半导体存储器装置的连接区域的局部平面图；
图6是根据示例实施例示出地选择线的与桥接器对应的部分被去除的平面图；
图7A至图7C是根据示例实施例的沿图6的线I-I’截取的侧剖视图；
图8是当不使用填充物形成地选择线和字线时桥接区域的剖视图；
图9是根据另一示例实施例示出地选择线的与桥接器对应的部分被去除的平面图；
图10A至图10I是根据示例实施例示出按顺序制造半导体存储器装置的方法的侧剖视图；
图11是图10D中的区域C的局部放大图；
图12是图10E中的区域C的局部放大图；
图13是图10H中的区域C的局部放大图；
图14是示出根据示例实施例的半导体存储器装置中的单元柱的侧剖视图；
图15A和图15B是根据示例实施例示出形成包括基底的突出部分的局部平坦化区域的顺序过程的侧剖视图；
图16是应用了根据示例实施例的集成电路(IC)装置的示例移动系统的框图。
具体实施方式
图1是根据示例实施例的三维(3D)半导体存储器装置的示意性框图。参照图1，根据示例实施例的3D半导体存储器装置可包括单元阵列区域A、连接区域B以及外围电路区域C。
在单元阵列区域A中，可形成以三维布置的存储器单元以及电连接到存储器单元的位线和字线。在可位于单元阵列区域A与外围电路区域C之间的连接区域B中，可形成可连接存储器单元和外围电路的接触插塞和布线。在外围电路区域C中，可形成用于驱动存储器单元并读取存储在存储器单元中的数据的外围电路。具体地，在外围电路区域C中，可形成字线(WL)驱动器、感测放大器、行解码器、列解码器和控制电路。
图2是根据示例实施例的3D半导体存储器装置中的单元阵列的示意性电路图。图3是根据示例实施例的3D半导体存储器装置的单元阵列的透视图。
参照图2，根据示例实施例的3D半导体存储器装置的单元阵列可包括多条共源线CSL、多条位线BL以及位于共源线CSL与多条位线BL之间的多个单元串CSTR。
多条位线BL可以以二维布置并可并联连接至多个单元串CSTR。多个单元串CSTR可共同连接至相应的共源线CSL。即，多个单元串CSTR可位于多条位线BL与一条共源线CSL之间。多条共源线CSL可以以二维布置。相同的电压可被电施加到多条共源线CSL。在一些实施例中，多条共源线CSL可各自被独立地电控制。
多个单元串CSTR中的每个可包括连接至共源线CSL的地选择晶体管GST、连接至位线BL的串选择晶体管SST以及位于地选择晶体管GST与串选择晶体管SST之间的多个存储器单元晶体管MCT。地选择晶体管GST、串选择晶体管SST和存储器单元晶体管MCT可彼此串联连接。
共源线CSL可共同连接至地选择晶体管GST的源极。位于共源线CSL与位线BL之间的地选择线GSL、多条字线WL0至WL3以及多条串选择线SSL可分别用作地选择晶体管GST、存储器单元晶体管MCT和串选择晶体管SST的栅电极。存储器单元晶体管MCT可均包括数据存储元件。
参照图3，可设置基底110。基底110可为例如P型的第一导电类型。缓冲介电膜122可设置在基底110上。缓冲介电膜122可为诸如中温氧化物(MTO)膜的氧化硅膜。绝缘图案125和通过绝缘图案125彼此隔离的水平电极可设置在缓冲介电膜122上。
水平电极可包括地选择线GSL、第一字线WL0至第四字线WL3以及串选择线SSL。绝缘图案125可为氧化硅膜。缓冲介电膜122的厚度可小于每个绝缘图案125的厚度。水平电极可包括掺杂硅、金属(例如，钨)、金属氮化物(例如，氮化钛)、金属硅化物或它们的组合。例如，每个水平电极可包括阻挡层和位于阻挡层上的金属层。阻挡层可包括金属氮化物，例如，氮化钛。金属层可包括，例如，钨。
绝缘图案125和水平电极可构成栅极结构G。栅极结构G可在第一方向D1上水平地延伸。可在基底110上设置多个栅极结构G。栅极结构G可在与第一方向D1交叉的第二方向D2上彼此面对。串选择线SSL可在第二方向D2上彼此分离并可在第一方向D1上延伸。虽然图3中的栅极结构G示出为包括多条串选择线SSL1和SSL2以及一条地选择线GSL，但是本公开的实施例不限于此。
在第一方向D1上延伸的隔离区域121可设置在两个相邻的栅极结构G之间。共源线CSL可在基底110中设置在隔离区域121中。共源线CSL可彼此分离并可沿第一方向D1在基底中延伸。共源线CSL可为不同于第一导电类型的第二导电类型，例如，N型。不同于图3，共源线CSL可在基底110上设置在两条相邻的地选择线GSL之间并可为在第一方向D1上延伸的线图案。
多个单元柱PL可通过水平电极连接至基底110。单元柱PL可具有从基底110竖直向上(即，在第三方向D3上)延伸的主轴。每个单元柱PL的一端可连接至基底110，其相对的一端可连接至在第二方向D2上延伸的上布线。上布线可包括可彼此相邻并在第二方向D2上延伸的第一上布线BL1和第二上布线BL2。
连接至一条串选择线SSL的多个单元柱PL可为之字或交错形式。多个单元柱PL可包括可连接至一条串选择线SSL的第一单元柱PL1和第二单元柱PL2。第一单元柱PL1可最靠近隔离区域121，而第二单元柱PL2可相对较远离隔离区域121。第二单元柱PL2可沿第一方向D1和第二方向D2从第一单元柱PL1移位。第一单元柱PL1和第二单元柱PL2可经由导电图案136和接触件138分别连接至第一上布线BL1和第二上布线BL2。
多个单元串CSTR可设置在第一上布线BL1和第二上布线BL2与共源线CSL之间。第一上布线BL1和第二上布线BL2可为闪存装置的位线。每个单元串可包括连接至第一上布线BL1和第二上布线BL2的串选择晶体管、连接至共源线CSL的地选择晶体管以及位于串选择晶体管与地选择晶体管之间的多个竖直串存储器单元。地选择线GSL可与地选择晶体管的地选择栅极对应，字线WL0至WL3可与多个竖直串存储器单元的单元栅极对应，串选择线SSL可与串选择晶体管的串选择栅极对应。每个单元柱PL可包括多个竖直串存储器单元。地选择栅极可为闪存装置的地选择栅极。串选择栅极可为闪存装置的串选择栅极。
数据存储元件130可设置在字线WL0至WL3与单元柱PL之间。数据存储元件130可为电荷存储层。例如，数据存储元件130可为捕获绝缘层、浮置栅电极和包括导电纳米点的绝缘层中的一个。如图3所示，数据存储元件130可在绝缘图案125与字线WL0至WL3之间延伸。在一些其他实施例中，数据存储元件130的至少一部分可在绝缘图案125与单元柱PL之间延伸。可在串选择线SSL和地选择线GSL与单元柱PL之间设置栅极绝缘层来代替数据存储元件130。
用作晶体管的栅极绝缘层的介电层可位于地选择线GSL与单元柱PL之间，或位于串选择线SSL1和SSL2与单元柱PL之间。介电层可由与数据存储元件130相同的材料形成。介电层可为用于一般金属氧化物半导体场效应晶体管(MOSFET)的栅极绝缘层，例如，可为氧化硅层。
在此结构中，单元柱PL可与地选择线GSL、字线WL0至WL3以及串选择线SSL1与SSL2共同构成MOSFET，其中，单元柱PL可用作MOSFET的沟道区域。在一些其他实施例中，单元柱PL可与地选择线GSL、字线WL0至WL3以及串选择线SSL1与SSL2共同构成金属氧化硅(MOS)电容器。
地选择线GSL和串选择线SSL1与SSL2可用作选择晶体管的栅电极，字线WL0至WL3可用作单元晶体管的栅电极。由施加到地选择线GSL、字线WL0至WL3以及串选择线SSL1与SSL2的电压生成的边缘场可在单元柱PL中形成反转区域(inversion region)。反转区域的最大长度(或宽度)可大于形成反转区域的地选择线GSL、字线WL0至WL3或者选择线SSL1、SSL2和GSL的厚度。因此，形成在单元柱PL中的反转区域可彼此竖直叠置以形成电流通路，被选择的位线经由所述电流通路而电连接到共源线CSL。单元串CSTR可具有使地选择线GSL中的地选择晶体管与串选择线SSL中的串选择晶体管分别与包括字线WL0至WL3的存储器单元晶体管(MCT，见图2)串联连接的结构。
在一些实施例中，虚设字线DM1和DM2可位于串选择线SSL1和SSL2与字线WL0至WL3之间。虚设字线DM1和DM2可使串选择线SSL1和SSL2中的阈值电压的分布保持均匀以防止单元电流的减小。
图4A是根据示例实施例的垂直半导体存储器装置的连接区域的局部透视图。图4B是图4A的垂直半导体存储器装置在第二方向D2上的侧剖视图。图5是图4A的垂直半导体存储器装置的连接区域的局部平面图。
参照图4A、图4B和图5，单元阵列区域A和连接区域B可彼此相邻。与单元阵列区域A相邻的连接区域B的布置方式可与上面参照图1描述的布置方式相同，其中，连接区域B包括可使存储器单元和外围电路相连的接触插塞和布线。
在连接区域B中，栅极结构G可具有用于与外围电路区域电连接的阶梯式结构。在阶梯式结构中，栅极结构G可以按阶梯式形式在第一方向D1上延伸，其中，串选择线SSL2和SSL1、虚设字线DM2和DM1、字线WL0至WL3以及地选择线GSL可以按阐述的顺序逐渐延长地延伸并从对应的上水平电极横向地突出。
图4A的半导体存储器装置可至少包括第一字线堆和第二字线堆。第一字线堆可包括在单元阵列区域A中彼此堆叠的第一字线WLA。第二字线堆可包括在单元阵列区域A中彼此堆叠的第二字线WLB。如上所述，第一字线WLA和第二字线WLB可延伸至连接区域B，并且它们的端部可具有阶梯式结构。在一些实施例中，第一字线WLA和第二字线WLB在连接区域B中的端部可被弯曲并在第三方向D3上延伸。
半导体存储器装置可还包括与第一字线堆和第二字线堆相邻的第三字线堆和第四字线堆。第三字线堆和第四字线堆的结构可与第一字线堆和第二字线堆的结构基本相同，因此这里将不提供对其的描述。
第一字线堆至第四字线堆可构成一个存储器块。在一些实施例中，第一字线堆和第二字线堆可构成一个存储器块。
第一字线堆的串选择线SSL和第二字线堆的串选择线SSL可彼此物理地并电气地分离。
在单元阵列区域A中，第一字线堆至第四字线堆可通过隔离区域121彼此分离。在一些实施例中，第一字线堆和第二字线堆可在连接区域B中彼此部分连接。例如，第一字线堆的字线WL0至WL3和虚设字线DM可与第二字线堆的字线WL0至WL3和虚设字线DM连接。
在一些实施例中，第一字线堆至第四字线堆可在连接区域B中彼此至少部分连接。例如，第一字线堆至第四字线堆的字线WL0至WL3和虚设字线DM可彼此连接。
第一字线堆至第四字线堆可通过桥接器BG彼此连接。具体地，第一字线堆的字线WL0至WL3可通过桥接器BG连接至第二字线堆至第四字线堆的相应的字线WL0至WL3。第一字线堆的虚设字线DM可通过桥接器BG连接至第二字线堆至第四字线堆的相应的虚设字线DM。在图4A、图4B和图5中，为了清楚地示出桥接器BG，稍微夸大虚设字线DM2在第一方向D1上的宽度。各水平电极可在第一方向D1上突出基本相同的宽度。
第一字线堆的地选择线GSL与第二字线堆的地选择线GSL可彼此物理地分离。第一字线堆的地选择线GSL可物理地连接至第二字线堆的地选择线GSL或者可与第二字线堆的地选择线GSL集成。然而，当第一字线堆的地选择线GSL与第二字线堆的地选择线GSL物理地分离时，可获得诸如高操作速度的改善的电特性。
如上所述，第一字线堆至第四字线堆的字线WL0至WL3和虚设字线DM可通过桥接器BG连接至第一字线堆至第四字线堆的其他字线WL0至WL3以及其他虚设字线DM。因此，第一字线堆至第四字线堆的字线WL0至WL3和虚设字线DM中的任意一条线可仅通过一条上布线连接至外围电路区域。具体地，第一字线堆至第四字线堆的字线WL3可仅通过上布线UL3连接至外围电路区域。由于不同字线堆的在处于相同水平的相应层上的字线通过桥接器BG彼此连接，因此每个字线堆无需用于将位于同一水平上的相应层连接至外围电路区域的上布线。
可在形成用于使第一字线堆至第四字线堆隔离的隔离区域121的时候同时形成这样的桥接器。然而，这会导致处于最低水平的地选择线GSL通过桥接器BG被连接。为了防止这种情况，可预先去除地选择线GSL的与桥接器BG对应的部分。
图6是根据示例实施例示出地选择线GSL的与桥接器BG对应的部分被去除的平面图。
参照图6，第一字线堆的地选择线GSL和第二字线堆的地选择线GSL可通过局部平坦化区域LPR彼此隔离。局部平坦化区域LPR的外轮廓线可不与将放置在局部平坦化区域LPR上的桥接器BG的外轮廓线匹配。
由于局部平坦化区域LPR被形成为使相邻两个字线堆的地选择线GSL彼此隔离，因此会形成由地选择线GSL和相应的缓冲介电膜122(见图7A)的总高度在局部平坦化区域LPR的暴露的表面区域上限定的空的空间(empty space)。该空的空间可被基底110的突出部分或诸如绝缘层的填充物F至少部分地填充。绝缘层可为例如，氧化硅层。在一个实施例中，填充物F可为基底110的氧化层。
每条地选择线GSL可具有在其靠近局部平坦化区域LPR的一侧上横向凹入的凹部GV。如图6所示，当线性延伸时，地选择线GSL可包括在局部平坦化区域LPR处的一侧区域中的凹部GV，其中，凹部GV可被填充物F至少部分地填充。
图7A至图7C是根据实施例的沿图6的线I-I’截取的侧剖视图。
参照图7A至图7C，填充物F可至少部分地填充局部平坦化区域LPR中的空间。可利用诸如化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积(ALD)的方法使用填充物F填充空间。填充物F可不充满空间。例如，填充物F在第三方向D3上的最大厚度可为地选择线GSL和缓冲介电膜122的总厚度H1的大约40％至大约140％，在一些实施例中，可为大约70％至大约120％。
在一些实施例中，填充物F的上表面可与地选择线GSL的上表面基本位于同一平面。为此，在通过例如CVD来形成填充物F的材料层之后，为了充满该空间并覆盖地选择线GSL的上表面，可使用例如回蚀工艺或者化学机械抛光(CMP)使材料层平坦化。
如下面将参照图10A至图10I描述的，可通过在将要形成地选择线GSL的区域中形成牺牲层并用导电材料取代牺牲层来形成地选择线GSL。在这种情况下，在通过例如CVD形成填充物F的材料层后，为了完全填充空间并覆盖牺牲层的上表面，可使填充物F的材料层平坦化。
局部平坦化区域LPR的一个侧边缘部分可接触第一字线堆S1，局部平坦化区域LPR的相对的侧边缘部分可接触第二字线堆S2。虽然在图7A中未示出，但是还可在两个相邻字线堆S1和S2(第一字线堆和第二字线堆)的各自的地选择线GSL中的每个上堆叠字线WL0至WL3以及虚设字线DM1和DM2，第一字线堆S1和第二字线堆S2的相应的字线WL0至WL3以及虚设字线DM1和DM2可在局部平坦化区域LPR上彼此连接。
图7B是根据示例实施例的沿示出填充物F的图6的线I-I’截取的侧剖视图。
参照图7B，由地选择线GSL和与地选择线GSL对应的缓冲介电膜122的总高度限定的空间可被基底110的突出部分至少部分地填充。填充物F可为基底110的从基底110的上表面(即，在第三方向D3上)竖直突出的突出部分。基底110的突出部分可具有台面状的形状。在一些实施例中，基底110的突出部分可具有倾斜的侧面。
基底110的突出部分的上表面可以比基底110的在第一字线堆S1和/或第二字线堆S2下面的上表面高。
基底110的突出高度H2可为地选择线GSL和缓冲介电膜122的总厚度H1的大约40％至大约140％，在一些实施例中，可为大约70％至大约120％。例如，基底110的突出高度H2可为大约
Figure BDA0001272840950000091
至大约
Figure BDA0001272840950000092
在一些实施例中，可为大约
Figure BDA0001272840950000093
至大约
Figure BDA0001272840950000094
如图7B所示，地选择线GSL和缓冲介电膜122中的每个的与局部平坦化区域LPR相邻的部分可具有如在第二字线堆S2中的平坦的表面。在一些实施例中，地选择线GSL和缓冲介电膜122中的每个可具有如在第一字线堆S1中的可朝向局部平坦化区域LPR逐渐上升的表面。
在图7B中，缓冲介电膜122示出为被部分地去除以通过缓冲介电膜122暴露基底110的突出部分。然而，在一些实施例中，缓冲介电膜122可完全或部分覆盖基底110的突出部分的上表面。
图7C是根据另一实施例的沿示出填充物F的图6的线I-I’截取的侧剖视图。
参照图7C，局部平坦化区域LPR中的填充物F可以具有可朝向相对的边缘部分变薄的形状，具体地，具有鸟喙状横截面的形状。可通过使基底110热氧化来获得填充物F的这种鸟喙状横截面。
在填充物F沿第三方向D3的最大厚度处，基底110的平坦的上表面与填充物F的上表面之间的高度差H3可为地选择线GSL和缓冲介电膜122的总厚度H1的大约40％至大约140％。在一些实施例中，高度差H3可为地选择线GSL和缓冲介电膜122的总厚度的大约70％至大约120％。
在一些实施例中，填充物F的高度深度比，即，填充物F的从基底110的平坦上表面到填充物F的上表面的高度与填充物F的从基底110的平坦上表面到填充物F的下表面的深度的比，可为从大约50:50至大约60:40，在一些其他实施例中，可为大约54:46。
在一些其他实施例中，地选择线GSL和缓冲介电膜122中的每个的靠近局部平坦化区域LPR的表面区域可朝向局部平坦化区域LPR逐渐上升。这些逐渐上升的表面区域可归因于具有鸟喙状形状的填充物F。
图8是当不使用填充物F形成地选择线GSL以及字线WL0、WL1和WL2时的桥接器的剖视图。
参照图8，在地选择线GSL断开的区域(由虚线矩形示出)中，由于字线和绝缘体的共形沉积，堆叠在所述区域上的字线WL0、WL1和WL2和其绝缘体会具有凹陷的横截面形状。在这样的半导体装置中，在操作期间电场会集中在凹陷的部分(由实线矩形示出)，因此会发生诸如击穿的故障。
因此，如图7A至图7C所示，会需要使用填充物F来至少部分地填充地选择线GSL的断开区域(由实线示出)。
图9是示出根据另一实施例的地选择线GSL的与桥接器BG对应的部分被去除的平面图。
参照图9，局部平坦化区域LPR可设置在第一字线堆的地选择线GSL与第二字线堆的地选择线GSL之间。在一些实施例中，第一字线堆的地选择线GSL和第二字线堆的地选择线GSL中的每条可在其一侧上具有突出部分GX，突出部分GX朝向局部平坦化区域LPR延伸。如图9所示，地选择线GSL可具有线性延伸的一侧，所述一侧具有与局部平坦化区域LPR相邻的突出部分GX。
第一字线堆的地选择线GSL可通过局部平坦化区域LPR与第二字线堆的地选择线GSL隔离。局部平坦化区域LPR的外轮廓线可不与其上的桥接器BG的外轮廓线匹配。
图10A至图10I是示出按顺序制造根据示例实施例的半导体存储装置的方法的侧剖视图。在图10A至图10I中，分别沿图5的线A-A’和B-B’截取横截面A-A’和B-B’。
参照图10A，设置基底110。基底110可包括Si、Ge或SiGe。在一些实施例中，基底110可包括绝缘体上硅(SOI)基底或绝缘体上锗(GeOI)基底。基底110可为第一导电类型，例如，P型导电性。
可在基底110上形成缓冲介电膜122。缓冲介电膜122可为例如，氧化硅层。可由例如热氧化工艺形成缓冲介电膜122。在一些实施例中，缓冲介电膜122可包括中等温度氧化物(MTO)。
可在缓冲介电膜122上形成牺牲层123，牺牲层123稍后被用于形成地选择线GSL。牺牲层123可包括相对于缓冲介电膜122和绝缘层124(见图10B，稍后将对其进行描述)具有不同的湿蚀刻特性的材料。牺牲层123可包括例如氮化硅层、氧氮化硅层、多晶硅层或多晶硅锗层。可由例如CVD方法形成牺牲层123。
可从局部平坦化区域LPR至少部分地去除牺牲层123和缓冲介电膜122。在一些实施例中，可从局部平坦化区域LPR全部去除牺牲层123和缓冲介电膜122。在一些其他实施例中，可仅去除牺牲层123从而使缓冲介电膜122保留在局部平坦化区域LPR上。可通过光刻工艺选择性地去除牺牲层123和缓冲介电膜122以限定局部平坦化区域LPR。
通过光刻工艺，可由牺牲层123和缓冲介电膜122的总高度在局部平坦化区域LPR的被暴露的表面区域中限定空的空间。
参照图10B，可使用诸如氧化物的填充物F’至少部分地填充由牺牲层122和缓冲介电膜122的总高度以及局部平坦化区域LPR的暴露的表面区域限定的空的空间。填充物F’可为由例如氧化硅或基底110的突出部分形成的绝缘层。稍后将更详细地描述把基底110的突出部分作为填充物F’的示例实施例。
当由氧化硅形成填充物F’时，可通过沉积方法、热氧化或硅的局部氧化(LOCOS)法填充空的空间。例如，沉积法可为CVD、ALD或PVD。然而，实施例不限于此。
当通过热氧化法形成时，填充物F’可具有如上面参照图7C描述的鸟喙状横截面形状的边缘，因此在此将省略对其的详细描述。
随后，可在缓冲介电膜122上交替地堆叠另外的牺牲层123和绝缘层124。最上面的绝缘层124可具有比其他绝缘层124厚的厚度。绝缘层124可为例如，氧化硅层。牺牲层123可包括相对于缓冲介电膜122和绝缘层124呈现不同湿蚀刻特性的材料。牺牲层123可包括例如，氮化硅层、氧氮化硅层、多晶硅层或多晶硅锗层。例如，可通过使用共形CVD的交替堆叠沉积来形成牺牲层123和绝缘层124，而不使用任何中间光刻或蚀刻工艺来沉积多个层。由此形成的堆叠体可被称为共形CVD堆叠体。
如果在不使用填充物F’填充局部平坦化区域LPR中的空的空间的情况下堆叠牺牲层123和绝缘层124，则由于牺牲层123和绝缘层124中的凹陷部分的叠置，会导致如图8所示的具有凹陷横截面形状的结构，使得电场会集中在稍后将要形成在局部平坦化区域LPR上的水平电极的区域，从而导致诸如击穿的产品故障。
参照图10C，可形成贯穿缓冲介电膜122、牺牲层123和绝缘层124的单元孔H以暴露基底110。可由例如光刻工艺形成单元孔H。
参照图10D和图10E，然后可在单元孔H中形成单元柱PL。将在下面参照分别作为图10D和图10E中的区域C的放大图的图11和图12来更加详细地描述形成单元柱PL的工艺。
参照图10D和图11，可在每个单元孔H的侧壁上形成保护层131。保护层131可为氧化硅层。可在保护层131上形成电荷存储层133。电荷存储层133可为电荷捕获层或包括导电纳米粒子的绝缘层。电荷捕获层可包括例如氮化硅层。可在电荷存储层133上形成隧道绝缘层132。隧道绝缘层132可为氧化硅层。可通过ALD或CVD来形成保护层131、隧道绝缘层132和电荷存储层133。
可在隧道绝缘层132上形成第一子半导体层135a。之后可各向异性地蚀刻第二子半导体层135a以暴露基底110。第一子半导体层135a可保留在隧道绝缘层132的侧壁上作为间隔件层。可在第一子半导体层135a上形成第二子半导体层135b。第二子半导体层135b可接触基底110。可通过ALD或CVD来形成第一子半导体层135a和第二子半导体层135b。第一子半导体层135a和第二子半导体层135b可为非晶硅层。
参照图10E和图12，可通过热处理工艺将第一子半导体层135a和第二子半导体层135b改变为半导体层135。半导体层135可为多晶硅层或结晶硅层。
半导体层135可形成为不充满单元孔H，之后可在半导体层135上沉积绝缘材料以充满单元孔H。之后可将半导体层135和绝缘材料平坦化以暴露最上面的绝缘层124。因此，可形成以填充绝缘层137填充的圆柱半导体柱PL。半导体柱PL可为第一导电类型半导体层。不同于图10E和图12，可形成半导体层以充满单元孔H。此实施例无需形成填充绝缘层137。
单元柱PL的上部可凹入得比最上面的绝缘层低。可在每个单元孔H中的各个单元柱PL的凹入的上部中形成导电图案136。导电图案136可为掺杂的多晶硅或金属。可将第二导电类型的杂质离子注入到导电图案136和单元柱PL的上部中以形成漏区D。第二导电类型可为例如N型。
参照图10F，可将缓冲介电膜122、牺牲层123和绝缘层124连续图案化以形成隔离区域121，隔离区域121在第一方向D1上延伸并彼此分离以部分暴露基底110。作为图案化的结果，可从绝缘层124形成绝缘图案125，并可部分地去除填充物F’的边缘部分，从而生成填充物F。结果，牺牲层123可在将要形成地选择线GSL的区域中分开。
在图案化之前，可将位于隔离区域121之间的最上面的绝缘层124和牺牲层123图案化以形成开口127。开口127可在隔离区域121之间沿第一方向D1延伸从而将最上面的牺牲层123分为两个牺牲层。可使用例如氧化硅层的绝缘层填充开口127。
参照图10G，可选择性地去除被隔离区域121暴露的牺牲层123以形成凹区126。可由单元柱PL和绝缘图案125限定作为牺牲层123被去除的区域的凹区126。当牺牲层123包括氮化硅层或氧氮化硅层时，可利用包含磷酸的蚀刻剂去除牺牲层123。可通过凹区126部分地暴露单元柱PL的侧壁。
保护层131可防止由用于去除牺牲层123的蚀刻剂造成的对电荷存储层133的损坏。可选择性地去除保护层131的被凹区暴露的部分。当保护层131是氧化硅层时，可通过例如包含氟酸的蚀刻剂去除保护层131，使得可通过凹区126暴露电荷存储层133的一部分。
为了使单元孔H的形成更加简化，可减小牺牲层123和绝缘层的堆叠体的总高度。因此，单元孔H可具有减小的纵横比。这可促进牺牲层123和绝缘层124的堆叠体的蚀刻。当堆叠的层的数量相同时，可通过减小每个牺牲层123的厚度和/或每个绝缘层124的厚度来减小堆叠体的总高度。
参照图10H，可在凹区126中形成阻挡介电层134。可在绝缘图案125的上表面和下表面上以及被凹区126暴露的电荷存储层133上共形地形成阻挡介电层134。阻挡介电层134可包括高k介电层，例如，氧化铝层或氧化铪层。阻挡介电层134可为包括多个薄层的多层结构。例如，阻挡介电层134可包括氧化铝层和氧化硅层，其中，可按各种堆叠顺序中的任意堆叠顺序来堆叠氧化铝层和氧化硅层。可通过ALD和/或CVD形成具有良好台阶覆盖率的阻挡介电层134。
随后，可在阻挡介电层134上形成导电层140。导电层140可包括掺杂硅层、金属层、金属氮化物层和金属硅化物层中的至少一种。可通过CVD或ALD来形成导电层140。例如，导电层140可包括阻挡层以及位于阻挡层上的金属层。阻挡层可为金属氮化物层，例如，氮化钛层。金属层可为例如钨层。在一些其他实施例中，导电层140可包括多晶硅层和位于多晶硅层上的硅化物层，其中，可通过如下方式来形成导电层140：形成多晶硅层，去除多晶硅层与隔离区域121相邻的部分以在多晶硅层中形成凹部，在具有凹部的多晶硅层上形成金属层，对金属层进行热处理以形成硅化物层，去除金属层的未反应部分。用于形成硅化物层的金属层可包括钨、钛、钴、镍。
图13是图10H中的区域C的局部放大图。
参照图13，在凹区126中可仅形成阻挡介电层134，而在单元孔H中可形成隧道绝缘层132和电荷存储层133。
在一些实施例中，可在凹区126(见图10G)中形成可构成数据存储元件130的所有隧道绝缘层132、电荷存储层133和阻挡介电层134。在这种情况下，可不形成保护层131。在图10A至图10E的工艺中，可形成单元柱PL而不在单元孔H中形成保护层131、电荷存储层133和隧道绝缘层132。可通过在单元孔H中沉积半导体层来形成单元柱PL。之后，在图10H的工艺中，可在凹区126中顺序地形成隧道绝缘层132、电荷存储层133和阻挡介电层134。接下来，可在阻挡介电层134上形成导电层140。
在一些实施例中，可在凹区126中形成电荷存储层133和阻挡介电层134。在图10D至图10E的工艺中，在单元孔H中形成了保护层131和隧道绝缘层132之后，可形成单元柱PL。可以按与图10D至图10E的工艺相似的方式形成单元柱PL。接下来，在图10H的工艺中，可在凹区126中顺序地形成电荷存储层133和阻挡介电层134。之后，可在阻挡介电层134上形成导电层140。
在一些实施例中，可在单元孔H中形成构成数据存储元件130的所有隧道绝缘层132、电荷存储层133和阻挡介电层134。在图10D至图10E的工艺中，可在单元孔H中顺序地形成保护层131、阻挡介电层134、电荷存储层133和隧道绝缘层132。可在隧道绝缘层132上形成单元柱PL。可以按与图10D至图10E的工艺相似的方式形成单元柱PL。接下来，在图10H的工艺中，可在凹区126中形成导电层140。
在一些实施例中，数据存储元件130可为可变电阻图案。可变电阻图案可包括具有各种可变电阻特性的材料中的至少一种。
例如，数据存储元件130可包括其电阻可被经过相邻电极的电流产生的热所改变的材料(例如，相变材料)。相变材料可包括锑(Sb)、碲(Te)和硒(Se)中的至少一种。例如，作为硫属化合物的相变材料可以包括约20atom％至约80atom％的碲(Te)、约5atom％至约50atom％的锑(Sb)以及余量锗(Ge)(the balance of germanium(Ge))。相变材料还可包括作为杂质的N、O、C、Bi、In、B、Sn、Si、Ti、Al、Ni、Fe、Dy和La中的至少一种。在一些实施例中，可以由GeBiTe、InSb、GeSb和GaSb中的一种形成可变电阻图案。
在一些实施例中，数据存储元件130可具有薄膜结构，该薄膜结构具有可变电阻，该可变电阻会因经过薄膜结构的电场的自旋转移而改变。数据存储元件130可具有含有磁阻特性的薄膜结构。数据存储元件130可包括例如至少一种铁磁材料和/或至少一种反铁磁材料。
在一些其他实施例中，数据存储元件130可包括钙钛矿化合物和/或过渡金属氧化物中的至少一种。例如，数据存储元件135可包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、PCMO((Pr,Ca)MnO3)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物和钡-锶-锆氧化物中的至少一种。
在这些实施例中，单元柱PL可为导电柱。例如，单元柱PL可由导电材料形成。导电材料可包括例如掺杂半导体、金属、导电金属氮化物、硅化物和诸如碳纳米管或石墨烯的纳米结构中的至少一种。
为了实现图11至图13中示出的结构，在图10D至图10E的工艺中，可在单元孔H中顺序地形成保护层131和数据存储元件130。可在数据存储元件130上形成单元柱PL。可通过沉积导电材料形成单元柱PL。之后，在图10H的工艺中，可在凹区126中形成导电层140。
随后，参照图10I，可去除导电层140的形成在凹区126外侧的一部分从而在凹区126中形成水平电极。水平电极可包括地选择线GSL、字线WL0至WL3、虚设字线DM1和DM2以及串选择线SSL1和SSL2。串选择线SSL1和SSL2可在第一方向D1上延伸，串选择线SSL1和SSL2中的每条可在第二方向D2上被分为两条串选择线。
由于去除了导电层140在绝缘区域121中的一部分，因此可暴露基底110的相应区域。可将高浓度的杂质离子设置到基底110的暴露的区域中以形成共源线CSL。
之后，可形成填充隔离区域121的隔离绝缘层120。布置在第二方向D2上的单元柱PL可共同连接至一条上布线BL1或BL2(见图3)。
图14是示出根据示例实施例的半导体存储器装置中的单元柱的侧剖视图。在图14的实施例中，不同于图3中示出的实施例，还在单元孔H的底部中形成沟道接触区域151。除了与图3的实施例相同的结构，现在将仅描述与图3的实施例的区别。
参照图14，在如图10C所示形成单元孔H后，可在基底110的由每个单元孔H暴露的区域上形成沟道接触区域151。在一些实施例中，可通过选择性外延生长(SEG)在基底110的暴露区域上形成沟道接触区域151。沟道接触区域151的上表面可位于比最下面的牺牲层123的上表面高的水平。
之后，可通过离子注入工艺将p型杂质注入沟道接触区域151。例如，p型杂质可为铝(Al)、硼(B)、铟(In)或钾(K)。p型杂质的浓度可为大约5E16至1E19atoms/cm3。在一些其他实施例中，可在通过SEG生长沟道接触区域151的同时原位掺杂p型杂质。
随后，在如图10D至图10F所示形成单元柱PL和隔离区域121后，可如图10G所示去除牺牲层123，并可通过热氧化工艺在沟道接触区域151的侧壁上形成辅助栅极绝缘层153。辅助栅极绝缘层153可为热氧化层，该热氧化层由通过SEG生长的沟道接触区域151的一部分的热氧化而形成。在一些实施例中，可省略用于形成辅助栅极绝缘层153的热氧化工艺。
随后，在如图10H和图10I所示地形成了阻挡介电层134、隧道绝缘层132、电荷存储层133和导电层140后，可形成填充每个隔离区域121的隔离绝缘层120。
图15A和图15B是示出根据示例实施例的形成包括基底110的突出部分的局部平坦化区域LPR的顺序过程的侧剖视图。
参照图15A，基底110可包括连接区域B和外围电路区域HV与LV。具体地，外围电路区域HV与LV可包括其中将形成高电压电子器件(例如，高电压晶体管)的外围电路区域HV以及其中将形成低电压电子器件(例如，低电压晶体管)的外围电路区域LV。
由于在外围电路区域HV中使用高电压驱动电子器件，因此外围电路区域HV会需要具有相对大厚度的栅极绝缘层。由于在外围电路区域LV中使用低电压驱动电子器件，因此外围电路区域LV会需要具有相对小厚度的栅极绝缘层。为了满足这些需求，外围电路区域HV的上表面可位于比外围电路区域LV的上表面低的水平。
为了降低外围电路区域HV的上表面的水平，可形成蚀刻掩膜210来覆盖外围电路区域LV。蚀刻掩膜210也可在连接区域B中覆盖局部平坦化区域LPR。
参照图15B，可通过各向异性蚀刻来降低外围电路区域HV的上表面的水平。在此各向异性蚀刻期间，连接区域B的除了局部平坦化区域LPR之外的其他区域也可以被各向异性地蚀刻，使得局部平坦化区域LPR可形成为具有比连接区域B的其他区域高的水平。
由于连接区域B的除了局部平坦化区域LPR之外的暴露区域与外围电路区域HV被同步蚀刻，所以连接区域B中的局部平坦化区域LPR的突出高度可与外围电路区域HV的上表面和外围电路区域LV的上表面之间的水平差异基本相同。
根据图15A和图15B中示出的实施例，局部平坦化区域LPR中的空的空间的至少一部分可不使用额外的工艺来填充，由此可减少半导体存储器装置的制造成本。
随后，在外围电路区域HV上可形成厚的栅极绝缘层222，而在外围电路区域LV和连接区域B上可形成薄的栅极绝缘层224。
在一些实施例中，薄的栅极绝缘层224也可以在连接区域B和单元阵列区域(在图15B中未示出)中用作缓冲介电膜122(见图3)。
如图15B所示，在局部平坦化区域LPR被形成为包括基底110的突出部分后，可执行与上面参照图10B至图10I和图11至图14描述的工艺相同的工艺。在此将省略工艺的详细描述。
图16是应用了根据示例实施例的集成电路(IC)装置的移动系统1200的框图。
参照图16，移动系统1200可包括应用处理器(AP)1210、连接单元1220、易失性存储器装置(VM)1230、非易失性存储器系统1240、用户接口1250以及电源1260。
移动系统1200可为任意移动系统，诸如移动电话、智能电话、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数字相机、音乐播放器、便携式游戏控制台或导航系统。
应用处理器1210可执行提供互联网浏览器、游戏或视频的应用。在一些示例实施例中，应用处理器1210可包括单核或多核。例如，应用处理器1210可包括多核，诸如双核、四核或六核。此外，应用处理器1210还可包括位于其内部或外部的高速缓冲存储器。
连接单元1220可通过有线或无线与外部装置通信。例如，连接单元1220可执行以太网通信、近场通信(NFC)、射频识别(RFID)通信、移动电信、存储卡通信或通用串行总线(USB)通信。例如，连接单元1220可包括基带芯片组并可支持诸如GSM、GPRS、WCDMA和HSxPA等的通信。
易失性存储器装置1230可存储被应用处理器1210处理的数据或可作为工作存储器来操作。例如，可利用动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率(DDR)同步DRAM(DDR SDRAM)、低功率DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM、Rambus DRAM(RDRAM)或者与它们类似的存储器来实现易失性存储器装置1230。
非易失性存储器系统1240可包括存储器控制器(MC)1241和非易失性存储器装置(VNM)1243并且存储用于启动移动系统1200的启动图像。例如，可利用电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或者与它们类似的存储器来实现非易失性存储器装置1143。非易失性存储器装置1243可包括上面参照图4A至图9描述的半导体存储器装置中的任何一个。
用户接口1250可包括一个或更多个输入装置，诸如键盘或触摸屏，和/或一个或更多个输出装置，诸如扬声器或显示装置。
电源可供应移动系统1200的操作电压。移动系统1200可还包括相机图像传感器(CIS)和存储装置，诸如存储卡、固态驱动器(SSD)、硬盘驱动器(HDD)或CD-ROM。
移动系统1200可使用各种类型的封装件安装。例如，移动系统1200可使用诸如层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、裸片窝夫尔封装(die in waffle pack，DWP)、晶圆式裸片(die in waferform，DWF)、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平封装(MQFP)、薄方形扁平封装(TQFP)、小外形IC(SOIC)、窄间距小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)或晶圆级加工的堆叠式封装(WSP)的封装件来安装。
虽然已经参照发明构思的实施例具体地示出并描述了发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，可以在实施例中做出形式和细节上的各种变化。

Claims (19)

1.一种半导体存储器装置，所述半导体存储器装置包括：
基底，包括单元区域和连接区域；
第一字线堆，包括延伸至连接区域并交替堆叠在单元区域上的多个绝缘图案和多条第一字线；
第二字线堆，包括延伸至连接区域并交替堆叠在单元区域上的多个绝缘图案和多条第二字线，第二字线堆与第一字线堆相邻；
竖直沟道，位于基底的单元区域中，竖直沟道连接至基底并与所述多条第一字线和所述多条第二字线结合；
位线，连接竖直沟道；
桥接区域，在与第一字线和第二字线相同的水平处将第一字线堆中的第一字线与第二字线堆中的相应的第二字线连接；以及
局部平坦化区域，位于桥接区域下方。
2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第一地选择线，位于第一字线下方；
第二地选择线，位于第二字线下方，
其中，第一地选择线和第二地选择线通过局部平坦化区域彼此隔离。
3.根据权利要求2所述的半导体存储器装置，其中，基底在局部平坦化区域中具有突出部分，所述突出部分位于比基底在第一字线堆下方的上表面高的水平。
4.根据权利要求3所述的半导体存储器装置，其中，基底在局部平坦化区域中的突出部分比基底在第二字线堆下方的上表面高
Figure FDA0003506463290000011
至
Figure FDA0003506463290000012
5.根据权利要求3所述的半导体存储器装置，其中，基底还包括：
低电压外围电路区域，具有低电压晶体管；
高电压外围电路区域，具有高电压晶体管，
其中，基底在局部平坦化区域中的突出部分具有与基底的低电压外围电路区域与高电压外围电路区域之间在高度上的差异相同的高度。
6.根据权利要求2所述的半导体存储器装置，其中，局部平坦化区域包括基底的氧化层。
7.根据权利要求6所述的半导体存储器装置，其中，基底的氧化层具有厚度朝向局部平坦化区域的边缘区域逐渐减小的形状。
8.根据权利要求6所述的半导体存储器装置，其中，基底的氧化层具有鸟喙状横截面形状的边缘区域。
9.根据权利要求6所述的半导体存储器装置，其中，第一地选择线或第二地选择线的靠近局部平坦化区域的上表面朝向局部平坦化区域逐渐升高。
10.根据权利要求2所述的半导体存储器装置，其中，第一地选择线或第二地选择线在其靠近局部平坦化区域的一侧上在横向方向上具有凹部。
11.根据权利要求2所述的半导体存储器装置，其中，第一地选择线或第二地选择线在其靠近局部平坦化区域的一侧上在横向方向上具有突出部分。
12.一种半导体装置，所述半导体装置包括：
第一水平电极，沿第一方向在半导体基底上延伸，第一方向平行于半导体基底的上表面；
第二水平电极，沿第一方向与第一水平电极在相同水平上延伸；
竖直沟道，连接到半导体基底并与第一水平电极和第二水平电极结合；
位线，连接竖直沟道；
填充物，至少部分地填充位于第一水平电极与第二水平电极之间的局部平坦化区域；
桥接区域，包括导体与绝缘体的堆叠体，在堆叠体中，导体和绝缘体交替堆叠，导体中的每个在与第一水平电极和第二水平电极相同的水平处连接第一水平电极和第二水平电极，桥接区域位于填充物上，
其中，局部平坦化区域与竖直沟道隔离。
13.根据权利要求12所述的半导体装置，其中，填充物为氧化硅或半导体基底的突出部分。
14.根据权利要求13所述的半导体装置，其中，填充物为氧化硅，填充物在竖直方向上具有从基底的平坦的上表面到填充物的上表面的高度和在竖直方向上从所述平坦的上表面到填充物的下表面的深度，高度深度比为50:50至60:40。
15.根据权利要求13所述的半导体装置，其中，填充物为半导体基底的突出部分，填充物具有倾斜的侧面。
16.一种半导体装置，所述半导体装置包括：
基底；
第一共形CVD堆，位于第一区域中的基底上，第一共形CVD堆包括多个第一层，所述多个第一层包括多个第一导电层和多个第一绝缘层；
第二共形CVD堆，位于第二区域中的基底上，第二共形CVD堆包括多个第二层，所述多个第二层包括多个第二导电层和多个第二绝缘层；
第一竖直沟道，连接到基底并穿过第一共形CVD堆；
第二竖直沟道，连接到基底并穿过第二共形CVD堆；
位线，连接第一竖直沟道和第二竖直沟道；
桥接器，在与所述多个第一层中的每一个第一层和所述多个第二层中的每一个第二层相同的水平处，将所述多个第一层中的每一个第一层连接至所述多个第二层中的相应的一个第二层；
局部平坦化层，位于桥接器下方。
17.根据权利要求16所述的半导体装置，其中，第一导电层和第二导电层包括硅，
第一导电层和第二导电层相同。
18.根据权利要求16所述的半导体装置，其中，第一绝缘层和第二绝缘层包括氧化物，
第一绝缘层和第二绝缘层相同。
19.根据权利要求16所述的半导体装置，其中，第一共形CVD堆和第二共形CVD堆具有相同的尺寸，桥接器具有比第一共形CVD堆和第二共形CVD堆的尺寸小的尺寸。
CN201710253929.9A 2016-04-18 2017-04-18 半导体存储器装置及半导体装置 Active CN107305893B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0046972 2016-04-18
KR1020160046972A KR20170119158A (ko) 2016-04-18 2016-04-18 반도체 메모리 장치 및 반도체 장치

Publications (2)

Publication Number Publication Date
CN107305893A CN107305893A (zh) 2017-10-31
CN107305893B true CN107305893B (zh) 2022-05-31

Family

ID=60038435

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710253929.9A Active CN107305893B (zh) 2016-04-18 2017-04-18 半导体存储器装置及半导体装置

Country Status (3)

Country Link
US (2) US11101278B2 (zh)
KR (1) KR20170119158A (zh)
CN (1) CN107305893B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
CN109786390B (zh) * 2017-11-13 2022-12-20 萨摩亚商费洛储存科技股份有限公司 三维储存元件及其制造方法
US11823888B2 (en) 2017-12-20 2023-11-21 Samsung Electronics Co., Ltd. Memory stack with pads connecting peripheral and memory circuits
KR102534838B1 (ko) * 2017-12-20 2023-05-22 삼성전자주식회사 3차원 구조를 갖는 메모리 장치
US10903230B2 (en) 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10971507B2 (en) 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
KR102633483B1 (ko) * 2018-02-23 2024-02-05 삼성전자주식회사 반도체 메모리 장치
JP2019169591A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
KR102617961B1 (ko) * 2018-05-09 2023-12-26 삼성전자주식회사 반도체 장치
KR102640292B1 (ko) * 2018-07-16 2024-02-22 삼성전자주식회사 반도체 메모리 장치, 반도체 구조물, 및 반도체 장치
KR20210042759A (ko) 2019-10-10 2021-04-20 삼성전자주식회사 메모리 장치
KR20210099861A (ko) 2020-02-05 2021-08-13 삼성전자주식회사 3차원 반도체 메모리 장치
JP2021141102A (ja) * 2020-03-02 2021-09-16 キオクシア株式会社 半導体記憶装置
KR20210130508A (ko) 2020-04-22 2021-11-01 삼성전자주식회사 비휘발성 메모리 장치
JP2021176157A (ja) * 2020-05-01 2021-11-04 キオクシア株式会社 半導体記憶装置
US11532640B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a three-dimensional memory
US11404091B2 (en) 2020-06-19 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array word line routing
US11653500B2 (en) 2020-06-25 2023-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array contact structures
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
US11647634B2 (en) 2020-07-16 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11355516B2 (en) 2020-07-16 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11423966B2 (en) 2020-07-30 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array staircase structure
KR20220036640A (ko) 2020-09-16 2022-03-23 삼성전자주식회사 메모리 소자 및 이를 포함하는 전자 시스템
CN112331661B (zh) * 2020-11-03 2021-10-26 长江存储科技有限责任公司 半导体器件及其制作方法
KR20220059600A (ko) 2020-11-03 2022-05-10 삼성전자주식회사 반도체 장치, 그 제조 방법, 및 이를 포함하는 대용량 데이터 저장 시스템
US11716856B2 (en) 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
CN113394127B (zh) * 2021-06-16 2022-04-19 长江存储科技有限责任公司 3d存储器桥接结构的关键尺寸的监测方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425512A (zh) * 2013-09-02 2015-03-18 三星电子株式会社 半导体器件
CN105321924A (zh) * 2014-06-03 2016-02-10 爱思开海力士有限公司 半导体器件及其制造方法
CN105448928A (zh) * 2014-08-25 2016-03-30 旺宏电子股份有限公司 具有交错的垂直栅极的3d nand非易失性存储器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100248868B1 (ko) * 1996-12-14 2000-03-15 윤종용 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
KR100756808B1 (ko) * 2006-04-14 2007-09-07 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
JP5086933B2 (ja) 2008-08-06 2012-11-28 株式会社東芝 不揮発性半導体記憶装置の駆動方法
JP2010219409A (ja) 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
JP4856203B2 (ja) 2009-03-23 2012-01-18 株式会社東芝 不揮発性半導体記憶装置
KR101597686B1 (ko) 2009-11-03 2016-02-25 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR101661305B1 (ko) * 2010-08-13 2016-09-30 삼성전자 주식회사 커패시터를 포함하는 반도체 메모리 소자 및 그 제조방법
JP2012069606A (ja) 2010-09-21 2012-04-05 Toshiba Corp 不揮発性半導体記憶装置
US8508999B2 (en) 2011-09-29 2013-08-13 Intel Corporation Vertical NAND memory
KR20130046700A (ko) 2011-10-28 2013-05-08 삼성전자주식회사 3차원적으로 배열된 메모리 요소들을 구비하는 반도체 장치
KR102045288B1 (ko) 2013-01-17 2019-11-15 삼성전자주식회사 수직형 반도체 소자
US8946023B2 (en) 2013-03-12 2015-02-03 Sandisk Technologies Inc. Method of making a vertical NAND device using sequential etching of multilayer stacks
KR20150033998A (ko) * 2013-09-25 2015-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102161814B1 (ko) 2013-11-19 2020-10-06 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
KR102161738B1 (ko) * 2014-04-07 2020-10-05 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 불휘발성 메모리 장치의 동작 방법
US9583539B2 (en) * 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US9245901B1 (en) * 2014-08-21 2016-01-26 Macronix International Co., Ltd. Memory device and method for fabricating the same
US9984754B2 (en) * 2014-09-29 2018-05-29 Toshiba Memory Corporation Memory device and method for operating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425512A (zh) * 2013-09-02 2015-03-18 三星电子株式会社 半导体器件
CN105321924A (zh) * 2014-06-03 2016-02-10 爱思开海力士有限公司 半导体器件及其制造方法
CN105448928A (zh) * 2014-08-25 2016-03-30 旺宏电子股份有限公司 具有交错的垂直栅极的3d nand非易失性存储器

Also Published As

Publication number Publication date
US20210384213A1 (en) 2021-12-09
CN107305893A (zh) 2017-10-31
US11101278B2 (en) 2021-08-24
US20170301684A1 (en) 2017-10-19
KR20170119158A (ko) 2017-10-26

Similar Documents

Publication Publication Date Title
CN107305893B (zh) 半导体存储器装置及半导体装置
US10964638B2 (en) Vertical memory device including common source line structure
US10483323B2 (en) Three-dimensional semiconductor device
US9373635B2 (en) Semiconductor memory devices and methods of fabricating the same
CN109300899B (zh) 三维半导体存储器装置
USRE48473E1 (en) Vertical-type non-volatile memory devices having dummy channel holes
US9515086B2 (en) Semiconductor device, electronic device, and method of fabricating the same
KR101110355B1 (ko) 차단 게이트 라인을 갖는 3차원 스택 어레이 및 그 제조방법
US10734493B2 (en) Semiconductor memory device and conductive structure
KR20120068392A (ko) 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
US11037950B2 (en) Semiconductor memory device, semiconductor device, and method of manufacturing semiconductor device
CN103137645A (zh) 具有三维布置的阻性存储器单元的半导体存储器件
US8987088B2 (en) Method of manufacturing nonvolatile semiconductor memory device
CN111052376B (zh) 三维存储器阵列
CN106663682A (zh) 制造半导体装置的方法
KR20120128438A (ko) 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
KR20140122041A (ko) 3차원 저항 변화 메모리 장치 및 그 제조방법
CN115867038A (zh) 存储器器件及其制造方法
CN114628402A (zh) 半导体装置与制作半导体装置的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant