CN111052376B - 三维存储器阵列 - Google Patents

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Abstract

在实例中，一种存储器阵列可包含多个第一电介质材料及多个堆叠，其中每一相应第一电介质材料及每一相应堆叠交替，且其中每一相应堆叠包括第一导电材料及存储材料。第二导电材料可穿过所述多个第一电介质材料及所述多个堆叠。每一相应堆叠可进一步包含所述第一导电材料与所述第二导电材料之间的第二电介质材料。

Description

三维存储器阵列
技术领域
本发明大体涉及存储器，且更特定来说涉及三维存储器阵列。
背景技术
存储器(例如存储器装置)通常可经提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻可变存储器及快闪存储器等。电阻可变存储器的类型可包含相变材料(PCM)存储器、可编程导体存储器及电阻式随机存取存储器(RRAM)等。
存储器装置可用作用于需要高存储器密度、高可靠性及低功率消耗的广泛范围的电子应用的易失性及非易失性存储器。非易失性存储器可用于(例如)个人计算机、可携式存储棒、固态驱动器(SSD)、数码相机、蜂窝式电话、可携式音乐播放器(例如MP3播放器)及电影播放器以及其它电子装置。
电阻可变存储器装置可包含可基于存储元件(例如，具有可变电阻的电阻式存储器元件)的电阻状态存储数据的电阻式存储器单元。因而，电阻式存储器单元可经编程以通过改变电阻式存储器元件的电阻水平而存储对应于目标数据状态的数据。可通过将电场或能量的源(例如正或负电脉冲(例如，正或负电压或电流脉冲))施加到电阻式存储器单元(例如，到所述单元的电阻式存储器元件)达到特定持续时间而将所述单元编程到(例如对应于特定电阻状态的)目标数据状态。可通过响应于经施加询问电压感测通过电阻式存储器单元的电流而确定所述单元的状态。基于单元的电阻水平而变化的经感测电流可指示单元的状态。
可针对电阻式存储器单元设定若干数据状态(例如，电阻状态)中的一者。例如，单电平存储器单元(SLC)可经编程到两个不同数据状态中的标定者(其可由二进制单位1或0表示)且可取决于所述单元是否经编程到高于或低于特定水平的电阻。作为额外实例，一些电阻式存储器单元可经编程到两个以上数据状态(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110、及1110)中的标定者。这些单元可被称为多电平存储器单元、多单元单元(multiunit cells)或多电平单元(MLC)。MLC可提供更高密度的存储器，而不增加存储器单元的数目，这是因为每一单元可表示一个以上数字(例如，一个以上位)。
附图说明
图1A到1D说明根据本发明的实施例的与形成三维存储器阵列相关联的处理步骤的横截面视图。
图1E到1G说明根据本发明的实施例的与形成三维存储器阵列相关联的处理步骤的各种视图。
图2说明根据本发明的实施例的三维存储器阵列。
具体实施方式
本发明包含三维存储器阵列及处理三维存储器阵列的方法。若干实施例包含一种存储器阵列，其可包含多个第一电介质材料及多个堆叠，其中每一相应第一电介质材料及每一相应堆叠交替，且其中每一相应堆叠包括第一导电材料及存储材料。第二导电材料可穿过所述多个第一电介质材料及所述多个堆叠。每一相应堆叠可进一步包含第一导电材料与第二导电材料之间的第二电介质材料。
在先前存储器阵列的实例中，可在穿过交替(例如，水平)第一导电材料及电介质材料的堆叠的(例如，垂直)开口中形成存储材料。可在含有存储材料的开口中形成第二导体。阵列的存储器单元可包含第一导体的不同部分、存储材料的不同部分及第二导体的不同部分，使得阵列可包含形成三维阵列的(例如，垂直)存储器单元堆叠。利用这些堆叠来形成三维存储器阵列可增加阵列中的存储器单元的数目，其可提供增加的密度及/或增加的存储容量。
但是，可能难以在开口中形成存储材料的均匀厚度(例如，使用标准技术，例如物理气相沉积(PVD))。存储材料的厚度的非均匀性可(例如)导致存储材料及因此阵列的存储器单元的电性质的非均匀性。
本发明的实施例提供益处，例如容许具有拥有比在先前存储器阵列中的开口中形成的存储材料更均匀的厚度及因此更均匀的电性质的存储材料的三维存储器阵列。例如，实施例可容许使用标准技术(例如PVD)来形成存储材料(例如，具有相对均匀的厚度)，同时仍达成增加的密度及/或存储容量。
在以下详细描述中，参考形成所述详细描述的部分的附图且在附图中通过图解展示特定实例。在图式中，相同数字贯穿若干视图描述大体上类似组件。在不脱离本发明的范围的情况下可利用其它实例且可进行结构及电改变。因此，不应以限制意义理解以下详细描述，且仅由所附权利要求书及其等效物界定本发明的范围。
如本文使用，“一(a或an)”可指事物中的一或多者且“多个”可指这些事物中的一个以上。例如，存储器单元可指一或多个存储器单元，且多个存储器单元可指两个或两个以上存储器单元。
术语半导体可指(例如)材料层、晶片或裸片，且包含任何基底半导体结构。“半导体”应被理解为包含蓝宝石上硅(SOS)技术、绝缘体上硅(SOI)技术、薄膜晶体管(TFT)技术，掺杂及未掺杂半导体、通过基底半导体结构支撑的硅的外延层以及其它半导体结构。此外，当在下列描述中参考半导体时，可已利用先前过程步骤来形成基底半导体结构中的区/结，且术语半导体可包含含有这些区/结的下伏层。
术语“垂直”可被定义(例如)为垂直于基底结构(例如集成电路裸片的表面)的方向。应认识到，术语垂直考虑归因于常规制造、测量及/或组装变化而从“恰好”垂直的变化，且所属领域的技术人员将了解术语垂直的含义。术语“水平”可被定义(例如)为平行于基底结构的方向。应认识到，术语水平考虑归因于常规制造、测量及/或组装变化而从“恰好”水平的变化，且所属领域的技术人员将了解术语水平的含义。应认识到，术语垂直及平行分别考虑归因于常规制造、测量及/或组装变化而从“恰好”垂直及“恰好”平行的变化，且所属领域的技术人员将了解术语垂直及平行的含义。
为满足对更高容量存储器的需求，设计者不断努力增加存储器密度，例如基底结构(例如，基底半导体，例如半导体裸片、硅裸片等)(例如裸片(例如，芯片))的给定区域中的存储器单元的数目。增加存储器密度的一个方式是形成堆叠存储器阵列(例如，通常称为三维存储器阵列)。例如，堆叠存储器阵列可包含在垂直于基底结构的方向上堆叠的存储器单元以增加存储器单元的数目。对三维交叉点存储器存在极大兴趣。在一些实例中，三维交叉点存储器单元可利用电阻材料(例如相变材料(例如，硫属化物))作为适用于存储存储器位的多状态材料。
图1A到1E是根据本发明的若干实施例的在各个处理(例如，制造)阶段期间的堆叠存储器阵列100(例如，三维存储器阵列)的部分的横截面视图。在图1A中，可在设备(例如存储器装置)的接线(例如，金属化层级)上方形成电介质材料(例如，电介质102)。接线可在可形成于半导体(图1A中未展示)上及/或其中的解码器电路上方。电介质102可在存储器阵列100上方且可将存储器阵列100与接线、解码器及半导体电隔离。例如，电介质102可在存储器阵列100上方且可将存储器阵列100与互补金属氧化物半导体(CMOS)及金属化层级电隔离。在一些实例中，电介质102可充当蚀刻停止件。在本文中，电介质材料可被称为电介质。
(例如，水平)电介质104可经形成(例如，平坦沉积)邻近于电介质102(例如，在其上方)，例如与电介质102直接物理接触。电介质102及104可为氧化物(例如氧化硅、氧化铝、氧化铪等)或氮化物(例如氮化硅)。
在本文中，当第一元件邻近于第二元件时，第一元件可在第二元件上方(例如，之上)、下方或侧面，且可与第二元件直接物理接触而无中介元件，或可通过一或多个中介元件与第二元件分离。当第一元件是在第二元件上方时，第一元件可与第二元件直接物理接触，或可通过一或多个中介元件与第二元件分离。
(例如，水平)存储材料106可形成(例如，平坦沉积)在电介质104上方(例如，上)，如在图1A中展示。在一些实例中，可使用PVD、化学气相沉积(CVD)或原子层沉积(ALD)形成存储材料106。存储材料106可(例如)为约十(10)纳米厚。(例如，水平)平坦沉积存储材料106可(例如)缓解(例如，消除)原本可在开口中(例如，垂直)形成存储材料时发生的存储材料的厚度的(例如，不可接受的)非均匀性。
存储材料106可包含硫属化物材料，例如硫属化物合金及/或玻璃，其可为自我选择存储材料(例如，可充当选择装置及存储元件两者)。存储材料106(例如，硫属化物材料)可响应于施加到其的经施加电压，例如程序脉冲。针对小于阈值电压的经施加电压，存储材料106可保持在“关闭”状态中(例如，不导电状态)。或者，响应于大于阈值电压的经施加电压，存储材料106可进入“开启”状态(例如，导电状态)。此外，给定极性中的存储材料106的阈值电压可基于经施加电压的极性(例如，正或负)而改变。例如，阈值电压可基于程序脉冲是否为正或负而改变。
适用于存储材料106的硫属化物材料的实例可包含铟(In)-锑(Sb)-碲(Te)(IST)材料(例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)及锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7或等)以及其它硫属化物材料(包含(例如)在操作期间不改变相位的合金(例如，基于硒的硫属化物合金))。此外，硫属化物材料可包含低浓度的其它掺杂材料。如本文使用的带有连字符的化学组合物符号指示包含于特定混合物或化合物中的元素，且意在表示涉及所指示元素的所有理想配比。
如在图1A中展示，可例如通过CVD或ALD在存储材料106上方形成(例如，平坦沉积)(例如，水平)电介质108(例如氧化铝、氧化铪等)。在一些实例中，电介质108可为约0.1纳米到约一(1)纳米厚。
可在电介质108上方形成(例如，平坦沉积)(例如，水平)导电材料(例如，导体110)，例如电极，且可在导体110上方形成(例如，平坦沉积)(例如，水平)电介质114，例如氧化物或氮化物。例如，电介质108可充当导体110与存储材料106之间的势垒(例如扩散势垒)。在本文中，导电材料可被称为导体。
在一些实例中，存储器阵列100可包含电介质104与(例如，水平)电介质120之间的交替(例如，水平)堆叠(例如，阶层)116及电介质114的堆叠。例如，每一相应堆叠116及每一相应电介质114可交替，其中每一相应堆叠116可包含(例如)存储材料106、存储材料106上方的电介质108及电介质108上方的导体110。电介质120可在顶层堆叠116上方。电介质108可经平坦沉积于存储材料106上方，且导体110可经平坦沉积于电介质108上方以(例如)形成堆叠116。
在实施例中，存储材料106可形成于电介质104或电介质114上方，如在图1A中展示。例如，堆叠116可在存储器阵列100中的多个不同层级中的每一者处。堆叠116可通过电介质114彼此分离，如在图1A中展示。
在一些实例中，存储材料106及导体110的形成顺序可反转。例如，可在电介质104或电介质114上方形成导体110，可在导体110上方形成电介质108，且可在电介质108上方形成存储材料106，且因此，可在存储材料106上方形成电介质114或电介质120。因而，电介质堆叠116可(例如)包含导体110、导体110上方的电介质108及电介质108上方的存储材料106。例如，形成电介质堆叠116可包含分别在堆叠116内的不同层级处且因此在阵列100内的不同层级处形成存储材料106、电介质108及导体110。
如在图1B中展示，开口124可经形成穿过电介质120，穿过交替堆叠116及电介质114且穿过电介质104而停止在电介质102上或其中。例如，可图案化电介质120以形成穿过电介质120、穿过交替堆叠116及电介质114且穿过电介质104的开口124。例如，例如成像抗蚀剂(例如，光致抗蚀剂)的掩模(未展示)可形成于电介质120上方且经图案化以暴露电介质120的区。随后可例如通过干式或湿式蚀刻移除电介质120的暴露区及电介质120的暴露区下方的交替堆叠116及电介质114的部分及电介质104的部分，以形成可终止于电介质102上或其中的开口124。
开口124可暴露电介质120的部分、电介质114的部分、堆叠116的部分(例如，存储材料106、电介质108及导体110的部分)及电介质104的部分。例如，电介质120、电介质114、堆叠116及电介质104的暴露部分可为共面且连续的且可形成开口124的侧(例如，侧壁)128。在实例中，电介质120、电介质114、存储材料106、电介质108、导体110及电介质104的暴露部分可形成穿过所述电介质120、电介质114、存储材料106、电介质108、导体110及电介质104的开口124的部分的边界表面(例如侧)。在一些实例中，开口124可具有圆形、正方形、矩形、多边形或椭圆形横截面。
如在图1C中展示，可移除相应堆叠116中的每一者中的导体110及因此相应导体110中的每一者的部分使得堆叠116中的每一者中的导体110的暴露部分130可相对于存储材料106的暴露部分及每一相应堆叠116中的电介质108的暴露部分凹入。例如，相应导体110的部分130可相对于开口124的侧128及因此电介质104、114及120的暴露部分凹入。
使相应导体110的部分130凹入可形成开口(例如，凹口)134，其可从侧128及因此存储材料106的暴露部分、电介质108的暴露部分、电介质114的暴露部分及电介质120的暴露部分)延伸到导体110的部分130。例如，可在开口124的侧128中形成开口134。从侧128到图1C中说明的部分130的开口124的深度d可(例如)为约10纳米到约30纳米。注意，导体110的部分130可形成相应开口134的边界表面，例如侧。在一些实例中，可使用对导体110具有选择性的各向同性蚀刻形成开口134。
如在图1D中展示，电介质138(例如氧化物或氮化物)可经形成于开口134中的每一者中而邻近于(例如，直接物理接触)每一相应导体110的相应部分130。例如，电介质138可替换相应导体110的经移除部分。在一些实例中，电介质138可形成于开口124中且随后可例如通过蚀刻移除，直到开口124中的电介质138的暴露部分与开口124的侧128及因此存储材料106、电介质108、电介质104、电介质114及电介质120的暴露部分共面(例如，齐平)。
在一些实例中，电介质(例如电介质108类似(例如，相同)的电介质)可经形成于开口134中而邻近于导体110的部分130(未展示)。接着，电介质138可经形成于开口134中而邻近于所述电介质，使得所述电介质介于电介质110的部分130与电介质138之间。
电介质138的暴露部分(例如电介质138的暴露部分144)、存储材料106的暴露部分(例如存储材料106的暴露部分148)、电介质108、电介质104、电介质114及电介质120的暴露部分可为共面且连续的且可形成开口124的侧128。例如，侧128可为包括电介质138、存储材料106、电介质108、电介质104、电介质114及电介质120的共面且连续部分的表面。注意，电介质138的暴露部分144可形成穿过所述电介质138的开口124的部分的边界表面。
堆叠(例如，每一堆叠)116中的电介质138可从所述堆叠的导体110的部分130延伸到所述堆叠116的电介质108的暴露部分及电荷存储材料106的暴露部分148。例如，电介质138(例如，每一电介质138)可从相应导体110的部分130延伸到存储材料106、电介质108、电介质104、电介质114及电介质120的暴露部分。
(例如，垂直)电介质150(例如电介质衬层)可形成于开口124中而邻近于所述开口的侧128，如在图1E中展示。例如，可使用电介质150给开口124加衬里。电介质150可经形成邻近于电介质104、电介质108、电介质114、电介质120、电介质138的暴露部分(例如相应电介质138的暴露部分144)及存储材料106的暴露部分(例如相应存储材料106的暴露部分148)。在一些实例中，电介质150可与电介质108类似(例如，相同)，如上文描述。
图1F说明沿着图1E中的线1F-1F取得的横截面视图，且图1G说明沿着图1E中的线1G-1G取得的横截面视图。图1E及1F展示(例如)邻近于(例如，直接物理接触)相应电介质138的先前暴露部分144(例如，在图1D中暴露)的电介质150。图1E及1F进一步展示邻近于导体110的部分130且在部分130与电介质150之间的电介质138。图1G及图1E展示(例如)邻近于存储材料106的先前暴露部分148(例如，在图1D中暴露)的电介质150。
例如导电柱的(例如，垂直)导体152(例如，电极)可形成于含有电介质150(例如，使用电介质150加衬里)的开口中。例如，导体152可经形成邻近于电介质150，如在图1E到1G中展示。在一些实例中，仅电介质150及导体152或仅导体152可形成于开口124中。开口124可(例如，可能不)包含(例如，可能缺乏任何)存储及/或切换材料，例如硫属化物材料。例如，在侧128与导体152之间可能不存在任何存储及/或切换材料。导体152可完全填充使用(例如)电介质150加衬里的开口124。如先前描述，可能难以在开口(例如开口124)中形成存储及/或切换材料(例如，在不具有存储及/或切换材料的厚度的非均匀性的情况下)。
电介质150及导体152可(例如)垂直于堆叠116及因此每一相应堆叠116的导体110、电介质108、电介质138及存储材料106、电介质104、114及110以及基底结构。例如，电介质150及/或导体152可穿过交替电介质114及堆叠116的堆叠。导体152可邻近于电介质150，使得电介质150介于导体152与交替电介质114及堆叠116之间。在一些实例中，每一相应堆叠116中的电介质138可在每一相应堆叠116的导体110与导体152之间。
在实施例中，电介质150可(例如，经形成)完全围绕导体152，如在图1F及1G中展示。电介质138可完全围绕电介质150及因此导体152，且导体110的部分可完全围绕电介质138。例如，导体152、电介质150、电介质138及导体110的部分可为同心的，如在图1F中展示。存储材料106的部分可完全围绕电介质150及因此导体152，如在图1G中展示。例如，导体152、电介质150及存储材料106的部分可为同心的，如在图1G中展示。
在一些实例中，导体110及/或导体152可包括导电掺杂多晶硅、由或基本上由导电掺杂多晶硅组成及/或可包括金属(例如耐火金属)或含金属材料(例如耐火金属硅化物或金属氮化物(例如，耐火金属氮化物))以及任何其它导电材料，由或基本上由上述材料组成。铬(Cr)、钴(Co)、铪(Hf)、钼(Mo)、铌(Nb)、钽(Ta)、钛(Ti)、钨(W)、钒(V)及锌(Zr)的金属通常被认为是耐火金属。
电介质108的部分可以与在图1G中针对存储材料106展示的方式类似的方式完全围绕电介质150及因此导体152。例如，导体152、电介质150及电介质108的部分可为同心的。
电介质114的部分可以与在图1G中针对存储材料106展示的方式类似的方式完全围绕电介质150及因此导体152。例如，导体152、电介质150及电介质114的部分可为同心的。
在一些实例中，堆叠116(例如，堆叠116中的每一者)可包含存储器单元156的部分。例如，每一相应存储器单元156可包含相应存储材料106的部分、相应导体110的部分(例如，在相应存储材料106的部分上)、相应电介质138的部分(例如，在相应存储材料106的部分上)、电介质150的不同部分及导体152的不同部分，如在图1E到1G中展示。存储器单元(例如，每一存储器单元)156可(例如)为环形形状，如在图1F及1G中展示。在一些实例中，相应电介质108的部分可在相应存储材料106的部分与相应导体110的部分之间且在相应存储材料106的部分与相应电介质138的部分之间，如在图1E中展示。在实例中，相应电介质138的部分可在相应导体110的部分与电介质150的不同部分及因此导体152的不同部分之间。
存储器单元156可在存储器单元的相应阶层(例如，叠层)中，其中存储器单元156的不同阶层可在存储器阵列100内的不同(例如，垂直)层级处以形成存储器单元156的堆叠。例如，存储器单元(例如，每一存储器单元)156可对应于相应堆叠116。相应存储器单元156可(例如)包含相应堆叠116及因此存储器阵列100中的层级处的相应导体110的部分及相应电介质138的部分、相应堆叠116中的另一层级处的相应电介质108的部分及相应堆叠116中的另一层级处的相应存储材料106的部分。每一相应存储器单元156及每一相应电介质114可交替，使得存储器单元156通过电介质114彼此分离。虽然图1A到1E展示四个堆叠116及存储器单元156的四个阶层，但存储器阵列100不限于此且可包含任何数目个堆叠116及存储器单元156的阶层。
在一些实例中，导体110可为信号线(例如，平面)，例如存取线(例如，字线)，且导体152可为信号线(例如，存取线)，例如数据线(例如，位线)。在一些实例中，存储材料106及因此相应存储器单元156可为自我选择。例如，存储材料106可充当开关(例如二极管)及存储元件。
每一相应堆叠116中的电介质138的长度可定义相应存储器单元156的有效长度。例如，电介质138的长度及因此每一相应存储器单元156的有效长度可为约10纳米到约30纳米。在一些实例中，每一相应存储器单元156的有效长度可为约图1C中展示的开口124的深度d。
在实例中，可将相对低电压(例如，负电压)施加到导体152，且可将相对高电压(例如，正电压)施加到导体110以产生跨存储材料106及因此包含所述存储材料106的存储器单元156的电压差。电压差可用来产生从导体110到导体152的导电(例如，电流)路径，其可包含电介质108、存储材料106及电介质150。例如，电流可从导体110流动通过电介质108、存储材料106、电介质150而到导体152。例如，电介质108及电介质150可足够薄以传递电流。在一些实例中，此电压差可用来编程相应存储材料106及因此相应存储器单元156中的阈值电压及因此状态。在一些实例中，电压差的极性可经反转以编程相应存储材料106及因此相应存储器单元156中的不同阈值电压及因此不同状态。
图2说明根据本发明的实施例的三维存储器阵列200。阵列200可(例如)为先前结合图1E到1G描述的阵列100。例如，可根据本文先前(例如，结合图1A到1G)描述的处理步骤来处理阵列200。
如在图2中展示，可称为字线(WL)的存取线可定位于多个层级上。例如，字线可定位于N个层级上。绝缘材料(为了清晰起见且以免使本发明的实施例模糊而未在图2中展示)可分离字线的层级。因而，通过绝缘材料分离的字线的层级可形成WL/绝缘材料堆叠。在一些实例中，每一字线可包含(例如，可为)图1E及1F中展示的相应导体110。在一些实例中，每一相应字线可在相应堆叠中，例如先前结合图1A到1E描述的堆叠116，其可包含字线及在不同于字线的层级处的存储材料(例如先前结合图1A到1E描述的存储材料106)。
此外，可称为位线(BL)的数据线可(例如)经布置垂直于字线，且定位于字线的N个层级上方的层级处(例如，在N+1层级处)。在一些实例中，每一位线可包含导体(例如，垂直导体)，例如图1E到1G中展示的导体152。
例如，阵列200可包含在本文中可称为字线的多个导电线202(例如，存取线)及在本文中可称为位线的多个导电线224(例如，数据线)。字线202可经布置成若干层级。字线202展示为经布置成图2中的四个层级。但是，字线202可经布置成的层级的数量可不限于此数量，且字线202可经布置成更多或更少个层级。字线202可彼此平行地布置在特定层级内。例如，多个层级中的每一者中的字线202可定位于每一层级内的相同相对位置处以便与正上方及/或下方的字线202对准。存储材料(例如，先前结合图1A到1G描述的存储材料106)可定位在不同层级处的字线之间以形成可包含相应字线及相应存储材料106的堆叠(例如，先前结合图1A到1E描述的堆叠116)。绝缘材料(例如，先前结合图1A到1E描述的电介质114)可定位于堆叠所处的层级之间。
如在图2中展示，位线224可彼此平行地布置在不同于字线202所处的层级(例如，在字线202所处的层级上方)的层级处。例如，位线可定位于存储器阵列200的顶部处，如在图2中说明。作为额外实例，位线可定位于阵列200的底部处(例如，使得导体152可耦合到(例如，接触)开口124的底部处的位线)。位线224可进一步布置成垂直于(例如，正交于)字线202以便具有位线224与字线202之间的重叠(例如，在不同层级的交叉)。但是，本发明的实施例不限于严格平行/正交配置。
图2中针对每一字线202展示的指数指示字线群组内的字线的位置(例如，排序)。例如，字线WL2,0展示为定位于字线群组的底部处的位置2处，且字线WL2,3展示为定位于字线群组的顶部处的位置2处。字线202可经布置成的层级的数量及每一层级处的字线202的数量可多于或少于图2中展示的数量。
在位线224及字线202的群组的每一重叠处，位线224的导体152可经定向大体上垂直于位线224及字线202，以便与字线群组中的每一字线202的部分相交。
例如，位线224的导体152可经布置以从位线224垂直延伸以与其下方的相应字线202的部分相交，如在图2中展示。例如，作为一个实例，导体152可穿过堆叠116(包含字线202及存储材料106)，以便完全由字线202及存储材料106包围。在一些实例中，堆叠116可包含存储器单元220的部分。例如，存储器单元220可包含字线202的部分、在不同于字线202的部分的层级处的存储材料106的部分及导体152的部分。
存储器单元220在图2中展示为以三维架构布置在将位线224的导体152及堆叠116在不同层级处彼此接近的位置附近。例如，存储器单元220可定位于导体152穿过堆叠116的部分之处。
例如，存储器单元220可经布置于多个层级中，每一层级在导体(例如导体152)与包含字线202的部分及存储材料106的部分的堆叠116的交叉点处具有存储器单元。存储器单元220的层级可形成于彼此不同的层级处，借此经垂直堆叠。因此，存储器阵列200可为三维存储器阵列，其可包含具有共同位线224但单独字线202的存储器单元220。虽然在图2中展示字线202的四个层级(及存储器单元220的四个对应层级)，但本发明的实施例不限于此且可包含更多或更少的字线202的层级(及存储器单元220的对应层级)。
尽管已在本文中说明且描述特定实例，但所属领域的技术人员将了解，经计算以实现相同结果的布置可取代展示的特定实施例。本发明意在涵盖本发明的一或多个实施例的调适或变动。应理解，已以说明性方式而非限制性方式做出上述描述。应参考所附权利要求书以及这些权利要求书所授权的等效物的全部范围确定本发明的一或多个实例的范围。

Claims (18)

1.一种存储器阵列，其包括：
多个第一电介质材料及多个堆叠，其中每一相应第一电介质材料及每一相应堆叠交替，且其中每一相应堆叠包括第一导电材料及仅在所述第一导电材料的一侧上的存储材料；
第二导电材料，其穿过所述多个第一电介质材料及所述多个堆叠，以使得所述第二导电材料的主轴垂直于所述存储材料的主轴；以及
第二电介质材料，其与所述第二导电材料直接物理接触并在所述第二导电材料和所述多个堆叠之间穿过所述多个第一电介质材料和所述多个堆叠；
其中每一相应堆叠进一步包括所述第一导电材料与所述第二电介质材料之间的
第三电介质材料，以使得所述每一相应堆叠的所述存储材料仅在所述第三电介质材料的一侧上，所述第二电介质材料位于所述第二导电材料和所述第三电介质材料之间，并且所述第三电介质材料直接物理接触所述第一导电材料和所述第二电介质材料。
2.根据权利要求1所述的存储器阵列，其中所述存储材料直接物理接触所述第二电介质材料。
3.根据权利要求1所述的存储器阵列，其中所述第二电介质材料直接物理接触所述多个第一电介质材料。
4.根据权利要求1所述的存储器阵列，其中每一相应堆叠进一步包括介于所述第一导电材料与所述存储材料之间的第四电介质材料。
5.根据权利要求1所述的存储器阵列，其中所述第一导电材料及所述存储材料是在每一相应堆叠内的不同层级处。
6.根据权利要求1所述的存储器阵列，其中所述第二导电材料的主轴垂直于所述多个第一电介质材料的主轴。
7.根据权利要求1所述的存储器阵列，其中所述存储材料是自我选择存储材料。
8.根据权利要求1所述的存储器阵列，其中所述存储材料形成于所述第二导电材料周围。
9.根据权利要求1所述的存储器阵列，其中所述存储材料包括硫属化物材料。
10.根据权利要求1所述的存储器阵列，其中在每一相应堆叠中的电荷存储材料的表面和在每一相应堆叠中的所述第三电介质材料的表面共面，其中所述电荷存储材料的表面与所述第二电介质材料直接物理接触，所述第三电介质材料的表面与所述第二电介质材料直接物理接触。
11.一种存储器阵列，其包括：
存储器单元堆叠；
第一电介质材料；及
第一导电材料，其直接物理接触所述第一电介质材料；
其中每一相应存储器单元包括：
所述第一导电材料的相应部分；
所述第一电介质材料的相应部分；
第二导电材料；
存储材料，其仅在所述第二导电材料的一侧上，以使得所述第一导电材料的主轴垂直于所述存储材料的主轴；以及
第二电介质材料，其介于所述第二导电材料与所述第一电介质材料之间，以使得所述存储材料仅在所述第二电介质材料的一侧上，所述第一电介质材料介于所述第一导电材料与所述第二电介质材料之间，且所述第二电介质材料直接物理接触所述第一电介质材料和所述第二导电材料。
12.根据权利要求11所述的存储器阵列，其中所述存储器单元通过额外电介质材料彼此分离。
13.根据权利要求11所述的存储器阵列，其中
所述第一电介质材料介于所述第一导电材料与所述存储材料之间。
14.根据权利要求11所述的存储器阵列，其中每一相应存储器单元包括介于所述第二电介质材料和所述存储材料之间的额外电介质材料。
15.根据权利要求14所述的存储器阵列，其中所述额外电介质材料介于所述第二导电材料与所述存储材料之间。
16.根据权利要求11所述的存储器阵列，其中每一相应存储器单元的所述存储材料用于在所述第一导电材料和所述第二导电材料之间形成导电路径。
17.根据权利要求11所述的存储器阵列，其中所述第一导电材料的所述主轴垂直于所述第二导电材料的主轴。
18.根据权利要求11所述的存储器阵列，其中每一相应存储器单元的所述第二导电材料和所述存储材料形成在所述第一导电材料周围。
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