JP5406782B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
列方向に選択された前記メモリセルの前記第1電極または前記第2導電体の何れか他方に、前記基準電位を基準としてVSL[V]を、列方向に非選択の前記メモリセルの前記第1電極または前記第2導電体の何れか他方に、前記基準電位を基準としてVSL/2[V]を、夫々印加し、前記選択メモリセルの前記第1電極と前記第2導電体間に印加される書き換え電圧の絶対値VSLのうち、前記可変抵抗素子に印加される電圧の割合をxとし、前記絶縁体の膜厚をd[nm]とし、y=10×VSL/dとすると、前記絶縁体の伝導帯の底のエネルギーと、前記第1導電体と前記第2導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差[eV]が、a1y2+b1y+c1以下で、かつ、a2y2+b2y+c2以上であり、ここで、a1=−3.09×10−3(1−x)2、b1=1.32×10−1(1−x)、c1=4.10×10−2、a2=−8.83×10−3x3+1.70×10−5x2+5.94×10−4x−2.31×10−3、b2=4.94×10−1x3+3.53×10−2x2+5.87×10−2x+7.54×10−2、c2=7.62×10−1x3+5.03×10−2x2+9.24×10−2x+4.97×10−2であることを第1の特徴とする。
φ≧0.5VSL/d+0.1
[数2]
φ≦VSL/d+0.1
(m+n−2)IHS (L)<ISL
J(E)/J(0.5E)>m+n−2
上述の第1実施形態では、1/2バイアス法で書き換え電圧を印加する際、選択メモリセルに印加される電圧VSLの大部分が非線形素子に印加されるとして、数1及び数2により規定される、望ましい非線形素子の障壁高さφと印加電界Eとの関係(図13の斜線部分の領域)を導いたが、より好ましくは、VSLの一部が可変抵抗素子にも印加されるとして、非線形素子の障壁高さφと印加電界Eとの関係をより精確に求めることが望ましい。
φA(y,x)=a1(x)y2+b1(x)y+c1(x),
a1(x)=a0(1−x)2,
b1(x)=b0(1−x),
c1(x)=c0
φB(y,x)=a2(x)y2+b2(x)y+c2(x),
a2(x)=−8.83×10−3x3+1.70×10−5x2+5.94×10−4x−2.31×10−3,
b2(x)=4.94×10−1x3+3.53×10−2x2+5.87×10−2x+7.54×10−2,
c2(x)=7.62×10−1x3+5.03×10−2x2+9.24×10−2x+4.97×10−2
上述の第1及び第2実施形態では、1/2バイアス法で書き換え電圧を印加する場合について説明したが、これは1/3バイアス法で書き換え電圧を印加する場合についても同様である。
J((1−x)y)/J(y/3)>m+n−2
φC(y,x)=a3(x)y2+b3(x)y+c3(x),
a3(x)=−1.84×10−3x3+6.81×10−4x2+4.99×10−4x−1.20×10−3,
b3(x)=2.26×10−1x3−7.02×10−2x2+3.20×10−2x+3.89×10−2,
c3(x)=5.23×10−1x3−1.48×10−1x2+6.40×10−2x+2.54×10−2
11,32: 可変抵抗体
12: 第2電極
13: 第1導電体
14,31: 絶縁体
15: 第2導電体
20,30: ワード線
21,33: ビット線
100: 本発明に係る不揮発性半導体記憶装置(本発明装置)
101,101a〜101f: メモリセルアレイ
102: ビット線デコーダ
103: ワード線デコーダ
104: 読み出し回路
105: 電圧スイッチ回路
106: 電圧発生回路
107: 制御回路
108: 制御信号線
109: アドレス線
110: データ線
a1,b1,c1,a2,b2,c2,a3,b3,c3:フィッティングパラメータ
B1〜Bm: ビット線
C11〜Cmn: メモリセル
d: 絶縁体の膜厚
EF: フェルミ準位
R11〜Rmn: 可変抵抗素子
S11〜Smn: 非線形素子
VSL: 選択メモリセルに印加される電圧
W1〜Wn: ワード線
x: 選択メモリセルに印加される電圧VSLのうち、可変抵抗素子に分圧される割合
y: VSL/d
φ: 障壁高さ
Claims (11)
- 第1電極と、第2電極と、前記第1電極及び前記第2電極と直接接続する可変抵抗体を備え、前記第1電極と前記第2電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第1導電体と第2導電体の間に絶縁体を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第2電極と前記第1導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第1電極または前記第2導電体の何れか一方に、所定の基準電位を、
行方向に非選択の前記メモリセルの前記第1電極または前記第2導電体の何れか一方に、前記基準電位を基準としてVSL/2[V]を、
列方向に選択された前記メモリセルの前記第1電極または前記第2導電体の何れか他方に、前記基準電位を基準としてVSL[V]を、
列方向に非選択の前記メモリセルの前記第1電極または前記第2導電体の何れか他方に、前記基準電位を基準としてVSL/2[V]を、夫々印加し、
前記選択メモリセルの前記第1電極と前記第2導電体間に印加される書き換え電圧の絶対値VSLのうち、前記可変抵抗素子に印加される電圧の割合をxとし、
前記絶縁体の膜厚をd[nm]とし、
y=10×VSL/dとすると、
前記絶縁体の伝導帯の底のエネルギーと、前記第1導電体と前記第2導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差[eV]が、a1y2+b1y+c1以下で、かつ、a2y2+b2y+c2以上であり、
a1=−3.09×10−3(1−x)2、
b1=1.32×10−1(1−x)、
c1=4.10×10−2、
a2=−8.83×10−3x3+1.70×10−5x2+5.94×10−4x−2.31×10−3、
b2=4.94×10−1x3+3.53×10−2x2+5.87×10−2x+7.54×10−2、
c2=7.62×10−1x3+5.03×10−2x2+9.24×10−2x+4.97×10−2、
であることを特徴とする不揮発性半導体記憶装置。 - 第1電極と、第2電極と、前記第1電極と直接及び前記第2電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第1電極と前記第2電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第1電極または前記第2電極の何れか一方に、所定の基準電位を、
行方向に非選択の前記メモリセルの前記第1電極または前記第2電極の何れか一方に、前記基準電位を基準としてVSL/2[V]を、
列方向に選択された前記メモリセルの前記第1電極または前記第2電極の何れか他方に、前記基準電位を基準としてVSL[V]を、
列方向に非選択の前記メモリセルの前記第1電極または前記第2電極の何れか他方に、前記基準電位を基準としてVSL/2[V]を、夫々印加し、
前記選択メモリセルの前記第1電極と前記第2電極間に印加される書き換え電圧の絶対値VSLのうち、前記可変抵抗体に印加される電圧の割合をxとし、
前記絶縁体の膜厚をd[nm]とし、
y=10×VSL/dとすると、
前記絶縁体の伝導帯の底のエネルギーと前記第2電極のフェルミ準位とのエネルギー差[eV]、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導帯の底とのエネルギー差[eV]の少なくとも何れか一方が、a1y2+b1y+c1以下で、かつ、a2y2+b2y+c2以上であり、
a1=−3.09×10−3(1−x)2、
b1=1.32×10−1(1−x)、
c1=4.10×10−2、
a2=−8.83×10−3x3+1.70×10−5x2+5.94×10−4x−2.31×10−3、
b2=4.94×10−1x3+3.53×10−2x2+5.87×10−2x+7.54×10−2、
c2=7.62×10−1x3+5.03×10−2x2+9.24×10−2x+4.97×10−2、
であることを特徴とする不揮発性半導体記憶装置。 - 第1電極と、第2電極と、前記第1電極及び前記第2電極と直接接続する可変抵抗体を備え、前記第1電極と前記第2電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第1導電体と第2導電体の間に絶縁体を挟持してなる非線形素子と、を備え、
前記可変抵抗素子と前記非線形素子が前記第2電極と前記第1導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第1電極または前記第2導電体の何れか一方に、所定の基準電位を、
行方向に非選択の前記メモリセルの前記第1電極または前記第2導電体の何れか一方に、前記基準電位を基準としてVSL×2/3[V]を、
列方向に選択された前記メモリセルの前記第1電極または前記第2導電体の何れか他方に、前記基準電位を基準としてVSL[V]を、
列方向に非選択の前記メモリセルの前記第1電極または前記第2導電体の何れか他方に、前記基準電位を基準としてVSL/3[V]を、夫々印加し、
前記選択メモリセルの前記第1電極と前記第2導電体間に印加される書き換え電圧の絶対値VSLのうち、前記可変抵抗素子に印加される電圧の割合をxとし、
前記絶縁体の膜厚をd[nm]とし、
y=10×VSL/dとすると、
前記絶縁体の伝導帯の底のエネルギーと、前記第1導電体と前記第2導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差[eV]が、a1y2+b1y+c1以下で、かつ、a3y2+b3y+c3以上であり、
a1=−3.09×10−3(1−x)2、
b1=1.32×10−1(1−x)、
c1=4.10×10−2、
a3=−1.84×10−3x3+6.81×10−4x2+4.99×10−4x−1.20×10−3、
b3=2.26×10−1x3−7.02×10−2x2+3.20×10−2x+3.89×10−2、
c3=5.23×10−1x3−1.48×10−1x2+6.40×10−2x+2.54×10−2、
であることを特徴とする不揮発性半導体記憶装置。 - 第1電極と、第2電極と、前記第1電極と直接及び前記第2電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第1電極と前記第2電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
行方向に選択された前記メモリセルの前記第1電極または前記第2電極の何れか一方に、所定の基準電位を、
行方向に非選択の前記メモリセルの前記第1電極または前記第2電極の何れか一方に、前記基準電位を基準としてVSL×2/3[V]を、
列方向に選択された前記メモリセルの前記第1電極または前記第2電極の何れか他方に、前記基準電位を基準としてVSL[V]を、
列方向に非選択の前記メモリセルの前記第1電極または前記第2電極の何れか他方に、前記基準電位を基準としてVSL/3[V]を、夫々印加し、
前記選択メモリセルの前記第1電極と前記第2電極間に印加される書き換え電圧の絶対値VSLのうち、前記可変抵抗体に印加される電圧の割合をxとし、
前記絶縁体の膜厚をd[nm]とし、
y=10×VSL/dとすると、
前記絶縁体の伝導帯の底のエネルギーと前記第2電極のフェルミ準位とのエネルギー差[eV]、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導帯の底とのエネルギー差[eV]の少なくとも何れか一方が、a1y2+b1y+c1以下で、かつ、a3y2+b3y+c3以上であり、
a1=−3.09×10−3(1−x)2、
b1=1.32×10−1(1−x)、
c1=4.10×10−2、
a3=−1.84×10−3x3+6.81×10−4x2+4.99×10−4x−1.20×10−3、
b3=2.26×10−1x3−7.02×10−2x2+3.20×10−2x+3.89×10−2、
c3=5.23×10−1x3−1.48×10−1x2+6.40×10−2x+2.54×10−2、
であることを特徴とする不揮発性半導体記憶装置。 - (1−x)VSL/dが1以下であることを特徴とする請求項1〜4の何れか一項に記載の不揮発性半導体記憶装置。
- 第1電極と、第2電極と、前記第1電極及び前記第2電極と直接接続する可変抵抗体を備え、前記第1電極と前記第2電極の間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子と、
第1導電体と第2導電体の間に絶縁体を挟持してなる非線形素子と、が前記第2電極と前記第1導電体を接続することにより直列に接続されたメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
前記選択メモリセルの前記第1電極と前記第2導電体間に印加される書き換え電圧の絶対値をVSL[V]、
前記絶縁体の膜厚をd[nm]とすると、
前記絶縁体の伝導帯の底のエネルギーと、前記第1導電体と前記第2導電体の少なくとも何れか一方のフェルミ準位とのエネルギー差[eV]が、(0.5VSL/d+0.1)以上で、かつ、(VSL/d+0.1)以下であることを特徴とする不揮発性半導体記憶装置。 - 第1電極と、第2電極と、前記第1電極と直接及び前記第2電極と絶縁体を介して間接に接続する可変抵抗体を備え、前記第1電極と前記第2電極間に電圧を印加することにより抵抗状態が二以上の異なる状態間で遷移し、当該遷移後の一の抵抗状態が不揮発的に保持される可変抵抗素子を有するメモリセルを複数、夫々行及び列方向にマトリクス状に配置してなるメモリセルアレイを有する不揮発性半導体記憶装置であって、
前記メモリセルアレイ内の前記メモリセルの中から書き換え対象の選択メモリセルを選択し、前記選択メモリセルに記憶されている情報の書き換えを行う際に、
前記選択メモリセルの前記第1電極と前記第2電極間に印加される書き換え電圧の絶対値をVSL[V]、
前記絶縁体の膜厚をd[nm]とすると、
前記絶縁体の伝導帯の底のエネルギーと前記第2電極のフェルミ準位とのエネルギー差[eV]、或いは、前記絶縁体の伝導帯の底と前記可変抵抗体の伝導帯の底とのエネルギー差[eV]の少なくとも何れか一方が、(0.5VSL/d+0.1)以上で、かつ、(VSL/d+0.1)以下であることを特徴とする不揮発性半導体記憶装置。 - VSL/dが1以下であることを特徴とする請求項6又は7の何れか一項に記載の不揮発性半導体記憶装置。
- 前記第1導電体と前記第2導電体が同一の材料で構成されることを特徴とする請求項1、3及び6のうち何れか一項に記載の不揮発性半導体記憶装置。
- 前記絶縁体の膜厚dが5nm以下であることを特徴とする請求項1〜9の何れか一項に記載の不揮発性半導体記憶装置。
- 前記絶縁体のバンドギャップが5eV以上であることを特徴とする請求項1〜10の何れか一項に記載の不揮発性半導体記憶装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN107104123A (zh) * | 2016-02-22 | 2017-08-29 | 三星电子株式会社 | 存储器件 |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8841649B2 (en) | 2012-08-31 | 2014-09-23 | Micron Technology, Inc. | Three dimensional memory array architecture |
US8729523B2 (en) * | 2012-08-31 | 2014-05-20 | Micron Technology, Inc. | Three dimensional memory array architecture |
US10134984B1 (en) * | 2014-12-31 | 2018-11-20 | Crossbar, Inc. | Two-terminal memory electrode comprising a non-continuous contact surface |
KR102474303B1 (ko) * | 2016-02-02 | 2022-12-06 | 에스케이하이닉스 주식회사 | 스위칭 소자, 저항 변화 메모리 장치, 스위칭 소자의 제조 방법, 및 저항 변화 메모리 장치의 제조 방법 |
CN117276353A (zh) | 2017-06-27 | 2023-12-22 | 株式会社半导体能源研究所 | 半导体装置、半导体晶片、存储装置及电子设备 |
US10461125B2 (en) | 2017-08-29 | 2019-10-29 | Micron Technology, Inc. | Three dimensional memory arrays |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006203098A (ja) * | 2005-01-24 | 2006-08-03 | Sharp Corp | 不揮発性半導体記憶装置 |
JP2008021750A (ja) * | 2006-07-11 | 2008-01-31 | Matsushita Electric Ind Co Ltd | 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ |
JP5066565B2 (ja) * | 2007-03-22 | 2012-11-07 | パナソニック株式会社 | 記憶素子及び記憶装置 |
WO2009011113A1 (ja) * | 2007-07-18 | 2009-01-22 | Panasonic Corporation | 電流制限素子とそれを用いたメモリ装置およびその製造方法 |
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CN107104123A (zh) * | 2016-02-22 | 2017-08-29 | 三星电子株式会社 | 存储器件 |
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