KR102474303B1 - 스위칭 소자, 저항 변화 메모리 장치, 스위칭 소자의 제조 방법, 및 저항 변화 메모리 장치의 제조 방법 - Google Patents

스위칭 소자, 저항 변화 메모리 장치, 스위칭 소자의 제조 방법, 및 저항 변화 메모리 장치의 제조 방법 Download PDF

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Abstract

일 실시 예에 따르는 스위칭 소자의 제조 방법에 있어서, 기판 상에 제1 전극층, 절연층 및 제2 전극층을 포함하는 필라 구조물을 형성한다. 상기 필라 구조물에 대하여 경사형 도핑을 실시하여 상기 절연층의 적어도 일부분에 도펀트를 주입한다. 상기 경사형 도핑은 상기 절연층 내에 문턱 스위칭 동작 영역을 형성한다.

Description

스위칭 소자, 저항 변화 메모리 장치, 스위칭 소자의 제조 방법, 및 저항 변화 메모리 장치의 제조 방법{switching device, resistive random access memory, method of fabricating switching device and resistive random access memory}
본 개시(disclosure)는 대체로(generally) 스위칭 소자, 이를 포함하는 저항 변화 메모리 장치에 관한 것이다.
크로스 포인트 반도체 어레이 구조는 고집적도를 요구하는 메모리 장치의 셀 영역에 채택되고 있다. 구체적으로, 크로스 포인트 반도체 어레이 구조는 최근에 등장하는 저항 변화 메모리(Resistive RAM), 상변화 메모리(Phase Change RAM), 자기 변화 메모리(Magnetic RAM) 등에서, 서로 다른 평면 상에서 교차하는 전극 사이에서 형성되는 필라(pillar) 형태의 셀 구조로 적용되고 있다.
한편, 크로스 포인트 반도체 어레이 구조에서는, 인접하는 셀 사이에 발생하는 누설 전류(sneak current)에 의해, 셀 정보에 대한 쓰기 오류 및 읽기 오류가 발생할 가능성이 있다. 이러한 오류를 억제하기 위해, 상기 셀 내에 선택 소자를 추가적으로 배치하려는 연구가 진행되고 있다. 이러한 선택 소자로는, 트랜지스터, 다이오드, 터널 장벽 소자(tunnel barrier device), 오보닉 문턱 스위치(ovonic threshold switch) 등과 같은 스위칭 소자가 제안되고 있다.
본 개시의 일 실시 예는, 오프-전류(off-current)를 감소시킬 수 있는 필라구조물 형태의 스위칭 소자의 구조 및 이의 제조 방법을 제공한다.
본 개시의 다른 실시 예는, 오프-전류(Current)가 감소된 스위칭 소자를 선택 소자로 채용하는 필라 구조물 형태의 저항 변화 메모리 장치 및 이의 제조 방법을 제공한다.
본 개시의 일 측면에 따르는 스위칭 소자의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판 상에 제1 전극층, 절연층 및 제2 전극층을 포함하는 필라 구조물을 형성한다. 상기 필라 구조물에 대하여 경사형 도핑을 실시하여 상기 절연층의 적어도 일부분에 도펀트를 주입한다. 상기 경사형 도핑은 상기 절연층 내에 문턱 스위칭 동작 영역을 형성한다.
본 개시의 다른 측면에 따르는 스위칭 소자는 제1 전극층, 절연층 및 제2 전극층을 구비하는 필라 구조물, 및 상기 절연층의 일 측면으로부터 내부 방향으로 소정 깊이 내에 배치되는 문턱 스위칭 동작 영역을 포함한다. 상기 문턱 스위칭 동작 영역은 상기 절연층을 n형 또는 p형으로 도핑하는 도펀트를 포함한다. 상기 문턱 스위칭 동작 영역의 크기는 상기 도펀트의 분포 면적에 의해 제어된다.
본 개시의 또다른 측면에 따르는 저항 변화 메모리 장치의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판 상에 필라 구조물의 어레이를 형성하되, 상기 필라 구조물은 순차적으로 적층되는 하부 전극층, 저항 변화 메모리층, 중간 전극층, 절연층, 및 상부 전극층을 포함한다. 상기 필라 구조물에 대하여 경사형 도핑을 실시하여 상기 절연층의 적어도 일부분에 도펀트를 주입한다. 상기 경사형 도핑 공정은 상기 주입되는 도펀트의 분포 면적에 의해 제어되는 문턱 스위칭 동작 영역을 형성한다.
본 개시의 또다른 측면에 따르는 저항 변화 메모리 장치의 제조 방법이 개시된다. 상기 제조 방법에 있어서, 기판 상에 필라 구조물의 어레이를 형성하되, 상기 필라 구조물은 순차적으로 적층되는 하부 전극층, 절연층, 중간 전극층, 저항 변화 메모리층, 상부 전극층 및 적어도 상기 저항 변화 메모리층의 측벽을 덮는 스페이서를 포함한다. 상기 필라 구조물에 대하여 경사형 도핑을 실시하여 상기 절연층의 적어도 일부분에 도펀트를 주입한다. 상기 경사형 도핑 공정은 상기 주입되는 도펀트의 분포 면적에 의해 제어되는 문턱 스위칭 동작 영역을 형성한다.
본 개시의 또다른 측면에 따르는 저항 변화 메모리 장치가 개시된다. 상기 저항 변화 메모리 장치는 순차적으로 적층된 하부 전극층, 저항 변화 메모리층, 중간 전극층, 절연층, 및 상부 전극층을 구비하는 필라 구조물, 및 상기 절연층의 측면으로부터 내부 방향으로 소정 깊이 내에 배치되는 문턱 스위칭 동작 영역을 포함한다. 상기 문턱 스위칭 동작 영역은 상기 절연층을 n형 또는 p형으로 도핑하는 도펀트를 포함한다. 상기 문턱 스위칭 동작 영역의 크기는 상기 도펀트의 분포 면적에 의해 제어된다.
상술한 본 개시의 실시 예에 따르면, 필라 구조물 내에 위치하는 절연층의 적어도 일부분에 대해 도펀트 도핑을 수행함으로써, 상기 필라 구조물 형태의 스위칭 소자를 구현할 수 있다. 상술한 방법은, 상기 스위칭 소자를 축소시켜 제조할 경우, 상기 필라 구조물을 미세 패터닝 해야 하는 공정상 부담을 경감시킬 수 있다.
상술한 본 개시의 실시 예에 따르면, 필라 구조물을 포함하는 선택 소자 및 가변 저항 소자를 구비하는 저항 변화 메모리 장치를 구현할 때, 필라 구조물의 추가적인 형태 변경 없이 상기 선택 소자의 동작 영역의 크기를 제어할 수 있다. 이에 따라, 가변 저항 소자의 동작 영역의 크기와 무관하게 선택 소자의 동작 영역의 크기만을 감소시킬 수 있다. 상기 선택 소자 영역의 크기를 감소시킴으로써, 상기 선택 소자의 오프-전류 밀도를 효과적으로 감소시킬 수 있고, 이에 따라 상기 오프-전류에 기인하는 저항 변화 메모리 장치의 동작 신뢰성 저하 문제를 해결할 수 있다.
도 1a는 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(cross-point array device)를 개략적으로 나타내는 사시도이다.
도 1b는 도 1의 크로스-포인트 어레이 장치의 부분 확대도이다.
도 2 내지 도 5는 본 개시의 일 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 일 실시 예에 따르는 스위칭 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 7a 내지 도 11a는 본 개시의 제1 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 7b 내지 도 11b는 도 7a 내지 도 11a의 평면도를 I-I’로 절단하여 나타낸 단면도이다.
도 7c 내지 도 11c는 도 7a 내지 도 11a의 평면도를 Ⅱ-Ⅱ’로 절단하여 나타낸 단면도이다.
도 12a 내지 도 15a는 본 개시의 제2 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 12b 내지 도 15b는 도 12a 내지 도 15a의 평면도를 I-I’로 절단하여 나타낸 단면도이다.
도 12c 내지 도 15c는 도 12a 내지 도 15a의 평면도를 Ⅱ-Ⅱ’로 절단하여 나타낸 단면도이다
도 16a 내지 도 22a는 본 개시의 제3 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 16b 내지 도 22b는 도 16a 내지 도 22a의 평면도를 I-I’로 절단하여 나타낸 단면도이다.
도 16c 내지 도 22c는 도 16a 내지 도 22a의 평면도를 Ⅱ-Ⅱ’로 절단하여 나타낸 단면도이다.
도 23a 내지 도 26a는 본 개시의 제4 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다.
도 23b 내지 도 26b는 도 23a 내지 도 26a의 평면도를 I-I’로 절단하여 나타낸 단면도이다.
도 23c 내지 도 26c는 도 23a 내지 도 26a의 평면도를 Ⅱ-Ⅱ’로 절단하여 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 따라서, 본 명세서에 기재되는 ‘상부’, 또는 ‘하부’의 표현은 관찰자의 시점 변화에 따라, ‘상부’가 ‘하부’로, ‘하부’가‘상부’로 해석될 수도 있다. 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서 설명하는 스위칭 소자의 문턱 스위칭(threshold switching) 동작이란, 스위칭 소자에 외부 전압을 스윕(sweep)하면서 인가할 때 상기 스위칭 소자가 하기의 턴온 및 턴오프 상태를 순차적으로 구현하는 것을 의미할 수 있다. 먼저, 턴온 상태의 구현은, 초기 상태에서 스위칭 소자에 전압의 절대치를 순차적으로 증가시키면서 스윕할 때, 소정의 제1 문턱 전압 이상에서 동작 전류가 비선형적으로 증가하는 현상이 발생함으로써 달성할 수 있다. 그리고, 턴오프 상태의 구현은, 상기 스위칭 소자가 턴온된 상태에서 상기 스위칭 소자에 인가되는 전압의 절대치를 다시 순차적으로 감소시킬 때, 소정의 제2 문턱 전압 미만에서 동작 전류가 비선형적으로 감소하는 현상이 발생함으로써 달성할 수 있다.
도 1a는 본 개시의 일 실시 예에 따르는 크로스-포인트 어레이 장치(cross-point array device)를 개략적으로 나타내는 사시도이다. 도 1b는 도 1의 크로스-포인트 어레이 장치의 부분 확대도이다.
도 1a를 참조하면, 크로스-포인트 어레이 장치(1)는 x-방향으로 배열되는 제1 전도성 라인(10), y-방향으로 배열되는 제2 전도성 라인(20), 및 제1 및 제2 전도성 라인(10, 20)이 중첩되는 영역에서 z-방향을 따라 배치되는 필라 구조물(30)을 포함한다. 도면의 실시 예에서는, x-방향과 y-방향은 서로 직교하는 직교 좌표계로서 도시되고 있으나, 반드시 이에 한정되지 않고, x-방향과 y-방향이 비평행한 조건을 만족하는 한 다양한 변형예가 존재할 수 있다. 한편, 필라 구조물(30)은 x-방향 및 y 방향을 따라 복수의 어레이를 구성할 수 있다.
도 1b를 참조하면, 필라 구조물(30)은 하부 전극층(110), 저항 변화 메모리층(120), 중간 전극층(210), 절연층(220), 및 상부 전극층(230)을 구비할 수 있다. 이때, 하부 전극층(110), 저항 변화 메모리층(120), 및 중간 전극층(210)은 가변 저항 소자(31)를 구성할 수 있다. 중간 전극층(210), 절연층(220) 및 상부 전극층(230)은 선택 소자(32)를 구성할 수 있다. 이때, 중간 전극층(210)은 가변 저항 소자(31)와 선택 소자(32)가 공유할 수 있다. 이에 따라, 도 1a 및 도 1b에 도시되는 크로스-포인트 어레이 장치(1)는 가변 저항 소자(31) 및 선택 소자(32)를 구비하는 저항 변화 메모리 장치로 기능할 수 있다.
저항 변화 메모리 장치는, 제1 및 제2 전도성 라인(10, 20) 사이에서 소정 위치의 필라 구조물(30) 내부를 관통하는 전류의 크기에 따라 필라 구조물(30) 내부에 저장된 전기적 신호를 식별하는 메모리 장치로 정의될 수 있다. 상기 저항 변화 메모리 장치는, 일 예로서, 저항 변화 메모리 소자(RRAM), 상변화 메모리 소자(PRAM), 또는 자기 저항 메모리 소자(MRAM)를 포함할 수 있다. 이때, 가변 저항 소자(31)는 전기적 저항에 대한 메모리 특성을 가지고, 선택 소자(32)는 문턱 스위칭 동작 특성과 같은 비메모리 특성을 가진다.
가변 저항 소자(31)에 있어서, 하부 전극층(110) 및 중간 전극층(210)은 금속, 전도성 질화물, 전도성 산화물 등을 포함할 수 있다. 하부 전극층(110) 및 중간 전극층(210)은 일 예로서, 금(Au), 알루미늄(Al), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄산화물층(RuO2) 등을 포함할 수 있다.
가변 저항 소자(31)에 있어서, 저항 변화 메모리층(120)은 외부에서 인가되는 전압에 따라, 고저항 상태와 저저항 상태로 저항이 변화하는 물질을 포함할 수 있다. 저항 변화 메모리층(120)은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물과 같은 금속 산화물을 포함할 수 있다. 저항 변화 메모리층(120)은 다른 예로서, PCMO(Pr0 . 7Ca0 . 3MnO3), LCMO(La1 -xCaxMnO3), BSCFO(Ba0 . 5Sr0 . 5Co0 . 8Fe0 . 2O3 -δ), YBCO(YBa2Cu3O7 -x), (Ba,Sr)TiO3(Cr, Nb-doped), SrZrO3(Cr,V-doped), (La, Sr)MnO3, Sr1 - xLaxTiO3, La1 - xSrxFeO3, La 1- xSrxCoO3, SrFeO2.7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 등과 같은 페로브스카이트 물질을 포함할 수 있다. 저항 변화 메모리층(120)은 또다른 예로서, GexSe1 -x(Ag,Cu,Te-doped)와 같은 셀레나이드 계열의 물질 또는 Ag2S, Cu2S, CdS, ZnS 등과 같은 금속황화물을 포함할 수 있다.
선택 소자(32)는 가변 저항 소자(31)와 전기적으로 직렬 연결될 수 있다. 선택 소자(32)는 크로스-포인트 어레이 장치의 구동시, 이웃하는 필라 구조물 사이에 발생하는 누설 전류를 억제할 수 있다. 일 예로서, 상기 누설 전류의 크기는 선택 소자(32)가 턴오프 상태일 때 선택 소자(32)를 통해 발생하는 오프-전류(off-current)의 크기에 비례할 수 있다.
선택 소자(32)에 있어서, 절연층(220)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 절연층(220)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철 산화물을 포함할 수 있다. 절연층(220)은 화학양론비를 만족하지 않는 조성의 화합물을 포함할 수 있다. 절연층(220)은 비정질 구조를 가질 수 있다.
선택 소자(32)는 절연층(220)의 적어도 일부분이 n형 또는 p형의 도펀트로 도핑되어 형성된 문턱 스위칭 동작 영역을 포함할 수 있다. 상기 문턱 스위칭 동작 영역의 크기는 상기 도펀트의 분포 면적에 의해 제어될 수 있다. 선택 소자(32)의 문턱 스위칭 동작은 상기 문턱 스위칭 동작 영역을 통하여 이루어질 수 있다.
일 실시 예에 있어서, 상기 도펀트는 상기 절연층(220) 내부의 실리콘 원자 또는 금속 원자와 서로 다른 원자가를 가질 수 있다. 이에 따라, 상기 도펀트는 상기 절연층(220) 내부에 전도성 캐리어의 트랩 사이트를 형성할 수 있다. 상기 트랩 사이트는 외부 전압의 인가에 대응하여, 중간 전극층(210)과 상부 전극층(230) 사이를 이동하는 전도성 캐리어를 포획하거나 전도시킴으로써 문턱 스위칭 동작 특성을 구현할 수 있다.
일 예로서, 절연층(220)이 실리콘 산화물 또는 실리콘 질화물을 포함하는 경우, 상기 도펀트는 알루미늄(Al), 란타늄(La), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 구체적으로, 절연층(220)이 실리콘 산화물층인 경우, p형 도펀트로서 알루미늄, 또는 란타늄이 적용될 수 있으며, n형 도펀트로서 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr) 및 몰리브덴(Mo) 중 적어도 하나가 적용될 수 있다.
다른 예로서, 절연층(220)이 알루미늄 산화물 또는 알루미늄 질화물을 포함하는 경우, n형 도펀트로서, 티타늄(Ti), 구리(Cu), 지르코늄(Zr), 하프늄(Hf), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr) 및 몰리브덴(Mo) 중 적어도 하나가 적용될 수 있다.
상술한 바와 같이, 본 개시의 일 실시 예에 따르면, 선택 소자의 문턱 스위칭 동작 영역은 필라 구조물 내의 절연층이 도펀트로 도핑되어 형성될 수 있다. 일 실시 예에서, 상기 문턱 스위칭 동작 영역은 상기 절연층의 영역보다 작도록 제어될 수 있다. 상기 선택 소자의 문턱 스위칭 동작이 상기 절연층의 영역보다 축소된 문턱 스위칭 동작 영역에서 수행되므로, 상기 선택 소자의 오프 전류가 상대적으로 억제될 수 있다. 상술한 구조는, 상기 오프 전류를 억제하기 위해, 상기 선택 소자에 대응되는 필라 구조물 부위에 대한 추가적인 패터닝을 요구하지 않는다. 따라서, 필라 구조물의 형태 변경에 따라 발생할 수 있는 저항 변화 메모리 장치의 구조적 신뢰성 저하를 방지할 수 있다.
도 2 내지 도 5는 본 개시의 일 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 단면도이다. 도 2 내지 도 5를 참조하면, 스위칭 소자(32A, 32B, 32C, 32D)는 도 1a 및 도 1b와 관련하여 상술한 크로스-포인트 어레이 장치(1)의 선택 소자(32)에 적용될 수 있다.
도 2를 참조하면, 스위칭 소자(32A)는 제1 전극층(310), 절연층(320), 및 제2 전극층(330)을 구비하는 필라 구조물(30A)을 포함할 수 있다. 스위칭 소자(32A)는 절연층(320)의 일 측면으로부터 내부 방향으로 소정 깊이 내에 배치되는 문턱 스위칭 동작 영역(322)을 포함할 수 있다. 문턱 스위칭 동작 영역(322)은 절연층(320)을 n형 또는 p형으로 도핑시키는 도펀트를 포함할 수 있다. 상기 도펀트는 전도성 캐리어를 포획하거나 전도시킬 수 있는 트랩 사이트를 형성할 수 있다.
문턱 스위칭 동작 영역(322)은 필라 구조물(30A)의 높이 방향, 즉, z-방향을 따라 절연층(320)의 폭(w)보다 작은 폭(w1)을 가질 수 있다. 몇몇 실시 예에서, 상기 문턱 스위칭 동작 영역(322)의 폭(w1)은, z-방향을 따라 변화할 수 있다. 또한, 문턱 스위칭 동작 영역(322)은 절연층(320)의 두께(t)와 실질적으로 동일한 두께(t1)을 가질 수 있다. 즉, z-방향에 따라, 문턱 스위칭 동작 영역(322)의 경계는 절연층(320)과 제2 전극층(330)의 계면(S1)으로부터 절연층(320)과 제1 전극층(310)의 계면(S2)에 이를 수 있다.
상술한 스위칭 소자(32A)의 구조에 외부 전압이 인가될 때, 스위칭 소자(32A)의 문턱 스위칭 동작은 문턱 스위칭 동작 영역(322)에서 이루어질 수 있다. 문턱 스위칭 동작 영역(322) 외부의 절연층(320)의 영역에서는 전도성 캐리어의 전도가 억제될 수 있다.
이와 같이, 본 실시 예에서, 스위칭 소자(32A)가 크로스-포인트 어레이 장치의 선택 소자로 적용되는 경우, 선택 소자의 문턱 스위칭 동작 영역이 절연층의 영역보다 작은 영역으로 한정됨으로써 선택 소자의 턴오프시에 발생하는 오프-전류가 효과적으로 억제될 수 있다.
도 3을 참조하면, 스위칭 소자(32B)의 문턱 스위칭 동작 영역(324)은 필라 구조물(30B)의 높이 방향, 즉, z-방향을 따라 절연층(320)의 폭(w)보다 작은 폭(w2)을 가지도록 배치될 수 있다. 몇몇 실시 예에서, 상기 문턱 스위칭 동작 영역(324)의 폭(w2)은, z-방향을 따라 변화할 수 있다.
문턱 스위칭 동작 영역(324)은 절연층(320)의 두께(t)보다 작은 두께(t2)를 가질 수 있다. z-방향에 따른, 문턱 스위칭 동작 영역(324)의 경계면은 절연층(320)과 제2 전극층(330)의 계면(S1)으로부터 절연층(320)의 내부의 일 경계면(S2B)에 형성될 수 있다.
이에 따라, 상술한 스위칭 소자(32B)의 구조에 외부 전압이 인가될 때, 스위칭 소자(32B)의 문턱 스위칭 동작은 문턱 스위칭 동작 영역(324)과 문턱 스위칭 동작 영역(324)의 직하부에 위치하는 절연층(320)을 통해 이루어질 수 있다. 구체적으로, 스위칭 소자(32B)의 턴온시에, 제2 전극층(330)으로부터 문턱 스위칭 동작 영역(324)을 경유하여 경계면(S2B)에 도달한 전도성 캐리어가, 터널링을 통해 문턱 스위칭 동작 영역(324)의 직하부에 위치하는 절연층(320)을 통과하여 제1 전극층(310)으로 전도될 수 있다.
문턱 스위칭 동작 영역(324)의 직하부에 위치하는 절연층(320)은, 스위칭 소자(32B)가 턴오프 상태일 때, 스위칭 소자(32B)의 오프-전류를 추가적으로 감소시키는 역할을 수행할 수 있다.
도 4를 참조하면, 스위칭 소자(32C)의 문턱 스위칭 동작 영역(326)은 필라 구조물(30C)의 높이 방향, 즉, z-방향을 따라 절연층(320)의 폭(w)보다 작은 폭(w3)을 가지도록 배치될 수 있다. 몇몇 실시 예에서, 상기 문턱 스위칭 동작 영역(326)의 폭(w3)은, z-방향을 따라 변화할 수 있다.
문턱 스위칭 동작 영역(326)은 절연층(320)의 두께(t)보다 작은 두께(t3)를 가질 수 있다. z-방향에 따른, 문턱 스위칭 동작 영역(326)의 경계면은 절연층(320)과 제1 전극층(310)의 계면(S2)으로부터 절연층(320)의 내부의 일 경계면(S1C)에 형성될 수 있다.
이에 따라, 상술한 스위칭 소자(32C)의 구조에 외부 전압이 인가될 때, 스위칭 소자(32C)의 문턱 스위칭 동작은 문턱 스위칭 동작 영역(326)과 문턱 스위칭 동작 영역(326)의 직상부에 위치하는 절연층(320)을 통해 이루어질 수 있다. 구체적으로, 스위칭 소자(32C)의 턴온시에, 제1 전극층(310)으로부터 문턱 스위칭 동작 영역(326)을 경유하여 경계면(S1C)에 도달한 전도성 캐리어가, 터널링을 통해 문턱 스위칭 동작 영역(326)의 직상부에 위치하는 절연층(320)을 통과하여 제2 전극층(330)으로 전도할 수 있다.
문턱 스위칭 동작 영역(326)의 직상부에 위치하는 절연층(320)은, 스위칭 소자(32C)가 턴오프 상태일 때, 스위칭 소자의 오프-전류를 추가적으로 감소시키는 역할을 수행할 수 있다.
도 5를 참조하면, 스위칭 소자(32D)의 문턱 스위칭 동작 영역(328)은 필라 구조물(30D)의 높이 방향, 즉, z-방향을 따라 절연층(320)의 폭(w)보다 작은 폭(w4)을 가지도록 배치될 수 있다. 몇몇 실시 예에서, 상기 문턱 스위칭 동작 영역(328)의 폭(w4)은, z-방향을 따라 변화할 수 있다.
문턱 스위칭 동작 영역(328)은 절연층(320)의 두께(t)보다 작은 두께(t4)를 가질 수 있다. z-방향에 따른, 문턱 스위칭 동작 영역(326)의 경계면은 절연층(320)과의 일 경계면(S1D)로부터 또다른 경계면(S2D)에 이르도록 형성될 수 있다.
이에 따라, 상술한 스위칭 소자(32D)의 구조에 외부 전압이 인가될 때, 스위칭 소자(32D)의 문턱 스위칭 동작은 문턱 스위칭 동작 영역(328)과 문턱 스위칭 동작 영역(328)의 직상부 및 직하부에 위치하는 절연층(320)을 통해 이루어질 수 있다.
문턱 스위칭 동작 영역(328)의 직상부 및 직하부에 위치하는 절연층(320)은 선택 소자(32D)가 턴오프 상태일 때, 오프-전류를 억제하는 역할을 수행할 수 있으며, 선택 소자(32D)가 턴온 될 때, 터널링을 통해 전도성 캐리어를 전도시키는 역할을 수행할 수 있다.
상술한 도 2 내지 도 5의 실시 예에서, 스위칭 소자(32A, 32B, 32C, 32D)의 문턱 스위칭 동작 영역(322, 324, 326, 328)은 절연층(320)의 일 측면으로부터 내부 방향으로 형성되는 것으로 도시되고 있으나, 반드시 이에 한정되는 것은 아니고, 몇몇 다른 실시 예에서는 문턱 스위칭 동작 영역(322, 324, 326, 328)이 절연층(320)의 양쪽 측면으로부터 내부 방향으로 형성될 수도 있다.
문턱 스위칭 동작 영역(322, 324, 326, 328)은 절연층(320)을 n형 또는 p형으로 도핑하는 도펀트의 분포 면적에 의해 제어될 수 있다. 도 2 내지 도 5의 실시 예에서, 문턱 스위칭 동작 영역(322, 324, 326, 328)은 절연층(320)의 영역보다 작도록 형성되고 있으나, 반드시 이에 한정되는 것은 아니고, 몇몇 다른 실시 예에서는 문턱 스위칭 동작 영역(322, 324, 326, 328)이 절연층(320)의 영역과 실질적으로 동일할 수도 있다.
이하에서는, 필라 구조물에서, 스위칭 소자의 문턱 스위칭 동작 영역을 형성하는 방법을 기술하기로 한다.
도 6은 본 개시의 일 실시 예에 따르는 스위칭 소자의 제조 방법을 개략적으로 나타내는 순서도이다. 상기 스위칭 소자의 제조 방법은, 도 1 및 도 2와 관련하여 상술한 크로스-포인트 어레이 장치(1)의 선택 소자(32)의 제조 방법에 적용될 수 있다.
도 6을 참조하면, S110 단계에서 기판 상에 제1 전극층, 절연층 및 제2 전극층을 포함하는 필라 구조물을 형성한다. 일 실시 예에서, 상기 필라 구조물을 형성하는 공정은 다음과 같이 진행될 수 있다. 상기 기판 상에, 제1 전극 물질막, 절연 물질막, 및 제2 전극 물질막을 순차적으로 적층하는 공정을 수행한다. 이어서, 상기 제1 전극 물질막, 상기 절연 물질막 및 상기 제2 전극 물질막을 패터닝하여, 복수의 행 및 열로 배열된 필라 구조물을 제조한다.
이때, 상기 절연층은 일 예로서, 실리콘 산화물, 실리콘 질화물, 금속 산화물 및 금속 질화물 중에서 선택되는 적어도 하나를 포함할 수 있다.
S120 단계에서, 상기 필라 구조물에 대하여 경사형 도핑을 실시하여 상기 절연층의 적어도 일부분에 대하여 n형 또는 p형의 도펀트를 주입시킨다. 상기 경사형 도핑은 상기 절연층 내에 전도성 캐리어의 트랩 사이트를 형성함으로써, 스위칭 소자의 문턱 스위칭 동작 영역을 형성할 수 있다. 이때, 상기 문턱 스위칭 동작 영역의 크기는 상기 도펀트의 분포 면적에 의해 제어될 수 있다.
일 실시 예에서, 상기 경사형 도핑은, 이온 주입법을 적용하여, 상기 필라 구조물의 측벽으로 상기 도펀트를 주입하는 공정으로 진행될 수 있다.
구체적인 일 실시 예에서, 상기 경사형 도핑 공정은, 상기 도펀트 분포 영역의 경계면이 상기 절연층과 상기 제1 전극층과의 계면으로부터 상기 절연층과 상기 제2 전극층과의 계면에 이르도록 수행될 수 있다. 그 결과, 도 3에 도시된 스위칭 소자(32A)의 문턱 스위칭 동작 영역(322)과 실질적으로 동일한 경계면을 가지는 문턱 스위칭 동작 영역을 형성할 수 있다. 다른 실시 예에서, 상기 경사형 도핑 공정은, 상기 도펀트의 분포 영역의 적어도 일 경계면이, 상기 절연층의 내부에 위치하도록 수행될 수 있다. 그 결과, 도 4 내지 도 6에 도시된 스위칭 소자(32A, 32C, 32D)의 문턱 스위칭 동작 영역(324, 326, 328) 중 어느 하나와 실질적으로 동일한 경계면을 구비하는 문턱 스위칭 동작 영역을 형성할 수 있다.
상술한 공정을 포함하도록 진행하여, 스위칭 소자를 제조할 수 있다. 본 개시의 실시 예에 따르는 스위칭 소자의 제조 방법에서는, 절연층을 포함하는 필라 구조물을 패터닝에 의해 먼저 형성한다. 이어서, 상기 절연층의 적어도 일부분을 경사형 도핑하는 방법에 의해, 스위칭 소자의 문턱 스위칭 동작 영역을 형성한다. 이에 따라, 필라 구조물을 포함하는 스위칭 소자를 제조할 때, 필라 구조물의 추가적 형태 변경 없이, 스위칭 소자의 크기를 보다 용이하게 제어할 수 있다.
이하에서는, 스위칭 소자 및 이를 선택 소자로 채용하는 저항 변화 메모리 장치의 제조 방법을 보다 구체적으로 설명하기로 한다.
도 7a 내지 도 11a는 본 개시의 제1 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 7b 내지 도 11b는 도 7a 내지 도 11a의 평면도를 I-I’로 절단하여 나타낸 단면도이다. 도 7c 내지 도 11c는 도 7a 내지 도 11a의 평면도를 Ⅱ-Ⅱ’로 절단하여 나타낸 단면도이다.
도 7a, 도 7b 및 도 7c를 참조하면, 기판(701) 상에 하부 전도성 라인 패턴층(705)을 형성한다. 일 실시 예에서, 하부 전도성 라인 패턴층(705)을 형성하는 공정은, 기판(701) 상에 전도성 물질막을 공지의 박막 증착 공정을 적용하여 형성한 후에, 공지의 리소그래피 및 식각 공정을 적용하여, 상기 전도성 물질막을 라인 형태로 패터닝하는 과정으로 진행될 수 있다.
기판(701)은 일 예로서, 실리콘, 갈륨비소 등의 기판일 수 있지만, 반드시 이에 한정되는 것은 아니고, 반도체 공정이 가능한, 세라믹, 폴리머, 또는 금속 재질의 기판 일 수도 있다. 상기 기판은 내부에 형성되는 집적 회로를 구비할 수 있다. 하부 전도성 라인 패턴층(705)은 공지의 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 하부 전도성 라인 패턴(705) 사이를 메우는 하부 절연층(707)을 형성한다. 이어서, 하부 전도성 라인 패턴(705) 및 하부 절연층(707) 상에 하부 전극 물질막(710), 저항 변화 메모리 물질막(720), 중간 전극 물질막(730), 절연 물질막(740) 및 상부 전극 물질막(750)을 순차적으로 적층한다.
하부 전극 물질막(710), 중간 전극 물질막(730) 및 상부 전극 물질막(750)은 일 예로서, 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다. 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 알루미늄(Al), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN), 질화탄탈륨(TaN), 루테늄 산화물(RuO2) 등을 포함할 수 있다. 하부 전극 물질막(710), 중간 전극 물질막(730) 및 상부 전극 물질막(750)은 일 예로서, 공지의 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성할 수 있다.
저항 변화 메모리 물질막(720)은, 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물과 같은 금속 산화물을 포함할 수 있다. 저항 변화 메모리 물질막(720)은 다른 예로서, PCMO(Pr0.7Ca0.3MnO3), LCMO(La1-xCaxMnO3), BSCFO(Ba0 . 5Sr0 . 5Co0 . 8Fe0 . 2O3 -δ), YBCO(YBa2Cu3O7 -x), (Ba,Sr)TiO3(Cr, Nb-doped), SrZrO3(Cr,V-doped), (La, Sr)MnO3, Sr1 - xLaxTiO3, La1 -xSrxFeO3, La 1- xSrxCoO3, SrFeO2 .7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 등과 같은 페로브스카이트 물질을 포함할 수 있다. 저항 변화 메모리층(120)은 또다른 예로서, GexSe1-x(Ag,Cu,Te-doped)와 같은 셀레나이드 계열의 물질 또는 Ag2S, Cu2S, CdS, ZnS 등과 같은 금속황화물을 포함할 수 있다. 저항 변화 메모리 물질막(720)은, 일 예로서, 공지의 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성할 수 있다.
절연 물질막(740)은 일 예로서, 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 질화물 또는 이들의 둘 이상의 조합을 포함할 수 있다. 일 예로서, 절연 물질막(740)은 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 텅스텐 산화물, 티타늄 산화물, 니켈 산화물, 구리 산화물, 망간 산화물, 탄탈륨 산화물, 니오븀 산화물 또는 철 산화물을 포함할 수 있다.
절연 물질막(740)은 일 예로서, 공지의 스퍼터링법, 원자층 증착법, 증발법, 화학기상증착법, 전자빔 증착법 등을 적용하여 형성될 수 있다. 절연 물질막(740)은 상술한 화합물이 화학양론비를 만족하지 않는 조성을 가지도록 형성될 수 있다. 절연 물질막(740)은 비정질 구조를 가질 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상부 전극 물질막(750), 절연 물질막(740), 중간 전극 물질막(730), 저항 변화 메모리 물질막(720) 및 하부 전극 물질막(710)을 패터닝하여, 하부 전도성 라인 패턴층(705) 상에 필라 구조물(70)의 어레이를 형성한다. 필라 구조물(70)은 하부 전극층(715), 저항 변화 메모리층(725), 중간 전극층(735), 절연층(745) 및 상부 전극층(755)을 포함한다.
도 10a, 도 10b 및 도 10c를 참조하면, 필라 구조물(70)에 대하여 경사형 도핑을 실시하여, 절연층(745)의 적어도 일부분에 도펀트를 주입한다. 상기 도펀트는 절연층(745)을 n형 또는 p형으로 도핑할 수 있다.
일 예로서, 절연층(745)이 실리콘 산화물 또는 실리콘 질화물을 포함하는 경우, 상기 도펀트는 알루미늄(Al), 란타늄(La), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr) 및 몰리브덴(Mo) 중 적어도 하나를 포함할 수 있다. 구체적으로, 절연층(745)이 실리콘 산화물층인 경우, p형 도펀트로서 알루미늄, 또는 란타늄이 적용될 수 있으며, n형 도펀트로서 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr) 및 몰리브덴(Mo) 중 적어도 하나가 적용될 수 있다. 다른 예로서, 절연층(745)이 알루미늄 산화물 또는 알루미늄 질화물을 포함하는 경우, n형 도펀트로서, 티타늄(Ti), 구리(Cu), 지르코늄(Zr), 하프늄(Hf), 니오븀(Nb), 바나듐(V), 탄탈륨(Ta), 텅스텐(W), 크롬(Cr) 및 몰리브덴(Mo) 중 적어도 하나가 적용될 수 있다.
일 실시 예에 있어서, 상기 경사형 도핑은 경사형 이온 주입 공정(I2)에 의해 진행될 수 있다. 경사형 이온 주입 공정(I2)은 필라 구조물(70)의 측벽으로 도펀트를 주입하는 과정으로 진행될 수 있다. 이때, 경사형 이온 주입 공정(I2)의 이온 주입 경사각, 이온 농도 및 주입 에너지 중 적어도 하나를 제어하여, 경사형 이온 주입 공정(I2)이 저항 변화 메모리층(725) 상부의 영역에 대해 이루어지도록 할 수 있다. 이에 따라, 저항 변화 메모리층(725)이 이온 주입 공정(I2)에 의해 물리적 손상을 받거나, 주입되는 도펀트에 의해 물성이 변화되는 것을 방지할 수 있다.
상기 경사형 도핑에 의해, 절연층(745) 내에 문턱 스위칭 동작 영역(745I)가 형성될 수 있다. 문턱 스위칭 동작 영역(745I)은 상기 주입되는 도펀트의 분포 면적에 의해 제어될 수 있다. 일 예로서, 문턱 스위칭 동작 영역(745I)은 도 3 내지 도 6과 관련된 스위칭 소자(32A, 32B, 32C, 32D)의 문턱 스위칭 동작 영역(322, 324, 326, 328) 중 어느 하나와 그 구조가 실질적으로 동일할 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 필라 구조물(70) 사이를 매립하는 제1 층간 절연층(760)을 형성한다. 이어서, 상부 전극층(755) 및 제1 층간 절연층(760) 상에 상부 전도성 라인 패턴층(775)를 형성한다. 상부 전도성 라인 패턴층(775)은 하부 전도성 라인 패턴층(705)와 서로 평행하지 않은 방향으로 배열될 수 있다.
일 실시 예에서, 상부 전도성 라인 패턴층(775)을 형성하는 공정은, 상부 전극층(755) 및 제1 층간 절연층(760) 상에 전도성 물질막을 공지의 박막 증착 공정을 적용하여 형성한 후에, 상기 전도성 물질막을 공지의 리소그래피 및 식각 공정을 적용하여, 라인 형태로 패터닝하는 과정으로 진행될 수 있다. 상부 전도성 라인 패턴층(775)은 공지의 금속, 전도성 금속 질화물, 전도성 금속 산화물 등을 포함할 수 있다.
상술한 방법을 적용함으로써, 제1 실시 예의 제조 방법에 따라 저항 변화 메모리 장치를 제조할 수 있다. 상기 저항 변화 메모리 장치는, 서로 평행하지 않은 라인 형태의 하부 전도성 라인 패턴층(705) 및 상부 전도성 라인 패턴층(775)을 구비할 수 있다. 또한, 상기 저항 변화 메모리 장치는 하부 전도성 라인 패턴층(705)과 상부 전도성 라인 패턴층(775)이 교차하는 영역에, 필라 형태의 가변 저항 소자 및 선택 소자를 구비할 수 있다. 상기 가변 저항 소자는 하부 전극층(715), 저항 변화 메모리층(725) 및 중간 전극층(735)을 포함할 수 있다. 상기 선택 소자는 중간 전극층(735), 문턱 스위칭 동작 영역(745I)이 형성된 절연층(745), 및 상부 전극층(755)을 포함할 수 있다.
도 12a 내지 도 15a는 본 개시의 제2 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 12b 내지 도 15b는 도 12a 내지 도 15a의 평면도를 I-I’로 절단하여 나타낸 단면도이다. 도 12c 내지 도 15c는 도 12a 내지 도 15a의 평면도를 Ⅱ-Ⅱ’로 절단하여 나타낸 단면도이다.
도 12a, 도 12b 및 도 12c를 참조하면, 먼저, 기판(705) 상에 하부 전도성 라인 패턴(705)을 형성한다. 하부 전도성 라인 패턴층(705)을 형성하는 공정은 도 7a, 도 7b 및 도 7c와 관련하여 상술한 실시 예의 공정과 실질적으로 동일하다. 이어서, 하부 전도성 라인 패턴(705) 사이를 매립하는 하부 절연층(707)을 형성한다. 이어서, 하부 전도성 라인 패턴(705) 및 하부 절연층(707) 상에 하부 전극 물질막(710), 절연 물질막(740), 중간 전극 물질막(730), 저항 변화 메모리 물질막(720), 및 상부 전극 물질막(750)을 순차적으로 적층한다.
본 실시 예에서는, 도 8a, 도 8b 및 도 8c와 관련하여 상술한 실시 예와 비교할 때, 절연 물질막(740) 및 저항 변화 메모리 물질막(720)의 적층 순서가 서로 변경되어 진행될 수 있다.
도 13a, 도 13b, 및 도 13c를 참조하면, 상부 전극 물질막(750) 및 저항 변화 메모리 물질막(720)을 패터닝한다. 패터닝 결과, 중간 전극 물질막(730) 상에 상부 전극층(755) 및 저항 변화 메모리층(725)을 구비하는 상부 필라 구조물을 형성한다.
도 14a, 도 14b 및 도 14c를 참조하면, 중간 전극 물질막(730) 상에서, 상부 전극층(755) 및 저항 변화 메모리층(725)의 측벽에 스페이서(1410)을 형성한다. 스페이서(1410)는 적어도 저항 변화 메모리층(725)를 덮도록 형성될 수 있다.
스페이서(1410)는 하부 전극 물질막(710), 절연 물질막(740), 중간 전극 물질막(730)과 식각 선택비를 가질 수 있다. 또한, 스페이서(1410)은 후술하는 이온 주입 공정시에, 보호층 또는 도핑 억제층으로서의 기능을 수행할 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 기판(701) 상에서 중간 전극 물질막(730), 절연 물질막(740), 및 하부 전극 물질막(710)을 패터닝한다. 패터닝 결과, 기판(701) 상에서 중간 전극층(735), 절연층(745) 및 하부 전극층(715)을 구비하는 하부 필라 구조물을 형성한다.
이어서, 상기 상부 및 하부 필라 구조물을 포함하는 필라 구조물(1500)에 대하여 경사형 도핑을 실시하여 절연층(745)의 적어도 일부분에 도펀트를 주입한다. 상기 경사형 도핑은 경사형 이온 주입 공정(I2)에 의해 진행될 수 있다. 이때, 스페이서(1410)는, 저항 변화 메모리층(725)이 이온 주입 공정(I2)에 의해 물리적 손상을 받는 것을 방지하는 보호층으로서의 기능을 수행할 수 있다. 또는, 스페이서(1410)는 저항 변화 메모리층(725)으로의 도펀트 주입을 억제하여, 저항 변화 메모리층(725)의 물성이 변화되는 것을 방지하는 기능을 수행할 수 있다.
상기 경사형 도핑에 의해, 절연층(745) 내에 문턱 스위칭 동작 영역(745I)이 형성될 수 있다. 문턱 스위칭 동작 영역(745I)은 상기 주입되는 도펀트의 분포 면적에 의해 제어될 수 있다.
이후에, 도 11a, 도 11b 및 도 11c와 관련되어 상술한 공정과 실질적으로 동일한 공정을 수행하여, 제1 층간 절연층(760) 및 상부 전도성 라인 패턴층(775)를 형성할 수 있다. 이로써, 제2 실시 예의 제조 방법에 따라 저항 변화 메모리 장치를 제조할 수 있다. 상기 저항 변화 메모리 장치는, 저항 변화 메모리층(725) 및 문턱 스위칭 동작 영역(745I)가 형성된 절연층(745)의 위치 만을 제외하고는 상기 제1 실시 예의 제조 방법으로 제조된 저항 변화 메모리 장치와 그 구성이 실질적으로 동일하다.
도 16a 내지 도 22a는 본 개시의 제3 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 16b 내지 도 22b는 도 16a 내지 도 22a의 평면도를 I-I’로 절단하여 나타낸 단면도이다. 도 16c 내지 도 22c는 도 16a 내지 도 22a의 평면도를 Ⅱ-Ⅱ’로 절단하여 나타낸 단면도이다.
도 16a, 도 16b 및 도 16c를 참조하면, 기판(801) 상에 하부 전도성 물질막(802), 하부 전극 물질막(810), 저항 변화 물질막(820), 중간 전극 물질막(830), 절연 물질막(840), 및 상부 전극 물질막(850)을 순차적으로 적층한다.
기판(801)은 제1 및 제2 실시 예에서의 기판(701)과 실질적으로 동일하다. 하부 전도성 물질막(802), 하부 전극 물질막(810), 저항 변화 물질막(820), 중간 전극 물질막(830), 절연 물질막(840), 및 상부 전극 물질막(850)은 제1 및 제2 실시 예에서의 하부 전도성 라인 패턴층(705), 하부 전극 물질막(710), 저항 변화 물질막(720), 중간 전극 물질막(730), 절연 물질막(740), 및 상부 전극 물질막(750)과 그 재질이 실질적으로 동일하다.
도 17a, 도 17b 및 도 17c를 참조하면, 기판(801) 상에서, 하부 전도성 물질막(802), 하부 전극 물질막(810), 저항 변화 물질막(820), 중간 전극 물질막(830), 절연 물질막(840), 및 상부 전극 물질막(850)에 대해 패터닝을 수행하여, x-방향과 평행한 방향으로 배열되는 복수의 라인형 제1 적층 구조물(1700)을 형성한다.
제1 적층 구조물(1700)은 기판(801) 상에서, 하부 전도성 라인 패턴층(805), 하부 전극 물질층(812), 저항 변화 물질층(822), 중간 전극 물질층(832), 절연 물질층(842), 및 상부 전극 물질층(852)을 포함할 수 있다.
도 18a, 도 18b 및 도 18c를 참조하면, 제1 적층 구조물(1700) 사이를 매립하는 제1 층간 절연층(860)을 형성한다.
도 19a, 도 19b 및 도 19c를 참조하면, 제1 층간 절연층(860) 및 상부 전극 물질층(852) 상에 y-방향과 평행한 방향으로 배열되는 라인형 마스크 패턴(870)을 형성한다. 라인형 마스크 패턴(870)은 일 예로서, 감광성 레지스트 패턴층 또는 하드마스크 패턴층을 포함할 수 있다.
도 20a, 도 20b 및 도 20c를 참조하면, 라인형 마스크 패턴(870)을 식각 마스크로 적용하여, 상부 전극 물질층(852), 절연 물질층(842), 중간 전극 물질층(832), 저항 변화 물질층(822) 및 하부 전극 물질층(812)에 대해 패터닝을 수행하여, 양 측벽(844S1, 844S2)이 노출되는 복수의 필라 구조물(2100)을 형성한다.
필라 구조물(2100)은 하부 전도성 라인 패턴층(805) 상에서, 하부 전극층(814), 저항 변화 메모리층(824), 중간 전극층(834), 절연층(844), 및 상부 전극층(854)을 포함할 수 있다.
도 21a, 도 21b 및 도 21c를 참조하면, 필라 구조물(2100)의 노출된 측벽(844S1, 844S2) 중 적어도 하나의 측벽에 대하여 경사형 도핑을 실시한다. 상기 경사형 도핑에 의하여 절연층(844)의 적어도 일부분에 도펀트가 주입될 수 있다. 절연층(844)의 적어도 일부분에 도펀트가 주입됨으로써, 문턱 스위칭 동작 영역(844I)가 형성될 수 있다. 이때, 상기 경사형 도핑 공정은 도 10a, 도 10b 및 도 10c와 관련하여 상술한 제1 실시 예의 경사형 도핑 공정과 실질적으로 동일할 수 있다.
도 22a, 도 22b 및 도 22c를 참조하면, 복수의 필라 구조물(2100) 사이를 매립하는 제2 층간 절연층(880)을 형성한다. 이어서, 상부 전극층(854) 및 제1 층간 절연층(860) 상에 상부 전도성 라인 패턴층(895)를 형성한다. 상부 전도성 라인 패턴층(895)은 y-방향과 평행한 방향으로 배열될 수 있다.
이로써, 제3 실시 예의 제조 방법에 따라 저항 변화 메모리 장치를 제조할 수 있다. 상기 저항 변화 메모리 장치는 서로 평행하지 않은 라인 형태의 하부 전도성 라인 패턴층(805) 및 상부 전도성 라인 패턴층(895)을 구비할 수 있다. 또한, 상기 저항 변화 메모리 장치는 하부 전도성 라인 패턴층(805)과 상부 전도성 라인 패턴층(895)이 교차하는 영역에, 필라 형태의 가변 저항 소자 및 선택 소자를 구비할 수 있다. 상기 가변 저항 소자는 하부 전극층(814), 저항 변화 메모리층(824) 및 중간 전극층(834)을 포함할 수 있다. 상기 선택 소자는 중간 전극층(834), 문턱 스위칭 동작 영역(844I)이 형성된 절연층(844), 및 상부 전극층(854)을 포함할 수 있다.
도 23a 내지 도 26a는 본 개시의 제4 실시 예에 따르는 저항 변화 메모리 장치의 제조 방법을 개략적으로 나타내는 평면도이다. 도 23b 내지 도 26b는 도 23a 내지 도 26a의 평면도를 I-I’로 절단하여 나타낸 단면도이다. 도 23c 내지 도 26c는 도 23a 내지 도 26a의 평면도를 Ⅱ-Ⅱ’로 절단하여 나타낸 단면도이다.
먼저, 도 16a 내지 도 19a, 도 16b 내지 도 19b, 및 도 16c 내지 도 19c와 관련하여 상술한 제3 실시예의 공정과 실질적으로 동일한 공정을 진행하여, 제1 적층 구조물(2300) 및 제1 층간 절연층(860)을 형성한다. 이때, 제1 적층 구조물(2300)은 기판(801) 상에서, 하부 전도성 물질층(805), 하부 전극 물질층(812), 절연 물질층(842), 중간 전극 물질층(832), 저항 변화 물질층(822) 및 상부 전극 물질층(852)를 구비할 수 있다.
이어서, 제1 층간 절연층(860) 및 상부 전극 물질층(852) 상에 y-방향과 평행한 방향으로 배열되는 라인형 마스크 패턴(870)을 형성한다. 라인형 마스크 패턴(870)은 일 예로서, 감광성 레지스트 패턴층 또는 하드마스크 패턴층을 포함할 수 있다.
한편, 도 23b 및 도 23c에 도시되는 바와 같이, 본 실시 예는 제3 실시예와 대비할 때, 제1 적층 구조물(2300)의 절연 물질층(842)와 저항 변화 물질층(822)의 적층 순서가 서로 바뀌어 있다.
도 24a, 도 24b, 및 도 24c를 참조하면, 라인형 마스크 패턴(870)을 식각 마스크로 적용하여, 중간 전극 물질층(832) 상에서 상부 전극 물질층(852) 및 저항 변화 물질층(822)를 패터닝한다. 패터닝 결과, 중간 전극 물질층(832) 상에 상부 전극층(854) 및 저항 변화층(824)이 형성될 수 있다.
도 25a, 도 25b 및 도 25c를 참조하면, 중간 전극 물질층(832) 상에서, 상부 전극층(854) 및 저항 변화층(824)의 측벽에 스페이서(2610)을 형성한다. 스페이서(2610)는 적어도 저항 변화층(824)를 덮도록 형성될 수 있다.
스페이서(2610)는 하부 전극 물질층(812), 절연 물질층(842), 중간 전극 물질층(832)과 식각 선택비를 가질 수 있다. 또한, 스페이서(2610)은 후술하는 이온 주입 공정시에, 저항 변화층(824)에 대한 보호층 또는 도핑 억제층으로서의 기능을 수행할 수 있다. 스페이서(2610)는 비정질의 화합물을 포함할 수 있다.
도 26a, 도 26b 및 도 26c를 참조하면, 기판(801) 상에서 중간 전극 물질층(832), 절연 물질층(842), 및 하부 전극 물질층(812)을 패터닝한다. 패터닝 결과, 하부 전도성 물질층(805) 상에, 하부 전극층(814), 중간 전극층(834), 및 중간 전극층(834)을 구비하는 하부 필라 구조물을 형성한다.
이어서, 상기 상부 및 하부 필라 구조물을 포함하는 필라 구조물(2700)에 대하여 경사형 도핑을 실시하여 절연층(844)의 적어도 일부분에 도펀트를 주입한다. 상기 경사형 도핑은 경사형 이온 주입 공정(I2)에 의해 진행될 수 있다. 이때, 스페이서(2610)는, 저항 변화 메모리층(824)이 이온 주입 공정(I2)에 의해 물리적 손상을 받는 것을 방지하는 보호층으로서의 역할을 수행할 수 있다. 또는, 스페이서(2610)는 저항 변화 메모리층(824)으로의 도펀트 주입을 억제하여, 저항 변화 메모리층(824)의 물성이 변화되는 것을 방지하는 역할을 수행할 수 있다.
상기 경사형 도핑에 의해, 절연층(844) 내에 문턱 스위칭 동작 영역(844I)가 형성될 수 있다. 문턱 스위칭 동작 영역(844I)은 상기 주입되는 도펀트의 분포 면적에 의해 제어될 수 있다.
이후에, 도 22a, 도 22b 및 도 22c와 관련되어 상술한 공정과 실질적으로 동일한 공정을 수행하여, 제2 층간 절연층 및 상부 전도성 라인 패턴층을 형성할 수 있다. 이로써, 제4 실시 예의 제조 방법에 따라 저항 변화 메모리 장치를 제조할 수 있다. 상기 저항 변화 메모리 장치는, 저항 변화 메모리층(824) 및 문턱 스위칭 동작 영역(844I)이 형성된 절연층(844)의 위치 만을 제외하고는 상기 제3 실시 예의 제조 방법으로 제조된 저항 변화 메모리 장치와 그 구성이 실질적으로 동일하다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
1: 크로스-포인트 어레이 장치,
10: 제1 전도성 라인, 20: 제2 전도성 라인, 30: 필라 구조물,
30, 30A, 30B, 30C, 30D, 70: 필라 구조물,
32A, 32B, 32C, 32D: 스위칭 소자,
31: 가변 저항 소자, 32: 선택 소자,
110: 하부 전극층, 120: 저항 변화 메모리층,
210: 중간 전극층, 220: 절연층, 230: 상부 전극층,
310: 제1 전극층, 320: 절연층, 322: 문턱 스위칭 동작 영역, 330: 제2 전극층,
701: 기판, 705: 하부 전도성 라인 패턴층, 707: 하부 절연층,
710: 하부 전극 물질막, 715: 하부 전극층,
720: 저항 변화 메모리 물질막, 725: 저항 변화 메모리층,
730: 중간 전극 물질막, 735: 중간 전극층,
740: 절연 물질막, 745: 절연층, 745I: 문턱 스위칭 동작 영역,
750: 상부 전극 물질막, 755: 상부 전극층,
760: 제1 층간 절연층, 775: 상부 전도성 라인 패턴층,
801: 기판, 802: 하부 전도성 물질막, 805: 하부 전도성 라인 패턴층,
810: 하부 전극 물질막, 812: 하부 전극 물질층, 814: 하부 전극층,
820: 저항 변화 물질막, 822: 저항 변화 물질층, 824: 저항 변화 메모리층,
830: 중간 전극 물질막, 832: 중간 전극 물질층, 834: 중간 전극층,
840: 절연 물질막, 842: 절연 물질층, 844: 절연층, 844I: 문턱 스위칭 동작 영역,
850: 상부 전극 물질막, 852: 상부 전극 물질층, 854: 상부 전극층,
860: 제1 층간 절연층, 870: 라인형 마스크 패턴층, 880: 제2 층간 절연층, 895: 상부 전도성 라인 패턴층,
1410 2610: 스페이서, 1500 2100 2700: 필라 구조물,
1700 2300: 제1 적층 구조물.

Claims (22)

  1. 기판 상에 제1 전극층, 절연층 및 제2 전극층을 포함하는 필라 구조물을 형성하는 단계; 및
    상기 필라 구조물에 대하여 경사형 도핑을 실시하여 상기 절연층의 적어도 일부분에 도펀트를 주입하는 단계를 포함하되,
    상기 경사형 도핑은 상기 절연층 내에 문턱 스위칭 동작 영역을 형성하는
    스위칭 소자의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 필라 구조물을 형성하는 단계는
    상기 기판 상에 제1 전극 물질막, 절연 물질막 및 제2 전극 물질막을 순차적으로 적층하는 단계; 및
    상기 제1 전극 물질막, 상기 절연 물질막 및 상기 제2 전극 물질막을 패터닝하여, 복수의 행 및 열로 배열된 필라 구조물을 제조하는 단계를 포함하는
    스위칭 소자의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 문턱 스위칭 동작 영역은
    상기 절연층의 일 측면으로부터 상기 절연층의 내부로 주입되는 상기 도펀트의 분포 면적에 의해 제어되는
    스위칭 소자의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 경사형 도핑을 실시하는 단계는
    경사형 이온 주입 공정에 의해 상기 필라 구조물의 측벽으로 상기 도펀트를 주입하는 단계를 포함하는
    스위칭 소자의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 경사형 도핑을 실시하는 단계는
    상기 도펀트의 분포 영역의 경계면이, 상기 절연층과 상기 제1 전극층과의 계면으로부터 상기 절연층과 상기 제2 전극층과의 계면에 이르도록 수행되는
    스위칭 소자의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 경사형 도핑을 실시하는 단계는
    상기 도펀트의 분포 영역의 일 경계면이, 상기 절연층의 내부에 위치하도록 수행되는
    스위칭 소자의 제조 방법
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 절연층은
    실리콘 산화물, 실리콘 질화물, 금속 산화물 및 금속 질화물 중에서 선택되는 적어도 하나를 포함하는
    스위칭 소자의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1 항에 있어서,
    상기 절연층의 적어도 일부분에 상기 도펀트를 제공하는 단계는
    상기 절연층을 n형 또는 p형으로 도핑하는 단계를 포함하는
    스위칭 소자의 제조 방법.
  9. 제1 전극층, 절연층 및 제2 전극층을 구비하는 필라 구조물; 및
    상기 절연층의 일 측면으로부터 내부 방향으로 소정 깊이 내에 배치되는 문턱 스위칭 동작 영역을 포함하되,
    상기 문턱 스위칭 동작 영역은 상기 절연층을 n형 또는 p형으로 도핑하는 도펀트를 포함하고,
    상기 문턱 스위칭 동작 영역은 상기 도펀트의 분포 면적에 의해 제어되고,
    상기 문턱 스위칭 동작 영역은 상기 절연층의 영역보다 작은
    스위칭 소자.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 문턱 스위칭 동작 영역의 경계면은
    상기 절연층과 상기 제1 전극층과의 계면으로부터 상기 절연층과 상기 제2 전극층과의 계면에 이르는
    스위칭 소자.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 문턱 스위칭 동작 영역의 일 경계면은
    상기 절연층의 내부에 위치하는
    스위칭 소자.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제9 항에 있어서,
    상기 절연층은
    실리콘 산화물, 실리콘 질화물, 금속 산화물 및 금속 질화물 중에서 선택되는 적어도 하나를 포함하는
    스위칭 소자.
  13. 기판 상에 필라 구조물의 어레이를 형성하되, 상기 필라 구조물은 순차적으로 적층되는 하부 전극층, 저항 변화 메모리층, 중간 전극층, 절연층, 및 상부 전극층을 포함하는 단계; 및
    상기 필라 구조물에 대하여 경사형 도핑을 실시하여 상기 절연층의 적어도 일부분에 도펀트를 주입하는 단계를 포함하되,
    상기 경사형 도핑 공정은 상기 주입되는 도펀트의 분포 면적에 의해 제어되는 문턱 스위칭 동작 영역을 형성하는
    저항 변화 메모리 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 경사형 도핑 공정을 실시하는 단계는
    경사형 이온 주입 공정에 의해 상기 필라 구조물의 측벽으로 상기 도펀트를 주입하는 단계를 포함하는
    저항 변화 메모리 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14 항에 있어서,
    상기 이온 주입 공정의 이온 주입 경사각, 이온 농도 및 주입 에너지 중 적어도 하나를 제어하여, 상기 경사형 이온 도핑 공정이 상기 저항 변화 메모리층 상부의 영역에 대해 이루어지도록 하는 단계를 더 포함하는
    저항 변화 메모리 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제13 항에 있어서,
    상기 경사형 도핑을 실시하는 단계는
    상기 도펀트의 분포 영역의 일 경계면이 상기 절연층의 내부에 위치하도록 수행되는
    저항 변화 메모리 장치의 제조 방법.
  17. 기판 상에 필라 구조물의 어레이를 형성하되, 상기 필라 구조물은 순차적으로 적층되는 하부 전극층, 절연층, 중간 전극층, 저항 변화 메모리층, 상부 전극층 및 적어도 상기 저항 변화 메모리층의 측벽을 덮는 스페이서를 포함하는 단계; 및
    상기 필라 구조물에 대하여 경사형 도핑을 실시하여 상기 절연층의 적어도 일부분에 도펀트를 주입하는 단계를 포함하되,
    상기 경사형 도핑 공정은 상기 주입되는 도펀트의 분포 면적에 의해 제어되는 문턱 스위칭 동작 영역을 형성하는
    저항 변화 메모리 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서,
    상기 필라 구조물의 어레이를 형성하는 단계는
    상기 기판 상에 하부 전극 물질막, 절연 물질막, 중간 전극 물질막, 저항 변화 메모리 물질막, 및 상부 전극 물질막을 형성하는 단계; 및
    상기 중간 전극 물질막 상에서, 상기 상부 전극 물질막 및 상기 저항 변화 메모리 물질막을 패터닝하여 상기 저항 변화 메모리층 및 상기 상부 전극층을 구비하는 상부 필라 구조물을 형성하는 단계;
    상기 중간 전극 물질막 상에서, 적어도 상기 저항 변화 메모리층을 덮는 상기 스페이서를 형성하는 단계; 및
    상기 기판 상에서, 중간 전극 물질막, 절연 물질막, 및 하부 전극 물질막을 패터닝하여 상기 중간 전극층, 상기 절연층 및 상기 하부 전극층을 구비하는 하부 필라 구조물을 형성하는 단계를 포함하되,
    상기 스페이서는 상기 경사형 도핑시 상기 저항 변화 메모리층에 대한 도핑 억제층으로 기능하는
    저항 변화 메모리 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17 항에 있어서,
    상기 경사형 도핑을 실시하는 단계는
    상기 도펀트의 분포 영역의 일 경계면이 상기 절연층의 내부에 위치하도록 수행되는
    저항 변화 메모리 장치의 제조 방법.
  20. 순차적으로 적층된 하부 전극층, 저항 변화 메모리층, 중간 전극층, 절연층, 및 상부 전극층을 구비하는 필라 구조물; 및
    상기 절연층의 측면으로부터 내부 방향으로 소정 깊이 내에 배치되는 문턱 스위칭 동작 영역을 포함하되,
    상기 문턱 스위칭 동작 영역은 상기 절연층을 n형 또는 p형으로 도핑하는 도펀트를 포함하고, 상기 문턱 스위칭 동작 영역은 상기 도펀트의 분포 면적에 의해 제어되고,
    상기 문턱 스위칭 동작 영역은 상기 절연층의 영역보다 작은
    저항 변화 메모리 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20 항에 있어서,
    상기 문턱 스위칭 동작 영역의 경계면은
    상기 절연층과 상기 중간 전극층과의 계면으로부터 상기 절연층과 상기 상부 전극층과의 계면에 이르는
    저항 변화 메모리 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제20 항에 있어서,
    상기 문턱 스위칭 동작 영역의 일 경계면은
    상기 절연층의 내부에 위치하는
    저항 변화 메모리 장치.

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102630031B1 (ko) 2018-10-05 2024-01-30 삼성전자주식회사 가변 저항 메모리 장치
CN109755391B (zh) * 2018-12-28 2020-08-25 大连理工大学 一种基于有机无机杂化钙钛矿的阈值开关器件及其制备方法
KR102618329B1 (ko) * 2020-09-09 2023-12-27 한양대학교 산학협력단 칼코겐 원소가 도핑된 선택 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011090758A (ja) * 2009-09-25 2011-05-06 Sharp Corp 不揮発性半導体記憶装置
US20140103284A1 (en) 2012-02-07 2014-04-17 Intermolecular Inc. ReRAM Cells Including TaXSiYN Embedded Resistors
US20150194380A1 (en) 2014-01-08 2015-07-09 Sandisk 3D Llc Trench Multilevel Contact to a 3D Memory Array and Method of Making Thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5692842B2 (ja) * 2010-06-04 2015-04-01 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US8520425B2 (en) * 2010-06-18 2013-08-27 Sandisk 3D Llc Resistive random access memory with low current operation
KR20120048818A (ko) 2010-11-08 2012-05-16 에스케이하이닉스 주식회사 측벽콘택을 구비한 반도체장치 제조 방법
KR20140017272A (ko) 2012-07-31 2014-02-11 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
US8809159B2 (en) * 2012-12-20 2014-08-19 Intermolecular, Inc. Radiation enhanced resistive switching layers
US8852996B2 (en) * 2012-12-20 2014-10-07 Intermolecular, Inc. Carbon doped resistive switching layers
US9047940B2 (en) * 2013-01-10 2015-06-02 Intermolecular, Inc. Resistive random access memory cells having variable switching characteristics
US9246094B2 (en) * 2013-12-26 2016-01-26 Intermolecular, Inc. Stacked bi-layer as the low power switchable RRAM
US9331088B2 (en) * 2014-03-25 2016-05-03 Sandisk 3D Llc Transistor device with gate bottom isolation and method of making thereof
US9246087B1 (en) * 2014-11-24 2016-01-26 Intermolecular, Inc. Electron barrier height controlled interfaces of resistive switching layers in resistive random access memory cells

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011090758A (ja) * 2009-09-25 2011-05-06 Sharp Corp 不揮発性半導体記憶装置
US20140103284A1 (en) 2012-02-07 2014-04-17 Intermolecular Inc. ReRAM Cells Including TaXSiYN Embedded Resistors
US20150194380A1 (en) 2014-01-08 2015-07-09 Sandisk 3D Llc Trench Multilevel Contact to a 3D Memory Array and Method of Making Thereof

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