KR20140017272A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

Info

Publication number
KR20140017272A
KR20140017272A KR1020120084010A KR20120084010A KR20140017272A KR 20140017272 A KR20140017272 A KR 20140017272A KR 1020120084010 A KR1020120084010 A KR 1020120084010A KR 20120084010 A KR20120084010 A KR 20120084010A KR 20140017272 A KR20140017272 A KR 20140017272A
Authority
KR
South Korea
Prior art keywords
layer
capacitor
gate electrode
region
forming
Prior art date
Application number
KR1020120084010A
Other languages
English (en)
Inventor
이진열
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120084010A priority Critical patent/KR20140017272A/ko
Priority to US13/719,100 priority patent/US8866208B2/en
Publication of KR20140017272A publication Critical patent/KR20140017272A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

일 실시 예에 있어서, 반도체 소자는 반도체 기판의 트렌치 내부에 배치되는 제1 캐패시터, 상기 제1 캐패시터와 중첩되지 않도록 상기 반도체 기판 상에 배치되는 활성 필라, 상기 제1 캐패시터의 스토리지노드 전극층과 상기 활성 필라의 제1 영역에 형성되는 제1 소스 정션을 전기적으로 연결하는 필라 연결층, 상기 제1 소스 정션이 위치하는 상기 제1 영역의 상부 측면에 배치되는 제1 게이트 유전층 및 제1 게이트 전극, 상기 제1 게이트 전극 상부에 위치하는 상기 활성 필라의 제2 영역에 형성되는 공통 드레인 정션 및 공통 비트 라인, 상기 공통 드레인 정션이 위치하는 상기 제2 영역의 상부 측면에 배치되는 제2 게이트 유전층 및 제2 게이트 전극, 상기 제2 게이트 전극 상부에 위치하는 상기 활성 필라의 제3 영역에 형성되는 제2 소스 정션, 및 상기 제2 소스 정션이 형성된 상기 제3 영역의 상부에 배치되는 제2 캐패시터를 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 출원은 대체로 반도체 소자 및 이의 제조 방법에 관한 것으로서, 보다 상세하게는 수직형 트랜지스터를 구비하는 셀 구조를 가지는 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근 모바일 기기의 보급이 확대되고 디지털 가전 제품이 점점 소형화됨에 따라, 모바일 기기나 디지털 가전제품을 구성하는 반도체 소자의 집적도도 급격하게 증가하고 있다. 특히, 메모리 소자의 경우, 한정된 공간 내에 보다 많은 양의 정보들을 저장하기 위한 시도가 다양하게 이루어지고 있다. 상기 메모리 소자 중 널리 사용되는 디램 소자의 셀 구조는 일반적으로, 기판 상의 동일 수평 면에, 소스 및 드레인 영역을 구비하는 플래너(planar) 구조의 트랜지스터와, 그 위에 커패시터를 배치시키는 구조로 이루어져 있다. 이러한, 플래너 구조의 트랜지스터는 게이트 폭이 40nm 이하로 좁아지면, 보다 많은 전력이 소모되고 소스 영역과 드레인 영역 사이에서의 누설전류인 바디 커런트(body current)의 양이 급격하게 증가하는 문제가 발생할 수 있다.
최근에는 상기의 플래너 구조의 트랜지스터와는 다른 구조를 가지는 수직형 트랜지스터에 대한 연구가 활발하게 이루어지고 있다. 수직형 트랜지스터는 실리콘 반도체 기판의 하부 일 측면에 드레인 영역을 배치하고, 상기 드레인 영역의 상부의 실리콘 반도체 기판의 일측면에 소스 영역을 배치하는 구조로 이루어진다. 그리고, 상기 드레인 영역과 상기 소스 영역 사이에 채널 영역 및 게이트 전극을 수직 방향으로 형성할 수 있다. 이러한, 수직형 트랜지스터에 관한 구조의 일 예로서, 미국 공개특허 2012-0135573을 들 수 있다. 이러한, 수직형 트랜지스터는 소자 선폭의 축소화 경향에 따라 발생하는 트랜지스터 성능 열화를 극복하는데 도움이 되고 있다.
본 출원이 해결하려는 과제는, 한정된 소자 선폭에 대응되는 영역 내에서 정보 저장량을 증가시킬 수 있는 셀 구조를 가지는 반도체 소자 및 이의 제조 방법을 제공하는 것이다.
상기의 기술적 과제를 이루기 위한 본 출원의 일 측면에 따른 반도체 소자가 개시된다. 상기 반도체 소자는 반도체 기판의 트렌치 내부에 배치되는 제1 캐패시터, 상기 제1 캐패시터와 중첩되지 않도록 상기 반도체 기판 상에 배치되는 활성 필라, 상기 제1 캐패시터의 스토리지노드 전극층과 상기 활성 필라의 제1 영역에 형성되는 제1 소스 정션을 전기적으로 연결하는 필라 연결층, 상기 제1 소스 정션이 위치하는 상기 제1 영역의 상부 측면에 배치되는 제1 게이트 유전층 및 제1 게이트 전극, 상기 제1 게이트 전극 상부에 위치하는 상기 활성 필라의 제2 영역에 형성되는 공통 드레인 정션 및 공통 비트 라인, 상기 공통 드레인 정션이 위치하는 상기 제2 영역의 상부 측면에 배치되는 제2 게이트 유전층 및 제2 게이트 전극, 상기 제2 게이트 전극 상부에 위치하는 상기 활성 필라의 제3 영역에 형성되는 제2 소스 정션, 및 상기 제2 소스 정션이 형성된 상기 제3 영역의 상부에 배치되는 제2 캐패시터를 포함한다.
상기의 기술적 과제를 이루기 위한 본 출원의 다른 측면에 따른 반도체 소자가 개시된다. 상기 반도체 소자는 반도체 기판 상에 배치되며 서로 이격되어 형성되는 제1 소스 정션, 공통 드레인 정션 및 제2 소스 정션을 구비하는 활성 필라를 포함한다. 또한, 상기 반도체 소자는 상기 반도체 기판에 형성되는 트렌치 내부에 배치되며 상기 제1 소스 정션과 전기적으로 연결되는 제1 캐패시터, 상기 공통 드레인 정션과 전기적으로 연결되는 공통 비트 라인, 상기 제1 캐패시터와 상기 공통 비트 라인 사이에서 비트 신호를 교환하도록 기능하는 제1 채널층을 생성시키는 제1 워드 라인층, 상기 제2 소스 정션과 전기적으로 연결되는 제2 캐패시터, 및 상기 공통 비트 라인과 상기 제2 캐패시터 사이에서 비트 신호를 교환하도록 기능하는 제2 채널층을 생성시키는 제2 워드 라인층을 포함한다.
상기의 기술적 과제를 이루기 위한 본 출원의 또다른 측면에 따른 반도체 소자의 제조 방법이 개시된다. 상기 반도체 소자의 제조 방법은 반도체 기판의 트렌치 내부에 제1 캐패시터를 형성하는 단계, 상기 제1 캐패시터와 중첩되지 않도록 배치되는 활성 필라를 상기 반도체 기판 상에 형성하는 단계, 상기 제1 캐패시터의 스토리지노드 전극층과 상기 활성 필라의 제1 영역에 형성되는 제1 소스 정션을 전기적으로 연결하는 필라 연결층을 형성하는 단계, 상기 제1 소스 정션이 위치하는 상기 제1 영역의 상부 측면에 제1 게이트 유전층 및 제1 게이트 전극을 형성하는 단계, 상기 제1 게이트 전극 상부에 위치하는 상기 활성 필라의 제2 영역에 공통 드레인 정션 및 공통 비트 라인을 형성하는 단계, 상기 공통 드레인 정션이 위치하는 상기 제2 영역의 상부 측면에 제2 게이트 유전층 및 제2 게이트 전극을 형성하는 단계, 상기 제2 게이트 전극 상부에 위치하는 상기 활성 필라의 제3 영역에 제2 소스 정션을 형성하는 단계, 및 상기 제2 소스 정션이 형성된 상기 제3 영역의 상부에 제2 캐패시터를 형성하는 단계를 포함한다.
본 출원의 일 실시 예에 의하면, 기판 상에 활성 필라를 구비하고, 상기 활성 필라에 수직형 트랜지스터 및 캐패시터를 이중으로 형성함으로써, 다중 비트를 구현하는 셀 구조를 구현할 수 있다. 이에 따라, 종래에 비하여, 한정된 영역 내에서 상대적으로 많은 정보를 저장할 수 있는 장점이 있다.
도 1a는 본 출원의 일 실시 예에 따르는 셀 구조를 구비하는 반도체 소자의 회로도를 개략적으로 도시하는 도면이다.
도 1b는 본 출원의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다.
도 2는 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 순서도이다.
도 3a 내지 도 19a는 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 평면도이다.
도 3b 내지 도 19b는 도 3a 내지 도 19a의 제조 방법의 도면에서 A-A'로 절취한 부분을 나타내는 단면도이다.
도 3c 내지 도 19c는 도 3a 내지 도 19a의 제조 방법의 도면에서 B-B'로 절취한 부분을 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 출원에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 출원의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 그리고, 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1a는 본 출원의 일 실시 예에 따르는 셀 구조를 구비하는 반도체 소자의 회로도를 개략적으로 도시하는 도면이다. 도 1a를 참조하면, 반도체 소자는 공통 비트 라인(122), 공통 비트 라인(122)의 상하부에 배치되는 제1 워드 라인(140) 및 제2 워드 라인(160), 공통 비트 라인(122)에 각각 연결되는 제1 캐패시터(150) 및 제2 캐패시터(170)을 포함한다. 도면을 참조하면, 단위셀(100)은 제1 워드 라인(140)으로부터 제어 신호를 수신하는 제1 게이트 전극(142) 및 제2 워드 라인(160)으로부터 제어 신호를 수신하는 제2 게이트 전극(162)를 포함한다.
단위셀(100)에 있어서, 공통 비트 라인(122)이 비트 신호를 제공하고 제1 게이트 전극(142)이 문턱 전압 이상의 전압을 인가하여 하부 트랜지스터가 턴온되는 경우, 제1 캐패시터 전극(150)에 상기 비트 신호가 저장될 수 있다. 제1 캐패시터(150)는 제1 스토리지노드 전극층(152)과 플레이트 전극 영역(154)을 포함할 수 있다. 플레이트 전극 영역(154)은 접지되거나, 소정의 전위를 유지하도록 구성될 수 있다. 공통 비트 라인(122)이 비트 신호를 제공하고 제2 게이트 전극(162)이 문턱 전압 이상의 전압을 인가하여 상부 트랜지스터가 턴온 되는 경우, 제2 캐패시터 전극(170)에 상기 비트 신호가 저장될 수 있다. 제2 캐패시터 전극(170)은 제1 스토리지노드 전극(172)과 플레이트 전극(174)을 포함할 수 있다. 플레이트 전극(174)은 접지되거나, 소정의 전위를 유지하도록 구성될 수 있다. 이와 같이, 공통 비트 라인(122)이 제공하는 비트 신호에 대하여, 제1 게이트 전극(142) 및 제2 게이트 전극(162) 중 어느 하나의 게이트 전극이 문턱 전압 이상의 전압을 인가함으로써, 제1 캐패시터(150) 및 제2 캐패시터(170) 중 어느 하나에 상기 비트 신호가 저장될 수 있다. 한편, 제1 게이트 전극(142) 및 제2 게이트 전극(162)이 서로 독립적으로 전압을 인가할 수 있도록 설계하고, 제1 캐패시터(150)와 제2 캐패시터(170)의 저장용량 수준을 달리 설계함으로써, 셀(100)은 다중 비트를 구현할 수 있게 된다. 일 예로서, 제1 캐패시터(150)와 제2 캐패시터(170) 모두에 전하가 저장되지 않는 제1 저장 상태, 제1 캐패시터(150)에 전하가 저장되고 제2 캐패시터(170)에 전하가 저장하지 않는 제2 저장 상태, 제1 캐패시터(150)에 전하가 저장되지 않고 제2 캐패시터(170)에 전하가 저장되는 제3 저장 상태, 및 제1 캐패시터(150)와 제2 캐패시터(170)에 모두 전하가 저장되는 제4 저장 상태를 각각 만들 수 있다. 그리고, 제1 저장 상태 내지 제4 저장 상태에 해당되는 각각의 저장 전하가 상기 공통 비트 라인의 전위에 실려 센스 증폭기(sense amplifer)에 도달하면, 상기 센스 증폭기는 상기 제1 저장 상태 내지 제4 저장 상태를 서로 구별함으로써, 단위 셀(100) 내에서 다중 비트를 구현할 수 있다.
도 1b는 본 출원의 일 실시 예에 따르는 반도체 소자를 개략적으로 나타내는 단면도이다. 도 1b를 참조하면, 반도체 소자는 반도체 기판(110)의 트렌치(114) 내부에 배치되는 제1 캐패시터(150), 반도체 기판(110) 상에 배치되는 활성 필라(130), 및 제1 캐패시터(150)와 활성 필라(130)를 연결시키는 필라 연결층(133)를 구비한다. 또한, 상기 반도체 소자는 활성 필라(130)의 측면 상에 순차적으로 배치되는 제1 게이트 전극(142), 공통 비트 라인(122), 및 제2 게이트 전극(162)을 구비한다. 그리고, 상기 반도체 소자는 활성 필라(130)의 상부에 배치되는 제2 캐패시터(170)을 포함한다. 반도체 기판(110)은 일 예로서, p형으로 도핑된 실리콘 기판일 수 있다.
제1 캐패시터(150)은 반도체 기판(110)의 내부에 형성되는 트렌치형 캐패시터 구조를 가질 수 있다. 제1 캐패시터(150)은 트렌치(114)의 밑면 및 측면 상에 순차적으로 위치하는 캐패시터 유전층(153) 및 스토리지노드 전극층(152)을 구비할 수 있다. 캐패시터 유전층(153)은 일 예로서, 탄탈륨산화막, 지르코늄산화막, 알루미늄산화막, 하프늄산화막 등의 산화막을 포함할 수 있다. 상술한 산화막은 단독 또는 둘이상의 적층 구조로서 적용될 수 있다. 스토리지노드 전극층(152)은 일 예로서, 도핑된 실리콘, 타이타늄, 탄탈륨, 루테늄, 이리듐, 텅스텐, 타이타늄질화물, 탄탈륨질화물, 루테늄산화물, 텅스텐 질화물 등을 포함할 수 있다. 스토리지노드 전극층(152)은 상술한 재료를 단독 또는 둘 이상의 결합한 상태로 적용할 수 있다. 제1 캐패시터(150)는 트렌치(114)의 외부의 반도체 기판(110) 내에 배치되는 도핑된 플레이트 전극 영역(154)를 구비할 수 있다. 플레이트 전극 영역(154)은 반도체 기판(110)의 일부분에 고농도의 도펀트(dopant)로 도핑된 웰(well) 영역일 수 있다. 플레이트 전극 영역(154)는 트렌치(114)의 깊이보다 얕은 위치의 제1 깊이(d1)로부터 트렌치의 깊이보다 깊은 위치인 제2 깊이(d2)까지 형성될 수 있다. 일 예로서, 반도체 기판(110)이 p형으로 도핑된 기판일 경우, 플레이트 전극 영역(154)은 반도체 기판(110)내에 n형으로 고농도 도핑될 수 있다.
활성 필라(130)가 제1 캐패시터(150)와 중첩되지 않도록 반도체 기판(110) 상에 배치된다. 활성 필라(130)는 반도체 기판(110)과 동일한 물질로 제조될 수 있으며, 일 실시 예에 있어서, 반도체 기판(110)의 일부분을 식각하여 제조할 수 있다. 활성 필라(130)는 소정의 직경의 원을 단면으로 하는 원기둥 형태 또는 소정의 길이 및 폭을 가지는 다각형을 단면으로 하는 기둥 형태일 수 있다. 활성 필라(130) 상에는 수직형 트랜지스터가 형성될 수 있다. 반도체 기판(110)에 수직인 방향을 따라, 활성 필라(130)의 측면에 제1 소스 정션(132), 공통 드레인 정션(134) 및 제2 소스 정션(136)이 순차적으로 배치될 수 있다. 제1 소스 정션(132), 공통 드레인 정션(134) 및 제2 소스 정션(136)은 활성 필라(130)의 서로 이격된 제1 영역, 제2 영역 및 제3 영역에 각각 배치될 수 있다. 제1 소스 정션(132), 공통 드레인 정션(134) 및 제2 소스 정션(136)은 활성 필라(130)의 측면의 표면 영역 또는 내부 영역에 형성되는 n형으로 도핑된 웰일 수 있다. 도시된 것과 달리, 제1 소스 정션(132), 공통 드레인 정션(134) 및 제2 소스 정션(136)은 활성 필라(130)의 측면 상에 배치되는 도전층일 수 있다.
필라 연결층(133)이 반도체 기판(110) 상에 배치될 수 있다. 필라 연결층(133)은 제1 캐패시터(150)의 스토리지노드 전극층(152)과 제1 소스 정션(132)을 전기적으로 연결시킬 수 있다. 필라 연결층(133)은 일 예로서, 도핑된 실리콘으로 이루어질 수 있다. 구체적으로, 필라 연결층(133)과 접하는 반도체 기판(110)이 p형으로 도핑된 경우에, 필라 연결층(133)은 n형으로 도핑된 실리콘층일 수 있다.
제1 게이트 유전층(141) 및 제1 게이트 전극(142)이 제1 소스 정션(132)이 위치하는 활성 필라(130)의 상기 제1 영역의 상부 측면에 배치된다. 일 실시 예에 있어서, 제1 게이트 유전층(141)은 활성 필라(130)의 외주면을 따라 배치될 수 있다. 제1 게이트 유전층(141)은 일 예로서, 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 하프늄산화막, 알루미늄산화막, 탄탈륨산화막 등의 유전물질막을 포함하여 이루어질 수 있다. 상기 유전물질막은 단독 또는 둘 이상의 적층조합으로 적용될 수 있다. 제1 게이트 전극(142)은 제1 게이트 유전층(141) 상에서 활성 필라(130)를 둘러싸도록 배치될 수 있다. 또한, 제1 게이트 전극(142)은 반도체 기판(110) 상에서 제1 방향을 따라 연장되어 배열되는 제1 워드 라인으로 기능할 수 있다. 상기 필러 연결층과 제1 게이트 전극(142) 사이에는 전기적 절연을 위한 층간 절연층이 배치될 수 있다.
제1 게이트 전극(142)의 상부에 위치하는 활성 필라(130)의 제2 영역에는 공통 드레인 정션(134) 및 공통 비트 라인(122)이 배치될 수 있다. 공통 드레인 정션(134)은 제1 소스 정션(132) 및 제2 소스 정션(136)과의 사이에서 드레인 정션으로서의 기능을 각각 수행할 수 있다. 공통 비트 라인(122)는 공통 드레인 정션(134)과 전기적으로 연결되며, 공통 드레인 정션(134)에 비트 신호를 전달할 수 있다. 일 실시 예로서, 공통 비트 라인(122)은 공통 드레인 정션(134)이 위치하는 활성 필라(130)의 측면을 둘러싸도록 배치될 수 있다. 또한, 공통 비트 라인(122)은 반도체 기판(110) 상에서 제1 게이트 전극(142)이 배열되는 제1 방향과 서로 수직인 제2 방향을 따라 연장되어 배열되는 비트 라인으로서의 기능을 수행할 수 있다. 제1 게이트 전극(142)과 공통 비트 라인(122) 사이에는 전기적 절연을 위한 층간 절연층이 배치될 수 있다.
제2 게이트 유전층(161) 및 제2 게이트 전극(162)은 공통 드레인 정션(134)이 위치하는 활성 필라(130)의 상기 제2 영역의 상부 측면에 배치될 수 있다. 제2 게이트 유전층(161)은 활성 필라(130)의 외주면을 따라 배치될 수 있다. 제2 게이트 유전층(161)은 일 예로서, 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 하프늄산화막, 알루미늄산화막, 탄탈륨산화막 등의 유전물질막을 포함하여 이루어질 수 있다. 상기 유전물질막은 단독 또는 둘 이상의 적층조합으로 적용될 수 있다. 제2 게이트 전극(162)은 제2 게이트 유전층(161) 상에서 활성 필라(130)를 둘러싸도록 배치될 수 있다. 또한, 제2 게이트 전극(162)은 반도체 기판(110) 상에서 상기 제1 방향을 따라 연장되어 배열되는 제2 워드 라인으로 기능할 수 있다. 공통 비트 라인(122)과 제2 게이트 전극(162) 사이에는 전기적 절연을 위한 층간 절연층이 배치될 수 있다.
제2 게이트 전극(162) 상부에 위치하는 활성 필라(130)의 상기 제3 영역에는 제2 소스 정션(136)이 배치된다. 제2 소스 정션(136)이 형성된 상기 제3 영역의 상부에는 제2 캐패시터(170)가 배치된다. 제2 캐패시터(170)는 스토리지노드 전극(172) 및 캐패시터 유전층(173)을 구비한다. 또한, 제2 캐패시터(170)는 캐패시터 유전층(173)을 덮는 플레이트 전극층(174)을 구비한다. 스토리지노드 전극(172)은 제2 소스 정션(136)과 전기적으로 연결될 수 있다. 스토리지노드 전극(172)은 일 예로서, 도핑된 실리콘, 타이타늄, 탄탈륨, 루테늄, 이리듐, 텅스텐, 타이타늄질화물, 탄탈륨질화물, 루테늄산화물, 텅스텐 질화물 등을 포함할 수 있다. 스토리지노드 전극층(152)은 상술한 재료를 단독 또는 둘 이상의 결합한 상태로 적용할 수 있다. 캐패시터 유전층(173)은 일 예로서, 탄탈륨산화막, 지르코늄산화막, 알루미늄산화막, 하프늄산화막 등의 산화막을 포함할 수 있다. 상술한 산화막은 단독 또는 둘 이상의 적층 구조로서 적용될 수 있다. 플레이트 전극층(174)는 일 예로서, 도핑된 실리콘, 타이타늄, 탄탈륨, 루테늄, 이리듐, 텅스텐, 타이타늄질화물, 탄탈륨질화물, 루테늄산화물, 텅스텐 질화물 등을 포함할 수 있다. 플레이트 전극층(174)은 상술한 재료를 단독 또는 둘 이상의 결합한 상태로 적용할 수 있다.
상술한 바와 같이, 본 출원의 일 실시 예에 따르는 반도체 소자에 있어서, 공통 비트 라안(122)은 공통 드레인 정션(134)에 비트 신호를 제공한다. 상기 비트 신호는 제1 게이트 전극(142) 및 제2 게이트 전극(162) 중 어느 하나가 턴-온 되면, 제1 게이트 유전층(141) 또는 제2 게이트 유전층(161) 하면에 각각 생성되는 제1 채널층 또는 제2 채널층을 통해, 제1 소스 정션(132) 또는 제2 소스 정션(136)으로 이동한다. 이어서, 상기 비트 신호는 제1 캐패시터(150) 또는 제2 캐패시터(170)에 전하로써 저장될 수 있다. 일 실시 예에 따르면, 제1 게이트 전극(142) 및 제2 게이트 전극(162)을 서로 독립적으로 턴-온시킬 수 있도록 설계하고, 제1 캐패시터(150)와 제2 캐패시터(170)의 저장용량을 달리 설계함으로써, 반도체 소자의 셀에서 다중 비트를 구현할 수 있게 된다.
도 2는 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 순서도이다. 도 3a 내지 도 19a는 본 출원의 일 실시 예에 따르는 반도체 소자의 제조 방법을 개략적으로 나타내는 평면도이다. 도 3b 내지 도 19b는 도 3a 내지 도 19a의 제조 방법의 도면에서 A-A'로 절취한 부분을 나타내는 단면도이다. 도 3c 내지 도 19c는 도 3a 내지 도 19a의 제조 방법의 도면에서 B-B'로 절취한 부분을 나타내는 단면도이다.
도 2의 210 블록, 도 3a 내지 5a, 도 3b 내지 도 5b, 도 3c 내지 5c를 참조하면, 반도체 기판(110)의 트렌치(114) 내부에 제1 캐패시터(150)를 형성한다. 일 실시 예에 따르면, 도 3a, 3b 및 3c에 도시된 바와 같이, 반도체 기판(110)을 준비한다. 반도체 기판(110)은 일 예로서, p형으로 도핑된 기판일 수 있다. 반도체 기판(110) 내부에 도핑된 플레이트 전극 영역(154)을 형성한다. 플레이트 전극 영역(154)은 고농도의 도펀트로 도핑된 웰(well) 영역일 수 있다. 일 예로서, 반도체 기판(110)이 p형으로 도핑된 기판인 경우, 플레이트 전극 영역(154)은 고농도의 n형으로 도핑될 수 있다. 이때, 플레이트 전극 영역(154)은 반도체 기판(110) 내부로 인(P) 또는 비소(As)을 고농도로 이온 주입하여 형성할 수 있다. 반도체 기판(110) 내부로 상기 이온 주입하는 영역의 깊이 및 두께는 이후 공정에서 활성 필라(130)가 형성된 후에 결정되는 제1 캐패시터(150)의 최종 높이에 근거하여 산정될 수 있다.
도 4a, 4b 및 4c를 참조하면, 반도체 기판(110)에 트렌치(114)를 형성한다. 일 실시 예에 따르면, 먼저, 반도체 기판(110) 상에 하드마스크층을 형성한다. 상기 하드마스크층은 반도체 기판과의 식각선택비를 가진 물질층으로 형성될 수 있으며, 일 예로서, 질화막 또는 산화막일 수 있다. 상기 하드마스크층은 일 예로서, 증발법, 코팅법, 화학기상증착법, 스퍼터링법 등 공지의 박막 형성 방법이 적용될 수 있다. 상기 하드마스크층 상에 감광막패턴(미도시)을 형성하고, 상기 감광막패턴을 이용하여 상기 하드마스크층을 패터닝하여 하드마스크층 패턴(112)을 형성한다. 하드마스크층 패턴(112)은 소정의 크기의 홀을 가지는 컨택 패턴일 수 있다. 상기 하드마스크층 패턴(112)을 이용하여 반도체 기판(110)을 건식 식각하여 반도체 기판(110) 내부에 트렌치(114)를 형성한다. 반도체 기판(110) 깊이 방향으로 형성되는 트렌치(114)의 바닥부는 플레이트 전극 영역(154) 내부에 존재하도록 한다.
도 5a, 5b 및 5c를 참조하면, 트렌치(114) 내부에 제1 캐패시터(150)을 형성한다. 일 실시 예에 의하면, 반도체 기판(110)의 트렌치(114) 내부에 캐패시터 유전층(153)을 형성한다. 캐패시터 유전층(153)은 일 예로서, 일 예로서, 탄탈륨산화막, 지르코늄산화막, 알루미늄산화막, 하프늄산화막 등의 산화막을 포함할 수 있다. 상술한 산화막은 단독 또는 둘 이상의 적층 구조로서 적용될 수 있다. 캐패시터 유전층(153)은 일 예로서, 화학기상증착법, 증발법 또는 원자층 증착법 등을 적용하여 형성할 수 있다. 그리고, 캐패시터 유전층(153) 상에 스토리지노드 전극층(152)을 형성하고 트렌치(114)를 채운다. 스토리지노드 전극층(152)은 일 예로서, 도핑된 실리콘, 타이타늄, 탄탈륨, 루테늄, 이리듐, 텅스텐, 타이타늄질화물, 탄탈륨질화물, 루테늄산화물, 텅스텐 질화물 등을 포함할 수 있다. 캐패시터 유전층(153) 및 스토리지노드 전극층(152)은 일 예로서, 증발법, 화학기상증착법, 원자층증착법, 스퍼터링법 등 공지의 박막 형성 방법이 적용될 수 있다. 이후에, 추가적으로, 화학적기계적연마법(chemical mechenical polishing, CMP)과 같은 평탄화 공정을 진행하여 하드마스크층(112) 상부에 형성된 캐패시터 유전층(153) 및 스토리지노드 전극층(152)을 제거하는 공정을 진행할 수 있다.
도 2의 220 블록, 도 6a, 6b 및 6c를 참조하면, 제1 캐패시터(150)와 중첩되지 않도록 배치되는 활성 필라(130)를 반도체 기판(110) 상에 형성한다. 일 실시 예에 따르면, 먼저, 제1 캐패시터(150)를 포함하는 반도체 기판(110)을 패터닝하되, 제1 캐패시터(150) 사이에서 활성 필라(130)가 형성될 부분이 잔류하도록 반도체 기판(110)을 비등방성 식각한다. 반도체 기판(110)이 식각될 때, 제1 캐패시터(150)도 함께 식각되어 제1 캐패시터(150)의 높이가 감소된다. 즉, 제1 캐패시터(150)의 스토리지노드 전극층(152) 및 캐패시터 유전층(153)이 반도체 기판(110)과 함께 식각될 수 있다. 식각 후에는 수산화암모늄 및 과산화수소를 포함하는 클린앤(Clean N) 세정, 불산 및 불화암모늄을 포함하는 버퍼산화식각(Buffered oxide etchant, BOE) 세정을 실시하여 잔존하는 부산물을 제거할 수 있다. 이에 따라, 도시된 바와 같이, 높이가 감소된 제1 캐패시터(150) 사이의 반도체 기판(110) 상에 활성 필라(130)가 형성된다. 이와 같이, 제1 캐패시터(150)의 높이는 활성 필라(130)가 형성된 후에 확정될 수 있다. 제1 캐패시터(150)의 플레이트 영역(154)은 제1 캐패시터(150)의 깊이보다 얕은 위치의 소정의 제1 깊이(d1)로부터 제1 캐패시터의 깊이보다 깊은 위치인 소정의 제2 깊이(d2)까지 형성될 수 있다.
도 3의 230 블록, 도 7a 내지 도 12a, 도 7b 내지 도 12b, 및 도 7c 내지 도 12c를 참조하면, 제1 캐패시터(150)의 스토리지노드 전극층(152)과 활성 필라(130)의 제1 영역(932)에 형성되는 제1 소스 정션(132)을 서로 전기적으로 연결하는 필라 연결층(133)을 형성한다. 일 실시 예에 따르면, 도 7a, 7b 및 7c에 도시된 바와 같이 제1 캐패시터(150) 및 활성 필라(130)가 형성된 반도체 기판(110) 상에 스페이서 산화막(710) 및 스페이서 질화막(720)을 순차적으로 형성한다. 이에 따라, 스페이서 산화막(710) 및 스페이서 질화막(720)은 제1 캐패시터(150) 상부의 반도체 기판(110), 활성 필라(130)의 측면 및 하드마스크층(112)의 상면 및 측면에 형성될 수 있다. 상기 스페이서 산화막(710) 및 스페이서 질화막(720)은 일 예로서, 화학기상증착법, 원자층증착법, 증발법 등의 공지의 박막 형성 방법에 의하여 형성될 수 있다.
도 8a 및 9a, 도 8b 및 9b, 도 8c 및 9c를 참조하면, 활성 필라(130)의 하부에 위치하는 스페이서 산화막(710) 및 스페이서 질화막(720)의 일부분을 제거하여 활성 필라(130)의 하부에 위치하는 제1 영역(932)을 노출시킨다. 일 실시 예에 따르면, 도 8a, 8b 및 8c에 도시된 바와 같이, 비등방성 식각에 의하여 스페이서 질화막(720)을 식각한다. 이에 의해, 활성 필라(130) 사이의 반도체 기판(110) 상에 형성된 스페이서 질화막(720)이 식각되어 하부의 스페이서 산화막(710)이 노출된다. 또한, 하드마스크층(112)의 상면의 스페이서 질화막(720)이 식각될 수 있다. 이어서, 활성 필라(130) 사이의 반도체 기판(110) 상에 노출된 스페이서 산화막(710)에 대하여 등방성 식각 공정을 진행한다. 일 예로서, 등방성 식각 공정은 습식 식각으로 진행될 수 있다. 상기 습식 식각을 위한 식각액은 일 예로서, 불산(HF) 또는 상용의 버퍼산화막식각액(Buffered Oxide Etchant)을 적용할 수 있다. 스페이서 산화막(710)에 대한 습식 식각이 진행됨 따라, 습식 식각액이 활성 필라(130) 사이의 반도체 기판(110) 상에 노출된 스페이서 산화막(710)을 식각하고, 활성 필라(130)의 측면을 따라 스페이서 산화막(710)을 추가적으로 식각할 수 있다. 그 결과, 활성 필라(130) 측면의 스페이서 산화막(710)이 제거되고, 스페이서 산화막(710) 상에 형성된 스페이서 질화막(720)도 리프트-오프(lift-off)되어 제거될 수 있다. 이와 같은 공정에 의해 도 9a, 9b 및 9c에 도시된 바와 같이, 활성 필라(130)의 하부에 위치하는 제1 영역(932)이 노출될 수 있다. 제1 영역(932)의 면적은 상기 습식 식각 공정 조건, 일 예로서, 습식 식각액의 농도, 습식 식각 공정 온도, 습식 식각 시간 등을 조절하여 제어할 수 있다.
이후에, 활성 필라(130)에 대하여, 도펀트 주입 공정을 실시하여, 제1 영역(932)에 대하여 제1 소스 정션(132)을 형성한다. 상기 도펀트 주입 공정으로는 일 예로서, 이온 주입 공정 또는 플라즈마 도핑 공정 등을 적용할 수 있다. 구체적으로, 상기 이온 주입 공정은 도시된 바와 같이, 인 또는 비소 이온과 같은 n형 도핑 이온을 상기 반도체 기판(110)의 수직 방향과 경사 방향으로 틸트(tilt)시켜 주입시킴으로써, 제1 영역(932)에 상기 n형의 도핑 이온이 도달할 수 있게 할 수 있다. 상기 이온 주입 공정은 제1 영역(932)의 일 측면 영역 또는 제1 영역(932)의 둘레를 따라 전체 영역에 걸쳐서 이루어질 수 있다. 도시되지는 않았지만, 다른 예로서의 상기 플라즈마 도핑 공정은 인 또는 비소와 같은 n형 도핑 가스를 반응가스로 하여 플라즈마를 발생시키고, 상기 플라즈마 상태의 상기 인 또는 비소를 제1 영역(932)에 도핑시킴으로써 진행할 수 있다. 제1 소스 정션(132)은 활성 필라(130)의 제1 영역의 표면 영역 또는 내부 영역에 형성될 수 있다.
도 10a, 10b 및 10c를 참조하면, 반도체 기판(110) 상에 소정의 높이를 가지는 전도성 박막층(1010)을 형성한다. 이에 의해, 제1 소스 정션(132)이 형성된 활성 필라(130) 사이의 공간이 전도성 박막층(1010)으로 채워지도록 한다. 상기 전도성 박막층(1010)을 형성하는 공정은 먼저, 전도성 물질막을 활성 필라(130) 사이의 공간에 증착하고, 상기 증착된 전도성 물질막을 소정의 높이를 가지도록 식각함으로써 진행할 수 있다. 상기 전도성 물질막을 증착하는 방법은 일 예로서, 화학기상증착법, 스퍼터링법 등 공지의 박막 형성 방법이 적용될 수 있다. 상기 전도성 물질막을 식각하는 방법은 일 예로서, 건식 또는 습식 식각법이 적용될 수 있다. 상기 전도성 박막층(1010)의 높이는 상기 전도성 물질막의 증착 조건 및 식각 조건에 따라 제어될 수 있다. 상기 전도성 박막층(1010)은 일 예로서, 도핑된 실리콘층, 금속층 또는 금속질화물층일 수 있다. 상기 금속층은 일 예로서, 타이타늄, 탄탈륨, 텅스텐, 루테늄 등 일 수 있으며, 상기 금속질화물층은 일 예로서, 타이타늄질화물, 탄탈륨질화물, 텅스텐질화물, 루테늄질화물 등일 수 있다.
도 11a, 11b, 및 11c를 참조하면, 전도성 박막층(1010) 상에 희생막 패턴(1110)을 형성한다. 희생막 패턴(1110)의 일측면이 활성 필라(130)의 일측면과 접하며, 또한, 희생막 패턴(1110)의 바닥면이 제1 캐패시터(150)의 스토리지노드 전극층(152)의 일부분과 중첩되도록 희생막 패턴(1110)을 형성한다. 희생막 패턴(1110)은 일 예로서, 감광막 패턴일 수 있으나, 반드시 이에 한정되지는 않고, 하부의 전도성 박막층(1010)과의 식각 선택비를 가지는 조건을 만족하는 한 다른 다양한 물질막도 적용될 수 있다. 이때 희생막 패턴(1110)의 형성 공정은 희생 물질막의 형성 공정, 상기 희생 물질막 상에 감광막 패턴의 형성 공정, 상기 감광막 패턴을 이용하는 상기 희생 물질막의 식각 공정을 포함할 수 있다. 상기 희생물질막은 스핀온카본(Spin-On-Carbon, SOC), 산화막 등이 적용될 수 있다. 희생 물질막을 형성하는 공정은 일 예로서, 코팅법, 화학기상증착법 등이 적용될 수 있으며, 상기 식각 공정은 일 예로서, 건식 또는 습식 식각법이 적용될 수 있다.
도 12a, 12b 및 12c를 참조하면, 상기 희생막 패턴(1110)을 이용하여 전도성 박막층(1010)을 패터닝하여, 스토리지노드 전극층(152)과 제1 소스 정션(132)을 서로 연결시키는 전도성 박막층 패턴인 필라 연결층(133)을 형성한다. 도 12a에 도시되는 바와 같이, 필라 연결층(133)은 소정의 선폭을 가지며, 스토리지노드 전극층(152)의 상면에서 반도체 기판(110)을 따라 제1 소스 정션(132)이 형성된 활성 필라(130)의 일 측면으로 연장될 수 있다. 필라 연결층(133)이 형성된 후에, 스페이서 질화막(720)은 제거될 수 있다.
도 2의 240 블록, 도 13a, 13b 및 13c를 참조하면, 제1 소스 정션(132)이 위치하는 제1 영역(932)의 상부 측면에 제1 게이트 유전층(141) 및 제1 게이트 전극(142)을 형성한다. 일 실시 예에 따르면, 제1 게이트 유전층(141) 및 제1 게이트 전극(142)을 형성하기 위해, 먼저, 필라 연결층(133)이 형성된 반도체 기판(110) 상에 소정의 높이를 가지는 제1 층간 절연층(1310)을 형성한다. 제1 층간 절연층(1310)의 높이는 제1 소스 정션(132)의 크기 및 제1 게이트 전극(142)이 제어하는 채널층의 길이에 근거하여 결정될 수 있다.
활성 필라(130)을 산화시켜, 활성 필라(130)의 측면을 따라 유전막을 형성한다. 그리고, 제1 층간 절연층(1310) 상에 소정의 높이를 가지는 전도성 박막층을 형성하고 상기 전도성 박막층을 패터닝함으로써, 활성 필라(130)의 측면을 둘러싸며 일 방향으로 배열되는 제1 게이트 전극(142)을 형성한다. 구체적으로, 상기 전도성 박막층은 제1 층간 절연층(1310) 상에 전도성 박막을 형성하고, 상기 전도성 박막을 에치백함으로써, 형성될 수 있다. 이어서, 상기 전도성 박막층을 도 13a에 도시되는 것과 같이, 일 방향으로 배열되는 라인 형태로 패터닝함으로써, 제1 게이트 전극(142)으로 형성할 수 있다. 또한, 제1 게이트 전극(142)에 대응하도록 활성 필라(130)의 측면에 형성되는 상기 유전막은 제1 게이트 유전층(141)으로 기능할 수 있다. 제1 게이트 전극(142)의 높이는 제1 게이트 전극(142)이 제어하는 채널층의 길이에 근거하여 결정될 수 있다. 제1 게이트 전극(142)은 일 예로서, 도핑된 실리콘층, 금속층 또는 금속질화물층을 포함할 수 있다. 상기 금속층은 일 예로서, 타이타늄, 탄탈륨, 텅스텐, 루테늄 등 을 포함할 수 있으며, 상기 금속질화물층은 일 예로서, 타이타늄질화물, 탄탈륨질화물, 텅스텐질화물, 루테늄질화물 등을 포함할 수 있다. 상기 전도성 박막을 형성하는 방법은 일 예로서, 화학기상증착법, 증발법 등을 적용할 수 있다.
몇몇 실시예들에 있어서, 활성 필라(130)의 측면을 따라 유전막을 형성하기 전에, 제1 게이트 전극(142)이 제어하는 상기 채널층에 해당되는 활성 필라(130)의 부분에 대하여 채널 이온 주입 공정을 실시할 수 있다. 상기 채널 이온 주입 공정에 의해 주입되는 이온은 제1 소스 정션(132)와 반대 타입의 도핑 이온일 수 있다. 일 예로서, 제1 소스 정션(132)이 n형 도펀트일 때, 채널 이온 주입 공정에 의해 주입되는 이온은 p형 도펀트일 수 있다. 상기 채널 이온 주입 공정은 트랜지스터의 채널층이 형성될 부분의 도핑량을 조절하여, 제1 게이트 전극(142)에 의해 동작되는 상기 트랜지스터의 문턱전압을 제어할 수 있다
도 2의 250 블록, 도 14a 및 15a, 도 14b 및 15b, 및 도 14c 및 15c를 참조하면, 제1 게이트 전극(142) 상부에 위치하는 활성 필라(130)의 제2 영역(1434)에 공통 드레인 정션(134) 및 공통 비트 라인(122)을 형성한다. 먼저, 도 14a, 14b 및 14c를 참조하면, 제1 게이트 전극(142)이 형성된 제1 층간 절연층(1310) 상에 소정의 높이를 가지는 제2 층간 절연층(1410)을 형성한다. 제2 층간 절연층(1410)의 높이는 공통 드레인 정션(134)의 크기 및 제1 게이트 전극(142)이 제어하는 채널층의 길이에 근거하여 결정할 수 있다.
이어서, 도펀트 주입 공정에 의하여 제2 영역(1434)에 소정의 도펀트를 주입하여 공통 드레인 정션(134)을 형성할 수 있다. 공통 드레인 정션(134)은 일 예로서, 제1 소스 정션(132)과 동일 타입의 도펀트로 도핑될 수 있다. 즉, 제1 소스 정션(132)이 n형 도펀트로 도핑되는 경우, 공통 드레인 정션(134)도 n형 도펀트로 도핑될 수 있다. 상기 도펀트 주입 공정은 일 예로서, 이온 주입 공정 또는 플라즈마 도핑 공정 등을 적용할 수 있다. 구체적인 일 실시 예에 있어서, 도시된 바와 같이, 상기 이온 주입 공정은 인 또는 비소 이온과 같은 n형 도핑 이온을 상기 반도체 기판(110)의 수직 방향과 경사 방향으로 틸트(tilt)시켜 주입시킴으로써, 제2 영역(1434)에 상기 n형의 도핑 이온이 도달할 수 있게 할 수 있다. 상기 이온 주입 공정은 제2 영역(1434)의 일 측면 영역 또는 제2 영역(1434)의 둘레를 따라 전체 영역에 걸쳐서 이루어질 수 있다. 도시되지는 않았지만, 다른 예로서, 상기 플라즈마 도핑 공정은 인 또는 비소와 같은 n형 도핑 가스를 반응가스로 하여 플라즈마를 발생시키고, 상기 플라즈마 상태의 상기 인 또는 비소가 제2 영역(1434)에 도핑될 수 있도록 할 수 있다. 제2 영역(1434)에 형성되는 공통 드레인 정션(134)은 활성 필라(130)의 표면 영역 또는 활성 필라(130) 내부 영역에 형성될 수 있다.
도 15a, 15b 및 15c를 참조하면, 제2 층간 절연층(1410) 상에 소정의 높이를 가지는 전도성 박막층을 형성하고 상기 전도성 박막층을 패터닝함으로써, 활성 필라(130)의 측면을 둘러싸며 일 방향으로 배열되는 공통 비트 라인(122)을 형성한다. 구체적으로, 상기 전도성 박막층은 제2 층간 절연층(1410) 상에 전도성 박막을 형성하고, 상기 전도성 박막을 에치백함으로써, 상기 소정의 높이를 가지는 전도성 박막층을 형성할 수 있다. 이어서, 상기 전도성 박막층을 도 15a에 도시되는 것과 같이, 일 방향으로 배열되는 라인 형태로 패터닝함으로써, 공통 비트 라인(122)으로 형성할 수 있다. 공통 비트 라인(122)은 제1 게이트 전극(142)과는 반도체 기판(110) 상에서 서로 수직인 방향으로 배열될 수 있다. 공통 비트 라인(122)의 높이는 공통 드레인 정션(134)의 높이에 근거하여 결정될 수 있다. 공통 비트 라인(122)은 일 예로서, 도핑된 실리콘층, 금속층 또는 금속질화물층을 포함할 수 있다. 상기 금속층은 일 예로서, 타이타늄, 탄탈륨, 텅스텐, 루테늄 등을 포함할 수 있으며, 상기 금속질화물층은 일 예로서, 타이타늄질화물, 탄탈륨질화물, 텅스텐질화물, 루테늄질화물 등을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 화학기상증착법, 증발법, 스퍼터링법 등과 같은 공지의 박막 형성 공정을 적용함으로써 형성될 수 있다.
몇몇 실시 예들에 따르면, 제1 게이트 절연막(141) 형성 시에, 활성 필라(130) 상에 형성된 유전막은 도 14a, 14b, 14c의 공통 드레인 정션(134)을 형성하기 전에 또는 도 15a, 15b, 15c의 공통 비트 라인(122)을 형성하기 전에 적절하게 제거될 수 있다.
도 2의 260 블록, 도 16a, 16b 및 16c를 참조하면, 공통 드레인 정션(134)이 위치하는 제2 영역(1434)의 상부 측면에 제2 게이트 유전층(161) 및 제2 게이트 전극(162)를 형성한다. 구체적으로, 도 16a, 16b 및 16c를 참조하면, 제2 게이트 유전층(161) 및 제2 게이트 전극(162)을 형성하기 위해, 먼저, 공통 비트 라인(122)이 형성된 제2 층간 절연층(1410) 상에 소정의 높이를 가지는 제3 층간 절연층(1610)을 형성한다. 제3 층간 절연층(1610)의 높이는 공통 드레인 정션(134)의 크기 및 제2 게이트 전극(162)이 제어하는 채널층의 길이에 근거하여 결정할 수 있다.
활성 필라(130)을 산화시켜, 활성 필라(130)의 측면을 따라 유전막을 형성한다. 그리고, 제3 층간 절연층(1610) 상에 전도성 박막을 형성하고, 상기 전도성 박막을 에치백한다. 상기 전도성 박막층을 패터닝하여, 활성 필라(130)의 측면을 둘러싸며 일 방향으로 배열되는 제2 게이트 전극(162)을 형성한다. 이에 따라, 도 16a에 도시되는 것과 같이, 반도체 기판(110) 상에서 일 방향으로 배열되는 라인 형태의 제2 게이트 전극(162)을 형성할 수 있다. 제2 게이트 전극(162)에 대응하는 위치의 활성 필라(130)의 측면에 형성되는 상기 유전막은 제2 게이트 유전층(161)으로 기능할 수 있다. 제2 게이트 전극(162)은 반도체 기판(110) 상에서 제1 게이트 전극(142)과 실질적으로 동일한 방향으로 배열될 수 있으며, 공통 비트 라인(122)와는 서로 수직 방향으로 배열될 수 있다. 제2 게이트 전극(162)의 높이는 제2 게이트 전극(162)이 제어하는 채널층의 길이에 근거하여 결정될 수 있다. 제2 게이트 전극(162)은 일 예로서, 도핑된 실리콘층, 금속층 또는 금속질화물층을 포함할 수 있다. 상기 금속층은 일 예로서, 타이타늄, 탄탈륨, 텅스텐, 루테늄 등을 포함할 수 있으며, 상기 금속질화물층은 일 예로서, 타이타늄질화물, 탄탈륨질화물, 텅스텐질화물, 루테늄질화물 등을 포함할 수 있다. 상기 전도성 박막은 일 예로서, 화학기상증착법, 증발법, 스퍼터링법 등과 같은 공지의 박막 형성 방법에 의하여 형성될 수 있다.
몇몇 실시예들에 있어서, 활성 필라(130)의 측면을 따라 유전막을 형성하기 전에, 제2 게이트 전극(162)이 제어하는 상기 채널층에 해당되는 활성 필라(130)의 부분에 대하여 채널 이온 주입 공정을 추가적으로 실시할 수 있다. 상기 채널 이온 주입 공정에 의해 주입되는 이온은 공통 드레인 정션(134)와 반대 타입의 도핑 이온일 수 있다. 일 예로서, 공통 드레인 정션(134)이 n형 도펀트일 때, 채널 이온 주입 공정에 의해 주입되는 이온은 p형 도펀트일 수 있다. 상기 채널 이온 주입 공정은 채널이 형성될 부분의 도핑량을 조절하여, 제2 게이트 전극(162)에 의해 동작되는 트랜지스터의 문턱전압을 제어할 수 있다.
도 2의 270 블록, 도 17a, 도 17b 및 도 17c를 참조하면, 제2 게이트 전극(162) 상부에 위치하는 활성 필라(130)의 제3 영역(1734)에 제2 소스 정션(136)을 형성한다. 제4 층간 절연층(1710)의 높이는 제2 게이트 전극(162)이 제어하는 채널층의 길이에 근거하여 결정할 수 있다.
이어서, 도펀트 주입 공정에 의하여 제3 영역(1734)에 소정의 도펀트를 주입하여 제2 소스 정션(136)을 형성할 수 있다. 제2 소스 정션(136)은 일 예로서, 제1 소스 정션(132)과 동일 타입의 도펀트로 도핑될 수 있다. 즉, 제1 소스 정션(132)이 n형 도펀트로 도핑되는 경우, 제2 소스 정션(136)도 n형 도펀트로 도핑될 수 있다. 상기 도펀트 주입 공정은 일 예로서, 이온 주입 공정 또는 플라즈마 도핑 공정 등을 적용할 수 있다. 구체적인 일 실시 예에 있어서, 도시된 바와 같이, 상기 이온 주입 공정은 인 또는 비소 이온과 같은 n형 도핑 이온을 상기 반도체 기판(110)의 수직 방향과 경사 방향으로 틸트(tilt)시켜 주입시킴으로써, 제3 영역(1734)에 상기 n형의 도핑 이온이 도달할 수 있게 할 수 있다. 상기 이온 주입 공정은 제3 영역(1734)의 일 측면 영역 또는 제3 영역(1734)의 둘레를 따라 전체 영역에 걸쳐서 이루어질 수 있다. 도시되지는 않았지만, 다른 예로서, 상기 플라즈마 도핑 공정은 인 또는 비소와 같은 n형 도핑 가스를 반응가스로 하여 플라즈마를 발생시키고, 상기 플라즈마 상태의 상기 인 또는 비소가 제3 영역(1734)에 도핑될 수 있도록 할 수 있다. 제3 영역(1734)에 형성되는 제2 소스 정션(136)은 활성 필라(130)의 표면 영역 또는 활성 필라(130) 내부 영역에 형성될 수 있다.
몇몇 실시 예들에 따르면, 활성 필라(130)의 높이가 제2 소스 정션(136)을 형성하기에는 부족한 경우, 활성 필라(130) 상에 에픽택셜 성장(epitaxial growth)공정을 실시하여 실리콘 필라를 추가로 형성시킬 수 있다. 추가로 형성된 실리콘 필라의 일부 영역 상에 제2 소스 정션(1360을 형성시킬 수 있다. 마찬가지로, 하부의 제2 게이트 전극, 공통 드레인 정션, 공통 드레인 전극층 등을 활성 필라(130)에 형성시킬때, 활성 필라(130)의 높이가 부족한 경우에 실리콘 필라를 추가로 형성시킬 수 있다. 상술한 에픽택셜 성장 공정은 실리콘 성장과 관련되는 공지된 다양한 기술이 적용될 수 있다.
도 2의 280 블록, 도 18a, 18b 및 18c를 참조하면, 제2 소스 정션(136)이 형성된 제3 영역(1734)의 상부에 제2 캐패시터(170)를 형성한다. 도면을 참조하여 구체적으로 설명하면, 먼저, 하드마스크 패턴(112)를 제거하고, 제4 층간 절연층(1710) 상에 스토리지노드 전극물질막을 형성한다. 상기 스토리지노드 전극물질막을 패터닝함으로써, 제2 소스 정션(136)과 전기적으로 연결되는 스토리지노드 전극층(172)을 형성할 수 있다. 스토리지노드 전극층(172)은 일 예로서, 도핑된 실리콘, 타이타늄, 탄탈륨, 루테늄, 이리듐, 텅스텐, 타이타늄질화물, 탄탈륨질화물, 루테늄산화물, 텅스텐 질화물 등을 포함할 수 있다. 스토리지노드 전극층(172)은 상술한 재료를 단독 또는 둘 이상의 결합한 상태로 적용할 수 있다. 상기 스토리지노드 전극물질막은 일 예로서, 화학기상증착법, 증발법 등과 같은 공지의 박막 형성 공정에 의해서 형성될 수 있다.
스토리지노드 전극층(172) 상에는 캐패시터 유전층(173)이 형성될 수 있다. 캐패시터 유전층(173)은 일 예로서, 탄탈륨산화막, 지르코늄산화막, 알루미늄산화막, 하프늄산화막 등의 산화막을 포함할 수 있다. 상술한 산화막은 단독 또는 둘이상의 적층 구조로서 적용될 수 있다. 상기 캐패시터 유전층(173)은 일 예로서, 화학기상증착법, 원자층증착법 등에 의해 형성될 수 있다. 캐패시터 유전층(173) 상에 플레이트 전극층(174)가 형성될 수 있다. 플레이트 전극층(174)은 일 예로서, 도핑된 실리콘, 타이타늄, 탄탈륨, 루테늄, 이리듐, 텅스텐, 타이타늄질화물, 탄탈륨질화물, 루테늄산화물, 텅스텐 질화물 등을 포함할 수 있다. 플레이트 전극층(174)은 일 예로서, 화학기상증착법, 스퍼터링법 등에 의하여 형성될 수 있다.
상술한 공정을 진행함으로써, 도 1a 및 1b에 도시되는 셀 구조를 가지는 반도체 소자를 형성할 수 있다. 상술한 바와 같이, 본 출원의 일 실시 예에 의하면, 반도체 기판 상에 활성 필라를 구비하고, 상기 활성 필라에 수직형 트랜지스터 및 캐패시터를 이중으로 구비함으로써, 다중 비트를 구현하는 셀 구조를 구현할 수 있다. 이에 따라, 종래에 비하여, 한정된 영역 내에서 상대적으로 많은 정보를 저장할 수 있는 장점이 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 반도체 기판, 114: 트렌치, 122: 공통 비트 라인, 130: 활성 필라, 132: 제1 소스 정션, 133: 필라 연결층, 134: 공통 드레인 정션, 136: 제2 소스 정션, 140: 제1 워드 라인, 141: 제1 게이트 유전층, 142: 제1 게이트 전극, 150: 제1 캐패시터, 152: 스토리지노드 전극층, 153: 캐패시터 유전층, 154: 플레이트 전극 영역, 160: 제2 워드 라인, 161: 제2 게이트 유전층, 162: 제2 게이트 전극, 170: 제2 캐패시터, 172: 스토리지노드 전극, 174: 플레이트 전극층, 1310: 제1 층간 절연층, 1410: 제2 층간 절연층, 1610: 제3 층간 절연층, 1710: 제4 층간 절연층.

Claims (20)

  1. 반도체 기판의 트렌치 내부에 배치되는 제1 캐패시터;
    상기 제1 캐패시터와 중첩되지 않도록 상기 반도체 기판 상에 배치되는 활성 필라;
    상기 제1 캐패시터의 스토리지노드 전극층과 상기 활성 필라의 제1 영역에 형성되는 제1 소스 정션을 전기적으로 연결하는 필라 연결층;
    상기 제1 소스 정션이 위치하는 상기 제1 영역의 상부 측면에 배치되는 제1 게이트 유전층 및 제1 게이트 전극;
    상기 제1 게이트 전극 상부에 위치하는 상기 활성 필라의 제2 영역에 형성되는 공통 드레인 정션 및 공통 비트 라인;
    상기 공통 드레인 정션이 위치하는 상기 제2 영역의 상부 측면에 배치되는 제2 게이트 유전층 및 제2 게이트 전극;
    상기 제2 게이트 전극 상부에 위치하는 상기 활성 필라의 제3 영역에 형성되는 제2 소스 정션; 및
    상기 제2 소스 정션이 형성된 상기 제3 영역의 상부에 배치되는 제2 캐패시터를 포함하는
    반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 캐패시터는
    상기 트렌치의 밑면 및 측면 상에 순차적으로 위치하는 캐패시터 유전층;
    상기 캐패시터 유전층 상에 배치되는 상기 스토리지노드 전극층; 및
    상기 트렌치 외부의 상기 반도체 기판 내에 배치되는 도핑된 플레이트 전극층을 구비하는
    반도체 소자.
  3. 제1 항에 있어서,
    상기 필러 연결층과 상기 제1 게이트 전극을 전기적으로 절연하는 제1 층간 절연층;
    상기 제1 게이트 전극 및 상기 공통 비트 라인을 전기적으로 절연하는 제2 층간 절연층; 및
    상기 공통 비트 라인 및 상기 제2 게이트 전극을 전기적으로 절연하는 제3 층간 절연층을 추가적으로 포함하는
    반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 반도체 기판의 제1 방향으로 연장되어 배열되며,
    상기 제2 게이트 전극 비트 라인은 상기 반도체 기판 상에서 상기 제1 방향과 수직 방향인 제2 방향으로 연장되어 배열되는
    반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 게이트 유전층은 상기 활성 필라의 외주면을 따라 배치되고,
    상기 제1 게이트 전극은 상기 제1 게이트 유전층을 둘러싸도록 배치되는
    반도체 소자.
  6. 제1 항에 있어서,
    상기 공통 드레인 정션은 상기 제2 영역에 배치되고, 상기 공통 비트 라인은 상기 공통 드레인 정션을 둘러싸도록 배치되는
    반도체 소자.
  7. 제1 항에 있어서,
    상기 제2 게이트 유전층은 상기 활성 필라의 외주면을 따라 배치되고,
    상기 제2 게이트 전극은 상기 제2 게이트 유전층을 둘러싸도록 배치되는
    반도체 소자.
  8. 반도체 기판 상에 배치되며, 서로 이격되어 형성되는 제1 소스 정션, 공통 드레인 정션 및 제2 소스 정션을 구비하는 활성 필라;
    상기 반도체 기판에 형성되는 트렌치 내부에 배치되며 상기 제1 소스 정션과 전기적으로 연결되는 제1 캐패시터;
    상기 공통 드레인 정션과 전기적으로 연결되는 공통 비트 라인;
    상기 제1 캐패시터와 상기 공통 비트 라인 사이에서 비트 신호를 교환하도록 기능하는 제1 채널층을 생성시키는 제1 게이트 전극;
    상기 제2 소스 정션과 전기적으로 연결되는 제2 캐패시터; 및
    상기 공통 비트 라인과 상기 제2 캐패시터 사이에서 비트 신호를 교환하도록 기능하는 제2 채널층을 생성시키는 제2 게이트 전극을 포함하는
    반도체 소자.
  9. 제8 항에 있어서,
    상기 제1 캐패시터의 스토리지노드 전극과 상기 제1 소스 정션을 전기적으로 연결시키는 필러 연결층을 상기 반도체 기판 상에 추가적으로 구비하는
    반도체 소자.
  10. 제8 항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 반도체 기판의 제1 방향으로 배열되며,
    상기 공통 비트 라인은 상기 제1 방향과 수직인 제2 방향으로 배열되는
    수직형 반도체 소자.
  11. 제8 항에 있어서,
    상기 제1 게이트 전극과 상기 활성 필라의 일 측면 사이에 배치되는 제1 게이트 유전층 및
    상기 제2 게이트 전극과 상기 활성 필라의 일 측면 사이에 배치되는 제2 게이트 유전층을 추가적으로 구비하는
    수직형 반도체 소자.
  12. 제11 항에 있어서,
    상기 제1 채널층 및 상기 제2 채널층 중 대응하는 어느 하나를 통해 상기 공통 비트 라인의 상기 비트 신호를 전송하여, 상기 제1 캐패시터 및 상기 제2 캐패시터 중 대응하는 어느 하나에 상기 비트 신호를 저장하는
    반도체 소자.
  13. 반도체 기판의 트렌치 내부에 제1 캐패시터를 형성하는 단계;
    상기 제1 캐패시터와 중첩되지 않도록 배치되는 활성 필라를 상기 반도체 기판 상에 형성하는 단계;
    상기 제1 캐패시터의 스토리지노드 전극층과 상기 활성 필라의 제1 영역에 형성되는 제1 소스 정션을 전기적으로 연결하는 필라 연결층을 형성하는 단계;
    상기 제1 소스 정션이 위치하는 상기 제1 영역의 상부 측면에 제1 게이트 유전층 및 제1 게이트 전극을 형성하는 단계;
    상기 제1 게이트 전극 상부에 위치하는 상기 활성 필라의 제2 영역에 공통 드레인 정션 및 공통 비트 라인을 형성하는 단계;
    상기 공통 드레인 정션이 위치하는 상기 제2 영역의 상부 측면에 제2 게이트 유전층 및 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극 상부에 위치하는 상기 활성 필라의 제3 영역에 제2 소스 정션을 형성하는 단계; 및
    상기 제2 소스 정션이 형성된 상기 제3 영역의 상부에 제2 캐패시터를 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  14. 제13 항에 있어서,
    상기 제1 캐패시터를 형성하는 단계는
    상기 반도체 기판의 내부에 도핑된 N형 웰로 이루어지는 플레이트 전극 영역을 형성하는 단계;
    상기 반도체 기판의 내부에 트렌치를 형성하는 단계;
    상기 트렌치 내부에 캐패시터 유전층을 형성하는 단계; 및
    상기 캐패시터 유전층 상에 스토리지노드 전극층을 형성하여 상기 트렌치를 채우는 단계를 포함하되,
    상기 플레이트 전극 영역은 상기 트렌치의 깊이보다 얕은 위치의 제1 깊이로부터 상기 트렌치의 깊이보다 깊은 위치인 제2 깊이까지 형성되는
    반도체 소자의 제조 방법.
  15. 제13 항에 있어서,
    상기 활성 필라를 형성하는 단계는
    상기 제1 캐패시터를 포함하여 상기 반도체 기판을 선택적으로 식각하되,
    상기 제1 캐패시터 사이의 상기 반도체 기판의 부분을 잔류시키는
    반도체 소자의 제조 방법.
  16. 제13 항에 있어서,
    상기 필라 연결층을 형성하는 단계는
    상기 제1 캐패시터 및 상기 활성 필라가 형성된 상기 반도체 기판 상에 스페이서 산화막 및 스페이서 질화막을 형성하는 단계;
    상기 활성 필라 하부에 위치하는 상기 스페이서 산화막 및 상기 스페이서 질화막의 일부분을 제거하여 상기 활성 필라 하부에 위치하는 상기 제1 영역을 노출시키는 단계;
    상기 활성 필라에 대하여 도펀트 주입 공정을 실시하여, 상기 제1 영역에 상기 제1 소스 정션을 형성하는 단계;
    상기 반도체 기판 상에 소정의 높이를 가지는 전도성 박막층을 형성하여, 상기 활성 필라 사이를 상기 전도성 박막층으로 채우는 단계; 및
    상기 활성 필라 사이에 형성된 상기 전도성 박막층을 패터닝하여, 상기 스토리지노드 전극층을 대응하는 상기 제1 소스 정션과 서로 연결시키는 전도성 박막층 패턴을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  17. 제13 항에 있어서,
    상기 제1 게이트 유전층 및 제1 게이트 전극을 형성하는 단계는
    상기 필라 연결층이 형성된 상기 반도체 기판 상에 제1 층간 절연층을 형성하는 단계;
    상기 활성 필라를 산화시켜, 상기 활성 필라의 측면을 따라 유전막을 형성시키는 단계; 및
    상기 제1 층간 절연층 상에 전도성 박막층을 형성하고 상기 전도성 박막층을 패터닝하여 상기 활성 필라의 측면을 둘러싸며 일 방향으로 배열되는 전도성 패턴층을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  18. 제13 항에 있어서,
    상기 공통 드레인 정션 및 상기 공통 비트 라인을 형성하는 단계는
    상기 제1 게이트 전극이 형성된 상기 반도체 기판 상에 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층 상부의 상기 활성 필라에 대하여 도펀트 주입 공정을 실시하여, 상기 제2 영역에 도핑된 드레인 영역을 형성하는 단계;
    상기 제2 층간 절연층 상에 소정의 높이를 가지는 전도성 박막층을 형성하고 상기 전도성 박막층을 패터닝하여 상기 활성 필라의 측면을 둘러싸며 일 방향으로 배열되는 전도성 패턴층을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  19. 제13 항에 있어서,
    상기 제2 게이트 유전층 및 제2 게이트 전극을 형성하는 단계는
    상기 공통 비트 라인이 형성된 상기 반도체 기판 상에 제3 층간 절연층을 형성하는 단계;
    상기 활성 필라를 산화시켜, 상기 활성 필라의 측면을 따라 유전막을 형성시키는 단계; 및
    상기 제3 층간 절연층 상에 전도성 박막층을 형성하고 상기 전도성 박막층을 패터닝하여 상기 활성 필라의 측면을 둘러싸며 일 방향으로 배열되는 전도성 패턴층을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.
  20. 제13 항에 있어서,
    상기 제2 소스 정션을 형성하는 단계는
    상기 제2 게이트 전극이 형성된 상기 활성 필라에 대하여 도펀트 주입 공정을 실시하여, 상기 제3 영역에 도핑된 소스 영역을 형성하는 단계를 포함하는
    반도체 소자의 제조 방법.



KR1020120084010A 2012-07-31 2012-07-31 반도체 소자 및 이의 제조 방법 KR20140017272A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020120084010A KR20140017272A (ko) 2012-07-31 2012-07-31 반도체 소자 및 이의 제조 방법
US13/719,100 US8866208B2 (en) 2012-07-31 2012-12-18 Semiconductor devices including vertical transistors and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120084010A KR20140017272A (ko) 2012-07-31 2012-07-31 반도체 소자 및 이의 제조 방법

Publications (1)

Publication Number Publication Date
KR20140017272A true KR20140017272A (ko) 2014-02-11

Family

ID=50024624

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120084010A KR20140017272A (ko) 2012-07-31 2012-07-31 반도체 소자 및 이의 제조 방법

Country Status (2)

Country Link
US (1) US8866208B2 (ko)
KR (1) KR20140017272A (ko)

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043796B2 (en) 2016-02-01 2018-08-07 Qualcomm Incorporated Vertically stacked nanowire field effect transistors
KR102474303B1 (ko) 2016-02-02 2022-12-06 에스케이하이닉스 주식회사 스위칭 소자, 저항 변화 메모리 장치, 스위칭 소자의 제조 방법, 및 저항 변화 메모리 장치의 제조 방법
US10153281B2 (en) 2016-08-31 2018-12-11 Micron Technology, Inc. Memory cells and memory arrays
US10115438B2 (en) * 2016-08-31 2018-10-30 Micron Technology, Inc. Sense amplifier constructions
US10157926B2 (en) 2016-08-31 2018-12-18 Micron Technology, Inc. Memory cells and memory arrays
WO2018044458A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory arrays
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10079235B2 (en) 2016-08-31 2018-09-18 Micron Technology, Inc. Memory cells and memory arrays
WO2018044453A1 (en) * 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
US9761712B1 (en) * 2016-10-31 2017-09-12 International Business Machines Corporation Vertical transistors with merged active area regions
US11211384B2 (en) 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
CN110520989B (zh) 2017-05-08 2023-09-29 美光科技公司 存储器阵列
US10825815B2 (en) 2017-05-08 2020-11-03 Micron Technology, Inc. Memory arrays
US10304518B2 (en) * 2017-06-26 2019-05-28 Micron Technology, Inc. Apparatuses with compensator lines laid out along wordlines and spaced apart from wordlines by dielectric, compensator lines being independently controlled relative to the wordlines providing increased on-current in wordlines, reduced leakage in coupled transistors and longer retention time in coupled memory cells
WO2019022944A1 (en) * 2017-07-27 2019-01-31 Micron Technology, Inc. MEMORY CELLS THAT INCLUDE TRANSISTORS HAVING GAP CHANNEL MATERIAL
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
KR102332456B1 (ko) 2017-08-31 2021-12-02 마이크론 테크놀로지, 인크 두 개의 트랜지스터들과 하나의 캐패시터를 갖는 메모리 셀을 가지며, 기준 전압과 결합된 트랜지스터들의 바디 영역들을 갖는 장치
CN108461496B (zh) * 2018-05-09 2023-09-29 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件
CN108493188B (zh) * 2018-05-09 2023-10-13 长鑫存储技术有限公司 集成电路存储器及其形成方法、半导体集成电路器件
WO2020077185A1 (en) * 2018-10-13 2020-04-16 Applied Materials, Inc. Stacked transistor device
KR102447261B1 (ko) * 2018-11-15 2022-09-26 마이크론 테크놀로지, 인크 메모리 셀을 포함하는 메모리 어레이
US10950618B2 (en) 2018-11-29 2021-03-16 Micron Technology, Inc. Memory arrays
WO2020181049A1 (en) 2019-03-06 2020-09-10 Micron Technology, Inc. Integrated assemblies having transistor body regions coupled to carrier-sink-structures; and methods of forming integrated assemblies
CN114868225A (zh) * 2019-12-09 2022-08-05 恩特格里斯公司 由多种阻障材料制得的扩散阻障和其相关物品与方法
US11688610B2 (en) * 2020-09-30 2023-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Feature patterning using pitch relaxation and directional end-pushing with ion bombardment
KR20220090208A (ko) 2020-12-22 2022-06-29 삼성전자주식회사 반도체 메모리 소자
CN113078116B (zh) * 2021-03-29 2024-01-23 长鑫存储技术有限公司 半导体结构的制备方法及半导体结构
CN112909001B (zh) * 2021-04-07 2022-05-10 芯盟科技有限公司 动态随机存取存储器及其形成方法
CN115996560A (zh) * 2021-10-15 2023-04-21 长鑫存储技术有限公司 一种存储器及其制造方法
TWI790008B (zh) * 2021-11-25 2023-01-11 力晶積成電子製造股份有限公司 動態隨機存取記憶體結構
US20230386558A1 (en) * 2022-05-25 2023-11-30 Nanya Technology Corporation Memory device having protrusion of word line
TWI825867B (zh) * 2022-05-25 2023-12-11 南亞科技股份有限公司 具有突出的字元線的半導體元件
CN117320437A (zh) * 2022-06-21 2023-12-29 长鑫存储技术有限公司 半导体结构及其制作方法、存储器
CN117651410A (zh) * 2022-08-09 2024-03-05 长鑫存储技术有限公司 阵列结构、半导体结构及其制造方法
US20240074152A1 (en) * 2022-08-24 2024-02-29 Nanya Technology Corporation Semiconductor structure and manufacturing method therof
CN117832252A (zh) * 2022-09-27 2024-04-05 长鑫存储技术有限公司 半导体结构及其读写控制方法和制造方法
CN115643757B (zh) * 2022-12-09 2023-04-07 芯盟科技有限公司 半导体结构及其制作方法、存储器系统

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000349258A (ja) * 1999-06-08 2000-12-15 Mitsubishi Electric Corp メモリセル並びにその制御方法及び製造方法
US6282116B1 (en) * 2000-06-26 2001-08-28 Infineon Technologies North America Corp. Dynamic random access memory
TW449885B (en) * 2000-07-13 2001-08-11 Nanya Technology Corp Arrangement of DRAM cells with vertical transistors and deep trench capacitors
KR100474737B1 (ko) * 2002-05-02 2005-03-08 동부아남반도체 주식회사 고집적화가 가능한 디램 셀 구조 및 제조 방법
US6700150B1 (en) * 2002-08-20 2004-03-02 Intelligent Sources Development Corp. Self-aligned vertical transistor DRAM structure
US6734485B2 (en) * 2002-09-09 2004-05-11 Ching-Yuan Wu Vertical DRAM cell structure and its contactless DRAM arrays
US6660581B1 (en) * 2003-03-11 2003-12-09 International Business Machines Corporation Method of forming single bitline contact using line shape masks for vertical transistors in DRAM/e-DRAM devices
US7867822B2 (en) * 2003-06-24 2011-01-11 Sang-Yun Lee Semiconductor memory device
KR100660891B1 (ko) * 2005-11-18 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그제조방법
KR101046702B1 (ko) 2008-04-04 2011-07-05 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 제조 방법
KR101036927B1 (ko) 2008-12-31 2011-05-25 주식회사 하이닉스반도체 수직게이트를 구비한 반도체장치 및 그 제조 방법
KR101807250B1 (ko) * 2011-07-11 2017-12-11 삼성전자주식회사 3차원 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
US8866208B2 (en) 2014-10-21
US20140035018A1 (en) 2014-02-06

Similar Documents

Publication Publication Date Title
KR20140017272A (ko) 반도체 소자 및 이의 제조 방법
US10861856B2 (en) Semiconductor device and method for fabricating the same
US7728373B2 (en) DRAM device with cell epitaxial layers partially overlap buried cell gate electrode
US8921930B2 (en) Semiconductor device with buried bit line and method for fabricating the same
TWI524468B (zh) 具側邊接面之半導體裝置及其製造方法
TWI553778B (zh) 具有埋入式位元線之半導體裝置
JP6228238B2 (ja) 増大したチャネル領域有効幅を有する不揮発性メモリセル及びその製造方法
TWI515833B (zh) 半導體記憶裝置及製造該半導體記憶裝置之方法
TW201303980A (zh) 製造具有垂直閘極之半導體裝置的方法
JP5422530B2 (ja) 半導体記憶装置及びその製造方法
US8546218B2 (en) Method for fabricating semiconductor device with buried word line
JP2011243948A (ja) 半導体装置及びその製造方法
US8928073B2 (en) Semiconductor devices including guard ring structures
KR20150012033A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US20120302047A1 (en) Method for fabricating semiconductor device with partially open sidewall
JP2010050133A (ja) 半導体装置及び半導体装置の製造方法
US20120153380A1 (en) Method for fabricating semiconductor device
JP2013069770A (ja) 半導体装置及びその製造方法
US20100203696A1 (en) Semiconductor device and method for manufacturing the same
US20120149202A1 (en) Method for fabricating semiconductor device
KR101145313B1 (ko) 반도체장치 및 그 제조 방법
JP2012059781A (ja) 半導体装置及びその製造方法
CN110875391A (zh) 晶体管及其形成方法、集成电路存储器
JP2013030698A (ja) 半導体装置の製造方法
JP2013235889A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid