KR101046702B1 - 수직게이트를 구비한 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 DWL(Damascene Word Line) 공정시 보호막의 손실을 최소화하고 활성필라 측벽손실을 최소화하여 매립형비트라인과 워드라인간 숏트를 방지할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 보호막과 제1탄소함유막이 적층된 구조를 식각장벽으로 기판을 식각하여 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계; 상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계; 상기 활성필라를 포함한 기판의 전면에 제2탄소함유막을 형성하는 단계; 상기 활성필라 사이를 갭필하는 층간절연막을 형성하는 단계; 상기 층간절연막을 일부 식각하여 상기 활성필라 사이에 다마신패턴을 형성하는 단계; 상기 다마신패턴에 의해 노출된 제2탄소함유막을 제거하는 단계; 및 상기 다마신패턴 내부에 상기 수직게이트와 연결되는 워드라인을 매립시키는 단계를 포함하고, 상술한 본 발명은 활성필라를 위한 식각공정시 보호막의 손실을 감소시키므로써 DWL 공정의 식각공정마진을 향상시킬 수 있는 효과가 있고, 탄소함유막이 활성필라의 측벽 손실을 방지하므로써 워드라인과 매립형비트라인간 숏트를 억제할 수 있다.
수직게이트, 활성필라, DWL, 다마신, 보호막
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 보다 상세하게는 수직게이트(Vertical gate; VG)를 구비한 반도체장치 제조 방법에 관한 것이다.
최근에 집적도 향상을 위해 서브 50nm 이하급 반도체장치가 요구되고 있는데, 플라나채널(Planar channel) 또는 리세스채널(Recess channel)을 갖는 반도체장치의 경우에는 40nm 이하로 스케일링(scaling) 하기가 매우 어려운 문제가 있다. 따라서 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있는 반도체장치가 요구되고 있으며, 그에 따라 수직게이트(Vertical gate)를 구비한 반도체장치가 제안되었다.
수직 게이트는 기판 상에서 수직으로 연장된 활성필라(Active pillar)의 주위를 감싸는 환형(Surround type)의 게이트로서, 수직게이트에 의해 채널(Channel)이 수직방향으로 형성된다.
이와 같은 수직게이트를 구비한 반도체장치는 DWL(Damascene Word Line) 공정에 의해 워드라인을 형성하고 있다.
도 1a는 종래기술에 따른 수직게이트를 구비한 반도체장치의 사시도이고, 도 1b는 종래기술에 따른 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도이며, 도 1c는 도 1b의 각 방향에 따른 단면도를 동시에 도시한 도면이다.
도 1a 내지 도 1c를 참조하면, 기판(11) 상에 넥필라(12B)와 헤드필라(12A)로 이루어져 리세스된 측벽을 갖는 활성필라(12)가 구축되고, 활성필라(12)의 리세스된 측벽을 에워싸는 수직게이트(15)가 형성된다. 기판(11) 내에는 이온주입에 의한 매립형비트라인(16A, 16B)이 형성된다. 매립형비트라인(16A, 16B)은 트렌치(17)에 의해 서로 분리되어 있다. 수직게이트(15)와 활성필라(12)의 리세스된 측벽 사이에는 게이트절연막(18)이 구비되고, 활성필라(12) 상부에는 트렌치 형성시 활성필라를 보호하기 위해 보호막(13)이 구비된다. 활성필라(12)와 보호막(13)의 측벽에는 캡핑막(14)이 형성된다. 보호막(13)은 질화막을 포함한다.
상술한 종래기술에서는 이웃한 수직게이트들을 연결하는 워드라인(20)을 형성하기 위해 도 2에 도시된 바와 같이, DWL(Damascene Word Line) 공정을 적용하고 있다.
도 2는 종래기술에 따른 DWL 공정을 설명하기 위한 도면이다.
DWL 공정이란, 매립형비트라인(16A, 16B)이 분리된 후에 활성필라 사이를 갭필하는 층간절연막(19B)을 형성한 후, 층간절연막(19B)을 식각하여 다마신패턴(19)을 형성하는 공정이다. 이 다마신패턴(19) 내부에 워드라인(도 1b의 '20')이 매립 된다.
그러나, 종래기술은 DWL 공정시 보호막(13)으로 사용된 질화막이 손실(도 2의 도면부호 'A' 참조)되기 때문에 보호막(13)의 두께를 높게 사용해야만 하고, 이에 따라 활성필라(12) 형성시 구조적으로 넥필라가 취약하여 활성필라가 쓰러지는(Collapse) 문제가 발생한다. 보호막(13)으로 사용된 질화막은 DWL 공정시 높은 선택성을 확보하는데 한계가 있다.
또한, DWL 공정시 수직게이트(15)의 측벽쪽에서 층간절연막(19B)이 손실되어 수직게이트가 어택받게 되고(도 2의 도면부호 'B' 참조), 이는 매립형비트라인과 워드라인간의 숏트를 발생시켜 트랜지스터의 특성을 열화시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, DWL 공정시 보호막의 손실을 최소화할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 활성필라가 쓰러지는 것을 방지할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하는데 있다.
또한, 본 발명의 또다른 목적은 활성필라 측벽손실을 최소화하여 매립형비트라인과 워드라인간 숏트를 방지할 수 있는 수직게이트를 구비한 반도체장치 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 보호막과 제1탄소함유막이 적층된 구조를 식각장벽으로 기판을 식각하여 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계; 상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계; 상기 활성필라를 포함한 기판의 전면에 제2탄소함유막을 형성하는 단계; 상기 활성필라 사이를 갭필하는 층간절연막을 형성하는 단계; 상기 층간절연막을 일부 식각하여 상기 활성필라 사이에 다마신패턴을 형성하는 단계; 상기 다마신패턴에 의해 노출된 제2탄소함유막을 제거하는 단계; 및 상기 다마신패턴 내부에 상기 수직게이트와 연결되는 워드라인을 매립시키는 단계를 포함하 는 것을 특징으로 하고, 상기 제1 및 제2탄소함유막은 실리콘(Si)과 탄소(Carbon)가 함유된 물질을 포함하거나, SiC, SiCN 또는 SiCO 중에서 선택된 적어도 어느 하나를 포함하거나, 탄화물, 탄화질화물 또는 탄화산화물 중 적어도 어느 하나를 포함하는 것을 특징으로 한다.
상술한 본 발명은 활성필라를 위한 식각공정시 보호막의 손실을 감소시키므로써 DWL 공정의 식각공정마진을 향상시킬 수 있는 효과가 있다.
또한, 본 발명은 활성필라 형성시 보호막의 두께를 감소시킬 수 있으므로 활성필라의 쓰러짐현상을 방지할 수 있다.
또한, 본 발명은 탄소함유막이 활성필라의 측벽 손실을 방지하므로써 워드라인과 매립형비트라인간 숏트를 억제할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도이다.
도 3을 참조하면, 활성필라의 측벽을 에워싸는 수직게이트(47)에 워드라 인(55)이 연결되고, 워드라인(55)과 수직으로 교차하는 방향의 매립형비트라인(48A, 48B)이 형성되어 있다. 수직게이트(47)가 에워싸는 부분은 활성필라 중 넥필라(42B)에 해당한다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 수직게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도이다. X-X' 방향과 Y-Y'방향은 도 3에 따른다.
도 4a에 도시된 바와 같이, 기판(41) 상에 리세스된 측벽(Recessed sidewall)을 갖는 활성필라(42)를 복수개 형성한다.
활성필라(42)는 매트릭스 형태로 배열된 원기둥형 필라 구조이다. 활성필라(42)는 넥필라(42B)와 헤드필라(42A)로 이루어지고, 리세스된 측벽은 넥필라(42B)에 의해 제공된다.
활성필라(42)는 보호막(43), 제1탄소함유막(44)과 필라마스크(도시 생략)을 이용한 여러번의 식각공정을 통해 형성한다. 먼저, 감광막을 이용한 필라마스크(도시 생략)를 식각장벽으로 하여 제1탄소함유막(44)과 보호막(43)을 식각하고 연속해서 기판(41)을 이방성식각하여 헤드필라(42A)를 형성한다. 추가로 이방성식각 및 등방성식각을 순차적으로 진행하여 넥필라(42B)를 형성한다. 등방성식각에 의해 넥필라(42B)는 헤드필라(42A) 아래에서 측벽이 리세스된 형태를 갖고 형성된다. 넥필라(42B) 형성시에 제1탄소함유막(44)과 보호막(43)이 식각장벽 역할을 한다. 한편, 필라마스크 아래에 하드마스크막으로서 비정질카본막을 사용할 수도 있고, 넥필라(42B) 형성후의 필라마스크 스트립시에 비정질카본막도 동시에 제거된다.
기판(41)은 실리콘기판을 포함한다. 기판(41)이 실리콘기판이므로, 이방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, Cl2와 HBr 가스의 혼합가스를 이용하여 진행한다. 등방성식각은 습식식각(Wet etch) 또는 화학적건식식각(Chemical Dry Etch; CDE) 방식을 이용한다. 습식식각은 수산화칼륨(KOH) 용액 또는 염산(HCl) 용액을 이용할 수 있다. 화학적건식식각은 Cl2, HBr 및 SF6의 혼합가스를 이용하여 진행할 수 있다. SF6 가스는 실리콘기판을 등방성식각하는 것으로 알려져 있다. 등방성식각 공정을 필라 트리밍(Phillar Trimming) 공정이라고 하며, 등방성식각에 의해 150Å 정도로 측벽이 리세스되어 넥필라(42B)가 형성된다.
보호막(43)은 후속 식각공정에서 활성필라(42)를 보호하는 보호막 역할외에 식각장벽 역할을 한다. 따라서, 보호막(43)은 활성필라(42)를 형성하기 위한 식각공정시 높은 선택성을 갖는 물질로 형성하는 것이 바람직하다. 보호막(43)은 질화막, 특히 실리콘질화막(Si3N4)으로 형성할 수 있으며, 그 두께는 1000Å으로 할 수 있다. 여기서, 보호막(43)의 두께는 제1탄소함유막(44)을 도입하므로써 낮아진 것이다. 종래에는 보호막(43)의 두께를 2000Å 이상으로 매우 두껍게 형성하였다. 이처럼, 보호막(43)의 두께를 낮추어도 제1탄소함유막(44)에 의해 활성필라(42) 형성을 위한 식각공정시 선택성을 확보할 수 있다. 결국, 보호막(43) 두께가 낮아지면 활성필라가 쓰러지는(Collapse) 것을 방지할 수 있다.
제1탄소함유막(44)은 보호막(43)을 보호하는 역할을 한다. 활성필라(42)를 형성하기 위한 식각공정시 높은 선택성을 갖는 물질로 형성하는 것이 바람직하다.
바람직하게, 제1탄소함유막(44)은 실리콘(Si)과 탄소(Carbon)가 함유된 물질을 포함한다. 제1탄소함유막(44)은 탄화물, 탄화질화물 또는 탄화산화물을 포함한다. 더욱 바람직하게, 제1탄소함유막(44)은 SiC, SiCN 또는 SiCO 중 어느 하나를 포함한다. 그리고, 제1탄소함유막(44)은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 분자선에피택시(Molecular Beam Epitaxy) 중에서 선택된 어느 하나의 증착법을 이용하여 형성한다. 제1탄소함유막(44)의 두께는 1000Å으로 할 수 있다.
이와 같이 제1탄소함유막(44)의 높은 선택성은 탄소가 함유되어 있기 때문이다.
도시하지 않았지만, 보호막(43)과 헤드필라(42A) 사이에는 보호막(43)에 의해 초래되는 응력을 완화시키기 위해 버퍼막(Buffer layer)이 더 구비될 수 있다. 버퍼막은 실리콘산화막을 포함한다. 또한, 헤드필라(42A)의 측벽이 손상되지 않도록 하기 위해 헤드필라(42A)의 측벽에 필라스페이서(45)를 형성한 후에 넥필라(42B) 형성을 위한 식각공정을 진행할 수 있다. 필라스페이서(45)는 보호막(43)의 측벽에도 형성된다. 필라스페이서(45)는 실리콘질화막 등의 질화막을 증착한 후 에치백하여 형성할 수 있다.
이어서, 넥필라(42B)와 기판(41)의 노출된 표면 상에 게이트절연막(46)을 형성한다. 게이트절연막(46)은 실리콘산화막을 포함할 수 있으며, 게이트절연막(46)은 증착공정 또는 산화공정에 의해 50Å 두께로 형성될 수 있다. 바람직하게, 산화공정에 의해 형성한다.
게이트절연막(46)이 형성된 구조의 전면에 도전막을 형성한 후 에치백하여 활성필라(42)의 리세스된 측벽을 에워싸는 수직게이트(47)를 형성한다. 활성필라의 리세스량이 150Å이므로, 도전막은 150Å보다 두꺼우면 된다. 수직게이트(47)는 화학기상증착법(CVD)을 이용하여 증착한 폴리실리콘막을 포함한다. 폴리실리콘막은 인(Ph), 비소(As)와 같은 N형 불순물 또는 붕소(Boron)와 같은 P형 불순물을 포함할 수 있다. 한편, 수직게이트(47)는 활성필라 사이를 채우도록 도전막을 증착한 후 수직게이트마스크를 이용한 식각공정에 의해 형성될 수도 있다.
도 4b에 도시된 바와 같이, 기판(41)에 이온주입을 진행하여 매립형비트라인(48)을 형성한다. 매립형비트라인(48)은 트랜지스터의 소스(드레인) 영역으로도 작용한다. 따라서, 매립형비트라인(48)은 N형 불순물 또는 P형 불순물이 이온주입될 수 있다. N형 불순물은 인(P) 또는 비소(As)를 포함하고, P형 불순물은 보론(Boron)을 포함한다.
도 4c에 도시된 바와 같이, 감광막을 이용하여 BBL 마스크(Buried Bitline mask, 49)를 형성한 후, BBL 마스크(49)를 이용하여 트렌치(50)를 형성한다. 트렌치(50)는 서로 분리된 매립형 비트라인(48A, 48B)을 형성한다.
트렌치(50)에 의해 이웃하는 매립형비트라인(48A, 48B)이 분리된다. 트렌치(50)는 매립형비트라인(48A, 48B)보다 더 깊게 형성하여 이웃하는 매립형비트라인 사이를 충분히 분리시킨다.
도 4d에 도시된 바와 같이, BBL 마스크(49)를 스트립한 후, 전면에 제2탄소함유막(51)을 형성한다. 제2탄소함유막(51) 형성전에 전면에 산화막질의 라이너막(Liner layer)을 형성할 수 있고, 라이너막 형성후에는 필드스탑이온주입(Field Stop implant)이 진행될 수 있다.
제2탄소함유막(51)은 후속 DWL 공정시 활성필라(42)의 측벽이 손상되는 것을 방지하여 워드라인과 매립형비트라인간 숏트를 방지하기 위한 것이다.
제2탄소함유막(51)은 실리콘(Si)과 탄소(Carbon)가 함유된 물질을 포함한다. 제2탄소함유막(51)은 탄화물, 탄화질화물 또는 탄화산화물을 포함한다. 더욱 바람직하게, 제2탄소함유막(51)은 SiC, SiCN 또는 SiCO 중 어느 하나를 포함한다. 그리고, 제2탄소함유막(51)은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 분자선에피택시(Molecular Beam Epitaxy) 중에서 선택된 어느 하나의 증착법을 이용하여 형성한다.
이와 같이 제2탄소함유막(51)은 탄소가 함유되어 있기 때문에 후속 DWL 공정시 산화막레시피에 대해 식각내성이 뛰어나다. 즉, 높은 선택성을 갖는다.
도 4e에 도시된 바와 같이, 활성필라(42) 사이를 갭필하는 층간절연막(52)을 형성한다. 이때, 층간절연막(52)은 갭필특성이 우수한 스핀온절연막(Spin On Dielectric; SOD)을 포함할 수 있다. 또한, 층간절연막(52)은 SOC(Spin On Carbon), HDP 또는 BPSG중 어느 하나를 포함할 수 있다.
이후, 제1탄소함유막(44)의 표면이 드러날때까지 층간절연막(52)을 평탄화시킨다. 평탄화 공정은 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 적용할 수 있다. 평탄화공정에 의해 제1탄소함유막(44) 표면의 라이너막, 제2탄소함유막(51)도 평탄화되어 제1탄소함유막(44) 표면이 노출된다.
도 4f에 도시된 바와 같이, DWL 마스크스택(53)을 형성한다. DWL 마스크스 택(53)은 제3탄소함유막(53A), 산화막(53B) 및 감광막(53C)의 순서로 형성한다. 감광막(53C)은 워드라인을 형성하기 위해 패터닝된 패턴이다. 제3탄소함유막(53A)은 비정질카본막을 포함할 수 있고, 후속 식각공정시 산화막(53B)과 함께 하드마스크 역할을 한다. 산화막(53B)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다.
DWL 마스크스택(53)은 도 4c의 BBL 마스크와 수직교차하도록 패터닝될 수 있다. 이는 매립형비트라인(48A, 48B)과 후속의 워드라인이 교차하는 방향으로 배열되도록 하기 위함이다. 따라서, DWL 마스크스택(53)에 의해 Y-Y' 방향에서는 제1탄소함유막(44)의 표면이 노출되고, X-X'방향에서는 층간절연막(52), 활성필라(42) 및 그 상부의 구조물이 모두 노출되는 형태가 된다.
이어서, DWL 마스크스택(53)을 식각장벽으로 하여 층간절연막(52)을 식각한다. 이에 따라 다마신패턴(54)이 형성되고, X-X'방향에서는 높이가 낮아진 층간절연막(52A)이 잔류한다. 이때, 제1 및 제2탄소함유막(44, 51)은 탄소가 함유되어 있으므로 다마신패턴을 위한 식각공정시 높은 선택성을 갖는다. 즉, 층간절연막(52)이 산화막이므로, 제1및 제2탄소함유막(44, 51)은 산화막식각에 대해 높은 선택성을 갖는다. 여기서, 제3탄소함유막(53A)도 산화막식각에 대해 높은 선택성을 갖는다.
이와 같이, 제1 및 제2탄소함유막(44, 51)이 다마신패턴 형성시 높은 선택성을 가져 손실되지 않으므로 제2탄소함유막(51)에 의해 활성필라(42)의 측벽을 충분히 보호할 수 있다. 이에 따라, 다마신패턴(54) 형성시 수직게이트(47)의 측벽이 어택받는 것을 방지할 수 있다.
또한, 제1 및 제2탄소함유막(44, 51)에 의해 보호막(43)이 보호되므로 보호막(43)의 손실이 최소화된다. 따라서, 제1 및 제2탄소함유막(44, 51)을 도입하므로써 보호막(43)을 두껍게 형성하지 않아도 되고, 이로써 활성필라(42) 형성을 위한 식각공정시 활성필라(42)가 쓰러지지 않는다.
한편, 다마신패턴(54)이 완성된 후에 DWL 마스크스택은 일부가 소모될 수 있으나 제3탄소함유막(53A)과 제1탄소함유막(44)에 의해 보호막(43)이 보호된다.
후속으로, DWL 마스크스택(53) 중에서 남아있는 물질을 제거한다. 여기서, 남아있는 물질은 제3탄소함유막(53A)이 될 것이며, 제3탄소함유막(53A)은 산소플라즈마를 이용한 스트립 공정에 의해 제거될 수 있다. 이와 같이, DWL 마스크스택(53)이 제거되므로 설명의 편의상 점선으로 도시하였다.
도 4g에 도시된 바와 같이, 제2탄소함유막(51)을 스트립한다. 따라서, 수직게이트(47)의 표면이 노출된다. 다마신패턴(54) 아래 수직게이트(47) 측벽에서 층간절연막(52A)과 접촉하고 있는 제2탄소함유막(51)은 더이상 식각되지 않는다. 남아있는 층간절연막(52A)과 제2탄소함유막(51)은 이웃하는 매립형비트라인(48A, 48B)을 분리시키는 층간절연 역할을 한다.
이와 같이, 수직게이트(47)의 측벽을 노출시키므로써 후속의 워드라인과 수직게이트(47)를 전기적으로 도통시킬 수 있다.
도 4h에 도시된 바와 같이, 다마신패턴 내부를 채우도록 도전막을 증착한 후 에치백 또는 CMP(Chemical Mechanical Polishing)를 통해 평탄화시킨다. 이에 따라 다마신패턴 내부에 워드라인(55)이 매립된다.
상술한 실시예의 반도체장치는 4.8F2(F:minimum feature size)의 셀아키텍쳐(cell architecture))를 갖는다. 따라서, 단위셀이 4.8F2의 면적을 갖고 형성되며, 이 면적 내에 단위셀을 구성하는 트랜지스터, 비트라인 및 워드라인이 위치한다. 4.8F2의 셀아키텍쳐는 8F2 또는 6F2 셀아키텍쳐보다 동일 스케일링에서 집적도를 1.5∼2 배 향상시킬 수 있다.
본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 종래기술에 따른 수직게이트를 구비한 반도체장치의 사시도.
도 1b는 도 1a의 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도.
도 1c는 도 1a의 X-X' 방향 및 Y-Y' 방향에 따른 단면도.
도 2는 종래기술에 따른 DWL 공정을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 수직게이트, 매립형비트라인 및 워드라인을 도시한 평면도이다.
도 4a 내지 도 4h는 본 발명의 실시예에 따른 수직게이트를 구비한 반도체장치의 제조 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
41 : 기판 43 : 보호막
44 : 제1탄소함유막 45 : 필라스페이서
46 : 게이트절연막 47 : 수직게이트
48A, 48B : 매립형비트라인 51 : 제2탄소함유막
52,52A : 층간절연막 54 : 다마신패턴
55 : 워드라인
Claims (10)
- 보호막과 제1탄소함유막이 적층된 구조를 식각장벽으로 기판을 식각하여 리세스된 측벽을 갖는 복수의 활성필라를 형성하는 단계;상기 활성필라의 리세스된 측벽을 에워싸는 수직게이트를 형성하는 단계;상기 활성필라를 포함한 기판의 전면에 제2탄소함유막을 형성하는 단계상기 활성필라 사이를 갭필하는 층간절연막을 형성하는 단계;상기 층간절연막을 일부 식각하여 상기 활성필라 사이에 다마신패턴을 형성하는 단계;상기 다마신패턴에 의해 노출된 제2탄소함유막을 제거하는 단계; 및상기 다마신패턴 내부에 상기 수직게이트와 연결되는 워드라인을 매립시키는 단계를 포함하는 반도체장치 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1 및 제2탄소함유막은 실리콘(Si)과 탄소(Carbon)가 함유된 물질을 포함하는 반도체장치 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.상기 제1 및 제2탄소함유막은, SiC, SiCN 또는 SiCO 중에서 선택된 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제1 및 제2탄소함유막은, 탄화물, 탄화질화물 또는 탄화산화물 중 적어도 어느 하나를 포함하는 반도체장치 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제1항 내지 제4항 중 어느 한 항에 있어서,상기 제1 및 제2탄소함유막은, 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 분자선에피택시(MBE) 중에서 선택된 어느 하나의 증착법을 이용하여 형성하는 반도체장치 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 보호막은 질화막을 포함하는 반도체장치 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.상기 층간절연막은 산화막을 포함하는 반도체장치 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 다마신패턴을 형성하는 단계는,제3탄소함유막, 산화막 및 감광막의 순서로 적층된 마스크스택을 식각장벽으로 이용하여 진행하는 반도체장치 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제8항에 있어서,상기 제3탄소함유막은, 비정질카본막을 포함하는 반도체장치 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 제2탄소함유막 형성 전에,상기 기판에 이온주입을 통해 매립형비트라인을 형성하는 단계; 및상기 기판을 식각하여 상기 매립형비트라인을 분리시키는 트렌치를 형성하는 단계; 및상기 기판 전면에 라이너막(Liner layer)을 형성하는 단계
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990023494A (ko) * | 1997-08-21 | 1999-03-25 | 포만 제프리 엘 | 코너형 이미지 형성 방법 및 그것에 의해 형성된 포토마스크 |
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Patent Citations (3)
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|---|---|---|---|---|
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| KR20000028668A (ko) * | 1998-10-29 | 2000-05-25 | 포만 제프리 엘 | 반도체 기판상에 피쳐, 매립 비트라인, 매립 플레이트,수평 표면 스페이서를 형성하는 방법 |
| KR20000043202A (ko) * | 1998-12-28 | 2000-07-15 | 김영환 | 반도체소자의 콘택 형성방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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