TW201327690A - 半導體元件及其製造方法 - Google Patents

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Hong-Seong Kang
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Abstract

一種半導體元件可包括：閘極結構，位於基底上，包括第一金屬；絕緣中間層，覆蓋位於基底上的閘極結構；阻抗圖案，位於絕緣中間層中，阻抗圖案的頂表面低於絕緣中間層的頂表面，且阻抗圖案至少在其上部部分包括不同於第一金屬的第二金屬；及/或第一接觸窗插塞，穿過絕緣中間層的第一部分，且第一接觸窗插塞與阻抗圖案的上部部分直接接觸。

Description

半導體元件及其製造方法 【相關申請案之交叉引用】
本申請案主張2011年12月26日向韓國智慧財產局(Korean Intellectual Property Office，KIPO)所申請的韓國專利申請案第2011-0142292號的優先權，其全文以參考的方式併入本文中。
示例性實施例可關於一種半導體元件及/或其製造方法。示例性實施例可關於一種具有阻抗圖案的半導體元件及/或此半導體元件的製造方法。
已將摻雜多晶矽用作半導體元件中的阻抗圖案(resistance pattern)。然而，由於已使用高效能金屬閘極，因此已研發金屬阻抗圖案的形成方法。因而，需要形成具有良好電氣特性的阻抗圖案的形成方法。
示例性實施例可提供半導體元件，其包括具有良好特性的阻抗圖案。
示例性實施例可提供半導體元件的製造方法，此半導體元件包括具有良好特性的阻抗圖案。
在一些示例性實施例中，半導體元件可包括：閘極結構，位於基底上並包括第一金屬；絕緣中間層，覆蓋位於基底上的閘極結構；阻抗圖案，位於絕緣中間層中，阻抗圖案的頂表面低於絕緣中間層的頂表面，且阻抗圖案至少 在其上部部分包括第二金屬，其中第二金屬不同於第一金屬；及/或第一接觸窗插塞，穿過絕緣中間層的第一部分，且第一接觸窗插塞與阻抗圖案的上部部分直接接觸。
在一些示例性實施例中，基底可分為主動區及場區。半導體元件可更包括：至少一個第二接觸窗插塞，穿過絕緣中間層的第二部分，並與主動區電性連接；及/或共用接觸窗插塞，穿過絕緣中間層，並與閘極結構的頂表面及第二接觸窗插塞的頂表面接觸。
在一些示例性實施例中，第一接觸窗插塞的頂表面及共用接觸窗插塞的頂表面彼此可實質上共平面。
在一些示例性實施例中，絕緣中間層可包括蝕刻終止層，蝕刻終止層的底表面與第二接觸窗插塞的頂表面共平面。
在一些示例性實施例中，半導體元件可更包括第三接觸窗插塞，其穿越絕緣中間層的第三部分及蝕刻終止層。第三接觸窗插塞接觸於不與共用接觸窗插塞接觸的第二接觸窗插塞的頂表面，且第三接觸窗插塞的頂表面與第一接觸窗插塞的頂表面實質上共平面。
在一些示例性實施例中，阻抗圖案可包括鎢或矽化鎢。
在一些示例性實施例中，半導體元件可更包括對準鍵(alignment key)，對準鍵位於絕緣中間層中，對準鍵的底表面與阻抗圖案的底表面共平面，且對準鍵包括第二金屬。
在一些示例性實施例中，阻抗圖案的底表面可低於閘 極結構的頂表面。
在一些示例性實施例中，阻抗圖案的底表面可高於閘極結構的頂表面。
在一些示例性實施例中，閘極結構可包括依序堆疊在基底上的穿隧絕緣層圖案、浮置閘極、介電層圖案、以及控制閘極。控制閘極可包括第一金屬。
在一些示例性實施例中，半導體元件可包括：閘極結構，位於基底的胞區上，其中基底分為主動區及場區並包括胞區及邏輯區，且閘極結構包括第一金屬；絕緣中間層，覆蓋位於基底上的閘極結構；阻抗圖案，位於邏輯區中的絕緣中間層中，阻抗圖案的頂表面低於絕緣中間層的頂表面，且阻抗圖案包括第二金屬，其中第二金屬不同於第一金屬；第一接觸窗插塞，穿過部分絕緣中間層，且第一接觸窗插塞與阻抗圖案的頂表面接觸；至少一個第二接觸窗插塞，穿過胞區中的絕緣中間層，且至少一個第二接觸窗插塞與主動區電性連接；及/或共用接觸窗插塞，穿過胞區中的絕緣中間層，且共用接觸窗插塞與閘極結構的頂表面及至少一個第二接觸窗插塞的頂表面接觸。
在一些示例性實施例中，半導體元件可包括：閘極結構，位於基底的胞區上，其中基底包括胞區及邏輯區；絕緣中間層，覆蓋位於基底上的閘極結構；阻抗圖案，位於邏輯區中的絕緣中間層中，且阻抗圖案的頂表面低於絕緣中間層的頂表面；第一接觸窗插塞，穿過部分絕緣中間層，且第一接觸窗插塞與阻抗圖案的頂表面接觸；及/或第二接 觸窗插塞，穿過胞區中的絕緣中間層，第二接觸窗插塞與閘極結構的頂表面接觸，第二接觸窗插塞包括與第一接觸窗插塞的材料實質上相同的材料，且第二接觸窗插塞的頂表面與第一接觸窗插塞的頂表面實質上共平面。
在一些示例性實施例中，一種半導體元件的製造方法可包括：在基底上形成包括第一金屬的閘極結構；在基底上形成絕緣中間層以覆蓋閘極結構；部分移除絕緣中間層的上部部分以形成溝渠；在溝渠中形成阻抗圖案，阻抗圖案的頂表面低於絕緣中間層的頂表面，且阻抗圖案包括不同於第一金屬的第二金屬；使用實質上相同於絕緣中間層材料的材料以填滿溝渠的剩餘部分；及/或形成穿過部分絕緣中間層的接觸窗插塞，接觸窗插塞與阻抗圖案的頂表面直接接觸。
在一些示例性實施例中，部分移除絕緣中間層的上部部分以形成溝渠的步驟可包括部分移除絕緣中間層的上部部分以形成對準鍵凹槽。
在一些示例性實施例中，形成阻抗圖案的步驟可包括在絕緣中間層上形成阻抗層，其中絕緣中間層上具有溝渠及對準鍵凹槽；使用實質上相同於絕緣中間層材料的材料以充分填滿溝渠及對準鍵凹槽的剩餘部分；在絕緣中間層上形成光阻圖案；及/或使用光阻圖案以圖案化阻抗層。
在一些示例性實施例中，使用光阻圖案以圖案化阻抗層的步驟可包括在對準鍵凹槽中形成對準鍵。
在一些示例性實施例中，半導體元件可包括：基底， 基底包括胞區、邏輯區、以及切割道區；閘極結構，位於胞區中的基底上；絕緣中間層，位於胞區、邏輯區、以及切割道區中的基底上；阻抗圖案，位於邏輯區中的基底上的絕緣中間層中；及/或第一接觸窗插塞，穿過邏輯區中的基底上的部分絕緣中間層。閘極結構可包括第一金屬及/或阻抗圖案可包括不同於第一金屬的第二金屬。
在一些示例性實施例中，阻抗圖案的頂表面可低於絕緣中間層的頂表面。
在一些示例性實施例中，第一接觸窗插塞可與阻抗圖案的上部部分直接接觸。
在一些示例性實施例中，阻抗圖案可包括鎢。
在一些示例性實施例中，阻抗圖案可包括矽化鎢。
在一些示例性實施例中，閘極結構可包括依序堆疊在基底上的穿隧絕緣層圖案、浮置閘極、介電層圖案、以及控制閘極。
在一些示例性實施例中，阻抗圖案的頂表面可低於絕緣中間層的頂表面。
在一些示例性實施例中，半導體元件可更包括對準鍵，其位於切割道區中的基底上的絕緣中間層中。
在一些示例性實施例中，對準鍵的底表面可與阻抗圖案的底表面共平面。
現在將參考附圖而更完整地描述示例性實施例。然而，示例性實施例可以許多不同的形成實施且不應視為被 本文所闡述之實施例所限制。相反來說，提供這些示例性實施例將使本揭露更為透徹及完整，且將更完整地將本揭露範疇傳達給本發明所屬技術領域中具有通常知識者。在這些圖式中，為了清晰度而將膜層及區域的厚度誇張化。
應當理解的是當提到組件為「位於…上」、「連接於」、「電性連接於」或「耦接於」另一組件時，可以為直接位於其上、直接連接於、直接電性連接於、或直接耦接於其他組件或可存在中間組件(intervening component)。相對而言，當提到組件為「直接位於其上」或、「直接連接於」、「直接電性連接於」或「直接耦接於」另一組件時，則不存在中間組件。本文中所使用之詞彙「及/或」包括所列出之相關物件的一個以上的任意者及全部的組合物。
應當理解的是，雖然本文中使用詞彙第一、第二、第三等以描述多種元件、組件、區域、膜層及/或區塊，這些元件、組件、區域、膜層及/或區塊應不被這些詞彙限制。這些詞彙僅使用於區別一個元件、組件、區域、膜層及/或區塊及另一個元件、組件、區域、膜層及/或區塊。舉例而言，在不背離示例性實施例的教示下，第一元件、第一組件、第一區域、第一膜層及/或第一區塊可以稱為第二元件、第二組件、第二區域、第二膜層或第二區塊。
本文中使用之空間相關的詞彙，其諸如「之下」、「下方」、「下層」、「上方」、「上層」及其相似詞彙，可為了描述的便利性而用來描述繪示於圖式中之一個組件及/或特徵與另一(多個)組件及/或另一(多個)特徵間的 關係。應當理解的是，除了圖式中所描示的方向外，空間相關的詞彙欲意涵蓋在使用或操作時之不同的元件方向性。
本文所使用之術語是出於描述特定的示例性實施例的目的，並非欲意限制示例性實施例。除非上下文中另外清楚地說明，否則本文所使用單數形的「一」及「該」亦欲意包括多數形。更應當被理解的是，若本文中使用詞彙「包括」，則指存在特定的特徵、整體(integers)、步驟、操作、元件及/或組件，但不排除一個以上之其他特徵、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
除非另外定義，否則本文中所使用的所有詞彙(包括技術以及科學術語)具有與對示例性實施例所屬技術領域中具有通常知識者所通常理解的相同意義。更應理解的是，諸如通用字典中所定義之術語應解譯為具有與其在相關技術的本說明書之上下文中含義一致之意義，且不應以理想化或過度正式意義來解譯，除非本文中明確地如此定義。
現將參考繪示於附圖中的示例性實施例，其中相同的標號在全文中可視為相同的組件。
圖1為繪示根據示例性實施例的半導體元件的剖面圖。
請參考圖1，半導體元件可包括閘極結構200、第一絕緣中間層340、第一阻抗圖案312及第一接觸窗插塞452。半導體元件可更包括第二接觸窗插塞280、第三接觸 窗插塞450及第四接觸窗插塞454、共用接觸窗插塞456及第一對準鍵314。
基底100可為矽基底、鍺基底、矽-鍺基底、絕緣層上覆矽(silicon on insulator，SOI)基底或絕緣層上覆鍺(germanium on insulator，GOI)基底。基底100可分為形成有隔離層110的場區及未形成隔離層110的主動區。
基底100可包括胞區I、邏輯區II、以及切割道區III，其中胞區I可形成有記憶胞，邏輯區II可形成有用於驅動記憶胞的周邊電路及阻抗圖案，以及切割道區III可形成有用於對準元件及/或晶片的對準鍵。邏輯區II可包括周邊電路區及阻抗區，其中周邊電路區用於周邊電路，以及阻抗區用於阻抗圖案，為了說明方便，圖1中僅繪示阻抗區。
閘極結構200可包括低介電常數(low-k)介電層圖案120、高介電常數(high-k)介電層圖案180及閘極電極190，且在閘極結構200的側壁上可形成閘極間隙壁140。低介電常數介電層圖案120及高介電常數介電層圖案180可作為閘極絕緣層圖案，且在一示例性實施例中，可不形成低介電常數介電層圖案120。在示例性實施例中，可在低介電常數介電層圖案120上形成高介電常數介電層圖案180，並使得高介電常數介電層圖案180環繞於閘極電極190的底部及側壁。
低介電常數介電層圖案120可包括例如氧化矽，而高介電常數介電層圖案180可包括例如氧化鉿、氧化鉭、氧化鋯等金屬氧化物。閘極電極190可包括例如鋁、銅等低 阻抗金屬，而閘極間隙壁140可包括例如氮化矽。
在示例性實施例中，可在基底100的胞區I中形成多個閘極結構200，且因此可形成可在閘極結構200側壁上形成的多個閘極間隙壁140。
更可在鄰近閘極結構200處形成雜質區105及高位源極汲極(elevated source drain，ESD)層150，且閘極結構200、雜質區105及ESD層150可形成電晶體。
可在鄰近閘極結構200的基底100的主動區的上部部分處形成雜質區105。在示例性實施例中，雜質區105可包括以p型雜質(例如硼)摻雜的單晶矽-鍺、或者以n型雜質(例如磷)摻雜的單晶碳化矽。
在示例性實施例中，可在雜質區105上形成ESD層150並使ESD層150與閘極間隙壁140接觸。ESD層150可包括經雜質所摻雜的單晶矽，其中所述雜質的導電型與ESD層150下方的雜質區105的導電型實質上相同。舉例而言，ESD層150可包括以p型雜質(例如硼)摻雜的單晶矽、或者以n型雜質(例如磷)摻雜的單晶矽。在一示例性實施例中，可不形成ESD層150。
當雜質區105及ESD層150包括p型雜質時，雜質區105及ESD層150可和鄰近的閘極結構200一起形成p通道金氧半導體(PMOS)電晶體。當雜質區105及ESD層150包括n型雜質時，雜質區105及ESD層150可和鄰近的閘極結構200一起形成n通道金氧半導體(NMOS)電晶體。
在示例性實施例中，半導體元件可為靜態隨機存取記憶體(static random access memory，SRAM)元件，而電晶體可為SRAM元件的驅動電晶體、負載電晶體(load transistor)或存取電晶體。
可在基底100的全部區域上形成第一絕緣中間層340，以覆蓋閘極結構200及閘極間隙壁140。
在示例性實施例中，第一絕緣中間層340可包括氧化矽。第一絕緣中間層340中可包括蝕刻終止層290。在示例性實施例中，蝕刻終止層290可包括氮化矽。
可在邏輯區II的阻抗區中的第一絕緣中間層340中形成第一阻抗圖案312，且第一阻抗圖案312的頂表面可低於第一絕緣中間層340的頂表面。第一阻抗圖案312的部分頂表面可至少被覆蓋第一絕緣中間層340。在示例性實施例中，第一阻抗圖案312的底表面可低於閘極結構200的頂表面。
第一阻抗圖案312可至少在其上部部分處包括金屬及/或金屬矽化物，所述金屬及/或金屬矽化物可與閘極電極190的金屬不同。舉例而言，第一阻抗圖案312可包括鎢或矽化鎢，其中鎢或矽化鎢的阻抗大於閘極電極190之金屬的阻抗。
可形成穿過部分第一絕緣中間層340的第一接觸窗插塞452，以使第一接觸窗插塞452與第一阻抗圖案312的頂表面接觸。因此，第一接觸窗插塞452可與包括金屬或金屬矽化物的第一阻抗圖案312的頂表面直接接觸。在示 例性實施例中，第一接觸窗插塞452的頂表面可與第一絕緣中間層340的頂表面共平面。
在示例性實施例中，第一接觸窗插塞452可包括第一導體層圖案442及第一阻障層圖案432，其中第一阻障層圖案432環繞第一導體層圖案442的底部及側壁。第一導體層圖案442可包括金屬、金屬氮化物及/或金屬矽化物，而第一阻障層圖案432可包括金屬或金屬氮化物。
可穿過部分第一絕緣中間層340及環繞於閘極間隙壁140的絕緣層240來形成第二接觸窗插塞280，以使第二接觸窗插塞280與ESD層150的頂表面接觸。因此，第二接觸窗插塞280可與鄰近閘極結構200的雜質區105電性連接。當不形成ESD層150時，第二接觸窗插塞280可與雜質區105的頂表面直接接觸。在示例性實施例中，可在ESD層150上形成金屬矽化物圖案230，且在此實例中，第二接觸窗插塞280可與金屬矽化物圖案230接觸。
在示例性實施例中，第二接觸窗插塞280的頂表面可與蝕刻終止層290的底表面共平面。在示例性實施例中，可在胞區I中形成多個第二接觸窗插塞280。
第二接觸窗插塞280可包括第二導體層圖案270及第二阻障層圖案260，其中第二阻障層圖案260環繞第二導體層圖案270的底部及側壁。第二導體層圖案270可包括摻雜多晶矽、金屬、金屬氮化物及/或金屬矽化物。第二阻障層圖案260可包括金屬或金屬氮化物。
絕緣層240可包括例如氧化矽，而金屬矽化物圖案230 可包括例如矽化鎳、矽化鈷、矽化鉑等。
可穿過部分第一絕緣中間層340及蝕刻終止層290來形成第三接觸窗插塞450，以使第三接觸窗插塞450與第二接觸窗插塞280的頂表面接觸。在示例性實施例中，第三接觸窗插塞450的頂表面可與第一絕緣中間層340的頂表面共平面，從而第三接觸窗插塞450的頂表面與第一接觸窗插塞452的頂表面共平面。
第三接觸窗插塞450可包括第三導體層圖案440及第三阻障層圖案430，其中第三阻障層圖案430環繞第三導體層圖案440的底部及側壁。第三導體層圖案440可包括摻雜多晶矽、金屬、金屬氮化物及/或金屬矽化物。第三阻障層圖案430可包括金屬或金屬氮化物。
可穿過第一絕緣中間層340及蝕刻終止層290來形成第四接觸窗插塞454，以使第四接觸窗插塞454與閘極結構200的頂表面接觸。在示例性實施例中，第四接觸窗插塞454的頂表面可與第一絕緣中間層340的頂表面共平面，從而第四接觸窗插塞454的頂表面與第一接觸窗插塞452及第三接觸窗插塞450的頂表面共平面。
第四接觸窗插塞454可包括第四導體層圖案444及第四阻障層圖案434，其中第四阻障層圖案434環繞第四導體層圖案444的底部及側壁。第四導體層圖案444可包括摻雜多晶矽、金屬、金屬氮化物及/或金屬矽化物。第四阻障層圖案434可包括金屬或金屬氮化物。
可穿過第一絕緣中間層340及蝕刻終止層290來形成 共用接觸窗插塞456，以使共用接觸窗插塞456與閘極結構200的頂表面及第二接觸窗插塞280的頂表面兩者接觸。因此，閘極結構200及雜質區105可共同使用所述共用接觸窗插塞456。然而，分別包括於不同導電型電晶體中的閘極結構200及雜質區105也可共同使用所述共用接觸窗插塞456。亦即，PMOS電晶體的閘極結構200及NMOS電晶體的雜質區105可共同使用所述共用接觸窗插塞456、或者NMOS電晶體的閘極結構200及PMOS電晶體的雜質區105可共用使用所述共用接觸窗插塞456。因此，在圖1中以虛線繪示第二接觸窗插塞280與共用接觸窗插塞456接觸的情形，圖1表示第二接觸窗插塞280與雜質區105接觸，且包括雜質區105的電晶體的導電型不同於包括與共用接觸窗插塞456接觸的閘極結構200的電晶體的導電型。
在示例性實施例中，共用接觸窗插塞456的頂表面可與第一絕緣中間層340的頂表面共平面，且因此共用接觸窗插塞456的頂表面可與第一接觸窗插塞452、第三接觸窗插塞450及第四接觸窗插塞454三者的頂表面共平面。
共用接觸窗插塞456可包括第五導體層圖案446及第五阻障層圖案436，其中第五阻障層圖案436環繞第五導體層圖案446的底部及側壁。第五導體層圖案446可包括金屬、金屬氮化物及/或金屬矽化物，而第五阻障層圖案436可包括金屬或金屬氮化物。
可在切割道區III中的第一絕緣中間層340中形成第 一對準鍵314。在示例性實施例中，第一對準鍵314的底表面可與第一阻抗圖案312的底表面共平面，且第一對準鍵314的厚度可實質上相同或相似於第一抗蝕圖案312的厚度。第一對準鍵314可包括實質上相同於第一阻抗圖案312的金屬及/或金屬矽化物的金屬及/或金屬矽化物。
在示例性實施例中，第一對準鍵314的垂直剖面可為「U」形。或者，第一對準鍵314的垂直剖面可為桿形。
第一接觸窗插塞452、第三接觸窗插塞450及第四接觸窗插塞454以及共用接觸窗插塞456可包括實質上相同的材料。亦即，第一導體層圖案442、第三導體層圖案440、第四導體層圖案444及第五導體層圖案446可包括實質上相同的材料，且第一阻障層圖案432、第三阻障層圖案430、第四阻障層圖案434及第五阻障層圖案436可包括實質上相同的材料。
半導體元件可更包括第一配線482及第二配線480、第二絕緣中間層490及保護層495。
在示例性實施例中，第一配線482可包括第六導體層圖案462及第六阻障層圖案472，其中第六阻障層圖案472環繞第六導體層圖案462的底部及側壁。第六導體層圖案462可包括金屬、金屬氮化物及/或金屬矽化物，而第六阻障層圖案472可包括金屬或金屬氮化物。
第二配線480可包括第七導體層圖案460及第七阻障層圖案470，其中第七阻障層圖案470環繞第七導體層圖案460的底部及側壁。第七導體層圖案460可包括金屬、 金屬氮化物及/或金屬矽化物，而第七阻障層圖案470可包括金屬或金屬氮化物。
在示例性實施例中，第一配線482可與第一接觸窗插塞452電性連接，而第二配線480可與第三接觸窗插塞450、第四接觸窗插塞454及共用接觸窗插塞456電性連接。然而，第一配線482及第二配線480可具有其他的電性連接方式，且可更形成其他的配線(未繪示)。
可在第一絕緣中間層340上形成第二絕緣中間層490，以使其覆蓋配線482及配線480，並可在第二絕緣中間層490及配線482及配線480上形成保護層。第二絕緣中間層490及保護層495可包括絕緣材料。
如上所繪示，根據示例性實施例的半導體可包括第一阻抗圖案312，第一阻抗圖案312的頂表面低於第一絕緣中間層340的頂表面，舉例來說，第一絕緣中間層340可覆蓋第一阻抗圖案312的頂表面，且因此當接觸窗插塞452、450、454及456形成時，第一絕緣中間層340可保護第一阻抗圖案312。因此，第一阻抗圖案312可具有良好的電氣特性，且包括第一阻抗圖案312的半導體元件亦可具有良好的電氣特性。
圖2為繪示根據示例性實施例的半導體元件的剖面圖。除了圖2的半導體元件可包括替代第一阻抗圖案312及第一對準鍵314的第二阻抗圖案316及第二對準鍵318以外，圖2的半導體元件可實質上相同於圖1的半導體元件。因此，在此可僅說明第二阻抗圖案316及第二對準鍵 318。
請參考圖2，與第一阻抗圖案312相似，可在邏輯區II的阻抗區中的第一絕緣中間層340中形成第二阻抗圖案316，且第二阻抗圖案316的頂表面可低於第一絕緣中間層340的頂表面。亦即，第一絕緣中間層340可至少覆蓋第二阻抗圖案316的部分頂表面。然而，不同於第一阻抗圖案312，第二阻抗圖案316的底表面可高於閘極結構200的頂表面。
與第一對準鍵314相似，可在切割道區III中的第一絕緣中間層314中形成第二對準鍵318。在示例性實施例中，第二對準鍵318的底表面可與第二阻抗圖案316的底表面共平面，且第二對準鍵318的厚度可實質上相同或相似於第二阻抗圖案316的厚度。因此，第二對準鍵318的底表面可高於閘極結構200的頂表面。第二對準鍵318可包括金屬及/或金屬矽化物，此金屬及/或金屬矽化物實質上與第一阻抗圖案312的金屬及/或金屬矽化物相同。
如上所繪示，第二阻抗圖案316與第一阻抗圖案312的不同處及第二對準鍵318及第一對準鍵314的不同處可僅在於厚度或高度，因此，為了說明方便，下文中可僅繪示具有第一阻抗圖案312及第一對準鍵314的半導體元件。
圖3至圖19為繪示根據示例性實施例的半導體元件的製造方法的步驟的剖面圖。可應用此方法來製造圖1的半導體元件，然而，此製造方法並不限於此。
請參考圖3，可在基底100上形成隔離層110，且可 在基底100及隔離層110上形成多個虛擬閘極結構(dummy gate structure)及多個閘極間隙壁140。
基底100可分為形成有隔離層110的場區及未形成隔離層110的主動區。在示例性實施例中，可藉由淺溝渠隔離(shallow trench isolation，STI)製程來形成隔離層110。
基底100可包括可形成有記憶胞的胞區I、可形成有用於驅動記憶胞的周邊電路及阻抗圖案的邏輯區II、以及可形成有用於對準元件及/或晶片的對準鍵的切割道區III。邏輯區II可包括用於周邊電路的周邊電路區及用於阻抗圖案的阻抗區，且為了說明方便，圖3至圖19中僅繪示阻抗區。
可藉由在基底100及隔離層110上依序堆疊低介電常數介電層圖案120及虛擬閘極電極130，以形成各虛擬閘極結構。
特定言之，可在其上具有隔離層110的基底100上依序形成低介電常數介電層及虛擬閘極電極層。在示例性實施例中，可藉由使用氧化矽的化學氣相沈積(chemical vapor deposition，CVD)製程來形成低介電常數介電層。可藉由使用多晶矽、非晶矽等的CVD製程來形成虛擬閘極電極層。可藉由微影製程來圖案化虛擬閘極電極層及低介電常數介電層以形成虛擬閘極結構，各虛擬閘極結構可包括依序堆疊在基底100的胞區I上的低介電常數介電層圖案120及虛擬閘極電極130。
可在隔離層110及基底100上形成覆蓋虛擬閘極結構 的閘極間隙壁層，並藉由非等向性蝕刻製程來圖案化閘極間隙壁層，以形成位於虛擬閘極結構側壁上的閘極間隙壁140。在示例性實施例中，可使用氮化矽來形成閘極間隙壁。
請參考圖4，雜質區105可形成在鄰近虛擬閘極結構的基底100的主動區的上部部分處，且可在雜質區105上形成ESD層150。
特定言之，可使用虛擬閘極結構及閘極間隙壁140作為蝕刻罩幕來部分地移除基底100的主動區，以在主動區的上部部分處形成第一溝渠(未繪示)。雜質區105可填滿第一溝渠。
在示例性實施例中，可使用由第一溝渠暴露的基底100的頂表面作為種層來進行第一選擇性磊晶成長(selective epitaxial growth，SEG)製程，以形成第一雜質區105。在示例性實施例中，可在約500℃至約900℃的溫度及約0.1托耳(Torr)至正常壓力的壓力下進行第一選擇性磊晶成長製程。
可使用例如二氯矽烷(SiH2Cl2)氣體或鍺烷(GeH4)氣體作為源氣體來進行第一選擇性磊晶成長製程，且因此可形成單晶矽-鍺層。在示例性實施例中，亦可使用p型雜質源氣體(例如乙硼烷(B2H6)氣體)以形成以p型雜質摻雜的單晶矽-鍺層。
在示例性實施例中，可使用乙矽烷(Si2H6)氣體及單甲基矽烷(monomethylsilane)氣體作為源氣體來進行第一SEG製程以形成單晶碳化矽層。在示例性實施例中，亦可 使用n型雜質源氣體(例如膦(PH3)氣體)以形成以n型雜質摻雜的單晶碳化矽層。
在示例性實施例中，可依序形成以p型雜質摻雜的單晶矽-鍺層及以n型雜質摻雜的單晶碳化矽層，且因此可形成PMOS電晶體及NMOS電晶體兩者的雜質區105。
可進行第二SEG製程，以在雜質區105上形ESD層。可使用雜質區105作為種層來進行第二SEG製程。在示例性實施例中，可在約500 C至約900 C的溫度及約0.1托耳至正常壓力的壓力下進行第二SEG製程。可使用p型雜質源氣體(例如二氯矽烷(SiH2Cl2)氣體或乙硼烷(B2H6)氣體)作為源氣體來進行第二SEG製程，且因此可形成以p型雜質摻雜的單晶矽層。或者，可使用n型雜質源氣體(例如二氯矽烷(SiH2Cl2)氣體或膦(PH3)氣體)作為源氣體來進行第二SEG製程，且因此可形成以n型雜質摻雜的單晶矽層。
在示例性實施例中，可原位(in-situ)進行用於形成雜質區105的第一SEG製程及用於形成ESD層150的第二SEG製程。亦即，當雜質區105可被形成時，可提供矽源氣體、鍺源氣體及p型雜質源氣體以進行SEG製程，並可停止提供鍺源氣體以形成ESD層150。或者，當雜質區150可被形成時，可提供矽源氣體、碳源氣體及n型雜質源氣體以進行SEG製程，並可停止提供碳源氣體以形成ESD層150。
在示例性實施例中，可省略ESD層150的形成。
請參考圖5，可在基底100、隔離層110及ESD層150 上形成覆蓋虛擬閘極結構及閘極間隙壁140的第一絕緣層160。在示例性實施例中，可使用氧化矽形成第一絕緣層160。可移除邏輯區II及切割道區III中的部分第一絕緣層160，並可平坦化第一絕緣層160的上部部分直到可暴露出虛擬閘極電極130的頂表面為止。在示例性實施例中，可藉由化學機械研磨(chemical mechanical polishing，CMP)製程來進行平坦化製程。
可移除經暴露的虛擬閘極電極130以形成凹槽170，並可暴露出低介電常數介電層圖案120。在示例性實施例中，亦可一起移除低介電常數介電層圖案120及虛擬閘極電極130。可藉由濕式蝕刻製程或乾式蝕刻製程來移除虛擬閘極電極130。
請參考圖6，可在各凹槽170的內壁上形成高介電常數介電層圖案180，並可形成填滿各凹槽170的剩餘部分的閘極電極190。
特定言之，可在凹槽170的內壁、第一絕緣層160的頂表面及隔離層110的頂表面上形成高介電常數介電層，並可在高介電常數介電層上形成充分填滿凹槽170的剩餘部分的閘極電極層。
可藉由沈積金屬氧化物來形成高介電常數介電層。所述金屬氧化物可包括例如氧化鉿、氧化鉭、氧化鋯等。可使用低阻抗金屬(例如鋁、銅等)並藉由諸如原子層沈積(atomic layer deposition，ALD)製程、物理氧相沈積(physical vapor deposition，PVD)製程等製程來形成閘極 電極層。在示例性實施例中，可更進行熱處理製程，諸如快速熱退火(rapid thermal annealing，RTA)製程、尖峰快速熱退火(spike rapid thermal annealing，spike RTA)製程、閃光快速熱退火(flash rapid thermal annealing，flash RTA)製程或雷射退火製程。
可移除邏輯區II及切割道區III中的部分閘極電層及部分高介電常數介電層，並可平坦化閘極電極層的上部部分及高介電常數介電層的上部部分，以在凹槽170的內壁上形成高介電常數介電層圖案180及填滿凹槽170的剩餘部分的閘極電極190。在示例性實施例中，可藉由CMP製程來進行平坦化製程。
因此，可形成多個閘極結構200，其中各閘極結構200可包括低介電常數介電層圖案120、高介電常數介電層圖案180及閘極電極190，並可在閘極結構120的側壁上形成閘極間隙壁140。
各閘極結構200、以及鄰近閘極結構200的雜質區105及ESD層150可形成電晶體。
在示例性實施例中，半導體元件可為SRAM元件，且電晶體可為SRAM元件的驅動電晶體、負戴電晶體或存取電晶體。
請參考圖7，可形成覆蓋閘極結構200的蓋層圖案(capping layer pattern)210，並可使用蓋層圖案210作為蝕刻罩幕移除第一絕緣層160以形成暴露ESD層150的第一開口220。在示例性實施例中，不僅可在閘極結構200上 形成蓋層圖案210，亦可在部分第一絕緣層160上形成蓋層圖案210。在此實例中，可部分移除及部分保留第一絕緣層160。
可藉由在閘極結構200、第一絕緣層160及隔離層110上形成蓋層並圖案化蓋層，以形成蓋層圖案210。在示例性實施例中，可使用相對於第一絕緣層160具有高蝕刻選擇性的材料(例如氮化矽)來形成蓋層。
請參考圖8，可在經暴露的ESD層150上形成金屬矽化物圖案230。
特定言之，可在ESD層150、閘極間隙壁140、蓋層圖案210及隔離層110上形成金屬層，並對金屬層進行熱處理以在包括矽的ESD層150上形成金屬矽化物層。可移除未與ESD層150反應的部分金屬層，以在由第一開口220暴露的ESD層150上形成金屬矽化物圖案230。在示例性實施例中，可使用鎳、鈷、鉑等來形成金屬層，且因此金屬矽化物圖案230可包括矽化鎳、矽化鈷、矽化鉑等。
可形成填滿第一開口220的剩餘部分的第二絕緣層240。
亦即，可在金屬矽化物圖案230、閘極間隙壁140、蓋層圖案210及隔離層110上形成絕緣層，以充分填滿第一開口220的剩餘部分，並可平坦化絕緣層直到可暴露出蓋層圖案210的頂表面為止，以形成第二絕緣層240。在示例性實施例中，可使用實質上相同於第一絕緣層160之材料的材料(例如氧化矽)來形成第二絕緣層240，且因 此可合併第一絕緣層160及第二絕緣層240。
可進行平坦化製程直到可暴露出閘極電極190的頂表面為止，且因此可移除蓋層圖案210。然而，當形成與閘極結構200及閘極間隙壁140自行對準的第二接觸窗插塞280(請參考圖9)時，平坦化製程可僅進行至可暴露出蓋層圖案210為止，如此可保留蓋層圖案210。下文中，可僅繪示出移除蓋層圖案210的實例。
請參考圖9，可在基底100上形成第一絕緣中間層250，以覆蓋閘極結構200、閘極間隙壁140、絕緣層160及絕緣層240。
在示例性實施例中，可藉由使用氧化矽的CVD製程來形成第一絕緣中間層250。
可部分移除第一絕緣中間層250及第二絕緣層240，以形成暴露至少一個金屬矽化物圖案230的第二開口(未繪示)，並可形成填滿第二開口的第二接觸窗插塞280。
形成第二接觸窗插塞280的方法例如是可先藉由在經暴露的金屬矽化物圖案230及第一絕緣中間層250上形成第二阻障層及第二導體層，其中第二導體層充分填滿第二阻障層上的第二開口的剩餘部分，接著平坦化第二導體層的上部部分及第二阻障層的上部部分直到可暴露出第一絕層中間層250的頂表面為止。
在示例性實施例中，可使用金屬或金屬氮化物來形成第二阻障層，並可使用摻雜多晶矽、金屬、金屬氮化物及/或金屬矽化物來形成第二導體層。
請參考圖10，可在第一絕緣中間層250上形成蝕刻終止層290，並可部分移除蝕刻終止層290的上部部分及邏輯區II及切割道區III中的第一絕緣中間層250的上部部分，以分別形成第二溝渠300及第一對準鍵凹槽305。
在示例性實施例中，第二溝渠300及第一對準鍵凹槽305可經形成以具有一深度，此深度大於隨後形成的阻抗層310(請參考圖11)的厚度。因此，阻抗層310的頂表面(其可形成在第二溝渠300及第一對準鍵凹槽305上)可低於第一絕緣中間層250的頂表面。第一對準鍵凹槽305可經形成以具有足夠深的深度，以用於對準可作為圖案化阻抗層310的蝕刻罩幕的第一光阻圖案330(請參考圖12)。在示例性實施例中，第二溝渠300及第一對準鍵凹槽305可經形成以具有實質上彼此相同的深度。
在示例性實施例中，第二溝渠330及第一對準鍵凹槽305可經形成以使其底表面低於閘極結構200的頂表面。在示例性實施例中，第二溝渠300及第一對準鍵凹槽305可經形成以具有相等於或大於200 Å的深度。
請參考圖11，可在蝕刻終止層290及具有第二溝渠300及第一對準鍵凹槽305的第一絕緣中間層250上形成阻抗層310。
在示例性實施例中，可使用阻抗高於閘極電極190之金屬的金屬(例如鎢)來形成阻抗層310。阻抗層310可更包括矽，且阻抗層310的阻抗可根據阻抗層310中的矽濃度而變動。
請參考圖12，可在阻抗層310上形成充分填滿第二溝渠300及第一對準鍵凹槽305的第三絕緣層320，並可在第三絕緣層320上形成部分覆蓋第二溝渠300及第一對準鍵凹槽305的第一光阻圖案330。
在形成第一阻抗圖案312之後，當移除第一光阻圖案330時，第三絕緣層320可避免第一阻抗圖案312的頂表面(請參考圖13)氧化，而在示例性實施例中，亦可以省略第三絕緣層320的形成。在示例性實施例中，可使用實質上相同於第一絕緣中間層250之材料的材料(例如氧化矽)來形成第三絕緣層320。
在示例性實施例中，可形成第一光阻圖案330以覆蓋第二溝渠300的中間部分及第一對準鍵凹槽305的中間部分。特定言之，可在第三絕緣層320上形成光阻層，並可圖案化上述光阻層以形成第一光阻圖案330。在形成第一光阻圖案330期間，可偵測位於第一對準鍵凹槽305底表面上的部分阻抗層310與位於蝕刻終止層290頂表面上的部分阻抗層310之間的深度差或高度差。因此，可使用可偵測到深度差或高度差的區域作為對準鍵，來決定第一光阻圖案330的位置。
請參考圖13，可使用第一光阻圖案330作為蝕刻罩幕來圖案化第三絕緣層320及阻抗層310，以分別形成第三絕緣層圖案325、以及第一阻抗圖案312及第一對準鍵314。
在示例性實施例中，可在第二溝渠300之底表面的中間部分上形成第一阻抗圖案312，且可在第一對準鍵凹槽 305的底表面上形成第一對準鍵314。阻抗層310可保留在第一對準鍵凹槽305的側壁上，且因此第一對準鍵314的垂直剖面可為「U」形。
可移除第一光阻圖案330。在示例性實施例中，可藉由使用氧的灰化製程及/或剝除製程(stripping process)來移除第一光阻圖案330。第三絕緣層圖案325可保留在阻抗圖案312及第一對準鍵314上，然而，在示例性實施例中，可移除第三絕緣層圖案312以暴露出第一阻抗圖案312及第一對準鍵凹槽314。
請參考圖14，可在蝕刻終止層290、第三絕緣層圖案325及第一絕緣中間層250上形成第四絕緣層，第四絕緣層充分覆蓋第二溝渠300且其頂表面高於第三絕緣層圖案325的頂表面。
在示例性實施例中，可使用實質上相同於第三絕緣層圖案325及第一絕緣中間層250之材料的材料來形成第四絕緣層，且因此可合併第一絕緣中間層250、第三絕緣層圖案325及第四絕緣層。下文中，上述經合併的膜層可稱為第一絕緣中間層340。
如上所述，若在形成第四絕緣層之前移除第三絕緣層圖案325，則第四絕緣層可經形成以具有一厚度，此厚度使第四絕緣層充分填滿第二溝渠300及第一對準鍵凹槽305的剩餘部分，其中所述第二溝渠300及第一對準鍵凹槽305的剩餘部分位於經暴露的第一阻抗圖案312及經暴露的第一對準鍵314上。在此實例中，亦可合併第四絕緣 層及第一絕緣中間層205，且經合併的膜層亦可稱為第一絕緣中間層340。
可更進行用於平坦化第一絕緣中間層340的上部部分的平坦化製程，此平坦化製程例如是CMP製程。
請參考圖15，可在第一絕緣中間層340上形成第一硬罩幕層及第二光阻圖案370。
在示例性實施例中，可依序形成作為第一硬罩幕層的第一旋塗式硬罩幕(spin on hard mask，SOH)層350及第一氮氧化矽層360。
可形成第二光阻圖案370以使其不與至少一個第二接觸窗插塞280重疊。
請參考圖16，可使用第二光阻圖案370作為蝕刻罩幕來圖案化第一硬罩幕層，並可使用經圖案化的第一硬罩幕層作為蝕刻罩幕來部分移除第一絕緣中間層340及蝕刻終止層290，以形成暴露出第二接觸窗插塞280頂表面的第三開口380。
可移除第二光阻圖案370及第一硬罩幕層。
請參考圖17，可在經暴露的第二接觸窗插塞280及第一絕緣中間層340上形成第二硬罩幕層，並可在第二硬罩幕層上形成第三光阻圖案410，其中第二硬罩幕層填滿第三開口380。
在示例性實施例中，可依序形成作為第二硬罩幕層的第二SOH層390及第二氮氧化矽層400。
第三光阻圖案410可經形成以至少不與一個閘極結構 200或部分第一阻抗圖案312重疊。在示例性實施例中，第三光阻圖案410可經形成以不與鄰近第二接觸窗插塞280的至少一個閘極結構200重疊。
請參考圖18，可使用第三光阻圖案410作為蝕刻罩幕來圖案化第二硬罩幕層，並可使用經圖案化的第二硬罩幕層作為蝕刻終止層來部分移除第一絕緣中間層340及蝕刻終止層290，以形成暴露出第一阻抗圖案312的第四開口422及暴露出閘極結構200頂表面的第五開口424和第六開口426。
可移除第三光阻圖案410及第二硬罩幕層，且因此可再次形成暴露出第二接觸窗插塞280的第三開口380。鄰近第二接觸窗插塞280的第六開口426及暴露出第二接觸窗插塞280頂表面的第三開口380可彼此流體連通(fluid communication)，以界定出一個開口，此開口可被稱作為第六開口426。
請參考圖19，可分別在經暴露的第一阻抗圖案312、經暴露的第二接觸窗插塞280、及經暴露的閘極結構200上形成第一接觸窗插塞452、第三接觸窗插塞450、及第四接觸窗插塞454與共用接觸窗插塞456，其中第一接觸窗插塞452、第三接觸窗插塞450、及第四接觸窗插塞454與共用接觸窗插塞456分別填滿第四開口422、第三開口380、及第五開口424與第六開口426。
特定言之，在第一阻障層可被形成於經暴露的第一阻抗圖案312、經暴露的閘極結構200、經暴露的第二接觸窗 插塞280及第三至第六開口380、422、424及426的側壁上之後，可在第一阻障層上形成充分填滿第三至第六開口380、422、424及426的第一導體層，並可平坦化第一導體層的上部部分及第一阻障層的上部部分直到可暴露出第一絕緣中間層340的頂表面為止。在示例性實施例中，可使用金屬或金屬氮化物來形成第一阻障層，並可使用金屬、金屬氮化物及/或金屬矽化物來形成第一導體層。
在示例性實施例中，可藉由CMP製程來進行平坦化製程。第一阻抗圖案312的頂表面可低於第一絕緣中間層340的頂表面，且因此在平坦化製程期間，可不損壞第一阻抗圖案312。因此，CMP製程可具有充分的製程餘裕度且第一阻抗圖案312可具有良好的電氣特性。
因此，可形成與第一阻抗圖案312的頂表面直接接觸並填滿第四開口422的第一接觸窗插塞452、可形成與第二接觸窗插塞280的頂表面直接接觸並填滿第三開口380的第三接觸窗插塞450、可形成與閘極結構200的頂表面直接接觸並填滿第五開口424的第四接觸窗插塞454、以及可形成與閘極結構200的頂表面及第二接觸窗插塞280的頂表面兩者直接接觸並填滿第六開口426的共用接觸窗插塞456。
第一接觸窗插塞452可經形成以包括第一導體層圖案442及環繞於第一導體層圖案442底面及側壁的第一阻障層圖案432。第三接觸窗插塞450可經形成以包括第三導體層圖案440及環繞於第三導體層圖案440底面及側壁的 第三阻障層圖案430。第四接觸窗插塞454可經形成以包括第四導體層圖案444及環繞於第四導體層圖案444底面及側壁的第四阻障層圖案434。共用接觸窗插塞456可經形成以第五導體層圖案446及環繞於第五導體層圖案446底面及側壁的第五阻障層圖案436。
請再次參考圖1，可在第一絕緣中間層340及接觸窗插塞452、450、454及456上形成第二絕緣中間層490，並可形成穿過第二絕緣中間層490的配線482及配線480，以使其與接觸窗插塞452、450、454及456電性連接。
在示例性實施例中，可部分移除第二絕緣中間層490，以形成暴露出接觸窗插塞452、450、454及456的第七開口(未繪示)，並可在經暴露的接觸窗插塞452、450、454及456上及第七開口的側壁上及絕緣中間層340及絕緣中間層490上形成第三阻障層。進一步地說，可在第三阻障層上形成充分填滿第七開口的第三導體層，並可平坦化第三導體層及第三阻障層直到可暴露出第二絕緣中間層490的頂表面為止，以形成第一配線482及第二配線480。可使用金屬或金屬氮化物來形成第三阻障層，並可使用金屬、金屬氮化物及/或金屬矽化物來形成第三導體層。
在示例性實施例中，第一配線482可經形成以與第一接觸窗插塞452電性連接，以及第二配線480可經形成以與第三接觸窗插塞450、第四接觸窗插塞454及共用接觸窗插塞456電性連接。然而，亦可能為其他類型的電性連接。
可使用絕緣材料在第二絕緣中間層490及配線482及配線480上形成保護層495。
如上所繪示，可在第一絕緣中間層250中形成第二溝渠300及第一對準鍵凹槽305，並可在第二溝渠300及第一對準鍵凹槽305中形成阻抗層310，如此可根據第一對準鍵凹槽305的深度而偵測位在第一對準鍵凹槽305底表面上的部分阻抗層310與位在第一絕緣中間層250頂表面上的部分阻抗層310之間的深度差或高度差，來準確地圖案化阻抗層310。進一步地說，第一阻抗圖案312的頂表面低於第一絕緣中間層340的頂表面，且第一阻抗圖案312的頂表面被第一絕緣中間層340覆蓋，以使得用於形成接觸窗插塞452、450、454及456的CMP製程可具有大的製程餘裕度並可避免第一阻抗圖案312被損壞。
圖20至圖22為繪示根據示例性實施例的半導體元件的製造方法的步驟的剖面圖。除了形成第四開口422的順序以外，此方法可實質上相同或相似於參考圖1至圖19所繪示的方法。因此，相同的符號代表相同的元件，並在此省略重複性描述。
首先，可進行實質上相同或相似於參考圖3至圖14所繪示之製程的製程。
請參考圖20，可在第一絕緣中間層340上形成作為第一硬罩幕層的第一SOH層350及第一氮氧化矽層360，並可在第一硬罩幕層上形成第四光阻圖案375。
第四光阻圖案375可經形成以不與至少一個第二接觸 窗插塞280或至少部分第一阻抗圖案312重疊。
請參考圖21，可使用第四光阻圖案375作為蝕刻罩幕來圖案化第一硬罩幕層，並可使用經圖案化的第一硬罩幕層作為蝕刻罩幕來部分移除第一絕緣中間層340及蝕刻終止層290，以形成暴露出第二接觸窗插塞280頂表面的第三開口380及暴露出第一阻抗圖案312頂表面的第四開口422。
可移除第四光阻圖案375及第一硬罩幕層。
請參考圖22，可在經暴露的第二接觸窗插塞280、經暴露的第一阻抗圖案312及第一絕緣中間層340上形成第二SOH層390及第二氮氧化矽層400，第二SOH層390及第二氮氧化矽層400作為填滿第三開口380及第四開口422的第二硬罩幕層，並可在第二硬罩幕層上形成第五光阻圖案415。
第五光阻圖案415可經形成以不與至少一個閘極結構200重疊。在示例性實施例中，第五光阻圖案415可經形成以不與鄰近第二接觸窗插塞280的至少一個閘極結構200重疊。
可進行實質上相同或相似於參考圖19及圖1所繪示之製程的製程以製造半導體元件。
圖23為繪示根據示例性實施例的半導體元件的剖面圖。除了此半導體元件不具有位於切割道區III中的對準鍵以外，此半導體元件可實質上相同或相似於圖1的半導體元件。因此，相同的符號代表相同的元件，並在此省略 重複性描述。
圖24至圖25為繪示根據示例性實施例的半導體元件的製造方法的步驟的剖面圖。除了第六光阻圖案335以外，此方法可實質上相同或相似於參考圖1至圖19所繪示的方法。因此，相同的符號代表相同的元件，並在此省略重複性描述。
首先，可進行實質上相同或相似於參考圖1至圖11所繪示之製程的製程。
請參考圖24，可形成充分填滿第二溝渠300及第一對準鍵凹槽305的第三絕緣層320，並可在第三絕緣層320上形成第六光阻圖案335。
在示例性實施例中，第六光阻圖案335可經形成以僅覆蓋第二溝渠300的中間部分。亦即，不同於第一光阻圖案330，第六光阻圖案335可不覆蓋第一對準鍵凹槽305的任何部分。特定言之，在第三絕緣層320上形成光阻層之後，可圖案化光阻層以形成第六光阻圖案335。在圖案化製程期間，可偵測位在第一對準鍵凹槽305底表面上的部分阻抗層310與位在蝕刻終止層290上的部分阻抗層310之間的深度差或高度差，並可使用可偵測深度差的區域作為對準鍵來決定第六光阻圖案335的位置。
請參考圖25，可使用第六光阻圖案335作為蝕刻罩幕來圖案化第三絕緣層320及阻抗層310，以分別形成第三絕緣層圖案325及第一阻抗圖案312。
不同於圖1至圖19的半導體元件，在此示例性實施 例中，第一阻抗圖案312可被形成在第二溝渠300的中間底表面上且可不形成對準鍵。第一對準鍵凹槽305中的部分阻抗層310已被用來對準第六光阻圖案335，且因此未必需要藉由圖案化阻抗層310來形成對準鍵。
可移除第六光阻圖案335。
可進行實質上相同或相似於參考圖14至圖19及圖1所繪示之製程的製程來製造圖23的半導體元件。
圖26為繪示根據示例性實施例的半導體元件的剖面圖。
請參考圖26，半導體元件可包括位於基底500上的多個閘極結構560、第一絕緣中間層640、第一阻抗圖案632及第一接觸窗插塞685。此外，半導體元件可包括第二接觸窗插塞680及第一對準鍵634。
基底500可為矽基底、鍺基底、矽-鍺基底、SOI基底、GOI基底等。基底500可分為形成有隔離層510的場區及未形成隔離層的主動區。
基底500可包括可形成有記憶胞的胞區I、可形成有用於驅動記憶胞的周邊電路及阻抗圖案的邏輯區II、以及可形成有用於對準元件及/或晶片的對準鍵的切割道區III。邏輯區II可包括用於周邊電路的周邊電路區及用於阻抗圖案的阻抗區，並為了說明方便，在圖26中僅繪示阻抗區。在示例性實施例中，基底500的胞區I中的主動區可在第一方向上延伸，其中第一方向與基底500的頂表面平行，且多個主動區可被形成在與第一方向實質上垂直的第 二方向上。在圖26中，可僅繪示胞區I中的主動區。
各閘極結構560可包括依序堆疊在基底500的胞區I上的穿隧絕緣層圖案520、浮置閘極530、介電層圖案540及控制閘極550。在示例性實施例中，可在與基底500頂表面實質上平行的第一方向上形成多個閘極結構560。
穿隧絕緣層圖案520可包括氧化物(例如氧化矽)、氮氧化物(例如氮氧化矽)、以多晶矽摻雜的氧化矽或低介電常數介電材料，而浮置閘極530可包括摻雜多晶矽或高功函數金屬(例如鎢、鈦、鈷、鎳等)。介電層圖案540可具有多層結構(例如氧化物/氮化物/氧化物(oxide/nitride/oxide，ONO)結構)、或者高介電常數金屬氧化物。高介電常數金屬氧化物可包括氧化鉿、氧化鈦、氧化鉭、氧化鋯、氧化鋁等。控制閘極550可包括摻雜多晶矽、低阻抗金屬(例如鋁、銅等)、金屬氮化物、金屬矽化物等。
或者，各閘極結構560可包括電荷捕捉層圖案(未繪示)、阻擋層圖案(未繪示)及閘極電極(未繪示)，以取代依序堆疊在穿隧絕緣層圖案520上的浮置閘極530、介電層圖案S40及控制閘極550。
電荷捕捉層圖案可包括氮化物(例如氮化矽)或氧化物(例如氧化鉿)，而阻擋層圖案可包括氧化矽或高介電常數金屬氧化物(例如氧化鉿、氧化鈦、氧化鉭、氧化鋯、氧化鋁等)。閘極電極可包括摻雜多晶矽、低阻抗金屬(例如鋁、銅等)、金屬氮化物、金屬矽化物等。
下文中，僅繪示在穿隧絕緣層圖案520上有浮置閘極530、介電層圖案540及控制閘極550的實例。
在示例性實施例中，穿隧絕緣層圖案520可在基底500的主動區上具有彼此分離的島形(island shape)，而浮置閘極530亦可在其上具有彼此分離的島形。各個介電層圖案540及控制閘極550可在浮置閘極530及隔離層510上沿第二方向延伸，其中第二方向實質上垂直於第一方向。或者，穿隧絕緣層圖案520可不具有島形，但在基底500的主動區上沿第一方向延伸。
第一雜質區503、第二雜質區505及第三雜質區507可被形成在鄰近閘極結構560的基底500的主動區的上部部分處，且閘極結構560及雜質區503、505及507可形成電晶體。在示例性實施例中，半導體元件可為NAND快閃記憶體元件，而上述電晶體可為其中的胞電晶體(cell transistor)。
可在閘極結構560的側壁上形成間隙壁570，且可在閘極結構560及間隙壁570上形成保護層圖案580。可用間隙壁570填滿閘極結構560之間的空間，其中這些閘極結構560是以相當小的距離彼此分離。在示例性實施例中，間隙壁570及保護層圖案580可包括氮化物(例如氮化矽)。
第一絕緣中間層640可覆蓋位於基底500整個區域上的保護層圖案580。在示例性實施例中，第一絕緣中間層640可包括氧化矽。第一絕緣中間層640中可更包括蝕刻 終止層610。在示例性實施例中，蝕刻終止層610可例如包括氮化矽。
可在邏輯區II的阻抗區中的第一絕緣中間層640中形成第一阻抗圖案632，並使第一阻抗圖案632的頂表面低於第一絕緣中間層640的頂表面。亦即，第一絕緣中間層640可至少部分覆蓋第一阻抗圖案632的頂表面。在示例性實施例中，第一阻抗圖案632的底表面可低於閘極結構560的頂表面。
第一阻抗圖案632可至少在其上部部分處包括金屬及/或金屬矽化物，所述金屬及/或金屬矽化物不同於包括於各閘極結構560的控制閘極550中的金屬或金屬矽化物。舉例而言，第一阻抗圖案632可包括鎢或矽化鎢，鎢或矽化鎢的阻抗可高於包括於閘極結構560的控制閘極550中的金屬或金屬矽化物的阻抗。
第一接觸窗插塞685可貫穿部分第一絕緣中間層640並與第一阻抗圖案632的頂表面直接接觸。因此，第一接觸窗插塞685可與包括金屬及/或金屬矽化物的第一阻抗圖案632的上部部分直接接觸。在示例性實施例中，第一接觸窗插塞685的頂表面可與第一絕緣中間層640的頂表面共平面。
在示例性實施例中，第一接觸窗插塞685可包括第一導體層圖案675及第一阻障層圖案665，其中第一阻障層圖案665環繞第一導體層圖案675的底部及側壁。第一導體層圖案675可包括金屬、金屬氮化物及/或金屬矽化物， 而第一阻障層圖案665可包括金屬或金屬氮化物。
第一接觸窗插塞680可貫穿部分第一絕緣中間層640，且與第三雜質區507的頂表面接觸以與其電性連接。在示例性實施例中，第二接觸窗插塞680可與第一絕緣中間層640上的位元線710電性連接，並作用為位元線接觸窗插塞。位元線710可包括第三導體層圖案690及第三阻障層圖案700，其中第三阻障層圖案700環繞第三導體層圖案690的底部及側壁。第三導體層圖案690可包括金屬、金屬氮化物及/或金屬矽化物，而第三阻障層圖案700可包括金屬或金屬氮化物。
在示例性實施例中，第二接觸窗插塞680可包括第二導體層圖案670及第二阻障層圖案660，其中第二阻障層圖案660環繞第二導體層圖案670的底部及側壁。第二導體層圖案670可包括金屬、金屬氮化物及/或金屬矽化物，而第二阻障層圖案660可包括金屬或金屬氮化物。
第一接觸窗插塞685及第二接觸窗插塞680可包括實質上相同的材料。亦即，第一導體層圖案675及第二導體層圖案670可包括實質上相同的材料，而第一阻障層圖案665及第二阻障層圖案660可包括實質上相同的材料。
可在切割道區III中的第一絕緣中間層640中形成第一對準鍵634。在示例性實施例中，第一對準鍵634的底表面可與第一阻抗圖案632的底表面共平面，且第一對準鍵634的厚度可實質上相同或相似於第一阻抗圖案632的厚度。第一對準鍵634可包括金屬及/或金屬矽化物，所述 金屬及/或金屬矽化物與第一阻抗圖案632的金屬及/或金屬矽化物實質上相同。
在示例性實施例中，第一對準鍵634的垂直剖面為「U」形。或者，第一對準鍵634的垂直剖面可為桿形，所述桿形的頂表面與基底500的頂表面平行。
半導體元件可更包括配線715、第二絕緣中間層720及保護層730。
配線715可包括第四導體層圖案695及第四阻障層圖案705，其中第四阻障層圖案705環繞第四導體層圖案695的底部及側壁。第四導體層圖案695可包括金屬、金屬氮化物及/或金屬矽化物，而第四阻障層圖案705可包括金屬或金屬氮化物。在示例性實施例中，配線715可被形成在第一絕緣中間層640上，且與第一接觸窗插塞685電性連接。
第二絕緣中間層720可被形成在第一絕緣中間層640上，且可覆蓋位元線710的側壁及配線715的側壁，以及保護層730可被形成在第二絕緣中間層720、位元線710及配線715上。第二絕緣中間層720及保護層730可包括絕緣材料。
半導體元件可更包括與第二雜質區505電性連接的通用源極線(common source line，CSL)600。在示例性實施例中，CSL600可貫穿部分第一絕緣中間層640且與蝕刻終止層610的底表面接觸。
如上所繪示，根據實施例的半導體元件可包括第一阻 抗圖案632，第一阻抗圖案632的頂表面低於第一絕緣中間層640的頂表面，亦即，第一阻抗圖案632的頂表面可被第一絕緣中間層640覆蓋。因此，在形成接觸窗插塞685及680期間，第一絕緣中間層640可保護第一阻抗圖案632。因此，第一阻抗圖案632可具有良好的電氣特性，以及包括第一阻抗圖案632的半導體元件亦可具有良好的電氣特性。
圖27至圖33為繪示根據示例性實施例的半導體元件的製造方法的步驟的剖面圖。可應用此方法製造圖26的半導體元件，然而，此方法不限於此。
請參考圖27，可在其上具有隔離層510的基底500上形成多個閘極結構560。
隔離層510可將基底500分為主動區及場區。基底500可包括可形成有記憶胞的胞區I、可形成有用於驅動記憶胞的周邊電路及阻抗圖案的邏輯區II、以及可形成有用於對準元件及/或晶片的對準鍵的切割道區III。邏輯區II可包括用於周邊電路的周邊電路區及用於阻抗圖案的阻抗區，為了說明方便，圖27至圖33中僅繪示阻抗區。在示例性實施例中，基底500的胞區I中的主動區可在第一方向上延伸，其中第一方向與基底500的頂表面平行，且多個主動區可被形成在與第一方向實質上垂直的第二方向上。在圖27至圖33，可僅繪示胞區I中的主動區。
可藉由依序在基底500的胞區I上形成並圖案化通道絕緣層、浮置閘極層、介電層及控制閘極層來形成各閘極 結構560。在示例性實施例中，在控制閘極層上形成閘極罩幕之後，可使用閘極罩幕作為蝕刻罩幕來圖案化控制閘極層、介電層、浮置閘極層及穿隧絕緣層，以形成閘極結構560。因此，各閘極結構560可經形成以包括依序堆疊在基底500的胞區I上的穿隧絕緣層圖案520、浮置閘極530、介電層圖案540及控制閘極550。在示例性實施例中，多個閘極結構560可被形成在第一方向上。
可使用氧化物(例如氧化矽)、氮氧化物(例如氮氧化矽)、以雜質摻雜的氧化矽或低介電常數金屬等來形成穿隧絕緣層，且可使用摻雜多晶矽、高功函數金屬(例如鎢、鈦、鈷、鎳等)來形成浮置閘極層。可使用氧化物及/或氮化物來形成介電層以使其具有ONO結構，或使用高介電常數金屬氧化物來形成介電層。高介電常數金屬氧化物可包括例如氧化鉿、氧化鈦、氧化鉭、氧化鋯、氧化鋁等。可使用摻雜多晶矽、低阻抗金屬(例如鋁、銅等)、金屬氮化物、金屬矽化物等來形成控制閘極層。
或者，各閘極結構560可經形成以包括電荷捕捉層圖案(未繪示)、阻擋層圖案(未繪示)及閘極電極(未繪示)，以取代依序堆疊在穿隧絕緣層圖案520上的浮置閘極530、介電層圖案540及控制閘極550。
可使用氮化物(例如氮化矽)或氧化物(例如氧化鉿)來形成電荷捕捉層圖案，且可使用氧化矽或高介電常數金屬氧化物(例如氧化鉿、氧化鈦、氧化鉭、氧化鋯、氧化鋁等)來形成阻擋層圖案。可使用摻雜多晶矽、低阻抗金 屬(例如鋁、銅等)、金屬氮化物、金屬矽化物等來形成閘極電極。
下文中，僅繪示在穿隧絕緣層圖案520上形成有浮置閘極530、介電層圖案540及控制閘極550的實例。
在示例性實施例中，穿隧絕緣層圖案520可經形成以具有在基底500的主動區上彼此分離的島形，且浮置閘極530亦可經形成以具有在其上彼此分離的島形。各個介電層圖案540及控制閘極550可在浮置閘極530及隔離層510上沿第二方向延伸。或者，穿隧絕緣層圖案520可不為島形但在基底500的主動區上沿第一方向延伸。
請參考圖28，可使用閘極結構560作為離子植入罩幕來進行離子植入製程，以在鄰近閘極結構560的基底500的主動區的上部部分處形成第一雜質區503、第二雜質區505及第三雜質區507。
可在基底500上形成間隙壁層，以覆蓋閘極結構560。可藉由使用氮化物(例如氮化矽)的CVD製程、ALD製程、濺鍍製程等製程來形成間隙壁層。可藉由非等向性蝕刻製程蝕刻間隙壁層，以在閘極結構560的側壁上形成間隙壁570。可用間隙壁570填滿閘極結構560之間的空間，其中這些閘極結構560是以相當小的距離彼此分離。
可在間隙壁570及閘極結構560上形成保護層。可使用氮化物(例如氮化矽)的CVD製程、ALD製程、濺鍍製程等製程來形成保護層。可藉由非等向性製程部分蝕刻保護層，以形成保護層圖案580。
請參考圖29，可在基底500上形成覆蓋保護層圖案580的第一絕緣中間層590。第一絕緣中間層590可由氧化矽形成，所述氧化矽例如是藉由化學氣相沈積(CVD)製程、ALD製程、濺鍍製程等形成的硼磷矽玻璃(borophosphosilicate glass，BPSG)、未摻雜的矽玻璃(undoped silicate glass，USG)、旋塗式玻璃(spin-on glass，SOG)等。
可形成穿過第一絕緣中間層590的第一開口(未繪示)，以暴露出第二雜質區505，並可在經暴露的第二雜質區505及第一絕緣中間層590上形成填滿第一開口的第一導體層。可使用摻雜多晶矽、金屬或金屬矽化物來形成第一導體層。可平坦化第一導體層直到可暴露出第一絕緣中間層590為止，以形成填滿第一開口並與第二雜質區505接觸的CSL600。
可在第一絕緣中間層590及CSL600上形成蝕刻終止層610。在示例性實施例中，可使用例如氮化矽來形成蝕刻終止層610。
請參考圖30，可進行實質上相同或相似於參考圖10所繪示之製程的製程。
特定言之，可部分蝕刻在邏輯區II及切割道區III中的蝕刻終止層610的上部部分及第一絕緣中間層590的上部部分，以形成溝渠620及第一對準鍵凹槽625。
請參考圖31，可進行實質上相同或相似於參考圖10所繪示之製程的製程。
特定言之，可使用例如鎢或矽化鎢在具有溝渠620及第一對準鍵凹槽625的第一絕緣中間層590上形成阻抗層，並可在第一絕緣中間層590上形成第三絕緣層(未繪示)，以充分填滿溝渠620及第一對準鍵凹槽625。可在第三絕緣層上形成部分覆蓋溝渠620及第一對準鍵凹槽625的第一光阻圖案(未繪示)。第一光阻圖案可經形成以覆蓋溝渠620的中間部分及第一對準鍵凹槽625的中間部分。
可使用第一光阻圖案作為蝕刻罩幕來圖案化第三絕緣層及阻抗層，以分別形成第三絕緣層圖案(未繪示)、以及第一阻抗圖案632及第一對準鍵凹槽625。
可移除第一光阻圖案，且第三絕緣層圖案可保留在第一阻抗圖案632及第一對準鍵凹槽625上，或可移除第三絕緣層圖案以暴露出第一阻抗圖案632及第一對準鍵634。
請參考圖32，可在蝕刻終止層610及第一絕緣中間層590上形成第四絕緣層，以充分填滿溝渠620。在示例性實施例中，可使用實質上相同於第一絕緣中間層590之材料的材料來形成第四絕緣層，且因此可將第一絕緣中間層590及第四絕緣層合併為單一膜層。下文中，上述經合併的圖案可稱為第一絕緣層640。
可進行實質上相同或相似於參考圖15至圖18所繪示之製程的製程。
特定言之，可在第一絕緣中間層640上形成第一硬罩幕層(未繪示)及第二光阻圖案(未繪示)，並可使用第 二光阻圖案作為蝕刻罩幕來圖案化第一硬罩幕層。可使用經圖案化的第一硬罩幕層來部分移除第一絕緣中間層640及蝕刻終止層610，以形成暴露出第三雜質區507的第三開口650及暴露出第一阻抗圖案632的第四開口655。
可移除第二光阻圖案及經圖案化的第一硬罩幕層。
請參考圖33，可進行實質上相同或相似於參考圖19所繪示之製程的製程。
可在經暴露的第一阻抗圖案632及經暴露的第三雜區質507上形成第一接觸窗插塞685及第二接觸窗插塞680，以填滿第三開口650及第四開口655。
特定言之，可在第一阻抗圖案632及第三雜質區507的經暴露頂表面上及第三開口650及第四開口655的側壁上形成第一阻障層，並可在第一阻障層上形成充分填滿第三開口650及第四開口655的第二導體層。可平坦化第二導體層及第一阻障層直到可暴露出第一絕緣中間層640的頂表面為止。在示例性實施例中，可使用金屬或金屬氮化物來形成第一阻障層，並可使用低阻抗金屬(例如鋁、銅等)、金屬氮化物及/或金屬矽化物來形成第二導體層。
在示例性實施例中，可藉由CMP製程來進行平坦化製程。第一阻抗圖案632的頂表面可低於第一絕緣中間層640的頂表面，且因此在進行CMP製程期間，可不損壞第一阻抗圖案623。因此，CMP製程可具有大的製程餘裕度，且第一阻抗圖案632可具有良好的電氣特性。
因此，可形成與第一阻抗圖案632的頂表面直接接觸 並填滿第四開口655的第一接觸窗插塞685。此外，可形成與第三雜質區507的頂表面直接接觸並填滿第三開口650的第二接觸窗插塞680。
第一接觸窗插塞685可包括第一阻障層圖案665及第一導體層圖案675，而第二接觸窗插塞680可包括第二阻障層圖案660及第二導體層圖案670。在示例性實施例中，第二接觸窗插塞680可作為位元線接觸窗插塞。
請再次參考圖26，可在第一絕緣中間層640、插塞685及插塞680上形成第二絕緣中間層720，並可形成穿過第二絕緣中間層720的配線715及位元線710，以使配線715及位元線710與插塞685及插塞680電性連接。
在示例性實施例中，可部分移除第二絕緣中間層720，以形成暴露出插塞685及插塞680的第五開口(未繪示)，並可在經暴露的插塞685、680、第五開口的側壁及絕緣中間層640、720上形成第二阻障層。可在第二阻障層上形成充分填滿第五開口的第三導體層，並可平坦化第三導體層及第二阻障層直到可暴露出第二絕緣中間層720的頂表面為止，以形成位元線710及配線715。可使用金屬或金屬氮化物來形成第二阻障層，並可使用金屬、金屬氮化物及/或金屬矽化物來形成第三導體層。在示例性實施例中，可形成在第一方向上延伸的位元線710。
可在位元線710、配線715及第二絕緣中間層720上形成保護層730，以製造半導體元件。
根據示例性實施例的半導體元件的製程方法不僅可 應用於SRAM元件或NAND快閃記憶體元件，其亦可應用於其他具有含金屬及/或金屬矽化物的阻抗圖案的半導體元件。因此，上述方法可應用於動態隨機存取記憶體(DRAM)元件、NOR快閃記憶體元件、相變隨機存取記憶體(phase-change random access memory，PRAM)元件等。此外，此方法可應用於具有含其他替代金屬的材料(例如絕緣材料)的阻抗圖案的半導體元件。
雖然已特別繪示及描述示例性實施例，但本發明所屬技術領域具有通常知識者應當理解的是，在不背離所附加之申請專利範圍所界定的精神及範疇的情形下，本發明可在形式上及細節上具有多樣變化。
100、500‧‧‧基底
105、503、505、507‧‧‧雜質區
110、510‧‧‧隔離層
120、180、540‧‧‧介電層圖案
130‧‧‧虛擬閘極電極
140‧‧‧閘極間隙壁
150‧‧‧高位源極汲極層(ESD層)
160、240、320、640‧‧‧絕緣層
170‧‧‧凹槽
190‧‧‧閘極電極
200、560‧‧‧閘極結構
210‧‧‧蓋層圖案
220、380、422、424、426、650、655‧‧‧開口
230‧‧‧金屬矽化物圖案
250、340、490、590、640、720‧‧‧絕緣中間層
260、430、432、434、436、460、472、660、665、 700、705‧‧‧阻障層圖案
270、440、442、444、446、462、470、670、675、690、695‧‧‧導體層圖案
280、450、452、454、456、680、685‧‧‧插塞
290、610‧‧‧蝕刻終止層
300、620‧‧‧溝渠
305、625‧‧‧對準鍵凹槽
310‧‧‧阻抗層
312、316、632‧‧‧阻抗圖案
314、318、634‧‧‧對準鍵
325‧‧‧絕緣層圖案
330、335、370、375、410、415‧‧‧光阻圖案
350、390‧‧‧旋塗式硬罩幕層(SOH層)
360、400‧‧‧氮氧化矽層
480、482、715‧‧‧配線
495、730‧‧‧保護層
520‧‧‧穿隧絕緣層圖案
530‧‧‧浮置閘極
550‧‧‧控制閘極
570‧‧‧間隙壁
580‧‧‧保護層圖案
600‧‧‧通用源極線(CSL)
710‧‧‧位元線
I‧‧‧胞區
II‧‧‧邏輯區
III‧‧‧切割道區
經由以下詳細描述與搭配附圖將有助於理解示例性實施例。圖1至圖16代表本文中所描述的非限制性示例性實施例。
圖1為繪示根據示例性實施例的半導體元件的剖面圖。
圖2為繪示根據示例性實施例的半導體元件的剖面圖。
圖3至圖19為繪示根據示例性實施例的半導體元件的製造方法的步驟的剖面圖。
圖20至圖22為繪示根據示例性實施例的半導體元件的製造方法的步驟的剖面圖。
圖23為繪示根據示例性實施例的半導體元件的剖面 圖。
圖24至圖25為繪示根據示例性實施例的半導體元件的製造方法的步驟的剖面圖。
圖26為繪示根據示例性實施例的半導體元件的剖面圖。
圖27至圖33為繪示根據示例性實施例的半導體元件的製造方法的步驟的剖面圖。
100‧‧‧基底
105‧‧‧雜質區
110‧‧‧隔離層
120、180‧‧‧介電層圖案
150‧‧‧高位源極汲極層(ESD層)
190‧‧‧閘極電極
200‧‧‧閘極結構
230‧‧‧金屬矽化物圖案
240‧‧‧絕緣層
260、430、432、434、436、460、472‧‧‧阻障層圖案
270、440、442、444、446、462、470‧‧‧導體層圖案
280、450、452、454、456‧‧‧插塞
290‧‧‧蝕刻終止層
312‧‧‧阻抗圖案
314‧‧‧對準鍵
340、490‧‧‧絕緣中間層
480、482‧‧‧配線
495‧‧‧保護層
I‧‧‧胞區
II‧‧‧邏輯區
III‧‧‧切割道區

Claims (10)

  1. 一種半導體元件，包括：閘極結構，位於基底上，所述閘極結構包括第一金屬；絕緣中間層，覆蓋位於所述基底上的所述閘極結構；阻抗圖案，位於所述絕緣中間層中，所述阻抗圖案的頂表面低於所述絕緣中間層的頂表面，且所述阻抗圖案至少在其上部部分包括第二金屬，所述第二金屬不同於所述第一金屬；以及第一接觸窗插塞，穿過所述絕緣中間層的第一部分，所述第一接觸窗插塞與所述阻抗圖案的所述上部部分直接接觸。
  2. 如申請專利範圍第1項所述之半導體元件，其中所述基底分為主動區及場區，且所述半導體元件更包括：至少一個第二接觸窗插塞，穿過所述絕緣中間層的第二部分，所述至少一個第二接觸窗插塞與所述主動區電性連接；以及共用接觸窗插塞，穿過所述絕緣中間層，且所述共用接觸窗插塞與所述閘極結構的頂表面及所述第二接觸窗插塞的頂表面接觸。
  3. 如申請專利範圍第2項所述之半導體元件，其中所述第一接觸窗插塞的頂表面及所述共用接觸窗插塞的頂表面彼此實質上共平面。
  4. 如申請專利範圍第2項所述之半導體元件，其中所述絕緣中間層包括蝕刻終止層，所述蝕刻終止層的底表面 與所述第二接觸窗插塞的頂表面共平面。
  5. 如申請專利範圍第1項所述之半導體元件，其中所述阻抗圖案包括鎢或矽化鎢。
  6. 如申請專利範圍第1項所述之半導體元件，更包括：對準鍵，位於所述絕緣中間層中，所述對準鍵的底表面與所述阻抗圖案的底表面共平面，且所述對準鍵包括所述第二金屬。
  7. 如申請專利範圍第1項所述之半導體元件，其中所述阻抗圖案的底表面低於所述閘極結構的頂表面。
  8. 如申請專利範圍第1項所述之半導體元件，其中所述阻抗圖案的底表面高於所述閘極結構的頂表面。
  9. 如申請專利範圍第1項所述之半導體元件，其中所述閘極結構包括依序堆疊於所述基底上的穿隧絕緣層圖案、浮置閘極、介電層圖案、以及控制閘極，以及其中所述控制閘極包括所述第一金屬。
  10. 一種半導體元件，包括：閘極結構，位於基底的胞區上，所述基底分為主動區及場區且包括所述胞區及邏輯區，所述閘極結構包括第一金屬；絕緣中間層，覆蓋位於所述基底上的所述閘極結構；阻抗圖案，位於所述邏輯區中的所述絕緣中間層中，所述阻抗圖案的頂表面低於所述絕緣中間層的頂表面，且所述阻抗圖案包括第二金屬，所述第二金屬不同於所述第 一金屬；第一接觸窗插塞，穿過部分所述絕緣中間層，所述第一接觸窗插塞與所述阻抗圖案的頂表面接觸；至少一個第二接觸窗插塞，穿過所述胞區中的所述絕緣中間層，所述至少一個第二接觸窗插塞與所述主動區電性連接；以及共用接觸窗插塞，穿過所述胞區中的所述絕緣中間層，所述共用接觸窗插塞與所述閘極結構的頂表面及所述至少一個第二接觸窗插塞的頂表面接觸。
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