DE102012108406A1 - Halbleitervorrichtungen und Verfahren zur Herstellung derselben - Google Patents

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Sung-Ho Son
Yoon-hae Kim
Hong-Seong KANG
Yoon-Seok Lee
Junjie Xiong
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Abstract

Eine Halbleitervorrichtung kann eine Gate-Struktur (200, 560) auf einem Substrat (100, 500), wobei die Gate-Struktur (200, 560) ein erstes Metall aufweist, eine isolierende Zwischenschicht (250, 340, 640), welche die Gate-Struktur (200, 560) auf dem Substrat (100, 500) bedeckt, ein Widerstandsmuster (312, 632) in der isolierenden Zwischenschicht (250, 340, 640), wobei das Widerstandsmuster (312, 632) eine obere Oberfläche niedriger als eine obere Oberfläche der isolierenden Zwischenschicht (250, 340, 640) hat, und ein zweites Metall unterschiedlich von dem ersten Metall wenigstens an einem oberen Abschnitt davon aufweist, und/oder einen ersten Kontaktanschluss (452, 685) durch einen ersten Abschnitt der isolierenden Zwischenschicht (250, 340, 640) hindurch aufweisen, wobei der erste Kontaktanschluss (452, 685) einen direkten Kontakt mit dem oberen Abschnitt des Widerstandsmusters (312, 632) herstellt.

Description

  • QUERVERWEISE AUF VERWANDTE ANMELDUNG(EN)
  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nr. 2011-0142292 , welche am 26. Dezember 2011 beim Koreanischen Patentamt (Korean Intellectual Property Office = KIPO) eingereicht wurde, deren gesamter Inhalt hierin durch Bezugnahme eingeschlossen ist.
  • HINTERGRUND
  • 1. Gebiet
  • Beispielhafte Ausführungsformen können sich auf Halbleitervorrichtungen und/oder Verfahren zum Herstellen derselben beziehen. Beispielhafte Ausführungsformen können sich auf Halbleitervorrichtungen beziehen, welche ein Widerstandsmuster haben und/oder Verfahren zum Herstellen der Halbleitervorrichtungen.
  • 2. Beschreibung des Standes der Technik
  • Dotiertes Polysilizium wurde für ein Widerstandsmuster in einer Halbleitervorrichtung verwendet. Es wurde jedoch ein Verfahren zum Bilden eines Metall-Widerstandsmusters entwickelt je nachdem, ob ein Hochleistungs-Metallgate verwendet wurde. Demnach wird ein Verfahren zum Bilden eines Widerstandsmusters angestrebt, welches gute elektrische Charakteristiken hat.
  • KURZFASSUNG
  • Beispielhafte Ausführungsformen können Halbleitervorrichtungen vorsehen, welche Widerstandsmuster aufweisen, welche gute Charakteristiken haben.
  • Beispielhafte Ausführungsformen können Verfahren zum Herstellen von Halbleitervorrichtungen vorsehen, welche Widerstandsmuster aufweisen, welche gute Charakteristiken haben.
  • In einigen beispielhaften Ausführungsformen kann eine Halbleitervorrichtung eine Gate-Struktur auf einem Substrat aufweisen, wobei die Gate-Struktur ein erstes Metall, eine isolierende Zwischenschicht, welche die Gate-Struktur auf dem Substrat bedeckt, ein Widerstandsmuster in der isolierenden Zwischenschicht, wobei das Widerstandsmuster eine obere Oberfläche niedriger als eine obere Oberfläche der isolierenden Zwischenschicht hat, und ein zweites Metall, welches unterschiedlich von dem ersten Metall ist, zumindest an einem oberen Abschnitt davon aufweist, und/oder einen ersten Kontaktanschluss durch einen ersten Abschnitt der isolierenden Zwischenschicht hindurch aufweist, wobei der erste Kontaktanschluss einen direkten Kontakt mit dem oberen Abschnitt des Widerstandsmusters herstellt.
  • In einigen beispielhaften Ausführungsformen kann das Substrat in einen aktiven Bereich und einen Feldbereich unterteilt sind. Die Halbleitervorrichtung kann weiterhin wenigstens einen zweiten Kontaktanschluss durch einen zweiten Abschnitt der isolierenden Zwischenschicht hindurch, wobei der wenigstens eine zweite Kontaktanschluss elektrisch mit dem aktiven Bereich verbunden ist, und/oder einen geteilten bzw. gemeinsamten Kontaktanschluss durch die isolierende Zwischenschicht hindurch aufweisen, wobei der gemeinsame Kontaktanschluss einen Kontakt mit einer oberen Oberfläche der Gatestruktur und einer oberen Oberfläche des zweiten Kontaktanschlusses herstellt.
  • In einigen beispielhaften Ausführungsformen können der erste Kontaktanschluss und der gemeinsame Kontaktanschluss obere Oberflächen haben, welche im Wesentlichen miteinander koplanar sind.
  • In einigen beispielhaften Ausführungsformen kann die isolierende Zwischenschicht eine Ätz-Stoppschicht aufweisen, welche eine Bodenoberfläche hat, welche koplanar mit einer oberen Oberfläche des zweiten Kontaktanschlusses ist.
  • In einigen beispielhaften Ausführungsformen kann die Halbleitervorrichtung weiterhin einen dritten Kontaktanschluss durch einen dritten Abschnitt der isolierenden Zwischenschicht hindurch und die Ätz-Stoppschicht aufweisen, wobei der dritte Kontaktanschluss einen Kontakt mit einer oberen Oberfläche des zweiten Kontaktanschlusses herstellt, welcher den gemeinsamen Kontaktanschluss nicht kontaktiert und eine obere Oberfläche hat, welche im Wesentlichen koplanar mit einer oberen Oberfläche des ersten Kontaktanschlusses ist.
  • In einigen beispielhaften Ausführungsformen kann das Widerstandsmuster Wolfram oder Wolframsilizid aufweisen.
  • In einigen beispielhaften Ausführungsformen kann die Halbleitervorrichtung weiterhin einen Ausrichtungsschlüssel in der isolierenden Zwischenschicht aufweisen, wobei der Ausrichtungsschlüssel eine Bodenoberfläche hat, welche koplanar mit einer Bodenoberfläche des Widerstandsmusters ist und das zweite Metall aufweist.
  • In einigen beispielhaften Ausführungsformen kann eine Bodenoberfläche des Widerstandsmusters niedriger sein als eine obere Oberfläche der Gate-Struktur.
  • In einigen beispielhaften Ausführungsformen kann eine Bodenoberfläche des Widerstandsmusters höher sein als eine obere Oberfläche der Gate-Struktur.
  • In einigen beispielhaften Ausführungsformen kann die Gate-Struktur ein Tunnel-Isolierschichtmuster, ein Floating-Gate, ein dielektrisches Schichtmuster und ein Steuergate aufweisen, welche nacheinanderfolgend auf dem Substrat geschichtet sind. Das Steuergate kann das erste Metall aufweisen.
  • In einigen beispielhaften Ausführungsformen kann eine Halbleitervorrichtung eine Gate-Struktur auf einem Zellbereich eines Substrats aufweisen, welches in einen aktiven Bereich und einen Feldbereich unterteilt ist, und den Zellbereich und einen Logikbereich aufweist, wobei die Gate-Struktur ein erstes Metall, eine isolierende Zwischenschicht, welche die Gate-Struktur auf dem Substrat bedeckt, ein Widerstandsmuster in der isolierenden Zwischenschicht in dem Logikbereich, wobei das Widerstandsmuster eine obere Oberfläche hat, welche niedriger ist als eine obere Oberfläche der isolierenden Zwischenschicht, und ein zweites Metall unterschiedlich zu dem ersten Metall aufweist, einen ersten Kontaktanschluss durch einen Abschnitt der isolierenden Zwischenschicht hindurch, wobei der erste Kontaktanschluss einen Kontakt mit einer oberen Oberfläche des Widerstandsmusters herstellt, wenigstens einen zweiten Kontaktanschluss durch die isolierende Zwischenschicht hindurch in dem Zellbereich, wobei der wenigstens eine zweite Kontaktanschluss elektrisch mit dem aktiven Bereich verbunden ist, und/oder einen geteilten bzw. gemeinsamen Kontaktanschluss durch die isolierende Zwischenschicht hindurch in dem Zellbereich aufweist, wobei der gemeinsame Kontaktanschluss einen Kontakt mit einer oberen Oberfläche der Gate-Struktur und einer oberen Oberfläche des wenigstens einen zweiten Kontaktanschlusses herstellt.
  • In einigen beispielhaften Ausführungsformen kann eine Halbleitervorrichtung eine Gate-Struktur auf einem Zellbereich eines Substrats, welches den Zellbereich und einen Logikbereich aufweist, eine isolierende Zwischenschicht, welche die Gate-Struktur auf dem Substrat bedeckt, ein Widerstandsmuster in der isolierenden Zwischenschicht in dem Logikbereich, wobei das Widerstandsmuster eine obere Oberfläche hat, die niedriger ist als eine obere Oberfläche der isolierenden Zwischenschicht, einen ersten Kontaktanschluss durch einen Abschnitt der isolierenden Zwischenschicht hindurch, wobei der erste Kontaktanschluss einen Kontakt mit einer oberen Oberfläche des Widerstandsmusters herstellt, und/oder einen zweiten Kontaktanschluss durch die isolierende Zwischenschicht hindurch in dem Zellbereich aufweisen, wobei der zweite Kontaktanschluss einen Kontakt mit einer oberen Oberfläche der Gate-Struktur herstellt, welche ein Material, das im Wesentlichen das Gleiche wie dasjenige des ersten Kontaktanschlusses ist, aufweist und eine obere Oberfläche hat, welche im Wesentlichen koplanar mit einer oberen Oberfläche des ersten Kontaktanschlusses ist.
  • In einigen beispielhaften Ausführungsformen kann ein Verfahren zum Herstellen einer Halbleitervorrichtung ein Bilden einer Gate-Struktur, welche ein erstes Metall aufweist, auf einem Substrat, ein Bilden einer isolierenden Zwischenschicht auf dem Substrat, um die Gate-Struktur zu bedecken, ein teilweises Entfernen eines oberen Abschnitts der isolierenden Zwischenschicht, um einen Graben (Trench) zu bilden, ein Bilden eines Widerstandsmusters in dem Graben, wobei das Widerstandsmuster eine obere Oberfläche hat, welche niedriger ist als eine obere Oberfläche der isolierenden Zwischenschicht, und ein zweites Metall unterschiedlich von dem ersten Metall aufweist, ein Füllen eines verbleibenden Abschnitts des Grabens unter Verwendung eines Materials, welches im Wesentlichen dasselbe ist, wie dasjenige der isolierenden Zwischenschicht, und/oder ein Bilden eines Kontaktanschlusses durch einen Abschnitt der isolierenden Zwischenschicht hindurch aufweisen, wobei der Kontaktanschluss einen direkten Kontakt mit einer oberen Oberfläche des Widerstandsmusters herstellt.
  • In einigen beispielhaften Ausführungsformen kann das teilweise Entfernen eines oberen Abschnittes der isolierenden Zwischenschicht, um einen Graben zu bilden, ein teilweises Entfernen eines oberen Abschnittes der isolierenden Zwischenschicht aufweisen, um eine Ausrichtungsschlüssel-Aussparung zu bilden.
  • In einigen beispielhaften Ausführungsformen kann das Bilden eines Widerstandsmusters ein Bilden einer Widerstandsschicht auf der isolierenden Zwischenschicht, welche den Graben und die Ausrichtungsschlüssel-Aussparung darauf hat, ein ausreichendes Füllen von verbleibenden Abschnitten des Grabens und der Ausrichtungsschlüssel-Aussparung unter Verwendung des Materials, welches im Wesentlichen dasselbe ist, wie dasjenige der isolierenden Zwischenschicht, ein Bilden eines Fotoresist- bzw. Fotolackmusters auf der isolierenden Zwischenschicht, und/oder ein Muster der Widerstandsschicht unter Verwendung des Fotolackmusters aufweisen.
  • In einigen beispielhaften Ausführungsformen kann ein Muster der Widerstandsschicht unter Verwendung des Fotolackmusters ein Bilden eines Ausrichtungsschlüssels in der Ausrichtungsschlüssel-Aussparung aufweisen.
  • In einigen beispielhaften Ausführungsformen kann eine Halbleitervorrichtung ein Substrat, welches einen Zellbereich, einen Logikbereich und einen Schreibbahn- bzw. Schreibspurbereich aufweist, eine Gate-Struktur auf dem Substrat in dem Zellbereich, eine isolierende Zwischenschicht auf dem Substrat in dem Zellbereich, dem Logikbereich und dem Schreibbahn-Bereich, ein Widerstandsmuster in der isolierenden Zwischenschicht auf dem Substrat in dem Logikbereich und/oder einen ersten Kontaktanschluss durch einen Abschnitt der isolierenden Zwischenschicht hindurch auf dem Substrat in dem Logikbereich aufweisen. Die Gate-Struktur kann ein erstes Metall aufweisen und/oder das Widerstandsmuster kann ein zweites Metall unterschiedlich von dem ersten Metall aufweisen.
  • In einigen beispielhaften Ausführungsformen kann das Widerstandsmuster eine obere Oberfläche niedriger als eine obere Oberfläche der isolierenden Zwischenschicht haben.
  • In einigen beispielhaften Ausführungsformen kann der erste Kontaktanschluss einen direkten Kontakt mit einem oberen Abschnitt des Widerstandsmusters herstellen.
  • In einigen beispielhaften Ausführungsformen kann das Widerstandsmuster Wolfram aufweisen.
  • In einigen beispielhaften Ausführungsformen kann das Widerstandsmuster Wolframsilizid aufweisen.
  • In einigen beispielhaften Ausführungsformen kann die Gate-Struktur ein Tunnel-Isolierschichtmuster, ein Floating-Gate, ein dielektrisches Schichtmuster und ein Steuergate aufweisen, welche nacheinanderfolgend auf dem Substrat bzw. auf das Substrat geschichtet sind.
  • In einigen beispielhaften Ausführungsformen kann eine obere Oberfläche des Widerstandsmusters niedriger sein als eine obere Oberfläche der isolierenden Zwischenschicht.
  • In einigen beispielhaften Ausführungsformen kann die Halbleitervorrichtung weiterhin einen Ausrichtungsschlüssel in der isolierenden Zwischenschicht auf dem Substrat in dem Schreibbahn-Bereich aufweisen.
  • In einigen beispielhaften Ausführungsformen kann der Ausrichtungsschlüssel eine Bodenoberfläche haben, welche koplanar mit einer Bodenoberfläche des Widerstandsmusters ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Beispielhafte Ausführungsformen werden klarer aus der folgenden detaillierten Beschreibung zusammengenommen in Verbindung mit den beigefügten Zeichnungen verstanden werden. Die 1 bis 16 repräsentieren nicht-beschränkende beispielhafte Ausführungsformen, wie sie hierin beschrieben sind.
  • 1 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht;
  • 2 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht;
  • 3 bis 19 sind Querschnittsansichten, welche Stufen bzw. Arbeitsgänge eines Verfahrens zum Herstellen einer Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen;
  • 20 bis 22 sind Querschnittsansichten, welche Stufen eines Verfahrens zum Herstellen einer Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen;
  • 23 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht;
  • 24 bis 25 sind Querschnittsansichten, welche Stufen eines Verfahrens zum Herstellen einer Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen;
  • 26 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht; und
  • 27 bis 33 sind Querschnittsansichten, welche Stufen eines Verfahrens zum Herstellen einer Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen.
  • DETAILLIERTE BESCHREIBUNG
  • Beispielhafte Ausführungsformen werden nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden. Ausführungsformen können jedoch in vielen verschiedenen Formen ausgeführt sein und sollten nicht als auf die hierin ausgeführten Ausführungsformen beschränkt betrachtet werden. Vielmehr sind diese beispielhaften Ausführungsformen vorgesehen, so dass diese Offenbarung sorgfältig und vollständig sein wird, und den Umfang den Fachleuten vollständig vermitteln wird. In den Zeichnungen können die Dicken von Schichten und Bereichen für Klarheitszwecke übertrieben sein.
  • Es wird verstanden werden, dass wenn auf ein Element Bezug genommen wird als „an” bzw. „auf”, „verbunden mit”, „elektrisch verbunden mit” oder „gekoppelt mit” einer anderen Komponente bzw. einem anderen Bauteil, es direkt an bzw. auf, direkt verbunden mit, direkt elektrisch verbunden mit oder direkt gekoppelt mit der anderen Komponente sein kann, oder zwischenliegende Komponenten vorhanden sein können. Im Gegensatz dazu sind, wenn auf eine Komponente Bezug genommen wird als „direkt an” bzw. „direkt auf”, „direkt verbunden mit”, „direkt elektrisch verbunden mit” oder „direkt gekoppelt mit” einer anderen Komponente, keine zwischenliegenden Komponenten gegenwärtig sind. Wie hierin verwendet, schließt der Ausdruck „und/oder” irgendeine und alle Kombinationen von einem oder mehreren der zugehörigen aufgelisteten Gegenstände ein.
  • Es wird verstanden werden, dass, obwohl die Ausdrücke „erster/erste/erstes”, „zweiter/zweite/zweites”, „dritter/dritte/drittes”, etc. hierin verwendet werden können, um verschiedene Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen zu beschreiben, diese Elemente, Komponenten, Bereiche, Schichten und/oder Sektionen nicht durch diese Ausdrücke beschränkt werden sollten. Diese Ausdrücke werden nur verwendet, um ein Element, eine Komponente, einen Bereich, eine Schicht und/oder eine Sektion von einem anderen Element, einer anderen Komponente, einem anderen Bereich, einer anderen Schicht und/oder einer anderen Sektion zu unterscheiden. Beispielsweise könnte ein erstes Element, eine erste Komponente, ein erster Bereich, eine erste Schicht und/oder eine erste Sektion als ein zweites Element, eine zweite Komponente, ein zweiter Bereich, eine zweite Schicht und/oder eine zweite Sektion benannt sein, ohne von der Lehre der beispielhaften Ausführungsformen abzuweichen.
  • Räumlich relative Ausdrücke wie „darunter”, „unter”, „unterer/untere/unteres”, „über”, „oberer/obere/oberes” und dergleichen können hierin zum Zweck der Beschreibung verwendet werden, um die Beziehung von einer Komponente und/oder einem Merkmal zu einer anderen Komponente und/oder einem anderen Merkmal oder andere Komponenten und/oder Merkmalen zu beschreiben, wie in den Zeichnungen veranschaulicht ist. Es wird verstanden werden, dass die räumlichen relativen Ausdrücke vorgesehen sind, um verschiedene Orientierungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der Orientierung, welche in den Figuren abgebildet ist, zu umfassen bzw. erfassen.
  • Die Terminologie, die hierin verwendet wird, ist nur zum Zweck des Beschreibens bestimmter beispielhafter Ausführungsformen und ist nicht vorgesehen, um für die beispielhaften Ausführungsformen beschränkend zu sein. Wie hierin verwendet, sind die Singularformen „einer/eine/eines” und „der/die/das” vorgesehen, um ebenso die Pluralformen einzuschließen, sofern nicht der Zusammenhang klar Anderweitiges anzeigt. Es wird weiter verstanden werden, dass die Ausdrücke „weist auf”, „aufweisend”, „enthält” bzw. „schließt ein” und/oder „enthaltend” bzw. „einschließend”, wenn sie in dieser Beschreibung verwendet werden, die Anwesenheit von angegebenen Merkmalen, ganzen Zahlen, Schritten, Operationen, Elementen und/oder Komponenten spezifizieren, jedoch nicht die Anwesenheit oder Hinzufügung eines oder mehrerer anderer Merkmale, ganzer Zahlen, Schritte, Operationen, Elemente und/oder Gruppen davon ausschließen.
  • Sofern nicht anders definiert, haben alle Ausdrücke (einschließlich technischer und wissenschaftlicher Ausdrücke), welche hierin verwendet werden, dieselbe Bedeutung, wie sie im Allgemeinen durch einen Fachmann verstanden werden, zu dessen Fachgebiet die beispielhaften Ausführungsformen gehören. Es wird weiterhin verstanden werden, dass Ausdrücke, wie diese, die in allgemein verwendeten Wörterbüchern definiert sind, als eine Bedeutung habend interpretiert werden sollten, welche konsistent mit ihrer Bedeutung in dem Zusammenhang der Fachrichtung ist, und nicht in einer idealisierten oder in einem übermäßigen formalen Sinne interpretiert werden sollten, sofern nicht hierin ausdrücklich definiert.
  • Es wird nun Bezug genommen werden auf beispielhafte Ausführungsformen, welche in den beigefügten Zeichnungen veranschaulicht sind, wobei sich gleiche Bezugszeichen durchgehend auf gleiche Komponenten beziehen.
  • 1 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht.
  • Bezug nehmend auf 1 kann die Halbleitervorrichtung eine Gate-Struktur 200 eine erste isolierende Zwischenschicht 340, ein erstes Widerstandsmuster 312 und einen ersten Kontaktanschluss 452 aufweisen. Die Halbleitervorrichtung kann weiterhin zweite, dritte und vierte Kontaktanschlüsse 280, 450 und 454, einen gemeinsamen bzw. geteilten Kontaktanschluss 456 und einen ersten Ausrichtungsschlüssel 314 aufweisen.
  • Das Substrat 100 kann ein Siliziumsubstrat, ein Germaniumsubstrat, ein Silizium-Germaniumsubstrat, ein Silizium-auf-Isolator-Substrat (SOI substrate = Silicon an Insulator substrate = Silizium-auf-Isolator-Substrat) oder ein Germanium-auf-Isolator-Substrat (GOI = Germanium an Insulator substrate = Germanium-auf-Isolator-Substrat) sein. Das Substrat 100 kann in einen Feldbereich, in welchem eine Isolierschicht 110 gebildet ist, und einen aktiven Bereich, in welchem die Isolierschicht 110 nicht gebildet ist, unterteilt sein.
  • Das Substrat 100 kann einen Zellbereich I, in welchem Speicherzellen gebildet sein können, einen Logikbereich II, in welchem periphere Schaltungen zum Treiben bzw. Betreiben bzw. Ansteuern der Speicherzellen und ein Widerstandsmuster gebildet sein können, und einen Schreibbahn-Bereich III aufweisen, in welchem Ausrichtungsschlüssel zum Ausrichten von Vorrichtungen und/oder Chips gebildet sein können. Der Logikbereich II kann einen Peripherie-Schaltungsbereich für periphere Schaltungen und einen Widerstandsbereich für das Widerstandsmuster aufweisen, und in 1 ist zur Erleichterung der Erklärung nur der Widerstandsbereich veranschaulicht.
  • Die Gate-Struktur 200 kann ein Low-k dielektrisches Schichtmuster 120, ein High-k dielektrisches Schichtmuster 180 und eine Gate-Elektrode 190 aufweisen, und ein Gate-Abstandshalter 140 kann an bzw. auf einer Seitenwand der Gate-Struktur 200 gebildet sein. Das Low-k dielektrische Schichtmuster 120 und das High-k dielektrische Schichtmuster 180 können als ein Gate-Isolierschichtmuster dienen, und in einer beispielhaften Ausführungsform mag das Low-k dielektrische Schichtmuster 120 nicht gebildet sein. In beispielhaften Ausführungsformen kann das High-k dielektrische Schichtmuster 180 auf dem Low-k dielektrischen Schichtmuster 120 gebildet sein und einen Boden und eine Seitenwand der Gate-Elektrode 190 umgeben.
  • Das Low-k dielektrische Schichtmuster 120 kann beispielsweise Siliziumoxid aufweisen und das High-k dielektrische Schichtmuster 180 kann ein Metalloxid, beispielsweise Hafniumoxid, Tantaloxid, Zirkonoxid etc. aufweisen. Die Gate-Elektrode 190 kann ein Metall mit einem niedrigen Widerstand, beispielsweise Aluminium, Kupfer etc. aufweisen und der Gate-Abstandshalter 140 kann beispielsweise Siliziumnitrid aufweisen.
  • In beispielhaften Ausführungsformen kann eine Mehrzahl von Gate-Strukturen 200 in dem Zellbereich I des Substrats 100 gebildet sein, und demzufolge kann eine Mehrzahl von Gate-Abstandshaltern 140, welche an bzw. auf Seitenwänden der Gate-Strukturen 200 gebildet werden können, gebildet sein.
  • Ein Störstellenbereich 105 und eine erhöhte bzw. hochgestellte Source-Drain-Schicht (ESD = Elevated Source Drain Layer) 150 kann weiterhin benachbart zu der Gate-Struktur 200 gebildet sein und die Gate-Struktur 200, der Störstellenbereich 105 und die ESD-Schicht 150 können einen Transistor bilden.
  • Der Störstellenbereich 105 kann an einem oberen Abschnitt des aktiven Bereichs des Substrats 100 benachbart zu der Gate-Struktur 200 gebildet sein. In beispielhaften Ausführungsformen kann der Störstellenbereich 105 einkristallines Silizium-Germanium dotiert mit p-Typ Störstellen, beispielsweise Bor, oder einkristallines Siliziumkarbid dotiert mit n-Typ Störstellen, beispielsweise Phosphor, aufweisen.
  • In beispielhaften Ausführungsformen kann die ESD-Schicht 150 auf dem Störstellenbereich 105 gebildet sein und einen Kontakt mit dem Gate-Abstandshalter 140 herstellen. Die ESD-Schicht 150 kann einkristallines Silizium dotiert mit Störstellen aufweisen, welches einen Leitfähigkeitstyp im Wesentlichen gleich wie derjenige des Störstellenbereichs 105 hierunter hat. Beispielsweise kann die ESD-Schicht 150 einkristallines Silizium dotiert mit p-Typ Störstellen, beispielsweise Bor, oder einkristallines Silizium dotiert mit n-Typ Störstellen, beispielsweise Phosphor aufweisen. In einer beispielhaften Ausführungsform mag die ESD-Schicht 150 nicht gebildet sein.
  • Wenn der Störstellenbereich 105 und die ESD-Schicht 150 p-Typ Störstellen aufweisen, können der Störstellenbereich 105 und die ESD-Schicht 150 zusammen mit einer benachbarten Gate-Struktur 200 einen p-Kanal Metalloxid-Halbleiter-(PMOS = P-Channel Metal Oxide Semiconductor-)Transistor bilden. Wenn der Störstellenbereich 105 und die ESD-Schicht 150 n-Typ Störstellen aufweisen, können der Störstellenbereich 105 und die ESD-Schicht 150 zusammen mit einer benachbarten Gate-Struktur 200 einen n-Kanal Metalloxid-Halbleiter-(NMOS = N-Channel Metal Oxide Semiconductor-)Transistor bilden.
  • In beispielhaften Ausführungsformen kann die Halbleitervorrichtung eine statische Schreib-Lese-Speicher-(SRAM = Steady Random Access Memory-)Vorrichtung sein, und der Transistor kann ein Treibertransistor bzw. Betriebstransistor bzw. Ansteuertransistor (drive transistor), ein Lasttransistor (load transistor) oder ein Zugriffstransistor (access transistor) der SRAM-Vorrichtung sein.
  • Die erste isolierende Zwischenschicht 340 kann auf dem gesamten Bereich des Substrats 100 gebildet sein, um die Gate-Struktur 200 und den Gate-Abstandshalter 140 zu bedecken.
  • In beispielhaften Ausführungsformen kann die erste isolierende Zwischenschicht 340 Siliziumoxid aufweisen. Die erste isolierende Zwischenschicht 340 kann eine Ätz-Stoppschicht 290 darin aufweisen. In beispielhaften Ausführungsformen kann die Ätz-Stoppschicht 290 Siliziumnitrid aufweisen.
  • Das erste Widerstandsmuster 312 kann in der ersten isolierenden Zwischenschicht 340 in dem Widerstandsbereich des Logikbereichs II gebildet sein, und kann eine obere Oberfläche niedriger als diejenige der ersten isolierenden Zwischenschicht 340 haben. Wenigstens ein Abschnitt der oberen Oberfläche des ersten Widerstandsmusters 312 kann durch die erste isolierende Zwischenschicht 340 bedeckt sein. In einer beispielhaften Ausführungsform kann eine Bodenoberfläche des ersten Widerstandsmusters 312 niedriger sein als eine obere Oberfläche der Gate-Struktur 200.
  • Das erste Widerstandsmuster 312 kann ein Metall und/oder ein Metallsilizid aufweisen, welches unterschiedlich von einem Metall der Gate-Elektrode 190 sein kann, wenigstens an einem oberen Abschnitt davon. Beispielsweise kann das erste Widerstandsmuster 312 Wolfram oder Wolframsilizid aufweisen, welches einen Widerstand größer hat als derjenige eines Metalls der Gate-Elektrode 190.
  • Der erste Kontaktanschluss 452 kann durch einen Abschnitt der ersten isolierenden Zwischenschicht 340 hindurch gebildet sein, um einen Kontakt mit der oberen Oberfläche des ersten Widerstandsmusters 312 herzustellen. Demnach kann der erste Kontaktanschluss 452 einen direkten Kontakt mit der oberen Oberfläche des ersten Widerstandsmusters 312, welches ein Metall oder ein Metallsilizid aufweist, herstellen. In beispielhaften Ausführungsformen kann der erste Kontaktanschluss 452 eine obere Oberfläche koplanar mit derjenigen der ersten isolierenden Zwischenschicht 340 haben.
  • In einer beispielhaften Ausführungsform kann der erste Kontaktanschluss 452 ein erstes leitfähiges Schichtmuster 442 und ein erstes Grenzschicht- bzw. Sperrschichtmuster 432 aufweisen, welches einen Boden und eine Seitenwand des ersten leitfähigen Schichtmusters 442 umgibt. Das erste leitfähige Schichtmuster 442 kann ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen und das erste Grenzschichtmuster 432 kann ein Metall oder ein Metallnitrid aufweisen.
  • Der zweite Kontaktanschluss 280 kann durch einen Abschnitt der ersten isolierenden Zwischenschicht 340 und eine Isolierschicht 240, welche die Gate-Abstandshalter 140 umgibt, gebildet sein, um einen Kontakt mit einer oberen Oberfläche der ESD-Schicht 150 herzustellen. Demnach kann der zweite Kontaktanschluss 280 mit dem Störstellenbereich 105 benachbart zu der Gate-Struktur 200 elektrisch verbunden sein. Wenn die ESD-Schicht 150 nicht gebildet ist, kann der zweite Kontaktanschluss 280 einen direkten Kontakt mit einer oberen Oberfläche des Störstellenbereichs 105 herstellen. In einer beispielhaften Ausführungsform kann ein Metallsilizidmuster 230 auf der ESD-Schicht 150 gebildet sein und in diesem Fall kann der zweite Kontaktanschluss 280 einen Kontakt mit dem Metallsilizidmuster 230 herstellen.
  • In beispielhaften Ausführungsformen kann der zweite Kontaktanschluss 280 eine obere Oberfläche koplanar mit einer Bodenoberfläche der Ätz-Stoppschicht 290 haben. In beispielhaften Ausführungsformen kann eine Mehrzahl von zweiten Kontaktanschlüssen 280 in dem Zellbereich I gebildet sein.
  • Der zweite Kontaktanschluss 280 kann ein zweites leitfähiges Schichtmuster 270 und ein zweites Grenzschichtmuster bzw. Sperrschichtmuster 260 aufweisen, welches eine Boden- und eine Seitenwand des zweiten leitfähigen Schichtmusters 270 umgibt. Das zweite leitfähige Schichtmuster 270 kann ein dotiertes Polysilizium, ein Metall, ein Metallnitrid, und/oder ein Metallsilizid aufweisen. Das zweite Grenzschichtmuster 260 kann ein Metall oder ein Metallnitrid aufweisen.
  • Die Isolierschicht 240 kann beispielsweise Siliziumoxid aufweisen, und das Metallsilizidmuster 230 kann beispielsweise Nickelsilizid, Kobaltsilizid, Platinsilizid etc. aufweisen.
  • Der dritte Kontaktanschluss 450 kann durch einen Abschnitt der ersten isolierenden Zwischenschicht 340 und die Ätz-Stoppschicht 290 hindurch gebildet sein, um einen Kontakt mit einer oberen Oberfläche des zweiten Kontaktanschlusses 280 herzustellen. In beispielhaften Ausführungsformen kann der dritte Kontaktanschluss 450 eine obere Oberfläche koplanar mit der oberen Oberfläche der ersten isolierenden Zwischenschicht 340 haben, wodurch er die obere Oberfläche koplanar mit der oberen Oberfläche des ersten Kontaktanschlusses 452 hat.
  • Der dritte Kontaktanschluss 450 kann ein drittes leitfähiges Schichtmuster 440 und ein drittes Grenzschichtmuster bzw. Sperrschichtmuster 430 aufweisen, welches einen Boden und eine Seitenwand des dritten leitfähigen Schichtmusters 440 umgibt. Das dritte leitfähige Schichtmuster 440 kann ein dotiertes Polysilizium, ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen. Das dritte Grenzschichtmuster 430 kann ein Metall oder ein Metallnitrid aufweisen.
  • Der vierte Kontaktanschluss 454 kann durch die erste isolierende Zwischenschicht 340 und die Ätz-Stoppschicht 290 gebildet sein, um einen Kontakt mit der oberen Oberfläche der Gate-Struktur 200 herzustellen. In beispielhaften Ausführungsformen kann der vierte Kontaktanschluss 454 eine obere Oberfläche koplanar mit der oberen Oberfläche der ersten isolierenden Zwischenschicht 340 haben, wodurch er die obere Oberfläche koplanar mit den oberen Oberflächen der ersten und dritten Kontaktanschlüsse 452 und 450 hat.
  • Der vierte Kontaktanschluss 454 kann ein viertes leitfähiges Schichtmuster 444 und ein viertes Grenzschichtmuster bzw. Sperrschichtmuster 434 aufweisen, welches einen Boden und eine Seitenwand des vierten leitfähigen Schichtmusters 444 umgibt. Das vierte leitfähige Schichtmuster 444 kann dotiertes Polysilizium, ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen. Das vierte Grenzschichtmuster 434 kann ein Metall oder ein Metallnitrid aufweisen.
  • Der geteilte bzw. gemeinsame Kontaktanschluss 456 kann durch die erste isolierende Zwischenschicht 340 und die Ätz-Stoppschicht 290 hindurch gebildet sein, um einen Kontakt mit sowohl einer oberen Oberfläche der Gate-Struktur 200 als auch der oberen Oberfläche des zweiten Kontaktanschlusses 280 herzustellen. Demnach können die Gate-Struktur 200 und der Störstellenbereich 105 den gemeinsamen Kontaktanschluss 456 teilen. Die Gate-Struktur 200 jedoch und der Störstellenbereich 105, welche den gemeinsamen Kontaktanschluss 456 teilen, können in Transistoren verschiedener Leitfähigkeitstypen enthalten sein. Das heißt, eine Gate-Struktur 200 eines PMOS-Transistors und ein Störstellenbereich 105 eines NMOS-Transistors können den gemeinsamen Kontaktanschluss 456 teilen, oder eine Gate-Struktur 200 eines NMOS-Transistors und ein Störstellenbereich 105 eines PMOS-Transistors können den gemeinsamen Kontaktanschluss 456 teilen. Demnach ist der zweite Kontaktanschluss 280, welcher einen Kontakt mit dem gemeinsamen Kontaktanschluss 456 herstellt, als eine gepunktete Linie in 1 veranschaulicht, welche zeigt, dass der zweite Kontaktanschluss 280 einen Kontakt mit einem Störstellenbereich 105 herstellt, welcher in einem Transistor enthalten ist, welcher einen Leitfähigkeitstyp unterschiedlich von demjenigen eines Transistors hat, welcher eine Gate-Struktur 200 aufweist, welche einen Kontakt mit dem gemeinsamen Kontaktanschluss 456 herstellt.
  • In beispielhaften Ausführungsformen kann der gemeinsame Kontaktanschluss 456 eine obere Oberfläche koplanar mit der oberen Oberfläche der ersten isolierenden Zwischenschicht 340, und demnach koplanar mit denjenigen des ersten, zweiten und vierten Kontaktanschlusses 452, 450 und 454 haben.
  • Der gemeinsame Kontaktanschluss 456 kann ein fünftes leitfähiges Schichtmuster 446 und ein fünftes Grenzschichtmuster bzw. Sperrschichtmuster 436 aufweisen, welches einen Boden und eine Seitenwand des fünften leitfähigen Schichtmusters 446 umgibt. Das fünfte leitfähige Schichtmuster 446 kann ein Metall, ein Metallnitrid, und/oder ein Metallsilizid aufweisen, und das fünfte Grenzschichtmuster 436 kann ein Metall oder ein Metallnitrid aufweisen.
  • Der erste Ausrichtungsschlüssel 314 kann in der ersten isolierenden Zwischenschicht 340 in dem Schreibbahn-Bereich III gebildet sein. In beispielhaften Ausführungsformen kann der erste Ausrichtungsschlüssel 314 eine Bodenoberfläche koplanar mit einer Bodenoberfläche des ersten Widerstandsmusters 312 haben, und er kann eine Dicke haben, welche im Wesentlichen dieselbe ist wie oder ähnlich zu derjenigen des ersten Widerstandsmusters 312. Der erste Ausrichtungsschlüssel 314 kann ein Metall und/oder ein Metallsilizid aufweisen, im Wesentlichen dasselbe ist wie dasjenige des ersten Widerstandsmusters 312.
  • In einer beispielhaften Ausführungsform kann der erste Ausrichtungsschlüssel 314 einen vertikalen Querschnitt von einer „U-Form” haben. Alternativ kann der erste Ausrichtungsschlüssel 314 einen vertikalen Querschnitt einer Stabform haben.
  • Der erste, dritte und vierte Kontaktanschluss 452, 450 und 454 und der geteilte Kontaktanschluss 456 können im Wesentlichen das gleiche Material aufweisen. Das heißt, das erste, dritte, vierte und fünfte leitfähige Schichtmuster 442, 440, 444 und 446 können im Wesentlichen das gleiche Material aufweisen und das erste, dritte, vierte und fünfte Grenzschichtmuster 432, 430, 434 und 436 können im Wesentlichen das gleiche Material aufweisen.
  • Die Halbleitervorrichtung kann weiterhin erste und zweite Verdrahtungen 482 und 480, eine zweite isolierende Zwischenschicht 490 und eine Schutzschicht 495 aufweisen.
  • In beispielhaften Ausführungsformen kann die erste Verdrahtung 482 ein sechstes leitfähiges Schichtmuster 462 und ein sechstes Grenzschichtmuster bzw. Sperrschichtmuster 472 aufweisen, welches einen Boden und eine Seitenwand des sechsten leitfähigen Schichtmusters 462 umgibt. Das sechste leitfähige Schichtmuster 462 kann ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen, und das sechste Grenzschichtmuster 472 kann ein Metall oder ein Metallnitrid aufweisen.
  • Die zweite Verdrahtung 480 kann ein siebtes leitfähiges Schichtmuster 460 und ein siebtes Grenzschichtmuster bzw. Sperrschichtmuster 470 aufweisen, welches einen Boden und eine Seitenwand des siebten leitfähigen Schichtmusters 460 umgibt. Das siebte leitfähige Schichtmuster 460 kann ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen und das siebte Grenzschichtmuster 470 kann ein Metall oder ein Metallnitrid aufweisen.
  • In einer beispielhaften Ausführungsform kann die erste Verdrahtung 482 elektrisch mit dem ersten Kontaktanschluss 452 verbunden sein und die zweite Verdrahtung 480 kann elektrisch mit dem dritten, vierten, und dem gemeinsamen Kontaktanschluss 450, 454 und 456 verbunden sein. Die erste und zweite Verdrahtung 482 und 480 jedoch können andere elektrische Verbindungen haben, und weiterhin können andere Verdrahtungen (nicht gezeigt) gebildet sein.
  • Die zweite isolierende Zwischenschicht 490 kann auf der ersten isolierenden Zwischenschicht 340 gebildet sein, um die Seitenwände der Verdrahtungen 482 und 480 zu bedecken, und die Schutzschicht kann auf der zweiten isolierenden Zwischenschicht 490 und den Verdrahtungen 482 und 480 gebildet sein. Die zweite isolierende Zwischenschicht 490 und die Schutzschicht 495 können ein isolierendes Material aufweisen.
  • Wie obenstehend veranschaulicht ist, kann der Halbleiter in Übereinstimmung mit beispielhaften Ausführungsformen das erste Widerstandsmuster 312 aufweisen, welches eine obere Oberfläche niedriger als eine obere Oberfläche der ersten isolierenden Schicht 340 hat, d. h. des ersten Widerstandsmusters 312, von welchem eine obere Oberfläche mit der ersten isolierenden Zwischenschicht 340 bedeckt sein kann, und demnach kann das erste Widerstandsmuster 312 durch die erste isolierende Zwischenschicht 340 geschützt werden, wenn die Kontaktanschlüsse 452, 450, 454 und 456 gebildet werden können. Demzufolge kann das erste Widerstandsmuster 312 gute elektrische Charakteristiken haben, und die Halbleitervorrichtung, welche das erste Widerstandsmuster 312 aufweist, kann auch gute elektrische Charakteristiken haben.
  • 2 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht. Die Halbleitervorrichtung kann im Wesentlichen dieselbe sein wie diejenige der 1 mit Ausnahme davon, dass die Halbleitervorrichtung ein zweites Widerstandsmuster 316 und einen zweiten Ausrichtungsschlüssel 318 an Stelle des ersten Widerstandsmusters 312 und des ersten Ausrichtungsschlüssels 314 aufweisen kann. Demnach mögen nur das zweite Widerstandsmuster 316 und der zweite Ausrichtungsschlüssel 318 hierin erklärt werden.
  • Bezug nehmend auf 2 kann das zweite Widerstandsmuster 316 in der ersten isolierenden Zwischenschicht 340 in dem Widerstandsbereich des Logikbereichs II wie das erste Widerstandsmuster 312 gebildet sein und es kann eine obere Oberfläche niedriger als die obere Oberfläche der ersten isolierenden Zwischenschicht 340 haben. Das heißt, wenigstens ein Abschnitt der oberen Oberfläche des zweiten Widerstandsmusters 316 kann mit der ersten isolierenden Zwischenschicht 340 bedeckt sein. Eine Bodenoberfläche jedoch des zweiten Widerstandsmusters 316 kann höher sein als die obere Oberfläche der Gate-Struktur 200, anders als bei dem ersten Widerstandsmuster 312.
  • Der zweite Ausrichtungsschlüssel 318 kann in der ersten isolierenden Zwischenschicht 340 in dem Schreibbahn-Bereich III gebildet sein, wie der erste Ausrichtungsschlüssel 314. In beispielhaften Ausführungsformen kann der zweite Ausrichtungsschlüssel 318 eine Bodenoberfläche koplanar mit der Bodenoberfläche des zweiten Widerstandsmusters 316 haben, und er kann eine Dicke haben, die im Wesentlichen dieselbe wie oder ähnlich zu derjenigen des zweiten Widerstandsmusters 316 ist. Demnach mag die Bodenoberfläche des zweiten Ausrichtungsschlüssels 318 höher sein als die obere Oberfläche der Gate-Struktur 200. Der zweite Ausrichtungsschlüssel 318 kann ein Metall und/oder ein Metallsilizid aufweisen, im Wesentlichen dasselbe wie dasjenige des ersten Widerstandsmusters 312.
  • Wie obenstehend veranschaulicht ist, mögen jeweils nur die Dicken oder die Höhen des zweiten Widerstandsmusters 316 und des zweiten Ausrichtungsschlüssels 318 unterschiedlich von denjenigen des ersten Widerstandsmusters 312 und des ersten Ausrichtungsschlüssels 314 sein, und demnach mag eine Halbleitervorrichtung, welche nur das erste Widerstandsmuster 312 und den ersten Ausrichtungsschlüssel 314 hat, für die Bequemlichkeit der Erklärung hierin nachstehend veranschaulicht werden.
  • Die 3 bis 19 sind Querschnittsansichten, welche Stufen bzw. Arbeitsgänge eines Verfahrens zum Herstellen einer Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht. Dieses Verfahren kann angewandt werden, um die Halbleitervorrichtung der 1 herzustellen, es darf jedoch nicht hierauf beschränkt werden.
  • Bezug nehmend auf 3 kann eine Isolierschicht 110 auf einem Substrat 100 gebildet werden, und eine Mehrzahl von Dummy-Gate-Strukturen und eine Mehrzahl von Gate-Abstandshaltern 140 kann auf dem Substrat 100 und der Isolierschicht 110 gebildet werden.
  • Das Substrat 100 kann in einen Feldbereich, in welchem die Isolierschicht 110 gebildet wird, und einen aktiven Bereich, in welchem die Isolierschicht 110 nicht gebildet wird, unterteilt werden. In beispielhaften Ausführungsformen kann die Isolierschicht 110 durch einen Flachgraben-Isoliervorgang (STI = Shallow Trench Isolation = Flachgraben-Isolierung) gebildet werden.
  • Das Substrat 100 kann einen Zellbereich I aufweisen, in welchem Speicherzellen gebildet werden können, einen Logikbereich II, in welchem periphere Schaltungen zum Treiben bzw. Ansteuern der Speicherzellen und ein Widerstandsmuster gebildet werden können, und einen Schreibbahn-Bereich III aufweisen, in welchem Anordnungsschlüssel zum Anordnen von Vorrichtungen und/oder Chips gebildet werden können. Der Logikbereich II kann einen Peripherie-Schaltungs-Bereich für die peripheren Schaltungen und einen Widerstandsbereich für das Widerstandsmuster aufweisen, und nur der Widerstandsbereich ist in den 3 bis 19 für die Erleichterung der Erklärung veranschaulicht.
  • Jede der Dummy-Gate-Strukturen kann durch ein aufeinanderfolgendes Stapeln bzw. Schichten eines Low-k dielektrischen Schichtmusters 120 und einer Dummy-Gate-Elektrode 130 auf dem Substrat 100 und der Isolierschicht 110 gebildet werden.
  • Besonders können eine Low-k dielektrische Schicht und eine Dummy-Gate-Elektrode nacheinanderfolgend auf dem Substrat 100 gebildet werden, welches die Isolierschicht 110 darauf hat. In beispielhaften Ausführungsformen kann die Low-k dielektrische Schicht durch einen chemischen Gasphasen-Abscheidungs-(CVD = Chemical Vapor Deposition-)Vorgang unter Verwendung von Siliziumoxid gebildet werden. Die Dummy-Gate-Elektrodenschicht kann durch einen CVD-Vorgang unter Verwendung von Polysilizium, amorphem Silizium etc. gebildet werden. Die Dummy-Gate-Elektrode und die Low-k dielektrische Schicht können durch einen Fotolithographie-Vorgang gemustert werden, um die Dummy-Gate-Strukturen zu bilden, von welchen jede das Low-k dielektrische Schichtmuster 120 und die Dummy-Gate-Elektrode 130, welche nacheinanderfolgend auf dem Zellbereich I des Substrats 100 geschichtet sind, aufweisen kann.
  • Eine Gate-Abstandshalterschicht, welche die Dummy-Gate-Strukturen bedeckt, kann auf der Isolierschicht 110 und dem Substrat 100 gebildet werden und durch einen anisotropen Ätz-Vorgang gemustert werden, um die Gate-Abstandshalter 140 an bzw. auf Seitenwänden der Dummy-Gate-Strukturen zu bilden. In beispielhaften Ausführungsformen kann die Gate-Abstandshalterschicht unter Verwendung von Siliziumnitrid gebildet werden.
  • Bezug nehmend auf 4 können Störstellenbereiche 105 an oberen Abschnitten des aktiven Bereichs des Substrats 100 benachbart zu den Dummy-Gate-Strukturen gebildet werden, und ESD-Schichten 150 können auf den Störstellenbereichen 105 gebildet werden.
  • Besonders kann der aktive Bereich des Substrats 100 unter Verwendung der Dummy-Gate-Strukturen und der Gate-Abstandshalter 140 als einer Ätzmaske teilweise entfernt werden, um erste Gräben (nicht gezeigt) an oberen Abschnitten des aktiven Bereichs zu bilden. Die ersten Gräben können mit den Störstellenbereichen 105 gefüllt werden.
  • In beispielhaften Ausführungsformen kann ein erster selektiver Aufwachsvorgang (SEG = Selective Epitaxial Growth = selektives epitaktisches Wachstum) unter Verwendung von oberen Oberflächen des Substrats 100 durchgeführt werden, welche durch die ersten Gräben als eine Keimschicht freiliegend sind, um die ersten Störstellenbereiche 105 zu bilden. In einer beispielhaften Ausführungsform kann der erste SEG-Vorgang bei einer Temperatur von ungefähr 500°C bis ungefähr 900°C unter einem Druck von ungefähr 0,1 Torr bis zu einem normalen Druck durchgeführt werden.
  • Der erste SEG-Vorgang kann durchgeführt werden unter Verwendung beispielsweise von Dichlorsilan-(SiH2Cl2)Gas oder German- bzw. Monogerman-(GeH4)Gas als einem Quellgas und demnach kann eine einkristalline Silizium-Germanium-Schicht gebildet werden. In beispielhaften Ausführungsformen kann auch p-Typ Störstellen-Quellgas, beispielsweise Diboran-(B2H6)Gas verwendet werden, um eine einkristalline Silizium-Germanium-Schicht dotiert mit p-Typ Störstellen zu bilden.
  • In beispielhaften Ausführungsformen kann der erste SEG-Vorgang durchgeführt werden unter Verwendung von Disilan-(Si2H6)Gas und Monomethylsilan-(SiH2CH3)Gas als einem Quellgas, um eine einkristalline Siliziumkarbid-Schicht zu bilden. In beispielhaften Ausführungsformen kann ein n-Typ Störstellenquellgas, beispielsweise Phosphin-(PH3)Gas auch verwendet werden, um eine einkristalline Siliziumkarbid-Schicht dotiert mit n-Typ Störstellen zu bilden.
  • In beispielhaften Ausführungsformen können in dem ersten SEG-Vorgang die einkristalline Silizium-Germanium-Schicht dotiert mit p-Typ Störstellen und die einkristalline Siliziumkarbid-Schicht dotiert mit n-Typ Störstellen nacheinanderfolgend gebildet werden, und demnach können die Störstellenbereiche 105 sowohl eines PMOS-Transistors als auch eines NMOS-Transistors gebildet werden.
  • Ein zweiter SEG-Vorgang kann durchgeführt werden, um ESD-Schichten auf den Störstellenbereichen 105 zu bilden. Der zweite SEG-Vorgang kann durchgeführt werden unter Verwendung der Störstellenbereiche 105 als einer Keimschicht. In einer beispielhaften Ausführungsform kann der zweite SEG-Vorgang bei einer Temperatur von ungefähr 500°C bis ungefähr 900°C unter einem Druck von ungefähr 0,1 Torr bis zu einem Normaldruck durchgeführt werden. Der zweite SEG-Vorgang kann durchgeführt werden unter Verwendung eines p-Typ Störstellen-Quellgases, beispielsweise Dichlorsilan-(SiH2Cl2)Gas oder Diboran-(B2H6)Gas als einem Quellgas und demnach kann eine einkristalline Siliziumschicht dotiert mit p-Typ Störstellen gebildet werden. Alternativ kann der zweite SEG-Vorgang unter Verwendung eines n-Typ Störstellengases, beispielsweise Dichlorsilan-(SiH2Cl2)Gas oder Phosphin-(PH3)Gas, als einem Quellgas durchgeführt werden, und demnach kann eine einkristalline Siliziumschicht dotiert mit n-Typ Störstellen gebildet werden.
  • In beispielhaften Ausführungsformen können der erste SEG-Vorgang zum Bilden der Störstellenbereiche 105 und der zweite SEG-Vorgang zum Bilden der ESD-Schichten 150 in-situ durchgeführt werden. Das heißt, wenn die Störstellenbereiche 105 gebildet werden können, können ein Silizium-Quellgas, ein Germanium-Quellgas und ein p-Typ-Störstellen-Quellgas vorgesehen werden, um einen SEG-Vorgang durchzuführen, und ein Vorsehen des Germanium-Quellgases kann gestoppt werden, um die ESD-Schichten 150 zu bilden. Alternativ kann, wenn die Störstellenbereiche 105 gebildet werden können, ein Silizium-Quellgas, ein Kohlenstoff-Quellgas und ein n-Typ-Störstellen-Quellgas vorgesehen werden, um einen SEG-Vorgang durchzuführen, und ein Vorsehen des Kohlenstoff-Quellgases kann gestoppt werden, um die ESD-Schichten 150 zu bilden.
  • In einer beispielhaften Ausführungsform kann das Bilden der ESD-Schichten 150 ausgelassen werden.
  • Bezug nehmend auf 5 kann eine erste Isolierschicht 160, welche die Dummy-Gate-Strukturen und die Gate-Abstandshalter 140 bedeckt, auf dem Substrat 100, der Isolierschicht 110 und den ESD-Schichten 150 gebildet werden. In beispielhaften Ausführungsformen kann die erste Isolierschicht 160 unter Verwendung von Siliziumoxid gebildet werden. Abschnitte der ersten Isolierschicht 160 in dem Logikbereich II und dem Schreibbahn-Bereich III können entfernt werden, und ein oberer Abschnitt der ersten Isolierschicht 160 kann planarisiert werden bis obere Oberflächen der Dummy-Gate-Elektroden 130 freiliegend sein können. In beispielhaften Ausführungsformen kann der Planarisierungsvorgang durch einen chemisch-mechanischen Polier-(CMP = Chemical Mechanical Polishing-)Vorgang durchgeführt werden.
  • Die freiliegenden Dummy-Gate-Elektroden 130 können entfernt werden, um Aussparungen 170 zu bilden, und die Low-k dielektrischen Schichtmuster 120 können freigelegt werden. In einer beispielhaften Ausführungsform können die Low-k dielektrischen Schichtmuster 120 auch zusammen mit den Dummy-Gate-Elektroden 130 entfernt werden. Die Dummy-Gate-Elektroden 130 können durch einen Nass-Ätzvorgang oder einen Trocken-Ätzvorgang entfernt werden.
  • Bezug nehmend auf 6 kann ein High-k dielektrisches Muster an bzw. auf einer inneren Wand jeder Aussparung 170 gebildet werden, und eine Gate-Elektrode 190, welche einen verbleibenden Abschnitt jeder Aussparung 170 füllt, kann gebildet werden.
  • Besonders kann eine High-k dielektrische Schicht an bzw. auf der inneren Wand der Aussparung 170, einer oberen Oberfläche der ersten Isolierschicht 160 und einer oberen Oberfläche der Isolierschicht 110 gebildet werden, und eine Gate-Elektrodenschicht, welche einen verbleibenden Abschnitt der Aussparung 170 ausreichend füllt, kann auf der High-k dielektrischen Schicht gebildet werden.
  • Die High-k dielektrische Schicht kann durch ein Abscheiden eines Metalloxids gebildet werden. Das Metalloxid kann beispielsweise Hafniumoxid, Tantaloxid, Zirkonoxid etc. aufweisen. Die Gate-Elektrodenschicht kannunter Verwendung eines Metalls mit einem geringen Widerstand, beispielsweise Aluminium, Kupfer etc., durch einen Atomlagenabscheidungs-(ALD = Atomic Layer Deposition = Atomlagenabscheidung-)Vorgang, einen physikalischen Gasphasenabscheidungs-(PVD = Physical Vapor Deposition = physikalische Gasphasenabscheidung-)Vorgang etc gebildet werden. In einer beispielhaften Ausführungsform können weiterhin ein Wärmebehandlungsvorgang, beispielsweise ein schneller thermischer Ausheil-(RTA = Rapid Thermal Annealing = schnelles thermisches Ausheilen)Vorgang, ein Spike RTA-Vorgang, ein Flash RTA-Vorgang oder einen Laser-Ausheilvorgang durchgeführt werden.
  • Abschnitte der Gate-Elektrodenschicht und der High-k dielektrischen Schicht in dem Logikbereich II und dem Schreibbahn-Bereich III können entfernt werden, und obere Abschnitte der Gate-Elektrodenschicht und der High-k dielektrischen Schicht können planarisiert werden, um das High-k dielektrische Schichtmuster 180 auf der inneren Wand der Aussparung 170 und der Gate-Elektrode 190, welche den verbleibenden Abschnitt der Aussparung 170 füllt, zu bilden. In beispielhaften Ausführungsformen kann der Planarisierungsvorgang durch einen CMP-Vorgang durchgeführt werden.
  • Demnach können eine Mehrzahl von Gate-Strukturen 200, von welchen jede das Low-k dielektrische Schichtmuster 120, das High-k dielektrische Schichtmuster 180 und die Gate-Elektrode 190 aufweisen, gebildet werden, und die Gate-Abstandshalter 140 können an bzw. auf Seitenwänden der Gate-Strukturen 200 gebildet werden.
  • Jede Gate-Struktur 200 und die Störstellenbereiche 105 und die ESD-Schichten 150 benachbart zu der Gate-Struktur 200 können einen Transistor bilden.
  • In beispielhaften Ausführungsformen kann die Halbleitervorrichtung eine SRAM-Vorrichtung sein, und der Transistor kann ein Treiber- bzw. Ansteuertransistor, ein Lasttransistor oder ein Zugriffstransistor der SRAM-Vorrichtung sein.
  • Bezug nehmend auf 7 kann ein Deckschichtmuster (capping layer pattern) 210, welches die Gate-Struktur 200 bedeckt, gebildet werden, und die erste Isolierschicht 160 kann unter Verwendung des Deckschichtmusters 210 als einer Ätzmaske entfernt werden, um erste Öffnungen 220 zu bilden, welche die ESD-Schichten 150 freilegen. In einer beispielhaften Ausführungsform kann das Deckschichtmuster 210 nicht nur auf bzw. an den Gate-Strukturen 200, sondern auch an bzw. auf einem Abschnitt der ersten Isolierschicht 160 gebildet werden. In diesem Fall kann die erste Isolierschicht 160 teilweise entfernt werden und teilweise verbleiben.
  • Das Deckschichtmuster 210 kann durch ein Bilden einer Deckschicht auf den Gate-Strukturen 200, der ersten Isolierschicht 160 und der Isolierschicht 110 und ein Mustern der Deckschicht gebildet werden. In beispielhaften Ausführungsformen kann die Deckschicht unter Verwendung eines Materials, welches eine hohe Ätz-Selektivität hinsichtlich der ersten Isolierschicht 160, beispielsweise Siliziumnitrid, hat, gebildet werden.
  • Bezug nehmend auf 8 können Metallsilizidmuster 230 auf den freiliegenden ESD-Schichten 150 gebildet werden.
  • Besonders kann eine Metallschicht auf den ESD-Schichten 150, den Gate-Abstandshaltern 140, dem Deckschichtmuster 210 und der Isolierschicht 110 gebildet werden und thermisch behandelt werden, um eine Metall-Silizidschicht auf den ESD-Schichten 150 zu bilden, welche Silizium aufweist. Ein Abschnitt der Metallschicht, welcher nicht mit den ESD-Schichten 150 reagiert wird, kann entfernt werden, um die Metallsilizid-Muster 230 auf den ESD-Schichten 150 zu bilden, welche durch die ersten Öffnungen 220 freigelegt sind. In beispielhaften Ausführungsformen kann die Metallschicht gebildet werden unter Verwendung von Nickel, Kobalt, Platin etc. und demnach können die Metallsilizid-Muster 230 Nickelsilizid, Kobaltsilizid, Platinsilizid etc. aufweisen.
  • Eine zweite Isolierschicht 240, welche einen verbleibenden Abschnitt der ersten Öffnungen 220 füllt, kann gebildet werden.
  • Das heißt, eine Isolierschicht kann auf bzw. an den Metallsilizid-Mustern 230, den Gate-Abstandshaltern 140, dem Deckschichtmuster 210 und der Isolierschicht 110 gebildet werden, um den verbleibenden Abschnitt der ersten Öffnungen 220 zu ausreichend füllen, und die Isolierschicht kann planarisiert werden, bis eine obere Oberfläche des Deckschichtmusters 210 freigelegt sein kann, um die zweite Isolierschicht 240 zu bilden. In beispielhaften Ausführungsformen kann die zweite Isolierschicht 240 unter Verwendung eines Materials gebildet werden, welches im Wesentlichen dasselbe ist wie dasjenige der ersten Isolierschicht 160, beispielsweise Siliziumoxid, und demnach können die erste und zweite Isolierschicht 160 und 240 ineinander übergehen bzw. zusammengelegt werden.
  • Der Planarisierungsvorgang kann durchgeführt werden, bis eine obere Oberfläche der Gate-Elektrode 190 freigelegt sein kann, und demnach kann die Deckschicht 210 entfernt werden. Wenn jedoch ein zweiter Kontaktanschluss 280 (es sei Bezug genommen auf 9) selbst-ausgerichtet zu den Gate-Strukturen 200 und den Gate-Abstandshaltern 140 gebildet wird, kann der Planarisierungsvorgang nur ausgeführt werden, bis das Deckschichtmuster 210 freigelegt sein kann, so dass das Deckschichtmuster 210 verbleiben kann. Hierin nachstehend mag nur der Fall, in welchem das Deckschichtmuster 210 entfernt wird, veranschaulicht werden.
  • Bezug nehmend auf 9 kann eine erste isolierende Zwischenschicht 250 auf dem Substrat 100 gebildet werden, um die Gate-Strukturen 200, die Gate-Abstandshalter 140 und die Isolierschichten 160 und 240 zu bedecken.
  • In beispielhaften Ausführungsformen kann die erste Isolierschicht 250 durch einen CVD-Vorgang unter Verwendung von Siliziumoxid gebildet werden.
  • Die erste isolierende Zwischenschicht 250 und die zweite Isolierschicht 240 können teilweise entfernt werden, um eine zweite Öffnung (nicht gezeigt) zu bilden, welche wenigstens eines der Metallsilizid-Muster 230 freilegt, und der zweite Kontaktanschluss 280, welcher die zweite Öffnung füllt, kann gebildet werden.
  • Der zweite Kontaktanschluss 280 kann durch ein Bilden einer zweiten Grenzschicht bzw. Sperrschicht auf dem freiliegenden Metallsilizid-Muster 230 und der ersten isolierenden Zwischenschicht 250 und durch Bilden einer zweiten leitfähigen Schicht, welche einen verbleibenden Abschnitt der zweiten Öffnung auf der zweiten Grenzschicht ausreichend füllt und durch ein Planarisieren oberer Abschnitte der zweiten leitfähigen Schicht und der zweiten Grenzschicht, bis eine obere Oberfläche der ersten isolierenden Zwischenschicht 250 freigelegt werden kann, gebildet werden.
  • In beispielhaften Ausführungsformen kann die zweite Grenzschicht unter Verwendung eines Metalls oder eines Metallnitrids gebildet werden, und die zweite leitfähige Schicht kann unter Verwendung eines dotierten Polysiliziums, eines Metalls, eines Metallnitrids und/oder eines Metallsilizids gebildet werden.
  • Bezug nehmend auf 10 kann eine Ätz-Stoppschicht 290 auf der ersten isolierenden Zwischenschicht 250 gebildet werden, und obere Abschnitte der Ätz-Stoppschicht 290 und der ersten isolierenden Zwischenschicht 250 in dem Logikbereich II und dem Schreibbahn-Bereich III können teilweise entfernt werden, um jeweils einen zweiten Graben 300 und eine erste Ausrichtungsschlüssel-Aussparung 305 zu bilden.
  • In beispielhaften Ausführungsformen können der zweite Graben 300 und die erste Ausrichtungsschlüssel-Aussparung 305 gebildet werden, so dass sie eine Tiefe haben größer als eine Dicke einer Widerstandsschicht 310 (es sei Bezug genommen auf 11), welche nachfolgend gebildet wird. Demnach kann eine obere Oberfläche der Widerstandsschicht 310, welche auf dem zweiten Graben 300 und der ersten Ausrichtungsschlüssel-Aussparung 305 gebildet werden kann, niedriger sein als eine obere Oberfläche der ersten isolierenden Zwischenschicht 250. Die erste Ausrichtungsschlüssel-Aussparung 305 kann gebildet werden, so dass sie eine Tiefe hat, welche ausreichend tief zum Ausrichten eines ersten Fotolackmusters 330 (es sei Bezug genommen auf 12) ist, welches als eine Ätzmaske zum Mustern der Widerstandsschicht 310 dienen kann. In beispielhaften Ausführungsformen können der zweite Graben 300 und die erste Ausrichtungsschlüssel-Aussparung 305 gebildet werden, so dass sie eine Tiefe haben, welche im Wesentlichen die Gleiche wie die jeweils andere ist.
  • In einer beispielhaften Ausführungsform können der zweite Graben 300 und die erste Ausrichtungsschlüssel-Aussparung 305 gebildet werden, so dass sie Bodenoberflächen haben niedriger als obere Oberflächen der Gate-Strukturen 200. In einer beispielhaften Ausführungsform können der zweite Graben 300 und die erste Ausrichtungsschlüssel-Aussparung 305 zu einer Tiefe gleich zu oder mehr als ungefähr 200 Å gebildet werden.
  • Bezug nehmend auf 11 kann die Widerstandsschicht 310 auf der Ätz-Stoppschicht 290 und der ersten isolierenden Zwischenschicht 250, welche den zweiten Graben 300 und die erste Ausrichtungsschlüssel-Aussparung 305 darauf hat, gebildet werden.
  • In beispielhaften Ausführungsformen kann die Widerstandsschicht 310 unter Verwendung eines Metalls, beispielsweise Wolfram, gebildet werden, welches einen Widerstand höher als denjenigen der Gate-Elektrode 190 hat. Die Widerstandsschicht 310 kann weiterhin Silizium aufweisen und die Widerstandsschicht 310 kann einen Widerstand haben, welcher gemäß der Konzentration von Silizium in der Widerstandsschicht 310 variiert.
  • Bezug nehmend auf 12 können eine dritte Isolierschicht 320, welche den zweiten Graben 300 ausreichend füllt, und die erste Ausrichtungsschlüssel-Aussparung 305 auf der Widerstandsschicht 310 gebildet werden, und das erste Fotolackmuster 330, welches den zweiten Graben 300 und die erste Ausrichtungsschlüssel-Aussparung 305 teilweise bedeckt, können auf der dritten Isolierschicht 320 gebildet werden.
  • Die dritte Isolierschicht 320 kann verhindern, dass eine obere Oberfläche des ersten Widerstandsmusters 312 (es sei Bezug genommen auf 13) oxidiert, wenn das erste Fotolackmuster 330 nach dem Bilden des ersten Widerstandsmusters 312 entfernt werden kann, und in einer beispielhaften Ausführungsform kann die Bildung der dritten Isolierschicht 320 ausgelassen werden. In beispielhaften Ausführungsformen kann die dritte Isolierschicht 320 unter Verwendung eines Materials gebildet werden, welches im Wesentlichen dasselbe ist wie dasjenige der ersten isolierenden Zwischenschicht 250, beispielsweise Siliziumoxid.
  • In beispielhaften Ausführungsformen kann das erste Fotolackmuster 330 gebildet werden, um einen zentralen bzw. mittleren Abschnitt des zweiten Grabens 300 und einen zentralen bzw. mittleren Abschnitt der ersten Ausrichtungsschlüssel-Aussparung 305 zu bedecken. Besonders kann eine Fotolackschicht auf der dritten Isolierschicht 320 gebildet werden, und die Fotolackschicht kann gemustert werden, um das erste Fotolackmuster 330 zu bilden. Während der Bildung des ersten Fotolackmusters 330 kann eine Tiefendifferenz oder eine Höhendifferenz zwischen einem Abschnitt der Widerstandsschicht 310 auf einer Bodenoberfläche der ersten Ausrichtungsschlüssel-Aussparung 305 und einem Abschnitt der Widerstandsschicht 310 auf einer oberen Oberfläche der Ätz-Stoppschicht 290 erfasst werden. Demnach kann die Platzierung des ersten Fotolackmusters 330 unter Verwendung des Bereiches bestimmt werden, in welchem die Tiefendifferenz oder die Höhendifferenz als ein Ausrichtungsschlüssel erfasst werden kann.
  • Unter Bezugnahme auf 13 können die dritte Isolierschicht 320 und die Widerstandsschicht 310 unter Verwendung des ersten Fotolackmusters 330 als einer Ätzmaske gemustert werden, um jeweils ein drittes Isolierschichtmuster 325 und ein erstes Widerstandsmuster 312 und einen ersten Ausrichtungsschlüssel 314 zu bilden.
  • In beispielhaften Ausführungsformen kann das erste Widerstandsmuster auf bzw. an einem mittleren Abschnitt der Bodenoberfläche des zweiten Grabens 300 gebildet werden, und der erste Ausrichtungsschlüssel 314 kann auf einer Bodenoberfläche der ersten Ausrichtungsschlüssel-Aussparung 305 gebildet werden. Die Widerstandsschicht 310 kann auf bzw. an einer Seitenwand der ersten Ausrichtungsschlüssel-Aussparung 305 verbleiben, und demnach kann der erste Ausrichtungsschlüssel 314 einen vertikalen Querschnitt von einer „U”-Form haben.
  • Das erste Fotolackmuster 330 kann entfernt werden. In beispielhaften Ausführungsformen kann das erste Fotolackmuster 330 durch einen Veraschungsvorgang und/oder einen Ablösvorgang (stripping process) unter Verwendung von Sauerstoff entfernt werden. Das dritte Isolierschichtmuster 325 kann auf dem ersten Widerstandsmuster 312 und dem ersten Ausrichtungsschlüssel 314 verbleiben, in einer beispielhaften Ausführungsform jedoch kann das dritte Isolierschichtmuster 325 entfernt werden, um das erste Widerstandsmuster 312 und die erste Ausrichtungsschlüssel-Aussparung 314 freizulegen.
  • Bezug nehmend auf 14 kann eine vierte Isolierschicht, welche den zweiten Graben 300 ausreichend bedeckt, und eine obere Oberfläche hat, welche höher ist als eine obere Oberfläche des dritten Isolierschichtmusters 325 auf der Ätz-Stoppschicht 290, dem dritten Isolierschichtmuster 325 und der ersten isolierenden Zwischenschicht 250 gebildet werden.
  • In beispielhaften Ausführungsformen kann die vierte Isolierschicht unter Verwendung eines Materials, welches im Wesentlichen dasselbe wie dasjenige des dritten Isolierschichtmusters 325 und der ersten isolierenden Zwischenschicht 250 ist, gebildet werden, und demnach können die erste isolierende Zwischenschicht 250, das dritte Isolierschichtmuster 325 und die vierte Isolierschicht ineinander übergehen. Hierin nachfolgend wird auf die ineinander übergegangene Schicht Bezug genommen als erste isolierende Zwischenschicht 340.
  • Wie obenstehend beschrieben ist, kann, wenn das dritte Isolierschichtmuster 325 vor dem Bilden der vierten Isolierschicht entfernt worden ist, die vierte Isolierschicht mit einer Dicke ausreichend zum Füllen verbleibender Abschnitte des zweiten Grabens 300 und der ersten Ausrichtungsschlüssel-Aussparung 305 auf dem freigelegten ersten Widerstandsmuster 312 und dem freigelegten ersten Ausrichtungsschlüssel 314 gebildet werden. In diesem Fall können auch die vierte Isolierschicht und die erste isolierende Zwischenschicht 250 ineinander übergehen bzw. ineinander überführt werden und auf die ineinander übergehende Schicht kann auch Bezug genommen werden als die erste isolierende Zwischenschicht 340.
  • Ein Planarisierungsvorgang zum Planarisieren eines oberen Abschnitts der ersten isolierenden Zwischenschicht 340, beispielsweise ein CMP-Vorgang, kann ferner durchgeführt werden.
  • Bezug nehmend auf 15 können eine erste Hartmaskenschicht und ein zweites Fotolackmuster 370 auf der ersten isolierenden Zwischenschicht 340 gebildet werden.
  • In beispielhaften Ausführungsformen können eine erste Spin-On-Hardmask(SOH)-Schicht 350 und eine erste Silizium-Oxynitrid-Schicht 360 nacheinanderfolgend als die erste Hartmaskenschicht gebildet werden.
  • Das zweite Fotolackmuster 370 kann gebildet werden, so dass es wenigstens einen zweiten Kontaktanschluss 280 nicht überlappt.
  • Bezug nehmend auf 16 kann die erste Hartmaskenschicht unter Verwendung des zweiten Fotolackmusters 370 als einer Ätzmaske gemustert werden, und die erste isolierende Zwischenschicht 340 und die Ätz-Stoppschicht 290 können unter Verwendung der gemusterten ersten Hartmaskenschicht als einer Ätzmaske teilweise entfernt werden, um eine dritte Öffnung 380 zu bilden, welche eine obere Oberfläche des zweiten Kontaktanschlusses 280 freilegt.
  • Das zweite Fotolackmuster 370 und die erste Hartmaskenschicht können entfernt werden.
  • Bezug nehmend auf 17 kann eine zweite Hartmaskenschicht, welche die dritte Öffnung 380 füllt, auf dem freigelegten zweiten Kontaktanschluss 280 und der ersten isolierenden Zwischenschicht 340 gebildet werden, und ein drittes Fotolackmuster 410 kann auf der zweiten Hartmaskenschicht 410 gebildet werden.
  • In beispielhaften Ausführungsformen können eine zweite SOH-Schicht 390 und eine zweite Silizium-Oxynitrid-Schicht 400 nacheinanderfolgend als die zweite Hartmaskenschicht gebildet werden.
  • Das dritte Fotolackmuster 410 kann gebildet werden, so dass es wenigstens eine der Gate-Strukturen 200 oder wenigstens einen Abschnitt des ersten Widerstandsmusters 312 nicht überlappt. In beispielhaften Ausführungsformen kann das dritte Fotolackmuster 410 gebildet werden, so dass es wenigstens eine der Gate-Strukturen 200 benachbart zu dem zweiten Kontaktanschluss 280 nicht überlappt.
  • Bezug nehmend auf 18 kann die zweite Hartmaskenschicht unter Verwendung des dritten Fotolackmusters 410 als einer Ätzmaske gemustert werden, und die erste isolierende Zwischenschicht 340 und die Ätz-Stoppschicht 290 können unter Verwendung der gemusterten zweiten Hartmaskenschicht als einer Ätz-Stoppschicht teilweise entfernt werden, um eine vierte Öffnung 422, welche das erste Widerstandsmuster 312 freilegt, und fünfte und sechste Öffnungen 424 und 426 zu bilden, welche obere Oberflächen der Gate-Strukturen 200 freilegen.
  • Das dritte Fotolackmuster 410 und die zweite Hartmaskenschicht können entfernt werden und demnach kann die dritte Öffnung 380, welche den zweiten Kontaktanschluss 280 freilegt, wieder gebildet werden. Eine sechste Öffnung 426 benachbart zu dem zweiten Kontaktanschluss 280 und eine dritte Öffnung 380, welche eine obere Oberfläche des zweiten Kontaktanschlusses 280 freilegt, können miteinander in Fluidkommunikation stehen, um eine Öffnung zu definieren, auf welche Bezug genommen werden kann als die sechste Öffnung 426.
  • Bezug nehmend auf 19 können erste, dritte und vierte Kontaktanschlüsse 452, 450 und 454 und ein geteilter bzw. gemeinsamer Kontaktanschluss 456, welche jeweils die vierte, dritte, fünfte und sechste Öffnung 422, 380, 424 und 426 füllen, jeweils auf dem freigelegten ersten Widerstandsmuster 312, dem freigelegten zweiten Kontaktanschluss 280 und den freigelegten Gate-Strukturen 200 gebildet werden.
  • Besonders können, nachdem eine erste Grenzschicht bzw. Sperrschicht auf dem ersten freigelegten Widerstandsmuster 312 gebildet werden kann, die freiliegenden Gate-Strukturen 200, der freiliegende zweite Kontaktanschluss 280 und die Seitenwände der dritten bis sechsten Öffnungen 380, 422, 424 und 426 und eine erste leitfähige Schicht, welche die dritte bis sechste Öffnung 380, 422, 424 und 426 ausreichend füllt, auf der ersten Grenzschicht gebildet werden, und obere Abschnitte der ersten leitfähigen Schicht und der ersten Grenzschicht können planarisiert werden bis eine obere Oberfläche der ersten isolierenden Zwischenschicht 340 freiliegend sein kann. In beispielhaften Ausführungsformen kann die erste Grenzschicht unter Verwendung eines Metalls oder eines Metallnitrids gebildet werden, und die erste leitfähige Schicht kann unter Verwendung eines Metalls, eines Metallnitrids und/oder eines Metallsilizids gebildet werden.
  • In beispielhaften Ausführungsformen kann der Planarisierungsvorgang durch einen CMP-Vorgang durchgeführt werden. Das erste Widerstandsmuster 312 kann eine obere Oberfläche haben, welche niedriger ist als diejenige der ersten isolierenden Zwischenschicht 340, und demnach kann das erste Widerstandsmuster 312 während des Planarisierungsvorgangs nicht beschädigt werden. Demnach kann der CMP-Vorgang eine ausreichende Vorgangs-Marge haben, und das erste Widerstandsmuster 312 kann gute elektrische Charakteristiken haben.
  • Demzufolge kann der erste Kontaktanschluss 452, welcher einen direkten Kontakt mit der oberen Oberfläche des ersten Widerstandsmusters 312 herstellt, und die vierte Öffnung 422 füllt, gebildet werden, der dritte Kontaktanschluss 450, welcher einen direkten Kontakt mit der oberen Oberfläche des zweiten Kontaktanschlusses 280 herstellt, und die dritte Öffnung 380 füllt, kann gebildet werden, der vierte Kontaktanschluss 454, welcher einen direkten Kontakt mit der oberen Oberfläche der Gate-Struktur 200 herstellt, und die fünfte Öffnung 424 füllt, kann gebildet werden, und der gemeinsame Kontaktanschluss 456, welcher einen direkten Kontakt mit den oberen Oberflächen sowohl der Gate-Struktur 200 als auch des zweiten Kontaktanschlusses 280 herstellt, und die sechste Öffnung 426 bildet, kann geformt werden.
  • Der erste Kontaktanschluss 452 kann gebildet werden, so dass er ein erstes leitfähiges Schichtmuster 422 und ein erstes Sperrschichtmuster bzw. Grenzschichtmuster 432 aufweist, welches einen Boden und eine Seitenwand des ersten leitfähigen Schichtmusters 442 umgibt. Der dritte Kontaktanschluss 450 kann gebildet werden, so dass er ein drittes leitfähiges Schichtmusters 440 und ein drittes Sperrschichtmuster bzw. Grenzschichtmuster 430 aufweist, welches einen Boden und eine Seitenwand des dritten leitfähigen Schichtmusters 440 umgibt. Der vierte Kontaktanschluss 454 kann gebildet werden, so dass er ein viertes leitfähiges Schichtmusters 444 und ein viertes Grenzschichtmuster bzw. Sperrschichtmuster 434 aufweist, welches einen Boden und eine Seitenwand des vierten leitfähigen Schichtmusters 444 umgibt. Der geteilte bzw. gemeinsame Kontaktanschluss 456 kann gebildet werden, so dass er ein fünftes leitfähiges Schichtmuster 446 und ein fünftes Sperrschichtmuster bzw. Grenzschichtmuster 436 aufweist, welches einen Boden und eine Seitenwand des fünften leitfähigen Schichtmusters 446 umgibt.
  • Bezug nehmend auf 1 wiederum kann eine zweite isolierende Zwischenschicht 490 auf der ersten isolierenden Zwischenschicht 340 und den Kontaktanschlüssen 452, 450, 454 und 456 gebildet sein und Verdrahtungen 482 und 480 können durch die zweite isolierende Zwischenschicht 490 hindurch gebildet sein, so dass sie elektrisch mit den Kontaktanschlüssen 452, 450, 454 und 456 verbunden sind.
  • In beispielhaften Ausführungsformen kann die zweite isolierende Zwischenschicht 490 teilweise entfernt werden, um siebte Öffnungen (nicht gezeigt) zu bilden, welche die Kontaktanschlüsse 452, 450, 454 und 456 freilegen, und eine dritte Sperrschicht bzw. Grenzschicht kann auf den freigelegten Kontaktanschlüssen 452, 450, 454 und 456, den Seitenwänden der siebten Öffnungen und den isolierenden Zwischenschichten 340 und 490 gebildet werden. Weiterhin kann eine dritte leitfähige Schicht, welche die siebten Öffnungen ausreichend füllt, auf der dritten Grenzschicht gebildet werden, und die dritte leitfähige Schicht und die dritte Grenzschicht können planarisiert werden, bis eine obere Oberfläche der zweiten isolierenden Zwischenschicht 490 freiliegend sein kann, um die ersten und zweiten Verdrahtungen 482 und 480 zu bilden. Die dritte Grenzschicht kann unter Verwendung eines Metalls oder eines Metallnitrids gebildet werden und die dritte leitfähige Schicht kann unter Verwendung eines Metalls eines Metallnitrids und/oder eines Metallsilizids gebildet werden.
  • In einer beispielhaften Ausführungsform kann die erste Verdrahtung 482 gebildet werden, so dass sie elektrisch mit dem ersten Kontaktanschluss 452 verbunden ist, und die zweite Verdrahtung 480 kann gebildet werden, so dass sie elektrisch mit dem dritten, vierten und dem gemeinsamen Kontaktanschluss 450, 454 und 456 verbunden ist. Andere Typen von elektrischen Verbindungen können jedoch auch möglich sein.
  • Eine Schutzschicht 495 kann auf der zweiten isolierenden Zwischenschicht 490 und den Verdrahtungen 482 und 480 unter Verwendung eines isolierenden Materials gebildet werden.
  • Wie obenstehend veranschaulicht ist, können der zweite Graben 300 und die erste Ausrichtungsschlüssel-Aussparung 305 auf der ersten isolierenden Zwischenschicht 250 gebildet werden, und die Widerstandsschicht 310 kann darin gebildet werden, so dass die Widerstandsschicht 310 exakt durch ein Erfassen der Tiefendifferenz oder der Höhendifferenz zwischen einem Abschnitt der Widerstandsschicht 310 auf einer Bodenoberfläche der ersten Ausrichtungsschlüssel-Aussparung 305 und einem Abschnitt der Widerstandsschicht 310 auf einer oberen Oberfläche der ersten isolierenden Zwischenschicht 250 gemäß der Tiefe der ersten Ausrichtungsschlüssel-Aussparung 305 gemustert werden können. Weiterhin kann das erste Widerstandsmuster 312 eine obere Oberfläche niedriger als diejenige der ersten isolierenden Zwischenschicht 340 haben und mit der ersten isolierenden Zwischenschicht 340 bedeckt sein, so dass ein CMP-Vorgang zum Bilden der Kontaktanschlüsse 452, 450, 454 und 456 eine große Vorgangs-Marge haben kann und verhindert werden kann, dass das erste Widerstandsmuster 312 beschädigt wird.
  • Die 20 bis 22 sind Querschnittsansichten, welche Arbeitsgänge bzw. Stufen eines Verfahrens zum Herstellen einer Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen. Dieses Verfahren kann im Wesentlichen dasselbe sein oder ähnlich zu demjenigen, welches unter Bezugnahme auf die 1 bis 19 veranschaulicht ist, mit Ausnahme der Reihenfolge des Bildens der vierten Öffnung 422. Demnach beziehen sich gleiche Bezugszeichen auf gleiche Elemente und wiederholte Erklärungen sind hierin ausgelassen.
  • Als erstes können Vorgänge, welche im Wesentlichen die Gleichen oder ähnlich zu denjenigen sind, welche unter Bezugnahme auf die 3 bis 14 veranschaulicht sind, durchgeführt werden.
  • Bezug nehmend auf 20 können eine erste SOH-Schicht 350 und eine erste Silizium-Oxynitrid-Schicht 360, welche als eine erste Hartmaskenschicht dienen, auf der ersten isolierenden Zwischenschicht 340 gebildet werden, und ein viertes Fotolackmuster 375 kann auf der ersten Hartmaskenschicht gebildet werden.
  • Das vierte Fotolackmuster 375 kann gebildet werden, so dass es wenigstens einen des zweiten Kontaktanschlusses 280 oder wenigstens einen Abschnitt des ersten Widerstandsmusters 312 nicht überlappt.
  • Bezug nehmend auf 21 kann die erste Hartmaskenschicht unter Verwendung des vierten Fotolackmusters 375 als einer Ätzmaske gemustert werden, und die erste isolierende Zwischenschicht 340 und die Ätz-Stoppschicht 290 können unter Verwendung der gemusterten ersten Hartmaskenschicht als einer Ätzmaske teilweise entfernt werden, um eine dritte Öffnung 380 zu bilden, welche eine obere Oberfläche des zweiten Kontaktanschlusses 280 und eine vierte Öffnung 422, welche eine obere Oberfläche des ersten Widerstandsmusters 312 freilegt, freilegen.
  • Das vierte Fotolackmuster 375 und die erste Hartmaskenschicht können entfernt werden.
  • Bezug nehmend auf 22 können eine zweite SOH-Schicht 390 und eine zweite Silizium-Oxynitrid-Schicht 400, welche als eine zweite Hartmaskenschicht dienen, welche die dritte und vierte Öffnung 380 und 422 füllt, auf dem freiliegenden Kontaktanschluss 280, dem freiliegenden ersten Widerstandsmuster 312 und der ersten isolierenden Zwischenschicht 340 gebildet werden, und ein fünftes Fotolackmuster 415 kann auf der zweiten Hartmaskenschicht gebildet werden.
  • Das fünfte Fotolackmuster 415 kann gebildet werden, so dass es wenigstens eine der Gate-Strukturen 200 nicht überlappt. In beispielhaften Ausführungsformen kann das fünfte Fotolackmuster 415 gebildet werden, so dass es wenigstens eine Gate-Struktur 200 benachbart zu dem zweiten Kontaktanschluss 280 nicht überlappt.
  • Vorgänge, welche im Wesentlichen die gleichen oder ähnlich zu denjenigen sind, welche unter Bezugnahme auf die 19 und 1 veranschaulicht sind, können durchgeführt werden, um die Halbleitervorrichtung herzustellen.
  • 23 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht. Diese Halbleitervorrichtung kann im Wesentlichen die gleiche sein wie oder ähnlich zu derjenigen der 1 mit Ausnahme davon, dass die Halbleitervorrichtung keinen Ausrichtungsschlüssel in dem Schreibbahn-Bereich III haben kann. Demnach beziehen sich gleiche Bezugszeichen auf gleiche Elemente und wiederholte Erklärungen sind hierin ausgelassen.
  • Die 24 und 25 sind Querschnittsansichten, welche Arbeitsgänge bzw. Stufen eines Verfahrens zum Herstellen einer Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen. Dieses Verfahren kann im Wesentlichen das Gleich sein wie oder ähnlich zu demjenigen, welches mit Bezugnahme auf die 1 bis 19 veranschaulicht ist, mit der Ausnahme eines sechsten Fotolackmusters 335. Demnach beziehen sich gleiche Bezugszeichen auf gleiche Elemente und wiederholte Erklärungen sind hierin ausgelassen.
  • Als erstes können Vorgänge, welche im Wesentlichen die Gleichen sind wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 1 bis 11 veranschaulicht sind, durchgeführt werden.
  • Bezug nehmend auf 24 kann eine dritte Isolierschicht 320, welche den zweiten Graben 300 und die erste Ausrichtungsschlüssel-Aussparung 305 ausreichend füllt, gebildet werden, und das sechste Fotolackmuster 335 kann auf der dritten Isolierschicht 320 gebildet werden.
  • In beispielhaften Ausführungsformen kann das sechste Fotolackmuster 335 gebildet werden, um nur einen zentralen bzw. mittleren Abschnitt des zweiten Grabens 300 zu bedecken. D. h., das sechste Fotolackmuster 335 kann irgendeinen Abschnitt der ersten Ausrichtungsschlüssel-Aussparung 305 im Gegensatz zu dem ersten Fotolackmuster 330 nicht bedecken. Besonders kann nach einer Bildung einer Fotolackschicht auf der dritten Isolierschicht 320 die Fotolackschicht gemustert werden, um das dritte Fotolackmuster 335 zu bilden. Während des Musterungsvorganges kann eine Tiefendifferenz oder eine Höhendifferenz zwischen einem Abschnitt der Widerstandsschicht 310 auf einer Bodenoberfläche der ersten Ausrichtungsschlüssel-Aussparung 305 und einem Abschnitt der Widerstandsschicht 310 auf der Ätz-Stoppschicht 290 erfasst werden, und die Platzierung des dritten Fotolackmusters 335 kann unter Verwendung eines Bereiches bestimmt werden, in welchem die Tiefendifferenz als ein Ausrichtungsschlüssel erfasst werden kann.
  • Bezug nehmend auf 25 können die dritte Isolierschicht 320 und die Widerstandsschicht 310 unter Verwendung des sechsten Fotolackmusters 335 als einer Ätzmaske gemustert werden, um jeweils ein drittes Isolierschichtmuster 325 und ein erstes Widerstandsmuster 312 zu bilden.
  • In beispielhaften Ausführungsformen kann das erste Widerstandsmuster 312 auf einer mittleren bzw. zentralen Bodenoberfläche des zweiten Grabens 300 gebildet werden, und kein Ausrichtungsschlüssel kann im Gegensatz zu der Halbleitervorrichtung der 1 bis 19 gebildet werden. Der Abschnitt der Widerstandsschicht 310 in der ersten Ausrichtungsschlüssel-Aussparung 305 ist verwendet worden zum Ausrichten des sechsten Fotolackmusters 335 und demnach muss der Ausrichtungsschlüssel nicht notwendigerweise durch ein Mustern der Widerstandsschicht 310 gebildet werden.
  • Das sechste Fotolackmuster 335 kann entfernt werden.
  • Vorgänge, welche im Wesentlichen die Gleichen sind wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 14 bis 19 und 1 veranschaulicht sind, können durchgeführt werden, um die Halbleitervorrichtung der 23 herzustellen.
  • 26 ist eine Querschnittsansicht, welche eine Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulicht.
  • Bezug nehmend auf 26 kann die Halbleitervorrichtung eine Mehrzahl von Gate-Strukturen 560, eine erste isolierende Zwischenschicht 640, ein erstes Widerstandsmuster 632 und einen ersten Kontaktanschluss 685 auf einem Substrat 500 aufweisen. Zusätzlich kann die Halbleitervorrichtung einen zweiten Kontaktanschluss 680 und einen ersten Ausrichtungsschlüssel 634 aufweisen.
  • Das Substrat 500 kann ein Siliziumsubstrat, ein Germaniumsubstrat, ein Silizium-Germanium-Substrat, ein SOI-Substrat, ein GOI-Substrat etc. sein. Das Substrat 500 kann in einen Feldbereich, in welchem eine Isolierschicht 510 gebildet ist, und einen aktiven Bereich, in welchem keine Isolierschicht gebildet ist, unterteilt sein.
  • Das Substrat 500 kann einen Zellbereich I, in welchem Speicherzellen gebildet sein können, einen Logikbereich II, in welchem Peripherieschaltungen zum Treiben bzw. Ansteuern der Speicherzellen und ein Widerstandsmuster gebildet sein können, und einen Schreibbahn-Bereich III aufweisen, in welchem Ausrichtungsschlüssel zum Ausrichten von Vorrichtungen und/oder Chips gebildet sein können. Der Logikbereich II kann einen Peripherieschaltungsbereich für die peripheren Schaltungen und einen Widerstandsbereich für das Widerstandsmuster aufweisen, und nur der Widerstandsbereich ist in 26 zur Erleichterung der Erklärung veranschaulicht. In beispielhaften Ausführungsformen kann sich der aktive Bereich in dem Zellbereich I des Substrats 500 in einer ersten Richtung parallel zu einer oberen Oberfläche des Substrats 500 erstrecken, und eine Mehrzahl von aktiven Bereichen kann in einer zweiten Richtung im Wesentlichen rechtwinklig zu der ersten Richtung gebildet sein. In 26 kann nur der aktive Bereich in dem Zellbereich I veranschaulicht werden.
  • Jede Gate-Struktur 560 kann ein Tunnel-Isolierschicht-Muster 520, ein Floating-Gate 530, ein dielektrisches Schichtmusters 540 und ein Steuergate 550, welche nacheinanderfolgend auf dem Zellbereich I des Substrats 500 geschichtet sind, aufweisen. In beispielhaften Ausführungsformen kann eine Mehrzahl von Gate-Strukturen 560 in einer ersten Richtung im Wesentlichen parallel zu einer oberen Oberfläche des Substrats 500 gebildet sein.
  • Das Tunnel-Isolierschicht-Muster 520 kann ein Oxid, beispielsweise Siliziumoxid, ein Oxynitrid, beispielsweise Silizium-Oxynitrid, Siliziumoxid dotiert mit Polysilizium oder ein Low-k dielektrisches Material aufweisen, und das Floating-Gate 530 kann ein dotiertes Polysilizium oder ein Metall aufweisen, welches eine hohe Austrittsarbeit bzw. Helmholtz'sche Funktion hat, beispielsweise Wolfram, Titan, Kobalt, Nickel etc. Das dielektrische Schichtmuster 540 kann eine mehrfach geschichtete Struktur haben, beispielsweise eine Oxid/Nitrid/Oxid(ONO)-Struktur oder ein Metalloxid, welches eine hohe dielektrische Konstante hat. Das High-k Metalloxid kann Hafniumoxid, Titanoxid, Tantaloxid, Zirkonoxid, Aluminiumoxid etc. aufweisen. Das Steuergate 550 kann ein dotiertes Polysilizium, ein Metall mit geringem Widerstand, beispielsweise Aluminium, Kupfer etc., ein Metallnitrid, ein Metallsilizid etc. aufweisen.
  • Alternativ kann jede Gate-Struktur 560 ein Ladungsfallenschichtmuster bzw. Charge-Trap-Schichtmuster (nicht gezeigt) oder ein Sperrschichtmuster bzw. Grenzschichtmuster (nicht gezeigt) und eine Gate-Elektrode (nicht gezeigt) an Stelle des Floating-Gate 530, des dielektrischen Schichtmusters 540 und des Steuergates 550 aufweisen, welche nacheinander auf dem Tunnel-Isolierschichtmuster 520 geschichtet sind.
  • Das Ladungsfallenschichtmuster kann ein Nitrid, beispielsweise ein Siliziumnitrid oder ein Oxid, beispielsweise Hafniumoxid, aufweisen, und das Grenzschichtmuster kann ein Siliziumoxid oder ein Metalloxid aufweisen, welches eine hohe dielektrische Konstante hat, beispielsweise Hafniumoxid, Titanoxid, Tantaloxid, Zirkonoxid, Aluminiumoxid etc. Die Gate-Elektrode kann ein dotiertes Polysilizium, ein Metall mit geringem Widerstand, beispielsweise Aluminium, Kupfer etc., ein Metallnitrid, ein Metallsilizid etc. aufweisen.
  • Hierin nachstehend ist nur der Fall veranschaulicht, in dem das Floating-Gate 530, das dielektrische Schichtmuster 540 und das Steuergate 550 auf dem Tunnel-Isolierschicht-Muster 520 ist.
  • In beispielhaften Ausführungsformen können die Tunnel-Isolierschicht-Muster 520 eine Inselform voneinander auf dem aktiven Bereich des Substrats 500 haben, und die Floating-Gates 530 können auch eine Inselform voneinander darauf haben. Jedes der dielektrischen Schichtmuster 540 und der Steuergates 550 kann sich in einer zweiten Richtung im Wesentlichen rechtwinklig zu der ersten Richtung auf den Floating-Gates 530 und der Isolierschicht 510 erstrecken. Alternativ mögen die Tunnel-Isolierschicht-Muster 520 keine Inselform haben, sondern sich in der ersten Richtung auf dem aktiven Bereich des Substrats 500 erstrecken.
  • Erste, zweite und dritte Störstellenbereiche 503, 505 und 507 können an oberen Abschnitten des aktiven Bereichs des Substrats 500 benachbart zu den Gate-Strukturen 560 gebildet sein und die Gate-Strukturen 560 und die Störstellenbereiche 503, 505 und 507 können Transistoren bilden. In beispielhaften Ausführungsformen kann die Halbleitervorrichtung eine NAND-Flashspeichervorrichtung sein und die Transistoren können Zell-Transistoren davon sein.
  • Abstandshalter 570 können auf bzw. an Seitenwänden der Gate-Strukturen 560 gebildet sein und ein Schutzschichtmuster 580 kann auf den Gate-Strukturen 560 und den Abstandshaltern 570 gebildet sein. Räume zwischen den Gate-Strukturen 560, welche voneinander mit einem relativ geringen Abstand beabstandet sind, können mit den Abstandshaltern 570 gefüllt sein. In beispielhaften Ausführungsformen können die Abstandshalter 570 und das Schutzschichtmuster 580 ein Nitrid, beispielsweise Siliziumnitrid aufweisen.
  • Die erste isolierende Zwischenschicht 640 kann das Schutzschichtmuster 580 auf dem gesamten Bereich des Substrats 500 bedecken. In beispielhaften Ausführungsformen kann die erste isolierende Zwischenschicht 640 Siliziumoxid aufweisen. Die erste isolierende Zwischenschicht 640 kann weiterhin eine Ätz-Stoppschicht 610 darin aufweisen. In beispielhaften Ausführungsformen kann die Ätz-Stoppschicht 610 beispielsweise Siliziumnitrid aufweisen.
  • Das erste Widerstandsmuster 632 kann in der ersten isolierenden Zwischenschicht 640 in dem Widerstandsbereich des Logikbereichs II gebildet sein, und kann eine obere Oberfläche niedriger als diejenige der ersten isolierenden Zwischenschicht 640 haben. Das heißt, die obere Oberfläche des ersten Widerstandsmusters 632 kann wenigstens teilweise durch die erste isolierende Zwischenschicht 640 bedeckt sein. In einer beispielhaften Ausführungsform kann das erste Widerstandsmuster 632 eine Bodenoberfläche haben, welche niedriger ist als eine obere Oberfläche der Gate-Strukturen 560.
  • Das erste Widerstandsmuster 632 kann ein Metall und/oder ein Metallsilizid aufweisen, welches unterschiedlich von einem Metall oder einem Metallsilizid sein kann, welches in dem Steuergate 550 jeder Gatestruktur 560 enthalten ist, zumindest an einem oberen Abschnitt davon. Beispielsweise kann das erste Widerstandsmuster 632 Wolfram oder Wolframsilizid aufweisen, welches einen Widerstand haben kann, welcher höher ist als derjenige des Metalls oder des Metallsilizids, welches in dem Steuergate 550 jeder Gate-Struktur 560 enthalten ist.
  • Der erste Kontaktanschluss 685 kann einen Abschnitt der ersten isolierenden Zwischenschicht 640 durchdringen und einen direkten Kontakt mit einer oberen Oberfläche des ersten Widerstandsmusters 632 herstellen. Demnach kann der erste Kontaktanschluss 685 einen direkten Kontakt mit einem oberen Abschnitt des ersten Widerstandsmusters 632 herstellen, welches ein Metall und/oder ein Metallsilizid aufweist. In beispielhaften Ausführungsformen kann der erste Kontaktanschluss 685 eine obere Oberfläche koplanar mit einer oberen Oberfläche der ersten isolierenden Zwischenschicht 640 haben.
  • In einer beispielhaften Ausführungsform kann der erste Kontaktanschluss 685 ein erstes leitfähiges Schichtmuster 675 und ein erstes Grenzschichtmuster bzw. Sperrschichtmuster 665 aufweisen, welches einen Boden und eine Seitenwand des ersten leitfähigen Schichtmusters 675 umgibt. Das erste leitfähige Schichtmuster 675 kann ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen, und die erste Sperrschicht bzw. Grenzschicht 665 kann ein Metall oder ein Metallnitrid aufweisen.
  • Der zweite Kontaktanschluss 680 kann die erste isolierende Zwischenschicht 640 durchdringen und einen Kontakt mit einer oberen Oberfläche des dritten Störstellenbereichs 507 herstellen, so dass er elektrisch damit verbunden ist. In beispielhaften Ausführungsformen kann der zweite Kontaktanschluss 680 mit einer Bitleitung 710 auf der ersten isolierenden Zwischenschicht 640 elektrisch verbunden sein und als ein Bitleitungskontaktanschluss dienen. Die Bitleitung 710 kann ein drittes leitfähiges Schichtmuster 690 und ein drittes Grenzschichtmuster bzw. Sperrschichtmuster 700 aufweisen, welches einen Boden und eine Seitenwand des dritten leitfähigen Schichtmusters 690 umgibt. Das dritte leitfähige Schichtmuster 690 kann ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen, und das dritte Grenzschichtmuster 700 kann ein Metall oder ein Metallnitrid aufweisen.
  • In einer beispielhaften Ausführungsform kann der zweite Kontaktanschluss 680 ein zweites leitfähiges Schichtmuster 670 und ein zweites Sperrschichtmuster bzw. Grenzschichtmuster 660 aufweisen, welches einen Boden und eine Seitenwand des zweiten leitfähigen Schichtmusters 670 umgibt. Das zweite leitfähige Schichtmuster 670 kann ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen, und das zweite Grenzschichtmuster bzw. Sperrschichtmuster 660 kann ein Metall oder ein Metallnitrid aufweisen.
  • Der erste und der zweite Kontaktanschluss 685 und 680 können im Wesentlichen dasselbe Material aufweisen. Das heißt, das erste und das zweite leitfähige Schichtmuster 675 und 670 können im Wesentlichen dasselbe Material aufweisen, und das erste und das zweite Grenzschichtmuster 665 und 660 können im Wesentlichen dasselbe Material aufweisen.
  • Der erste Ausrichtungsschlüssel 634 kann in der ersten isolierenden Zwischenschicht 640 und in dem Schreibbahn-Bereich III gebildet sein. In beispielhaften Ausführungsformen kann der erste Ausrichtungsschlüssel 634 eine Bodenoberfläche koplanar mit einer Bodenoberfläche des ersten Widerstandsmusters 632 haben und er kann eine Dicke haben, welche im Wesentlichen die Gleiche ist wie oder ähnlich zu einer Dicke des ersten Widerstandsmusters 632. Der erste Ausrichtungsschlüssel 634 kann ein Metall und/oder ein Metallsilizid aufweisen, welches im Wesentlichen dasselbe ist wie dasjenige des ersten Widerstandsmusters 632.
  • In einer beispielhaften Ausführungsform kann der erste Ausrichtungsschlüssel 634 einen vertikalen Querschnitt von einer „U”-Form haben. Alternativ kann der erste Ausrichtungsschlüssel 634 einen vertikalen Querschnitt einer Stabform haben, von welcher eine obere Oberfläche parallel zu einer oberen Oberfläche des Substrats 500 sein kann.
  • Die Halbleitervorrichtung kann weiterhin eine Verdrahtung 715, eine zweite isolierende Zwischenschicht 720 und eine Schutzschicht 730 aufweisen.
  • Die Verdrahtung 715 kann ein viertes leitfähiges Schichtmuster 695 und ein viertes Sperrschichtmuster bzw. Grenzschichtmuster 705 aufweisen, welches einen Boden und eine Seitenwand des vierten leitfähigen Schichtmusters 695 umgibt. Das vierte leitfähige Schichtmuster 695 kann ein Metall, ein Metallnitrid und/oder ein Metallsilizid aufweisen und das vierte Grenzschichtmuster 705 kann ein Metall oder ein Metallnitrid aufweisen. In einer beispielhaften Ausführungsform kann die Verdrahtung 715 auf der ersten isolierenden Zwischenschicht 640 gebildet sein und elektrisch mit dem ersten Kontaktanschluss 685 verbunden sein.
  • Die zweite isolierende Zwischenschicht 720 kann auf der ersten isolierenden Zwischenschicht 640 gebildet sein und Seitenwände der Bitleitung 710 und der Verdrahtung 715 bedecken, und die Schutzschicht 730 kann auf der zweiten isolierenden Zwischenschicht 720, der Bitleitung 710 und der Verdrahtung 715 gebildet sein. Die zweite isolierende Zwischenschicht 720 und die Schutzschicht 730 können ein isolierendes Material aufweisen.
  • Die Halbleitervorrichtung kann weiterhin eine gemeinsame Source-Leitung (Common Source Line CSL = gemeinsame Source-Leitung) 600 aufweisen, welche elektrisch mit dem zweiten Störstellenbereich 505 verbunden ist. In beispielhaften Ausführungsformen kann die CSL 600 einen Abschnitt der ersten isolierenden Zwischenschicht 640 durchdringen und einen Kontakt mit einer Bodenoberfläche der Ätz-Stoppschicht 610 herstellen.
  • Wie obenstehend veranschaulicht ist, kann die Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen das erste Widerstandsmuster 632 aufweisen, welches die obere Oberfläche niedriger hat als diejenige der ersten isolierenden Zwischenschicht 640, das heißt, das erste Widerstandsmuster 632, von welchem die obere Oberfläche durch die erste isolierende Zwischenschicht bedeckt sein kann. Demnach kann das erste Widerstandsmuster 632 durch die erste isolierende Zwischenschicht 640 unter Bildung der Kontaktanschlüsse 685 und 680 geschützt sein. Demzufolge kann das erste Widerstandsmuster 632 gute elektrische Charakteristiken haben, und die Halbleitervorrichtung, welche das erste Widerstandsmuster 632 aufweist, kann auch gute elektrische Charakteristiken haben.
  • Die 27 bis 33 sind Querschnittsansichten, welche Stufen bzw. Arbeitsgänge eines Verfahrens zum Herstellen einer Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen veranschaulichen. Dieses Verfahren kann angewandt werden, um die Halbleitervorrichtung der 26 herzustellen, es darf jedoch nicht darauf beschränkt werden.
  • Bezug nehmend auf 27 kann eine Mehrzahl von Gate-Strukturen 560 auf einem Substrat 500 gebildet werden, welches eine Isolierschicht 510 darauf hat.
  • Das Substrat 500 kann durch die Isolierschicht 510 in einen aktiven Bereich und einen Feldbereich unterteilt sein. Das Substrat 500 kann einen Zellbereich I, in welchem Speicherzellen gebildet werden können, einen Logikbereich II, in welchem periphere Schaltungen zum Treiben bzw. Antreiben bzw. Ansteuern der Speicherzellen und ein Widerstandsmuster gebildet sein können, und einen Schreibbahn-Bereich III aufweisen, in welchem Ausrichtungsschlüssel zum Ausrichten von Vorrichtungen und/oder Chips gebildet sein können. Der Logikbereich II kann einen Peripherieschaltungsbereich aufweisen für die peripheren Schaltungen und einen Widerstandsbereich für das Widerstandsmuster, und nur der Widerstandsbereich ist in den 27 bis 33 für die Vereinfachung der Erklärung veranschaulicht. In beispielhaften Ausführungsformen kann sich der aktive Bereich in dem Zellbereich I des Substrats 500 in einer ersten Richtung parallel zu einer oberen Oberfläche des Substrats 500 erstrecken, und eine Mehrzahl von aktiven Bereichen kann in einer zweiten Richtung im Wesentlichen rechtwinklig zu der ersten Richtung gebildet sein. In den 27 bis 33 kann nur der aktive Bereich in dem Zellbereich I veranschaulicht sein.
  • Jede Gate-Struktur 560 kann durch ein nacheinanderfolgendes Bilden und Muster einer Tunnel-Isolierschicht, einer Floating-Gate-Schicht, einer dielektrischen Schicht und einer Steuergate-Schicht auf dem Zellbereich I des Substrats 500 gebildet werden. In einer beispielhaften Ausführungsform können nach dem Bilden einer Gate-Maske auf der Steuergate-Schicht, die Steuergate-Schicht, die dielektrische Schicht, die Floating Gate-Schicht und die Tunnel-Isolierschicht unter Verwendung der Gate-Maske als einer Ätz-Maske gemustert werden, um die Gate-Strukturen 560 zu bilden. Demnach kann jede Gate-Struktur 560 gebildet werden, so dass sie ein Tunnel-Isolierschicht-Muster 520, ein Floating Gate 530, ein dielektrisches Schichtmuster 540 und ein Steuergate 550 aufweist, welche nacheinanderfolgend auf dem Zellbereich I des Substrats 500 geschichtet sind. In beispielhaften Ausführungsformen kann eine Mehrzahl von Gate-Strukturen 560 in der ersten Richtung gebildet werden.
  • Die Tunnel-Isolierschicht kann unter Verwendung eines Oxids, beispielsweise Siliziumoxid, eines Oxynitrids, beispielsweise Silizium-Oxynitrid, Siliziumoxid dotiert mit Störstellen oder einem Low-k dielektrischen Material etc. gebildet werden, und die Floating Gate-Schicht kann unter Verwendung von dotiertem Polysilizium, einem Metall, welches eine hohe Austrittsarbeit bzw. Helmholtz'sche Funktion hat, beispielsweise Wolfram, Titan, Kobalt, Nickel etc. gebildet werden. Die dielektrische Schicht kann unter Verwendung eines Oxids und/oder eines Nitrids gebildet werden, so dass sie eine ONO-Struktur hat, oder unter Verwendung eines Metalloxids, welches eine hohe dielektrische Konstante hat. Das High-k Metalloxid kann beispielsweise Hafniumoxid, Titanoxid, Tantaloxid, Zirkonoxid, Aluminiumoxid etc. aufweisen. Die Steuergate-Schicht kann unter Verwendung von dotiertem Polysilizium, einem Metall mit geringem Widerstand, beispielsweise Aluminium, Kupfer etc., einem Metallnitrid, einem Metallsilizid, etc. gebildet werden.
  • Alternativ kann jede Gate-Struktur 560 gebildet werden, so dass sie ein Ladungsfallenschichtmuster (nicht gezeigt), ein Sperrschichtmuster bzw. Grenzschichtmuster (nicht gezeigt) und eine Gate-Elektrode (nicht gezeigt) aufweist, an Stelle des Floating-Gate 530, des dielektrischen Schichtmusters 540 und des Steuergate 550, welche nacheinanderfolgend auf dem Tunnel-Isolierschicht-Muster 520 geschichtet sind.
  • Das Ladungsfallenschichtmuster kann unter Verwendung eines Nitrids, beispielsweise Siliziumnitrid oder eines Oxids, beispielsweise Hafniumoxid gebildet werden, und das Grenzschichtmuster kann unter Verwendung eines Siliziumoxids oder eines Metalloxids, welches eine hohe dielektrische Konstante hat, beispielsweise Hafniumoxid, Titanoxid, Tantaloxid, Zirkonoxid, Aluminiumoxid etc. gebildet werden. Die Gate-Elektrode kann unter Verwendung von dotiertem Polysilizium, einem Metall mit geringem Widerstand, beispielsweise Aluminium, Kupfer etc., einem Metallnitrid, einem Metallsilizid etc. gebildet werden.
  • Hierin nachstehend ist nur der Fall, in welchem das Floating-Gate 530, das dielektrische Schichtmuster 540 und das Steuergate 550 auf dem Tunnel-Isolierschicht-Muster 520 gebildet sind, veranschaulicht.
  • In beispielhaften Ausführungsformen können die Tunnel-Isolierschicht-Muster 520 gebildet werden, so dass sie eine Inselform voneinander auf dem aktiven Bereich des Substrats 500 haben, und die Floating-Gates 530 können auch gebildet werden, so dass sie eine Inselform voneinander darauf haben. Jedes der dielektrischen Schichtmuster 540 und der Steuergates 550 kann gebildet werden, so dass es sich in der zweiten Richtung auf den Floating-Gates 530 und der Isolierschicht 510 erstreckt. Alternativ können die Tunnel-Isolierschicht-Muster 520 gebildet werden, so dass sie keine Inselform haben, sondern dass sie sich in der ersten Richtung auf dem aktiven Bereich des Substrats 500 erstrecken.
  • Bezug nehmend auf 28 kann ein Ionen-Implantationsvorgang unter Verwendung der Gate-Strukturen 560 als eine Ionen-Implantationsmaskedurchgeführt werden, um einen ersten, zweiten und dritten Störstellenbereich 503, 505 und 507 an oberen Abschnitten des aktiven Bereichs des Substrats 500 benachbart zu den Gate-Strukturen 560 zu bilden.
  • Eine Abstandsschicht bzw. Abstandshalterschicht kann auf dem Substrat 500 gebildet werden, um die Gate-Strukturen 560 zu bedecken. Die Abstandshalterschicht kann unter Verwendung eines Nitrids, beispielsweise Siliziumnitrid, durch einen CVD-Vorgang, einen ALD-Vorgang, einen Sputter-Vorgang etc. gebildet werden. Die Abstandshalter-Schicht kann durch einen anisotropen Ätz-Vorgang geätzt werden, um Abstandshalter 570 auf bzw. an Seitenwänden der Gate-Strukturen 560 zu bilden. Räume zwischen den Gate-Strukturen 560, welche voneinander mit einem relativ geringen Abstand beabstandet sind, können mit den Abstandshaltern 570 gefüllt werden.
  • Eine Schutzschicht kann auf den Abstandshaltern 570 und den Gate-Strukturen 560 gebildet werden. Die Schutzschicht kann unter Verwendung eines Nitrids, beispielsweise Siliziumnitrid durch einen CVD-Vorgang, einen ALD-Vorgang, einen Sputter-Vorgang etc. gebildet werden. Die Schutzschicht kann teilweise durch ein anisotropes Verfahren geätzt werden, um ein Schutzschichtmuster 580 zu bilden.
  • Bezug nehmend auf 29 kann eine erste isolierende Zwischenschicht 590, welche das Schutzschichtmuster 580 bedeckt, auf dem Substrat 500 gebildet werden. Die erste isolierende Zwischenschicht 590 kann unter Verwendung von Siliziumoxid, beispielsweise Borophosphosilikatglas (BPSG), undotiertem Silikatglas (USG), Spin-On-Glass (SOG) etc. durch einen chemischen Gasphasenabscheidungs(CVD = Chemical Vapor Deposition)-Vorgang, einen ALD-Vorgang, einen Sputter-Vorgang etc. gebildet werden.
  • Eine erste Öffnung (nicht gezeigt) kann durch die erste isolierende Zwischenschicht hindurch 590 gebildet werden, um den zweiten Störstellenbereich 505 freizulegen, und eine erste leitfähige Schicht, welche die erste Öffnung füllt, kann auf dem freigelegten zweiten Störstellenbereich 505 und der ersten isolierenden Zwischenschicht 590 gebildet werden. Die erste leitfähige Schicht kann unter Verwendung eines dotierten Polysiliziums, eines Metalls oder eines Metallsilizids gebildet werden. Die erste leitfähige Schicht kann planarisiert werden, bis die erste isolierende Zwischenschicht 590 freiliegend sein kann, um ein CSL 600 zu bilden, welches die erste Öffnung füllt und einen Kontakt mit dem zweiten Störstellenbereich 505 herstellt.
  • Eine Ätz-Stoppschicht 610 kann auf der ersten isolierenden Zwischenschicht 590 und der CSL 600 gebildet werden. In beispielhaften Ausführungsformen kann die Ätz-Stoppschicht 610 unter Verwendung beispielsweise von Siliziumnitrid gebildet werden.
  • Bezug nehmend auf 30 können Vorgänge, welche im Wesentlichen die Gleichen sind wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf 10 veranschaulicht sind, durchgeführt werden.
  • Besonders können obere Abschnitte der Ätz-Stoppschicht 610 und der ersten Isolier-Zwischenschicht 590 in dem Logikbereich II und dem Schreibbahn-Bereich III teilweise geätzt werden, um einen Graben 620 und eine erste Ausrichtungsschlüssel-Aussparung 625 zu bilden.
  • Bezug nehmend auf 31 können Vorgänge, welche im Wesentlichen dieselben sind wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf 10 veranschaulicht sind, durchgeführt werden.
  • Besonders kann eine Widerstandsschicht auf der ersten isolierenden Zwischenschicht 590 gebildet werden, welche den Graben 620 und die erste Ausrichtungsschlüssel-Aussparung 625 darauf hat, unter Verwendung beispielsweise von Wolfram oder Wolframsilizid, und eine dritte Isolierschicht (nicht gezeigt) kann auf der ersten isolierenden Zwischenschicht 590 gebildet werden, um den Graben 620 und die erste Ausrichtungsschlüssel-Aussparung 625 ausreichend zu füllen. Ein erstes Fotolackmuster (nicht gezeigt), welches teilweise den Graben 620 und die erste Ausrichtungsschlüssel-Aussparung 625 bedeckt, kann auf der dritten Isolierschicht gebildet werden. Das erste Fotolackmuster kann gebildet werden, um einen zentralen bzw. mittleren Abschnitt des Grabens 620 und einen zentralen bzw. mittleren Abschnitt der ersten Ausrichtungsschlüssel-Aussparung 625 zu bedecken.
  • Die dritte Isolierschicht und die Widerstandsschicht können gemustert werden unter Verwendung des ersten Fotolackmusters als einer Ätz-Maske, um jeweils ein drittes Isolierschichtmuster (nicht gezeigt) und eine erstes Widerstandsmuster (632) und eine erste Ausrichtungsschlüssel-Aussparung 625 zu bilden.
  • Das Fotolackmuster kann entfernt werden und das dritte Isolierschichtmuster kann auf dem ersten Widerstandsmuster 632 und der ersten Ausrichtungsschlüssel-Aussparung 625 verbleiben oder entfernt werden, um das erste Widerstandsmuster 632 und den ersten Ausrichtungsschlüssel 634 freizulegen.
  • Bezug nehmend auf 32 kann eine vierte Isolierschicht auf der Ätz-Stoppschicht 610 und der ersten isolierenden Zwischenschicht 590 gebildet werden, um den Graben 620 ausreichend zu füllen. In beispielhaften Ausführungsformen kann die vierte Isolierschicht unter Verwendung eines Materials, welches im Wesentlichen dasselbe ist wie dasjenige der ersten isolierenden Zwischenschicht 590 gebildet werden, und demnach können die isolierende Zwischenschicht 590 und die vierte Isolierschicht in eine einzelne Schicht überführt werden. Hierin nachstehend kann auf diese überführte Schicht Bezug genommen werden als eine erste Isolierschicht 640.
  • Vorgänge, welche im Wesentlichen dieselben sind wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf die 15 bis 18 veranschaulicht sind, können durchgeführt werden.
  • Besonders können eine erste Hartmaskenschicht (nicht gezeigt) und ein zweites Fotolackmuster (nicht gezeigt) auf der ersten isolierenden Zwischenschicht 640 gebildet werden, und die erste Hartmaskenschicht kann gemustert werden unter Verwendung des zweiten Fotolackmusters als einer Ätz-Maske. Die erste isolierende Zwischenschicht 640 und die Ätz-Stoppschicht 610 können teilweise entfernt werden unter Verwendung der gemusterten Hartmaskenschicht, um eine dritte Öffnung 650, welche den dritten Störstellenbereich 507 freilegt, und eine vierte Öffnung 655 zu bilden, welche das erste Widerstandsmuster 632 freilegt.
  • Das zweite Fotolackmuster und die gemusterte erste Hartmaskenschicht können entfernt werden.
  • Bezug nehmend auf 33 können Vorgängen, welche im Wesentlichen die Gleichen sind wie oder ähnlich zu denjenigen, welche unter Bezugnahme auf 19 veranschaulicht sind, durchgeführt werden.
  • Erste und zweite Kontaktanschlüsse 685 und 680, welche die dritte und vierte Öffnung 650 und 655 füllen, können auf dem freigelegten Widerstandsmuster 632 und dem freigelegten dritten Störstellenbereich 507 gebildet werden.
  • Besonders kann eine erste Grenzschicht bzw. Sperrschicht auf den freiliegenden oberen Oberflächen des ersten Widerstandsmusters 632 und des dritten Störstellenbereichs 507 und Seitenwänden der dritten und vierten Öffnung 650 und 655 gebildet werden, und eine zweite leitfähige Schicht, welche die dritte und vierte Öffnung 650 und 655 ausreichend füllt, kann auf der ersten Grenzschicht gebildet werden. Die zweite leitfähige Schicht und die erste Grenzschicht können planarisiert werden, bis eine obere Oberfläche der ersten isolierenden Zwischenschicht 640 freiliegend sein kann. In beispielhaften Ausführungsformen kann die erste Grenzschicht unter Verwendung eines Metalls oder Metallnitrids gebildet werden, und die zweite leitfähige Schicht kann unter Verwendung eines Metalls mit einem niedrigen Widerstand, beispielsweise Aluminium, Kupfer etc., einem Metallnitrid und/oder einem Metallsilizid gebildet werden.
  • In beispielhaften Ausführungsformen kann der Planarisierungsvorgang durch einen CMP-Vorgang durchgeführt werden. Das erste Widerstandsmuster 632 kann eine obere Oberfläche niedriger als diejenige der ersten isolierenden Zwischenschicht 640 haben, und demnach kann das erste Widerstandsmuster 632 während des CMP-Vorganges nicht beschädigt werden. Demzufolge kann der CMP-Vorgang eine große Vorgangs-Marge haben und das erste Widerstandsmuster 632 kann gute elektrische Charakteristiken haben.
  • Demnach kann der erste Kontaktanschluss 685, welcher einen direkten Kontakt mit der oberen Oberfläche des ersten Widerstandsmusters 632 herstellt und die vierte Öffnung 655 füllt, gebildet werden. Zusätzlich kann der zweite Kontaktanschluss 680, welcher einen direkten Kontakt mit der oberen Oberfläche des dritten Störstellenbereichs 507 herstellt und die dritte Öffnung 650 füllt, gebildet werden.
  • Der erste Kontaktanschluss 685 kann ein erstes Sperrschichtmuster bzw. Grenzschichtmuster 665 und ein erstes leitfähiges Schichtmuster 675 aufweisen, und der zweite Kontaktanschluss 680 kann ein zweites Sperrschichtmuster bzw. Grenzschichtmuster 660 und ein zweites leitfähiges Schichtmuster 670 aufweisen. In beispielhaften Ausführungsformen kann der zweite Kontaktanschluss 680 als ein Bitleitungskontaktanschluss dienen.
  • Bezug nehmend auf 26 wiederum kann einen zweite isolierende Zwischenschicht 720 auf der ersten isolierenden Zwischenschicht 640 gebildet werden, und die Anschlüsse 685 und 680 und eine Verdrahtung 715 und eine Bitleitung 710 können durch die zweite isolierende Zwischenschicht 720 hindurch gebildet werden, so dass sie elektrisch mit den Anschlüssen 685 und 680 verbunden sind.
  • In beispielhaften Ausführungsformen kann die zweite isolierende Zwischenschicht 720 teilweise entfernt werden, um eine fünfte Öffnung (nicht gezeigt) zu bilden, welche die Anschlüsse 685 und 680 freilegt, und eine zweite Grenzschicht bzw. Sperrschicht kann auf den freiliegenden Anschlüssen 685 und 680, einer Seitenwand der fünften Öffnung und den isolierenden Zwischenschichten 640 und 720 gebildet werden. Eine dritte leitfähige Schicht, welche die fünfte Öffnung ausreichend füllt, kann auf der zweiten Grenzschicht gebildet werden, und die dritte leitfähige Schicht und die zweite Grenzschicht können planarisiert werden, bis eine obere Oberfläche der zweiten isolierenden Zwischenschicht 720 freiliegend sein kann, um die Bitleitung 710 und die Verdrahtung 715 zu bilden. Die zweite Grenzschicht kann unter Verwendung eines Metalls oder Metallnitrids gebildet werden, und die dritte leitfähige Schicht kann unter Verwendung eines Metalls, eines Metallnitrids und/oder eines Metallsilizids gebildet werden. In beispielhaften Ausführungsformen kann die Bitleitung 710 gebildet werden, so dass sie sich in der ersten Richtung erstreckt.
  • Eine Schutzschicht 730 kann auf der Bitleitung 710, der Verdrahtung 715 und der zweiten isolierenden Zwischenschicht 720 gebildet werden, um die Halbleitervorrichtung herzustellen.
  • Das Verfahren zum Herstellen der Halbleitervorrichtung in Übereinstimmung mit beispielhaften Ausführungsformen kann nicht nur auf die SRAM-Vorrichtung oder die NAND-Flashspeichervorrichtung angewandt werden, sondern auch auf andere Halbleitervorrichtungen, welche ein Widerstandsmuster haben, welches ein Metall und/oder ein Metallsilizid aufweist. Demnach kann das Verfahren auf eine dynamische Schreib-Lesespeicher-(DRAM = Dynamic Random Access Memory-)Vorrichtung oder eine NOR-Flashspeichervorrichtung, eine Phasenänderungs- bzw. Phase-Change-Schreib-Lesespeicher(PROM = Phase-Change Random Access Memory)-Vorrichtung etc. angewandt werden. Zusätzlich kann dieses Verfahren auf Halbleitervorrichtungen angewandt werden, welche ein Widerstandsmuster haben, welches andere Materialien an Stelle eines Metalls, beispielsweise ein isolierendes Material, aufweist.
  • Während beispielhafte Ausführungsformen insbesondere gezeigt und beschrieben worden sind, wird es von Fachleuten verstanden werden, dass verschiedene Änderungen in der Form und in Details darin getätigt werden können, ohne vom Gedanken und dem Umfang der vorliegenden Erfindung, wie sie durch die vorliegenden Ansprüche definiert ist, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • KR 2011-0142292 [0001]

Claims (10)

  1. Halbleitervorrichtung, die Folgendes aufweist: eine Gate-Struktur (200, 560) auf einem Substrat (100, 500), wobei die Gate-Struktur (200, 560) ein erstes Metall aufweist; eine isolierende Zwischenschicht (250, 340, 640), welche die Gate-Struktur (200, 560) auf dem Substrat (100, 500) bedeckt; ein Widerstandsmuster (312, 632) in der isolierenden Zwischenschicht (250, 340, 640), wobei das Widerstandsmuster (312, 632) eine obere Oberfläche niedriger als eine obere Oberfläche der isolierenden Zwischenschicht (250, 340, 640) hat, und ein zweites Metall unterschiedlich von dem ersten Metall wenigstens an einem oberen Abschnitt davon aufweist; und einen ersten Kontaktanschluss (452, 685) durch einen ersten Abschnitt der isolierenden Zwischenschicht (250, 340, 640) hindurch, wobei der erste Kontaktanschluss (452, 685) einen direkten Kontakt mit dem oberen Abschnitt des Widerstandsmusters (312, 632) herstellt.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Substrat (100, 500) in einen aktiven Bereich und einen Feldbereich aufgeteilt ist, und weiterhin Folgendes aufweist: wenigstens einen zweiten Kontaktanschluss (280, 680) durch einen zweiten Abschnitt der isolierenden Zwischenschicht (250, 340, 640) hindurch, wobei der wenigstens eine zweite Kontaktanschluss (280, 680) elektrisch mit dem aktiven Bereich verbunden ist; und einen gemeinsamen Kontaktanschluss (456) durch die isolierende Zwischenschicht (250, 340, 640) hindurch, wobei der gemeinsame Kontaktanschluss (456) einen Kontakt mit einer oberen Oberfläche der Gate-Struktur (200, 560) und einer oberen Oberfläche des zweiten Kontaktanschlusses (280, 680) herstellt.
  3. Halbleitervorrichtung nach Anspruch 2, wobei der erste Kontaktanschluss (452, 685) und der gemeinsame Kontaktanschluss (456) obere Oberflächen haben, welche im Wesentlichen koplanar miteinander sind.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die isolierende Zwischenschicht (250, 340, 640) eine Ätz-Stoppschicht (290, 610) aufweist, welche eine Bodenoberfläche hat, welche koplanar zu einer oberen Oberfläche des zweiten Kontaktanschlusses (280, 680) ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das Widerstandsmuster (312, 632) Wolfram oder Wolframsilizid aufweist.
  6. Halbleitervorrichtung nach Anspruch 1, weiterhin aufweisend: einen Ausrichtungsschlüssel (314, 318, 634) in der isolierenden Zwischenschicht (250, 340, 640), wobei der Ausrichtungsschlüssel (314, 318, 634) eine Bodenoberfläche hat, welche koplanar mit einer Bodenoberfläche des Widerstandsmusters (312, 632) ist, und das zweite Metall aufweist.
  7. Halbleitervorrichtung nach Anspruch 1, wobei eine Bodenoberfläche des Widerstandsmusters (312, 632) niedriger ist als eine obere Oberfläche der Gate-Struktur (200, 560).
  8. Halbleitervorrichtung nach Anspruch 1, wobei eine Bodenoberfläche des Widerstandsmusters (312, 632) höher ist als eine obere Oberfläche der Gate-Struktur (200, 560).
  9. Halbleitervorrichtung nach Anspruch 1, wobei die Gate-Struktur (200, 560) ein Tunnel-Isolierschichtmuster (520), ein Floating-Gate (530), ein dielektrisches Schichtmuster (120, 540) und ein Steuergate (550) aufweist, welche nacheinanderfolgend auf dem Substrat (100, 500) geschichtet sind, und wobei das Steuergate (550) das erste Metall aufweist.
  10. Halbleitervorrichtung, die Folgendes aufweist: eine Gate-Struktur (200, 560) auf einem Zellbereich eines Substrats (100, 500), welches in einen aktiven Bereich und einen Feldbereich unterteilt ist, und den Zellbereich (I) und einen Logikbereich (II) aufweist, wobei die Gate-Struktur (200, 560) ein erstes Metall aufweist; eine isolierende Zwischenschicht (250, 340, 640), welche die Gate-Struktur (200, 560) auf dem Substrat (100, 500) bedeckt; ein Widerstandsmuster (312, 632) in der isolierenden Zwischenschicht (250, 340, 640) in dem Logikbereich (II), wobei das Widerstandsmuster (312, 632) eine obere Oberfläche niedriger als eine obere Oberfläche der isolierenden Zwischenschicht (250, 340, 640) hat, und ein zweites Metall unterschiedlich von dem ersten Metall aufweist; einen ersten Kontaktanschluss (452, 685) durch einen Abschnitt der isolierenden Zwischenschicht (250, 340, 640) hindurch, wobei der erste Kontaktanschluss (452, 685) einen Kontakt mit einer oberen Oberfläche des Widerstandsmusters (312, 632) herstellt; wenigstens einen zweiten Kontaktanschluss (280, 680) durch die isolierende Zwischenschicht (250, 340, 640) in dem Zellbereich (I) hindurch, wobei der wenigstens eine zweite Kontaktanschluss (280, 680) elektrisch mit dem aktiven Bereich verbunden ist; und einen gemeinsamen Kontaktanschluss (456) durch die isolierende Zwischenschicht (250, 340, 640) in dem Zellbereich (I) hindurch, wobei der gemeinsame Kontaktanschluss (456) einen Kontakt mit einer oberen Oberfläche der Gate-Struktur (200, 560) und einer oberen Oberfläche des wenigstens einen zweiten Kontaktanschlusses (280, 680) herstellt.
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