DE102019200120B4 - Schaltungen basierend auf komplementären Feldeffekttransistoren - Google Patents

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Abstract

Struktur, umfassend:einen ersten komplementären Feldeffekttransistor (50) mit einem ersten Nanosheet-Transistor mit einem Source/Drain-Bereich (38) und einem zweiten Nanosheet-Transistor mit einem Source/Drain-Bereich (46), wobei der Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) über dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) gestapelt ist und wobei der erste Nanosheet-Transistor und der zweite Nanosheet-Transistor des ersten komplementären Feldeffekttransistors ein gemeinsames Gate (66) haben;einen Kontakt (88), der sich vertikal erstreckt, um den Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors und den Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors zu verbinden;einen zweiten komplementären Feldeffekttransistor (52) mit einem Nanosheet-Transistor mit einer funktionalen Gatestruktur (66), die mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors gekoppelt ist;eine Grabenisolierung (16) mit einer oberseitigen Oberfläche,wobei die funktionale Gatestruktur (66) des Nanosheet-Transistors des zweiten komplementären Feldeffekttransistors und der Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors auf der oberseitigen Oberfläche der Grabenisolierung angeordnet sind;eine vergrabene Zwischenverbindung (78) auf der oberseitigen Oberfläche der Grabenisolierung, wobei die vergrabene Zwischenverbindung die funktionale Gatestruktur (66) des Nanosheet-Transistors des zweiten komplementären Feldeffekttransistors mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors koppelt; undeine dielektrische Schicht (42), die zwischen dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors und dem Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors angeordnet ist,wobei die vergrabene Zwischenverbindung zwischen der oberseitigen Oberfläche der Grabenisolierung und der dielektrischen Schicht (42) angeordnet ist.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft die Fertigung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Strukturen und Schaltungen mit mehreren Nanosheet-Feldeffekttransistoren und Verfahren zum Bilden solcher Strukturen und Schaltungen.
  • Vorrichtungsstrukturen für einen Feldeffekttransistor umfassen im Allgemeinen eine Source-, eine Drain- und eine Gateelektrode, die ausgebildet ist, um einen Fluss von Ladungsträgern in einem Kanal zu schalten, der in einem Halbleiterkörper zwischen Source und Drain gebildet wird. Wenn eine Steuerspannung, die eine bestimmte Schwellspannung übersteigt, an die Gateelektrode angelegt wird, erzeugt der Fluss von Ladungsträgern in dem Kanal zwischen Source und Drain einen Vorrichtungsausgangsstrom.
  • Der Körper und Kanal eines ebenen Feldeffekttransistors sind unterhalb der oberseitigen Oberfläche eines Substrats angeordnet, auf dem die Gateelektrode lagert. Ein Feldeffekttransistor vom Finnentyp (FinFET) stellt eine unebene Vorrichtungsstruktur für einen Feldeffekttransistor dar, der in einer integrierten Schaltung dichter gepackt sein kann als ebene Feldeffekttransistoren. Ein FinFET umfasst eine Finne, stark dotierte Source/Drain-Bereiche und eine Gateelektrode, die sich um die Finne wickelt. Während des Betriebs wird ein Kanal für einen Fluss von Ladungsträgern in der Finne zwischen dem Source/Drain-Bereichen gebildet. Im Vergleich zu ebenen Feldeffekttransistoren verbessert die Anordnung zwischen der Gatestruktur und der Finne die Steuerung über den Kanal und verringert den Leckstrom, wenn sich der FinFET in seinem „Aus“-Zustand befindet. Dies wiederum verringert die Schwellspannungen im Vergleich zu planaren Feldeffekttransistoren und führt zu einem verbesserten Leistungsvermögen und niedrigerem Energieverbrauch.
  • Nanosheet-Feldeffekttransistoren wurden als eine fortschrittliche Art von FinFET entwickelt, die eine zusätzliche Zunahme in der Packungsdichte in einer integrierten Schaltung zulassen. Der Körper eines Nanosheet-Feldeffekttransistors umfasst mehrere Nanosheet-Kanalschichten, die in einer dreidimensionalen Anordnung vertikal gestapelt sind. Abschnitte eines Gatestapels können alle Seiten der einzelnen Nanosheet-Kanalschichten in einer Gate-All-Around-Anordnung umgeben. Die Nanosheet-Kanalschichten sind anfänglich in einem Schichtstapel mit Opferschichten angeordnet, die aus einem Material (z. B. Siliziumgermanium) gebildet sind, das selektiv zu dem Material (z. B. Silizium) geätzt werden kann, das die Nanosheet-Kanalschichten bildet. Die Opferschichten werden geätzt und entfernt, um die Nanosheet-Kanalschichten freizulegen und um Platz für die Bildung des Gatestapels bereitzustellen.
  • Bekannt ist dabei aus WO 2017 / 105 515 A1 ein gestapelter Transistor mit übereinander liegenden komplementären Nanodraht-Transistoren, deren übereinander gestapelte Source/Drain-Bereiche mittels eines Kontakts, der sich vertikal erstreckt, verbunden sind. Deratiges ist auch bekannt aus US 2016 / 0 211 264 US 9 029 173 B2 eine 3D-IC-Vorrichtung, bei der ein vertikaler Kontakt durch komplementäre Source/Drain-Bereiche einen pull down nMOS und einen darüber liegenden pull up pMOS in einem SRAM miteinander verbindet.
  • ZUSAMMENFASSUNG
  • Erfindungsgemäß ist eine Vorrichtung gem. Anspruch 1 oder 5 bzw. ein Verfahren gem. Anspruch 6.
  • Figurenliste
  • Die beiliegenden Zeichnungen, die dieser Beschreibung beigefügt sind, stellen verschiedene Ausführungsformen der Erfindung dar und dienen zusammen mit einer allgemeinen Beschreibung oben und der detaillierten Beschreibungen unten zur Erläuterung der Ausführungsformen der Erfindung.
    • 1 ist eine Querschnittansicht einer Vorrichtungsstruktur an einer anfänglichen Fertigungsphase eines Bearbeitungsverfahrens gemäß Ausführungsformen der Erfindung.
    • 2 ist zeigt eine Querschnittansicht der Vorrichtungsstruktur aus 1 in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens.
    • 2A ist eine Querschnittansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 2A-2A in 2B genommen ist.
    • 2B ist eine Aufsicht der Vorrichtungsstruktur aus den 2, 2A, in denen 2 im Allgemeinen entlang der Linie 2-3 genommen ist und 2A im Allgemeinen entlang der Linie 2A-2A genommen ist und in denen lediglich die Opfergatestrukturen und Körpermerkmale aus Klarheitsgründen der Beschreibung dargestellt sind.
    • 3-8 Querschnittansicht der Vorrichtungsstruktur aus 2 in nachfolgenden Fertigungsphasen darstellen.
    • 3A-8A Querschnittansicht der Vorrichtungsstruktur aus 2A in nachfolgenden Fertigungsphasen zeigen.
    • 8B eine Aufsichtsansicht der Vorrichtungsstruktur aus den 8, 8A zeigt, in denen 8 im Allgemeinen entlang der Linie 8-8 genommen ist und 8A im Allgemeinen entlang der Linie 8A-8A genommen ist und in denen lediglich die Opfergatestrukturen, Körpermerkmale und Source/Drain-Bereiche aus Klarheitsgründen der Beschreibung gezeigt sind.
    • 9 ist eine Aufsicht ähnlich 8B der Vorrichtungsstruktur aus den 8, 8A, 8B in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens und in denen lediglich die Opfergatestrukturen, Körpermerkmale und Source/Drain-Bereiche aus Klarheitsgründen der Beschreibung gezeigt sind.
    • 9A ist eine Querschnittansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 9A-9A in 9 gezeigt ist.
    • 9B ist eine Querschnittansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 9B-9B in 9 gezeigt ist.
    • 9C ist eine Querschnittansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 9C-9C in 9 genommen ist.
    • 10A-12A sind Querschnittansichten der Vorrichtungsstruktur aus 9A an sukzessiven Fertigungsphasen.
    • 10B-12B sind Querschnittansichten der Vorrichtungsstruktur aus 9B an sukzessiven Fertigungsphasen.
    • 10C-12C sind Querschnittansichten der Vorrichtungsstruktur aus 9C an sukzessiven Fertigungsphasen.
    • 13 ist eine Aufsicht ähnlich 8 der Vorrichtungsstruktur der 12A, 12B, 12C in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens und in der lediglich die funktionalen Gatestrukturen, Körpermerkmale und Source/Drain-Bereiche aus Klarheitsgründen der Beschreibung dargestellt sind.
    • 13A ist eine Querschnittansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 13A-13A in 13 genommen ist.
    • 13B ist eine Querschnittansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 13B-13B in 13 genommen ist.
    • 13C ist eine Querschnittansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 13C-13C in 13 genommen ist.
    • 13D ist eine Querschnittansicht der Vorrichtungsstruktur, die im Allgemeinen entlang der Linie 13D-13D in 13 genommen ist.
    • 14A ist eine Querschnittansicht der Vorrichtungsstruktur, aus 13A in einer nachfolgenden Fertigungsphase.
    • 14B ist eine Querschnittansicht der Vorrichtungsstruktur, aus 13B in einer nachfolgenden Fertigungsphase.
    • 14C ist eine Querschnittansicht der Vorrichtungsstruktur, aus 13C in einer nachfolgenden Fertigungsphase.
    • 14D ist eine Querschnittansicht der Vorrichtungsstruktur, aus 13D in einer nachfolgenden Fertigungsphase.
  • DETAILLIERTE BESCHREIBUNG
  • Mit Bezug auf 1 und gemäß Ausführungsformen der Erfindung werden Halbleiterschichten 11 und Halbleiterschichten 13 in einem mehrlagigen Stapel auf einem Substrat 14 gebildet. Das Substrat 14 ist aus einem Halbleitermaterial gebildet, z. B. einkristallinem Silizium. Die Halbleiterschichten 11, 13 können durch einen epitaktischen Wachstumsprozess mit der alternierenden Zusammensetzung während des Wachstums durch eine Auswahl der Reaktanden sequentiell gebildet werden. Die Anzahl von Halbleiterschichten 11 und Halbleiterschichten 13 kann sich von der Anzahl der dargestellten anschaulichen Ausführungsform unterscheiden und kann insbesondere größer sein als die in der anschaulichen Ausführungsform und es können zusätzliche Paare von Schichten 11 und 13 hinzugefügt werden.
  • Die Halbleiterschichten 11 sind aus einem Halbleitermaterial gebildet und die Halbleiterschichten 13 sind aus einem unterschiedlichen Halbleitermaterial gebildet, das bezüglich dem Halbleitermaterial der Halbleiterschichten 11 selektiv entfernbar ist. Gemäß der Verwendung hierin bedeutet der Begriff „selektiv“ mit Bezug auf ein Materialentfernungsprozess (z. B. Ätzen), dass die Materialentfernungsrate (insbesondere Ätzrate) für das Zielmaterial bei einer geeigneten Wahl des Ätzmittels größer ist als die Entfernungsrate für wenigstens ein anderes Material, das dem Materialentfernungsprozess ausgesetzt wird. In einer Ausführungsform können die Halbleiterschichten 11 aus Silizium (Si) gebildet sein und die Halbleiterschichten 13 können aus Siliziumgermanium (SiGe) mit einem Germaniumanteil von zwanzig Prozent (20 %) bis sechzig Prozent (60 %) gebildet sein, das bei einer höheren Rate geätzt wird, als Silizium.
  • Auf der oberseitigen Oberfläche der obersten Halbleiterschicht 11 des mehrlagigen Stapels werden Opfergatestrukturen 20 mit einem gegebenen Abstand gebildet. Die Opfergatestrukturen 20 können aus einem Halbleitermaterial gebildet sein, z. B. amorphem Silizium, das durch CVD abgeschieden und mit einem reaktiven lonenätzen (RIE) unter Verwendung einer Hartmaske strukturiert wird. Die Opfergatestrukturen 20 sind zwischen benachbarten Opfergatestrukturen (nicht dargestellt) auf der oberseitigen Oberfläche der obersten Halbleiterschicht 11 des Schichtstapels angeordnet.
  • Jede der Opfergatestrukturen 20 ist mit einer dielektrischen Kappe 22 bedeckt, die an ihrer oberseitigen Oberfläche angeordnet ist. Die dielektrische Kappe 22 kann z. B. aus Siliziumnitrid (Si3N4) gebildet sein. Auf der oberseitigen Oberfläche der obersten Halbleiterschicht 11 des Schichtstapels sind dielektrische Abstandshalter 24 gebildet und neben den vertikalen Seitenwänden von jeder Opfergatestruktur 20 und ihrer dielektrischen Kappe 22 angeordnet. Die dielektrischen Abstandshalter 24 können aus einem Low-k-Dielektrikumsmaterial gebildet sein, z. B. SiBCN oder SiOCN.
  • Mit Bezug auf die 2, 2A, 2B, in denen ähnliche Bezugszeichen ähnliche Merkmale in 1 bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens werden Finnen oder Körpermerkmale 21 aus den Halbleiterschichten 11, 13 des Schichtstapels durch einen Ätzprozess gebildet, der von der Opfergatestruktur 20 und den zugeordneten dielektrischen Abstandshaltern 24 als Ätzmaske abhängt. Der selbstausgerichtete Ätzprozess, der einen reaktiven lonenätz (RIE) -Prozess darstellen kann, hängt von wenigsten einer Ätzchemie zum Ätzen von Gräben ab, die sich durch die Halbleiterschichten 11, 13 erstrecken. In der anschaulichen Ausführungsform sind die Körpermerkmale 26 zwischen benachbarten Körpermerkmalen (nicht dargestellt) angeordnet, die durch den selbstausgerichteten Ätzprozess unterhalb der zusätzlichen Opfergatestrukturen (nicht dargestellt) gebildet werden, welche die Opfergatestrukturen 20 flankieren, so dass zusätzliche Räume 25 an der Peripherie der Körpermerkmale 26 angeordnet werden.
  • Jedes der Körpermerkmale 26 umfasst Nanosheet-Kanalschichten 10, die aus den Halbleiterschichten 11 und Opferschichten 12 strukturiert werden, die aus den Halbleiterschichten 13 strukturiert werden. Die Schichten 10, 12 erben die entsprechenden Dicken der Schichten 11, 13. Die Nanosheet-Kanalschichten 10 sind mit den Opferschichten 12 in einer vertikalen Richtung alternierend angeordnet. Die Schichten 10, 12 sind entlang der Seitenwände von jedem Körpermerkmal 26 ausgerichtet. Benachbarte Körpermerkmale 26 werden durch Räume 25 getrennt. In einer anschaulichen Ausführungsform kann die Struktur eine Menge aus vier Körpermerkmalen 26 umfassen, die im Allgemeinen an den Ecken eines Rechtecks angeordnet sind, wie am besten in 2B dargestellt ist.
  • Es kann eine dielektrische Schicht 16 gebildet werden, die die Halbleiterschichten 10, 12 von dem Substrat 14 elektrisch isoliert. Zum Beispiel kann die dielektrische Schicht 16 durch ein Ätzen der Gräben in das Substrat 14 und ein Ätzen des Substrats 14 lateral unterhalb der Schichten 10, 12 und ein nachfolgendes Füllen mit einem dielektrischen Material, z. B. Siliziumdioxid (SiO2), gebildet werden. Die dielektrische Schicht 16 isoliert die Körpermerkmale 26 von dem Substrat 14 elektrisch.
  • Mit Bezug auf die 3, 3A, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 2, 2A bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens werden die Opferschichten 12 relativ zu den Nanosheet-Kanalschichten 10 mit einem Trockenätzprozess oder einem isotropen Nassätzprozess lateral vertieft, der die Materialien, die die Opferschichten 12 bilden, selektiv bezüglich dem Material ätzt, das die Nanosheet-Kanalschichten 10 verbindet. Das laterale Vertiefen der Opferschichten 12 erzeugt Vertiefungen in den Seitenwänden von jedem Körpermerkmal 26, da die Nanosheet-Kanalschichten 10 nicht seitlich vertieft werden.
  • In den Vertiefungen in den Seitenwänden von jedem Körpermerkmal 26 werden innere Abstandshalter 34 gebildet. Die inneren Abstandshalter 34 können durch Abscheiden einer konformen Schicht gebildet aus einem dielektrischen Material, z. B. Siliziumnitrid (Si3N4), durch eine Atomlagenabscheidung (ALD) gebildet werden, welche die Vertiefungen füllt, und dann kann ein Ätzprozess durchgeführt werden, der die konforme Schicht außerhalb der Vertiefungen entfernt.
  • Nachdem die inneren Abstandshalter 34 gebildet werden, wird eine epitaktische Halbleiterschicht 36 in den Räumen 25 zwischen den Seitenwänden der Körpermerkmale 26 gebildet. Die epitaktische Halbleiterschicht 36 kann durch einen epitaktischen Wachstumsprozess gebildet werden, in dem das Halbleitermaterial aus Wachstumskeimen wächst, die durch die freiliegenden Oberflächen der Nanosheet-Kanalschichten 10 an den Seitenwänden der Körpermerkmale 26 bereitgestellt werden und die in dem Raum 25 zwischen benachbarten Körpermerkmalen 26 zusammenwachsen. Die epitaktische Halbleiterschicht 36 ist von den Opferschichten 12 durch die inneren Abstandshalter 34 physikalisch isoliert, die auch ein unerwünschtes epitaktisches Wachstum von den Opferschichten 12 verhindern. Die epitaktische Halbleiterschicht 36 kann gewachsen werden, um die Räume zwischen den Seitenwänden der Körpermerkmale 26 zu überfüllen, und kann dann durch ein chemisch-mechanisches Polieren (CMP) planarisiert werden, so dass sie bezüglich der dielektrischen Kappen 22 koplanar ist. Alternativ kann das epitaktische Wachstum der epitaktischen Halbleiterschicht 36 beendet werden, bevor die Räume belegt werden. Die verbleibenden Räume können durch ein Abscheiden von stark dotiertem Siliziumgermanium (SiG) oder einem Metall, z. B. Wolfram (W), gefüllt werden.
  • Das Halbleitermaterial, das die epitaktische Halbleiterschicht 36 bildet, kann stark dotiert sein, so dass es entweder eine elektrische Leitfähigkeit vom p-Typ oder eine elektrische Leitfähigkeit vom n-Typ aufweist. In einer Ausführungsform kann die epitaktische Halbleiterschicht 36 während des epitaktischen Wachstums mit einem Dotierstoff vom n-Typ aus der Gruppe V des Periodensystems (z. B. Phosphor (P) und/oder Arsen (As)) dotiert werden, welches eine elektrische Leitfähigkeit vom n-Typ bereitstellt. In einer alternativen Ausführungsform kann die epitaktische Halbleiterschicht 36 während des epitaktischen Wachstums mit einem Dotierstoff vom p-Typ aus der Gruppe III des Periodensystems dotiert werden (z. B. Bor (B), Aluminium(AI), Gallium (Ga) und/oder Indium (In)), das eine elektrische Leitfähigkeit vom p-Typ bereitstellt.
  • Mit Bezug auf die 4, 4A, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 3, 3A bezeichnen, und in der nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird die epitaktische Halbleiterschicht 36 mit einem Ätzprozess vertieft. Die verbleibenden Abschnitte der Halbleiterschicht 36 legen Source/Drain-Bereiche 38 fest, die lediglich mit den unteren Nanosheet-Kanalschichten 10 gekoppelt sind. Gemäß der Verwendung hierin bezeichnet der Begriff „Source/Drain-Bereich“ einen dotierten Bereich eines Halbleitermaterials, das entweder als Source oder Drain eines Nanosheet-Feldeffekttransistor fungieren kann. Die Source/Drain-Bereiche 38 sind von den Opferschichten 12 durch die inneren Abstandshalter 34 physikalisch isoliert. Die Source/Drain-Bereiche 38 sind von dem Substrat 14 durch die dielektrische Schicht 16 elektrisch isoliert. Über jedem Source/Drain-Bereich 38 wird erneut ein Raum geöffnet, so dass die oberste Nanosheet-Kanalschicht 10 an den Seitenwänden der Körpermerkmale 26 freiliegende Oberflächen aufweist.
  • Mit Bezug auf die 5, 5A, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 4, 4A bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird die Halbleiterschicht 36 strukturiert, um Abschnitt 39 der Halbleiterschicht 36 in Abschnitten der Räume 25 zwischen den Körpermerkmalen 26 vollständig zu entfernen. Die Strukturierung der Halbleiterschicht 36 schneidet die Source/Drain-Bereiche 38 der Halbleiterschicht 36 in Abschnitte, die in der fertigen Struktur unterschiedlichen Transistoren zugeordnet sind.
  • Mit Bezug auf die 6, 6A, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 5, 5A bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird eine dielektrische Schicht 42, die aus einem dielektrischen Material gebildet ist, z. B. Siliziumdioxid (SiO2), abgeschieden und mit einem Ätzprozess vertieft. Die dielektrische Schicht 42 bedeckt die Source/Drain-Bereiche 38, wird jedoch bis zu einem Grad vertieft, so dass die Oberflächen der oberen Nanosheet-Kanalschicht 10 an den Seitenwänden und der Körpermerkmale 26 freiliegen. Die dielektrische Schicht 42 füllt auch die Abschnitte der Räume 25, von denen die Abschnitte 39 der Halbleiterschicht 36 vollständig entfernt wurden.
  • Mit Bezug auf die 7, 7A, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 6, 6A bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird eine epitaktische Halbleiterschicht 44 über der dielektrischen Schicht 42 in den Räumen 25 zwischen den Seitenwänden der Körpermerkmale 26 gebildet und mit einem Ätzprozess vertieft. Die epitaktische Halbleiterschicht 44 kann durch einen epitaktischen Wachstumsprozess gebildet werden, in dem das Halbleitermaterial aus den Wachstumskeimen wächst, die durch die freiliegenden Oberflächen der oberen Nanosheet-Kanalschichten 10 an den Seitenwänden der Körpermerkmale 26 freiliegen, und wachsen in dem Raum zwischen benachbarten Körpermerkmalen 26 zusammen. Die inneren Abstandshalter 34 isolieren die epitaktische Halbleiterschicht 44 physikalisch gegenüber den Opferschichten 12 und verhindern auch ein unerwünschtes epitaktisches Wachsen aus den Opferschichten 12. Die epitaktische Halbleiterschicht 44 kann gewachsen werden, um die Räume 25 zwischen den Seitenwänden der Körpermerkmale 26 zu überfüllen, und sie wird dann durch ein chemisch-mechanisches Polieren (CMP) planarisiert, so dass sie bezüglich der dielektrischen Kappen 22 koplanar ist, und sie wird in einem Zurückätzungsprozess vertieft.
  • Das Halbleitermaterial, das die epitaktische Halbleiterschicht 44 bildet, kann stark dotiert sein, so dass es eine elektrische Leitfähigkeit aufweist, die bezüglich der elektrischen Leitfähigkeit der Source/Drain-Bereiche 38 entgegengesetzt ist. In einer Ausführungsform, in der die Source/Drain-Bereich 38 eine elektrische Leitfähigkeit vom p-Typ aufweisen, kann die epitaktische Halbleiterschicht 44 während des epitaktischen Wachstums mit einem Dotierstoff vom n-Typ aus der Gruppe V des Periodensystems (z. B. Phosphor (P) und/oder Arsen (As)) dotiert werden, der eine elektrische Leitfähigkeit vom n-Typ bereitstellt. In einer Ausführungsform, in der die Source/Drain-Bereiche 38 eine elektrische Leitfähigkeit vom n-Typ aufweisen, kann die epitaktische Halbleiterschicht 44 während des epitaktischen Wachstums mit einem Dotierstoff vom p-Typ aus der Gruppe III des Periodensystems (z. B. Bor (B), Aluminium (AI), Gallium (Ga) und/oder Indium (In)) dotiert werden, welches eine elektrische Leitfähigkeit vom p-Typ bereitstellt.
  • Mit Bezug auf die 8, 8A, 8B, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 7, 7A bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird die epitaktische Halbleiterschicht 44 strukturiert, um Abschnitte der Halbleiterschicht 44 in einem Bereich zwischen Körpermerkmalen 26 von verschiedenen Transistoren und in Bereichen zu entfernen, in denen ein komplementärer Feldeffekttransistor nicht erforderlich ist. Die verbleibenden Abschnitte der Halbleiterschicht 44 legen Source/Drain-Bereiche 46 fest, die lediglich mit der oberen Nanosheet-Kanalschicht 10 gekoppelt sind. Gemäß der Verwendung hierin bedeutet der Begriff „Source/Drain-Bereich“ einen dotierten Bereich aus Halbleitermaterial, der entweder als Source oder Drain eines Nanosheet-Feldeffekttransistors fungieren kann. Die Source/Drain-Bereiche 46 sind von den Opferschichten 12 durch die inneren Abstandshalter 34 physikalisch isoliert. Die Source/Drain-Bereiche 46 sind von den Source/Drain-Bereichen 38 durch die dielektrische Schicht 42 elektrisch isoliert.
  • Es wird eine dielektrische Schicht 60 abgeschieden und durch ein chemisch-mechanisches Polieren (CMP) planarisiert. In einer Ausführungsform kann die dielektrische Schicht 60 aus einem elektrischen Isolator gebildet sein, z. B. Siliziumdioxid (SiO2).
  • Wie am besten in 8B dargestellt ist, sind die Source/Drain-Bereiche 38 und 46 den unterschiedlichen Körpermerkmalen 26 einer Vorrichtungsstruktur zugeordnet, die eine sechs-Transistor (6-T) -Direktzugriffsspeicher (SRAM) -Zelle in einer Ausführungsform sein kann. Die Source/Drain-Bereiche 38, die aus der Halbleiterschicht 36 gebildet sind, werden in einer Schicht angeordnet, die sich vertikal unterhalb einer Schicht befindet, die Source/Drain-Bereiche 46 umfasst, die aus der Halbleiterschicht 44 gebildet werden.
  • In zwei Beispielen ist einer der Source/Drain-Bereiche 46 mit einem der Source/Drain-Bereiche 38 gestapelt, um Transistorpaare aus entsprechenden komplementären Feldeffekttransistoren (CFETs) 50, 52 festzulegen. In jedem Stapel sind die oberen Source/Drain-Bereiche 46 von den unteren Source/Drain-Bereichen 38 aus einem Halbleitermaterial von einem entgegengesetzten Leitfähigkeitstyp durch einen Abschnitt der dielektrischen Schicht 42 getrennt, die eine elektrische Isolierung bereitstellt. In einer Ausführungsform können die oberen Source/Drain-Bereiche 46 der CFETs 50, 52 ein Halbleitermaterial vom p-Typ umfassen und sie können einem Nanosheet-Feldeffekttransistor vom p-Typ zuordnet sein. Die unteren Source/Drain-Bereiche 38 der CFETs 50, 52 können ein Halbleitermaterial vom n-Typ umfassen und einem Nanosheet-Feldeffekttransistor vom n-Typ zugeordnet sein. Während die CFETs lediglich als eine einzelnen Nanosheet-Kanalschichten 10 aufweisend dargestellt sind, kann jeder der CFETs 50 und 52 stattdessen mehrere Nanosheet-Kanalschichten 10 umfassen.
  • Jeder der CFETs 50 und 52 kann einzeln einen Inverter festlegen und insbesondere kann jeder der CFETs 50 und 52 über Kreuz gekoppelte Inverter einer sechs-Transistor (6-T) -Direktzugriffspeicher (SRAM) -Zelle bilden. Die CFETs 50 und 52 stellen vier Transistoren bereit, die zwei über Kreuz gekoppelte Inverter bilden, die einen Speicher in der 6-T-SRAM-Zelle bereitstellen. In einer Ausführungsform können die Nanosheet-Feldeffekttransistoren, die den unteren Source/Drain-Bereichen 38 der CFETs 50, 52 zugeordnet sind, Herabzieh-Transistoren der 6-T-SRAM-Zelle darstellen. Die Nanosheet-Feldeffekttransistoren, die den oberen Source/Drain-Bereichen 46 der CFETs 50, 52 zugeordnet sind, können Hochzieh-Transistoren der 6-T-STRAM-Zelle darstellen.
  • In zwei Beispielen sind die Source/Drain-Bereiche 38 den Nanosheet-Feldeffekttransistoren (NSFETs) 54, 56 zugeordnet. Die Strukturierung der Halbleiterschicht 44 entfernt die Abschnitte der Halbleiterschicht 44 über den Source/Drain-Bereichen 38 der NSFETs 54, 56, so dass lediglich die Source/Drain-Bereiche 38 für die NSFETs 54, 56 verbleiben. In einer Ausführungsform können die Source/Drain-Bereiche 38 der NSFETs 54, 56 ein Halbleitermaterial vom n-Typ umfassen und sie können einem Nanosheet-Feldeffekttransistor vom n-Typ zugeordnet sein. In einer Ausführungsform können die NSFETs 54, 56 Zugriffstransistoren für die 6-T-SRAM-Zelle bilden, die einen Zugriff auf die über Kreuz gekoppelten CFETs 50, 52 während Lese- und Schreiboperationen steuern.
  • An diesem Punkt im Prozessfluss stellen die Opfergatestrukturen 20 Platzhalterstrukturen dar, die im Verlauf der Bearbeitung nachfolgend geschnitten und durch funktionale Gatestrukturen ersetzt werden. Die funktionalen Gatestrukturen werden verwendet, um einen Ausgangsstrom (insbesondere Fluss von Ladungsträgern im Kanal) der CFETs 50, 52 und NSFETs 54, 56 zu steuern.
  • Mit Bezug auf die 9, 9A, 9B, 9C, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 8, 8A, 8B bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird der Prozessfluss mit dem Gate-Austausch fortgesetzt und wird am besten in Verbindung mit einer unterschiedlichen Menge von Ansichten der Struktur beschrieben. In 9B ist der Überlapp zwischen den Source/Drain-Bereichen 38 und 46 des CFET 50 und der Source/Drain-Bereiche 38 und 46 des CFETs 52 sichtbar. Wie aus 9B heraus ersichtlich ist, sind die Source/Drain-Bereiche 38 der CFETs 50 und 52, die aus der Halbleiterschicht 36 strukturiert werden, in einer Ebene enthalten. Die Source/Drain-Bereiche 46 der CFETs 50 und 52, die aus der Halbleiterschicht 44 strukturiert werden, sind in einer anderen Ebene enthalten, die vertikal bezüglich der Ebene angeordnet ist, die die Source/Drain-Bereiche 38 umfasst. Zusätzlich können die Source/Drain-Bereiche 38, wenn strukturiert, derart dimensioniert sein, dass sie unterschiedliche physikalische Größen aufweisen, und die Source/Drain-Bereiche 46 können ähnlich dimensioniert sein, wenn strukturiert, so dass sie unterschiedliche physikalische Größen aufweisen.
  • Die Opfergatestrukturen 20 und ihre dielektrischen Abstandshalter 24 werden durch Lithografie und Ätzen strukturiert, um in den Opfergatestrukturen 20 Schnitte 62 festzulegen. Die Schnitte 62 werden mit einer dielektrischen Schicht 64 gefüllt, die aus einem dielektrischen Material gebildet ist, z. B. SiCO oder SiC, das ausgewählt ist, so dass es bezüglich einem Ätzprozess entfernbar ist, der zu dem Material der dielektrischen Schicht 60 selektiv ist. Die Opfergatestrukturen 20 verbleiben an gegenüberliegenden Seiten der Schnitte 62 intakt, um eine Trennung zwischen den geschnittenen Enden der nun aufgeteilten Opfergatestrukturen 20 bereitzustellen.
  • Mit Bezug auf die 10A, 10,B, 10C, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 9, 9A, 9B, 9C bezeichnen, und in einer nachfolgenden Fertigungsphase des Berarbeitungsverfahrens werden die dielektrische Schicht 60, die dielektrische Schicht 64 in den Schnitten 62 und die dielektrischen Kappen 22 poliert, um die Opfergatestrukturen 20 freizulegen. Die Opfergatestrukturen 20 und Opferschichten 12 können mit wenigstens einem Ätzprozess selektiv entfernt werden, der ihre Materialien selektiv bezüglich den Materialien der Nanosheet-Kanalschichten 10 und den inneren Abstandshaltern 34 entfernt, was die Nanosheet-Kanalschichten 10 freilegt.
  • Nach dem Entfernen der Opfergatestrukturen 20 zum Freilegen der Nanosheet-Kanalschichten 10 werden funktionale Gatestrukturen 66, die mit den CFETs 50, 52 und den NSFETs 54, 56 einhergehen, in den Räumen, die jede der Nanosheet-Kanalschichten 10 als Teil eines Austauschgateprozesses umgeben, gebildet. Die dielektrische Schicht 64 in den Schnitten 62 wird durch den Austauschgateprozess nicht beeinflusst. Jede funktionale Gatestruktur 66 kann eine dielektrische Gateschicht 70 umfassen, die aus einem dielektrischen Material, z. B. einem High-k-Dielektrikum, z. B. Hafniumoxid (HfO2), und einer Metallgateelektrode 68 gebildet ist. Die dielektrische Gateschicht 70 ist zwischen der Metallgateelektrode 68 und den äußeren Oberflächen der Nanosheet-Kanalschichten 10 angeordnet, sowie zwischen der Metallgateelektrode 68 und der dielektrischen Schicht 64 in den Schnitten 62. Die Metallgateelektrode 68 umfasst wenigstens eine konforme Barrierenmetallschicht und/oder Austrittsarbeitsmetallschicht, z. B. Schichten gebildet aus Titanaluminiumkohlenstoff (TiAIC) und/oder Titannitrid (TiN), und eine Metallgatefüllschicht, die aus einem Leiter gebildet ist, z. B. Wolfram (W). Eine Kappe 72, die aus einem dielektrischen Material gebildet ist, z. B. Siliziumnitrid, wird in den Räumen über jeder der funktionalen Gatestrukturen 66 gebildet.
  • Abschnitte der funktionalen Gatestruktur 66 sind in den Räumen angeordnet, die vormals durch die entfernten Opferschichten 12 belegt wurden. Diese Abschnitte der funktionalen Gatestrukturen umgeben entsprechende äußere Oberflächen der Nanosheet-Kanalschichten 10 in einer Gate-All-Around-Anordnung, in der sich die Abschnitte der funktionalen Gatestruktur 66 um die einzelnen Nanosheet-Kanalschichten 10 wickeln. Die Nanosheet-Kanalschichten 10 des CFET 50 und die Nanosheet-Kanalschichten 10 des CFET 52 sind in einem vertikalen Stapel angeordnet. Die Nanosheet-Kanalschichten 10 fungieren als Kanäle für den Fluss von Ladungsträgern, die während des Betriebs der CFETs 50, 52 und des Betriebs der NSFETs 54, 56 gebildet werden. Die inneren Abstandshalber 34 sind zwischen den Abschnitten der funktionalen Gatestruktur 66 und den Source/Drain-Bereichen 38, 46 angeordnet, die aus epitaktischen Halbleitermaterialien mit unterschiedlichen Leitfähigkeitstypen gebildet werden.
  • Mit Bezug auf die 11A, 11B, 11C, in denen ähnliche Bezugszeichen, ähnliche Merkmale in den 10A, 10B, 10C bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird eine Ätzmaske 74 über der Struktur gebildet und strukturiert, um eine Öffnung 76 zu bilden, die zu einem Abschnitt der dielektrischen Schicht 64 in einem der Schnitte 62 ausgerichtet ist. Die Ätzmaske 74 kann ein Spin-On-Hartmaske (SOH) umfassen, z. B. eine organische Planarisierungsschicht (OPL), die mittels Schleuderbeschichtung aufgebracht und mittels Lithografie und Ätzen strukturiert wird. Der freiliegende Abschnitt der dielektrischen Schicht 64 wird mit einem Ätzprozess entfernt, z. B. einem reaktiven lonenätzen (RIE), der bezüglich dem Material der dielektrischen Schicht 60 selektiv ist. Die Öffnung 76 legt einen Abschnitt von einer der funktionalen Gatestrukturen 66 frei und die dielektrische Gateschicht 70 wird von der Metallgateelektrode 68 des freiliegenden Abschnitts der funktionalen Gatestruktur 66 durch einen Ätzprozess entfernt.
  • Mit Bezug auf die 12A, 12B, 12C, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 11A, 11B, 11C bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird eine Leiterschicht 78 innerhalb der Öffnung 76 abgeschieden. Die Leiterschicht 78 stellt eine vergrabene Zwischenverbindung bereit, die sich zwischen der Metallgateelektrode 68 des freiliegenden Abschnitts der funktionalen Gatestruktur 66 und einem der Source/Drain-Bereiche 38 erstreckt. In der anschaulichen Ausführungsform verbindet die vergrabene Zwischenverbindung, die durch die Leiterschicht 78 bereitgestellt wird, die funktionale Gatestruktur 66 des CFET 52 über Kreuz mit dem Source/Drain-Bereich 38 des CFET 50. Die größeren Dimensionen des gekoppelten Source/Drain-Bereichs 38 können dazu beitragen, dass die Kopplung zwischen der funktionalen Gatestruktur 66 das CFET 52 und des Source/Drain-Bereichs 38 des CFET 50 bereitgestellt wird. Während es in den Zeichnungen nicht dargestellt ist, kann eine vergrabene Zwischenverbindung (nicht dargestellt), die durch einen unterschiedlichen Abschnitt der Leiterschicht 78 bereitgestellt wird, die funktionale Gatestruktur 66 des CFET 50 mit dem Source/Drain-Bereich 38 des CFET 52 über Kreuz koppeln. Die Leiterschicht 78 kann aus einem Metall gebildet sein, z. B. Wolfram (W), Kobalt (Co) oder Ruthenium (Ru), das abgeschieden und zurückgeätzt wird. Eine Kappe 80, die aus Siliziumnitrid gebildet sein kann, wird in dem Raum über der Leiterschicht 78 gebildet und wirkt mit der Kappe 72 zusammen, um die funktionalen Gatestrukturen 66 zu bedecken.
  • Mit Bezug auf die 13, 13A, 13B, 13C, 13D, in denen ähnliche Bezugszeichen ähnliche Merkmale in den 12A, 12B, 12C bezeichnen, und in einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens wird eine der Prozessfluss mit der Bildung von Kontakten fortgesetzt und in Verbindung mit einer verschiedenen Menge von Ansichten der Struktur am besten beschrieben. 13A verläuft im Allgemeinen entlang der gleichen Linie wie 8A, jedoch nachdem die Schnitte 62 gebildet und durch die dielektrische Schicht 64 gefüllt wurden und nach dem Austausch der Opfergatestrukturen 20 durch die funktionalen Gatestrukturen 64. 13C verläuft im Allgemeinen entlang der gleichen Linie wie 12C.
  • Über der Struktur wird eine dielektrische Opferschicht 82 abgeschieden und mit reaktivem lonenätzen und einer Ätzmaske strukturiert, um Öffnungen 84, 86 bereitzustellen, die sich über den oberen Source/Drain-Bereichen 46 und den unteren Source/Drain-Bereichen 38 erstrecken. Die dielektrischen Schichten 60 und 82 können durch einen Ätzprozess strukturiert werden, der die dielektrischen Schichten 60 und 82 bezüglich den Materialien der Kappen 72, 80, der dielektrischen Abstandshalter 24, der dielektrischen Schicht 64 in den Schnitten 62 und den Source/Drain-Bereichen 38 und 46 selektiv entfernt. Eine der Öffnungen 84 schneidet die Seitenkante 37 des Source/Drain-Bereichs 38 des CFET 50 und die Seitenkante 47 des Source/Drain-Bereichs 46 des CFET 50 und legt diese frei. Eine andere der Öffnungen 84 schneidet die Seitenkante 37 des Source/Drain-Bereichs 38 des CFET 52 und die Seitenkante 47 des Source/Drain-Bereichs 46 des CFET 52 und legt diese frei.
  • Mit Bezug auf die 14A, 14B, 14C, 14D, in denen ähnliche Bezugszeichen ähnliche Merkmale wie in den 13A, 13B, 13C, 13D bezeichnen, und einer nachfolgenden Fertigungsphase des Bearbeitungsverfahrens werden Grabensilizid (TS) -Kontakte 88, 90 entsprechend in den Öffnungen 84, 86 gebildet und erstrecken sich vertikal zu den oberen Source/Drain-Bereichen 46 und den unteren Source/Drain-Bereichen 38. Die TS-Kontakte 88, 90 können ein Metallsilizid umfassen, z. B. Wolframsilizid (WSi2), Titansilizid (TiSi2), Nickelsilizid (NiSi) oder Kobaltsilizid (CoSi2), sowie einen darüber liegenden Leiter z. B. Wolfram (W) oder Kobalt (Co). Die TS-Kontakte 88, 90 können durch ein chemisch-mechanische Polieren (CMP) auf die Ebene der Kappen 72, 80 planarisiert werden, was die dielektrische Opferschicht 82 entfernt. Einer der TS-Kontakte 88 schneidet die freiliegende Seitenkante 37 des Source/Drain-Bereichs 38 des CFET 50 und die freiliegende Seitenkante 47 des Source/Drain-Bereichs 46 des CFET 50. Ein anderer der TS-Kontakte 88 schneidet die freiliegende Seitenkante 37 des Source/Drain-Bereichs 38 des CFET 52 und die freiliegende Seitenkante 47 des Source/Drain-Bereichs 46 des CFET 52.
  • Wie am besten in 14D dargestellt kann eine andere Metallisierungsebene 92 auf der Struktur gebildet werden. Die Metallisierungsebene 92 umfasst einen Kontakt (nicht dargestellt), der mit den funktionalen Gatestrukturen 66 und den leitfähigen Merkmalen 94, 96, 98 gekoppelt ist. Das leitfähige Merkmal 96 ist mit dem Source/Drain-Bereich 46 des CFET 52 verbunden. Das leitfähige Merkmal 98 ist mit dem Source/Drain-Bereich 38 des CFET 54 verbunden. In einer Ausführungsform kann das leitfähige Merkmal 94 eine Bitleitung sein, die mit einer 6-T-STRAM-Zelle verbunden ist, die die CFETs 52, 54 und die NSFETs 56, 58 umfasst. Das leitfähige Merkmal 56 kann eine Leitung für eine positive Versorgungsspannung (VDD - Leitung) sein, die mit dem Source/Drain-Bereich 46 verbunden ist. Das leitfähige Merkmal 98 kann eine inverse Bitleitung sein, die mit der 6-T-SRAM-Zelle verbunden ist. Eine Masseleitung (Vss -Leitung) (nicht dargestellt), kann in der Metallisierungsebene 92 gebildet und mit dem Source/Drain-Bereich 38 gekoppelt sein. Alternativ kann ein leitfähiges Merkmal 100, das in der dielektrischen Schicht 16 bereitgestellt ist, mit dem Source/Drain-Bereich 38 gekoppelt sein.
  • Die oben beschriebenen Verfahren werden in der Fertigung von integrierten Schaltungschips verwendet. Die sich ergebenden integrierten Schaltungschips können durch den Hersteller in der Form von rohen Wafern (z. B. als ein einzelner Wafer mit mehreren nichtgehausten Chips), als ein reines Die oder in eingehauster Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchipgehäuse (z. B. einem Plastikträger mit Leitungen, die an einem Motherboard oder einem anderen Träger höherer Ordnung befestigt sind) oder in einem Mehrchipgehäuse montiert (z. B. einem Keramikträger mit Oberflächenzwischenverbindungen und/oder vergrabenen Zwischenverbindungen). In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder Signalverarbeitungsvorrichtungen als Teil von einem Zwischenprodukt oder einem Endprodukt integriert sein.
  • Bezugnahmen hierin auf Begriffe, wie z. B. „vertikal“, „horizontal“, „lateral“ usw. erfolgen beispielhaft und nicht beschränkend zur Ausbildung eines Bezugsrahmens. Begriffe wie z. B. „horizontal“ und „lateral“ beziehen sich auf eine Richtung in einer Ebene parallel zu einer oberseitigen Oberfläche eines Halbleitersubstrats, unabhängig von dessen tatsächlicher dreidimensionaler räumlicher Orientierung. Begriffe, wie z. B. „vertikal“ und „normal“ beziehen sich auf eine Richtung senkrecht zu der „horizontalen“ und „lateralen“ Richtung. Begriff, wie z. B. „über“ und „unter“ zeigen eine Positionierung von Elementen oder Strukturen relativ zueinander und/oder zu der oberseitigen Oberfläche des Halbleitersubstrats gegenüber einer relativen Erhöhung an.
  • Ein mit einem anderen Element „verbundenes“ oder „gekoppeltes“ Merkmal kann mit dem anderen Element direkt verbunden oder gekoppelt sein. Stattdessen kann wenigstens ein dazwischen liegendes Element vorhanden sein. Ein Merkmal kann mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischen liegenden Elemente vorhanden sind. Ein Merkmal kann mit einem anderen Element „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn wenigstens ein dazwischen liegendes Element vorliegt.

Claims (7)

  1. Struktur, umfassend: einen ersten komplementären Feldeffekttransistor (50) mit einem ersten Nanosheet-Transistor mit einem Source/Drain-Bereich (38) und einem zweiten Nanosheet-Transistor mit einem Source/Drain-Bereich (46), wobei der Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) über dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) gestapelt ist und wobei der erste Nanosheet-Transistor und der zweite Nanosheet-Transistor des ersten komplementären Feldeffekttransistors ein gemeinsames Gate (66) haben; einen Kontakt (88), der sich vertikal erstreckt, um den Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors und den Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors zu verbinden; einen zweiten komplementären Feldeffekttransistor (52) mit einem Nanosheet-Transistor mit einer funktionalen Gatestruktur (66), die mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors gekoppelt ist; eine Grabenisolierung (16) mit einer oberseitigen Oberfläche, wobei die funktionale Gatestruktur (66) des Nanosheet-Transistors des zweiten komplementären Feldeffekttransistors und der Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors auf der oberseitigen Oberfläche der Grabenisolierung angeordnet sind; eine vergrabene Zwischenverbindung (78) auf der oberseitigen Oberfläche der Grabenisolierung, wobei die vergrabene Zwischenverbindung die funktionale Gatestruktur (66) des Nanosheet-Transistors des zweiten komplementären Feldeffekttransistors mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors koppelt; und eine dielektrische Schicht (42), die zwischen dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors und dem Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors angeordnet ist, wobei die vergrabene Zwischenverbindung zwischen der oberseitigen Oberfläche der Grabenisolierung und der dielektrischen Schicht (42) angeordnet ist.
  2. Struktur nach Anspruch 1, wobei eine weitere vergrabene Zwischenverbindung (100) unterhalb einer oberseitigen Oberfläche der Grabenisolierung eine Leitung für eine positive Versorgungsspannung oder eine Masseleitung mit einem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors koppelt.
  3. Struktur nach Anspruch 1, wobei der Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors eine erste Seitenkante (37) aufweist, der Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors eine zweite Seitenkante (47) aufweist und der Kontakt (88) mit der ersten Seitenkante (37) und der zweiten Seitenkante verbunden ist.
  4. Struktur nach Anspruch 1, ferner umfassend: einen Zugriffs-Nanosheet-Transistor mit einem ersten Source/Drain-Bereich (38) und einer ersten Nanosheet-Kanalschicht (10), die den ersten Source/Drain-Bereich des Zugriffs-Nanosheet-Transistors (38) mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors koppelt.
  5. Struktur, umfassend: einen ersten komplementären Feldeffekttransistor (50) mit einem ersten Nanosheet-Transistor mit einem Source/Drain-Bereich (38) und einem zweiten Nanosheet-Transistor mit einem Source/Drain-Bereich (46), wobei der Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) über dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) gestapelt ist und wobei der erste Nanosheet-Transistor und der zweite Nanosheet-Transistor des ersten komplementären Feldeffekttransistors ein gemeinsames Gate (66) haben; einen zweiten komplementären Feldeffekttransistor (54) mit einem Nanosheet-Transistor mit einer funktionalen Gatestruktur (66), die mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors gekoppelt ist; eine Grabenisolierung (16) mit einer oberseitigen Oberfläche, wobei die funktionale Gatestruktur (66) des Nanosheet-Transistors des zweiten komplementären Feldeffekttransistors und der Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors auf der oberseitigen Oberfläche der Grabenisolierung angeordnet sind; eine vergrabene Zwischenverbindung (78) auf der oberseitigen Oberfläche der Grabenisolierung, wobei die vergrabene Zwischenverbindung die funktionale Gatestruktur (66) des Nanosheet-Transistors des zweiten komplementären Feldeffekttransistors mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors koppelt; und eine dielektrische Schicht (42), die zwischen dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors und dem Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors angeordnet ist, wobei die vergrabene Zwischenverbindung zwischen der oberseitigen Oberfläche der Grabenisolierung und der dielektrischen Schicht (42) angeordnet ist.
  6. Verfahren, umfassend: ein Bilden eines ersten komplementären Feldeffekttransistors (50) mit einem ersten Nanosheet-Transistor mit einem Source/Drain-Bereich (38) und einem zweiten Nanosheet-Transistor mit einem Source/Drain-Bereich (46), wobei der Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) über dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) gestapelt ist und wobei der erste Nanosheet-Transistor und der zweite Nanosheet-Transistor des ersten komplementären Feldeffekttransistors ein gemeinsames Gate (66) haben; und ein Bilden eines Kontakts (88), der sich vertikal erstreckt, um den Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors und den Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors zu verbinden, ein Bilden eines zweiten komplementären Feldeffekttransistors (52) mit einem Nanosheet-Transistor mit einer funktionalen Gatestruktur (66), die mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors gekoppelt ist; ein Bilden einer Grabenisolierung (16) mit einer oberseitigen Oberfläche, wobei die funktionale Gatestruktur (66) des Nanosheet-Transistors des zweiten komplementären Feldeffekttransistors und der Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors auf der oberseitigen Oberfläche der Grabenisolierung angeordnet sind; ein Bilden einer vergrabenen Zwischenverbindung (78) auf der oberseitigen Oberfläche der Grabenisolierung, wobei die vergrabene Zwischenverbindung die funktionale Gatestruktur (66) des Nanosheet-Transistors des zweiten komplementären Feldeffekttransistors mit dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors koppelt; und ein Bilden einer dielektrischen Schicht (42), die zwischen dem Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors und dem Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors angeordnet ist, wobei die vergrabene Zwischenverbindung zwischen der oberseitigen Oberfläche der Grabenisolierung und der dielektrischen Schicht (42) angeordnet ist.
  7. Verfahren nach Anspruch 6, wobei der Source/Drain-Bereich des ersten Nanosheet-Transistors (38) des ersten komplementären Feldeffekttransistors eine erste Seitenkante (37) aufweist, der Source/Drain-Bereich des zweiten Nanosheet-Transistors (46) des ersten komplementären Feldeffekttransistors eine zweite Seitenkante (47) aufweist und der Kontakt (88) mit der ersten Seitenkante (37) und der zweiten Seitenkante (47) verbunden ist.
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