DE102019206113B4 - Feldeffekttransistoren mit multiplen Gatelängen und Verfahren zu seiner Herstellung - Google Patents

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Abstract

Struktur für einen Feldeffekttransistor (16, 18), wobei die Struktur umfasst:ein Halbleitersubstrat;eine Halbleiterfinne (16, 18), die in einer vertikalen Richtung relativ zum Halbleitersubstrat hervorsteht, wobei die Halbleiterfinne (16, 18) mit einem Kanalbereich (26);einen Nanodraht (11, 13), der über dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist;einen Source/Drain-Bereich (48), der mit dem Nanodraht (11, 13) und mit dem Kanalbereich (26) der Halbleiterfinne (16, 18) und dem Nanodraht (11, 13) verbunden ist; undeine Gatestruktur (52), die mit der Halbleiterfinne (16, 18) und dem Nanodraht (11, 13) überlappt, wobei die Gatestruktur (52) einen Abschnitt aufweist, der zwischen dem Nanodraht (11, 13) und dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist, und sich der Abschnitt der Gatestruktur (61) in einer vertikalen Richtung verjüngt,wobei der Nanodraht (11, 13) eine erste Gatelänge aufweist und der Kanalbereich (26) der Halbleiterfinne (16, 18) eine zweite Gatelänge aufweist, die größer ist als die erste Gatelänge.

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft die Herstellung von Halbleitervorrichtungen und integrierten Schaltungen und insbesondere Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden einer Struktur für einen Feldeffekttransistor.
  • Vorrichtungsstrukturen für einen Feldeffekttransistor umfassen im Allgemeinen ein Source, ein Drain und eine Gateelektrode, die so konfiguriert ist, dass sie den Trägerfluss in einem Kanal schaltet, der in einem zwischen Source und Drain angeordneten Halbleiterkörper gebildet ist. Der Halbleiterkörper und der Kanal eines planaren Feldeffekttransistors sind unterhalb der oberen Oberfläche eines Substrats angeordnet, auf dem die Gateelektrode gehalten ist. Wenn eine Steuerspannung, die eine bestimmte Schwellspannung überschreitet, an die Gateelektrode angelegt wird, erzeugt der Fluss der Träger in dem Kanal einen Ausgangsstrom der Vorrichtung.
  • Ein Feldeffekttransistor vom Finnen-Typ ist ein Typ von nichtplanaren Vorrichtungsstruktur, die in einer integrierten Schaltung dichter gepackt sein kann als planare Feldeffekttransistoren. Ein Feldeffekttransistor vom Finnen-Typ kann eine Finne, ein Source und ein Drain und eine Gateelektrode umfassen, die einen Kanalbereich umgibt, der in der Finne zwischen Source und Drain angeordnet ist. Die umwickelte Anordnung zwischen der Gatestruktur und der Finne kann die Steuerung des Kanals verbessern und den Verluststrom reduzieren, wenn sich der Feldeffekttransistor vom Finnen-Typ im Vergleich zu einem planaren Transistor in seinem „Aus“-Zustand befindet. Dies kann wiederum die Verwendung von niedrigeren Schwellspannungen als bei planaren Transistoren ermöglichen und kann zu einer verbesserten Leistung und einem geringeren Energieverbrauch führen.
  • Nanosheet-Feldeffekttransistoren wurden als eine Art von nichtplanarem Feldeffekttransistor entwickelt, der eine zusätzliche Erhöhung der Packungsdichte in einer integrierten Schaltung ermöglichen kann. Der Körper eines Nanosheet-Feldeffekttransistors umfasst mehrere Nanosheet-Kanalschichten, die in einem Schichtstapel angeordnet sind. Die Nanosheet-Kanalschichten sind anfänglich in einem Schichtstapel mit Opferschichten angeordnet, die ein Material (z. B. Silizium-Germanium) umfassen, das bezüglich dem Material (z. B. Silizium) selektiv geätzt werden kann, das die Nanosheet-Kanalschichten bildet. Die Opferschichten werden geätzt und entfernt, um die Nanosheet-Kanalschichten freizulegen und Räume für die Bildung eines Gatestapels bereitzustellen. Abschnitte des Gatestapels können alle Seiten der einzelnen Nanosheet-Kanalschichten in einer Gate-All-Around-Anordnung umgeben. In ähnlicher Weise können Nanodrähte durch Nanosheets ersetzt werden, um Nanodraht-Feldeffekttransistoren zu bilden.
  • Es sind verbesserte Strukturen für einen Feldeffekttransistor und Verfahren zum Bilden einer Struktur für einen Feldeffekttransistor erforderlich.
  • Bekannt ist dabei aus der Druckschrift US 2017 / 0 062 598 A1 eine Halbleitervorrichtung mit einer gestapelten Gate-All-Around-Nanosheet-Transistor-Struktur.
  • Zusammenfassung
  • Erfindungsgemäß ist die Struktur nach Anspruch 1 sowie das Verfahren nach Anspruch 12.
  • Kurze Beschreibung der Zeichnungen
  • Die beigefügten Zeichnungen, die in dieser Beschreibung enthalten sind und einen Teil davon bilden, veranschaulichen verschiedene Ausführungsformen der Erfindung und dienen zusammen mit einer oben gegebenen allgemeinen Beschreibung und der unten angegebenen ausführlichen Beschreibung zur Erläuterung der Ausführungsformen der Erfindung.
    • 1 ist eine Querschnittsansicht einer Vorrichtungsstruktur in einer anfänglichen Fertigungsphase des Verarbeitungsverfahrens gemäß Ausführungsformen der Erfindung.
    • 2 ist eine Querschnittsansicht der Vorrichtungsstruktur in einer Fertigungsphase nach 1.
    • 3 ist eine Draufsicht auf die Vorrichtungsstruktur in einer Fertigungsphase, die auf 2 folgt.
    • 4 ist eine Querschnittsansicht im Allgemeinen entlang der Linie 4-4 in 3.
    • 4A ist eine Querschnittsansicht im Allgemeinen entlang der Linie 4A-4A in 3.
    • 4B ist eine Querschnittsansicht, die allgemein entlang der Linie 4B-4B in 3 genommen ist.
    • 5 - 12 und 5A - 12A sind Querschnittsansichten der Vorrichtungsstruktur in aufeinanderfolgenden Fertigungsstufen des Verarbeitungsverfahrens, jeweils im Anschluss an die 4 und 4A.
  • Detaillierte Beschreibung
  • Unter Bezugnahme auf 1 und gemäß den Ausführungsformen der Erfindung sind eine Halbleiterschicht 10 und eine Halbleiterschicht 12 in einem strukturierten Schichtstapel auf einem Substrat 14 angeordnet. Die Halbleiterschichten 10, 12 können auf dem Substrat 14 durch einen epitaktischen Wachstumsprozess gebildet werden, bei dem sich die Zusammensetzung in der Art abwechselt, in der die Halbleiterschichten 10, 12 gebildet werden, und das Substrat 14 eine Kristallstrukturvorlage für die Epitaxie bereitstellt. Das Substrat 14 kann aus einem Halbleitermaterial bestehen, wie beispielsweise einkristallinem Silizium.
  • Die Halbleiterschicht 10 ist aus einem Halbleitermaterial gebildet und die Halbleiterschicht 12 ist aus einem Halbleitermaterial mit einer Zusammensetzung gebildet, die so ausgewählt ist, dass sie bezüglich den Halbleitermaterialien der Halbleiterschicht 10 und dem Substrat 14 selektiv entfernt wird. Gemäß der Verwendung hierin bezeichnet der Begriff „selektiv“ mit Bezug auf einen Materialentfernungsprozess (z. B. Ätzen), dass bei einer geeigneten Wahl des Ätzmittels die Materialentfernungsrate (d.h. die Ätzrate) für das Zielmaterial größer ist als die Entfernungsrate für mindestens ein anderes Material, das dem Materialentfernungsprozess ausgesetzt ist. Die jeweiligen Zusammensetzungen der Halbleiterschichten 10, 12 werden durch Wachstumsbedingungen während des epitaktischen Wachstums ausgewählt. In einer Ausführungsform kann das Halbleitermaterial, das die Halbleiterschicht 10 bildet, einkristallines Silizium (Si) sein und das Halbleitermaterial, das die Halbleiterschicht 12 bildet, kann einkristallines Silizium-Germanium (SiGe) sein, das aufgrund seines Germaniumgehaltes mit einer gegenüber einkristallinem Silizium höheren Rate geätzt werden kann. In einer Ausführungsform kann der Gehalt an Germanium in der Halbleiterschicht 12 von zwanzig Prozent (20%) bis fünfunddreißig Prozent (35%) reichen.
  • Mit Bezug auf 2, in der sich gleiche Bezugszeichen auf gleiche Merkmale in 1 beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens können die Halbleiterschicht 10, die Halbleiterschicht 12 und ein Abschnitt des Substrats 14 strukturiert werden, indem beispielsweise eine selbstausgerichtete Doppelstrukturierung (SADP), selbstausgerichtete Vierfachstrukturierung (SAQP) oder eine direkt gedruckte EUV-Strukturierung mit Einzelbelichtung verwendet wird. Das Strukturieren des Abschnitts des Substrats 14 bildet Finnen 16, 18, die von der ausgesparten oberen Oberfläche des nicht strukturierten Abschnitts des Substrats 14 hervor stehen und die eine gegebene Höhe relativ zu dem nicht strukturierten Abschnitt des Substrats 14 aufweisen.
  • Die Strukturierung der Halbleiterschicht 10 bildet einen Nanodraht 11, der über der Finne 16 angeordnet ist, und einen Nanodraht 13, der über der Finne 18 angeordnet ist. Der Nanodraht 11 kann zu der Finne 16 ausgerichtet sein und der Nanodraht 13 kann zu der Finne 18 ausgerichtet sein. Ein Abschnitt der strukturierten Halbleiterschicht 12 ist in einer vertikalen Richtung zwischen dem Nanodraht 11 und der Finne 16 angeordnet und ein anderer Abschnitt der Halbleiterschicht 12 ist in einer vertikalen Richtung zwischen dem Nanodraht 13 und der Finne 18 angeordnet.
  • Die Höhe oder Dicke der Nanodrähte 11, 13, die durch die Dicke der Halbleiterschicht 10 festgelegt wird, ist geringer als die Höhe der Finnen 16, 18. Die Nanodrähte 11, 13 können eine Dicke aufweisen, die gleich der Dicke der Halbleiterschicht 10 und einer Breite ist, die sich ergibt, wenn die Halbleiterschicht 10 strukturiert wird. Die Breite des Nanodrahts 11 kann gleich seiner Dicke sein und in ähnlicher Weise kann die Breite des Nanodrahts 13 gleich seiner Dicke sein. Der Nanodraht 11 kann die gleiche Breite wie die Finne 16 aufweisen und der Nanodraht 13 kann die gleiche Breite wie die Finne 18 aufweisen.
  • Die Verwendung von Nanodrähten anstelle von Nanosheets mit unterschiedlichem Aspektverhältnis aufgrund einer größeren Breite kann bestimmte Vorteile haben. Zum Beispiel kann ein Nanodraht einen Nanosheet in der Elektrostatik mit niedrigerer Drain-induzierter Barrierenabsenkung (DIBL) und niedrigerer Unterschwellenschwankung (SSsat) übertreffen. Bei äquivalenten Elektrostatiken kann ein Nanodraht eine kürzere Gatelänge aufweisen als ein Nanosheet.
  • Es können Flachgrabenisolationsbereiche 20 gebildet werden, die einen unteren Abschnitt von jeder der Finnen 16, 18 umgeben. Die Flachgrabenisolationsbereiche 20 können aus einem dielektrischen Material gebildet sein, wie etwa einem Oxid von Silizium (z. B. Siliziumdioxid) (SiO2)), das durch eine chemische Gasphasenabscheidung (CVD) abgeschieden und mit einem Rückätzprozess zurückgesetzt wird.
  • Auf den Nanodrähten 11, 13 und den Finnen 16, 18 ist eine dünne dielektrische Schicht 22 gebildet, die beispielsweise aus Siliziumdioxid (SiO2) bestehen kann. Über den Nanodrähten 11, 13 und den Finnen 16, 18 und direkt auf der dünnen dielektrischen Schicht 22 wird eine Deckschicht 19 gebildet. Die Deckschicht 19 kann aus einem Opfer-Dummy-Gate-Material bestehen, wie amorphes Silizium (α-Si), das beispielsweise durch eine chemische Gasphasenabscheidung (CVD) abgeschieden und unter Verwendung von beispielsweise einem chemisch-mechanischem Polieren (CMP) planarisiert wird. Auf der Deckschicht 19 wird eine Hartmaskenschicht 21 gebildet. Die Hartmaskenschicht 21 kann aus einem dielektrischen Material gebildet werden, wie beispielsweise Siliziumnitrid (Si3N4), Siliziumdioxid (SiO2) usw., das beispielsweise durch eine chemische Gasphasenabscheidung (CVD) abgeschieden.
  • Mit Bezug auf die 3, 4, 4A, 4B, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in 2 beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens werden mehrere Opfergatestrukturen 23, 24, 25 aus der Deckschicht 19 gebildet. Die Opfergatestrukturen 23, 24, 25 überlappen die Nanodrähte 11, 13 und Finnen 16, 18 und umwickeln diese. Abschnitte der Opfergatestrukturen 23, 24, 25 sind ebenfalls entlang ihrer jeweiligen Länge an den Flachgrabenisolationsbereichen 20 angeordnet. Die Opfergatestrukturen 23, 24, 25 weisen entlang der Länge der Nanodrähte 11, 13 und Finnen 16, 18 eine beabstandete Anordnung auf und die Opfergatestrukturen 23, 24, 25 können quer zu den Nanodrähten 11, 13 und den Finnen 16, 18 ausgerichtet sein.
  • Die Opfergatestrukturen 23, 24, 25 können durch Strukturieren der Hartmaskenschicht 21 mit einem Ätzprozess, wie etwa einem reaktiven lonenätzen (RIE), gebildet werden, um auf der Deckschicht 19 angeordnete Hartmaskenkappen 27 zu bilden. Die Struktur wird dann von den Hartmaskenkappen 27 auf die Deckschicht unter Verwendung eines Ätzprozesses, wie beispielsweise ein reaktives lonenätzen (RIE), übertragen. Nach dem Ätzprozess sind die Hartmaskenkappen 27 über den Opfergatestrukturen 23, 24, 25 angeordnet. Der die Opfergatestrukturen 23, 24, 25 bildende Ätzprozess ist für das dielektrische Material selektiv, das die dielektrische Schicht 22 bildet, die die Nanodrähte 11, 13, die Finnen 16, 18 und die Halbleiterschicht 12 einkapselt.
  • Jede der Opfergatestrukturen 23, 24, 25 umfasst mehrere Breitenabmessungen, die entlang ihrer Höhe angeordnet sind. Über den Flachgrabenisolationsgebieten 20 und benachbart zu den jeweiligen Seitenwänden der Finnen 16, 18 umfasst jede der Opfergatestrukturen 23, 24, 25 einen oberen Abschnitt 28 mit einer kritischen Abmessung oder Breitenabmessung CD1, einen unteren Abschnitt 30 mit einer kritischen Dimension oder Breitenabmessung CD2 und weist einen Zwischenabschnitt 29 mit variierender Breite auf, der in einer vertikalen Richtung zwischen dem oberen Abschnitt 28 und dem unteren Abschnitt 30 angeordnet ist. Die Zwischenabschnitte 29 verjüngen sich in vertikaler Richtung von der Breitenabmessung CD2 zu der Breitenabmessung CD1. Der Zwischenabschnitt 29 der Opfergatestrukturen 23, 24, 25 ist in vertikaler Richtung auf derselben Höhe wie der Abschnitt der Halbleiterschicht 12 über jeder der jeweiligen Finnen 16, 18 angeordnet. Bei den Finnen 16, 18 und den Halbleiterschichten 12, 13 umfasst jede der Opfergatestrukturen 23, 24, 25 nur den oberen Abschnitt 28 der schmaleren Breitenabmessung CD1.
  • Die mehreren Breiten der Opfergatestrukturen 23, 24, 25 werden durch ein Modulieren des Ätzprozesses bereitgestellt, um die laterale Komponente der Ätzrate als Funktion der Zeit zu ändern. Die Modulierung kann durch Anpassen der Vorspannung, die an das Spannfutter angelegt wird, das das Substrat 14 während des Ätzprozesses hält, die Chemie des Ätzprozesses und/oder die Polymerisation während des Ätzprozesses erzeugt werden. Der Abschnitt des Ätzprozesses mit der Komponente mit der höheren lateralen Ätzrate bildet die oberen Abschnitte 28 und der Abschnitt des Ätzprozesses mit der Komponente mit der unteren lateralen Ätzrate bildet die unteren Abschnitte 30. Die Verjüngung des Zwischenabschnitts 29 jedes der Opfergatestrukturen 23, 24, 25 spiegeln den Übergang zwischen dem Abschnitt des Ätzprozesses mit der höheren lateralen Ätzrate und dem Abschnitt des Ätzprozesses mit der Komponente der niedrigeren lateralen Ätzrate wider.
  • Mit Bezug auf die 5, 5A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 4, 4A beziehen, und in einem nachfolgenden Herstellungsschritt des Verarbeitungsverfahrens werden Seitenwandabstandshalter 32 an den Seitenwänden der Opfergatestrukturen 23, 24, 25 gebildet. Die Seitenwandabstandshalter 32 können durch Abscheiden einer konformen Schicht aus einem dielektrischen Material mit niedrigem k, wie etwa SiBCN, und einem Ätzen der konformen Schicht mit einem Richtungsätzprozess gebildet werden, wie beispielsweise ein reaktives lonenätzen (RIE). Die konforme Schicht und die Seitenwandabstandshalter 32, die aus der konformen Schicht gebildet werden, folgen der sich verjüngenden Kontur der Seitenwände, die durch die Abschnitte 28, 29, 30 mit mehreren Breiten der Opfergatestrukturen 23, 24, 25 bereitgestellt werden.
  • Mit Bezug auf die 6, 6A, in denen sich gleiche Bezugszahlen auf gleiche Merkmale in den 5, 5A beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens werden Gräben 34 gebildet, die sich durch die Nanodrähte 11, 13, die Halbleiterschicht 12 und die Finnen 16, 18 durch einen selbstausgerichteten Ätzprozess erstrecken, in dem die jeweiligen Opfergatestrukturen 23, 24, 25 als Ätzmasken fungieren. Der selbstausgerichtete Ätzprozess, bei dem es sich um einen reaktiven lonenätzprozess (RIE-Prozess) handeln kann, kann wenigstens eine Ätzchemie zum Ätzen der verschiedenen Halbleitermaterialien verwenden werden. Die Gräben 34 umfassen Abschnitte mit unterschiedlichen Breitenabmessungen, die über der Grabentiefe angeordnet sind und durch Modulation des Ätzprozesses bereitgestellt werden, wobei es sich um einen reaktiven lonenätzprozess (RIE-Prozess) handeln kann. Die Modulation kann durch Anpassen der Vorspannung, die an das Spannfutter angelegt wird, das das Substrat 14 während des Ätzprozesses hält, die Chemie des Ätzprozesses und/oder die Seitenwandpolymerisation während des Ätzprozesses zum Anpassen der lateralen Ätzkomponente erzeugt werden.
  • Der Nanodraht 11 und der Abschnitt der Halbleiterschicht 12 über der Finne 16 werden durch die Gräben 34 jeweils in mehrere Nanodrähte 11 und mehrere Abschnitte von Halbleiterschichten 12 mit jeweils kürzeren Längen unterteilt Die Halbleiterschicht 12 über der Finne 18 wird durch die Gräben 34 jeweils in mehrere Nanodrähte 13 und mehrere Abschnitte der Halbleiterschicht 12 kürzerer Länge unterteilt. Die unterteilten Nanodrähte 11, 13 weisen eine Längenabmessung L1 auf, die in einer vertikalen Richtung mit dem breitesten Abschnitt der Gräben 34 übereinstimmt. Die engsten Abschnitte der Gräben 34 befinden sich in den Finnen 16, 18 und bilden Kanalbereiche 36 in den Finnen 16, 18. Jeder der Kanalbereiche 36 weist eine Längenabmessung L2 auf, die größer ist als die Längendimension L1 der Nanodrähte 11, 13. Die Gräben 34 verjüngen sich zwischen den Nanodrähten 11 und den Kanalbereichen 36 in den Finnen 16 und zwischen den Nanodrähten 13 und den Kanalbereichen 36 in den Finnen 18 über der Höhe der Abschnitte der Halbleiterschicht 12. Die Abschnitte der Halbleiterschicht 12 verjüngen sich invers von der Längenabmessung L1 zu der Längenabmessung L2.
  • Die sich verjüngenden Abschnitte der Halbleiterschicht und die sich verjüngenden Zwischenabschnitte 29 der Opfergatestrukturen 23, 24, 25 sind in seitlicher Richtung ausgerichtet. In einer Ausführungsform können die oberen und unteren Oberflächen der sich verjüngenden Abschnitte der Halbleiterschicht 12 jeweils koplanar zu der oberen und der unteren Oberfläche der sich verjüngenden Zwischenabschnitte 29 der Opfergatestrukturen 23, 24, 25 sein Der Verjüngungswinkel der Abschnitte der Halbleiterschicht 12 kann gleich dem Verjüngungswinkel der Zwischenabschnitte 29 der Opfergatestrukturen 23, 24, 25 sein. Die Kanalbereiche 26 in den Finnen 16, 18 und den unteren Abschnitten 30 der Opfergatestrukturen 23, 24, 25 sind in seitlicher Richtung ausgerichtet. Die oberen Abschnitte 28 der Opfergatestrukturen 23, 24, 25 sind so angeordnet, dass sie sich mit den Nanodrähten 11, 13 zu der Höhe der oberen Oberflächen der Finnen 16, 18 überlappen.
  • Mit Bezug auf die 7, 7A, in denen sich gleiche Bezugszahlen auf gleiche Merkmale in den 6, 6A beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens werden die Abschnitte der Halbleiterschicht 12 relativ zu den Nanodrähten 11, 13 und den Kanalbereichen 36 der Finnen 16, 18 mit einem trockenen oder nassen isotropen Ätzprozess, der das Halbleitermaterial, das die Halbleiterschicht 12 bildet, selektiv bezüglich den Halbleitermaterialien, die die Nanodrähte 11, 13 und die Finnen 16, 18 bilden, seitlich aussparen. Die seitliche Aussparung der Abschnitte der Halbleiterschicht 12 erzeugt aufgrund der Ätzselektivität des isotropen Ätzens Einschnitte 44. Die Längenabmessung der Abschnitte der Halbleiterschicht 12 an den Nanodrähten 11, 13 ist geringer als die Längenabmessung L1 der Nanodrähte 11, 13. In einer Ausführungsform können sich die ausgesparten Abschnitte der Halbleiterschicht 12 in der vertikalen Richtung von einer Breitenabmessung gleich der Breitenabmessung CD2 der unteren Abschnitte 30 der Opfergatestrukturen 23, 24, 25 an der oberen Oberfläche der Kanalbereiche 36 bis zu einer Breitenabmessung gleich der Breitenabmessung CD1 der oberen Abschnitte 28 Opfergatestrukturen 23, 24, 25 an den Nanodrähten 11, 13 verjüngen.
  • Mit Bezug auf 8, 8A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 7, 7A beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens werden anschließend innere Abstandshalter 46 in den Vertiefungen 44 gebildet und diese sind benachbart zu den ausgenommenen Enden der Abschnitte der Halbleiterschicht 12 angeordnet. Die inneren Abstandshalter 46 können durch Abscheiden einer konformen Schicht (nicht gezeigt) gebildet werden, die aus einem dielektrischen Material besteht, wie z. B. Siliziumnitrid (Si3N4), das durch Atomlagenabscheidung (ALD) abgeschieden wird und die Einschnitte 44 durch Abschnüren füllt. Die konforme Schicht außerhalb der Vertiefungen 44 wird mit einem Ätzprozess, wie einem nasschemischen Ätzprozess, unter Verwendung einer erhitzten Lösung, die Phosphorsäure (H3PO4) umfasst, entfernt, wobei die inneren Abstandshalter 46 in den Vertiefungen 44 verbleiben.
  • Mit Bezug auf die 9, 9A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 8, 8A beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens werden Source/Drain-Bereiche 48 durch epitaktisches Wachsen eines epitaktischen Halbleitermaterials gebildet. Das Halbleitermaterial der Source/Drain-Bereiche wächst aus Wachstumskeimen, die von den Nanodrähten 11, 13 und den Kanalbereichen 36 der Finnen 16, 18 bereitgestellt werden, und wächst aus dem Substrat 14 am Boden der Gräben 34. Die verschiedenen Wachstumsfronten vereinigen sich während des epitaktischen Wachstums in den Räumen zwischen benachbarten Kanalbereichen 36, um die Source/Drain-Bereiche 48 zu bilden. Wie hier verwendet, bezeichnet der Begriff „Source/Drain-Bereich“ einen dotierten Bereich aus Halbleitermaterial, der entweder als Source oder als Drain eines Feldeffekttransistors fungieren kann.
  • Das Halbleitermaterial der epitaktischen Halbleiterschicht kann stark dotiert sein, so dass es entweder eine elektrische Leitfähigkeit vom p-Typ oder eine elektrische Leitfähigkeit vom n-Typ aufweist. In einer Ausführungsform kann die epitaktische Halbleiterschicht während des epitaktischen Wachstums mit einem n-Dotierstoff aus der Gruppe V des Periodensystems (z. B. Phosphor (P) und/oder Arsen (As)) dotiert werden, der eine elektrische Leitfähigkeit vom n-Typ bereitstellt. In einer alternativen Ausführungsform kann das Halbleitermaterial der epitaktischen Halbleiterschicht während des epitaktischen Wachstums mit einem p-Dotierstoff aus der Gruppe III des Periodensystems dotiert werden (z. B. Bor (B), Aluminium (AI), Gallium (Ga), und/oder Indium (In)), das die elektrische Leitfähigkeit vom p-Typ liefert.
  • Das Halbleitermaterial, das die Source/Drain-Bereiche 48 bildet, ist während des epitaktischen Wachstums physikalisch eingeschränkt, um die Form der Gräben 34 zu reproduzieren. Jeder Source/Drain-Bereich 48 umfasst einen oberen Abschnitt 37, der über den Abschnitten der Halbleiterschicht 12 angeordnet ist, einen unteren Abschnitt 39, der unter den Abschnitten der Halbleiterschicht 12 angeordnet ist und der schmaler als der obere Abschnitt ist, und einen Zwischenabschnitt 38, der sich verjüngt, um einen Übergang zwischen dem breiteren oberen Abschnitt und dem schmaleren unteren Abschnitt bereitzustellen. Die Zwischenabschnitte 38 sind in seitlicher Richtung zu den Abschnitten der Halbleiterschicht 12 ausgerichtet. Die Form der Opfergatestrukturen 23, 24, 25 spiegelt die Form der Gräben 34 und der Source/Drain-Bereiche 48 invers wieder. Der breitere obere Abschnitt 37 von jedem Source/Drain-Bereich 48 ist oberhalb des sich verjüngenden Zwischenabschnitts 38 von jedem Source/Drain-Bereich 48 angeordnet und der breitere untere Abschnitt 30 der Opfergatestrukturen 23, 24, 25 ist unterhalb des schmaleren oberen Abschnitts 28 angeordnet. Der sich verjüngende Zwischenabschnitt 38 jedes Source/Drain-Bereichs 48 ist in seitlicher Richtung zu den Zwischenabschnitten 29 der Opfergatestrukturen 23, 24, 25 ausgerichtet.
  • Mit Bezug auf die 10, 10A, in denen sich gleiche Bezugszeichen auf gleiche Merkmale in den 9, 9A beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens wird eine dielektrische Zwischenschicht 50 abgeschieden und durch ein chemisch-mechanisches Polieren (CMP) planarisiert. Die dielektrische Zwischenschicht 50 kann aus einem dielektrischen Material wie Siliziumdioxid (SiO2) bestehen. Die Planarisierung der dielektrischen Zwischenschicht 50 kann die Hartmaskenkappen 27 von den Opfergatestrukturen 23, 24, 25 entfernen und dadurch die Opfergatestrukturen 23, 24, 25 freilegen.
  • Nach dem Bilden der dielektrischen Zwischenschicht 50 werden die Opfergatestrukturen 23, 24, 25 mit einem Ätzprozess entfernt, um Zwischenräume 49 zu bilden, und die dünne dielektrische Schicht 22 wird von den Nanodrähten 11, 13, den Finnen 16, 18 und den Abschnitten der Halbleiterschicht 12 mit einem Ätzprozess entfernt. Durch das Entfernen der Opfergatestrukturen 23, 24, 25 und der dünnen dielektrischen Schicht 22 werden die Abschnitte der Halbleiterschicht 12 freigelegt, die dann mit demselben oder einem anderen Ätzprozess entfernt werden, um Räume 51 zu bilden. Die Nanodrähte 11, 13, die jeweils über den Kanalbereichen 36 der Finnen 16, 18 angeordnet sind, werden durch den Ätzprozess (die Ätzprozesse) freigelegt.
  • Die Abmessungen der Räume 49 können den Abmessungen der Opfergatestrukturen 23, 24, 25 entsprechen und die Abmessungen der Räume 51 können gleich den Abmessungen der Abschnitte der sich verjüngenden Abschnitte der Halbleiterschicht sein Die Räume 49 vermischen sich mit den Räumen 51 um die Seiten der Nanodrähte 11, 13, so dass sich jeder der zusammengeführten Räume 49, 51 um den Umfang eines der Nanodrähte 11, 13 erstreckt. Über den Flachgrabenisolationsbereichen 20 weisen die Räume 49 gestapelte Abschnitte mit doppelter Breite auf, die sich zu den Flachgrabenisolationsbereichen 20 erstrecken. Insbesondere weist jeder Raum 49 einen breiteren unteren Abschnitt auf, der in einer vertikalen Richtung zwischen einem schmaleren oberen Abschnitt und den flachen Grabenisolationsbereichen 20 angeordnet ist.
  • Über die Nanodrähte 11, 13 und die Finnen 16, 18 erstreckt sich der schmälere obere Abschnitt jedes Raums 49 zur oberen Oberfläche der Nanodrähte 11, 13 und entlang der Seitenkanten der Nanodrähte 11, 13. Zwischenräume 51 sind in einer vertikalen Richtung zwischen den Nanodrähten 11 und den Kanalbereichen 36 der Finne 16 und zwischen den Nanodrähten 13 und den Kanalbereichen der Finne 18 angeordnet. Die Räume 51 können in einer vertikalen Richtung eine Höhe aufweisen, die der Dicke der entfernten Abschnitte der Halbleiterschicht 12 entspricht. Die inneren Abstandshalter 46 begrenzen die Zwischenräume 51 in einer seitlichen Richtung. Die Vertiefungen der die Vertiefungen 44 bildenden Abschnitte der Halbleiterschicht 12 können verwendet werden, um die seitlichen Abmessungen der Räume 51 auszuwählen.
  • Mit Bezug auf die 11, 11A, in denen sich gleiche Bezugszahlen auf gleiche Merkmale in den 10, 10A beziehen, und in einer nachfolgenden Fertigungsstufe des Verarbeitungsverfahrens werden Gatestrukturen 52 in den Zwischenräumen 49, 41 als Teil eines Ersatzmetall-Gate-Prozesses gebildet, um einen Feldeffekttransistor mit mehreren Gates herzustellen. Jede der Gatestrukturen 52 kann aus einem Gatestapel gebildet werden, der eine Schnittstellenschicht, eine Gatedielektrikumsschicht und eine Metallgateelektrode umfasst. Die Grenzflächenschicht bedeckt die Außenflächen der Nanodrähte 11, 13 und der Finnen 16, 18, und die Gatedielektrikumsschicht ist im Gatestapel zwischen der Metallgateelektrode und der Grenzflächenschicht angeordnet. Selbstausgerichtete Kontaktkappen (SAC) 54, die aus einem dielektrischen Material bestehen, wie etwa Siliziumnitrid (Si3N4), sind in den Räumen zwischen den Seitenwandabstandshaltern 32 über jeder der Gatestrukturen 52 ausgebildet.
  • Die Grenzflächenschicht der Gatestrukturen 52 kann aus einem dielektrischen Material bestehen, wie etwa einem Oxid von Silizium (z. B. Siliziumdioxid (SiO2)). Die Gatedielektrikumsschicht der Gatestrukturen 52 kann aus einem dielektrischen Material gebildet sein, beispielsweise einem dielektrischen Material mit hoher Dielektrizitätskonstante wie Hafniumoxid (HfO2). Die Metallgateelektrode der Gatestrukturen 52 umfasst eine oder mehrere konforme Barrierenmetallschichten und/oder Austrittsarbeitsmetallschichten, wie beispielsweise Schichten aus Titanaluminiumcarbid (TiAIC) und/oder Titannitrid (TiN), und eine Metallgatefüllschicht aus einem Leiter wie Wolfram (W). Die Metallgateelektrode der Gatestrukturen 52 kann unterschiedliche Kombinationen der konformen Barrierenmetallschichten und/oder Austrittsarbeitsmetallschichten umfassen. Zum Beispiel kann die Metallgateelektrode Metallschichten mit konformer Austrittsarbeit aufweisen, die für einen Feldeffekttransistor vom p-Typ charakteristisch sind. Als ein anderes Beispiel kann die Metallgateelektrode Metallschichten mit konformer Austrittsarbeit aufweisen, die für einen Feldeffekttransistor vom n-Typ charakteristisch sind.
  • Die Gatestrukturen 52 weisen mehrere Breitenabmessungen, die entlang ihrer jeweiligen Höhen angeordnet sind, die die mehrfachen Breitenabmessungen der entfernten und ersetzten Opfergatestrukturen 23, 24, 25 und der entfernten und ersetzten Abschnitte der Halbleiterschicht 12 widerspiegeln. Über den Flachgrabenisolationsbereichen 20 und benachbart zu den jeweiligen Seitenwänden der Finnen 16, 18 umfasst jede der Gatestrukturen 52 einen oberen Abschnitt 60 mit einer Längenabmessung GL1, einen unteren Abschnitt 62 mit einer Längenabmessung GL2, die größer ist als die Längenabmessung GL1, und einen sich verjüngenden Zwischenabschnitt 61, der in einer vertikalen Richtung zwischen dem unteren Abschnitt 62 und dem oberen Abschnitt 60 angeordnet ist. Die unteren Abschnitte 62 sind benachbart zu den Seitenkanten der Kanalbereiche 36 der Finnen 16, 18 derart angeordnet, dass die Kanalbereiche 36 eine Gatelänge aufweisen, die der Längenabmessung GL2 entspricht. Die Gatelänge GL2 kann gleich der Breitenabmessung CD2 des Abschnitts 30 der Opfergatestrukturen 23, 24, 25 sein. Die Gatelänge GL2 repräsentiert die effektive Länge des Abstands in den Kanalbereichen 36 der Finnen 16, 18 zwischen den nächstgelegenen Kanten der Source/Drain-Bereiche 48.
  • Über den Nanodrähten 11, 13 und den Finnen 16, 18 umfasst jede der Gatestrukturen 52 den oberen Abschnitt 60 mit einer Längenabmessung GL1 über den Nanodrähten 11, 13 und einen sich verjüngenden unteren Abschnitt 64. Die sich verjüngenden unteren Abschnitte 64, die in den Räumen 51 ausgebildet sind, sind in vertikaler Richtung zwischen den Kanalbereichen 36 der Finnen 16, 18 und den Nanodrähten 11, 13 angeordnet. Jeder der sich verjüngenden unteren Abschnitte 64 kann die Längenabmessung GL1 an den Nanodrähten 11, 13 und die Längenabmessung GL2 an der oberen Oberfläche der Kanalbereiche 36 aufweisen, die größer ist als die Längenabmessung GL1. Die Nanodrähte 11, 13 können auf allen Seiten eine Gatelänge haben, die der Längenabmessung GL1 entspricht. Die Gatelänge GL1 stellt die effektive Länge des Abstands in den Nanodrähten 11, 13 zwischen den nächstgelegenen Kanten der Source/Drain-Bereiche 48 dar. An ihren jeweiligen oberen Oberflächen können die Kanalbereiche 36 eine Gatelänge aufweisen, die gleich der Längenabmessung GL2 ist, was mit der Gatelänge an ihren Seitenkanten übereinstimmt.
  • In einer alternativen Ausführungsform kann das Aussparen der die Vertiefungen 44 bildenden Abschnitte der Halbleiterschicht 12 dazu verwendet werden, die seitlichen Abmessungen der Räume 51 so zu wählen, dass sich die Gatelängen an dem sich verjüngenden Abschnitt 64 von den Längenabmessungen GL1 und GL2 unterscheiden.
  • Die Nanodrähte 11, 13 und die Finnen 16, 18 bilden zusammen einen Hybrid-Feldeffekttransistor, der einen Feldeffekttransistor vom Finnen-Typ (FinFET) und einen Nanodraht-Feldeffekttransistor über dem FinFET enthält. Die Nanodrähte 11, 13 und die Finnen 16, 18 sind mit den gleichen Source/Drain-Bereichen 48 verbunden. Jede der Gatestrukturen 52 umfasst einen Abschnitt, der um die Nanodrähte 11, 13 herum in einem Gate-All-Around (GAA) - Design gewickelt ist. Wie oben beschrieben, können die Nanodrähte 11, 13, wenn sie von den Gatestrukturen 52 umgeben sind, eine Gatelänge GL1 aufweisen, die geringer ist als die Gatelänge GL2 für die Kanalbereiche 36 der Finnen 16, 18, wo sie an mehreren Seiten von den Gatestrukturen 52 umgeben sind. Die unterschiedlichen Gatelängen der Nanodrähte 11, 13 und der Kanalbereiche 36 der Finnen 16, 18 werden durch die modulierten Ätzprozesse, die die Gräben 34 mit dualer Breite und die Opfergatestrukturen 23, 24, 25 mit dualer Breit bilden, und das Entfernen der Abschnitte der Halbleiterschicht 12 erzeugt.
  • Mit Bezug auf die 12, 12A, in denen sich gleiche Bezugszahlen auf gleiche Merkmale in den 11, 11A beziehen, und in einem nachfolgenden Fertigungsschritt des Verarbeitungsverfahrens werden Grabensilizid- (TS) -Kontakte 56 gebildet, die sich senkrecht zu den Source/Drain-Bereichen 48 erstrecken. Die TS-Kontakte 56 können ein Metallsilizid, wie Titansilizid (TiSi2), Wolframsilizid (WSi2), Nickelsilizid (NiSi) oder Kobaltsilizid (CoSi2), welches durch eine chemische Gasphasenabscheidung (CVD) abgeschieden wird, sowie einen darüberliegenden Leiter umfassen, wie Wolfram (W) oder Kobalt (Co), der auch durch eine chemische Gasphasenabscheidung (CVD) abgeschieden werden kann. Die TS-Kontakte 56 können durch ein chemisch-mechanisches Polieren (CMP) auf das Niveau der Kappen 54 planarisiert werden.
  • Die vergrößerte Breite des oberen Abschnitts 37 der Source/Drain-Bereiche 48 kann es ermöglichen, dass die Größe der TS-Kontakte 56 erhöht wird, ohne dass ein Verlust der effektiven Breite (Weff) auftritt, der mit dem Einschaltstrom des Transistors korreliert. Der Kontaktwiderstand zwischen den Source/Drain-Bereichen 48 und den TS-Kontakten 56 kann im Vergleich zu herkömmlichen Source/Drain-Bereichen in einem gestapelten Nanodraht/Finnen-Feldeffekttransistor ohne die mehreren Breiten verbessert werden, da die effektive Oberfläche der Source/Drain-Bereiche 48, die zum Kontaktieren durch die TS-Kontakte 56 zur Verfügung stehen.
  • Die oben beschriebenen Verfahren werden bei der Herstellung von integrierten Schaltungschips verwendet. Die resultierenden integrierten Schaltungschips können vom Hersteller in der Form von rohen Wafern (z. B. als ein einzelner Wafer, der mehrere nichtverpackte Chips aufweist), als bloßer Chip oder in einer verpackten Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchipgehäuse (z. B. einem Kunststoffträger mit an einer Hauptplatine oder einem anderen übergeordneten Träger befestigten Leitungen) oder in einem Multichip-Gehäuse (z. B. einem Keramikträger, der Oberflächenverbindungen und/oder vergrabene Verbindungen aufweist) montiert. In jedem Fall kann der Chip mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder eines Zwischenprodukts oder eines Endprodukts integriert sein.
  • Bezugnahmen hierin auf Begriffe wie „vertikal“, „horizontal“ usw. werden beispielhaft und nicht einschränkend gemacht, um einen Bezugsrahmen zu schaffen. Der Begriff „horizontal“, wie er hier verwendet wird, ist definiert als eine Ebene, die parallel zu einer herkömmlichen Ebene eines Halbleitersubstrats ist, unabhängig von seiner tatsächlichen dreidimensionalen räumlichen Orientierung. Die Ausdrücke „vertikal“ und „normal“ beziehen sich auf eine gerade definierte Richtung senkrecht zur Horizontalen. Der Begriff „seitlich“ bezieht sich auf eine Richtung innerhalb der horizontalen Ebene. Ausdrücke wie „oben“ und „unten“ werden verwendet, um die Positionierung von Elementen oder Strukturen relativ zu der relativen Höhe im Verhältnis zueinander anzugeben.
  • Ein Merkmal, das mit oder mit einem anderen Element „verbunden“ oder „gekoppelt“ ist, kann direkt mit dem anderen Element verbunden oder gekoppelt sein, oder es können stattdessen ein oder mehrere dazwischenliegende Elemente vorhanden sein. Ein Merkmal kann mit einem anderen Element „direkt verbunden“ oder „direkt gekoppelt“ sein, wenn keine dazwischenliegenden Elemente vorhanden sind. Ein Merkmal kann mit einem anderen Element „indirekt verbunden“ oder „indirekt gekoppelt“ sein, wenn mindestens ein dazwischen liegendes Element vorhanden ist.

Claims (19)

  1. Struktur für einen Feldeffekttransistor (16, 18), wobei die Struktur umfasst: ein Halbleitersubstrat; eine Halbleiterfinne (16, 18), die in einer vertikalen Richtung relativ zum Halbleitersubstrat hervorsteht, wobei die Halbleiterfinne (16, 18) mit einem Kanalbereich (26); einen Nanodraht (11, 13), der über dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist; einen Source/Drain-Bereich (48), der mit dem Nanodraht (11, 13) und mit dem Kanalbereich (26) der Halbleiterfinne (16, 18) und dem Nanodraht (11, 13) verbunden ist; und eine Gatestruktur (52), die mit der Halbleiterfinne (16, 18) und dem Nanodraht (11, 13) überlappt, wobei die Gatestruktur (52) einen Abschnitt aufweist, der zwischen dem Nanodraht (11, 13) und dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist, und sich der Abschnitt der Gatestruktur (61) in einer vertikalen Richtung verjüngt, wobei der Nanodraht (11, 13) eine erste Gatelänge aufweist und der Kanalbereich (26) der Halbleiterfinne (16, 18) eine zweite Gatelänge aufweist, die größer ist als die erste Gatelänge.
  2. Struktur nach Anspruch 1, wobei der Source/Drain-Bereich (48) einen ersten Abschnitt (48), der mit dem Kanalbereich (26) der Halbleiterfinne (16, 18) direkt verbunden ist, und einen zweiten Abschnitt (48) aufweist, der direkt mit dem Nanodraht (11, 13) verbunden ist, und der zweite Abschnitt (48) des Source/Drain-Bereichs (48) breiter ist als der erste Abschnitt (48) des Source/Drain-Bereichs (48).
  3. Struktur nach Anspruch 2, wobei der zweite Abschnitt (48) des Source/Drain-Bereichs (48) über der Halbleiterfinne (16, 18) angeordnet ist und ferner umfasst: einen Kontakt (50), der mit dem zweiten Abschnitt (48) des Source/Drain-Bereichs (48) verbunden ist.
  4. Struktur nach Anspruch 1, wobei die Gatestruktur (52) den Nanodraht (11, 13) in einer Gate-Allround-Anordnung umgibt, wobei der Abschnitt (61) der Gatestruktur (52) , der in der vertikalen Richtung zwischen dem Nanodraht (11, 13) und dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist, und der Abschnitt (61) der Gatestruktur (61) weist eine Höhe und eine variable Längenabmessung auf, die sich in der vertikalen Richtung verjüngt.
  5. Struktur nach Anspruch 4, wobei sich der Abschnitt (61) der Gatestruktur (61) von einer ersten Längenabmessung (11, 13) am Nanodraht (11, 13) zu einer zweiten Längenabmessung (26) an dem Kanalbereich (26) der Halbleiterfinne (16, 18) verjüngt und die zweite Längenabmessung (26) größer ist als die erste Längenabmessung (11, 13).
  6. Struktur nach Anspruch 5, wobei die erste Längenabmessung (11, 13) gleich der ersten Gatelänge ist und die zweite Längenabmessung (26) gleich der zweiten Gatelänge ist.
  7. Struktur nach Anspruch 4, ferner umfassend: einen inneren dielektrischen Abstandshalter (46), der in einer seitlichen Richtung zwischen dem Abschnitt (61) der Gatestruktur (61) und dem Source/Drain-Bereich (48) angeordnet ist.
  8. Struktur nach Anspruch 7, wobei der Abschnitt (61) der Gatestruktur (61) in der seitlichen Richtung relativ zum Nanodraht (11, 13) ausgespart ist.
  9. Struktur nach Anspruch 4, wobei der Source/Drain-Bereich (48) einen ersten Abschnitt (48), der mit dem Kanalbereich (26) der Halbleiterfinne (16, 18) verbunden ist, und einen zweiten Abschnitt (48) umfasst, der mit dem Nanodraht (11, 13) verbunden ist, wobei der erste Abschnitt (48) des Source/Drain-Bereichs (48) breiter ist als der zweite Abschnitt (48) des Source/Drain-Bereichs (48), und der Abschnitt (61) der Gatestruktur (61) zwischen dem ersten Abschnitt (48) des Source/Drain-Bereichs (48) und dem zweiten Abschnitt (48) des Source/Drain-Bereichs (48) angeordnet ist.
  10. Struktur nach Anspruch 1, wobei der Source/Drain-Bereich (48) einen Abschnitt aufweist, der zwischen dem Nanodraht (11, 13) und dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist, und der Abschnitt des Source/Drain-Bereichs (48) in der vertikalen Richtung verjüngt ist.
  11. Struktur nach Anspruch 10, wobei der Abschnitt des Source/Drain-Bereichs (48) und sich der Abschnitt der Gatestruktur (61) in der vertikalen Richtung invers verjüngen.
  12. Verfahren zum Bilden eines Feldeffekttransistors, wobei das Verfahren umfasst: ein Bilden einer Halbleiterfinne (16, 18) und eines Nanodrahts (11, 13), der über einem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist; ein Bilden eines Source/Drain-Bereichs (48), der mit dem Nanodraht (11, 13) und dem Kanalbereich (26) der Halbleiterfinne (16, 18) verbunden ist; und ein Bilden einer Gatestruktur (52), die mit dem Kanalbereich (26) der Halbleiterfinne (16, 18) und dem Nanodraht (11, 13) überlappt, wobei die Gatestruktur (52) einen Abschnitt aufweist, der zwischen dem Nanodraht (11, 13) und dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist, und sich der Abschnitt der Gatestruktur (61) in einer vertikalen Richtung verjüngt, wobei der Nanodraht (11, 13) eine erste Gatelänge aufweist und der Kanalbereich (26) der Halbleiterfinne (16, 18) eine zweite Gatelänge aufweist, die größer ist als die erste Gatelänge.
  13. Verfahren nach Anspruch 12, wobei das Bilden der Halbleiterfinne (16, 18) und des über dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordneten Nanodrahts (11, 13) umfasst: ein epitaktisches Wachsen einer ersten Halbleiterschicht (10) und einer zweiten Halbleiterschicht (12) auf einem Substrat (14); und ein Strukturieren der ersten Halbleiterschicht (10), um den Nanodraht (11, 13) zu bilden, der zweiten Halbleiterschicht (12), um eine Opferschicht zu bilden, und des Substrats (14), um die Halbleiterfinne (16, 18) zu bilden.
  14. Verfahren nach Anspruch 13, wobei das Bilden der Halbleiterfinne (16, 18) und des Nanodrahts (11, 13), der über dem Kanalbereich (26) der Halbleiterfinne (16, 18) angeordnet ist, ferner umfasst: ein Ätzen eines Grabens mit einem Ätzprozess, der sich durch den Nanodraht (11, 13) und die Opferschicht erstreckt und in die Halbleiterfinne (16, 18) eindringt, um den Kanalbereich (26) der Halbleiterfinne (16, 18) zu definieren, wobei der Ätzprozess eine modulierte laterale Ätzkomponente aufweist, so dass der Graben angrenzend an den Nanodraht (11, 13) breiter und angrenzend an den Kanalbereich (26) der Halbleiterfinne (16, 18) schmaler ist.
  15. Verfahren nach Anspruch 14, wobei das Bilden eines Source/Drain-Bereichs (48), der mit der Halbleiterfinne (16, 18) und dem Nanodraht (11, 13) verbunden ist, umfasst: ein Ausnehmen der Opferschicht, um eine Vertiefung (44) zu bilden, die in einer vertikalen Richtung zwischen dem Nanodraht (11, 13) und der Halbleiterfinne (16, 18) angeordnet ist; ein Bilden eines inneren dielektrischen Abstandshalters (46) in der Vertiefung (44); und nach dem Bilden des inneren dielektrischen Abstandshalters (46) ein epitaktisches Wachsen eines Halbleitermaterials in dem Graben, um den Source/Drain-Bereich (48) zu bilden.
  16. Verfahren nach Anspruch 15, wobei der Source/Drain-Bereich (48) einen an den Nanodraht (11, 13) angrenzenden ersten Abschnitt und einen an den Kanalbereich (26) der Halbleiterfinne (16, 18) angrenzenden zweiten Abschnitt umfasst, wobei der erste Abschnitt breiter ist als der zweite Abschnitt und ferner umfasst: ein Bilden eines Kontakts, der sich vertikal zu dem ersten Abschnitt des Source/Drain-Bereichs (48) erstreckt.
  17. Verfahren nach Anspruch 12, wobei eine Opferschicht zwischen dem Nanodraht (11, 13) und der Halbleiterfinne (16, 18) angeordnet ist, und wobei das Bilden der Gatestruktur (52), die mit dem Kanalbereich (26) der Halbleiterfinne (16, 18) und dem Nanodraht (11, 13) überlappt, umfasst: ein Ätzen einer Deckschicht (19) mit einem Ätzprozess, der eine modulierte laterale Ätzkomponente aufweist, um eine Opfergatestruktur (52) zu bilden, die eine erste Breite oberhalb der Opferschicht und eine zweite Breite unterhalb der Opferschicht aufweist.
  18. Verfahren nach Anspruch 17, wobei das Bilden der Gatestruktur (52), die mit dem Kanalbereich (26) der Halbleiterfinne (16, 18) und dem Nanodraht (11, 13) überlappt, ferner umfasst: ein Bilden von einem oder mehreren Seitenwandabstandshaltern (32) an der Opfergatestruktur (52); und nach dem Bilden des wenigstens einen Seitenwandabstandshalters (32), ein Ersetzen der Opfergatestruktur (52) durch die Gatestruktur (52), wobei die erste Gatelänge der Gatestruktur (52) der ersten Breite der Opfergatestruktur (52) entspricht und die zweite Gatelänge der Gatestruktur (52) der zweiten Breite der Opfergatestruktur (52) entspricht.
  19. Verfahren nach Anspruch 18, wobei das Ersetzen der Opfergatestruktur (52) durch die Gatestruktur (52) umfasst: ein Entfernen der Opferschicht, um den Nanodraht (11, 13) freizulegen.
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