TWI716863B - 包含多個閘極長度的場效電晶體 - Google Patents

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Abstract

本發明揭示用於場效電晶體的結構及形成用於場效電晶體的結構的方法。半導體鰭件具有通道區域、配置在該半導體鰭件的該通道區域上方的奈米電線、連接至該半導體鰭件的該通道區域和該奈米電線的的源極/汲極區域、以及與該半導體鰭件的該通道區域和該奈米電線重疊的閘極結構。該奈米電線具有第一閘極長度，而該半導體鰭件的該通道區域具有大於該第一閘極長度的第二閘極長度。

Description

包含多個閘極長度的場效電晶體
本發明是關於半導體裝置製作和積體電路，並且尤是關於用於場效電晶體的結構及形成用於場效電晶體的結構的方法。
用於場效電晶體的裝置結構一般包括源極、汲極、以及閘極電極，該閘極電極組構成切換配置在該源極與汲極之間的半導體本體中所形成的通道中的載子流動。
平面型場效電晶體的半導體本體和通道是配置在基底的頂部表面下方，該閘極電極支撐在該基底上。當超過指定的臨界電壓的控制電壓被施加至該閘極電極時，該通道中的載子的流動產生裝置輸出電流。
鰭件類型(fin-type)場效電晶體是非平面裝置結構的一種類型，其可較平面型場效電晶體更緊密地封裝在積體電路中。鰭件類型場效電晶體可包括鰭件、源極和汲極、以及繞著位在該源極與該汲極之間的該鰭件中的通道區域的閘極電極。該閘極結構與鰭件之間的環繞配置可改進對於該通道的控制，並且於鰭件類型場效電晶體處在其關閉狀態時，比平面電晶體減少漏電流。接著，可致能使用比在平面電晶體較低的臨界電壓，並且可因此導致改進的效能和降低的電能消耗。
奈米片場效電晶體已經發展成非平面型場效電晶體的一種類型，其可允許額外增加積體電路中的封裝密度。奈米片場效電晶體的本體包括配置成層堆疊的多個奈米片通道層。該奈米片通道層初始地配置在層堆疊中，具有含有材料(例如，矽-鍺)的犧牲層，該材料相對於構成該奈米片通道層的材料(例如，矽)可選擇性地被蝕刻。該犧牲層被蝕刻和移除，以便於釋放該奈米片通道層並提供用於形成閘極堆疊的空間。該閘極堆疊的區段可以閘極全圍繞配置(gate-all-around arrangement)方式圍繞個別奈米片通道層的所有側面。類似地，奈米電線(nanowire)可代替奈米片，以形成奈米電線場效電晶體。
需要用於場效電晶體的改進結構及形成用於場效電晶體的結構的方法。
在發明實施例中，提供用於場效電晶體的結構。該結構包括具有通道區域的半導體鰭件、配置在該半導體鰭件的該通道區域上方的奈米電線、連接至該半導體鰭件的該通道區域和該奈米電線的源極/汲極區域、以及與該半導體鰭件的該通道區域和該奈米電線重疊的閘極結構。該奈米電線具有第一閘極長度，而該半導體鰭件的該通道區域具有大於該第一閘極長度的第二閘極長度。
在發明實施例中，提供用於形成場效電晶體的方法。該方法包括形成半導體鰭件及配置在該半導體鰭件的通道區域上方的奈米電線、磊晶地生長連接至該半導體鰭件的該通道區域和該奈米電線的源極/汲極區域、以及形成與該半導體鰭件的該通道區域和該奈米電線重疊的閘極結 構。該奈米電線具有第一閘極長度，而該半導體鰭件的該通道區域具有大於該第一閘極長度的第二閘極長度。
10、12‧‧‧半導體層
11、13‧‧‧奈米電線
14‧‧‧基底
16、18‧‧‧鰭件
19‧‧‧毯層
20‧‧‧淺溝槽隔離區域
21‧‧‧硬遮罩層
22‧‧‧薄介電層、介電層
23、24、25‧‧‧犧牲閘極結構
26、36‧‧‧通道區域
27‧‧‧硬遮罩蓋件
28、60‧‧‧上區段
29、61‧‧‧中區段
30、62‧‧‧下區段
32‧‧‧側壁間隔件
34‧‧‧溝槽
37‧‧‧上部分
38‧‧‧中部分
39‧‧‧下部分
44‧‧‧凹口
46‧‧‧內間隔件
48‧‧‧源極/汲極區域
49、51‧‧‧空間
50‧‧‧層間介電層
52‧‧‧閘極結構
54‧‧‧蓋件
56‧‧‧TS接點
64‧‧‧下區段
併入至此說明書中以構成此說明書的一部分的伴隨圖式例示本發明的各種實施例，並且連同上方給出的一般性描述及下方給出的詳細描述，充作解釋本發明的實施例。
第1圖是依據本發明的實施例的處理方法的初始製作階段的裝置結構的剖面圖。
第2圖是該裝置結構在接續於第1圖的製作階段的剖面圖。
第3圖該裝置結構在接續於第2圖的製作階段的上視圖。
第4圖是一般沿著第3圖中的線4-4所取用的剖面圖。
第4A圖是一般沿著第3圖中的線4A-4A所取用的剖面圖。
第4B圖是一般沿著第3圖中的線4B-4B所取用的剖面圖。
第5-12和5A-12A圖分別是該裝置結構在該處理方法接續於第4和4A圖的連續製作階段的剖面圖。
參照第1圖和依據本發明的實施例，半導體層10和半導體層12配置在基底14上的圖案化層堆疊中。該半導體層10、12可由磊晶生長程序形成在該基底14上，在該磊晶生長程序期間，組成物隨著該半導體層10、12形成而交替，並且該基底14提供用於磊晶作用的結晶結構模板。該基底14可由半導體材料組成，例如單晶矽。
該半導體層10由半導體材料組成，並且該半導體層12由具有組成物的半導體材料組成，該組成物係為被選擇成相對於該半導體層10的該半導體材料和該基底14而選擇性地移除者。如本文中所使用的，參照材料移除程序(例如，蝕刻)的術語「選擇性的」是指，以適當的蝕刻劑選擇，對目標材料的材料移除率(也就是，蝕刻率)大於暴露至該材料移除程序的至少另一種材料的移除率。在磊晶生長期間，通過生長條件可選擇該半導體層10、12的個別組成物。在一個實施例中，構成該半導體層10的該半導體材料可為單晶矽(Si)，而構成該半導體層12的該半導體材料可為單晶矽-鍺(SiGe)，該單晶矽-鍺由於其鍺含量，因此可比單晶矽在較高速率下被蝕刻。在一個實施例中，該半導體層12的該鍺含量可從百分之二十(20%)至百分之三十五(35%)。
參照第2圖，其中，相同的元件符號是指第1圖中的相同特徵，並且，在該處理方法的接續製作階段中，該半導體層10、半導體層12、及該基底14的一部分可被圖案化，例如使用自對準雙重圖案化(SADP)、自對準四重圖案化(SAQP)、或直接列印單次曝光EUV圖案化。該基底14的該部分的該圖案化形成鰭件16、18，該鰭件16、18從該基底14的該非圖案化部分的凹化(recessed)頂部表面突出，並且具有相對於該基底14的該非圖案化部分的給定高度。
該半導體層10的該圖案化形成配置在該鰭件16上方的奈米電線11、以及配置在該鰭件18上方的奈米電線13。該奈米電線11可對準該鰭件16，而該奈米電線13可對準該鰭件18。該圖案化半導體層12的一部分是配置在該奈米電線11與該鰭件16的垂直方向中，而該半導體層12的另一個部分是配置在該奈米電線13與該鰭件18的垂直方向中。
該奈米電線11、13的高度或厚度(其由該半導體層10的厚度所建立)小於該鰭件16、18的高度。該奈米電線11、13可具有等於該半導體層10的厚度的厚度、以及於該半導體層10被圖案化時所建立的寬度。該奈米電線11的寬度可等於其厚度，並且類似地，該奈米電線13的寬度可等於其厚度。該奈米電線11可具有與該鰭件16相同的寬度，而該奈米電線13可具有與該鰭件18相同的寬度。
不使用由於較大寬度故具有不同縱橫比的奈米片，使用奈米電線可具有特定利益。舉例來說，在具有較低汲極引發位能障降低(DIBL)及較低次臨界擺幅(SSsat)的靜電中，奈米電線比起奈米片具有較好效能。對於等效的靜電而言，奈米電線比起奈米片，可具有較短的閘極長度。
淺溝槽隔離區域20可形成以圍繞該鰭件16、18的各者的下部分。該淺溝槽隔離區域20可由介電材料組成，例如矽的氧化物(例如，二氧化矽(SiO2))，其是由化學氣相沉積(CVD)沉積並以回蝕程序凹化。
薄介電層22形成在該奈米電線11、13及鰭件16、18上，並且由例如二氧化矽(SiO2)組成。毯層19形成在該奈米電線11、13和鰭件16、18上方，並直接形成在該薄介電層22上。該毯層19可由犧牲假閘極材料組成，例如無定形矽(α-Si)，其是由例如化學氣相沉積(CVD)予以沉積並使用例如化學機械研磨(CMP)予以平坦化。硬遮罩層21形成在該毯層19上。該硬遮罩層21可由介電材料組成，例如矽氮化物(Si3N4)、二氧化矽(SiO2)等，其由例如化學氣相沉積(CVD)所沉積。
參照第3、4、4A、4B圖，其中，相同的元件符號是指第2圖中的相同特徵，並且在該處理方法的接續製作階段中，多個犧牲閘極結構23、24、25從該毯層19形成。該犧牲閘極結構23、24、25重疊並且圍繞該奈米電線11、13和鰭件16、18。該犧牲閘極結構23、24、25的區 段也沿著其在該淺溝槽隔離區域20上各自的長度配置。該犧牲閘極結構23、24、25具有沿著該奈米電線11、13和鰭件16、18的長度而間隔開的配置，並且該犧牲閘極結構23、24、25可橫向對準該奈米電線11、13和鰭件16、18。
該犧牲閘極結構23、24、25可由蝕刻程序而以圖案化該硬遮罩層21形成，例如反應式離子蝕刻(RIE)，以形成配置在該毯層19上的硬遮罩蓋件27。該圖案可接著使用例如反應式離子蝕刻(RIE)的蝕刻程序，從該硬遮罩蓋件27轉移至該毯層。接著該蝕刻程序，該硬遮罩蓋件27配置在該犧牲閘極結構23、24、25上方。形成該犧牲閘極結構23、24、25的該蝕刻程序對於構成該介電層22的該介電材料具有選擇性，該介電層22包覆該奈米電線11、13、該鰭件16、18、以及該半導體層12。
該犧牲閘極結構23、24、25的各者包括沿著其高度配置的多個寬度尺寸。特定言之，在該淺溝槽隔離區域20上方並且鄰近該鰭件16、18的個別側壁，該犧牲閘極結構23、24、25的各者均包括具有關鍵尺寸或寬度尺寸CD 1的上區段28、具有關鍵尺寸或寬度尺寸CD 2的下區段30、以及配置在該上區段28與該下區段30之間的垂直方向中具有變化寬度的中區段29。該下區段30的該寬度尺寸CD 2大於該上區段28的該寬度尺寸CD 1。該中區段29在該垂直方向中從該寬度尺寸CD 2朝該寬度尺寸CD 1錐形化(tapering)。該犧牲閘極結構23、24、25的該中區段29係配置成在該垂直方向中與該半導體層12在該個別的鰭件16、18的各者上方的部分為相同高度。在該鰭件16、18和該半導體層12、13的個別頂部表面上方，該犧牲閘極結構23、24、25的各者僅包括具有較窄寬度尺寸CD 1的該上區段28。
該犧牲閘極結構23、24、25的多個寬度藉由調變該蝕刻程序來提供，以依據時間的函數改變該蝕刻率的側向分量(lateral component)。該調變可藉由調整於該蝕刻程序期間施加至握住該基底14的夾件(chuck)的偏移(bias)、於該蝕刻程序期間的化學品(chemistry)、及/或於該蝕刻程序期間的聚合作用(polymerization)而產生。該蝕刻程序中具有較高側向蝕刻率分量的部分形成該上區段28，而該蝕刻程序中具有較低側向蝕刻率分量的部分形成該下區段30。該犧牲閘極結構23、24、25的各者的該中區段29的逐漸變細反應出該蝕刻程序中具有該較高側向蝕刻率分量的該部分與該蝕刻程序具有該較低側向蝕刻率分量的該部分之間的轉移。
參照第5、5A圖，其中，相同的元件符號是指第4、4A圖中的相同特徵，並且在該處理方法的接續製作階段中，側壁間隔件32形成在該犧牲閘極結構23、24、25的側壁上。可藉由沉積低-k介電材料(例如，SiBCN)的共形層並以方向性蝕刻程序(反應式離子蝕刻(RIE))蝕刻該共形層而形成該側壁間隔件32。該共形層及從該共形層形成的該側壁間隔件32遵循由該犧牲閘極結構23、24、25的該多個寬度區段28、29、30所提供的該側壁的錐形化輪廓。
參照第6、6A圖，其中，相同的元件符號是指第5、5A圖中的相同特徵，並且在該處理方法的接續製作階段中，由自對準蝕刻程序形成延伸通過該奈米電線11、13、該半導體層12、以及該鰭件16、18的溝槽34，在該自對準蝕刻程序中，個別的犧牲閘極結構23、24、25運作如蝕刻遮罩。該自對準蝕刻程序(可以是反應式離子蝕刻(RIE)程序)可利用一個或更多個蝕刻化學品，以蝕刻該不同的半導體材料。該溝槽34包括具有不同寬度尺寸的區段，該區段配置在該溝槽深度上方，並且藉由調變可為反應式離子蝕刻(RIE)程序的該蝕刻程序來提供。該調變可藉由調整於該 蝕刻程序期間施加至握住該基底14的夾件的偏移、於該蝕刻程序期間的化學品、及/或於該蝕刻程序期間的聚合作用而產生，以調整該側向蝕刻分量。
該奈米電線11和該半導體層12在該鰭件16上方的該區段被該溝槽34個別地分割成多個奈米電線11及具有個別較短長度的半導體層12的多個區段。類似地，該奈米電線13和該半導體層12在該鰭件18上方的該區段被該溝槽34個別地分割成多個奈米電線13及具有較短長度的該半導體層12的區段。該分割的奈米電線11、13的長度尺寸L1於垂直方向中與該溝槽34的最寬部分重合。該溝槽34的最窄部分是位於該鰭件16、18中，並且形成通道區域36在該鰭件16、18中。通道區域36的各者的長度尺寸L2均大於該奈米電線11、13的該長度尺寸L1。該溝槽34在該鰭件16中的該奈米電線11與該通道區域36之間以及在該鰭件18中的該奈米電線13與該通道區域36之間於該半導體層12的該區段的高度上方錐形化。該半導體層12的該區段從該長度尺寸L1至該長度尺寸L2反向地錐形化。
該半導體層12的該錐形化區段和該犧牲閘極結構23、24、25的該錐形化中區段29在側向方向中對準。在一個實施例中，該半導體層12的該錐形化區段的上和下表面可與該犧牲閘極結構23、24、25的該錐形化中區段29的上和下表面個別地同平面。在一個實施例中，該半導體層12的該區段的錐形化角度可等於該犧牲閘極結構23、24、25的該中區段29的錐形化角度。該鰭件16、18中的該通道區域26及該犧牲閘極結構23、24、25的該下區段30在側向方向中對準。該犧牲閘極結構23、24、25的該上區段28係配置成與該奈米電線11、13重疊至該鰭件16、18的該頂部表面的水平(level)。
參照第7、7A圖，其中，相同的元件符號是指第6、6A圖中的相同特徵，並且在該處理方法的接續製作階段中，該半導體層12的該區段是以乾或溼等向性蝕刻程序相對於該奈米電線11、13及該鰭件16、18的通道區域36而被側向地凹化，該乾或溼等向性蝕刻程序蝕刻對構成該奈米電線11、13和該鰭件16、18的該半導體材料選擇性地蝕刻構成該半導體層12的該半導體材料。該半導體層12的該區段的該側向凹化由於該等向性蝕刻程序的蝕刻選擇性而產生凹口44。該半導體層12的該區段在該奈米電線11、13的長度尺寸小於該奈米電線11、13的長度尺寸L1。在一個實施例中，該半導體層12的該凹化區段可在該垂直方向中從等於該犧牲閘極結構23、24、25的該下區段30在該通道區域36的該頂部表面處的該寬度尺寸CD 2的寬度尺寸錐形化至等於該犧牲閘極結構23、24、25的該上區段28在該奈米電線11、13處的該寬度尺寸CD 1的寬度尺寸。
參照第8、8A圖，其中，相同的元件符號是指第7、7A圖中的相同特徵，並且在該處理方法的接續製作階段中，內間隔件46接續地形成在該凹口44，並且配置鄰近該半導體層12的該區段的該凹化末端。該內間隔件46可藉由沉積由介電材料(例如藉由原子層沉積(ALD)所沉積的矽氮化物(Si3N4)，其藉由夾止(pinch-off)而填充該凹口44)所組成的共形層(未顯示)加以形成。以蝕刻程序(例如使用含有磷酸的(H3PO4)的加熱溶液的溼化學蝕刻程序，磷酸讓該內間隔件46留在該凹口44中)移除該凹口44外的該共形層。
參照第9、9A圖，其中，相同的元件符號是指第8、8A圖中的相同特徵，並且在該處理方法的接續製作階段中，藉由磊晶生長磊晶半導體材料而形成源極/汲極區域48。該源極/汲極區域的該半導體材料從該奈米電線11、13和該鰭件16、18的該通道區域36所提供的生長晶種 生長，並且從該溝槽34的底部處的該基底14生長。不同的生長前緣(front)於磊晶生長期間在鄰近通道區域36之間的空間中合併，以形成該源極/汲極區域48。如本文中所使用的，術語「源極/汲極區域」意為半導體材料的摻雜區域，其可作用如場效電晶體的源極或汲極。
該磊晶半導體層的該半導體材料可受到重濃度摻雜，以具有p-類型電性傳導性或n-類型電性傳導性。在一個實施例中，該磊晶半導體層可在磊晶生長期間以來自周期表的第V族的n-類型摻質(例如，磷(P)及/或砷(As))(其提供n-類型電性傳導性)加以摻雜。在不同的實施例中，該磊晶半導體層的該半導體材料可在磊晶生長期間以來自周期表的第III族的p-類型摻質(例如，硼(B)、鋁(Al)、鍺(Ga)、及/或銦(In))(其提供p-類型電性傳導性)加以摻雜。
形成該源極/汲極區域48的該半導體材料在磊晶生長期間被實體限制，以複製(reproduce)該溝槽34的形狀。各個源極/汲極區域48均包括配置在該半導體層12的該區段上方的上部分37、配置在該半導體層12的該區段下方並且比該上部分窄的下部分39、以及被錐形化以在該較寬上部分與該較窄下部分之間提供過渡的中部分38。該中部分38在側向方向中與該半導體層12的該區段對準。該犧牲閘極結構23、24、25的形狀反向地鏡射該溝槽34和源極/汲極區域48的形狀。各個源極/汲極區域48的該較寬上部分37是配置在各個源極/汲極區域48的該錐形化中部分38之上，而該犧牲閘極結構23、24、25的該較寬下區段30則配置在該較窄上區段28之下。各個源極/汲極區域48的該錐形化中部分38在側向方向中與該犧牲閘極結構23、24、25的該中區段29對準。
參照第10、10A圖，其中，相同的元件符號是指第9、9A圖中的相同特徵，並且在該處理方法的接續製作階段中，沉積層間介電層 50，並由化學機械研磨(CMP)平坦化。該層間介電層50可由例如二氧化矽(SiO2)的介電材料組成。該層間介電層50的平坦化可從該犧牲閘極結構23、24、25移除該硬遮罩蓋件27，並藉此顯露該犧牲閘極結構23、24、25。
在形成該層間介電層50後，以蝕刻程序移除該犧牲閘極結構23，以形成空間49，並且該薄介電層22以蝕刻程序從該奈米電線11、13、該鰭件16、18、以及該半導體層12的該區段剝除。該犧牲閘極結構23、24、25和該薄介電層22的移除暴露該半導體層12的該區段，該半導體層12的該區段接著以相同或不同的蝕刻程序加以移除，以形成空間51。個別地配置在該鰭件16、18的該通道區域36上方的該奈米電線11、13是藉由該蝕刻程序釋放。
該空間49的尺寸可等於該犧牲閘極結構23、24、25的尺寸，而該空間51的尺寸可等於該半導體層12的該錐形化區段的該區段的尺寸。該空間49與圍繞該奈米電線11、13的側面的該空間51合併，使得該合併的空間49、51的各者均繞著該奈米電線11、13的其中一者的周界延伸。在該淺溝槽隔離區域20上方，該空間49具有延伸至該淺溝槽隔離區域20的堆疊的雙重寬度區段。特定言之，各個空間49均具有配置在垂直方向中在較窄上區段與該淺溝槽隔離區域20之間的較寬下區段。
在該奈米電線11、13和鰭件16、18上方，各個空間49的較窄上區段沿著該奈米電線11、13的側邊緣延伸至該奈米電線11、13的該上表面。空間51在垂直方向中配置在該奈米電線11與該鰭件16的該通道區域36之間及在該奈米電線13與該鰭件18的該通道區域之間。該空間51在垂直方向的高度可等於該半導體層12中被移除的區段的厚度。該內間隔件46在側向方向中與該空間51接壤。形成該凹口44的該半導體層12的該區段的該凹化可用來選擇該空間51的側向尺寸。
參照第11、11A圖，其中，相同的元件符號是指第10、10A圖中的相同特徵，並且在該處理方法的接續製作階段中，閘極結構52是形成在該空間49、41中，作為取代金屬閘極程序的部件，以製作多閘極場效電晶體。該閘極結構52的各者可從包括介面層、閘極介電層、以及金屬閘極電極的閘極堆疊形成。該介面層覆蓋該奈米電線11、13和該鰭件16、18的外表面，而該閘極介電層是配置在該閘極堆疊中介於該金屬閘極電極與該介面層之間。由例如矽氮化物(Si3N4)的介電材料所組成的自對準接點(SAC)蓋件54是形成在介於該閘極結構52的各者上方的該側壁間隔件32之間的該空間中。
該閘極結構52的該介面層可由例如矽的氧化物(例如，二氧化矽(SiO2))的介電材料組成。該閘極結構52的該閘極介電層可由介電材料組成，例如像是鉿氧化物(HfO2)的高-k介電材料。該閘極結構52的該金屬閘極電極包括一個或更多個共形阻障金屬層及/或功函數金屬層(例如由鈦鋁碳化物(TiAlC)及/或鈦氮化物(TiN)組成的多層)、以及金屬閘極填充層(由例如鎢(W)的導體組成)。該閘極結構52的該金屬閘極電極可包括共形阻障金屬層及/或功函數金屬層的不同組合。舉例來說，該金屬閘極電極可包括p-類型場效電晶體的共形功函數金屬層特性。如另一個範例，該金屬閘極電極可包括n-類型場效電晶體的共形功函數金屬層特性。
該閘極結構52具有多個寬度尺寸，其沿著它們個別的高度配置，該個別的高度反應出該移除和取代的犧牲閘極結構23、24、25和該半導體層12的該移除和取代的區段的多個寬度尺寸。在該淺溝槽隔離區域20上方及鄰近該鰭件16、18的個別側壁處，該閘極結構52的各者均包括具有長度尺寸GL 1的上區段60、具有大於長度尺寸GL 1的長度尺寸GL 2的下區段62、以及配置在垂直方向中介於該下區段62與該上區段60之 間的錐形化中區段61。該下區段62配置鄰近該鰭件16、18的該通道區域36的側邊緣，使得該通道區域36的閘極長度等於該長度尺寸GL 2。該閘極長度GL 2可等於該犧牲閘極結構23、24、25的該區段30的該寬度尺寸CD 2。該閘極長度GL 2代表該鰭件16、18的該通道區域36中介於該源極/汲極區域48的最接近邊緣之間的距離的有效長度。
在該奈米電線11、13和鰭件16、18上方，該閘極結構52的各者均包括在該奈米電線11、13上方具有長度尺寸GL 1的該上區段60及錐形化下區段64。形成在該空間51中的該錐形化下區段64配置在該垂直方向中介於該鰭件16、18的該通道區域36與該奈米電線11、13之間。該錐形化下區段64的各者均可在該奈米電線11、13處具有該長度尺寸GL 1、以及在該通道區域36的該頂部表面處具有大於該長度尺寸GL 1的該長度尺寸GL 2。該奈米電線11、13在所有側面上均可具有等於該長度尺寸GL 1的閘極長度。該閘極長度GL 1代表該奈米電線11、13中介於該源極/汲極區域48的最接近邊緣之間的距離的有效長度。在它們個別的頂部表面上，該通道區域36的閘極長度可等於該長度尺寸GL 2，其與在它們側邊緣處的該閘極長度一致。
在不同的實施例中，形成該凹口44的該半導體層12的該區段的該凹化可用來選擇該空間51的側向尺寸，使得該錐形化區段64處的該閘極長度不同於該長度尺寸GL 1和GL 2。
該奈米電線11、13和該鰭件16、18集合地形成混合場效電晶體，其包括鰭件類型場效電晶體(FinFET)及在該FinFET上方的奈米電線場效電晶體。該奈米電線11、13和該鰭件16、18是連接至相同的源極/汲極區域48。該閘極結構52的各者均包括以閘極全圍繞(GAA)設計方式繞著該奈米電線11、13的區段。如上方所述的，被該閘極結構52所圍 繞的該奈米電線11、13的閘極長度GL 1小於該鰭件16、18的該通道區域36的該閘極長度GL 2，該通道區域36被該閘極結構52圍繞在多個側面上。該奈米電線11、13和該鰭件16、18的該通道區域36的不同閘極長度由該調變的蝕刻程序(其形成該雙重寬度溝槽34及該雙重寬度犧牲閘極結構23、24、25)及該半導體層12的該區段的該移除形成。
參照第12、12A圖，其中，相同的元件符號是指第11、11A圖中的相同特徵，並且在該處理方法的接續製作階段中，溝槽矽化物(TS)接點56是形成垂直地延伸至該源極/汲極區域48。該TS接點56可包括金屬矽化物(例如由化學氣相沉積(CVD)所沉積的鈦矽化物(TiSi2)、鎢矽化物(WSi2)、鎳矽化物(NiSi)、或鈷矽化物(CoSi2))以及上覆導體(例如也可由化學氣相沉積(CVD)所沉積的鎢(W)或鈷(Co))。該TS接點56可由化學機械研磨(CMP)平坦化至該蓋件54的水平。
該源極/汲極區域48的該上部分37的增加寬度可允許該TS接點56增加尺寸，而不致於引起與電晶體開啟電流(on-current)相關的有效寬度(Weff)的損失。該源極/汲極區域48與TS接點56之間的接點電阻可得到改進，因為相較於堆疊的奈米電線/鰭件場效電晶體中缺乏該多個寬度的傳統源極/汲極區域，該源極/汲極區域48可用來給該TS接點56接觸的有效表面面積是增加的。
如上方所描述的方法是用來製作積體電路晶片。該生成的積體電路晶片可由製作者以生晶圓形式(例如，以具有多個未封裝晶片的單一晶圓)分佈成裸晶粒、或以封裝形式分佈。在後者的案例中，該晶片是安裝在單一晶片封裝件(例如，具有引線固定至主機板的塑膠承載件、或其它高階承載件)中、或在多晶片封裝件(例如，具有表面互連和埋置互連的其中一者或兩者的陶瓷承載件)中。在任何案例中，該晶片可整合至其它晶片、分 離的電路元件、及/或其它訊號處理裝置，以作為中間產品或終端產品的部件。
本文中參照的術語「垂直」、「水平」等是藉由範例、而非藉由限制的方式作出，以建立參照的框架。本文所使用的術語「水平」是定義為與半導體基底的傳統平面平行的平面，不論其實際三維空間轉向。術語「垂直」和「正交」是指與剛才所定義的該水平垂直的方向。術語「側向」是指該水平平面內的方向。例如「之上」和「之下」的術語是用來指示元件或結構彼此相對的定位，而非相對的高度。
特徵「連接」或「耦接」至另一個元件可直接地連接或耦接至該其它元件、或者可出現一個或更多個中介元件。如果沒有中介元件出現，特徵可「直接地連接」或「直接地耦接」至另一個元件。如果出現至少一個中介元件，特徵可「間接地連接」或「間接地耦接」至另一個元件。
本發明的各種實施例的描述已經呈現，為了例示的目的，而不意圖窮盡或限制至所揭露的實施例。許多修飾和變化對於本領域中的熟習技術者將是明顯的，而不致於偏離該描述的實施例的範疇和精神。本文所使用的技術用語經選擇最佳解釋該實施例的原理、針對市場中所發現的技術的實際應用或技術改進、或致能本領域中的其他通常技術者了解本文所揭露的實施例。
13‧‧‧奈米電線
14‧‧‧基底
18‧‧‧鰭件
32‧‧‧側壁間隔件
36‧‧‧通道區域
46‧‧‧內間隔件
48‧‧‧源極/汲極區域
52‧‧‧閘極結構
54‧‧‧蓋件
56‧‧‧TS接點

Claims (19)

  1. 一種用於場效電晶體的結構，該結構包含：半導體基底；半導體鰭件，係相對於該半導體基底在垂直方向上突出，該半導體鰭件具有通道區域；奈米電線，配置在該半導體鰭件的該通道區域上方；源極/汲極區域，連接至該奈米電線及該半導體鰭件的該通道區域；以及閘極結構，與該半導體鰭件及該奈米電線重疊，其中，該閘極結構包括配置在該奈米電線與該半導體鰭件的該通道區域之間的區段，並且該閘極結構的該區段在該垂直方向中被錐形化，其中，該奈米電線具有第一閘極長度，而該半導體鰭件的該通道區域具有大於該第一閘極長度的第二閘極長度。
  2. 如申請專利範圍第1項所述的結構，其中，該源極/汲極區域包括直接地連接至該半導體鰭件的該通道區域的第一部分及直接地連接至該奈米電線的第二部分，並且該源極/汲極區域的該第二部分比該源極/汲極區域的該第一部分寬。
  3. 如申請專利範圍第2項所述的結構，其中，該源極/汲極區域的該第二部分配置在該半導體鰭件之上，並且進一步包含：接點，連接至該源極/汲極區域的該第二部分。
  4. 如申請專利範圍第1項所述的結構，其中，該閘極結構以閘極全圍繞配置環繞該奈米電線，該閘極結構的該區段位於該奈米電線與該 半導體鰭件的該通道區域之間的該垂直方向中，並且該閘極結構的該區段具有高度及在該垂直方向中錐形化的可變長度尺寸。
  5. 如申請專利範圍第4項所述的結構，其中，該閘極結構的該區段從在該奈米電線處的第一長度尺寸朝在該半導體鰭件的該通道區域處的第二長度尺寸錐形化，並且該第二長度尺寸大於該第一長度尺寸。
  6. 如申請專利範圍第5項所述的結構，其中，該第一長度尺寸等於該第一閘極長度，而該第二長度尺寸等於該第二閘極長度。
  7. 如申請專利範圍第4項所述的結構，進一步包含：內介電間隔件，朝側向方向而側向地配置在該閘極結構的該區段與該源極/汲極區域之間。
  8. 如申請專利範圍第7項所述的結構，其中，該閘極結構的該區段在相對於該奈米電線朝該側向方向被凹化。
  9. 如申請專利範圍第4項所述的結構，其中，該源極/汲極區域包括連接至該半導體鰭件的該通道區域的第一部分及連接至該奈米電線的第二部分，該源極/汲極區域的該第一部分比該源極/汲極區域的該第二部分寬，並且該閘極結構的該區段配置在該源極/汲極區域的該第一部分與該源極/汲極區域的該第二部分之間。
  10. 如申請專利範圍第1項所述的結構，其中，該源極/汲極區域包括配置在該奈米電線與該半導體鰭件的該通道區域之間的區段，該源極/汲極區域的該區段在該垂直方向中被錐形化。
  11. 如申請專利範圍第10項所述的結構，其中，該源極/汲極區域的該區段和該閘極結構的該區段在該垂直方向被反向地錐形化。
  12. 一種形成場效電晶體的方法，該方法包含：形成半導體鰭件及配置在該半導體鰭件的通道區域上方的奈米電線； 形成連接至該半導體鰭件的該通道區域和該奈米電線的源極/汲極區域；以及形成與該半導體鰭件的該通道區域和該奈米電線重疊的閘極結構，其中，該半導體鰭件係相對於半導體基底在垂直方向上突出，並且其中，該閘極結構包括配置在該奈米電線與該半導體鰭件的該通道區域之間的區段，該閘極結構的該區段在該垂直方向中被錐形化，該奈米電線具有第一閘極長度，而該半導體鰭件的該通道區域具有大於該第一閘極長度的第二閘極長度。
  13. 如申請專利範圍第12項所述的方法，其中，形成該半導體鰭件和配置在該半導體鰭件的該通道區域上方的該奈米電線包含：磊晶地生長第一半導體層和第二半導體層於基底上；以及圖案化該第一半導體層以形成該奈米電線、圖案化該第二半導體層以形成犧牲層、以及圖案化該基底以形成該半導體鰭件。
  14. 如申請專利範圍第13項所述的方法，其中，形成該半導體鰭件及配置在該半導體鰭件的該通道區域上方的該奈米電線進一步包含：以蝕刻程序蝕刻溝槽，該溝槽延伸通過該奈米電線和該犧牲層並且穿透進入該半導體鰭件內以定義該半導體鰭件的該通道區域，其中，該蝕刻程序具有經調變的側向蝕刻分量，使得鄰近該奈米電線的該溝槽較寬，並且鄰近該半導體鰭件的該通道區域的該溝槽較窄。
  15. 如申請專利範圍第14項所述的方法，其中，形成連接至該半導體鰭件和該奈米電線的源極/汲極區域包含：凹化該犧牲層，以形成配置在該奈米電線與該半導體鰭件之間的該垂直方向中的凹口；形成內介電間隔件在該凹口中；以及 在形成該內介電間隔件後，磊晶地生長半導體材料在該溝槽中，以形成該源極/汲極區域。
  16. 如申請專利範圍第15項所述的方法，其中，該源極/汲極區域包括鄰近該奈米電線的第一區段及鄰近該半導體鰭件的該通道區域的第二區段，該第一區段比該第二區段寬，以及進一步包含：形成垂直地延伸至該源極/汲極區域的該第一區段的接點。
  17. 如申請專利範圍第12項所述的方法，其中，犧牲層配置在該奈米電線與該半導體鰭件之間，並且形成與該半導體鰭件的該通道區域和該奈米電線重疊的該閘極結構包含：以具有經調變的側向蝕刻分量的蝕刻程序蝕刻毯層，以形成犧牲閘極結構，該犧牲閘極結構在該犧牲層之上具有第一寬度以及在該犧牲層之下具有第二寬度。
  18. 如申請專利範圍第17項所述的方法，其中，形成與該半導體鰭件的該通道區域和該奈米電線重疊的該閘極結構進一步包含：形成一個或更多個側壁間隔件在該犧牲閘極結構上；以及在形成該一個或更多個側壁間隔件後，以該閘極結構取代該犧牲閘極結構，其中，該閘極結構的該第一閘極長度對應於該犧牲閘極結構的該第一寬度，而該閘極結構的該第二閘極長度對應於該犧牲閘極結構的該第二寬度。
  19. 如申請專利範圍第18項所述的方法，其中，以該閘極結構取代該犧牲閘極結構包含：移除該犧牲層，以釋放該奈米電線。
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