DE112012001158T5 - Mosfet mit ausgesparter Kanaldünnschicht und abrupten Übergängen - Google Patents
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Abstract
Description
- HINTERGRUND DER ERFINDUNG
- Gebiet der Erfindung
- Die vorliegende Erfindung betrifft allgemein Metalloxid-Halbleiter-Feldeffekttransistoren (MOSFETs), die auf Halbleiter-auf-Isolator(Semiconductor-on-Insulator, SOI)-Substraten hergestellt werden. Insbesondere betrifft die Erfindung MOSFETs mit einer ausgesparten Kanaldünnschicht in einer SOI-Schicht. Die ausgesparte Kanaldünnschicht bildet einen abrupten Übergang.
- Beschreibung des Standes der Technik
- Die
US-Patentschrift 7 041 538 B2 , erteilt am 9. Mai 2006 an Ieong u. a., beschreibt eine Hochleistungs-CMOS-Einheit auf einem SOI-Substrat mit einer Gate-Zone, die in eine SOI-Schicht hinein ausgespart ist, und durch Ionenimplantation erzeugten Source/Drain-Zonen mit Halo- und Erweiterungsimplantationen. - Die
US-Patentschrift 6 939 751 B2 , erteilt am 6. September 2005 an Zhu u. a., beschreibt Feldeffekteinheiten mit erhöhter Source/Drain-Zone und mit einem Kanal, der in eine Siliciumgermanium-Dünnschicht hinein ausgespart ist, die sich über einer SOI-Schicht befindet. - Die
US-Patentschrift 7 652 332 B2 , erteilt am 26. Januar 2010 an Cartier u. a., beschreibt einen Transistor auf äußerst dünnem Silicium-auf-Isolator mit erhöhter Source/Drain-Zone, einem Oxid hoher Dielektrizitätskonstante (High-k-Oxid) und einer Metall-Gate-Zone. - Die
US-Patentschrift 7 429 769 B2 , erteilt am 30. September 2008 an Diaz u. a., beschreibt einen Feldeffekttransistor (FET) mit ausgespartem Kanal. - In einer Abhandlung des Titels "Extremely Thin SOI (ETSOI) CMOS with Record Low Variability for Low Power System-on-Chip Applications," von K. Cheng u. a., veröffentlicht auf dem 2009 IEEE International Electron Device Meeting, 7. bis 9. Dezember 2009, wird ein Verfahren zur Herstellung von CMOS-Transistoren auf ETSOI-Substraten offenbart.
- In einer Abhandlung des Titels "Ultra-thin SOI replacement gate CMOS with ALD TaN/high-k gate stack," von B. Doris u. a. auf dem IEEE VISI-TSA International Symposium on VLSI Technology, 25. bis 27. April 2005, wird eine Einheit offenbart, die unter Verwendung eines Ersatz-Gate-Substrats auf einem ETSOI-Substrat hergestellt wird.
- In einer Abhandlung von B. Doris u. a. des Titels "FD SOI for Low Power CMOS", 2009, abrufbar unter http://www.soiconsortium.org/pdf/fullydepletedsoi/FD%20SOI%20for%20Low%20Power%20CMOS.pdf, wird eine Zusammenfassung von Herausforderungen für die Leistung von Einheiten und möglichen Lösungen gegeben. Einige mögliche Lösungen umfassen verschiedene Einheiten, die unter Verwendung von ETSOI-Substraten hergestellt werden.
- In einer Abhandlung des Titels "CMOS Transitions to 22 and 15 nm" von D. Lammers, veroffentlicht am 1. Januar 2010 in Semiconductor International, werden Einheitsstrukturen und mögliche Herstellungsverfahren für FETs bei Grundabmessungen von nicht mehr als 22 nm beschrieben. Mögliche Einheiten umfassen planare MOSFETs auf ETSOI-Substraten.
- In einer Abhandlung des Titels "Tri-Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering" von J. Kavalieros u. a., abrufbar unter http://download.intel.com/technology/silicon/trigate_paper_VLSI_0606.pdf, beschreiben die Autoren einen nicht planaren MOSFET auf SOI mit ausgesparten Source- und Drain-Zonen.
- KURZDARSTELLUNG DER ERFINDUNG
- Eine Aufgabe der Erfindung ist es, ein Verfahren zur Herstellung von MOSFETs auf SOI-Substraten bereitzustellen. Das Verfahren umfasst ein Ersatz-Gate-Verfahren auf der SOI-Schicht des Substrats, wobei erhöhte Source/Drain-Zonen oder Source/Drain-Zonen mit Ionenimplantation gebildet werden. An diesem Punkt weisen die Source-Zonen und Drain-Zonen diffuse Übergänge auf. Ein Isolator wird über dem Substrat angeordnet und anschließend die Platzhalter-Gate-Zone entfernt, um einen Abschnitt der SOI-Schicht freizulegen. Als Nächstes wird die SOI-Schicht ausgespart, um einen Teil der SOI-Schicht zu entfernen und um einen Restabschnitt der SOI-Schicht zurückzulassen. Bei dem Verfahren des Aussparens wird auch ein Abschnitt des diffusen Übergangs entfernt. In der Aussparung wird eine Kanaldünnschicht gebildet, was zu einem scharfen Übergang zwischen dem Source/Drain-dotierten Bereich des Substrats und der Kanaldünnschicht führt. Schließlich werden ein Material hoher Dielektrizitätskonstante und eine Metall-Gate-Zone gebildet.
- Gemäß einer anderen Erscheinungsform der Erfindung weist ein SOI-Substrat eine dotierte Source- und Drain-Zone, eine Kanaldünnschicht zwischen der dotierten Source- und Drain-Zone und eine verbleibende SOI-Schicht unter der Kanaldünnschicht auf.
- Gemäß einer weiteren Erscheinungsform der Erfindung weist ein MOSFET ein SOI-Substrat mit einer dotierten Source- und Drain-Zone und einer dazwischen angeordneten ausgesparten Kanaldünnschicht auf. Die Kanaldünnschicht befindet sich über einer verbleibenden SOI-Schicht. Eine Isolatorschicht mit einer Öffnung befindet sich über dem Substrat. Ein Material mit hoher Dielektrizitätskonstante kleidet die Öffnung in dem Isolator aus, und eine Metall-Gate-Zone füllt die Öffnung.
- Ein Vorteil der vorliegenden Erfindung ist die verbesserte Kurzkanalsteuerung. Insbesondere wird mit der vorliegenden Erfindung ein Kurzkanaleffekt verbessert, der als Drain-induzierte Barrieresenkung (Drain Induced Barrier Lowering, DIBL) bekannt ist. Idealerweise steuert die Gate-Zone vollständig den EIN/AUS-Zustand eines Transistors, in der Realität hat jedoch auch die Drain-Zone einen Einfluss. Der Einfluss der Drain-Zone beim Steuern des EIN/AUS-Zustands des Transistors wird als DIBL bezeichnet. In einem gewünschten Zustand ist die Drain-Steuerung des EIN/AUS-Zustands eines Transistors minimal und somit beträgt die DIBL für Langkanaleinheiten idealerweise 0 mV. TCAD-Simulationen der DIBL einer Kurzkanaleinheit mit einer Gate-Länge von 25 nm zeigen einen Wert von 106 mV für die vorliegende Erfindung im Vergleich zu 172 mV für eine ETSOI-Struktur ohne den Vorteil der vorliegenden Erfindung. Somit nähert sich der Transistor mit der vorliegenden Erfindung mehr der idealen DIBL.
- Ein anderer Vorteil der vorliegenden Erfindung gegenüber anderen Techniken ist der verbesserte Betriebsstrom der Einheit. Mit der vorliegenden Erfindung zeigen Simulationen, dass bei einem vergleichbaren AUS-Strom (Iaus) des Transistors der EIN-Strom (Ion) mit dem scharfen Übergang der vorliegenden Erfindung ungefähr 17% höher sein kann als bei herkömmlichen Dünnschicht-SOI-Strukturen.
- Andere Eigenschaften und Vorteile der Erfindung werden in Kombination mit der Beschreibung der begleitenden Zeichnungen ersichtlich, wobei dieselbe Zahl in allen Figuren für dieselben oder ähnliche Teile steht.
- KURZBESCHREIBUNG DER VERSCHIEDENEN ANSICHTEN DER ZEICHNUNGEN
-
1 ist ein Ablaufplan der Schritte zum Erzeugen eines MOSFET mit ausgespartem Kanal und abrupten Übergängen gemäß einer Ausführungsform der vorliegenden Erfindung; -
2A ist ein erster Schritt des Verfahrens und veranschaulicht ein SOI-Substrat gemäß einer Ausführungsform der Erfindung; -
2B ist ein zweiter Schritt des Verfahrens und veranschaulicht ein SOI-Substrat mit einer Platzhalter-Gate-Zone gemäß einer Ausführungsform der Erfindung; -
2C ist ein dritter Schritt des Verfahrens und veranschaulicht ein SOI-Substrat mit einer Platzhalter-Gate-Zone gemäß einer Ausführungsform der Erfindung; -
2D veranschaulicht ein rechteckiges Übergangsprofil, welches nach dem Herstellen einer Source/Drain-Erweiterung gemäß einer Ausführungsform der Erfindung gebildet wird; -
2E veranschaulicht ein schräges Übergangsprofil, welches nach dem Herstellen einer Source/Drain-Erweiterung gemäß einer Ausführungsform der Erfindung gebildet wird; -
2F veranschaulicht eine Übergangsform und -position relativ zu einer durch die Platzhalter-Gate-Zone gezogenen vertikalen Mittellinie gemäß einer Ausführungsform der Erfindung; -
2G veranschaulicht eine Übergangsposition relativ zu einer entlang der Seitenwand der Platzhalter-Gate-Zone gezogenen vertikalen Linie gemäß einer Ausführungsform der Erfindung; -
2H veranschaulicht einen MOSFET mit Dotierstoffgradient, gemessen zwischen Punkten c und d, gemäß einer Ausführungsform der Erfindung; -
2I veranschaulicht ein Dotierstoffgradientenprofil gemäß einer Ausführungsform der Erfindung; -
2J ist ein vierter Schritt des Verfahrens und veranschaulicht den MOSFET mit Isolatorschicht, die so planarisiert ist, dass sie mit der Platzhalter-Gate-Zone coplanar ist, gemäß einer Ausführungsform der Erfindung; -
2K ist ein fünfter Schritt des Verfahrens und veranschaulicht den MOSFET nach dem Entfernen der Platzhalter-Gate-Zone gemäß einer Ausführungsform der Erfindung; -
2L ist ein fünfter Schritt des Verfahrens und veranschaulicht den MOSFET nach dem Entfernen der Platzhalter-Gate-Zone und dem Bilden optionaler innerer Abstandhalter gemäß einer Ausführungsform der Erfindung; -
2M ist ein sechster Schritt des Verfahrens und veranschaulicht den MOSFET mit einer durch ein anisotropes Ex-Situ-Ätzverfahren gebildeten Aussparung gemäß einer Ausführungsform der Erfindung; -
2N ist ein sechster Schritt des Verfahrens und veranschaulicht den MOSFET mit einer durch ein isotropes Ex-Situ-Ätzverfahren gebildeten Aussparung gemäß einer Ausführungsform der Erfindung; -
2O ist ein sechster Schritt des Verfahrens und veranschaulicht den MOSFET mit einer durch ein In-Situ-Ätzverfahren gebildeten Aussparung gemäß einer Ausführungsform der Erfindung; -
2P ist ein sechster Schritt des Verfahrens und veranschaulicht den MOSFET mit einem durch ein Verfahren des teilweisen Füllens gebildeten Kanal gemäß einer Ausführungsform der Erfindung; -
2Q ist ein sechster Schritt des Verfahrens und veranschaulicht den MOSFET mit zwei Übergangszonen gemäß einer Ausführungsform der Erfindung; -
2R ist eine graphische Auftragung der Dotierstoffkonzentration gegen die Strecke und veranschaulicht den MOSFET mit zwei Übergangszonen gemäß einer Ausführungsform der Erfindung; -
2S ist ein achter Schritt des Verfahrens und veranschaulicht den MOSFET mit Materialien hoher Dielektrizitätskonstante und Metall-Gate-Zone; -
3 veranschaulicht einen MOSFET mit abrupten Übergängen, hergestellt durch eine Voll-Epi-Rückwachs-Ausführungsform der Erfindung; -
4 veranschaulicht einen MOSFET ohne Abstandhalter gemäß einer Ausführungsform der vorliegenden Erfindung; und -
5 veranschaulicht einen MOSFET mit abrupten Übergängen, hergestellt durch eine Teil-Epi-Rückwachs-Ausführungsform der Erfindung. - DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
- Das Grundprinzip der Erfindung ist ein Verfahren zum Erzeugen scharfer Übergänge in MOSFET-Transistoren. Das Verfahren wird in Verbindung mit
1 und2A bis2S beschrieben. Die Erfindung umfasst auch eine Struktur mit einem ausgesparten Kanal und scharfen Übergängen, wie sie in Verbindung mit3 bis5 beschrieben wird. Die Begriffe scharf und abrupt werden in diesem Dokument austauschbar verwendet. Eine detaillierte Beschreibung der Erfindung wird in Kombination mit den folgenden Ausführungsformen gegeben. - VERFAHREN ZUR HERSTELLUNG VON MOSFETS MIT AUSGESPARTEN KANÄLEN UND SCHARFEN ÜBERGÄNGEN
-
1 ist ein Ablaufplan5 mit den Schritten des Erzeugens eines MOSFET mit ausgespartem Kanal und abrupten Übergängen gemäß einer Ausführungsform. Der Schritt10 ist das Bereitstellen eines Substrats, der Schritt20 ist das Bilden einer Platzhalter-Gate-Zone auf dem Substrat; der Schritt30 ist das Bilden von Übergängen in dem Substrat; der Schritt40 ist das Bilden einer isolierenden Schicht; der Schritt50 ist das Entfernen der Platzhalter-Gate-Zone, um einen Abschnitt des Substrats zwischen den Übergängen freizulegen; der Schritt60 ist das Ätzen des frei liegenden Abschnitts des Substrats, um eine Aussparung zu bilden; der Schritt70 ist das Bilden einer epitaxialen Schicht (auch als „Epi” bezeichnet), welche Silicium in der Aussparung enthält, um einen Kanal herzustellen; der achte Schritt80 ist das Abscheiden eines Materials hoher Dielektrizitätskonstante (hierin „High-k-Material”) und das Bilden eines Gate-Stapels. Jeder der Schritte wird nachstehend detailliert beschrieben. Der Fachmann wird erkennen, dass die Schrittnummer (10 ,20 ,30 , usw.) nicht notwendigerweise eine Reihenfolge zur Durchführung des Schritts anzeigt; stattdessen sind die Schrittnummern ein Mittel zur Schrittidentifikation. - Bereitstellen eines Substrats
- Im Schritt
10 der Erzeugung eines MOSFET mit scharfen oder abrupten Übergängen wird ein Substrat100 bereitgestellt, wie in2A dargestellt. Das Substrat100 kann ein Halbleiter-auf-Isolator-Substrat (SOI) und vorzugsweise ein äußerst dünnes Halbleiter-auf-Isolator-Substrat (Extremely Thin Semiconductor on Insulator, ETSOI) sein. - Alle SOI-Substrate sind aus drei Teilen hergestellt: einem unteren massiven Halbleiterabschnitt
110 , einem vergrabenen Isolatorabschnitt105 (als „BOX” bezeichnet) und einer Halbleiterschicht112 auf dem BOX105 . In der vorliegenden Anmeldung wird der Halbleiter auf dem BOX als „SOI”112 oder „SOI-Schicht”112 bezeichnet. In der vorliegenden Anmeldung wird das SOI-Substrat als Ganzes (d. h. alle drei Schichten: massive Schicht105 , BOX110 und SOI112 ) als „SOI-Substrat”100 bezeichnet. Man beachte, bei einem SOI-Substrat100 ist eine obere Fläche des Substrats102 mit der oberen Fläche der SOI-Schicht112 äquivalent. - Weiter mit
2A , kann das BOX105 durch ein Implantationsverfahren oder ein Bonding-Verfahren gebildet werden. Typischerweise ist die isolierende Schicht des BOX ein Oxid, vorzugsweise Siliciumdioxid. Bei der SOI-Schicht112 kann es sich um Silicium, mit herkömmlichen ,n'- oder ,p'-Dotierstoffen dotiertes Silicium, Siliciumgermanium (SiGe), Siliciumgermaniumkohlenstoff (SiGeC), Siliciumkohlenstoff (SiC), III–V-Halbleiter-Verbindungen (zum Beispiel In1-xGaxAs, InP, GaAs) oder andere Variationen handeln. Die Dicke der SOI-Schicht112 kann variieren. Eine Dicke einer SOI-Schicht112 eines ETSOI-Substrats kann 2 nm bis 50 nm betragen, beträgt jedoch vorzugsweise 2 nm bis 20 nm oder liegt in einem beliebigen anderen Bereich dazwischen. - Herstellung einer Platzhalter-Gate-Zone
- Der Schritt
20 bei der Herstellung eines MOSFET mit scharfen oder abrupten Übergängen ist das Herstellen einer Platzhalter-Gate-Zone.2B zeigt das SOI-Substrat100 mit einer Platzhalter-Gate-Zone115 , die unter Anwendung herkömmlicher Strukturierungstechniken gebildet wird. Obwohl die Platzhalter-Gate-Zone115 als einzelnes Rechteck dargestellt ist, ist sie vorzugsweise aus mehreren Materialien zusammengesetzt, und insbesondere sind die Materialien in Schichten gestapelt. Zum Beispiel kann die Platzhalter-Gate-Zone aus Siliciumnitrid (SixNyHz) auf einem dünnen Oxid (vorzugsweise SixOyHz) oder einer Nitridkappe (SixNyHz) auf Polysilicium gebildet werden. In jedem Fall kann sich zwischen der Platzhalter-Gate-Zone115 und der SOI-Schicht112 ein Platzhalter-Gate-Dielektrikum117 (vorzugsweise SixOyHz) befinden. Andere Varianten der Materialien und Reihenfolgen der Schichten sind ebenfalls akzeptabel, solange die letzte (obere) Schicht der Platzhalter-Gate-Zone115 ausreichende (Ätz- oder CMP-)Stoppeigenschaften aufweist. Die Gesamthöhe der Platzhalter-Gate-Zone kann im Bereich von 20 nm bis 100 nm oder in einem beliebigen anderen Bereich dazwischen liegen. In einer Ausführungsform, bei der erhöhte Source/Drain-Zonen verwendet werden, muss die Gesamthöhe der Platzhalter-Gate-Zone (Summe der Höhe des Platzhalter-Gate-Dielektrikums117 , falls vorhanden, und der Platzhalter-Gate-Zone115 ) die Höhe der erhöhten Source/Drain-Zonen übersteigen. Typischerweise übersteigt die Gesamt-Gate-Höhe die erhöhten Source/Drain-Zonen um 5 nm bis 40 nm oder einen beliebigen anderen Bereich dazwischen. Vorzugsweise übersteigt die Gesamt-Gate-Höhe die Höhe der erhöhten Source/Drain-Zone um 15 nm bis 30 nm. Man beachte, dass die Höhe der erhöhten Source/Drain-Zonen im Bereich von 10 nm bis 50 nm oder in einem beliebigen anderen Bereich dazwischen liegen kann und vorzugsweise 20 nm bis 30 nm beträgt. - Bilden von Übergängen
- Bezug nehmend auf
2C , umfasst der dritte Schritt30 des Herstellens eines MOSFET mit scharfen Übergängen das Bilden von Übergängen. Allgemein ausgedrückt ist ein Übergang dort, wo sich zwei Bereiche unterschiedlicher Dotierung treffen. Der Dotierungsunterschied kann in dem Typ des Dotierstoffs liegen (zum Beispiel n oder p) oder die Dotierstoffkonzentrationen (stark dotiert und schwach dotiert) betreffen, oder beides. - Um einen Übergang zu bilden, werden dotierte Source- und Drain-Zonen gebildet. Es gibt viele Wege zum Herstellen einer Source- und einer Drain-Zone, einschließlich, ohne darauf beschrankt zu sein: (1) Anwachsen einer in situ dotierten erhöhten Source- und Drain-Zone und anschließendes Tempern; (2) Implantieren von Ionen in ein Substrat und anschließendes Tempern; (3) Anwachsen einer erhöhten Source- und Drain-Zone, Implantieren von Ionen in die erhöhte Source- und Drain-Zone und anschließendes Tempern und (4) jede geeignete Kombination dieser Wege. In jedem der Verfahren können optionale Abstandhalter
135 eingesetzt werden, die vor dem Bilden der Source/Drain-Zone an den Seitenwänden der Platzhalter-Gate-Zone gebildet werden. Die optionalen Abstandhalter135 können aus Siliciumnitrid (SixNyHz), Siliciumoxiden (SixOyHz) oder anderen Materialien hergestellt sein. -
2C zeigt eine erhöhte Source/Drain-Zone, hergestellt durch das erste Verfahren, wobei man eine in situ dotierte erhöhte Source/Drain-Zone anwachsen lässt und anschließend tempert. Hier werden die erhöhte Source-Zone120 und die erhöhte Drain-Zone120 durch Epitaxie gebildet. Anschließend wird die erhöhte Source- und Drain-Zone120 getempert, wodurch ein Teil der Dotierstoffe aus der erhöhten Source- und Drain-Zone120 in das Substrat100 oder speziell in einen Abschnitt der SOI-Schicht112 getrieben wird, um Source/Drain-Erweiterungen125 zu bilden. Der Übergang129 der Source/Drain-Erweiterungen125 und der SOI-Schicht112 ist durch die Linie dargestellt, welche die dotierte Erweiterung125 und die SOI-Schicht112 trennt. Ein Übergang129 ist dort, wo die niedrige Dotierung (oder keine Dotierung) der SOI-Schicht112 auf die höhere Dotierung (oder eine andere Dotierspezies) der Source/Drain-Erweiterungen125 trifft. - Man beachte, dass in einer Ausführungsform, wenn das zweite Verfahren angewendet wird, also das Ionenimplantationsverfahren und anschließenden Tempern, (1) es keine erhöhten Source/Drain-Zonen
120 gibt und (2) Source- und Drain-Zonen die Stelle der Source- und Drain-Erweiterungen125 einnehmen. In diesem Fall ist der Übergang129 dort, wo die nicht vorhandene/niedrige Dotierung der SOI-Schicht112 auf die höhere Dotierung der Source- und Drain-Zonen trifft. Alternativ kann das Ionenimplantationsverfahren entweder vor oder nach dem Epitaxieverfahren der erhöhten Source/Drain-Zonen durchgeführt werden. - In diesem Dokument werden die Source/Drain-Erweiterungen
125 eines Verfahrens mit erhöhten Source/Drain-Zonen und die Source/Drain-Zonen eines Ionenimplantationsverfahrens beide allgemein als „dotierte SOI-Source/Drain-Zonen” bezeichnet. - In den nächsten Absätzen werden die Übergänge
129 hinsichtlich (1) der Trajektorie des Übergangs, (2) der Position des Übergangs (3) der Abruptheit des Übergangs und (4) der Breite des Übergangs weiter beschrieben. - Die Übergänge
129 weisen verschiedene Trajektorien auf, was wiederum zu verschiedenen dotierten SOI-Source-Drain-Formen führt. Wenn der Übergang zum Beispiel weitgehend vertikal verläuft, ist die resultierende Form der dotierten SOI-Source-Drain-Zone125 rechteckig, vgl.2D (man beachte, dass die Elemente der erhöhten Source/Drain-Zonen und der Platzhalter-Gate-Zone aus Gründen der Klarheit weggelassen wurden). Wenn der Übergang abgeschrägt ist, ist die resultierende Form der dotierten SOI-Source-Drain-Zone125 trapezförmig, vgl.2E (man beachte, dass die Elemente der erhöhten Source/Drain-Zonen und der Platzhalter-Gate-Zone aus Gründen der Klarheit weggelassen wurden).2F zeigt eine bevorzugte Ausführungsform, wobei der Übergang derart abgeschrägt ist, dass der Übergang im oberen Bereich102 der SOI-Schicht112 näher an einer ventikalen Linie136 liegt, die von der Mitte der Platzhalter-Gate-Zone aus gezogen ist (vgl. ,a' in2F ), und wenn sich der Übergang129 tiefer in die SOI-Schicht112 hinein bewegt, ist der Übergang weiter entfernt von einer ventikalen Linie136 , die von der Mitte der Platzhalter-Gate-Zone aus gezogen ist (vgl. ,b' in2F ). Somit ist in einer bevorzugten Ausführungsform der Abstand des oberen Bereichs des Übergangs zu einer Gate-Mittellinie136 geringer als der Abstand des unteren Bereichs des Übergangs zu der Gate-Mittellinie136 , was unter Bezugnahme auf2F bedeutet, a < b. Die Tiefe und Trajektorie eines Übergangs wird durch Faktoren bestimmt, welche die Dicke der SOI-Schicht112 , die Dotierstoffspezies, die Temperzeit und -temperatur und, wenn eine Ionenimplantation angewendet wurde, die Implantationsenergie und den Implantationswinkel und, wenn erhöhte Source/Drain-Zonen verwendet wurden, die Höhe der erhöhten Source/Drain-Zone sowie andere Faktoren umfassen. - Die Position des Übergangs
129 kann relativ zu einer vertikalen Linie137 , die von einer Seitenwand der Platzhalter-Gate-Zone aus gezogen wird, variieren. In einer bevorzugten Ausführungsform, die in2G dargestellt ist, ist der Übergang129 derart abgeschrägt, dass sich ein oberer Abschnitt129a des Übergangs (und ein Abschnitt der dotierten SOI-Source-Drain-Zone125 ) unter der Platzhalter-Gate-Zone115 und innerhalb der vertikalen Linie137 befindet, welche sich von der Seitenwand der Platzhalter-Gate-Zone aus erstreckt, während sich ein unterer Abschnitt129b des Übergangs (und ein Abschnitt der dotierten SOI-Source-Drain-Zone125 ) nicht unter der Platzhalter-Gate-Zone befindet und sich außerhalb des Gate-Bereichs erstreckt. Es sollte angemerkt werden, dass die genaue Position des Übergangs in Bezug auf die Platzhalter-Gate-Zone variieren kann. Zum Beispiel kann der obere Bereich des Übergangs auf gleicher Höhe wie der optionale Abstandhalter135 liegen (d. h. mit diesem in Ausrichtung gebracht sein) oder befindet sich anderenfalls nicht direkt unter der Platzhalter-Gate-Zone115 . Wichtig ist, dass während des Schritts60 (der nachstehend beschrieben wird) ein Abschnitt des Übergangs geätzt wird, wenn das Substrat geätzt wird, um eine Aussparung zu bilden. Die Position eines Übergangs129 relativ zu einer Seitenwand137 der Platzhalter-Gate-Zone115 wird durch Faktoren wie die Breite der Platzhalter-Gate-Zone115 , das Vorhandensein und die Breite von Abstandhaltern135 , die Tiefe und die am Ende des letzten Absatzes beschriebenen Trajektoriefaktoren und bei Anwendungen mit erhöhten Source/Drain-Zonen120 die Form der erhöhten Source/Drain-Zonen bestimmt. - Die Abruptheit eines Übergangs ist durch Dotierstoffgradienten definiert. Allgemein ausgedrückt ist ein Dotierstoffgradient die Veränderung der Dotierungskonzentration über eine gegebene Strecke (d. h. die Steigung einer Kurve der Dotierungskonzentration gegen die Strecke). Bezug nehmend auf
2I , ist dort die Veränderung der Dotierungskonzentration über eine gegebene Strecke ,c-d' der2H veranschaulicht. Die Strecke ,c-d' beginnt in der SOI-Schicht112 beim Punkt c, durchläuft den Übergang129 und endet in der Source/Drain-Erweiterung125 beim Punkt d.2I ist eine Auftragung der Dotierstoffkonzentration (Dotierstoffe/cm3) auf der y-Achse gegen die Strecke ,c-d' auf der x-Achse. Die Auftragung weist drei unterschiedliche Zonen auf. In einer ersten Zone (I), beginnend am Punkt ,c', ist die Dotierstoffkonzentration relativ konstant. Weiter in Richtung des Übergangs129 wird eine zweite Zone (II) erreicht, wo die Konzentration zu steigen beginnt, so dass in der Auftragung eine Steigung erzeugt wird. Weiter in Richtung des Punktes d wird eine dritte Zone (III) erreicht, wo innerhalb der Source/Drain-Erweiterungen125 ein nominelles Dotierungsniveau erreicht ist. Die Steigung der Konzentration gegen die Strecke in der Zone II definiert die Abruptheit des Übergangs. Die Breite der Steigung definiert die Übergangsbreite. Eine steile Steigung und geringe Breite zeigen einen scharfen und abrupten Übergang an. Eine weniger steile Steigung (flache Steigung) und größere Breite zeigen einen nicht abrupten (diffusen) Übergang an. Typische Steigungen für einen abrupten Übergang liegen in dem Bereich von 0,5 nm je Dekade (Dotierstoffkonzentration) bis 3 nm je Dekade (Dotierstoffkonzentration) oder einem beliebigen anderen Bereich dazwischen, egal, ob pFET oder nFET. Typische scharfe Übergangsbreiten sind 5 nm bis 10 nm oder jeder andere Bereich dazwischen. Steigungen für einen diffusen Übergang liegen in dem Bereich von 3 nm je Dekade (Dotierstoffkonzentration) bis 10 nm je Dekade (Dotierstoffkonzentration) oder einem beliebigen anderen Bereich dazwischen, egal, ob pFET oder nFET. Typische Übergangsbreiten für diffuse Übergänge sind 3 nm bis 20 nm oder jeder andere Bereich dazwischen.2I veranschaulicht eine flache Steigung mit breitem Übergang, daher wird ein diffuser Übergang gebildet. Übergangsmerkmale sind in der folgenden Tabelle zusammengefasst. Tabelle 1 – Beispielhafte ÜbergangsmerkmaleDiffuser Übergang Scharfer Übergang Dotierungsgradient (Steigung) 3 bis 10 nm je Dekade (Dotierstoffkonzentration) 0,5 bis 3 nm je Dekade (Dotierstoffkonzentration) Übergangsbreite 10 bis 20 nm 5 bis 10 nm - Somit gibt es am Ende des dritten Verfahrensschritts
30 , verkörpert in2C , eine Platzhalter-Gate-Zone115 über einem ETSOI-Substrat100 mit erhöhten Source/Drain-Zonen120 und Source/Drain-Erweiterungen125 , welche einen nicht abrupten (diffusen) Übergang mit der SOI-Schicht112 bilden. Ein Platzhalter-Gate-Dielektrikum117 kann sich zwischen der Platzhalter-Gate-Zone115 und dem ETSOI-Substrat100 befinden. Es sollte angemerkt werden, dass die vorstehend beschriebene Ausführungsform einen MOSFET betrifft, der durch das Verfahren einer erhöhten Source-Zone hergestellt ist. Wenn eine Ausführungsform angewendet wird, bei welcher keine erhöhten Source/Drain-Zonen verwendet werden, dann nehmen Source/Drain-Zonen die Stelle der Source/Drain-Erweiterungen125 ein. - Bilden einer Isolatorschicht
- Der Schritt
40 des Herstellens eines MOSFET mit scharfen Übergängen umfasst das Bilden einer isolierenden Schicht140 . Zuerst wird die Isolatorschicht140 abgeschieden, um die Platzhalter-Gate-Zone115 zu bedecken. Der Isolator140 wird dann durch Stoppen auf der Platzhalter-Gate-Zone115 planarisiert (vgl.2J ). Geeignete Isolatoren umfassen, ohne darauf beschränkt zu sein, Siliciumdioxid (SiO2), Siliciumoxide (SiOH), dotiertes Siliciumglas, Siliciumkohlenstoffoxid (SiCO), SiCOH und Siliciumcarbid (SiC). - Entfernen der Platzhalter-Gate-Zone
- Bezug nehmend auf
2K , umfasst der Schritt50 des Herstellens eines MOSFET mit scharfen Übergängen das Entfernen der Platzhalter-Gate-Zone115 , um einen frei liegenden Abschnitt142 des Substrats aufzudecken. Der frei liegende Abschnitt142 kann zumindest einen Abschnitt von einem aus Folgendem umfassen: (1) SOI-Schicht112 , (2) Übergang129 und (3) Source- und Drain-Erweiterungen125 . In2K ist eine Ausführungsform dargestellt, bei welcher der frei liegende Abschnitt142 (1) die SOI-Schicht112 , (2) den Übergang129 und (3) einen Abschnitt der Source/Drain-Erweiterung125 umfasst. - Typischerweise wird die Platzhalter-Gate-Zone unter Anwendung eines selektiven Ätzens entfernt. In einer bevorzugten Ausführungsform handelt es sich bei der Platzhalter-Gate-Zone
115 um Siliciumnitrid (SixNyHz), während es sich bei dem Isolator140 und/oder dem optionalen Abstandhalter135 um Siliciumoxid (SixOyHz) handelt; durch das Ätzen wird dann selektiv das Nitrid entfernt, während das Oxid nur minimal entfernt wird. - Nach der Platzhalter-Gate-Entfernung kann ein optionaler innerer Abstandhalter
145 abgeschieden werden (vgl.2L ). Der innere Abstandhalter kann aus Siliciumnitrid (SixNyHz) hergestellt sein. Typischerweise werden die inneren Abstandhalter so gebildet, dass sie breit genug sind, um die Source/Drain-Erweiterung125 zu bedecken, die während der Platzhalter-Gate-Entfernung frei gelegt worden sein kann. Idealerweise ist der innere Abstandhalter mit dem Übergang129 in Ausrichtung gebracht, wie in2L dargestellt. Als ein Ergebnis umfasst, wenn ein innerer Abstandhalter verwendet wird, der frei liegende Abschnitt142 des Substrats die frei liegende SOI-Schicht112 . Die folgende Tabelle fasst zusammen, aus welchen Elementen ein frei liegender Abschnitt142 in Abhängigkeit davon aufgebaut ist, ob ein innerer Abstandhalter145 verwendet wird oder nicht. Tabelle 2 – Inhalt des frei liegenden Abschnitts 142 und Verwendung von inneren Abstandhaltern 145Frei liegender Abschnitt 142 umfasst...Wenn.... SOI-Schicht 112 Übergang 129 Source/Drain-Erweiterung 125 Innerer Abstandhalter 145 verwendet wirdJa Innerer Abstandhalter grob mit Übergang 129 in Ausrichtung gebrachtNein Kein innerer Abstandhalter 145 verwendet wirdJa Ja Optional - Bilden einer Aussparung
- Bezug nehmend auf
2M , ist der Schritt60 das Ätzen des frei liegenden Abschnitts142 , um eine Aussparung150 zu bilden, während ein Rest112' der SOI-Schicht zurückgelassen wird. Allgemein ausgedrückt gibt es zwei Wege zum Bilden der Aussparung, ein Ex-situ-Verfahren, bei welchem die Aussparung getrennt von einer folgenden Kanaldünnschicht-Abscheidung (Schritt70 ) hergestellt wird, oder ein In-situ-Verfahren, bei welchem in einem Werkzeug die Aussparung gebildet und der Kanal abgeschieden wird. Das Ex-situ-Verfahren wird zuerst beschrieben. - In dem Ex-situ-Verfahren kann die Aussparung auf einem von zwei Wegen gebildet werden: einem isotropen Weg oder einem anisotropen Weg. In dem Fall eines isotropen Weges kann entweder ein Gasphasenätzen oder ein Nassätzen angewendet werden. HCl ist ein übliches Gasphasen-Ätzmittel, und ein wässriges Ätzmittel, welches Ammoniak enthält, ist ein übliches Nassätzmittel, es sind jedoch auch andere chemische Mittel akzeptabel. Ein Nassätzen oder Gasphasenätzen führt typischerweise zu einem isotropen Ätzen, was bedeutet, dass die Ätzgeschwindigkeit in alle Richtungen dieselbe ist. Somit wird bei einem isotropen Ätzen ein Abschnitt der SOI-Schicht
112 vertikal und auch seitlich geätzt, um einen Unterschnitt-Abschnitt144 der Aussparung150 zu erzeugen. Da bei der isotropen Aussparungsbildung ein Unterschnitt144 möglich ist, werden bei isotropen Ätzbedingungen vorzugsweise innere Abstandhalter145 verwendet.2M zeigt eine Aussparung150 , die durch ein isotropes Ätzverfahren gebildet wurde, welches zu einem Unterschnittabschnitt144 der Aussparung unter dem inneren Abstandhalter145 führt. Man beachte, dass sich der Unterschnitt144 auf beiden Seiten der Aussparung150 befindet, jedoch zur Vereinfachung der Betrachtung nur auf einer Seite gekennzeichnet ist. - Das zweite Ex-situ-Aussparungsbildungsverfahren ist ein Trockenätzverfahren, vorzugsweise Reaktivionenätzen (Reactive Ion Etching, RIE). Allgemein ausgedrückt sind RIE-Verfahren der vorliegenden Erfindung anisotrop, was bedeutet, dass sie weitgehend in eine Richtung, vertikal, ätzen, bei minimalem seitlichen Ätzen. Somit wird die SOI-Schicht
112 bei einem anisotropen Ätzen vertikal geätzt, wodurch sie mit einer Öffnung141 in Ausrichtung gebracht wird, die durch die Platzhalter-Gate-Entfernung zurückgelassen wird. Wenn ein anisotropes Ätzverfahren angewendet wird, wird bevorzugt, keine inneren Abstandhalter145 zu verwenden.2N zeigt eine Aussparung150 , welche durch ein anisotropes Ätzverfahren gebildet wurde, was dazu führt, dass die Seitenwände153 der Aussparung150 mit den äußeren Rändern143 der Öffnung141 in Ausrichtung gebracht sind. - Fortfahrend mit dem In-Situ-Verfahren der Aussparungsbildung, ist das Aussparungsverfahren mit dem folgenden Abscheidungsverfahren in einem einzigen Epitaxiewerkzeug integriert. Durch das Abscheidungsverfahren wird eine epitaxiale Schicht in der Aussparung
150 gebildet, was zu einem Kanal155 führt. Das integrierte Verfahren beginnt in dem Epitaxiewerkzeug durch Zuströmen von HCl, um die SOI-Schicht112 präzise zu ätzen, um eine Aussparung150 zu bilden. Als Nächstes erfolgt gegebenenfalls ein Wasserstoff-Vorbrennen. Wenn das Vorbrennen angewendet wird, kann in Abhängigkeit von den Verfahrensbedingungen beim Vorbrennen ein Unterschnitt gebildet werden. Schließlich erfolgt die epitaxiale Abscheidung, um den Kanal155 zu erzeugen. Allgemein ausgedrückt können, wenn ein In-situ-Aussparungsätz- und Kanalabscheidungsverfahren angewendet wird, die inneren Abstandhalter145 weggelassen werden (vgl.2O ), sofern es keinen Unterschnitt gibt. - Ein wichtiges Merkmal des Aussparungsverfahrens ist ungeachtet des angewendeten Aussparverfahrens (isotrop oder anisotrop, in situ oder ex situ), dass durch das Aussparen ein Abschnitt des Übergangs
129 entfernt wird. Der entfernte Abschnitt des Übergangs129 kann sich seitlich derart erstrecken, dass er den gesamten Dotierstoffgradienten oder nur einen Abschnitt des Dotierstoffgradienten in dieser Aussparungstiefe umfasst. Außerdem kann während des Aussparungsverfahrens auch ein Abschnitt der Source/Drain-Erweiterung125 nomineller Dotierung (nominelle Dotierung bedeutet dort, wo der Gradient endet und ein relativ konstantes Dotierungsniveau vorliegt) entfernt werden, dies ist aber nicht erforderlich. Bezug nehmend auf2M ,2N und2O , ist durch das Aussparungsverfahren ein Abschnitt der SOI-Schicht112 entfernt worden und ein verbleibender Abschnitt112' der SOI-Schicht Zurückgelassen worden. Durch das Aussparungsverfahren sind auch die Übergänge129 vom oberen Bereich der SOI-Schicht entfernt worden, darunter wird jedoch der diffuse Übergang129 zwischen der Source/Drain-Erweiterung125 und der verbleibenden SOI-Schicht112' zurückgelassen. Außerdem ist durch das Aussparungsverfahren eine obere Ecke jeder der Source/Drain-Erweiterungen125 entfernt worden. - Die Menge des Rests
112' der SOI-Schicht kann variieren. Wie oben bei der Beschreibung der Substrate angegeben, beträgt in einer bevorzugten Ausführungsform die Ausgangsdicke der SOI-Schicht 2 nm bis 20 nm oder liegt in einem beliebigen anderen Bereich dazwischen. Nach dem Aussparen der SOI-Schicht112 kann die verbleibende SOI-Schicht112' bis zu 1 nm klein sein. Die genaue Dicke der verbleibenden SOI-Schicht112' ist nicht entscheidend; entscheidend ist jedoch, dass es eine ausreichende verbleibende SOI-Schicht112' gibt, damit darauf eine epitaxiale Schicht anwachsen kann, wie es im siebten Schritt70 erforderlich ist. - Bilden eines Kanals und eines abrupten Übergangs
- Der Schritt
70 ist das Bilden einer epitaxialen Schicht („Epi”), welche Silicium in der Aussparung150 enthält, um einen Kanal155 herzustellen. Wie oben angegeben, wächst die epitaxiale Schicht, welche den Kanal155 umfasst, auf der verbleibenden SOI-Schicht112' an. Die epitaxiale Schicht, welche den Kanal155 umfasst, kann so anwachsen, dass sie die Aussparung vollständig füllt (Voll-Epi-Verfahren, dargestellt in2O ), oder sie kann so anwachsen, dass der Epi-Kanal die Aussparung teilweise füllt (Teil-Epi-Verfahren, dargestellt in2P ). Beide Füllverfahren werden nachstehend erörtert. - Beim Voll-Epi-Rückwachsverfahren wächst die epitaxiale Schicht, welche den Kanal
155 umfasst, so an, dass die obere Fläche156 der Kanaldünnschicht155 ungefähr coplanar mit der oberen Fläche102 des Substrats ist. Man beachte, dass in2J die obere Fläche102 des Substrats der Grenzfläche der erhöhten Source/Drain-Zone120 und der Source/Drain-Erweiterungen125 äquivalent ist. - In einer Ausführungsform eines Voll-Epi-Rückwachsverfahrens auf einem ETSOI-Substrat mit einer ursprünglichen Dicke der SOI-Schicht
112 von 2 nm bis 20 nm kann die Kanaldicke 1 nm bis 19 nm betragen oder in einem beliebigen anderen Bereich dazwischen liegen, und die Dicke der verbleibenden SOI-Schicht112' kann auf bis zu 1 nm heruntergehen. In einer bevorzugten Ausführungsform eines Voll-Epi-Rückwachsverfahrens beträgt die ursprüngliche Dicke der SOI-Schicht112 6 nm bis 8 nm, die Dicke der verbleibenden SOI-Schicht112' beträgt nach dem Aussparungsätzen 1 nm bis 2 nm, und die epitaxiale Schicht, welche die Kanaldünnschicht155 bildet, füllt die Aussparung (d. h., die Kanaldicke beträgt in Abhängigkeit von der ursprünglichen Dicke der SOI-Schicht und der verbleibenden SOI-Schicht112' 4 nm bis 7 nm). - Beim Teil-Epi-Rückwachsverfahren wachst die epitaxiale Schicht, welche die Kanaldünnschicht
155 umfasst, so an, dass sich die obere Fläche156 der Kanaldünnschicht155 unterhalb der oberen Fläche102 des Substrats befindet, wodurch eine Stufe zwischen der oberen Fläche156 des Kanals und der oberen Fläche102 des Substrats erzeugt wird. Die Höhe der Stufe ist als158 in2P dargestellt. Man beachte, dass in2P die obere Fläche des Substrats102 der Grenzfläche der erhöhten Source/Drain-Zone120 und der Source/Drain-Erweiterungen125 äquivalent ist. - In einer Ausführungsform des Teil-Epi-Rückwachsverfahrens auf einem ETSOI-Substrat mit einer ursprünglichen Dicke der SOI-Schicht
112 von 2 nm bis 20 nm oder in einem beliebigen Bereich dazwischen kann die Kanaldicke 1 nm bis 18 nm betragen oder in einem beliebigen anderen Bereich dazwischen liegen, und die Dicke der verbleibenden SOI-Schicht112' kann auf bis zu 1 nm heruntergehen. In einer bevorzugten Ausführungsform eines Teil-Epi-Rückwachsverfahrens beträgt die ursprüngliche Dicke der SOI-Schicht112 10 nm, die Dicke der verbleibenden SOI-Schicht112' beträgt nach dem Aussparungsätzen 2 nm, und die epitaxiale Schicht, welche den Kanal155 bildet, ist 4 nm dick, so dass die Stufenhöhe158 4 nm beträgt. - Hinsichtlich des Bildungsverfahrens der Kanaldünnschicht selbst sei daran erinnert, dass die Aussparung
150 durch zwei Verfahren gebildet werden kann: ex situ und in situ. Beim In-situ-Verfahren werden die Verfahren des Aussparungsätzens und der Kanalbildung in einem einzigen Werkzeug kombiniert. Daher wurde das Verfahren der Bildung der Kanaldünnschicht155 für das In-Situ-Verfahren zuvor bereits erörtert und wird hier nicht wiederholt. Das Kanalbildungsverfahren, das mit dem Ex-situ-Verfahren angewendet wird, wurde jedoch zuvor nicht erörtert und wird nun beschrieben. Das Kanalbildungsverfahren nach einem Ex-situ-Aussparungsätzen beginnt mit einer Vorreinigung. Bei der Vorreinigung kann es sich um ein Sputter-Verfahren handeln, welches weitgehend anisotrop ist, daher gibt es keinen Unterschnitt. Oder es kann sich bei dem Vorreinigungsverfahren um nasschemisches Ätzen handeln, z. B. mit Ammoniak, welches isotrop ist und daher einen Unterschnitt144 erzeugt. Anschließend wird das Substrat in einem Epitaxiewerkzeug angeordnet, wo es eine In-situ-Vorreinigung bei niedriger Temperatur erhält (um eine Zusammenballung zu verhindern), gefolgt vom Anwachsen der Kanaldünnschicht. Einzelheiten der In-situ-Vorreinigung bei niedriger Temperatur finden sich in der US-Patentanmeldung 12/766 859, eingereicht am 24. April 2010, deren gesamter Inhalt durch Verweis hierin einbezogen wird. - Kanaldünnschichten
155 umfassen undotiertes Silicium (Si), Siliciumgermanium (SiGe), Siliciumgermaniumcarbid (SiGeC), Siliciumcarbid (SiC) oder III–V-Materialien. In einer bevorzugten Ausführungsform handelt es sich bei der Kanaldünnschicht155 eines pFET um SiGe und bei der Kanaldünnschicht155 eines nFET um Si oder SiC. - Bezug nehmend auf
2Q und2R , sind dort die Veränderungen der Dotierungskonzentration über eine gegebene Strecke ,e-f' und eine gegebene Strecke ,g-h' veranschaulicht. Die Strecke ,e-f' beginnt in der Kanaldünnschicht155 am Punkt e, durchläuft den Übergang129s und endet in der Source/Drain-Erweiterung125 am Punkt f. Die durchgezogene Linie in2R ist eine Auftragung der Dotierstoffkonzentration (Dotierstoffe/cm3) auf der y-Achse gegen die Strecke ,e-f' auf der x-Achse. Die Auftragung weist drei unterschiedliche Zonen auf. In einer ersten Zone (I), beginnend am Punkt ,e', ist die Dotierstoffkonzentration relativ konstant. Weiter in Richtung des Übergangs129s wird eine zweite Zone (II) erreicht, wo die Konzentration scharf ansteigt. Weiter in Richtung des Punktes f wird eine dritte Zone (III) erreicht, wo innerhalb der Source/Drain-Erweiterungen125 ein nominelles Dotierungsniveau erreicht ist. Die scharfe Steigung der Konzentration gegen die Strecke in der Zone II einer Linie ,e-f' veranschaulicht einen abrupten oder scharfen Übergang129s . - Im Gegensatz dazu zeigt die Verfolgung einer Konzentrationsänderung entlang der Linien ,g-h' eine allmählichere Steigung. Die Strecke ,g-h' beginnt in der verbleibenden SOI-Schicht
112' am Punkt g, durchläuft den Übergang129 und endet in der Source/Drain-Erweiterung125 am Punkt h. Die unterbrochene Linie in2R ist eine Auftragung der Dotierstoffkonzentration (Dotierstoffe/cm3) auf der y-Achse gegen die Strecke ,g-h' auf der x-Achse. Die Auftragung weist drei unterschiedliche Zonen auf. In einer ersten Zone (I), beginnend am Punkt ,g', ist die Dotierstoffkonzentration relativ konstant. Weiter in Richtung des Übergangs129 wird eine zweite Zone (II) erreicht, wo die Konzentration allmählich ansteigt. Weiter in Richtung des Punktes h wird eine dritte Zone (III) erreicht, wo innerhalb der Source/Drain-Erweiterungen125 ein nominelles Dotierungsniveau erreicht ist. Die allmähliche Steigung der Konzentration gegen die Strecke in der Zone II einer Linie ,g-h' veranschaulicht einen nicht abrupten oder diffusen Übergang129 . Typische Dotierstoffgradienten (Steigungen) und Übergangsbreiten für nFETs und pFETs für scharfe Übergange129s und diffuse Übergänge129 sind vorstehend in Tabelle 1 aufgelistet. - Somit liegt am Ende des siebten Verfahrensschritts
70 , verkörpert in2O oder2P , ein ETSOI-Substrat100 mit erhöhten Source/Drain-Zonen120 , einem Isolator140 , optionalen Abstandhaltern135 , Source/Drain-Erweiterungen125 , einer verbleibenden SOI-Schicht112' und einer Kanaldünnschicht155 vor. Das Substrat weist zwei Übergangszonen auf. Eine Zone eines ersten Übergangs129s , wo die Kanaldünnschicht155 und die Source/Drain-Erweiterungen125 aufeinander treffen, ist abrupt. Eine Zone eines zweiten Übergangs129 , wo die verbleibende SOI-Schicht112' und die Source/Drain-Erweiterungen125 aufeinander treffen, ist diffus. Es sei angemerkt, dass die oben beschriebene Ausführungsform einen MOSFET betrifft, der durch das Verfahren mit erhöhter Source-Zone hergestellt wird. Wenn ein Ionenimplantationsverfahren ohne Source/Drain-Zonen angewendet wird, dann gibt es keine erhöhten Source/Drain-Zonen, und die Source/Drain-Erweiterungen werden durch Source- und Drain-Zonen ersetzt. - Abscheiden von High-k-Material und Gate-Stapel
- Bezug nehmend auf
2S , ist der Schritt80 das Abscheiden eines Materials100 mit hoher Dielektrizitätskonstante (hierin als „High-k-Material” bezeichnet) und das Bilden eines Metall-Gate-Stapels165 . Beispiele für High-k-Materialien umfassen, ohne darauf beschränkt zu sein, Metalloxide wie Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat. Das High-k-Material kann ferner Dotierstoffe wie Lanthan, Aluminium umfassen. Das High-k-Material kann durch ein beliebiges geeignetes Verfahren abgeschieden werden, einschließlich, ohne darauf beschränkt zu sein, Atomschichtabscheidung (Atomic Layer Deposition, ALD), Molekularschichtabscheidung (Molecular Layer Deposition, MLD), chemische Abscheidung aus der Gasphase (Chemical Vapor Deposition, CVD), plasmaunterstützte chemische Abscheidung aus der Gasphase (Plasma Enhanced CVD, PECVD), chemische Abscheidung aus der Gasphase mit hochdichtem Plasma (High Density Plasma CVD, HDPCVD), schnelle thermische chemische Abscheidung aus der Gasphase (Rapid Thermal CVD, RTCVD), radikalunterstützte In-Situ-Abscheidung, chemische Abscheidung aus der Gasphase im Ultrahochvakuum (UHVCVD), metallorganische chemische Abscheidung aus der Gasphase (MOCVD), Molekularstrahlepitaxie (Molekular Beam Epitaxy, MBE), physikalische Abscheidung aus der Gasphase, Sputtern, Verdampfen, Ionenstrahlabscheidung, Elektronenstrahlabscheidung, laserunterstützte Abscheidung, chemische Lösungsabscheidung oder eine beliebige Kombination dieser Verfahren. Die Dicke des High-k-Materials kann im Bereich von 0,5 nm bis 3 nm oder einem beliebigen anderen Bereich dazwischen liegen. Vor der Abscheidung des High-k-Materials kann auf dem Kanal eine (nicht dargestellte) Grenzschicht wie z. B. Siliciumoxid, Siliciumnitrid, Siliciumoxynitrid gebildet werden. - Geeignete Materialien des Gate-Stapels
165 können, ohne darauf beschränkt zu sein, dotiertes polykristallines oder amorphes Silicium, Germanium, Siliciumgermanium, ein Metall (z. B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Kobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), ein Material einer leitenden metallischen Verbindung (z. B. Tantalnitrid, Titannitrid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Kobaltsilicid, Nickelsilicid), Kohlenstoffnanoröhrchen, leitfähigen Kohlenstoff oder eine beliebige geeignete Kombination dieser Materialien umfassen. Das leitfähige Material kann ferner Dotierstoffe umfassen, die während des Abscheidens oder nach dem Abscheiden eingebaut werden. Geeignete Verfahren, die oben für die Abscheidung des High-k-Materials beschrieben sind, können zum Bilden des Gate-Stapels165 angewendet werden. Die Dicke des Gate-Stapels165 kann im Bereich von 10 nm bis 100 nm oder in einem beliebigen anderen Bereich dazwischen liegen. - Eine Gate-Breite
170 wird von einem ersten äußeren Rand des High-k-Materials über den Gate-Stapel bis zu einem zweiten äußeren Rand des High-k-Materials gemessen. Vorzugsweise wird eine Gate-Breite im unteren Bereich der Gate-Zone gemessen, wo sie auf den Kanal155 trifft, in2S ist die Gate-Breite170 jedoch zur Vereinfachung der Betrachtung im oberen Bereich dargestellt. Gate-Breiten können etwa 5 nm bis etwa 50 nm betragen oder in einem beliebigen anderen Bereich dazwischen liegen, vorzugsweise etwa 5 nm bis etwa 25 nm. - Hiermit ist die Beschreibung des Verfahrens zur Herstellung von MOSFETs mit einem ausgesparten Kanal und abrupten Übergängen abgeschlossen. Obwohl die vorliegende Erfindung unter Bezugnahme Ausführungsformen beschrieben worden ist, die derzeit als die bevorzugten Ausführungsformen angesehen werden, versteht es sich, dass die Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist. Stattdessen soll die Erfindung verschiedene Modifikationen und äquivalente Anordnungen abdecken, die von der Idee und vom Umfang der anhängenden Patentansprüche umfasst sind. Der Umfang der folgenden Patentansprüche soll so weit wie möglich ausgelegt werden, so dass er all solche Modifikationen und äquivalenten Strukturen und Funktionen umfasst.
- MOSFET MIT AUSGESPARTEM KANAL UND SCHARFEN ÜBERGÄNGEN
- Als Nächstes werden Ausführungsformen der Substrate und MOSFETs veranschaulicht, die durch zuvor beschriebene Verfahren erzeugt werden.
- Mit Voll-Epi-Rückwachsverfahren hergestellter MOSFET
- In
3 ist ein MOSFET190 mit abrupten Übergängen dargestellt, der durch das Voll-Epi-Rückwachsverfahren hergestellt wurde. Das SOI-Substrat100 weist einen massiven Abschnitt110 , einen vergrabenen Oxidabschnitt (BOX)105 und einen verbleibenden SOI-Abschnitt112' auf. Bei der verbleibenden SOI-Schicht112' kann es sich um Silicium, mit herkömmlichen ,n'- oder ,p'-Dotierstoffen (z. B. Elemente der Gruppe VA (Gruppe 15 nach dem IUPAC-System) bzw. der Gruppe IIIA (Gruppe 13 nach dem IUPAC-System) des Periodensystems) dotiertes Silicium, Siliciumgermanium (SiGe), Siliciumgermaniumkohlenstoff (SiGeC), Siliciumkohlenstoff (SiC), III–V-Halbleiterverbindungen (zum Beispiel InP, GaAs oder In1-xGaxAs) oder andere Variationen handeln. In einer bevorzugten Ausführungsform kann es sich bei der verbleibenden SOI-Schicht112' um p-leitend (z. B. Bor, Indium) oder n-leitend (z. B. Phosphor, Arsen) dotiertes Silicium mit einer Dotierstoffkonzentration von nicht mehr als 1 × 1017 Dotierstoffen/cm3 handeln. Die Dicke der verbleibenden SOI-Schicht112' kann etwa 1 nm bis etwa 10 nm betragen oder in einem beliebigen anderen Bereich dazwischen liegen. Die untere Grenze von 1 nm ist kein absoluter Wert, sondern stattdessen ist die untere Grenze die minimale Menge an Silicium, die benötigt wird, um darauf die Kanaldünnschicht155 anwachsen zu lassen. Die Dicke der verbleibenden SOI-Schicht112' wird durch den Doppelpfeil in112' der3 angezeigt. - Bezug nehmend auf
3 , kann die Kanaldünnschicht155 undotiertes Silicium (Si), Siliciumgermanium (SiGe), Siliciumgermaniumcarbid (SiGeC), Siliciumcarbid (SiC) oder vorstehend erwähnte III–V-Materialien umfassen. In einer bevorzugten Ausführungsform handelt es sich bei der Kanaldünnschicht155 eines pFET um SiGe und bei der Kanaldünnschicht155 eines nFET um Si oder SiC. Die Dicke der Kanaldünnschicht155 kann etwa 1 nm bis etwa 20 nm betragen oder in einem beliebigen anderen Bereich dazwischen liegen. Der Kanal weist eine obere Fläche156 , eine untere Fläche und zwei Seitenflächen157 auf. Die obere Fläche156 des Kanals ist mit der oberen Fläche126 der dotierten SOI-Source-Drain-Zone125 ungefähr coplanar. Die Kanaldicke wird durch den Doppelpfeil in der Kanaldünnschicht155 angezeigt. - Es sollten die relativen Dicken der Kanaldünnschicht
155 und der verbleibenden SOI-Schicht112' beachtet werden. Für Substrate100 , bei welchen die ursprüngliche Dicke der SOI-Schicht112 (vgl.2A ) kleiner oder gleich 20 nm war, ist die Dicke der Kanaldünnschicht155 gewöhnlich größer oder gleich der Dicke der verbleibenden SOI-Schicht112' (vgl.3 ). In einer bevorzugten Ausführungsform ist das Verhältnis der Dicke der Kanaldünnschicht155 zu der Dicke der verbleibenden SOI-Schicht112' größer als 1,5. Für Substrate100 , bei welchen die ursprüngliche Dicke der SOI-Schicht112 (vgl.2A ) größer als 20 nm war, ist die Dicke der Kanaldünnschicht155 gewöhnlich kleiner oder gleich der Dicke der verbleibenden SOI-Schicht112' . - Zurückkehrend zu dem MOSFET
190 , der in3 dargestellt ist, befindet sich über dem Kanal eine High-k-Dielektrikums-Dünnschicht160 . High-k-Dünnschichten und -Abscheidungsverfahren sind vorstehend bereits in Verbindung mit dem Verfahrensschritt80 erörtert worden und werden hier nicht wiederholt. Das High-k-Dielektrikum160 weist äußere Seitenflächen auf. In3 zeigen Linien, welche sich von den äußeren Flächen nach oben erstrecken, deren Position an. Der Abstand170 zwischen den Linien (d. h. zwischen den äußeren Flächen) ist die Gate-Breite. Die Gate-Breite wird vorzugsweise im unteren Bereich der Grenzfläche des High-k-Materials160 und der Kanaldünnschicht155 gemessen, ist jedoch zur Vereinfachung der Betrachtung im oberen Bereich dargestellt. In einer bevorzugten Ausführungsform sind die äußeren Seitenflächen des High-k-Materials160 mit Seitenflächen157 des Kanals155 in Ausrichtung gebracht. Somit sind in einer bevorzugten Ausführungsform die Gate-Breite und die Kanalbreite (Abstand zwischen den Seitenflächen157 der Kanaldünnschicht155 ) ungefähr gleich. In einer anderen Ausführungsform kann die Kanalbreite größer als die Gate-Breite170 sein, so dass sich die äußeren Flächen des High-k-Dielektrikums innerhalb der Seitenflächen157 des Kanals befinden. In einer Ausführungsform ist die Kanalbreite je Seite ungefähr 2 nm bis 5 nm breiter. Oder in anderen Worten, der Unterschnitt144 beträgt je Seite 2 nm bis 5 nm. In einer weiteren Ausführungsform kann die Kanalbreite schmaler als die Gate-Breite170 sein, so dass sich die Seitenflächen157 des Kanals innerhalb der äußeren Flächen des High-k-Materials befinden. - Die Metall-Gate-Zone
165 befindet sich ebenfalls über der Kanaldünnschicht155 und ist von der Kanaldünnschicht155 durch das High-k-Material160 getrennt. Die Materialien und Abscheidungsverfahren der Metall-Gate-Zone165 wurden bereits zuvor in Verbindung mit dem Verfahrensschritt80 erörtert und werden hier nicht wiederholt. Die Höhe des Metall-Gate-Stapels kann eine ähnliche wie die Höhen der Platzhalter-Gate-Zone sein, die im Verfahrensschritt20 beschrieben werden. - Auf jeder Seite des High-k-Materials
160 befindet sich ein Isolator140 . Geeignete Isolatoren140 umfassen, ohne darauf beschränkt zu sein, Siliciumdioxid (SiO2), Siliciumoxide (SiOH), dotiertes Siliciumglas, Siliciumkohlenstoffoxid (SiCO), SiCOH und Siliciumcarbid (SiC). - Gegebenenfalls ist zwischen dem Isolator
140 und dem High-k-Material160 ein Abstandhalter135 angeordnet. Die optionalen Abstandhalter135 können aus Siliciumnitrid (SixNyHz) oder Siliciumoxiden (SixCyHz) oder anderen Materialien hergestellt sein.3 zeigt eine Ausführungsform der Erfindung mit Abstandhaltern135 , und4 zeigt eine Ausführungsform der Erfindung ohne Abstandhalter135 . Man beachte, dass der Isolator eine Öffnung aufweist, welche durch den Abstand170 (d. h. die Gate-Breite) definiert ist und sich nach unten bis zur oberen Fläche156 der Kanaldünnschicht155 erstreckt. Das High-k-Material160 kleidet die Öffnung aus. - Unter dem Isolator
140 in der Ausführungsform, die in3 abgebildet ist, befinden sich die erhöhten Source/Drain-Zonen120 . Die erhöhten Source/Drain-Zonen werden typischerweise durch ein epitaxiales Verfahren gebildet. Die epitaxiale Dünnschicht kann in situ dotiert oder ex situ dotiert werden. Die Höhe der erhöhten Source/Drain-Zonen kann im Bereich von etwa 10 nm bis etwa 50 nm oder in einem beliebigen anderen Bereich dazwischen liegen.4 zeigt eine Ausführungsform ohne erhöhte Source/Drain-Zonen. Andere Einzelheiten der Materialien und Abmessungen der erhöhten Source/Drain-Zonen sind in Verbindung mit dem Verfahrensschritt30 beschrieben. - Unter den erhöhten Source/Drain-Zonen
120 und sowohl an die Kanaldünnschicht155 als auch an die verbleibende SOI-Schicht112' stoßend befinden sich dotierte SOI-Source-Drain-Zonen125 . Wo die dotierten SOI-Source-Drain-Zonen125 an den Kanal155 und das verbleibende SOI112' stoßen, werden Übergange gebildet. Der Übergang der dotierten SOI-Source-Drain-Zonen125 und der Kanaldünnschicht155 ist als Übergang129s gekennzeichnet. Der Übergang129s ist ein abrupter Übergang. Der Übergang der dotierten SOI-Source-Drain-Zonen125 und der verbleibenden SOI-Schicht112' ist als Übergang129 gekennzeichnet. Der Übergang129 ist ein diffuser Übergang. Einzelheiten der zwei Übergänge wurden vorstehend bereits in Verbindung mit2Q und2R beschrieben. - Mit Teil-Epi-Rückwachsverfahren und erhöhten Source/Drain-Zonen hergestellter MOSFET
- In
5 ist ein MOSFET mit abrupten Übergängen dargestellt, der durch das Teil-Epi-Rückwachsverfahren hergestellt wurde. Die Eigenschaften des MOSFET, der durch das Voll-Epi-Rückwachsverfahren hergestellt wurde, und des MOSFET, der durch das Teil-Epi-Rückwachsverfahren hergestellt wurde, unterscheiden sich in der Position der oberen Fläche156 des Kanals. Beim Teil-Epi-Rückwachsverfahren befindet sich die obere Fläche156 des Kanals unterhalb der oberen Fläche126 der Source/Drain-Erweiterung, statt mit der oberen Fläche126 der Source/Drain-Erweiterung coplanar zu sein, so dass eine Stufenhöhe158 vorhanden ist. Die Stufenhöhe kann im Bereich von 1 nm bis 10 nm oder in einem beliebigen anderen Bereich dazwischen liegen. In einer bevorzugten Ausführungsform beträgt die Stufenhöhe 4 nm, die Dicke des Kanals155 beträgt 4 nm, und die Dicke der verbleibenden SOI-Schicht112' beträgt 2 nm. Außer der Position der oberen Fläche156 des Kanals und der resultierenden Stufe158 sind alle anderen Eigenschaften, die in Verbindung mit einem MOSFET beschrieben sind, der durch das Voll-Epi-Rückwachsverfahren gebildet wurde, auch auf einen MOSFET anwendbar, der durch das Teil-Epi-Rückwachsverfahren gebildet wurde. - Hiermit ist die Beschreibung von MOSFETs und Substraten mit einem ausgesparten Kanal und abrupten Übergängen abgeschlossen. Obwohl die vorliegende Erfindung unter Bezugnahme auf Ausführungsformen beschrieben worden ist, die derzeit als die bevorzugten Ausführungsformen angesehen werden, versteht es sich, dass die Erfindung nicht auf die offenbarten Ausführungsformen beschrankt ist. Stattdessen soll die Erfindung verschiedene Modifikationen und quivalente Anordnungen abdecken, die von der Idee und vom Umfang der anhängenden Patentansprüche umfasst sind. Insbesondere fallen verschiedene Kombination der Verwendung (oder Nichtverwendung) von Abstandhaltern, der Verwendung (oder Nichtverwendung) von erhöhten Source/Drain-Zonen und der vollständigen oder teilweisen Wiederauffüllung der Aussparung unter den Umfang der Erfindung. Der Umfang der folgenden Patentansprüche soll so weit wie möglich ausgelegt werden, so dass er all solche Modifikationen und äquivalenten Strukturen und Funktionen umfasst.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- US 7041538 B2 [0002]
- US 6939751 B2 [0003]
- US 7652332 B2 [0004]
- US 7429769 B2 [0005]
- Zitierte Nicht-Patentliteratur
-
- ”Extremely Thin SOI (ETSOI) CMOS with Record Low Variability for Low Power System-on-Chip Applications,” von K. Cheng u. a., veröffentlicht auf dem 2009 IEEE International Electron Device Meeting, 7. bis 9. Dezember 2009 [0006]
- ”Ultra-thin SOI replacement gate CMOS with ALD TaN/high-k gate stack,” von B. Doris u. a. auf dem IEEE VISI-TSA International Symposium on VLSI Technology, 25. bis 27. April 2005 [0007]
- B. Doris u. a. des Titels ”FD SOI for Low Power CMOS”, 2009, abrufbar unter http://www.soiconsortium.org/pdf/fullydepletedsoi/FD%20SOI%20for%20Low%20Power%20CMOS.pdf [0008]
- ”CMOS Transitions to 22 and 15 nm” von D. Lammers, veroffentlicht am 1. Januar 2010 in Semiconductor International [0009]
- ”Tri-Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering” von J. Kavalieros u. a., abrufbar unter http://download.intel.com/technology/silicon/trigate_paper_VLSI_0606.pdf [0010]
Claims (20)
- Verfahren zur Herstellung eines Metalloxid-Halbleiter-Feldeffekttransistors (MOSFET), aufweisend: Bereitstellen einer Halbleiter-auf-Isolator-Schicht (SOI-Schicht); Bilden einer Platzhalter-Gate-Zone auf der SOI-Schicht; Bilden einer Vielzahl von ersten Übergängen durch Dotieren der SOI-Schicht, um eine dotierte SOI-Source/Drain-Zone zu bilden; Bilden einer isolierenden Schicht über der SOI-Schicht; Entfernen der Platzhalter-Gate-Zone, wodurch ein frei liegender Abschnitt der SOI-Schicht gebildet wird; Ätzen des frei liegenden Abschnitts der SOI-Schicht, wobei durch das Ätzen: (i) eine Aussparung in der SOI-Schicht gebildet wird; (ii) ein verbleibender Abschnitt der SOI-Schicht unter der Aussparung zurückgelassen wird; und (iii) zumindest ein Abschnitt der ersten Übergange entfernt wird; Füllen der Aussparung zumindest teilweise mit einer Dünnschicht, um eine Kanaldünnschicht und eine Vielzahl von zweiten Übergängen zwischen der Kanaldünnschicht und der dotierten SOI-Source-Drain-Zone zu bilden; Abscheiden eines Materials hoher Dielektrizitätskonstante über der Kanaldünnschicht; und Bilden eines Metall-Gate-Stapels in Kontakt mit dem Material hoher Dielektrizitätskonstante.
- Verfahren nach Anspruch 1, wobei die Vielzahl der ersten Übergänge dort angeordnet ist, wo die dotierte SOI-Source-Drain-Zone auf die SOI-Schicht trifft.
- Verfahren nach Anspruch 1, wobei der MOSFET eine Multi-Gate-Einheit ist.
- Verfahren nach Anspruch 1, wobei der MOSFET eine Gate-Breite aufweist, welche etwa 5 nm bis etwa 25 nm beträgt und in Bereichen dazwischen liegt.
- Verfahren nach Anspruch 1, ferner aufweisend: Bilden eines Abstandhalters vor dem Bilden der ersten Übergänge.
- Verfahren nach Anspruch 1, wobei durch das Entfernen der Platzhalter-Gate-Zone zumindest ein Abschnitt der ersten Übergänge frei gelegt wird.
- Verfahren nach Anspruch 1, wobei das Ätzen isotrop ist, um einen Unterschnitt zu erzeugen.
- Halbleiter-auf-Isolator(SOI)-Substrat, aufweisend: eine obere Fläche des Substrats; eine dotierte SOI-Source-Zone; eine dotierte SOI-Drain-Zone; eine Kanaldünnschicht zwischen der dotierten SOI-Source-Zone und der dotierten SOI-Drain-Zone, wobei die Kanaldünnschicht eine obere Kanalfläche aufweist; und eine verbleibende SOI-Schicht unter der Kanaldünnschicht.
- Substrat nach Anspruch 8, wobei eine Dicke der Kanaldünnschicht größer als eine Dicke der verbleibenden SOI-Schicht ist.
- Substrat nach Anspruch 8, wobei die obere Substratfläche höher als die obere Kanalfläche angeordnet ist, wodurch eine Stufenhöhe von der oberen Fläche der Kanaldünnschicht bis zu der oberen Substratfläche erzeugt wird.
- Substrat nach Anspruch 10, wobei die Stufenhöhe etwa 1 nm bis etwa 10 nm beträgt und in Bereichen dazwischen liegt.
- Substrat nach Anspruch 8, wobei die Kanaldünnschicht an die dotierte SOI-Source-Zone und die dotierte SOI-Drain-Zone stößt, um einen Kanal-Source-Übergang und einen Kanal-Drain-Übergang zu bilden, wobei der Kanal-Source-Übergang und der Kanal-Drain-Übergang scharfe Übergänge sind.
- Substrat nach Anspruch 8, wobei die verbleibende SOI-Schicht an die dotierte SOI-Source-Zone stößt und an die dotierte SOI-Drain-Zone stößt, um einen Verbleibend-Source-Übergang und einen Verbleibend-Drain-Übergang zu bilden, wobei der Verbleibend-Source-Übergang und der Verbleibend-Drain-Übergang diffuse Übergänge sind.
- Substrat nach Anspruch 12, wobei die scharfen Übergänge einen Dotierstoffgradienten von etwa 0,5 nm je Dekade bis etwa 3 nm je Dekade und Bereiche dazwischen aufweisen.
- Substrat nach Anspruch 12, wobei die diffusen Übergänge einen Dotierstoffgradienten von etwa 3 nm je Dekade bis etwa 10 nm je Dekade und Bereiche dazwischen aufweisen.
- Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET), aufweisend: eine dotierte SOI-Source-Zone; eine dotierte SOI-Drain-Zone; eine Isolatorschicht über der dotierten SOI-Source-Zone und der dotierten SOI-Drain-Zone; eine Kanaldünnschicht zwischen der dotierten SOI-Source-Zone und der dotierten SOI-Drain-Zone, wobei die Kanaldünnschicht eine obere Fläche aufweist; und eine verbleibende SOI-Schicht unter der Kanaldünnschicht; eine Öffnung in dem Isolator, wobei sich die Öffnung über zumindest einem Abschnitt der Kanaldünnschicht befindet; ein Material hoher Dielektrizitätskonstante in Kontakt mit zumindest einem Abschnitt der Kanaldünnschicht; und eine Metall-Gate-Zone in Kontakt mit dem Material hoher Dielektrizitätskonstante.
- MOSFET nach Anspruch 16, ferner aufweisend: eine Gate-Breite, welche etwa 5 nm bis etwa 25 nm beträgt und in Bereichen dazwischen liegt.
- MOSFET nach Anspruch 16, wobei: die Kanaldünnschicht eine Vielzahl von Seitenwänden aufweist; das Material hoher Dielektrizitätskonstante eine Vielzahl von äußeren Flächen aufweist; und mindestens eine der Seitenwände der Kanaldünnschicht vertikal mit einer der äußeren Flächen des Materials hoher Dielektrizitätskonstante in Ausrichtung gebracht ist.
- MOSFET nach Anspruch 16, wobei: die Kanaldünnschicht eine Kanaldünnschichtbreite aufweist; und die Kanaldünnschichtbreite etwa 5 nm bis etwa 50 nm beträgt und in Bereichen dazwischen liegt.
- MOSFET nach Anspruch 16, ferner aufweisend: eine erhöhte Source-Zone über der dotierten SOI-Source-Zone; und eine erhöhte Drain-Zone über der dotierten SOI-Drain-Zone.
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US8486790B2 (en) * | 2011-07-18 | 2013-07-16 | United Microelectronics Corp. | Manufacturing method for metal gate |
US9263566B2 (en) * | 2011-07-19 | 2016-02-16 | Semiconductor Manufacturing International (Beijing) Corporation | Semiconductor device and manufacturing method thereof |
US9087687B2 (en) * | 2011-12-23 | 2015-07-21 | International Business Machines Corporation | Thin heterostructure channel device |
CN103383914B (zh) * | 2012-05-02 | 2016-03-02 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
US8647937B2 (en) * | 2012-06-26 | 2014-02-11 | Globalfoundries Singapore Pte. Ltd. | Deep depleted channel MOSFET with minimized dopant fluctuation and diffusion levels |
US20140073106A1 (en) | 2012-09-12 | 2014-03-13 | International Business Machines Corporation | Lateral bipolar transistor and cmos hybrid technology |
US9041126B2 (en) * | 2012-09-21 | 2015-05-26 | Mie Fujitsu Semiconductor Limited | Deeply depleted MOS transistors having a screening layer and methods thereof |
US8907427B2 (en) * | 2012-11-05 | 2014-12-09 | Stmicroelectronics, Inc. | Semiconductor device including low-K dielectric cap layer for gate electrodes and related methods |
CN103811349A (zh) * | 2012-11-06 | 2014-05-21 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
US9029208B2 (en) * | 2012-11-30 | 2015-05-12 | International Business Machines Corporation | Semiconductor device with replacement metal gate and method for selective deposition of material for replacement metal gate |
US9406517B2 (en) * | 2013-03-12 | 2016-08-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | SiGe surface passivation by germanium cap |
KR102078187B1 (ko) | 2013-05-31 | 2020-02-17 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
US9041109B2 (en) | 2013-09-19 | 2015-05-26 | International Business Machines Corporation | Field effect transistor including a recessed and regrown channel |
US9502408B2 (en) * | 2013-11-14 | 2016-11-22 | Globalfoundries Inc. | FinFET device including fins having a smaller thickness in a channel region, and a method of manufacturing same |
US9455346B2 (en) | 2013-12-09 | 2016-09-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Channel strain inducing architecture and doping technique at replacement poly gate (RPG) stage |
US9177791B2 (en) * | 2013-12-13 | 2015-11-03 | Intermolecular, Inc. | Systems and methods for forming semiconductor devices |
US9281196B2 (en) * | 2013-12-31 | 2016-03-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method to reduce etch variation using ion implantation |
US9905648B2 (en) * | 2014-02-07 | 2018-02-27 | Stmicroelectronics, Inc. | Silicon on insulator device with partially recessed gate |
US9418870B2 (en) | 2014-02-12 | 2016-08-16 | International Business Machines Corporation | Silicon germanium-on-insulator formation by thermal mixing |
US9202812B2 (en) | 2014-03-21 | 2015-12-01 | International Business Machines Corporation | Abrupt source/drain junction formation using a diffusion facilitation layer |
US9640656B2 (en) * | 2014-04-04 | 2017-05-02 | Micron Technology, Inc. | Transistors having strained channel under gate in a recess |
US9935013B2 (en) * | 2014-04-09 | 2018-04-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Flexible device modulation by oxide isolation structure selective etching process |
US9324831B2 (en) * | 2014-08-18 | 2016-04-26 | Globalfoundries Inc. | Forming transistors without spacers and resulting devices |
US9496379B2 (en) | 2014-10-20 | 2016-11-15 | International Business Machines Corporation | Method and structure for III-V FinFET |
US9722046B2 (en) | 2014-11-25 | 2017-08-01 | Atomera Incorporated | Semiconductor device including a superlattice and replacement metal gate structure and related methods |
US9299939B1 (en) * | 2014-12-09 | 2016-03-29 | International Business Machines Corporation | Formation of CMOS device using carbon nanotubes |
US9431485B2 (en) | 2014-12-23 | 2016-08-30 | GlobalFoundries, Inc. | Formation of finFET junction |
US9972711B2 (en) | 2015-06-03 | 2018-05-15 | International Business Machines Corporation | Reduced resistance short-channel InGaAs planar MOSFET |
US10269968B2 (en) * | 2015-06-03 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including fin structures and manufacturing method thereof |
US9595595B2 (en) * | 2015-06-25 | 2017-03-14 | International Business Machines Corporation | Method of forming field effect transistors (FETs) with abrupt junctions and integrated circuit chips with the FETs |
US9564500B2 (en) | 2015-06-30 | 2017-02-07 | International Business Machines Corporation | Fully-depleted SOI MOSFET with U-shaped channel |
US9917195B2 (en) | 2015-07-29 | 2018-03-13 | International Business Machines Corporation | High doped III-V source/drain junctions for field effect transistors |
US9768254B2 (en) * | 2015-07-30 | 2017-09-19 | International Business Machines Corporation | Leakage-free implantation-free ETSOI transistors |
US9793400B2 (en) * | 2015-10-12 | 2017-10-17 | International Business Machines Corporation | Semiconductor device including dual-layer source/drain region |
US10840381B2 (en) | 2016-08-10 | 2020-11-17 | International Business Machines Corporation | Nanosheet and nanowire MOSFET with sharp source/drain junction |
US10050119B2 (en) * | 2016-09-02 | 2018-08-14 | Globalfoundries Inc. | Method for late differential SOI thinning for improved FDSOI performance and HCI optimization |
US9929258B1 (en) * | 2016-09-20 | 2018-03-27 | International Business Machines Corporation | Method of junction control for lateral bipolar junction transistor |
US10326019B2 (en) | 2016-09-26 | 2019-06-18 | International Business Machines Corporation | Fully-depleted CMOS transistors with U-shaped channel |
US20180233580A1 (en) * | 2017-02-14 | 2018-08-16 | Globalfoundries Inc. | Semiconductor structure with gate height scaling |
US10236346B1 (en) | 2017-10-25 | 2019-03-19 | International Business Machines Corporation | Transistor having a high germanium percentage fin channel and a gradient source/drain junction doping profile |
WO2019139626A1 (en) * | 2018-01-12 | 2019-07-18 | Intel Corporation | Non-planar semiconductor device including a replacement channel structure |
US20190312109A1 (en) * | 2018-04-05 | 2019-10-10 | Globalfoundries Inc. | Field-effect transistors with a composite channel |
US11088262B2 (en) | 2018-09-28 | 2021-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Radical etching in gate formation |
KR20210011748A (ko) | 2019-07-23 | 2021-02-02 | 삼성전자주식회사 | 반도체 소자 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6939751B2 (en) | 2003-10-22 | 2005-09-06 | International Business Machines Corporation | Method and manufacture of thin silicon on insulator (SOI) with recessed channel |
US7041538B2 (en) | 2002-04-05 | 2006-05-09 | International Business Machines Corporation | Method of manufacturing a disposable reversed spacer process for high performance recessed channel CMOS |
US7429769B2 (en) | 2003-12-17 | 2008-09-30 | Taiwan Semiconductor Manufacturing Co., Ltd | Recessed channel field effect transistor (FET) device |
US7652332B2 (en) | 2007-08-10 | 2010-01-26 | International Business Machines Corporation | Extremely-thin silicon-on-insulator transistor with raised source/drain |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002100762A (ja) | 2000-09-22 | 2002-04-05 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6756637B2 (en) | 2001-07-06 | 2004-06-29 | International Business Machines Corporation | Method of controlling floating body effects in an asymmetrical SOI device |
US6452229B1 (en) * | 2002-02-21 | 2002-09-17 | Advanced Micro Devices, Inc. | Ultra-thin fully depleted SOI device with T-shaped gate and method of fabrication |
JP2003264290A (ja) * | 2002-03-08 | 2003-09-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US7034361B1 (en) | 2003-09-03 | 2006-04-25 | Advanced Micro Devices, Inc. | Narrow body raised source/drain metal gate MOSFET |
US7060546B2 (en) * | 2003-11-26 | 2006-06-13 | International Business Machines Corporation | Ultra-thin SOI MOSFET method and structure |
US7075150B2 (en) | 2003-12-02 | 2006-07-11 | International Business Machines Corporation | Ultra-thin Si channel MOSFET using a self-aligned oxygen implant and damascene technique |
US7091069B2 (en) | 2004-06-30 | 2006-08-15 | International Business Machines Corporation | Ultra thin body fully-depleted SOI MOSFETs |
US7812397B2 (en) | 2005-09-29 | 2010-10-12 | International Business Machines Corporation | Ultra thin channel (UTC) MOSFET structure formed on BOX regions having different depths and different thicknesses beneath the UTC and source/drain regions and method of manufacture thereof |
US20070069300A1 (en) * | 2005-09-29 | 2007-03-29 | International Business Machines Corporation | Planar ultra-thin semiconductor-on-insulator channel mosfet with embedded source/drain |
US7772060B2 (en) | 2006-06-21 | 2010-08-10 | Texas Instruments Deutschland Gmbh | Integrated SiGe NMOS and PMOS transistors |
US7883944B2 (en) | 2009-03-19 | 2011-02-08 | International Business Machines Corporation | Ultra-thin semiconductor on insulator metal gate complementary field effect transistor with metal gate and method of forming thereof |
US8263468B2 (en) | 2010-04-24 | 2012-09-11 | International Busienss Machines Corporation | Thin body semiconductor devices |
-
2011
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2012
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2013
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7041538B2 (en) | 2002-04-05 | 2006-05-09 | International Business Machines Corporation | Method of manufacturing a disposable reversed spacer process for high performance recessed channel CMOS |
US6939751B2 (en) | 2003-10-22 | 2005-09-06 | International Business Machines Corporation | Method and manufacture of thin silicon on insulator (SOI) with recessed channel |
US7429769B2 (en) | 2003-12-17 | 2008-09-30 | Taiwan Semiconductor Manufacturing Co., Ltd | Recessed channel field effect transistor (FET) device |
US7652332B2 (en) | 2007-08-10 | 2010-01-26 | International Business Machines Corporation | Extremely-thin silicon-on-insulator transistor with raised source/drain |
Non-Patent Citations (5)
Title |
---|
"CMOS Transitions to 22 and 15 nm" von D. Lammers, veroffentlicht am 1. Januar 2010 in Semiconductor International |
"Extremely Thin SOI (ETSOI) CMOS with Record Low Variability for Low Power System-on-Chip Applications," von K. Cheng u. a., veröffentlicht auf dem 2009 IEEE International Electron Device Meeting, 7. bis 9. Dezember 2009 |
"Tri-Gate Transistor Architecture with High-k Gate Dielectrics, Metal Gates and Strain Engineering" von J. Kavalieros u. a., abrufbar unter http://download.intel.com/technology/silicon/trigate_paper_VLSI_0606.pdf |
"Ultra-thin SOI replacement gate CMOS with ALD TaN/high-k gate stack," von B. Doris u. a. auf dem IEEE VISI-TSA International Symposium on VLSI Technology, 25. bis 27. April 2005 |
B. Doris u. a. des Titels "FD SOI for Low Power CMOS", 2009, abrufbar unter http://www.soiconsortium.org/pdf/fullydepletedsoi/FD%20SOI%20for%20Low%20Power%20CMOS.pdf |
Also Published As
Publication number | Publication date |
---|---|
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US9059005B2 (en) | 2015-06-16 |
US8629502B2 (en) | 2014-01-14 |
US20140042543A1 (en) | 2014-02-13 |
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US20140042521A1 (en) | 2014-02-13 |
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GB2503378A (en) | 2013-12-25 |
US9053946B2 (en) | 2015-06-09 |
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