DE102015117142B4 - Kontakte für stark skalierte Transistoren und Verfahren zu ihrer Herstellung - Google Patents

Kontakte für stark skalierte Transistoren und Verfahren zu ihrer Herstellung Download PDF

Info

Publication number
DE102015117142B4
DE102015117142B4 DE102015117142.2A DE102015117142A DE102015117142B4 DE 102015117142 B4 DE102015117142 B4 DE 102015117142B4 DE 102015117142 A DE102015117142 A DE 102015117142A DE 102015117142 B4 DE102015117142 B4 DE 102015117142B4
Authority
DE
Germany
Prior art keywords
contact layer
region
contact
layer
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102015117142.2A
Other languages
English (en)
Other versions
DE102015117142A1 (de
Inventor
Chung-Cheng Wu
Chia-Hao Chang
Carlos H. Diaz
Chih-Hao Wang
Jean-Pierre Colinge
Chun-Hsiung Lin
Wai-Yi Lien
Ying-Keung Leung
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102015117142A1 publication Critical patent/DE102015117142A1/de
Application granted granted Critical
Publication of DE102015117142B4 publication Critical patent/DE102015117142B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7685—Barrier, adhesion or liner layers the layer covering a conductive structure
    • H01L21/76852—Barrier, adhesion or liner layers the layer covering a conductive structure the layer also covering the sidewalls of the conductive structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

Halbleitervorrichtung mit:einem Substrat (102),ersten und zweiten S/D-Bereichen (104a)einem Kanal (104b) zwischen dem ersten und zweiten S/D-Bereich (104a),einem Gate (108), das am Kanal (104b) angreift, undeinem Kontaktmerkmal (118), das mit dem ersten S/D-Bereich (104a) verbindet, wobei:das Kontaktmerkmal (118) eine erste Kontaktschicht (114) und eine zweite Kontaktschicht (116) über der ersten Kontaktschicht (114) umfasst,die erste Kontaktschicht (114) ein konformes Querschnittsprofil aufweist unddie erste Kontaktschicht (114) auf mindestens zwei Seiten des ersten S/D-Bereichs (104a) in Kontakt mit dem ersten S/D-Bereich (104a) ist oder den ersten S/D-Bereich (104a) umhüllt,wobei die erste Kontaktschicht (114) eines von InAs, InGaAs, InP und Ge umfasst.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie zur Herstellung integrierter Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Die technologischen Fortschritte bei den Materialien und dem Entwurf von ICs haben Generationen von ICs hervorgebracht, wobei jede Generation kleinere und komplexere Schaltkreise als die vorhergehende Generation aufweist. Im Verlauf der Entwicklung von ICs hat sich die funktionale Dichte (d.h. die Anzahl der untereinander verbundenen Bauelemente pro Chipfläche) generell vergrößert, während sich die geometrische Abmessung (d.h. die kleinste Komponente (oder Zuleitung), die unter Verwendung eines Herstellungsprozesses hergestellt werden kann) verkleinert hat. Dieser Prozess des Herunterskalierens ist wegen der Erhöhung der Produktivität und der Verringerung der damit verbundenen Kosten generell von Vorteil. Mit einem derartigen Herunterskalieren ist auch die Komplexität bei der Verarbeitung und Herstellung der ICs angestiegen.
  • Zum Beispiel sind wegen ihrer hohen Ansteuerungsströme, ihres kleinen Platzbedarfs und der exzellenten Kontrolle von Kurzkanaleffekten die Multigate-Feldeffekttransistoren (FET) entwickelt worden. Beispiele für Multigate-FETs umfassen den Dualgate-FET, den Trigate-FET, den Omega-Gate-FET und den Rundumgate(oder Surround-Gate)-FET, der sowohl den Horizontal-Rundumgate(HGAA)-FET als auch den Vertikal-Rundumgate-(VGAA)-FET umfasst. Es ist zu erwarten, dass die Multigate-FETs die Halbleiter-Prozesstechnologie über die Grenzen der herkömmlichen kompakten Metall-Oxid-Halbleiter-FET(MOSFET)-Technologie hinaus skalieren. Wird die Transistorbauelement-Struktur jedoch herunterskaliert und dreidimensional, dann wirkt sich der Transistor-Kontaktwiderstand stärker auf die Leistungsfähigkeit des Bauelements aus. Mit einem herkömmlichen Vorgehen zur Kontaktherstellung kann der Transistorkontaktwiderstand in stark skalierten Multigate-FETs die innere Leistungsfähigkeit der Bauelemente um mehr als 50% einschränken.
  • Stand der Technik zum Gegenstand der Erfindung ist beispielsweise zu finden in der Druckschrift US 2014 / 0 203 370 A1 .
  • Die Erfindung sieht eine Halbleitervorrichtung gemäß Anspruch 1, ein Verfahren gemäß Anspruch 12 und ein Verfahren gemäß Anspruch 15 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Die vorliegende Offenbarung ist am besten anhand der nachfolgenden ausführlichen Beschreibung zu verstehen, wenn sie mitsamt den beigefügten Figuren gelesen wird. Es wird hervorgehoben, dass im Einklang mit der üblichen Vorgehensweise in der Industrie die verschiedenartigen Merkmale nicht maßstabsgerecht gezeichnet sind und nur zu Veranschaulichungszwecken verwendet werden. Tatsächlich können die Abmessungen der verschiedenartigen Merkmale aus Gründen der Verständlichkeit der Darlegungen beliebig vergrößert oder verkleinert worden sein.
    • 1 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiterbauelements gemäß verschiedenartigen Ausbildungen der vorliegenden Offenbarung.
    • Die 2A, 2B, 2C, 3A, 3B, 4A, 4B, 5A und 5B sind perspektivische und Querschnittsansichten von der Ausbildung eines Halbleiterbauelements nach dem Verfahren von 1 gemäß einigen Ausführungsformen.
    • Die 6A, 6B, 7A, 7B, 8A, 8B, 9A und 9B sind Querschnittsansichten von der Ausbildung eines Halbleiterbauelements nach dem Verfahren von 1 gemäß einigen Ausführungsformen.
    • Die 10A und 10B sind Querschnittsansichten eines Halbleiterbauelements, das gemäß einigen Ausführungsformen des Verfahrens von 1 aufgebaut ist.
    • Die 10C, 10D, 10E, 10F, 10G, 10H, 10I, 10J, 10K, 10L, 10M, 10N, 10O und 10P sind Querschnittsansichten von Halbleiterbauelementen, die gemäß einigen Ausführungsformen des Verfahrens von 1 aufgebaut sind.
    • Die 11A und 11B sind Querschnittsansichten eines weiteren Halbleiterbauelements, das gemäß einigen Ausführungsformen des Verfahrens von 1 aufgebaut ist.
    • 12 zeigt ein Ablaufdiagramm eines Verfahrens zur Herstellung eines Halbleiterbauelements gemäß verschiedenartigen Ausbildungen der vorliegenden Offenbarung.
    • Die 13A, 13B, 14A, 14B, 15, 16, 17, 18 und 19 sind perspektivische und Querschnittsansichten von der Ausbildung eines Halbleiterbauelements nach dem Verfahren von 2 gemäß einigen Ausführungsformen.
    • 20 ist eine Querschnittsansicht eines weiteren Halbleiterbauelements, das mit einer Ausführungsform des Verfahrens von 2 ausgebildet worden ist.
    • Die 21, 22, 23, 24 und 25 sind Querschnittsansichten von der Ausbildung des Halbleiterbauelements von 20 gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachfolgende Offenbarung liefert viele unterschiedliche Ausführungsformen oder Beispiele für die Realisierung unterschiedlicher Merkmale des bereitgestellten Gegenstandes. Nachfolgend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Außerdem können sich in der vorliegenden Offenbarung in den verschiedenartigen Beispielen Bezugsziffern und/oder Zeichen wiederholen. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und ergibt von sich aus keine Beziehung zwischen den verschiedenartigen dargelegten Ausführungsformen und/oder Konfigurationen.
  • Die vorliegende Offenbarung betrifft allgemein Halbleiterbauelemente und insbesondere Halbleiterbauelemente mit Multigate-Transistoren, wie z.B. Horizontal-Multigate-Transistoren und Vertikal-Multigate-Transistoren. Beispiele für Horizontal-Multigate-Transistoren umfassen den Dualgate-FET, den Trigate-FET, den Omega-Gate-FET und den Horizontal-Rundumgate(HGAA)-FET. Beispiele für Vertikal-Multigate-Transistoren umfassen den Vertikal-Rundumgate(VGAA)-FET und den Tunnel-FET (TFET). Außerdem können der HGAA-FET und der VGAA-FET einen oder mehrere von dem Nanodraht-Kanal, dem leistenförmigen Kanal oder anderen geeigneten Kanalstrukturen umfassen. Eine Aufgabe der vorliegenden Offenbarung ist die Schaffung neuartiger Source/Drain(S/D)-Kontakte für die Multigate-Transistoren, wobei die neuartigen S/D-Kontakte im Vergleich zu den herkömmlichen S/D-Kontakten einen geringeren Kontaktwiderstand aufweisen.
  • In der nachfolgenden Darlegung werden verschiedenartige Ausführungsformen der vorliegenden Offenbarung im Zusammenhang mit der Herstellung von Bauelementen 100, 200, 300, 400, 500, 600 und 700 beschrieben. Diese Bauelemente sind nicht einschränkende Beispiele, die mit einigen Ausführungsformen der vorliegenden Offenbarung hergestellt werden können. Außerdem kann jedes der Bauelemente 100, 200, 300, 400, 500, 600 und 700 ein Bauelement-Zwischenprodukt sein, das während der Bearbeitung einer integrierten Schaltung (IC) oder eines Teils derselben erzeugt wurde, welche statische Direktzugriffsspeicher (SRAM) und/oder andere logische Schaltungen, passive Komponenten, wie z.B. Widerstände, Kondensatoren und Induktivitäten, sowie aktive Komponenten, wie z.B. p-Kanal-FETs, n-Kanal-FETs, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET), komplementäre Metall-Oxid-Halbleiter(CMOS)-Transistoren, Bipolartransistoren, Hochspannungstransistoren, Hochfrequenztransistoren, andere Speicherzellen und Kombinationen davon aufweisen kann.
  • ERSTE AUSFÜHRUNGSFORM
  • Mit Bezugnahme auf die 1-5B wird nun die erste Ausführungsform der vorliegenden Offenbarung bei der Herstellung des Bauelements 100 beschrieben. 1 zeigt ein Ablaufdiagramm eines Verfahrens 10 zur Ausbildung eines Halbleiterbauelements, wie z.B. eines Halbleiterbauelements mit einer Multigate-Struktur, gemäß verschiedenartigen Ausbildungen der vorliegenden Offenbarung. Das Verfahren 10 ist lediglich ein Beispiel, und es ist nicht beabsichtigt, die vorliegende Offenbarung über das hinaus einzuschränken, was in den Ansprüchen ausdrücklich angegeben ist. Vor und nach dem Verfahren sowie während des Verfahrens 10 können zusätzliche Arbeitsschritte vorgesehen werden, und für zusätzliche Ausführungsformen des Verfahrens können einige der beschriebenen Arbeitsschritte ersetzt, gestrichen oder verschoben werden.
  • Im Arbeitsgang 12 nimmt das Verfahren 10 (1) das Bauelement 100, wie es in den 2A, 2B und 2C dargestellt ist, auf, wobei 2A eine perspektivische schematische Darstellung des Bauelements 100, 2B eine Querschnittsansicht des Bauelements 100 längs der Linie „A-A“ von 2A und 2C eine Querschnittsansicht des Bauelements 100 längs der Linie „B-B“ von 2A ist. Mit Bezugnahme auf die 2A, 2B und 2C in ihrer Gesamtheit weist das Bauelement 100 ein Substrat 102, einen Grat 104, eine Isolationsstruktur 106, ein Gate 108 und eine dielektrische Schicht 110 auf. Der Grat 104 ragt nach oben (entlang der „z“-Richtung) aus dem Substrat 102 heraus. Die Isolationsstruktur 106 ist über dem Substrat angeordnet und liegt an einem unteren Teil des Grates 104 an. Sie isoliert den Grat 104 gegenüber anderen (nicht dargestellten) aktiven Bereichen des Bauelements 100. Das Gate 108 ist über der Isolationsstruktur 106 ausgebildet und greift am Grat 104 an drei Seiten desselben an. Deshalb ist das Bauelement 100 gemäß Darstellung ein Trigate-Bauelement. Andere Typen von Gate-Strukturen, wie z.B. das Dualgate (das Gate 108 greift z.B. vollumfänglich an den zwei Seitenflächen des Grates 104 an), das Omega-Gate (das Gate 108 greift z.B. vollumfänglich an einer oberen Fläche und den zwei Seitenflächen des Grates 104 sowie teilweise an einer unteren Fläche des Grates 104 an) und das Rundumgate (das Gate 108 greift vollumfänglich an der Deck-, der Boden- und den zwei Seitenflächen des Grates 104 an), liegen im Umfang der vorliegenden Offenbarung. Die dielektrische Schicht 110 ist über dem Grat 104, der Isolationsstruktur 106 und dem Gate 108 angeordnet. In den folgenden Abschnitten werden die verschiedenartigen Bestandteile des Bauelements 100 eingehender beschrieben.
  • In der vorliegenden Ausführungsform ist das Substrat 102 ein Siliziumsubstrat. Alternativ kann das Substrat 102 einen anderen Elementhalbleiter, wie z.B. Germanium, einen Verbindungshalbleiter, einschließlich Siliziumcarbid, Gallium-Arsen, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid, einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP und/oder GaInAsP, oder Kombinationen davon aufweisen.
  • Der Grat 104 ist zum Ausbilden eines n-Kanal-FET oder eines p-Kanal-FET geeignet. Der Grat 104 kann unter Verwendung geeigneter Prozesse, einschließlich Fotolithografie- und Ätz-Prozessen, hergestellt werden. Der Fotolithografieprozess kann umfassen, dass eine Fotolackschicht (Resist) ausgebildet wird, die über dem Substrat 102 liegt, der Resist strukturell belichtet wird, nach der Belichtung Temperungsprozesse ausgeführt werden und der Resist entwickelt wird, um ein Maskenelement auszubilden, das den Resist aufweist. Das Maskenelement wird dann verwendet, um Vertiefungen in das Substrat 102 hinein zu ätzen, wobei der Grat 104 auf dem Substrat 102 verbleibt. Der Ätzprozess kann Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE) und/oder andere geeignete Prozesse umfassen. Alternativ kann der Grat 104 unter Verwendung einer Doppelstrukturierungslithografie mit einem Dorn-Spacer ausgebildet werden. Eine Vielzahl anderer Ausführungsformen von Verfahren zum Ausbilden des Grates 104 kann geeignet sein.
  • Die Isolationsstruktur 106 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluoriden dotiertem Silikatglas (FSG), einem low-k-dielektrischen Material und/oder anderen geeigneten isolierenden Materialien ausgebildet werden. Die Isolationsstruktur 106 können Flachgrabenisolations(STI)-Merkmale sein. In einer Ausführungsform werden die Isolationsstrukturen 106 durch Ätzen von Gräben in das Substrat 102, z.B. als ein Teil des Herstellungsprozesses des Grates 104, ausgebildet. Diese Gräben können dann mit isolierendem Material aufgefüllt werden, worauf ein chemisch-mechanischer Planarisierungsprozess (CMP-Prozess) folgt. Eine andere Isolationsstruktur, wie z.B. Feldoxid, lokale Oxidation von Silizium (LOCOS), und/oder andere geeignete Strukturen sind möglich. Die Isolationsstruktur 106 kann eine mehrschichtige Struktur zum Beispiel mit einer oder mehreren Oxidummantelungsschichten aufweisen.
  • Mit Bezugnahme auf 2B sind ferner der Grat 104 und das Gate 108 dargestellt. Mit Bezugnahme auf 2B weist der Grat 104 zwei Source/Drain(S/D)-Bereiche (oder Merkmale) 104a und einen Kanalbereich 104b zwischen den zwei S/D-Bereichen 104a auf. Die S/D-Bereiche 104a und der Kanalbereich 104b sind in einer horizontalen Weise (entlang der „y“-Richtung) über der Isolationsstruktur 106 angeordnet. Deshalb ist das Bauelement 100 ein Horizontal-Multigate-Bauelement. Das Gate 108 weist einen Gate-Stapel 108a und auf Seitenwänden des Gate-Stapels 108a einen Gate-Spacer 108b auf. Der Gate-Stapel 108a greift am Grat 104 im Kanalbereich 104b an. In verschiedenartigen Ausführungsformen umfasst der Gate-Stapel 108a eine Mehrschichtstruktur. In einem Beispiel umfasst der Gate-Stapel 108a eine Grenzflächenschicht und eine Polysiliziumschicht. In einem weiteren Beispiel umfasst der Gate-Stapel 108a eine Grenzflächenschicht, eine high-k-dielektrische Schicht, eine Sperrschicht, eine Austrittsarbeit-Metallschicht und eine Füllmetallschicht. Verschiedenartige andere Ausführungsformen des Gate-Stapels 108a sind möglich. Der Gate-Stapel 108a kann entweder unter Verwendung eines „Gate-first“-Verfahrens oder eines „Gatelast“-Verfahrens ausgebildet werden. In Ausführungsformen weist der Gate-Spacer 108b ein dielektrisches Material, wie z.B. Siliziumnitrid oder Siliziumoxinitrid, auf und wird durch einen oder mehrere Abscheide- und Ätzprozesse ausgebildet.
  • Die dielektrische Schicht 110, die auch als eine Zwischenschichtdielektrikum(ILD)-Schicht bezeichnet wird, wird über den oben erörterten verschiedenartigen Strukturen angeordnet. In Ausführungsformen weist das Bauelement 100 ferner eine Kontaktätzstopp(CES)-Schicht unter der ILD-Schicht 110 auf. Die ILD-Schicht 110 kann Materialien, wie z.B. Tetraethylorthosilicat(TEOS)-Oxid, nicht dotiertes Silicatglas oder dotiertes Siliziumoxid, wie z.B. Borphosphorsilicatglas (BPSG), Quarzglas (FSG), Phosphorsilicatglas (PSG), bordotiertes Silikonglas (BSG) und/oder andere geeignete dielektrische Materialien enthalten. Die ILD-Schicht 110 kann durch einen plasmaunterstützten chemischen Gasphasenabscheidungs(PECVD)-Prozess oder eine geeignete andere Technik abgeschieden werden. In einer Ausführungsform wird die ILD-Schicht 110 durch einen fließfähigen CVD(FCVD)-Prozess ausgebildet. Der FCVD-Prozess umfasst das Abscheiden eines fließfähigen Materials (wie z.B. einer flüssigen Verbindung) auf dem Substrat 102 zum Auffüllen von Gräben und das Umwandeln des fließfähigen Materials in ein festes Material durch eine geeignete Technik, so zum Beispiel durch Tempern. Nach den verschiedenartigen Abscheideprozessen wird ein chemisch-mechanischer Polierprozess (CMP-Prozess) ausgeführt, um die Deckfläche der ILD-Schicht 110 zu planarisieren.
  • Im Arbeitsgang 14 wird mit dem Verfahren 10 (1) die ILD-Schicht 110 geätzt, um eine Öffnung (oder ein Kontaktloch) 112 auszubilden. Mit Bezugnahme auf die 3A und 3B ist 3A eine Querschnittsansicht des Bauelements 100 entlang der Linie „A-A“ von 2A nach dem Arbeitsgang 14 und 3B eine Querschnittsansicht des Bauelements 100 entlang der Linie „B-B“ von 2A nach dem Arbeitsgang 14. Die Öffnung 112 weist eine Bodenfläche 112' auf, die unterhalb einer Deckfläche 104a' des Grates 104a liegt. Der Teil des Grates 104, der in der Öffnung 112 freigelegt ist, weist eine Höhe „R“ auf, die auch der vertikale Abstand zwischen der Bodenfläche 112' und der Deckfläche 104a' entlang der z-Richtung ist. Der Teil des Grates 104 über der Isolationsstruktur 106 weist eine Höhe „F“ auf. In Ausführungsformen ist R größer als die Hälfte von F. In einigen Ausführungsformen liegt R in einem Bereich von circa 5 Nanometer (nm) bis zu circa 60 nm. In einem Beispiel kann die Öffnung 112 in die Isolationsstruktur 106 hinein geätzt werden. Die Öffnung 112 ist tiefer als die herkömmlichen Kontaktlöcher, die normalerweise an der Deckfläche 104a' enden. Ein Vorteil des Vorhandenseins einer tiefen Öffnung 112 besteht darin, dass ein darin ausgebildeter S/D-Kontakt größere Kontaktflächen mit dem S/D-Bereich 104a aufweisen wird.
  • In verschiedenartigen Ausführungsformen weist die Öffnung 112 eine obere Breite T und eine unterer Breite B entlang der x-Richtung und eine Höhe H entlang der z-Richtung auf. Die untere Breite B ist größer als die Breite Wf des Grates 104a entlang der x-Richtung. Die obere Breite T ist größer als die untere Breite B. Dementsprechend sind die Seitenwände der Öffnung 112 schräg gestellt. Die Abmessungen T, B und H sollten so ausgelegt sein, dass alle Flächen der Öffnung 112 leicht zugänglich sind, wenn ein leitfähiges Material in die Öffnung 112 hinein abgeschieden wird, um einen Kontakt auszubilden, wie nachfolgend erläutert wird. Aus denselben Überlegungen heraus sind die Abstände b1 und b2 von den Seitenwänden der Öffnung 112 zu den Seitenwänden des Grates 104a derart eingerichtet, dass der Boden und die Seitenwände der Öffnung 112 sowie die Seitenwände des Grates 104a während des Abscheidens des leitfähigen Materials leicht zugänglich sind. In verschiedenartigen Ausführungsformen liegt T in einem Bereich von circa 12 bis zu circa 40 nm, B in einem Bereich von circa 8 bis zu circa 30 nm und H in einem Bereich von circa 50 bis zu circa 150 nm. In verschiedenartigen Ausführungsformen liegen b1 und b2 jeweils in einem Bereich von circa einer Hälfte (½) von Wf bis zu circa dem Anderthalbfachen (1½) von Wf. Obwohl in 3B dargestellt ist, dass die Öffnung 112 in der z-x-Ebene näherungsweise symmetrisch um den Grat 104a herum liegt, ist das lediglich ein natürliches Beispiel und schränkt die vorliegende Offenbarung nicht ein. Zum Beispiel können b1 und b2 in den Ausführungsformen unterschiedlich sein.
  • Die Ätzprozesse können ein geeignetes Nassätzen, Trockenätzen (Plasmaätzen) und/oder andere Prozesse umfassen. Zum Beispiel können in einem Trockenätzprozess chlorhaltige Gase, fluorhaltige Gase, andere Ätzgase oder Kombinationen davon verwendet werden. Die Nassätzlösungen können NH4OH, HF (Flusssäure) oder verdünnte HF, entionisiertes Wasser, TMAH (Tetramethylammoniumhydroxid), andere geeignete Nassätzlösungen oder Kombinationen davon umfassen.
  • In einer Ausführungsform weist das Bauelement 100 unter der ILD-Schicht 110, aber über den S/D-Bereichen 104 und über dem Gate 108 eine Kontaktätzstopp(CES)-Schicht auf. Die CES-Schicht kann zum Beispiel aus einem Material bestehen, das ähnlich zu dem für die Isolationsschicht 106 ist, wie z.B. Siliziumoxid oder Siliziumnitrid. Während des Arbeitsgangs 14 schützt die CES-Schicht den Grat 104 vor einem Überätzen. Wenn gleichzeitig ein Kontaktloch zum Gate 108 geätzt wird, dann schützt die CES-Schicht ferner das Gate 108 vor einem Überätzen. Zur Weiterführung dieser Ausführungsform umfasst der Arbeitsgang 14 ferner einen Ätzprozess, der eingestellt ist, die CES-Schicht in der Öffnung 112 zu beseitigen, wodurch die S/D-Bereiche 104a für die Kontaktausbildung freigelegt werden.
  • In noch einer weiteren Ausführungsform weist das Bauelement 10O über den S/D-Bereichen 104 und über dem Gate 108 eine Kontaktätzstopp(CES)-Schicht auf. Vor dem Ausbilden der ILD-Schicht 110 wird in dem Verfahren 10 die CES-Schicht teilweise beseitigt, sodass die S/D-Bereiche 104a freigelegt werden, um Deck- und Seitenwandflächen für die nachfolgende S/D-Kontaktausbildung bereitzustellen. Zur Weiterführung dieser Ausführungsform werden die Gratflächen für die S/D-Kontaktausbildung freigelegt, sobald der Arbeitsgang 14 die ILD-Schicht 110 zum Ausbilden der Öffnung 112 beseitigt.
  • Im Arbeitsgang 16 bildet das Verfahren 10 (1) in der Öffnung 112 eine erste Kontaktschicht 114 aus. Mit Bezugnahme auf die 4A und 4B ist 4A eine Querschnittsansicht des Bauelements 100 entlang der Linie „A-A“ von 2A nach dem Arbeitsgang 16, und 4B ist eine Querschnittsansicht des Bauelements 100 entlang der Linie „B-B“ von 2A nach dem Arbeitsgang 16. Die erste Kontaktschicht 114 wird über den Flächen der Öffnung 112 ausgebildet. Insbesondere wird sie über der Deckfläche und den Seitenwänden des S/D-Bereichs 104a ausgebildet. Die erste Kontaktschicht 114 weist ein winkeltreues Profil auf, d.h., sie weist über die Flächen der Öffnung 112 hinweg eine nahezu gleichförmige Dicke auf. In einer Ausführungsform weist die erste Kontaktschicht 114 eine Dicke in einem Bereich von circa 2 nm bis zu circa 10 nm auf. In einer Ausführungsform weist die erste Kontaktschicht 114 eine Halbleiter-Metall-Legierung auf. Die Halbleiter-Metall-Legierung kann zum Beispiel ein Metallmaterial, wie z.B. Titan, Kobalt, Nickel, Nickel-Kobalt, andere Metalle oder Kombinationen davon enthalten. Zur Weiterführung dieser Ausführungsform wird das Metallmaterial unter Verwendung einer chemischen Gasphasenabscheidung (CVD), physikalischen Gasphasenabscheidung (PVD), Atomlagenabscheidung (ALD) oder anderer geeigneter Abscheidetechniken abgeschieden. Dann wird ein Anlassprozess ausgeführt, wodurch über den Flächen der S/D-Bereiche 104a eine Halbleiter-Metall-Legierung ausgebildet wird. In einer weiteren Ausführungsform umfasst die erste Kontaktschicht 114 einen oder mehrere III-V-Halbleiter, die eine hohe Ladungsträgerbeweglichkeit und/oder eine geeignete Bandstruktur für das Anpassen der Energieschwelle liefern. Zum Beispiel kann die erste Kontaktschicht 114 InAs, InGaAs, InP oder andere geeignete III-V-Halbleiter enthalten. In noch einer anderen Ausführungsform enthält die erste Kontaktschicht 114 Germanium (Ge). In verschiedenartigen Ausführungsformen kann die erste Kontaktschicht 114 unter Verwendung von CVD, PVD, ALD oder anderen geeigneten Verfahren abgeschieden werden. In verschiedenartigen Ausführungsformen ermöglicht das Material der ersten Kontaktschicht 114 eine kleine oder vernachlässigbare Energieschwelle für Ladungsträger, die in den Transistorkanal hinein und aus ihm heraus fließen. Gekoppelt mit einer vergrößerten Kontaktfläche setzt das erste Kontaktmaterial den Kontaktwiderstand zu den S/D-Bereichen 104a herab.
  • Im Arbeitsgang 18 bildet das Verfahren 10 (1) in der Öffnung 112 über der ersten Kontaktschicht 114 eine zweite Kontaktschicht 116 aus. Mit Bezugnahme auf die 5A und 5B ist 5A eine Querschnittsansicht des Bauelements 100 entlang der Linie „A-A“ von 2A nach dem Arbeitsgang 18, und 5B ist eine Querschnittsansicht des Bauelements 100 entlang der Linie „B-B“ von 2A nach dem Arbeitsgang 18. Die zweite Kontaktschicht 116 füllt den verbleibenden Raum der Öffnung 112 aus. Die zweite Kontaktschicht 116 kann eine oder mehrere Schichten aus metallischen Materialien, wie z.B. metallische Nitride, metallische oder leitfähige Oxide, elementare Metalle oder Kombinationen davon, enthalten. Zum Beispiel können in der zweiten Kontaktschicht 116 Wolfram (W), Kupfer (Cu), Kobalt (Co) und/oder andere geeignete Materialien verwendet werden. In verschiedenartigen Ausführungsformen kann die zweite Kontaktschicht 116 durch CVD, PVD, Plattieren oder andere geeignete Prozesse ausgebildet werden. Wie in den 5A und 5B dargestellt ist, wird in jeder der Öffnungen 112 ein S/D-Kontakt 118 ausgebildet, der an die entsprechenden S/D-Bereiche 104a leitfähig angeschlossen ist. Der S/D-Kontakt 118 umfasst die erste Kontaktschicht 114 und die zweite Kontaktschicht 116. In 5B sind verschiedene Abmessungen des S/D-Kontakts 118 einschließlich einer oberen Breite „T“, einer unteren Breite „B“ und einer Höhe „H“ gekennzeichnet. Die Beziehung zwischen T, B, H und der Breite Wf des Grates 104a sind mit Bezugnahme auf 3B erörtert worden. In verschiedenartigen Ausführungsformen liegt T in einem Bereich von circa 12 bis zu circa 40 nm, B in einem Bereich von circa 8 bis zu circa 30 nm und H in einem Bereich von circa 50 bis zu circa 150 nm.
  • Im Arbeitsgang 20 führt das Verfahren 10 (1) weitere Schritte zum Abschluss der Herstellung des Bauelements 100 durch. Zum Beispiel kann im Arbeitsgang 20 ein Gate-Kontakt ausgebildet werden, der den Gate-Stapel 108a elektrisch anschließt, und es können Metallverbindungen ausgebildet werden, die den Multigate-FET an andere Teile des Bauelements 100 anschließen, um eine vollständige IC auszubilden.
  • ZWEITE AUSFÜHRUNGSFORM
  • Es wird nun die zweite Ausführungsform der vorliegenden Offenbarung mit Bezugnahme auf die 1 und 6A - 9B beschrieben, wobei das Bauelement 200 gemäß einigen Ausführungsformen des Verfahrens 10 hergestellt wird. Die 6A - 9B stellen Querschnittsansichten des Bauelements 200 im Fertigungsprozess dar. Darlegungen, die auf beide Bauelemente 100 und 200 anwendbar sind, werden nachfolgend der Einfachheit halber abgekürzt oder weggelassen.
  • Im Arbeitsgang 12 nimmt das Verfahren 10 (1) das Bauelement 200 auf, das in vieler Hinsicht ähnlich zum Bauelement 100 (2A - 2C) ist. Der Einfachheit halber werden die gleichen Bezugszeichen verwendet, um ähnliche Bestandteile der zwei Bauelemente zu kennzeichnen. Wie in den 6A und 6B dargestellt ist, weist das Bauelement 200 zum Beispiel auch ein Substrat 102, einen Grat 104, eine Isolationsstruktur 106, ein Gate 108 und eine ILD-Schicht 110 auf. Das Gate 108 umfasst auch einen Gate-Stapel 108a und einen Gate-Spacer 108b. Der Gate-Stapel 108a greift an einem Kanalbereich 104b des Grates 104 an. Ein Unterschied zwischen den Bauelementen 100 und 200 liegt in der Struktur der S/D-Bereiche der zwei Bauelemente. Wie in 6B dargestellt ist, weist das Bauelement 200 rautenförmige S/D-Bereiche 204a auf. In einer Ausführungsform werden die S/D-Bereiche 204a durch Ätzen eines Teils des Grates 104 des Bauelements 200 ausgebildet, um darin Vertiefungen auszubilden und von den Vertiefungen aus ein oder mehrere Halbleitermerkmale epitaktisch aufwachsen zu lassen. Zum Beispiel können bei dem Ätzvorgang ein Trockenätzen, Nassätzen oder andere geeignete Ätzverfahren verwendet werden. Es kann ein Reinigungsprozess ausgeführt werden, bei dem die Vertiefungen mit Flusssäure(HF)-Lösung oder einer anderen geeigneten Lösung gereinigt werden. Anschließend werden ein oder mehrere Epitaxiewachstumsprozesse ausgeführt, um Halbleiter-(z.B. Silizium)Merkmale in den Vertiefungen aufwachsen zu lassen. Beim Epitaxiewachstumsprozess kann der aufwachsende Halbleiter an Ort und Stelle mit einer p-Dotiersubstanz zum Ausbilden eines p-Kanal-FET oder einer n-Dotiersubstanz zum Ausbilden eines n-Kanal-FET dotiert werden. Wie in 6B außerdem dargestellt ist, weisen die S/D-Bereiche 204a jeweils zwei nach oben weisende Flächen (oder Seiten) 204a' und zwei nach unten weisende Flächen (oder Seiten) 204a" auf.
  • Im Arbeitsgang 14 wird mit dem Verfahren 10 (1) die ILD-Schicht 110 des Bauelements 200 geätzt, um darin eine Öffnung 112 auszubilden. Mit Bezugnahme auf die 7A und 7B weist die Öffnung 112 eine Bodenfläche 112' auf, die unterhalb der Flächen 204a' liegt. Der Teil des Grates 104/204a, der in der Öffnung 112 freiliegt, weist eine Höhe „R“ auf. Der Teil des Grates 104/204a über der Isolationsstruktur 106 weist eine Höhe „F“ auf. In Ausführungsformen ist R größer als die Hälfte von F. In Ausführungsformen legt die Öffnung 112 die Oberfläche 204a' vollständig frei und kann die Oberflächen 204a" teilweise oder vollständig freilegen. In einigen Ausführungsformen liegt R in einem Bereich von circa 5 Nanometer (nm) bis zu circa 60 nm. Die Öffnung 112 ist tiefer als die herkömmlichen Kontaktlöcher, die normalerweise an den Flächen 204a' enden. Ein Vorteil des Vorhandenseins tieferer Öffnungen 112 besteht darin, dass ein darin ausgebildeter S/D-Kontakt größere Kontaktflächen mit dem S/D-Bereich 204a aufweisen wird. Andere Gesichtspunkte zu diesem Arbeitsgang sind ähnlich zu denen, die mit Bezugnahme auf die 3A und 3B erörtert wurden.
  • Im Arbeitsgang 16 bildet das Verfahren 10 (1) in der Öffnung 112 eine erste Kontaktschicht 114 aus. Mit Bezugnahme auf die 8A und 8B wird die erste Kontaktschicht 114 über den Flächen der Öffnung 112 ausgebildet. Insbesondere wird sie über den Flächen 204a' und 204a" (7B) des S/D-Bereichs 204a ausgebildet. Die erste Kontaktschicht 114 weist ein winkeltreues Profil auf. In einer Ausführungsform weist die erste Kontaktschicht 114 eine Dicke in einem Bereich von circa 2 nm bis zu circa 10 nm auf. Das Material und die Ausbildung der ersten Kontaktschicht 114 sind ähnlich zu denen, die mit Bezugnahme auf die 4A und 4B erörtert wurden. In verschiedenartigen Ausführungsformen ermöglicht das Material der ersten Kontaktschicht 114 eine kleine oder vernachlässigbare Energieschwelle für Ladungsträger, die in den Transistorkanal und aus ihm heraus fließen. Gekoppelt mit einer vergrößerten Kontaktfläche zu den S/D-Bereichen 204a hin setzt das erste Kontaktmaterial den dazugehörigen Kontaktwiderstand herab.
  • Im Arbeitsgang 18 bildet das Verfahren 10 (1) in der Öffnung 112 über der ersten Kontaktschicht 114 eine zweite Kontaktschicht 116 aus. Mit Bezugnahme auf die 9A und 9B wird in jeder der Öffnungen 112 ein S/D-Kontakt 118 ausgebildet, der an die entsprechenden S/D-Bereiche 204a leitfähig angeschlossen ist. Der S/D-Kontakt 118 umfasst die erste Kontaktschicht 114 und die zweite Kontaktschicht 116. Andere Gesichtspunkte zum Kontakt 118, wie z.B. die Abmessungen, sind ähnlich zu denen, die mit Bezugnahme auf die 5A und 5B erörtert wurden.
  • DRITTE AUSFÜHRUNGSFORM
  • Es wird nun die dritte Ausführungsform der vorliegenden Offenbarung mit Bezugnahme auf die 10A und 10B beschrieben, wobei das Bauelement 300 gemäß einigen Ausführungsformen des Verfahrens 10 hergestellt wurde. Darlegungen, die auf beide Bauelemente 100 und 300 anwendbar sind, werden nachfolgend der Einfachheit halber abgekürzt oder weggelassen.
  • Mit Bezugnahme auf die 10A und 10B weist das Bauelement 300 zwei horizontale (in der „x-y“-Ebene) stabförmige Kanäle 304b auf. In Ausführungsformen können die Anzahl der Kanäle und die Form der Kanäle im Bauelement 300 unterschiedlich sein. Zum Beispiel können die Kanäle 304b leistenförmig sein oder andere geeignete Formen aufweisen, und es kann einen oder mehrere Kanäle geben. Die Vorrichtung 300 umfasst ein Gate 108, das die Kanäle 304b umhüllt. Folglich ist das Bauelement 300 ein Horizontal-Rundumgate(HGAA)-Bauelement. Die anderen Gesichtspunkte zu dem Bauelement 300 sind die gleichen oder ähnlich wie diejenigen zum Bauelement 200. Zum Beispiel weist das Bauelement 300 auch rautenförmige S/D-Bereiche 304a auf, die über dem Substrat 102 und dem Grat 104 ausgebildet sind. Der Prozess zum Ausbilden der S/D-Kontakte für das Bauelement 300 ist gleich dem, der mit Bezug auf die Bauelemente 100 und 200 erörtert wurde. Ein Beispiel für einen Prozess zur Ausbildung des Bauelements 300 vor dem Ausbilden des S/D-Kontakts kann in der Patentschrift US 8 815 691 B2 mit der Bezeichnung „Method of Fabricating a Gate All Around Device“ gefunden werden, deren Inhalte durch Nennung hier insgesamt als aufgenommen angesehen werden.
  • BEISPIELE FÜR DIE ERSTE, ZWEITE UND DRITTE AUSFÜHRUNGSFORM
  • Die 10C-10P zeigen S/D-Bereiche verschiedenartiger Bauelemente (die entsprechenden Bauelemente 320, 322, 324, 326, 328, 330, 332, 334, 336, 338, 340, 342, 344 und 346), die gemäß den Ausbildungen der vorliegenden Offenbarung aufgebaut sind. Jedes der Bauelemente 320-346 kann einen Kanalbereich und einen Gate-Stapel aufweisen, die ähnlich zu den Bauelementen 100, 200 und 300 aufgebaut sind. Zum Beispiel kann jedes der Bauelemente 320-346 einen zu einem Grat ähnlichen Kanal aufweisen, an dem auf drei Seiten des Kanals ein Gate-Stapel angreift, wie in 9A dargestellt ist, oder jedes von ihnen kann einen horizontalen Kanal aufweisen, der rundum von einem Gate-Stapel derart umhüllt wird, wie in 10A dargestellt ist. Alternativ kann jedes der Bauelemente 320-346 einen Kanal-Bereich und einen Gate-Stapel aufweisen, die anders als die von den Bauelementen 100, 200 und 300 aufgebaut sind. Die Bauelemente 100, 200, 300 und 320-346 sind nicht einschränkende Beispiele. Weitere Beispiele können durch Kombinieren, Ersetzen und/oder Umgestalten verschiedenartiger Merkmale dieser Bauelemente konstruiert werden. Der Einfachheit halber werden in den jeweiligen Figuren nur die S/D-Bereiche der Bauelemente 320-346 dargestellt, die nachfolgend beschrieben werden.
  • Mit Bezugnahme auf 10C weist das Bauelement 320 ein Substrat 102, zwei Grate 104, zwei S/D-Bereiche 314a, die über den zwei Graten 104 ausgebildet sind, eine Isolationsstruktur 106, eine ILD-Schicht 110, eine erste Kontaktschicht 114 und eine zweite Kontaktschicht 116 auf. Die Grate 104 erstrecken sich oberhalb einer Deckfläche der Isolationsstruktur 106. Die S/D-Bereiche 314a weisen jeweils eine Rautenform auf und sind über den Deckflächen der Grate 104 angeordnet. Die erste Kontaktschicht 114 umhüllt alle Flächen (oder Seiten) der S/D-Bereiche 314a. Eine Lücke zwischen den S/D-Bereichen 314a weist eine Größe (entlang der „y“-Richtung) von mehr als dem Zweifachen der Dicke der ersten Kontaktschicht 114 auf. Ferner weist eine weitere Lücke zwischen den S/D-Bereichen 314 und der ILD-Schicht 110 eine Größe (entlang der „y“-Richtung) von mehr als dem Zweifachen der Dicke der ersten Kontaktschicht 114 auf. Das Bauelement 320 kann mittels einer Ausführungsform des Verfahrens 10 (1) ausgebildet werden. Zum Beispiel wird im Arbeitsgang 12 eine Bauelementvorstufe 320 aufgenommen, die das Substrat 102, die Isolationsstruktur 106, die Grate 104, die S/D-Bereiche 314a und die ILD-Schicht 110 aufweist. Die S/D-Bereiche 314a sind in der ILD-Schicht 110 vergraben. Anschließend wird die ILD-Schicht 110 im Arbeitsgang 14 geätzt, um alle Flächen der S/D-Bereiche 314a freizulegen. Als nächstes wird im Arbeitsgang 16 die erste Kontaktschicht 114 ausgebildet. Die erste Kontaktschicht 114 umhüllt alle Flächen der S/D-Bereiche 134. Danach wird die zweite Kontaktschicht 116 über der ersten Kontaktschicht 114 ausgebildet. Obwohl in 10C das Bauelement 320 mit zwei Graten 104 dargestellt ist, kann das Bauelement 320 in verschiedenartigen Ausführungsformen eine beliebige Zahl von Graten 104, wie z.B. einen Grat, zwei Grate, drei Grate und so weiter, aufweisen. In einem Beispiel kann das Bauelement 320 einhundert Grate 104 aufweisen.
  • Mit Bezugnahme auf 10D weist das Bauelement 322 ein Substrat 102, zwei Grate 104, zwei S/D-Bereiche 314a, die über den zwei Graten 104 ausgebildet sind, eine Isolationsstruktur 106, eine ILD-Schicht 110, eine erste Kontaktschicht 114 und eine zweite Kontaktschicht 116 auf. Die Deckflächen der Grate 104 und eine Deckfläche der Isolationsstruktur 106 liegen im Wesentlichen auf einer Ebene. Die S/D-Bereiche 314a weisen jeweils eine Rautenform auf und sind über den Deckflächen der Grate 104 angeordnet. Die erste Kontaktschicht 114 bedeckt die zwei nach oben weisenden Flächen der S/D-Bereiche 314a vollständig, die zwei nach unten weisenden Flächen der S/D-Bereiche 314a aber nur teilweise. Eine Lücke zwischen den S/D-Bereichen 314a weist eine Größe (entlang der „y“-Richtung) auf, die kleiner als das Zweifache der Dicke der ersten Kontaktschicht 114 ist. Folglich verschmelzen die entsprechenden Anteile der ersten Kontaktschicht 114 (auf den Flächen der zwei S/D-Bereiche 314a) in der Lücke. Ferner weist eine weitere Lücke zwischen den S/D-Bereichen 314 und der ILD-Schicht 110 eine Größe (entlang der „y“-Richtung) auf, die kleiner als das Zweifache der Dicke der ersten Kontaktschicht 114 ist. Folglich verschmelzen die entsprechenden Anteile der ersten Kontaktschicht 114 (auf den Seitenwänden der ILD-Schicht 110 und auf den Flächen der S/D-Bereiche 314a) in der Lücke. Das Bauelement 322 kann mittels einer Ausführungsform des Verfahrens 10 (1) ausgebildet werden, wie oben dargelegt wurde. Ferner kann das Bauelement 322 in verschiedenartigen Ausführungsformen eine beliebige Zahl von Graten 104, wie z.B. einen Grat, zwei Grate, drei Grate und so weiter, aufweisen. In einem Beispiel kann das Bauelement 322 einhundert Grate 104 aufweisen.
  • Mit Bezugnahme auf 10E weist das Bauelement 324 ein Substrat 102, zwei Grate 104, zwei S/D-Bereiche 314a, die über den zwei Graten 104 ausgebildet sind, eine Isolationsstruktur 106, eine ILD-Schicht 110, eine erste Kontaktschicht 114 und eine zweite Kontaktschicht 116 auf. Die Deckflächen der Grate 104 und eine Deckfläche der Isolationsstruktur 106 liegen im Wesentlichen auf einer Ebene. Die S/D-Bereiche 314a weisen jeweils eine Rautenform auf und sind über den Deckflächen der Grate 104 angeordnet. Anteile der S/D-Bereiche 314a verschmelzen miteinander. Unterhalb des verschmolzenen Anteils ist ein Zwischenraum (oder eine Lücke) 316 ausgebildet, der von zwei nach unten weisenden Flächen 314a' des S/D-Bereichs 314a und der Deckfläche der Isolationsstruktur 106 eingeschlossen wird. Die erste Kontaktschicht 114 bedeckt die zwei nach oben weisenden Flächen der S/D-Bereiche 314a vollständig, die nach unten weisende Fläche 314a" eines jeden von den S/D-Bereichen 314a aber nur teilweise. Ferner weist eine Lücke zwischen den S/D-Bereichen 314a und der ILD-Schicht 110 eine Größe (entlang der „y“-Richtung) auf, die kleiner als das Zweifache der Dicke der ersten Kontaktschicht 114 ist. Folglich verschmelzen die entsprechenden Anteile der ersten Kontaktschicht 114 (auf den Seitenwänden der ILD-Schicht 110 und auf den Flächen der S/D-Bereiche 314a) in der Lücke. Das Bauelement 324 kann mittels einer Ausführungsform des Verfahrens 10 ( 1) ausgebildet werden, wie oben dargelegt wurde. Ferner kann das Bauelement 324 in verschiedenartigen Ausführungsformen eine beliebige Zahl von Graten 104, wie z.B. einen Grat, zwei Grate, drei Grate und so weiter, aufweisen. In einem Beispiel kann das Bauelement 324 einhundert Grate 104 aufweisen.
  • Mit Bezugnahme auf 10F weist das Bauelement 326 ein Substrat 102, zwei Grate 104, einen S/D-Bereich 314a, der über den zwei Graten 104 ausgebildet ist, eine Isolationsstruktur 106, eine ILD-Schicht 110, eine erste Kontaktschicht 114 und eine zweite Kontaktschicht 116 auf. Die Deckflächen der Grate 104 und eine Deckfläche der Isolationsstruktur 106 liegen im Wesentlichen auf einer Ebene. Der S/D-Bereich 314a weist eine hexagonale Form in der „z-y“-Ebene mit einer Deckfläche, einer Bodenfläche, zwei nach oben weisenden Flächen und zwei nach unten weisenden Flächen auf. Die Deck- und die Bodenfläche des S/D-Bereichs 314a sind im Wesentlichen parallel zur „x-y“-Ebene (siehe 2A). Die Bodenfläche des S/D-Bereichs 314a ist über den Deckflächen der Grate 104 angeordnet. Die erste Kontaktschicht 114 bedeckt die Deckfläche und die zwei nach oben weisenden Flächen des S/D-Bereichs 314a vollständig, die zwei unten weisenden Flächen des S/D-Bereichs 314a aber nur teilweise. Ferner weist eine Lücke zwischen dem S/D-Bereich 314a und der ILD-Schicht 110 eine Größe (entlang der „y“-Richtung) auf, die kleiner als das Zweifache der Dicke der ersten Kontaktschicht 114 ist. Folglich verschmelzen die entsprechenden Anteile der ersten Kontaktschicht 114 (auf den Seitenwänden der ILD-Schicht 110 und auf den Flächen des S/D-Bereichs 314a) in der Lücke. Das Bauelement 326 kann mittels einer Ausführungsform des Verfahrens 10 ( 1) ausgebildet werden, wie oben dargelegt wurde. Ferner kann das Bauelement 326 in verschiedenartigen Ausführungsformen eine beliebige Zahl von Graten 104, wie z.B. einen Grat, zwei Grate, drei Grate und so weiter, aufweisen. In einem Beispiel kann das Bauelement 326 einhundert Grate 104 aufweisen.
  • Mit Bezugnahme auf 10G weist das Bauelement 328 ein Substrat 102, einen Grat 104, einen S/D-Bereich 314a, der über dem Grat 104 ausgebildet ist, eine Isolationsstruktur 106, eine ILD-Schicht 110, eine erste Kontaktschicht 114 und eine zweite Kontaktschicht 116 auf. Eine Deckfläche der Grate 104 und eine Deckfläche der Isolationsstruktur 106 liegen im Wesentlichen auf einer Ebene. Der S/D-Bereich 314a weist eine hexagonale Form in der „z-y“-Ebene mit einer Deckfläche, einer Bodenfläche, zwei nach oben weisenden Flächen und zwei nach unten weisenden Flächen auf. Die Deck- und die Bodenfläche des S/D-Bereichs 314a sind im Wesentlichen parallel zur „x-y“-Ebene (siehe 2A). Die Bodenfläche des S/D-Bereichs 314a ist über der Deckfläche des Grates 104 angeordnet. Die erste Kontaktschicht 114 bedeckt die Deckfläche und die zwei nach oben weisenden Flächen des S/D-Bereichs 314a vollständig, die zwei nach unten weisenden Flächen des S/D-Bereichen 314a aber nur teilweise. Ferner weist eine Lücke zwischen dem S/D-Bereich 314a und der ILD-Schicht 110 eine Größe (entlang der „y“-Richtung) auf, die kleiner als das Zweifache der Dicke der ersten Kontaktschicht 114 ist. Folglich verschmelzen die entsprechenden Anteile der ersten Kontaktschicht 114 (auf den Seitenwänden der ILD-Schicht 110 und auf den Flächen des S/D-Bereichs 314a) in der Lücke. Das Bauelement 328 kann mittels einer Ausführungsform des Verfahrens 10 ( 1) ausgebildet werden, wie oben dargelegt wurde. Ferner kann das Bauelement 328 in verschiedenartigen Ausführungsformen eine beliebige Zahl von Graten 104, wie z.B. einen Grat, zwei Grate, drei Grate und so weiter, aufweisen. In einem Beispiel kann das Bauelement 328 einhundert Grate 104 aufweisen.
  • Mit Bezugnahme auf 10H weist das Bauelement 330 ein Substrat 102, zwei Grate 104, zwei S/D-Bereiche 314a, die über dem jeweiligen Grat 104 ausgebildet sind, eine Isolationsstruktur 106, eine ILD-Schicht 110, eine erste Kontaktschicht 114 und eine zweite Kontaktschicht 116 auf. Die Deckflächen der Grate 104 und eine Deckfläche der Isolationsstruktur 106 liegen im Wesentlichen auf einer Ebene. Die S/D-Bereiche 314a weisen jeweils eine im Wesentlichen hexagonale Form in der „z-y“-Ebene mit zwei nach oben weisenden Flächen, zwei Seitenflächen und zwei nach unten weisenden Flächen auf. Die zwei nach oben weisenden Flächen sind bezüglich der „x-y“-Ebene (siehe 2A) schräg gestellt und stoßen aufeinander, um einen First auszubilden. Die zwei Seitenflächen sind im Wesentlichen parallel zur „x-z“-Ebene (siehe 2A). Die zwei nach unten weisenden Flächen sind auch bezüglich der „x-y“-Ebene schräg gestellt. Die erste Kontaktschicht 114 bedeckt die zwei nach oben weisenden Flächen eines jeden S/D-Bereichs 314a vollständig, die zwei Seitenflächen eines jeden S/D-Bereichs 314a aber nur teilweise. Das Bauelement 330 kann mittels einer Ausführungsform des Verfahrens 10 (1) ausgebildet werden, wie oben dargelegt wurde. Ferner kann das Bauelement 330 in verschiedenartigen Ausführungsformen eine beliebige Zahl von Graten 104, wie z.B. einen Grat, zwei Grate, drei Grate und so weiter, aufweisen. In einem Beispiel kann das Bauelement 330 einhundert Grate 104 aufweisen.
  • Mit Bezugnahme auf 10I ist das Bauelement 332 in vieler Hinsicht ähnlich zum Bauelement 330. Nachstehend werden einige Unterschiede angegeben. Im Bauelement 332 bedeckt die erste Kontaktschicht 114 nicht die zwei äußeren Seitenflächen 314a' des S/D-Bereichs 314a. Die erste Kontaktschicht 114 deckt die zwei inneren nach oben weisenden Flächen 314a''' vollständig ab, bedeckt aber die zwei inneren Seitenflächen 314a'' und die zwei äußeren nach oben weisenden Flächen 314a'''' vollständig oder teilweise. Das Bauelement 332 kann mittels einer Ausführungsform des Verfahrens 10 (1) ausgebildet werden, wie oben dargelegt wurde. Wenn das Ätzen der ILD-Schicht 110 im Arbeitsgang 14 ausgeführt wird, dann werden die Ätzausmaße zum Beispiel derart kontrolliert, dass die Flächen 314a' durch den Ätzprozess nicht freigelegt werden.
  • Mit Bezugnahme auf 10J ist das Bauelement 334 in vieler Hinsicht ähnlich zum Bauelement 332. Nachstehend werden einige Unterschiede angegeben. Im Bauelement 334 erstrecken sich die Grate 104 oberhalb einer Deckfläche der Isolationsstruktur 106, und die S/D-Bereiche 314a werden jeweils (z.B. mittels eines epitaktischen Aufwachsprozesses) über den entsprechenden Graten 104 angeordnet, ohne dass die Grate 104 zurückgesetzt werden. Im Ergebnis umhüllen die S/D-Bereiche 314a jeweils die entsprechenden Grate 104. Das Bauelement 334 kann mittels einer Ausführungsform des Verfahrens 10 (1) ausgebildet werden, wie oben dargelegt wurde.
  • Mit Bezugnahme auf 10K ist das Bauelement 336 in vieler Hinsicht ähnlich zum Bauelement 320 (10C). Nachstehend werden einige Unterschiede angegeben. Im Bauelement 336 werden die zwei äußeren nach unten weisenden Flächen 314a' der S/D-Bereiche 314a nicht von der ersten Kontaktschicht 114 bedeckt. Die erste Kontaktschicht 114 bedeckt die zwei inneren nach oben weisenden Flächen 314a'' und die zwei inneren nach unten weisenden Flächen 314''' vollständig und die zwei äußeren nach oben weisenden Flächen 314'''' teilweise oder vollständig. Das Bauelement 336 kann mittels einer Ausführungsform des Verfahrens 10 (1) ausgebildet werden, wie oben dargelegt wurde. Wenn das Ätzen der ILD-Schicht 110 im Arbeitsgang 14 ausgeführt wird, dann werden die Ätzausmaße zum Beispiel derart kontrolliert, dass die Flächen 314a' durch den Ätzprozess nicht freigelegt werden.
  • Mit Bezugnahme auf 10L ist das Bauelement 338 in vieler Hinsicht ähnlich zum Bauelement 332 (10D). Nachstehend werden einige Unterschiede angegeben. Im Bauelement 338 werden die zwei äußeren nach unten weisenden Flächen 314a' der S/D-Bereiche 314a nicht von der ersten Kontaktschicht 114 bedeckt. Die erste Kontaktschicht 114 bedeckt die zwei inneren nach oben weisenden Flächen 314a'' vollständig und die zwei inneren nach unten weisenden Flächen 314a''' sowie die zwei äußeren nach oben weisenden Flächen 314'''' teilweise oder vollständig.
  • Mit Bezugnahme auf 10M ist das Bauelement 340 in vieler Hinsicht ähnlich zum Bauelement 324 (10E). Nachstehend werden einige Unterschiede angegeben. Im Bauelement 340 bedeckt die erste Kontaktschicht 114 vollständig die zwei inneren nach oben weisenden Flächen der S/D-Bereiche 314a und die zwei äußeren nach oben weisenden Flächen der S/D-Bereiche 314a vollständig oder teilweise. Ferner bedeckt sie nicht die nach unten weisenden Flächen 314a' und 314a''.
  • Mit Bezugnahme auf 10N ist das Bauelement 342 in vieler Hinsicht ähnlich zum Bauelement 326 (10F). Nachstehend werden einige Unterschiede angegeben. Im Bauelement 342 bedeckt die erste Kontaktschicht die Deckfläche des S/D-Bereichs 314a vollständig und die zwei nach oben weisenden Flächen des S/D-Bereichs 314a vollständig oder teilweise. Die erste Kontaktschicht bedeckt nicht die zwei nach unten weisenden Flächen des S/D-Bereichs 314a.
  • Mit Bezugnahme auf 10O ist das Bauelement 344 in vieler Hinsicht ähnlich zum Bauelement 328 (10G). Nachstehend werden einige Unterschiede angegeben. Im Bauelement 344 bedeckt die erste Kontaktschicht die Deckfläche des S/D-Bereichs 314a vollständig und die zwei nach oben weisenden Flächen des S/D-Bereichs 314a vollständig oder teilweise. Die erste Kontaktschicht bedeckt nicht die zwei nach unten weisenden Flächen des S/D-Bereichs 314a.
  • Mit Bezugnahme auf 10P ist das Bauelement 346 in vieler Hinsicht ähnlich zum Bauelement 336 (10K). Nachstehend werden einige Unterschiede angegeben. Im Bauelement 346 deckt die erste Kontaktschicht 114 alle Flächen der S/D-Bereiche 314a vollständig ab. Ferner weist das Bauelement 346 wahlweise eine Sperr-Metallschicht 116a zwischen der zweiten Kontaktschicht 116 und der ILD-Schicht 110 sowie zwischen der zweiten Kontaktschicht 116 und der ersten Kontaktschicht 114 auf. In einer Ausführungsform enthält die Sperr-Metallschicht 116a ein Metallnitrid (z.B. TaN), um zu verhindern, dass metallische Elemente der zweiten Kontaktschicht 116 in benachbarte Merkmale übergehen. Die Sperr-Metallschicht 116a ist leitfähig und weist ein winkeltreues Profil auf, das ähnlich zu der ersten Kontaktschicht 114 von 10K ist. Wie oben dargelegt wurde, kann das Bauelement 346 mittels einer Ausführungsform des Verfahrens 10 (1) ausgebildet werden. Zum Beispiel wird im Arbeitsgang 12 (1) eine Bauelementvorstufe 346 aufgenommen, die das Substrat 102, die Grate 104 und die Isolationsstruktur 106 aufweist. Die Grate 104 erstrecken sich oberhalb der Deckfläche der Isolationsstruktur 106. Das Bauelement 346 weist ferner die S/D-Bereiche 314a auf, die über den entsprechenden Graten 104 angeordnet sind. Als nächstes wird die erste Kontaktschicht 114 ausgebildet (der Arbeitsgang 16), um die Flächen der S/D-Bereiche 314a vollständig abzudecken. Als nächstes wird die ILD-Schicht 110 über dem Bauelement 346 abgeschieden, und sie bedeckt die erste Kontaktschicht 114, die S/D-Bereiche 314a und die Grate 104. Als nächstes wird die ILD-Schicht 110 geätzt (der Arbeitsgang 14), um eine Öffnung auszubilden, die Teile der ersten Kontaktschicht 114 mit Ausnahme der Teile auf den zwei äußeren nach unten weisenden Flächen 314a' der S/D-Bereiche 314a freilegt. freilegt. Als nächstes wird in der Öffnung die zweite Kontaktschicht 116 ausgebildet (der Arbeitsgang 18). In der vorliegenden Ausführungsform umfasst der Arbeitsgang 18 das Ausbilden der Sperr-Metallschicht 116a (z.B. unter Verwendung von CVD- oder PVD-Techniken) vor dem Ausbilden der zweiten Kontaktschicht 116.
  • In verschiedenartigen Ausführungsformen kann jedes der Bauelemente 322, 324, 326, 328, 330, 332, 334, 336, 338, 340, 342 und 344 so ausgebildet werden, dass es vor dem Ausbilden der jeweiligen ILD-Schicht 110 die erste Kontaktschicht 114 aufweist, welche die S/D-Bereiche 314a vollständig umhüllt, wie z.B. mit Bezugnahme auf 10P dargelegt wurde.
  • VIERTE AUSFÜHRUNGSFORM
  • Es wird nun die vierte Ausführungsform der vorliegenden Offenbarung mit Bezugnahme auf die 11A und 11B beschrieben, wobei das Bauelement 400 gemäß einigen Ausführungsformen des Verfahrens 10 hergestellt wurde. Darlegungen, die auf beide Bauelemente 100 und 400 anwendbar sind, werden nachfolgend der Einfachheit halber abgekürzt oder weggelassen.
  • Mit Bezugnahme auf die 11A und 11B weist das Bauelement 400 zwei horizontale (in der „x-y“-Ebene) stabförmige aktive Bereiche 404 auf. In den aktiven Bereichen 404 sind Source- und Drain-Bereiche 404a und ein Kanal 404b ausgebildet und weisen die gleiche Stabform auf. In Ausführungsformen können die Anzahl und die Formen der aktiven Bereiche 404 variieren. Zum Beispiel können die aktiven Bereiche 404 eine Leistenform oder andere geeignete Formen aufweisen, und es kann einen oder mehrere derartige aktive Bereiche im Bauelement 400 geben. Ähnlich zum Bauelement 300 ist das Bauelement 400 auch ein HGAA-Bauelement, da sein Gate 108 die Kanäle 404b umhüllt. Ein Unterschied zwischen den Bauelementen 300 und 400 liegt im Aufbau ihrer S/D-Bereiche. Mindestens innerhalb der Kontaktlöcher sind die S/D-Bereiche 404a von dem Substrat 102 und dem Grat 104 isoliert. Deshalb umhüllt die erste Kontaktschicht 114 jeden der S/D-Bereiche 404a, wobei eine maximale Kontaktfläche bereitgestellt wird. Wie in den 11A und 11B dargestellt ist, füllt ein Teil 116A der zweiten Kontaktschicht 116 den Raum zwischen den S/D-Bereichen 404a aus, nachdem die erste Kontaktschicht 114 dort herum ausgebildet worden ist. In einer weiteren Ausführungsform, in der ein vertikaler Abstand zwischen den zwei S/D-Bereichen 404a entlang der z-Richtung nicht größer als das Zweifache der Dicke der ersten Kontaktschicht 114 ist, kommt die erste Kontaktschicht 114 um jeden der S/D-Bereiche 404a herum miteinander in einen körperlichen Kontakt. Der Prozess zum Ausbilden der S/D-Kontakte für das Bauelement 400 ist der gleiche wie der, welcher mit Bezugnahme auf die Bauelemente 100 erörtert wurde. Ein Beispiel für einen Prozess zum Ausbilden des Bauelements 400 vor dem Ausbilden des S/D-Kontakts kann in der Patentschrift US 8 815 691 B2 mit der Bezeichnung „Method of Fabricating a Gate All Around Device“ gefunden werden, deren Inhalte durch Nennung hier insgesamt als aufgenommen angesehen werden.
  • FÜNFTE AUSFÜHRUNGSFORM
  • Es wird nun die fünfte Ausführungsform der vorliegenden Offenbarung mit Bezugnahme auf die 12-18 beschrieben. 12 ein Ablaufdiagramm eines Verfahrens 50 zur Ausbildung eines Halbleiterbauelements, insbesondere eines Halbleiterbauelements mit einer Vertikal-Multigate-Struktur, gemäß verschiedenartigen Ausbildungen der vorliegenden Offenbarung. Das Verfahren 50 ist lediglich ein Beispiel, und es ist nicht beabsichtigt, die vorliegende Offenbarung über das hinaus einzuschränken, was in den Ansprüchen ausdrücklich angegeben ist. Vor und nach dem Verfahren sowie während des Verfahrens 50 können zusätzliche Arbeitsschritte vorgesehen werden, und für zusätzliche Ausführungsformen des Verfahrens können einige der beschriebenen Arbeitsschritte ersetzt, gestrichen oder verschoben werden.
  • Im Arbeitsgang 52 nimmt das Verfahren 50 (12) ein Vertikal-Multigate-Bauelement vor dem Ausbilden des S/D-Kontakts auf. In den 13A und 13B ist ein Beispiel für ein Vertikal-Multigate-Bauelement, das Bauelement 500, dargestellt. 13A ist eine schematische perspektivische Ansicht des Bauelements 500 und 13B eine Draufsicht des Bauelements 500 (wobei die ILD-Schicht 110 entfernt wurde). Das Bauelement 500 umfasst ein Substrat 102, einen ersten S/D-Bereich (oder Merkmal) 104a als eine Mesa auf dem Substrat 102 und eine Isolationsstruktur 106, die über dem Substrat 102 liegt und den ersten S/D-Bereich 104a umgibt. Das Bauelement 500 umfasst ferner zwei stabförmige Mesas, die über dem S/D-Bereich 104a liegen und sich nach oben entlang der „z“-Richtung erstrecken. Die mittleren Teile der zwei stabförmigen Mesas liefern zwei Transistorkanäle 104b. Die oberen Teile der zwei stabförmigen Mesas liefern zwei S/D-Bereiche 104c. Der erste S/D-Bereich 104a, der Kanal 104b und der zweite S/D-Bereich 104c sind vertikal über dem Substrat angeordnet. Ein Gate 108 hüllt die Transistorkanäle 104b rundum ein. Deshalb ist das Bauelement 500 ein Vertikal-Rundumgate(VGAA)-Bauelement. Das Bauelement 500 umfasst ferner die ILD-Schicht 110 über dem Substrat 102 und die Isolationsschicht 106, die in die Räume zwischen den verschiedenartigen Strukturen eingefüllt wird. In Ausführungsformen kann die ILD-Schicht 110 eine oder mehrere dielektrische Schichten umfassen. Das Material und die Zusammensetzung der verschiedenartigen Elemente 102, 104a-c, 106, 108 und 110 sind ähnlich zu denen des Bauelements 100. Beispiele für Prozesse zum Ausbilden des Bauelements 500 vor dem Ausbilden des S/D-Kontakts können in der Patentschrift US 8 742 492 B2 mit der Bezeichnung „Device with a Vertical Gate Structure“ und in der Patentschrift US 8 754 470 B1 mit der Bezeichnung „Vertical Tunneling Field-Effect Transistor Cell and Fabricating the Same“ gefunden werden, deren Inhalte durch Nennung hier insgesamt als aufgenommen angesehen werden.
  • In den 14A und 14B ist ein weiteres Beispiel für ein Vertikal-Multigate-Bauelement, das Bauelement 600, dargestellt. 14A ist eine schematische perspektivische Ansicht des Bauelements 600 und 14B eine Draufsicht des Bauelements 600 (wobei die ILD-Schicht 110 entfernt wurde). In vieler Hinsicht ist das Bauelement 600 ähnlich zum Bauelement 500. Ein Unterschied zwischen den zwei Bauelementen besteht in der Form der Mesa über dem ersten S/D-Bereich 104a. Das Bauelement 600 weist eine leistenförmige vertikale Mesa auf, in welcher der Kanal 104b und der zweite S/D-Bereich 104c enthalten oder ausgebildet sind. Das Bauelement 600 ist auch ein VGAA-Bauelement. Die Bauelemente 500 und 600 können als zwei Varianten des gleichen allgemeinen Typs von Bauelementen angesehen werden, und sie werden nachfolgend gemeinsam erörtert. Insbesondere stellen die 15-18 Querschnittsansichten der Bauelemente 500/600 längs der Linie „C-C“ von 13A für das Bauelement 500 und längs der Linie „D-D“ von 14A für das Bauelement 600 dar. 15 zeigt die Bauelemente 500/600 vor der Ausbildung des S/D-Kontakts.
  • Im Arbeitsgang 54 ätzt das Verfahren 50 (12) die ILD-Schicht 110 und die Isolationsstruktur 106, um eine Öffnung 112 auszubilden. Mit Bezugnahme auf 16 legt die Öffnung 112 einen Teil der Deckfläche 104a' und einen Teil der Seitenwand 104a'' des ersten S/D-Bereichs 104a frei. Da die Isolationsstruktur 106 anfänglich den ersten S/D-Bereich 104a umgibt, wird sie im Ätzprozess teilweise beseitigt, um die Fläche 104a'' freizulegen. Die Öffnung 112 ist tiefer als die herkömmlichen S/D-Kontaktlöcher, die üblicherweise an der Deckfläche 104a' enden. Deshalb bietet die Öffnung 112 dem ersten S/D-Bereich 104a mehr Kontaktflächen als die herkömmlichen S/D-Kontaktlöcher. In einigen Ausführungsformen kann die Öffnung 112 mehr als zwei Flächen des ersten S/D-Bereichs 104, zum Beispiel eine Deckfläche und zwei Seitenwandflächen, freilegen, um den Kontaktbereich weiter zu vergrößern. Die Ätzprozesse können ein geeignetes Nassätzen, Trockenätzen (Plasmaätzen) und/oder andere Prozesse umfassen. In Ausführungsformen können die Bauelemente 500/600 eine Kontaktätzstopp(CES)-Schicht über dem ersten S/D-Bereich 104a und unter der ILD-Schicht 110 aufweisen. Um diese Ausführungsform weiterzuführen, kann ein teilweises Beseitigen der CES-Schicht in einer Weise erfolgen, die ähnlich zu dem Verfahren 10 mit Bezugnahme auf 3B ist.
  • Im Arbeitsgang 56 bildet das Verfahren 50 (12) in der Öffnung 112 eine erste Kontaktschicht 114 aus. Mit Bezugnahme auf 17 wird die erste Kontaktschicht 114 über den Flächen der Öffnung 112 ausgebildet. Insbesondere wird sie über den zwei Flächen 104a' und 104a'' (16) des ersten S/D-Bereichs 104a ausgebildet. Die erste Kontaktschicht 114 weist ein winkeltreues Profil auf. In einer Ausführungsform weist die erste Kontaktschicht 114 eine Dicke in einem Bereich von circa 2 nm bis zu circa 10 nm auf. Das Material und die Ausbildung der ersten Kontaktschicht 114 sind ähnlich zu denen, die mit Bezugnahme auf die 4A und 4B erörtert wurden. In verschiedenartigen Ausführungsformen ermöglicht das Material der ersten Kontaktschicht 114 eine kleine oder vernachlässigbare Energieschwelle für Ladungsträger, die in den Transistorkanal hinein und aus ihm heraus fließen. Gekoppelt mit vergrößerten Kontaktflächen zum ersten S/D-Bereich 104a hin setzt das erste Kontaktmaterial den S/D-Kontaktwiderstand desselben herab.
  • Im Arbeitsgang 58 bildet das Verfahren 50 (12) in der Öffnung 112 über der ersten Kontaktschicht 114 eine zweite Kontaktschicht 116 aus. Mit Bezugnahme auf 18 wird in der Öffnung 112 ein S/D-Kontakt 118s ausgebildet, der an den ersten S/D-Bereich 104a leitfähig angeschlossen ist. Der S/D-Kontakt 118s umfasst die erste Kontaktschicht 114 und die zweite Kontaktschicht 116. Andere Gesichtspunkte zum Kontakt 118s sind ähnlich zu denen, die mit Bezugnahme auf die 5A und 5B erörtert wurden. In der vorliegenden Ausführungsform ist der S/D-Bereich 104a ein Source-Bereich des Bauelements 500/600, und der S/D-Kontakt 118s ist ein Source-Kontakt.
  • Im Arbeitsgang 60 führt das Verfahren 50 (12) weitere Schritte zum Abschluss der Herstellung der Bauelemente 500/600 durch. Zum Beispiel kann im Arbeitsgang 50 ein weiterer S/D-Kontakt 118d ausgebildet werden, der den zweiten S/D-Bereich 104c elektrisch anschließt, wie in 19 dargestellt ist. Mit Bezugnahme auf 19 umfasst der S/D-Kontakt 118d auch eine erste Kontaktschicht 114 und eine zweite Kontaktschicht 116, wobei die erste Kontaktschicht 114 drei Seiten des S/D-Bereichs 104c umhüllt. In einer Ausführungsform wird der S/D-Kontakt 118d erzeugt durch Ätzen der ILD-Schicht 110, um eine Öffnung auszubilden, welche die drei Seiten des S/D-Bereichs 104c freilegt (ähnlich zum Arbeitsgang 54), durch Ausbilden der ersten Kontaktschicht 114 in der Öffnung (der Arbeitsgang 56) und durch Ausbilden der zweiten Kontaktschicht 116 über der ersten Kontaktschicht 114 (der Arbeitsgang 58). In einer Ausführungsform werden die S/D-Kontakte 118s und 118d durch denselben Prozess ausgebildet, der das Ätzen der ILD-Schicht 110 (den Arbeitsgang 56), das Ausbilden der ersten Kontaktschicht 114 (den Arbeitsgang 56) und das Ausbilden der zweiten Kontaktschicht 116 (den Arbeitsgang 58) umfasst. In der vorliegenden Ausführungsform ist der S/D-Bereich 104c ein Drain-Bereich des Bauelements 500/600 und der S/D-Kontakt 118d ein Drain-Kontakt:
  • Im Verfahren 50 (12) können weitere Schritte zum Abschluss der Herstellung der Bauelemente 500/600 ausgeführt werden. Zum Beispiel kann im Arbeitsgang 20 ein Gate-Kontakt ausgebildet werden, der das Gate 108 elektrisch anschließt, und es können Metallverbindungen ausgebildet werden, die den Multigate-FET an andere Teile des Bauelements 100 anschließen, um eine vollständige IC auszubilden.
  • 20 zeigt eine Ausführungsform des Bauelements 700, die gemäß verschiedenartigen Ausbildungen der vorliegenden Offenbarung aufgebaut ist. Es werden einige Unterschiede zwischen dem Bauelement 700 und dem Bauelement 500/600 ( 18) angegeben. Ein Unterschied ist, dass die erste Kontaktschicht 114 über der gesamten Deckfläche des Source-Bereichs 104a ausgebildet wird, der nicht von der vertikalen Mesa abgedeckt ist. Ein weiterer Unterschied ist, dass der Source-Kontakt 118s im Bauelement 700 wahlweise eine Sperr-Metallschicht 116a zwischen der zweiten Kontaktschicht 116 und den Schichten, welche die zweite Kontaktschicht 116 umgeben, aufweist. Insbesondere kontaktiert der Source-Kontakt 118s mindestens einen Teil der Deckfläche und einen Teil der Seitenwandfläche des Source-Bereichs 104a, was den Source-Kontaktwiderstand verringert. Die Sperr-Metallschicht 116a ist leitfähig und weist ähnlich zu der ersten Kontaktschicht 114 von 18 ein winkeltreues Profil auf. In einer Ausführungsform enthält die Sperr-Metallschicht 116a ein Metallnitrid (z.B. TaN).
  • Wie oben dargelegt wurde, können die Kontaktschichten 116a und 116 des Bauelements 700 mit einer Ausführungsform des Verfahrens 50 (12) ausgebildet werden, wobei die Metall-Sperrschicht 116a in der Öffnung 112 (16) abgeschieden wird (z.B. durch einen CVD- oder PVD-Prozess), worauf das Abscheiden der zweiten Kontaktschicht 116 folgt (18). Das Ausbilden der ersten Kontaktschicht 114 wird nachstehend kurz erörtert. In einer Ausführungsform werden unter Verwendung verschiedenartiger Abscheide- und Ätzprozesse zuerst eine Hartmaske 120 und eine vertikale Mesa (104b-c) über dem Source-Bereich 104a ausgebildet (21). Als nächstes wird um die vertikale Mesa herum ein Spacer-Merkmal 122 ausgebildet (22). In einem Beispiel kann das Spacer-Merkmal 122 mittels CVD von Silikonnitrid gefolgt von einem reaktiven Ionenätzen ausgebildet werden. Als nächstes wird die erste Kontaktschicht 114 unter Verwendung einer der oben dargelegten Techniken über dem Source-Bereich 104a ausgebildet (23). Als nächstes wird das Spacer-Merkmal 122 entfernt (24), und die ILD-Schicht 110 sowie das Gate (108) werden ausgebildet ( 25). Anschließend wird eine Ausführungsform des Verfahrens 50 (12) verwendet, um die Sperr-Metallschicht 116a und die zweite Kontaktschicht 116 auszubilden, wie in 20 dargestellt ist, und es kann ferner ein Drain-Kontakt 118d ausgebildet werden, wie in 19 dargestellt ist.
  • Obwohl sie nicht als Einschränkung gedacht sind, ergeben sich aus einer oder mehreren Ausführungsformen der vorliegenden Offenbarung viele Vorteile für ein Halbleiterbauelement und dessen Erzeugung. Zum Beispiel liefern die Source/Drain(S/D)-Kontaktlöcher, die entsprechend den Ausführungsformen der vorliegenden Offenbarung geätzt sind, größere Kontaktflächen für die S/D-Bereiche eines Transistors als die herkömmlichen S/D-Kontaktlöcher. Die Kontaktlöcher der vorliegenden Offenbarung legen mehrere Flächen der S/D-Bereiche frei, wie z.B. eine Deckfläche, eine oder mehrere Seitenwandflächen und/oder Rundum-Flächen. Die größeren Kontaktflächen tragen zu einem geringeren S/D-Kontaktwiderstand bei. Außerdem umfassen die S/D-Kontakte, die gemäß Ausführungsformen der vorliegenden Offenbarung ausgebildet sind, zwei Schichten von Kontaktmaterialien. Insbesondere ist die erste Kontaktschicht winkeltreu und ist in einem direkten Kontakt mit dem Halbleitermaterial des entsprechenden S/D-Bereichs. Das(die) Material(ien) der ersten Kontaktschicht ermöglicht(ermöglichen) eine kleine oder vernachlässigbare Energieschwelle für Ladungsträger, die in den Transistorkanal hinein oder aus ihm herausfließen. Gekoppelt mit der großen Kontaktfläche liefert das Kontaktmaterial einen extrem niedrigen Kontaktwiderstand. In Experimenten ist ein Kontaktwiderstand in dem Bereich von 1 × 10-10 und 1 × 10-8 Ω cm2 erzielt worden.
  • In einem Ausbildungsbeispiel betrifft die vorliegende Offenbarung ein Halbleiterbauelement. Das Halbleiterbauelement umfasst ein Substrat, erste und zweite Source/Drain(S/D)-Bereiche, einen Kanal zwischen dem ersten und zweiten S/D-Bereich, ein Gate, das am Kanal angreift, und ein Kontaktmerkmal, das eine Verbindung zum ersten S/D-Bereich herstellt. Das Kontaktmerkmal umfasst eine erste Kontaktschicht und eine zweite Kontaktschicht über der ersten Kontaktschicht. Die erste Kontaktschicht weist ein winkeltreues Querschnittsprofil auf und ist entweder auf mindestens zwei Seiten des ersten S/D-Bereichs in Kontakt mit dem ersten S/D-Bereich oder umhüllt den ersten S/D-Bereich.
  • In einem weiteren Ausbildungsbeispiel betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines Kontakts in einem Vertikal-Rundumgate(VGAA)-Bauelement. Das Verfahren umfasst das Aufnehmen eines VGAA-Bauelements, das ein Substrat, einen ersten Source/Drain(S/D)-Bereich über dem Substrat, eine Isolationsstruktur, die über dem Substrat liegt und den ersten S/D-Bereich umgibt, einen Kanal über dem ersten S/D-Bereich, einen zweiten S/D-Bereich über dem Kanal, ein Gate, das den Kanal umhüllt und eine dielektrische Schicht über der Isolationsstruktur und dem ersten S/D-Bereich aufweist. Das Verfahren umfasst ferner das Ätzen der dielektrischen Schicht und der Isolationsstruktur zum Ausbilden einer Öffnung, wobei die Öffnung mindestens zwei Seiten des ersten S/D-Bereichs freilegt. Das Verfahren umfasst ferner das Ausbilden einer ersten Kontaktschicht in der Öffnung, wobei die erste Kontaktschicht ein winkeltreues Querschnittsprofil aufweist und in Kontakt mit dem ersten S/D-Bereich ist. Das Verfahren umfasst ferner das Ausbilden einer zweiten Kontaktschicht in der Öffnung über der ersten Kontaktschicht.
  • In einem weiteren Ausbildungsbeispiel betrifft die vorliegende Offenbarung ein Verfahren zum Ausbilden eines Kontakts in einem Multigate-Halbleiterbauelement. Das Verfahren umfasst das Aufnehmen eines Multigate-Halbleiterbauelements, das ein Substrat, erste und zweite Source/Drain(S/D)-Bereiche, einen Kanal zwischen dem ersten und zweiten S/D-Bereich, ein Gate, das am Kanal angreift, und eine dielektrische Schicht über dem ersten S/D-Bereich aufweist. Das Verfahren umfasst ferner das Ätzen der dielektrischen Schicht zum Ausbilden einer Öffnung, wobei die Öffnung mindestens zwei Seiten des ersten S/D-Bereichs freilegt oder um den ersten S/D-Bereich herumführt. Das Verfahren umfasst ferner das Ausbilden einer ersten Kontaktschicht in der Öffnung, wobei die erste Kontaktschicht ein winkeltreues Querschnittsprofil aufweist und in Kontakt mit dem ersten S/D-Bereich ist. Das Verfahren umfasst ferner das Ausbilden einer zweiten Kontaktschicht in der Öffnung über der ersten Kontaktschicht.

Claims (18)

  1. Halbleitervorrichtung mit: einem Substrat (102), ersten und zweiten S/D-Bereichen (104a) einem Kanal (104b) zwischen dem ersten und zweiten S/D-Bereich (104a), einem Gate (108), das am Kanal (104b) angreift, und einem Kontaktmerkmal (118), das mit dem ersten S/D-Bereich (104a) verbindet, wobei: das Kontaktmerkmal (118) eine erste Kontaktschicht (114) und eine zweite Kontaktschicht (116) über der ersten Kontaktschicht (114) umfasst, die erste Kontaktschicht (114) ein konformes Querschnittsprofil aufweist und die erste Kontaktschicht (114) auf mindestens zwei Seiten des ersten S/D-Bereichs (104a) in Kontakt mit dem ersten S/D-Bereich (104a) ist oder den ersten S/D-Bereich (104a) umhüllt, wobei die erste Kontaktschicht (114) eines von InAs, InGaAs, InP und Ge umfasst.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Kontaktschicht (114) einen der III-V-Halbleiter umfasst.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die erste Kontaktschicht (114) eine Halbleiter-Metall-Legierung umfasst.
  4. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: der erste S/D-Bereich (104a) ein Epitaxiemerkmal umfasst, das vier Seiten aufweist, und die erste Kontaktschicht (114) in direktem Kontakt mit den vier Seiten des Epitaxiemerkmals ist.
  5. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei: eine Bodenfläche der ersten Kontaktschicht (114) in einer Tiefe, die in einem Bereich von circa 5 bis zu circa 60 Nanometer liegt, unter einer Deckfläche des ersten S/D-Bereichs (104a) ist.
  6. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Gate (108) den Kanal (104b) umhüllt.
  7. Halbleitervorrichtung nach Anspruch 6, wobei der erste S/D-Bereich (104a), der Kanal (104b) und der zweite S/D-Bereich (104a) horizontal über dem Substrat (102) angeordnet sind.
  8. Halbleitervorrichtung nach Anspruch 6, wobei der erste S/D-Bereich (104a), der Kanal (104b) und der zweite S/D-Bereich (104a) vertikal über dem Substrat (102) angeordnet sind und der zweite S/D-Bereich (104a) über dem ersten S/D-Bereich (104a) liegt.
  9. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei das Gate (108) am Kanalbereich an drei Seiten desselben angreift.
  10. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Kontaktschicht (114) den ersten S/D-Bereich (104a) umhüllt.
  11. Halbleitervorrichtung nach einem der vorhergehenden Ansprüche, wobei die erste Kontaktschicht (114) in einem direkten Kontakt mit drei Seiten des ersten S/D-Bereichs (104a) ist.
  12. Verfahren zum Ausbilden eines Kontakts in einer Vertikal-Gate-All-Around-Vorrichtung, im Folgenden VGAA-Vorrichtung genannt, umfassend: Aufnehmen einer VGAA-Vorrichtung, wobei die VGAA-Vorrichtung aufweist: ein Substrat (102), einen ersten S/D-Bereich (104a) über dem Substrat (102), eine Isolationsstruktur (106), die über dem Substrat (102) liegt und den ersten S/D-Bereich (104a) umgibt, einen Kanal (104b) über dem ersten S/D-Bereich (104a), einen zweiten S/D-Bereich (104a) über dem Kanal (104b), ein Gate (108), das den Kanal (104b) umhüllt, und eine dielektrische Schicht (110) über der Isolationsstruktur (106) und dem ersten S/D-Bereich (104a); Ätzen der dielektrischen Schicht (110) und der Isolationsstruktur (106) zum Ausbilden einer Öffnung (112), wobei die Öffnung (112) mindestens zwei Seiten des ersten S/D-Bereichs (104a) freilegt, Ausbilden einer ersten Kontaktschicht (114) in der Öffnung (112), wobei die erste Kontaktschicht (114) ein konformes Querschnittsprofil aufweist und in Kontakt mit dem ersten S/D-Bereich (104a) ist, und Ausbilden einer zweiten Kontaktschicht (116) in der Öffnung (112) über der ersten Kontaktschicht (114), wobei die erste Kontaktschicht (114) eines von InAs, InGaAs, InP und Ge umfasst.
  13. Verfahren nach Anspruch 12, wobei die erste Kontaktschicht (114) eine Halbleiter-Metall-Legierung umfasst.
  14. Verfahren nach einem der Ansprüche 12 oder 13, wobei die Öffnung (112) eine Deckfläche und zwei Seitenflächen des ersten S/D-Bereichs (104a) freilegt.
  15. Verfahren zum Ausbilden eines Kontakts in einer Halbleitervorrichtung, umfassend: Aufnehmen einer Halbleitervorrichtung mit: einem Substrat (102), ersten und zweiten Source/Drain, S/D,-Bereichen (104a), einem Kanal (104b) zwischen dem ersten und zweiten S/D-Bereich (104a), einem Gate (108), das am Kanal (104b) angreift, und einer dielektrischen Schicht (110) über dem ersten S/D-Bereich (104a); Ätzen der dielektrischen Schicht (110) zum Ausbilden einer Öffnung (112), wobei die Öffnung (112) mindestens zwei Seiten des ersten S/D-Bereichs (104a) freilegt oder um den ersten S/D-Bereich (104a) herumführt, Ausbilden einer ersten Kontaktschicht (114) in der Öffnung (112), wobei die erste Kontaktschicht (114) ein konformes Querschnittsprofil aufweist und in Kontakt mit dem ersten S/D-Bereich (104a) ist, und Ausbilden einer zweiten Kontaktschicht (116) in der Öffnung (112) über der ersten Kontaktschicht (114), wobei die erste Kontaktschicht (114) eines von InAs, InGaAs, InP und Ge umfasst.
  16. Verfahren nach Anspruch 15, wobei die erste Kontaktschicht (114) einen der III-V-Halbleiter umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei: die erste Kontaktschicht (114) ein Material umfasst, das aus der Gruppe ausgewählt ist, die aus Titan, Kobalt, Nickel, Nickel-Kobalt und Germanium besteht.
  18. Verfahren nach einem der Ansprüche 15 bis 17, wobei die Halbleitervorrichtung ferner eine Kontakt-Ätzstopp-Schicht, im Folgenden CES-Schicht genannt, zwischen der dielektrischen Schicht (110) und dem ersten S/D- Bereich (104a) aufweist, wobei das Ätzen der dielektrischen Schicht (110) umfasst: Ätzen der CES-Schicht in der Öffnung (112), um mindestens zwei Seiten des ersten S/D- Bereichs (104a) freizulegen.
DE102015117142.2A 2014-11-18 2015-10-08 Kontakte für stark skalierte Transistoren und Verfahren zu ihrer Herstellung Active DE102015117142B4 (de)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462081348P 2014-11-18 2014-11-18
US62/081,348 2014-11-18
US14/872,673 US9508858B2 (en) 2014-11-18 2015-10-01 Contacts for highly scaled transistors
US14/872,673 2015-10-01

Publications (2)

Publication Number Publication Date
DE102015117142A1 DE102015117142A1 (de) 2016-05-19
DE102015117142B4 true DE102015117142B4 (de) 2022-03-17

Family

ID=55855559

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102015117142.2A Active DE102015117142B4 (de) 2014-11-18 2015-10-08 Kontakte für stark skalierte Transistoren und Verfahren zu ihrer Herstellung

Country Status (5)

Country Link
US (8) US9508858B2 (de)
KR (1) KR101809326B1 (de)
CN (1) CN105609543B (de)
DE (1) DE102015117142B4 (de)
TW (1) TWI570786B (de)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508858B2 (en) 2014-11-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Contacts for highly scaled transistors
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
KR102432280B1 (ko) * 2015-07-31 2022-08-12 삼성전자주식회사 반도체 소자
US20170092753A1 (en) * 2015-09-29 2017-03-30 Infineon Technologies Austria Ag Water and Ion Barrier for III-V Semiconductor Devices
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US10062630B2 (en) 2015-12-31 2018-08-28 Infineon Technologies Austria Ag Water and ion barrier for the periphery of III-V semiconductor dies
US9761726B1 (en) * 2016-04-27 2017-09-12 International Business Machines Corporation Vertical field effect transistor with undercut buried insulating layer to improve contact resistance
US10381448B2 (en) * 2016-05-26 2019-08-13 Tokyo Electron Limited Wrap-around contact integration scheme
US10431582B2 (en) 2016-05-31 2019-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. High speed semiconductor device
US10128187B2 (en) 2016-07-11 2018-11-13 Globalfoundries Inc. Integrated circuit structure having gate contact and method of forming same
US9818876B1 (en) * 2016-11-11 2017-11-14 Globalfoundries Inc. Method for fabricating a finFET metallization architecture using a self-aligned contact etch
US11437516B2 (en) * 2016-11-28 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for growing epitaxy structure of finFET device
US10037912B2 (en) 2016-12-14 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10304945B2 (en) * 2017-03-24 2019-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. High-speed semiconductor device and method for forming the same
EP3404703A1 (de) 2017-05-15 2018-11-21 IMEC vzw Verfahren zur herstellung vertikaler kanalvorrichtungen
US10276528B2 (en) * 2017-07-18 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor device and manufacturing method thereof
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal
US10141231B1 (en) * 2017-08-28 2018-11-27 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device with wrapped-around epitaxial structure and manufacturing method thereof
KR102283024B1 (ko) 2017-09-01 2021-07-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102337408B1 (ko) 2017-09-13 2021-12-10 삼성전자주식회사 수직 채널을 가지는 반도체 소자 및 그 제조 방법
US11444173B2 (en) * 2017-10-30 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with salicide layer and method for forming the same
US10332803B1 (en) 2018-05-08 2019-06-25 Globalfoundaries Inc. Hybrid gate-all-around (GAA) field effect transistor (FET) structure and method of forming
US11114566B2 (en) * 2018-07-12 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US11621354B2 (en) * 2018-09-05 2023-04-04 Intel Corporation Integrated circuit structures having partitioned source or drain contact structures
US10916638B2 (en) * 2018-09-18 2021-02-09 International Business Machines Corporation Vertical fin field effect transistor devices with reduced top source/drain variability and lower resistance
DE102019116218A1 (de) 2019-06-14 2020-12-17 Infineon Technologies Dresden GmbH & Co. KG Leistungshalbleitervorrichtung und Verfahren
US11923290B2 (en) * 2020-06-26 2024-03-05 Intel Corporation Halogen treatment for NMOS contact resistance improvement
US11424367B2 (en) 2020-12-16 2022-08-23 International Business Machines Corporation Wrap-around contacts including localized metal silicide

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742492B2 (en) 2012-08-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a vertical gate structure
US8754470B1 (en) 2013-01-18 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US20140203370A1 (en) 2013-01-24 2014-07-24 Shigenobu Maeda Semiconductor Device and Fabricating Method Thereof
US8815691B2 (en) 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105894B2 (en) 2003-02-27 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Contacts to semiconductor fin devices
US7271444B2 (en) * 2003-12-11 2007-09-18 International Business Machines Corporation Wrap-around gate field effect transistor
US7300837B2 (en) * 2004-04-30 2007-11-27 Taiwan Semiconductor Manufacturing Co., Ltd FinFET transistor device on SOI and method of fabrication
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US20080242395A1 (en) 2007-03-27 2008-10-02 Aruze Gaming America, Inc. Gaming machine capable of performing mini game
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US7939862B2 (en) * 2007-05-30 2011-05-10 Synopsys, Inc. Stress-enhanced performance of a FinFet using surface/channel orientations and strained capping layers
KR100896631B1 (ko) * 2007-08-13 2009-05-08 성균관대학교산학협력단 수직 실린더형 트랜지스터의 제조방법 및 이에 의해 제조된수직 실린더형 트랜지스터
US7910453B2 (en) 2008-07-14 2011-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Storage nitride encapsulation for non-planar sonos NAND flash charge retention
TWI462272B (zh) * 2010-01-08 2014-11-21 Univ Nat United Three - dimensional multi - gate complementary gold - oxygen semiconductor and its preparation method
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US8399931B2 (en) 2010-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Layout for multiple-fin SRAM cell
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
CN102376682B (zh) * 2010-08-18 2014-09-24 中国科学院微电子研究所 一种半导体器件及其形成方法
US8415751B2 (en) 2010-12-30 2013-04-09 Intel Corporation Method to reduce contact resistance of N-channel transistors by using a III-V semiconductor interlayer in source and drain
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
US8871584B2 (en) 2011-07-27 2014-10-28 Advanced Ion Beam Technology, Inc. Replacement source/drain finFET fabrication
US8466027B2 (en) 2011-09-08 2013-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation and associated devices
US8546227B2 (en) * 2011-09-15 2013-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-K metal gate device
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
CN102376684B (zh) 2011-11-25 2016-04-06 上海集成电路研发中心有限公司 铜互连结构及其制作方法
WO2013095342A1 (en) 2011-12-19 2013-06-27 Intel Corporation High voltage field effect transistors
KR101612737B1 (ko) * 2011-12-21 2016-04-15 인텔 코포레이션 조절된 높이를 갖는 3차원 바디를 구비한 반도체 소자 및 그 형성방법
US8377779B1 (en) 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors
US8735993B2 (en) 2012-01-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET body contact and method of making same
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8716765B2 (en) 2012-03-23 2014-05-06 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8736056B2 (en) 2012-07-31 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Device for reducing contact resistance of a metal
US9947773B2 (en) * 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9142633B2 (en) * 2012-12-13 2015-09-22 GlobalFoundries, Inc. Integrated circuits and methods for fabricating integrated circuits with silicide contacts on non-planar structures
US9153694B2 (en) * 2013-09-04 2015-10-06 Globalfoundries Inc. Methods of forming contact structures on finfet semiconductor devices and the resulting devices
US9312387B2 (en) * 2013-11-01 2016-04-12 Globalfoundries Inc. Methods of forming FinFET devices with alternative channel materials
US9508858B2 (en) 2014-11-18 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Contacts for highly scaled transistors

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742492B2 (en) 2012-08-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a vertical gate structure
US8815691B2 (en) 2012-12-21 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a gate all around device
US8754470B1 (en) 2013-01-18 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US20140203370A1 (en) 2013-01-24 2014-07-24 Shigenobu Maeda Semiconductor Device and Fabricating Method Thereof

Also Published As

Publication number Publication date
US20220302277A1 (en) 2022-09-22
US9941374B2 (en) 2018-04-10
CN105609543A (zh) 2016-05-25
TWI570786B (zh) 2017-02-11
US20180219078A1 (en) 2018-08-02
US20220328644A1 (en) 2022-10-13
US11929417B2 (en) 2024-03-12
US20170077253A1 (en) 2017-03-16
US20200083341A1 (en) 2020-03-12
DE102015117142A1 (de) 2016-05-19
US11777009B2 (en) 2023-10-03
US20230395687A1 (en) 2023-12-07
TW201620023A (zh) 2016-06-01
US10497792B2 (en) 2019-12-03
KR101809326B1 (ko) 2017-12-14
US11276763B2 (en) 2022-03-15
KR20160059448A (ko) 2016-05-26
US9508858B2 (en) 2016-11-29
US20220208983A1 (en) 2022-06-30
CN105609543B (zh) 2019-09-13
US11961892B2 (en) 2024-04-16
US20160141423A1 (en) 2016-05-19

Similar Documents

Publication Publication Date Title
DE102015117142B4 (de) Kontakte für stark skalierte Transistoren und Verfahren zu ihrer Herstellung
DE102019126237B4 (de) Dielektrische finnen mit unterschiedlichen dielektrizitätskonstanten und grössen in unterschiedlichen zonen einer halbleitervorrichtung
DE102018115909B4 (de) Struktur und Verfahren für Finfet-Vorrichtung mit Kontakt über dielektrischem Gate
DE102017012299B3 (de) Von dielektrischen finnen und abstandshaltern begrenzte epitaxlale strukturelemente und verfahren zu ihrer herstellung
DE102017117795B4 (de) Fets und verfahren zu deren herstellung
DE102016106969B4 (de) Halbleitervorrichtung
DE102015112267B4 (de) Verfahren und struktur für finfet
DE102020111602B4 (de) Mehr-gate-vorrichtungen und gate-strukturierungsprozess dafür
DE102016116001B4 (de) Lokale verbindung in einem halbleiter-bauelement und verfahren zur herstellung einer solchen
DE102020135005A1 (de) Drainseitige vertiefung für vorrichtung mit rückseitiger stromschiene
DE102019121117A1 (de) Luftspacer für eine gatestruktur eines transistors
DE102019116998B4 (de) Leitfähiger kontakt mit treppenartigen barriereschichten
DE102016100049A1 (de) Verfahren und Struktur für Halbleitermid-End-Of-Line- (MEOL) -Prozess
DE102014203524A1 (de) Verfahren zum Ausbilden von defektarmen Ersatzflossen für ein FinFET-Halbleiterbauelement sowie daraus resultierende Bauelemente
DE102019215248B4 (de) Finfet mit isolierenden schichten zwischen dem gate und source/drain-kontakten sowie verfahren zu seiner herstellung
DE102021117896A1 (de) Halbleitungsvorrichtung mit gateisolationsstruktur und ausbildungsverfahren
DE102021110572A1 (de) Halbleiterbauelement mit kriechstromunterdrückung und verfahren zur herstellung davon
DE102020120265A1 (de) Bilden von Isolationsregionen zum Trennen von Finnen und Gate-Stapeln
DE102017110442A1 (de) Finfet-Vorrichtung mit epitaktischen Strukturen, die die Rippen umschliessen, und ihr Herstellungsverfahren
DE102020131140A1 (de) Gateisolierungsstruktur
DE102022129051A1 (de) Halbleitervorrichtung mit verwendung von abstimmbaren kanalschichten und verfahren zu deren herstellung
DE102018103075A1 (de) Verfahren zum Herstellen einer Halbleitervorrichtung und eine Halbleitervorrichtung
DE102021109770B4 (de) Hybrid-halbleitervorrichtung
DE102021114489A1 (de) Nanostrukturen und deren herstellungsverfahren
DE102020131432A1 (de) Source/drain-kontaktstruktur

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R082 Change of representative

Representative=s name: BOEHMERT & BOEHMERT ANWALTSPARTNERSCHAFT MBB -, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final