CN102376682B - 一种半导体器件及其形成方法 - Google Patents
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Abstract
一种半导体器件，所述半导体器件包括接触塞，所述接触塞包括：第一接触塞，所述第一接触塞由第一阻挡层和钨层构成，所述钨层接于所述第一阻挡层上，所述第一阻挡层接于源漏区上；第二接触塞，所述第二接触塞包括第二阻挡层和导电层，所述导电层的电导率高于所述钨层的电导率，所述导电层接于所述第二阻挡层上，所述第二阻挡层分别接于金属栅极和所述第一接触塞上。还提供了一种半导体器件的形成方法。利于在采用铜接触技术时增强器件的可靠性。
Description
技术领域
本发明涉及半导体技术领域，具体来说，涉及一种半导体器件及其形成方法。
背景技术
当CMOS工艺节点降至32纳米及以下时，在半导体器件中通常选用金属栅极。此时，所述半导体器件还包括栅介质层14和侧墙18，所述栅介质层14承载所述金属栅极16，所述侧墙18环绕所述金属栅极16和所述栅介质层14，所述栅介质层14和所述侧墙18形成于半导体基底10上。各所述半导体器件之间间隔有隔离区(如STI)24，所述半导体器件还包括源漏区12和接触塞30(在形成所述接触塞30之前，在所述源漏区12表面预先形成了金属硅化物层20)，所述源漏区12位于所述金属栅极16两侧且至少部分嵌入半导体基底10中，所述接触塞嵌于层间介质层22中。
通常，所述接触塞包括阻挡层40和铜层42，所述铜层42接于所述阻挡层40上。所述阻挡层40可为Ta和/或TaN。经所述金属硅化物20接于所述源漏区12的接触塞30和接于所述金属栅极16的接触塞32分别如图1和图2所示。
实践发现，采用铜接触技术虽然利于减小接触电阻，但是也容易使器件存在可靠性隐患，这是因为，铜在与所述金属硅化物20接触时，极易生成铜的硅化物，而造成接触塞30断开，继而使器件的可靠性降低。虽然，在铜接触技术中已采用Ta和/或TaN作为防止铜扩散至所述金属硅化物20的阻挡层40，即，利用所述阻挡层将铜与所述金属硅化物分离，但是，有限厚度的所述阻挡层40难以实现有效的分离效果，如何在采用铜接触技术时增强器件的可靠性，成为本发明解决的主要问题。
发明内容
为了解决上述问题，本发明提供了一种半导体器件及其形成方法，利于在采用铜接触技术时增强器件的可靠性。
本发明提供的一种半导体器件，所述半导体器件形成于半导体基底上，所述半导体器件包括金属栅极、源漏区和接触塞，所述源漏区位于所述金属栅极两侧且至少部分嵌入所述半导体基底中，所述接触塞包括：
第一接触塞，所述第一接触塞由第一阻挡层和钨层构成，所述钨层接于所述第一阻挡层上，所述第一阻挡层接于所述源漏区上；
第二接触塞，所述第二接触塞包括第二阻挡层和导电层，所述导电层的电导率高于所述钨层的电导率，所述导电层接于所述第二阻挡层上，所述第二阻挡层分别接于所述金属栅极和所述第一接触塞上。
可选地，所述导电层为铜层。
可选地，各所述第二接触塞高度相同。
可选地，第一阻挡层为Ti和/或TiN。
可选地，第二阻挡层为Ta和/或TaN。
本发明提供的一种半导体器件的形成方法，包括：
在半导体基底上形成第一介质层并平坦化所述第一介质层，所述半导体基底上形成有金属栅极和源漏区，所述源漏区位于所述金属栅极两侧且至少部分嵌入所述半导体基底中，所述第一介质层覆盖所述源漏区并暴露所述金属栅极；
在平坦化的所述第一介质层内形成第一接触孔以在利用第一阻挡层和钨层填充所述第一接触孔后形成第三接触塞，所述第一接触孔暴露部分所述源漏区，所述钨层接于所述第一阻挡层上，所述第一阻挡层接于所述源漏区上；
形成第二介质层并平坦化所述第二介质层，所述第二介质层覆盖所述金属栅极、所述第一介质层和所述第三接触塞；
在平坦化的所述第二介质层内形成第二接触孔以在利用第二阻挡层和导电层填充所述第二接触孔后形成第四接触塞，所述导电层的电导率高于所述钨层的电导率，所述导电层接于所述第二阻挡层上，所述第二阻挡层分别接于所述金属栅极和所述第三接触塞上。
可选地，形成所述第三接触塞的步骤包括：
顺序形成第一阻挡层、钨层、第二阻挡层和导电层以填充所述第一接触孔，所述导电层的电导率高于所述钨层的电导率。
可选地，所述导电层为铜层。
可选地，第一阻挡层为Ti和/或TiN。
可选地，第二阻挡层为Ta和/或TaN。
与现有技术相比，采用本发明提供的技术方案具有如下优点：
在所述源漏区上，使所述导电层(如铜层)在经所述第二阻挡层之外，还经所述钨层和所述第一阻挡层再接于所述金属硅化物层，利于减少所述导电层与所述金属硅化物层发生反应的可能性，进而增强器件的可靠性；而在所述金属栅极上，由于没有所述金属硅化物层，所述导电层可只经所述第二阻挡层接于所述金属栅极，而不必再引入所述钨层和所述第一阻挡层，利于在增强器件的可靠性之余，减小器件的阻值。
附图说明
图1和图2所示分别为现有技术中在接于源漏区和金属栅极的接触塞处的半导体器件结构剖视图；
图3至图5所示分别为本发明半导体器件实施例中在接于源漏区和金属栅极的接触塞处的半导体器件结构剖视图；
图6所示为本发明半导体器件的形成方法实施例中形成金属栅极后的结构剖视图；
图7所示为本发明半导体器件的形成方法实施例中形成第一接触孔后的结构剖视图；
图8和图9所示为本发明半导体器件的形成方法实施例中形成第三接触塞后的结构剖视图；
图10所示为本发明半导体器件的形成方法实施例中形成第二介质层后的结构剖视图；
图11和12所示分别为本发明半导体器件的形成方法实施例中在暴露源漏区和金属栅极的第二接触孔处的结构剖视图；
图13和14所示分别为本发明半导体器件的形成方法实施例中在接于第三接触塞和金属栅极的第四接触塞处的结构剖视图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用来实现本发明提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本发明。
此外，本发明可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。
本发明提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本发明要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。
如图3和图4所示，本发明提供了一种半导体器件(各所述半导体器件之间由隔离区108隔离)，所述半导体器件形成于半导体基底100上，所述半导体器件包括金属栅极122(所述金属栅极122经栅介质层120形成于半导体基底100上，且所述金属栅极122和所述栅介质层120被侧墙124环绕)、源漏区102和接触塞，所述源漏区102位于所述金属栅极122两侧且至少部分嵌入所述半导体基底100中，其中，所述接触塞包括：第一接触塞140，所述第一接触塞140由第一阻挡层142和钨层144构成，所述钨层144接于所述第一阻挡层142上，所述第一阻挡层142(经金属硅化物层104)接于所述源漏区102上；第二接触塞1601/1602，所述第二接触塞1601/1602包括第二阻挡层162和导电层164，所述导电层164的电导率高于所述钨层144的电导率，所述导电层164接于所述第二阻挡层162上，所述第二阻挡层162分别接于所述金属栅极122和所述第一接触塞上。各所述接触塞嵌于层间介质层106中。
在本实施例中，所述半导体基底100可为硅衬底，优选地，所述半导体基底100为硅外延层，所述半导体基底100也可为绝缘体上硅(SOI)。所述金属栅极122可采用替代栅(或后栅)工艺形成。所述金属栅极122可包括层叠的功函数金属层(如TiN、TiAlN、TaN、TaAlN或TaC中的一种或其组合)和金属层(如Ti、Co、Ni、Al或W中的一种或其组合)。所述栅介质层120可以选用铪基材料，如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合。侧墙124可以包括氮化硅、氧化硅、氮氧化硅、碳化硅中的一种或其组合。侧墙124可以具有多层结构。
所述源漏区102可在向所述硅衬底中注入离子(如，掺杂硼、磷或砷)后形成，所述源漏区102可以是N型或P型的硅材料；所述源漏区102也可以外延工艺(先在所述硅衬底内形成接触孔，再以所述接触孔暴露的所述硅衬底为籽晶，外延生长所述源漏区102材料)形成，对于PMOS器件，所述源漏区102材料可为Si或Si1-XGeX，其中，X的取值范围可为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件，所述源漏区102材料可为Si或Si:C，其中，C的原子数百分比的取值范围可为0.2％～2％，如0.5％、1％或1.5％；可在生成硅的反应物中掺入包含掺杂离子成分的反应物而直接形成所述源漏区102材料。
需说明的是，以外延工艺形成的所述源漏区102的上表面(本文件内，所述上表面意指任一结构中平行于所述硅衬底的侧面，所述任一结构如所述源漏区102或所述第一接触塞140)可高于所述栅介质层120与所述硅衬底的交界面。此时，在后续形成接触塞时，需A在所述源漏区表层形成接触孔，并在所述接触孔的底壁和侧壁处均形成接触区(如金属硅化物104)，使所述源漏区102的上表面高于所述栅介质层120与所述硅衬底的交界面，可使所述接触塞在经由其底面接于所述源漏区之余，还可经由其侧面中靠近所述底面的部分接于所述源漏区，相比于只经由其底面接于所述源漏区的技术方案，增加了接触面积，利于减小接触电阻。
所述第一阻挡层142可为Ti和/或TiN。所述导电层164可为铜层，此时，所述第二阻挡层162为Ta和/或TaN。所述导电层164还可为钴、铑、银、铱或金中的一种或其组合；或者，可为铜与钴、铑、银、铱或金的组合。所述第一阻挡层142、所述第二阻挡层162可采用化学气相淀积(CVD)、物理气相淀积(PVD)、脉冲激光沉积(PLD)、原子层淀积(ALD)、等离子体增强原子层淀积(PEALD)或其他适合的工艺形成。所述钨层144可采用溅射工艺形成，所述铜层可采用电镀工艺形成。其他的所述导电层164可采用电镀、金属有机物化学汽相淀积(MOCVD)、PLD、ALD、PEALD或其他适合的工艺形成。
在本实施例中，所述第一接触塞140的上表面与所述金属栅极122的上表面在同一平面上，此时，接于所述金属栅极122的所述第二接触塞1601和所述第一接触塞140的所述第二接触塞1602高度相同。
如图5所示，在其他实施例中，所述第二接触塞1602中接于所述第一接触塞140的部分嵌于所述第一接触塞140中。此时，所述第二接触塞1602和接于所述金属栅极122的所述第二接触塞1601高度不同。
在所述源漏区102上，使所述导电层164(如铜层)在经所述第二阻挡层162之外，还经所述钨层144和所述第一阻挡层142再接于所述金属硅化物层104，利于减少所述导电层164与所述金属硅化物层104发生反应的可能性，进而增强器件的可靠性；而在所述金属栅极122上，由于没有所述金属硅化物层104，所述导电层164可只经所述第二阻挡层162接于所述金属栅极122，而不必再引入所述钨层144和所述第一阻挡层142，利于在增强器件的可靠性之余，减小器件的阻值。
本发明还提供了一种半导体器件的形成方法，包括：
首先，如图6所示，在半导体基底200上形成金属栅极204、源漏区208和平坦化的第一介质层220，所述源漏区208位于所述金属栅极204两侧且至少部分嵌入所述半导体基底200中，所述第一介质层220覆盖所述源漏区208并暴露所述金属栅极204。所述金属栅极204和所述源漏区208均形成于器件的有源区内，各所述有源区之间隔离有隔离区222(如STI)。
所述金属栅极204形成于所述栅介质层202上，所述侧墙206环绕所述金属栅极204和所述栅介质层202，所述栅介质层202和所述侧墙206形成于半导体基底200上。
在本实施例中，所述半导体基底200可为硅衬底，优选地，所述半导体基底200为硅外延层，所述半导体基底200也可为绝缘体上硅(SOI)。
所述金属栅极204可采用替代栅(或后栅)工艺形成。形成所述金属栅极204的步骤包括：首先，在所述半导体基底200上形成栅介质层202(如HfO2、HfSiO、HfSiON、HfTaO、HfTiO或HfZrO中的一种或其组合)、伪栅及侧墙206(氮化硅、氧化硅、氮氧化硅、碳化硅中的一种或其组合；可以具有多层结构)，所述伪栅形成于所述栅介质层202上，所述侧墙206环绕所述栅介质层202和所述伪栅；随后，形成第一介质层220，所述第一介质层220覆盖所述伪栅和所述侧墙206；再后，平坦化所述第一介质层220，以暴露所述伪栅；然后，去除所述伪栅(也可继续去除所述栅介质层202)，以形成接触孔；最后，在所述接触孔中顺序形成功函数金属层(如TiN、TiAlN、TaN、TaAlN或TaC中的一种或其组合)和金属层(如Ti、Co、Ni、Al或W中的一种或其组合)，并平坦化所述功函数金属层和所述金属层，使其与所述第一介质层220平齐(若前步已去除所述栅介质层202，则在形成所述功函数金属层之前，还需预先形成所述栅介质层202)；本文件内，所述功函数金属层和所述金属层在附图中均未示出。
可见，在以替代栅工艺形成所述金属栅极204时，所述第一介质层220形成于所述金属栅极204之前。在其他实施例中，若采用先栅(gate first)工艺形成所述金属栅极204，则需在形成所述金属栅极204后，先形成所述第一介质层220，所述第一介质层220覆盖所述金属栅极204；再平坦化所述第一介质层220，以暴露所述金属栅极204。可采用化学机械研磨(CMP)工艺执行所述平坦化操作。
所述源漏区208可以外延工艺(先在所述硅衬底内形成接触孔，再以所述接触孔暴露的所述硅衬底为籽晶，外延生长所述源漏区208材料)形成，对于PMOS器件，所述源漏区208材料可为Si或Si1-XGeX，其中，X的取值范围可为0.1～0.7，如0.2、0.3、0.4、0.5或0.6；对于NMOS器件，所述源漏区208材料可为Si或Si:C，其中，C的原子数百分比的取值范围可为0.2％～2％，如0.5％、1％或1.5％；可在生成硅的反应物中掺入包含掺杂离子成分的反应物而直接形成所述源漏区208材料。
以外延工艺形成的所述源漏区208的上表面可高于所述栅介质层202与所述硅衬底的交界面。此时，在后续形成接触塞时，需在所述源漏区208表层形成接触孔，并在所述接触孔的底壁和侧壁处均形成接触区(如金属硅化物)，使所述源漏区208的上表面高于所述栅介质层202与所述硅衬底的交界面，可使所述接触塞在经由其底面接于所述源漏区208之余，还可经由其侧面中靠近所述底面的部分接于所述源漏区208，相比于只经由其底面接于所述源漏区208的技术方案，增加了接触面积，利于减小接触电阻。在其他实施例中，所述源漏区208也可在向所述硅衬底中注入离子(如，掺杂硼、磷或砷)后形成，所述源漏区102可以是N型或P型的硅材料。
随后，如图7所示，在平坦化的所述第一介质层220内形成第一接触孔240，所述第一接触孔240暴露部分所述源漏区208(所述源漏区208的上表面高于所述栅介质层202与所述硅衬底的交界面时，所述第一接触孔240嵌入所述源漏区208)。可以各向异性刻蚀工艺形成所述第一接触孔240。其中，所述金属硅化物层224既可形成于所述源漏区208形成之后、所述第一接触孔240形成之前；也可形成于所述第一接触孔240形成之后(如本实施例)，不再赘述。
再后，如图8所示，顺序形成第一阻挡层242和钨层244，以填充所述第一接触孔240，并平坦化所述第一阻挡层242和所述钨层244，以在暴露所述第一介质层220后形成第三接触塞246。所述第一阻挡层242可为Ti和/或TiN。可采用溅射工艺或PVD工艺形成所述钨层244。此时，所述第三接触塞246(即为半导体器件实施例中所述的第一接触塞)的上表面与所述第一介质层220的上表面平齐。术语“平齐”意指二者的高度差在工艺误差允许的范围内。
在其他实施例中，如图9所示，可顺序形成第一阻挡层242、钨层244、第二阻挡层262和导电层264，以填充所述第一接触孔240，并平坦化所述第一阻挡层242、所述钨层244、所述第二阻挡层262和所述导电层264，以在暴露所述第一介质层220后形成第三接触塞248。此时，所述钨层244可以尽量薄，只要能减少所述导电层264(如铜层)与形成于源漏区208表面的所述金属硅化物层224之间发生反应的可能性以增强器件的可靠性即可，利于减小器件的阻值。
所述导电层264可为铜层，此时，所述第二阻挡层262为Ta和/或TaN。所述导电层264还可为钴、铑、银、铱或金中的一种或其组合；或者，可为铜与钴、铑、银、铱或金的组合。所述第一阻挡层242、所述第二阻挡层262可采用CVD、PVD、PLD、ALD、PEALD或其他适合的工艺形成。所述钨层244可采用溅射工艺形成，所述铜层可采用电镀工艺形成。其他的所述导电层264可采用电镀、MOCVD、PLD、ALD、PEALD或其他适合的工艺形成。
然后，如图10所示，形成第二介质层280，所述第二介质层280覆盖所述金属栅极204、所述第一介质层220和所述第三接触塞246(或248)，并平坦化所述第二介质层280。
所述第一介质层220和所述第二介质层280均可包括氧化硅(USG)、掺杂的氧化硅(如氟硅玻璃、硼硅玻璃、磷硅玻璃、硼磷硅玻璃)、低k电介质材料(如黑钻石、coral等)中的一种或其组合。所述第一介质层220和所述第二介质层280均可具有多层结构。所述第一介质层220和所述第二介质层280材料可相同或不同。
再后，如图11和图12所示，在平坦化的所述第二介质层280内形成第二接触孔260/261，所述第二接触孔260暴露所述金属栅极204和所述第三接触塞246(或248)。可以各向异性刻蚀工艺形成所述第二接触孔260/261。
再后，如图13和图14所示，顺序形成所述第二阻挡层262和所述导电层264，以填充所述第二接触孔260/261，并平坦化所述第二阻挡层262和所述导电层264，以在暴露所述第二介质层280后形成第四接触塞266/268。
在所述源漏区上，使所述导电层(如铜层)在经所述第二阻挡层之外，还经所述钨层和所述第一阻挡层再接于所述金属硅化物层，利于减少所述导电层与所述金属硅化物层发生反应的可能性，进而增强器件的可靠性；而在所述金属栅极上，由于没有所述金属硅化物层，所述导电层可只经所述第二阻挡层接于所述金属栅极，而不必再引入所述钨层和所述第一阻挡层，利于在增强器件的可靠性之余，减小器件的阻值。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。根据本发明的公开内容，本领域技术人员将容易地理解，对于目前已存在或者以后即将开发出的工艺、机构、制造、物质组成、手段、方法或步骤，它们在执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果时，依照本发明的教导，可以对它们进行应用，而不脱离本发明所要求保护的范围。
Claims (9)
1.一种半导体器件，所述半导体器件形成于半导体基底上，所述半导体器件包括金属栅极、栅介质层、以外延工艺形成的源漏区和接触塞，所述源漏区位于所述金属栅极两侧且至少部分嵌入所述半导体基底中，其特征在于，
所述源漏区的上表面高于所述栅介质层与半导体基体的交界面，在源漏区的表层形成接触孔，并在所述接触孔的底壁和侧壁处均形成接触区；
所述接触塞包括：
第一接触塞，所述第一接触塞由第一阻挡层和钨层构成，所述钨层接于所述第一阻挡层上，所述第一阻挡层的底面和部分侧面经由所述接触区接于所述源漏区上；
第二接触塞，所述第二接触塞包括第二阻挡层和导电层，所述导电层的电导率高于所述钨层的电导率，所述导电层接于所述第二阻挡层上，所述第二阻挡层分别接于所述金属栅极和所述第一接触塞上；所述第二接触塞中接于所述第一接触塞的部分嵌于所述第一接触塞中。
2.根据权利要求1所述的半导体器件，其特征在于：所述导电层为铜层。
3.根据权利要求1所述的半导体器件，其特征在于：各所述第二接触塞高度相同。
4.根据权利要求1所述的半导体器件，其特征在于：第一阻挡层为Ti和/或TiN。
5.根据权利要求1所述的半导体器件，其特征在于：第二阻挡层为Ta和/或TaN。
6.一种半导体器件的形成方法，包括：
在半导体基底上形成第一介质层并平坦化所述第一介质层，所述半导体基底上形成有金属栅极、栅介质层、和源漏区，所述源漏区以外延工艺形成，位于所述金属栅极两侧且至少部分嵌入所述半导体基底中，所述第一介质层覆盖所述源漏区并暴露所述金属栅极；
所述源漏区的上表面高于所述栅介质层与半导体基体的交界面，在源漏区的表层形成接触孔，并在所述接触孔的底壁和侧壁处均形成接触区；
在平坦化的所述第一介质层内形成第一接触孔以在利用第一阻挡层和钨层填充所述第一接触孔后形成第三接触塞，所述第一接触孔暴露部分所述源漏区，所述钨层接于所述第一阻挡层上，所述第一阻挡层的底面和部分侧面经由所述接触区接于所述源漏区上；形成所述第三接触塞的步骤包括：顺序形成第一阻挡层、钨层、第二阻挡层和导电层以填充所述第一接触孔；
形成第二介质层并平坦化所述第二介质层，所述第二介质层覆盖所述金属栅极、所述第一介质层和所述第三接触塞；
在平坦化的所述第二介质层内形成第二接触孔以在利用第二阻挡层和导电层填充所述第二接触孔后形成第四接触塞，所述导电层的电导率高于所述钨层的电导率，所述导电层接于所述第二阻挡层上，所述第二阻挡层分别接于所述金属栅极和所述第三接触塞上。
7.根据权利要求6所述的方法，其特征在于：所述导电层为铜层。
8.根据权利要求6所述的方法，其特征在于：第一阻挡层为Ti和/或TiN。
9.根据权利要求6所述的方法，其特征在于：第二阻挡层为Ta和/或TaN。
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