CN102623317A - 包括外延区域的半导体器件 - Google Patents

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Abstract

本发明描述了一种包括外延区域的半导体器件，包括：半导体基板；在该基板上的栅极结构；外延区域，设置在该基板上并邻近栅极结构；隔离元件，与栅极结构邻接；以及层间电介质层，覆盖在隔离元件上。还提供一种方法，包括：提供基板并且在基板上形成与栅极结构邻接的第一隔离材料层。第二隔离材料层邻近形成，与栅极结构邻接并覆盖在第一隔离材料层上。然后，第一隔离材料层和第二隔离材料层被同时蚀刻，以分别形成第一和第二隔离层。外延区域形成(例如，生长)在基板上，基板包括与第一和第二隔离层中的每个接合的界面。第二隔离层可以被随后去除，并且保留在器件上的第一隔离层减小ILD间隔填充的纵横比。第一隔离层的典型合成物是SiCN。

Description

包括外延区域的半导体器件
技术领域
本发明涉及半导体器件的制造，更具体地说，涉及包括外延区域的半导体器件。
背景技术
半导体工业在追求较高器件密度、较高性能、以及较低成本的较小技术节点处理方面取得进步。用于改进的器件性能的一种处理包括创建用于增强的晶体管器件性能的源极/漏极的外延区域。外延区域提供增强载流子迁移率的应变区域。
然而，问题可能来自生长外延区域的处理。这些问题包括在器件的其他区域上的生长不必要外延材料。例如，栅极叠层的侧壁的暴露可能导致在栅极叠层上的不需要外延生长。由于该生长的形状，该生长的特征可能为“蘑菇形”。
发明内容
根据本发明的一方面提供一种方法，该方法包括：提供基板；在基板上形成与栅极结构邻接的第一隔离材料层，其中，第一隔离材料层包括硅和碳；形成覆盖在第一隔离材料层上的第二隔离材料层；同时蚀刻第一隔离材料层和第二隔离材料层，以分别形成第一隔离层和第二隔离层；以及在与所述第一隔离层和第二隔离层接合的所述基板上形成外延区域。
优选地，该方法进一步包括：在形成第一隔离材料层之前，形成低剂量漏极区域。
优选地，该方法进一步包括：在形成外延区域之后，去除第二隔离层。
优选地，该方法进一步包括：在去除第二隔离层之后，在基板上形成层间电介质(ILD)层，其中，所述ILD层包括与所述第一隔离层接合的界面。
优选地，所述形成所述第一隔离材料层包括：沉积SiCN。
优选地，形成所述第二隔离材料层包括：沉积氮化硅。
优选地，所述同时蚀刻所述第一隔离材料层和所述第二隔离材料层包括：从所述栅极结构的顶面去除所述第一隔离材料层，并且使所述基板的区域暴露，在所述基板的区域中将形成所述外延区域。
优选地，所述栅极结构包括多晶硅。
优选地，所述栅极结构包括覆盖在所述多晶硅上的硬掩模层。
优选地，所述形成所述第一隔离材料层包括形成共形层，所述共形层在形成所述第二隔离材料层之前不被蚀刻。
优选地，该方法进一步包括：从所述基板去除所述栅极结构，其中，所述去除所述栅极结构提供具有由所述第一隔离层材料限定的侧壁的沟槽。
根据本发明的另一方面，本发明提供一种方法，该方法包括：提供半导体基板；在所述半导体基板上形成伪栅极结构；在所述伪栅极结构的侧壁上形成隔离元件衬层，其中，所述隔离元件衬层包括硅和碳；形成与所述隔离元件衬层邻接的主隔离层；在邻近所述隔离元件衬层和所述主隔离层的所述半导体基板上生长外延区域；在生长所述外延区域之后去除所述主隔离层；以及在去除所述主隔离层之后去除所述伪栅极结构，其中，所述去除所述伪栅极结构形成具有由所述隔离元件衬层限定的壁的沟槽。
优选地，所述生长所述外延区域包括：在所述外延区域和所述隔离元件衬层之间创建界面。
优选地，所述形成所述隔离元件衬层包括：形成具有基本L-形的基本均匀厚度的层。
优选地，在所述形成所述主隔离层之前，不蚀刻所述隔离元件衬层。
优选地，该方法进一步包括：在包括栅极电介质和包含有金属的电极的所述沟槽中形成栅极结构以及，其中，所述栅极结构具有与所述隔离元件衬层接合的界面。
根据本发明的再一方面，本发明提供一种器件，该器件包括：半导体基板；栅极结构，在所述半导体基板上；外延区域，设置在所述半导体基板上并且邻近所述栅极结构；隔离元件，具有基本均匀的厚度，与所述栅极结构邻接，并且具有与所述外延区域接合的至少一个界面；以及层间电介质层，在所述基板上，并且覆盖在所述隔离元件上。
优选地，所述隔离元件包括硅和碳。
优选地，所述外延区域是硅锗外延和硅外延中的至少一个。
优选地，所述基本均匀的厚度小于约100埃。
附图说明
当读取附图时，本披露的多个方面可以从以下详细说明最好地理解。需要强调的是，根据工业中的标准实践，多种特征不按比例绘制。事实上，为了论述清楚起见，多种特征的尺寸可以任意增加或减小。
图1是示出根据本披露的一个或多个方面的方法的实施例的流程图。
图2-图6是与图1的方法的步骤对应的半导体器件的实施例的横截面图。
图7是根据本披露的一个或多个方面的半导体器件的实施例的横截面图。
图8是示出根据本披露的一个或多个方面的方法的实施例的流程图。
图9至图17是与图8的方法的步骤对应的半导体器件的实施例的横截面图。
具体实施方式
应该明白，以下披露提供用于实现本发明的不同特征的多个不同实施例或实例。以下描述组件和布置的特定实例，以简化本披露。当然，这些仅是实例并且不用于限制。而且，以下说明中第一部件在第二部件之上、上、或邻接形成可以包括第一和第二部件直接接触的实施例，并且还可以包括可以形成插入第一和第二部件的附加部件，使得第一和第二部件可以不直接接触的实施例。为了简单和清楚起见，多种部件可以按不同比例任意绘制。
图1中示出制造半导体器件的方法100。方法100开始于框102，其中，提供基板。基板是半导体基板。参考图2的实例，半导体器件200包括半导体基板202。在实施例中，基板202是晶体结构的硅。其他典型材料包括其他基本半导体(诸如，锗)或者化合物半导体(诸如，碳化硅、砷化镓、砷化铟、以及磷化铟)。基板202可以是绝缘体上硅(SOI)基板。
基板202包括有源区204和隔离区206。有源区204可以被适当地掺杂，以提供用于形成有源器件(诸如，NMOS场效应晶体管(NFET)或PMOS场效应晶体管(PFET)半导体器件)的区域。虽然如在此示出的，NFET区域设置在相对左边，并且PFET区域设置在相对右边，并且隔离区206插入两者之间，但是大量配置都是可以的。
隔离区204是浅沟槽隔离(STI)结构。可以通过在光刻图案化之后使用诸如反应离子蚀刻(RIE)的处理和/或其他合适处理，在基板202中蚀刻孔，来形成STI结构。然后，孔可以填充有绝缘体材料，诸如，氧化物。在实施例中，处理包括氧化物的共形低压化学气相沉积(LPCVD)以填充孔，并且继续进行化学机械抛光(CMP)处理，以平面化氧化物。可以另外或者代替所描述的那些使用其他合适处理。在其他实施例中，除此之外或者代替STI结构，可以使用其他隔离结构(例如，LOCOS、场氧化)。
再次参考图1，然后，方法100进行至框104，其中，提供栅极结构(例如，叠层)。参考图2的实例，栅极结构208被沉积在结构202上。栅极结构208包括形成或将形成为有源(运算)器件(例如，NFET或PFET器件)的栅极的栅极结构。栅极结构208可以是在形成用于运算器件的金属栅极结构的栅极替换(还称为“后栅”)处理中使用的伪栅极(例如，牺牲栅极)。栅极结构208包括一个或多个层，诸如界面层、栅极电介质层、栅电极、硬掩模层、保护层、功函数层、和/或其他合适层。一个或多个层可以是牺牲的(例如，如在栅极替换处理中提供的)。
栅极结构208包括栅极电介质层210。栅极电介质层210可以包括电介质材料，诸如，氧化硅、氮化硅、氮氧化硅、具有高电介质常数(高k)的电介质、和/或其结合。高k材料的实例包括：硅酸铪、二氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、或者其结合。栅极电介质层210可以使用传统处理(诸如，光刻、氧化、沉积、蚀刻、和/或本领域中已知的多种其他处理)形成。栅极电介质层210可以是牺牲的，并且随后在替换处理中由功能栅极电介质层替换；在其他实施例中，栅极电介质层210保留在最终器件中。
在一个实施例中，栅极结构208包括栅电极层212。在一个实施例中，栅电极212包括多晶硅。在实施例中，栅电极212是牺牲层，其随后在“后栅”或替换栅极处理中被替换。栅电极层212可以通过适当方法形成，诸如，物理气相沉积(PVD)(溅射)、化学气相沉积(CVD)、等离子体-增强化学气相沉积(PECVD)、大气压力化学气相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层CVD(ALCVD)、和/或本领域技术中已知的其他处理，后面是光刻和蚀刻处理。在其他实施例中，栅电极212包括金属合成物，诸如，Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其结合、和/或其他合适材料。
在实施例中，栅极结构208还包括硬掩模层214，其叠加在栅电极层212上。硬掩模层214可以包括氧化硅。可替换地，硬掩模层214可以是氮化硅、氮氧化硅、和/或其他合适电介质材料。硬掩模层214可以使用诸如CVD、PVD和/或其他合适处理形成。
再次参考图1，然后，方法100进行至框106，其中，形成源极/漏极区。源极/漏极区可以是或者包括低剂量区域(例如，低剂量源极/漏极、或LDD)。参考图2的实例，LDD区域214设置在基板202中。包括硬掩模层208的高度的栅极结构208的高度可能影响LDD区域214的注入(例如，注入角)。LDD区域214可以使用合适掺杂(例如，n-型或p-型)的离子注入、扩散、和/或其他合适CMOS处理形成。LDD区域214可以包括袋式注入(pocket implant)。源极/漏极注入处理(例如，用于N/P FET的LDD注入)之后可以进行退火处理。在一个实施例中，退火是单步退火(SSA)。
再次参考图1，然后，方法100进行至框108，其中，第一隔离层材料沉积在基板上。第一隔离层材料可以通过PECVD和/或其他合适处理形成。第一隔离层材料可以是隔离元件的衬垫。参考图2的实例，隔离层材料216设置在基板202上。隔离层材料216可以是具有基本均匀厚度的共形层(conformal layer)(例如，解决制造处理限制)。隔离层材料216还可以称为隔离元件衬垫层衬层。隔离层材料216可以包括硅和碳。在一个实施例中，隔离层材料216是SiCN。在另一实施例中，隔离层材料216是SiC。其他实施例可以包括与CMOS处理兼容的多种其他低蚀刻率材料(例如，低湿蚀刻率材料)。例如，低蚀刻率材料可以是在湿化学蚀刻中具有低蚀刻率的材料(诸如，HF、磷酸、和/或在处理中通常使用的其他蚀刻剂)，例如，以去除氧化膜。在一个实施例中，选择材料，使得其基本不由上述一个或多个湿化学反应蚀刻。隔离层材料216与包括覆盖栅电极212的侧壁的栅极结构208的侧壁邻接。在一个实施例中，隔离层材料216具有小于约100埃的厚度。
包括第一隔离层材料的实施例的优点在于：第一隔离层材料(例如，低蚀刻率膜)保护栅极侧壁，以在从基板去除一个或多个层(例如，去除伪多栅电极)期间保护器件的临界尺寸。其他实施例可以包括诸如保护栅极侧壁(其可以在蚀刻处理(例如，湿蚀刻)期间保护栅极CD)的优点。在传统实施例中，湿蚀刻处理(例如，氧化腐蚀)可能由于相关约定结构的临界尺寸的漂移导致损害隔离层材料。第一隔离层材料还可以限定用于随后形成的金属栅极的腔(例如，作为壁)。这些特征在以下进一步描述。
再次参考图1，然后，方法100进行至框110，其中，沉积第二隔离层材料。第二隔离层材料可以使用物理气相沉积(PVD)(溅射)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、大气压力化学气相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层(ALCVD)、和/或其他合适处理来沉积。参考图3的实例，隔离层材料302沉积在基板202上。隔离层材料302覆盖在第一隔离层材料216上。注意，在一些实施例中，在沉积隔离层材料302之前，不对隔离层材料216执行蚀刻处理。隔离元件302可以包括氮化硅。其他典型合成物包括氧化硅、碳化硅、氮氧化硅、其结合、和/或其他合适材料。隔离层材料302可以称为用于形成主隔离层的材料。
隔离层材料302和隔离层材料可以原位形成或者至少基本同时形成(即，没有插入处理步骤)。
再次参考图1，然后，方法100进行至框112，其中，隔离层材料被蚀刻。蚀刻处理可以包括各向同性湿蚀刻、干蚀刻、和/或CMOS制造处理特有的其他蚀刻处理。参考图4的实例，隔离层材料216和隔离层材料302分别被蚀刻形成隔离层402和404(即，第一隔离层402和第二隔离层404)。形成隔离层材料216和隔离层材料302之后再一起对它们进行蚀刻有助于防止栅电极212和硬掩模层214界面附近的隔离层被破坏，而导致“蘑菇形”外延层(在SiP/SiGe生长完后)的生长。隔离层材料216和隔离层材料302在待形成外延区域或抬升式源极/漏极的区域中从基板202被去除。第一隔离层材料216可以从栅极结构的顶面和/或待生长外延区域的基板202的表面的多个部分去除。在一个实施例中，第二隔离层材料形成第二隔离层404，其厚度约为20纳米。隔离层材料216和/或第一隔离层402的厚度可以约为100埃或更少。第一隔离层402可以称为隔离元件衬垫。第二隔离层404可以称为主隔离层。注意，在所示实施例中，隔离元件402包括L型形状。
包括隔离元件402和404在内或除它们之外，包括限定用于栅极结构208(例如，在替换栅极处理中)的壁、偏移隔离层、限定低剂量区域的隔离层、衬垫、限定抬升式/源漏(例如，外延)区域的隔离层、以及其他合适功能的那些层的多个层可以设置在基板202上。在实施例中，第二隔离元件404称为主隔离元件和/或第一隔离元件402称为偏移隔离元件。第一隔离层402和/或第二隔离层404可以用于限定源极/漏极的区域。第一隔离层402和/或第二隔离层404可以用于限定外延区域(例如，限定或设置外延区域的边缘)。
框108、110和112的隔离元件(在一个实施例中，隔离元件402和404)可以基本同时形成(即，没有引入器件的其他部件的插入处理)。
然后，方法100进行至框114，其中，外延区域形成在基板上。参考图5的实例，外延区域502和504形成在基板上。在一个实施例中，外延区域502是硅外延区域。外延区域502可以提供用于有源器件(诸如，NFET)的源极/漏极。在一个实施例中，外延区域504是硅锗外延区域。外延区域504可以提供用于有源器件(诸如，PFET)的源极/漏极。然而，外延生长材料的大量其他实施例都是可以的，诸如，硅、硅锗、碳化硅、锗、砷化镓、磷化铟、和/或其他合适材料。外延区域502和504可以是抬升式源极/漏极区域(参见图5)，或者在其他实施例中，可以是在基板202中形成的区域(例如，具有与基板202近似共面的顶面)。
在基板202和隔离层404之间可以存在外延生长选择性。这提供了外延区域504的合适形状和/或位置。另外，隔离层404可以用作保护元件，以在外延处理期间保护(例如，遮蔽)隔离层402和栅极叠层208的侧壁。
注意，第一隔离元件402可以在外延生长处理期间保护栅极结构208的侧壁。在一个实施例中，栅电极层212包括多晶硅。第一隔离元件402在形成区域502和/或504的生长处理期间保护包括其侧壁的栅电极层212免受外延材料的不理想生长。从而，硬掩模层214的厚度(其可以确保栅电极212在隔离层高度损失期间不暴露)可以由传统处理减小。在一个实施例中，硬掩模层214的厚度在约700A和约950A之间。与具有形成隔离层(例如，沉积和蚀刻的第一隔离层材料、沉积和蚀刻的第二隔离层材料)的多个蚀刻的处理相比，由于蚀刻处理可能损失较少材料，这允许减小硬膜厚度。减小的硬掩模层214可以允许更理想的(例如，较大)袋式注入角。隔离元件402在用于外延体积控制(例如，临界尺寸、CD)的蚀刻处理期间还允许控制隔离层边缘损失。在一个或多个实施例中，这是因为隔离元件402包括低蚀刻率材料(例如，SiCN、SiC)。
然后，方法100进行至框116，其中，从基板去除第二隔离元件。可以使用CMOS制造特有的合适湿蚀刻或干蚀刻处理去除第二隔离元件。参考图6的实例，器件600示出隔离元件404的去除。隔离元件402保留在基板202上。隔离元件402可以保留在基板上。
然后，方法100进行至框118，其中，层间电介质(ILD)层形成在基板上。参考图6的实例，ILD层602形成在基板202上。ILD层602可以包括电介质材料，诸如，四乙基正硅酸盐(tetraethylorthosilicate，TEOS)氧化物、未掺杂硅玻璃、或掺杂的氧化硅，诸如，硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)、SILK(密歇根州的陶氏化学公司的产品)、BLACK DIAMOND(加利福尼亚州的圣克拉拉的应用材料公司的产品)、和/或本领域中已知的其他材料。ILD层602可以通过PECVD、旋涂、和/或其他合适沉积处理沉积。
注意，隔离元件402的存在可以具有减小用于ILD层602(例如，提供改进的间隙填充)的填充区域的纵横比的优点。例如，被标识区域604示出由于隔离元件402的存在导致的减小的纵横比。隔离元件402的厚度t1可以小于约100埃。隔离元件402的厚度用于减小该区域的深度，以在外延区域502/504和栅极结构208之间进行填充。隔离元件402还可以限定用于后栅处理的腔(例如，保护栅极的CD)，在其中，形成金属栅极。从而，隔离元件402可以包括一个或多个蚀刻处理可选择用于去除和替换伪栅极(例如，HF干蚀刻)的合成物。在一个实施例中，隔离元件402为不同于电介质210的材料。在一个实施例中，电介质210是伪栅极电介质，并且包括隔离元件402，使得隔离元件402在去除伪栅极电介质210期间不被腐蚀(例如，去除)。
应该明白，方法100可以继续CMOS处理流程，以形成多种结构和部件，诸如，硅化物部件、接触蚀刻停止层(CESL)、附加层间电介质(ILD)层、触点/通孔、互连层、金属层、电介质层、钝化层等。在一个实施例中，如上所述制造的栅极结构(包括在框104中)保留在最终电路中。在其他实施例中，栅极结构部分和/或完全地被去除，并且所得到的沟槽重新填充有适于形成半导体器件的栅极的材料。多层互连(MLI)的多个层形成在基板上，以连接上述多个特征。
现在参考图7，示出包括本披露的一个或多个方面的器件700。器件700可以基本类似于图2、图3、图4、图5和/或图6的器件，和/或使用方法100的一个或多个元件来制造，所有均在以上描述。
器件700包括具有有源区204和插入有源区204中的隔离区206的半导体基板202、低剂量漏极(LDD)区域214、外延区域502和504、ILD层602、以及隔离元件402。隔离元件402可以是具有一个或多个层的隔离层的衬层。这些元件中的一个或多个可以基本类似于以上参考方法100描述的。隔离元件402可以包括硅和/或碳，例如，被选择以提供低蚀刻率。在一个实施例中，隔离元件402是SiCN。在一个实施例中，隔离元件402是SiC。隔离元件402具有与外延区域502或504接触的界面(例如，直接接触的区域)。注意，器件700的优点还在于，由于外延区域502/504之间的区域和邻近栅极结构之间的纵横比的减小导致ILD层602具有改进的间隔填充。
器件700的栅极结构可以基本类似于以上参考图1和图2描述的栅极结构208。栅极结构包括栅极电介质210和栅电极702。栅极电介质210可以基本类似于如以上参考图1和图2描述的。在实施例中，栅电极702是具有包括金属合成物的栅电极的金属栅极。用于形成栅电极的合适金属的实例包括Cu、W、Ti、Ta、TiN、NiSi、CoSi、其结合、和/或其他合适材料。器件700的栅极结构可以进一步包括设置在栅电极之上的接触层，以减小接触电阻并且改善性能。接触层可以包括金属硅化物。器件700进一步包括接触部件704。接触部件704可以是钨插塞、和/或CMOS处理特有的其他合适元件。器件700的栅极结构进一步包括栅极电介质706。栅极电介质706可以包括电介质材料，诸如，氧化硅、氮化硅、氮氧化硅、具有高介电常数(高k)的电介质、和/或其结合。高k材料的实例包括：硅酸铪、二氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2Q3)合金、或其结合。栅极电介质层706可以使用传统处理(诸如，光刻、氧化、沉积、蚀刻、和/或本领域中已知的多种其他处理)形成。栅极电介质层706可以是例如用于上述栅极电介质210的替换电介质。
现在参考图8，示出制造半导体器件的方法800的实施例。方法800基本类似于方法100，并且具有在此描述的不同点。框802、804、806、808基本类似于被标记为方法100的框102、104、106、108和110。
然后，方法800进行至框812，其中，隔离层材料被蚀刻。蚀刻处理可以包括各向同性湿蚀刻、干蚀刻、和/或CMOS制造处理特有的其他蚀刻处理。参考图9的实例，隔离层材料216和隔离层材料302(参见图3)被分别蚀刻形成隔离层902和904(即，第一隔离层902和第二隔离层904)。
隔离层材料216和隔离层材料302在将形成第一外延区域的区域中被从基板202去除。隔离层材料216和/或第一隔离层902的厚度可以约为100埃或者更小。第一隔离层902可以称为隔离元件衬垫。第二隔离层904可以称为主隔离层。注意，在所示的实施例中，隔离元件902包括L型形状。
图9的实施例示出第二隔离层904保留在区域908之上。区域908可以是PFET器件区域。第二隔离层904包括在基板202上执行外延生长处理可选择的合成物(即，将不在其上生长epi)。在一个实施例中，第二隔离层904是SiN。在一个实施例中，第一隔离层902是SiCN。
然后，方法800进行至框814，其中，生长第一外延区域。框814可以基本类似于上述方法100的框114。在一个实施例中，提供第一外延区域，以形成器件的源极/漏极区域(例如，NFET)。外延处理可以包括原位提供掺杂物、预清洁处理、和/或其他合适处理。参考图10的实例，外延区域1002设置在基板202上。外延区域1002可以是硅外延。区域1002可以是掺杂的或者不掺杂的。外延区域1002可以形成用于形成在区域906中的器件的源极/漏极区域。在一个实施例中，区域906限定NFET器件区域。换句话说，在一个实施例中，外延区域1002形成NFET器件的源极/漏极区域。隔离层904和/或902可以提供防止在例如栅极结构208上的不必要外延生长的保护。注意，隔离层904可以包住隔离层902(例如，包括隔离层902的顶面)。
然后，方法800进行至框816，其中，从基板去除第二隔离层。框816可以基本类似于以上参考图1的方法100描述的框116。在一个实施例中，使用诸如H3PO4的湿蚀刻去除第二隔离层。参考图11的实例，去除隔离元件904。
然后，方法800进行至框818，其中，在基板上形成第三隔离层材料。第三隔离层材料可以基本类似于上述第二隔离层材料。框818可以基本类似于方法100的框810和/或框110。参考图12的实例，第三隔离层材料1202形成在基板202上。
然后，方法800进行至框820，其中，从基板的区域蚀刻第三隔离层材料。蚀刻处理可以包括各向同性湿蚀刻、干蚀刻、和/或CMOS制造处理特有的其他蚀刻处理。参考图13的实例，隔离层材料1202被蚀刻，在区域908中形成隔离层1302。在一个实施例中，区域908限定PFET器件区域。更特别地，隔离层材料1202在将形成第二外延区域的区域中被从基板202去除。隔离层材料1202保留在区域906中(例如，NFET器件区域)。
然后，方法800进行至框822，其中，形成第二外延区域。框822可以基本类似于上述方法100的框114。在一个实施例中，提供第二外延区域，以形成器件(例如，PFET)的源极/漏极区域。外延处理可以包括：在外延生长的基板中形成沟槽。外延处理可以进一步包括原位提供掺杂物、预清洁处理、和/或其他合适处理。在一个实施例中，第二外延区域是硅锗。参考图14的实例，外延区域1402被设置在基板202上。外延区域1402可以是SiGe。外延区域1402可以形成用于在区域908中形成的器件的源极/漏极区域。在一个实施例中，区域908限定PFET器件区域。换句话说，在一个实施例中，外延区域1402形成PFET器件的源极/漏极区域。外延区域1402可以提供抬升式源极/漏极区域。
然后，方法800进行至框824，其中，从基板去除第三隔离层。框824可以基本类似于以上参考图1的方法100描述的框116和/或上述框816。在一个实施例中，使用诸如H3PO4的湿蚀刻去除第三隔离层。参考图15的实例，隔离元件1302和隔离层材料1202被去除。在实施例中，可以去除硬掩模层214，以及在同一或随后处理中去除邻近硬掩模层214侧壁的隔离层的部分。
然后，方法800进行至框826，其中，在基板上形成电介质层。框826可以基本类似于以上参考图1的方法100描述的框118。在沉积电介质材料之后，可以执行化学机械抛光处理。方法800可以包括由于存在第一隔离层，当具有改进的间隔填充时，形成电介质层的优点。参考图16的实例，ILD层1604形成在基板202上。ILD层1604可以包括电介质材料，诸如四乙基正硅酸盐(TEOS)氧化物、未掺杂硅玻璃、或掺杂的氧化硅，诸如，硼磷硅玻璃(BPSG)、熔融石英玻璃(FSG)、硅酸盐玻璃(PSG)、硼掺杂硅玻璃(BSG)、SILK(密歇根州的陶氏化学公司的产品)、BLACKDIAMOND(加利福尼亚州的圣克拉拉的应用材料公司的产品)、和/或本领域中已知的其他材料。ILD层1604可以通过PECVD、旋涂、和/或其他合适沉积处理进行沉积。在CMP之后，示出图16的ILD层1604。
然后，方法800进行至框828，其中，去除栅极结构。以上参考框804描述栅极结构，并且栅极结构可以包括伪栅极结构。注意，可以先前去除伪栅极结构(例如，硬掩模层)的一部分。伪栅极结构可以使用诸如HF的蚀刻剂去除。隔离元件902可以由抗蚀刻剂(例如，具有高蚀刻选择性)的材料形成。参考图16的实例，栅电极层212和栅电介质层210(两个牺牲(或者伪)部件)被去除，留下由隔离元件902限定的沟槽。
然后，方法800进行至框830，其中，形成栅极。栅极可以是器件的可操作栅极。在一个实施例中，栅极包括高k电介质和金属栅电极。参考图17的实例，栅极电介质1702和栅电极1704形成在沟槽1602中(参见图16)。区域906中的栅极电介质1702可以与区域908中的栅极电介质1702相同或者不同(例如，合成物)。区域906中的栅电极1704可以与区域908中的栅电极1704相同或者不同。
栅极电介质层1702可以包括电介质材料，诸如，氧化硅、氮化硅、氮氧化硅、具有高电介质常数(高k)的电介质、和/或其结合。高k材料的实例包括硅酸铪、二氧化铪、氧化锆、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金、或者其结合。栅极电介质层1702可以使用传统处理(诸如，光刻、氧化、沉积、蚀刻、和/或本领域中已知的多种其他处理)形成。栅电极层1704可以通过合适的方法(诸如，物理气相沉积(PVD)(溅射)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、大气压力化学气相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层CVD(ALCVD)、和/或本领域中已知的其他处理)形成，后面紧接着光刻和蚀刻处理。在实施例中，栅电极1704包括金属合成物，诸如，Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其结合、和/或其他合适的材料。
从而，在此描述了包括提供基板和在基板上形成与栅极结构邻接的第一隔离材料层的方法的实施例的多个方面。第二隔离材料层邻近形成，邻接栅极结构并且覆盖在第一隔离层上。然后，第一隔离材料层和第二隔离材料层被同时蚀刻，以分别形成第一隔离层和第二隔离层。外延区域形成(例如，生长)在基板上，其中，基板包括与第一和第二隔离层中的每个接触的界面。第一隔离层可以是衬层。
在一些实施例中，该方法进一步包括：在形成第一隔离层之前形成低剂量漏极区域。在一些实施例中，该方法进一步包括：在形成外延区域之后，去除第二隔离层。在去除第二隔离层之后，层间电介质(ILD)层可以形成在基板上；ILD层可以包括与第一隔离层接合的界面。
在一个实施例中，第一隔离材料层包括SiCN。在另一实施例中，包括SiC。在一个实施例中，第二隔离材料层包括氮化硅。同时蚀刻第一和第二隔离材料层可以包括：从栅极结构的顶面去除第一隔离层材料，以及使将形成外延区域的基板的区域暴露。
在一些实施例中，形成第一隔离材料层包括：形成共形层，其在沉积材料以形成第二隔离层之前不被蚀刻。
在另一实施例中，描述一种方法，该方法包括：提供半导体基板和在半导体基板上形成伪栅极结构。隔离元件衬层形成在伪栅极结构的侧壁上。此后，形成与隔离元件衬层邻接的第二隔离层。然后，在伴随有隔离元件衬层和第二隔离层的半导体基板上生长外延区域。
在一些实施例中，生长外延区域在外延区域和衬层之间创建界面。形成衬层可以包括：形成基本均匀厚度的层。在一些实施例中，在形成第二隔离层之前，不蚀刻衬层。在一个实施例中，去除伪栅极结构以提供沟槽，并且在沟槽中形成金属栅极。
还在此描述了器件的实施例，其包括：半导体基板、半导体基板上的栅极结构、以及设置在半导体基板上并且邻近栅极结构的外延区域。器件进一步包括：隔离元件，与栅极结构邻接并且具有与外延区域接合的至少一个界面。层间电介质层设置在基板上，并且覆盖在隔离元件上。在器件的一个实施例中，隔离元件是SiCN。

Claims (10)

1.一种方法，包括：
提供基板；
在所述基板上形成与栅极结构邻接的第一隔离材料层，其中，所述第一隔离材料层包括硅和碳；
形成覆盖在所述第一隔离材料层上的第二隔离材料层；
同时蚀刻所述第一隔离材料层和所述第二隔离材料层，以分别形成第一隔离层和第二隔离层；以及
在与所述第一隔离层和第二隔离层接合的所述基板上形成外延区域。
2.根据权利要求1所述的方法，进一步包括：
在形成所述第一隔离材料层之前，形成低剂量漏极区域；
在形成所述外延区域之后，去除所述第二隔离层；以及
在去除所述第二隔离层之后，在所述基板上形成层间电介质(ILD)层，其中，所述ILD层包括与所述第一隔离层接合的界面。
3.根据权利要求1所述的方法，其中，所述形成所述第一隔离材料层包括：沉积SiCN，
形成所述第二隔离材料层包括：沉积氮化硅，
所述同时蚀刻所述第一隔离材料层和所述第二隔离材料层包括：从所述栅极结构的顶面去除所述第一隔离材料层，并且使所述基板的区域暴露，在所述基板的区域中将形成所述外延区域。
4.根据权利要求1所述的方法，其中，所述栅极结构包括多晶硅，所述栅极结构包括覆盖在所述多晶硅上的硬掩模层。
5.根据权利要求1所述的方法，其中，所述形成所述第一隔离材料层包括形成共形层，所述共形层在形成所述第二隔离材料层之前不被蚀刻，并且，所述方法进一步包括：
从所述基板去除所述栅极结构，其中，所述去除所述栅极结构提供具有由所述第一隔离层材料限定的侧壁的沟槽。
6.一种方法，包括：
提供半导体基板；
在所述半导体基板上形成伪栅极结构；
在所述伪栅极结构的侧壁上形成隔离元件衬层，其中，所述隔离元件衬层包括硅和碳；
形成与所述隔离元件衬层邻接的主隔离层；
在邻近所述隔离元件衬层和所述主隔离层的所述半导体基板上生长外延区域；
在生长所述外延区域之后去除所述主隔离层；以及
在去除所述主隔离层之后去除所述伪栅极结构，其中，所述去除所述伪栅极结构形成具有由所述隔离元件衬层限定的壁的沟槽。
7.根据权利要求6所述的方法，其中，所述生长所述外延区域包括：在所述外延区域和所述隔离元件衬层之间创建界面，所述形成所述隔离元件衬层包括：形成具有基本L-形的基本均匀厚度的层，其中，在所述形成所述主隔离层之前，不蚀刻所述隔离元件衬层。
8.根据权利要求6所述的方法，进一步包括：
在包括栅极电介质和包含有金属的电极的所述沟槽中形成栅极结构以及，其中，所述栅极结构具有与所述隔离元件衬层接合的界面。
9.一种器件，包括：
半导体基板；
栅极结构，在所述半导体基板上；
外延区域，设置在所述半导体基板上并且邻近所述栅极结构；
隔离元件，具有基本均匀的厚度，与所述栅极结构邻接，并且具有与所述外延区域接合的至少一个界面；以及
层间电介质层，在所述基板上，并且覆盖在所述隔离元件上。
10.根据权利要求9所述的器件，其中，所述隔离元件包括硅和碳，所述外延区域是硅锗外延和硅外延中的至少一个，所述基本均匀的厚度小于约100埃。
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