CN110603647A - 利用多层栅极隔离减少隔离物图案化过程中半导体鳍片的腐蚀 - Google Patents

利用多层栅极隔离减少隔离物图案化过程中半导体鳍片的腐蚀 Download PDF

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Abstract

提供了包括多层栅极隔离的FinFET器件，以及制造FinFET器件的方法，其中在形成栅极隔离时，利用多层栅极隔离来防止或最小化垂直半导体鳍的腐蚀。例如，一种用于制造半导体器件的方法，包括：在FinFET器件的垂直半导体鳍的一部分上形成伪栅极结构；以及在伪栅极结构上形成多层栅极隔离。多层栅极隔离包括第一电介质层和第二电介质层，其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。在一个实施例中，第一电介质层包括碳氮氧化硅(SiOCN)，第二电介质层包括碳氮化硼硅(SiBCN)。

Description

利用多层栅极隔离减少隔离物图案化过程中半导体鳍片的 腐蚀
技术领域
本公开总体上涉及半导体制造技术，并且具体地，涉及用于制造FET(场效应晶体管)器件的技术。
背景技术
随着半导体制造技术继续朝着更小的设计规则和更高的集成密度(例如14nm技术节点及更高)发展，集成电路器件和组件变得越来越小，在布局形成和器件优化中提出了挑战。当前，FinFET技术通常用于FET制造，因为此类技术为14nm及以下技术节点的FET制造提供了有效的CMOS缩放解决方案。FinFET器件包括三维鳍状FET结构，该结构包括至少一个在衬底上形成的垂直半导体鳍结构，在垂直半导体鳍的一部分上形成的栅极结构以及由从栅极结构的两侧延伸的垂直半导体鳍的一部分形成的源/漏区。垂直半导体鳍片的被源极/漏极区域之间的栅极结构覆盖的部分包括FinFET器件的沟道区域。
可以使用各种技术来形成FinFET器件的栅极结构。例如，可以使用“后栅极(gate-last)”工艺来制造FinFET栅极结构，该工艺包括例如在垂直半导体鳍的一部分上形成伪栅极结构和栅极隔离层，从而制造其他FinFET器件元件(例如，源极/漏极区域)，然后使用替代金属栅极(RMG)工艺用金属栅极结构替代伪栅极结构。对于先进的FinFET技术，在蚀刻电介质层以形成栅极隔离层时，防止对垂直半导体鳍片的蚀刻损坏非常重要。
在常规方法中，通过使用例如RIE(反应离子蚀刻)沉积和图案化电介质材料层来形成栅极隔离。由于RIE工艺的选择性有限，因此在对电介质材料层进行图案化以形成栅极隔离时，垂直半导体鳍片可能会遭受明显的蚀刻损坏。虽然可以调整隔离物RIE工艺以最小化由硅(Si)或硅锗(SiGe)形成的垂直半导体鳍片的蚀刻腐蚀，但是RIE工艺的选择性随着鳍片间距的缩放(例如，减小鳍片间的间距)，并且随着鳍的高度增加(例如，隔离物RIE的长宽比增加)而减小。
发明内容
本发明的实施例包括包括多层栅极隔离的FinFET器件，以及制造FinFET器件的方法，其中在形成栅极隔离时，利用多层栅极隔离来防止或最小化垂直半导体鳍的腐蚀。例如，在一个实施例中，一种用于制造半导体器件的方法包括：在FinFET器件的垂直半导体鳍的一部分上形成伪栅极结构；以及在伪栅极结构上形成多层栅极隔离。多层栅极隔离包括第一电介质层和第二电介质层，其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。在一个实施例中，第一电介质层包括碳氮氧化硅(SiOCN)，第二电介质层包括碳氮化硼硅(SiBCN)。
另一个实施例包括一种半导体器件，该半导体器件包括：在FinFET器件的垂直半导体鳍的一部分上形成的栅极结构；以及在该栅极结构的侧壁上形成的多层栅极隔离。多层栅极隔离包括第一电介质层和第二电介质层，其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。在一个实施例中，第一电介质层包括SiOCN，第二电介质层包括SiBCN。
将在下面的实施例的详细描述中描述其他实施例，该详细描述将结合附图来阅读。
附图说明
图1A至图6B示意性地示出了根据本发明实施例的制造FinFET器件的工艺，其中：
图1A、1B、1C和1D是处于制造中间阶段的半导体器件的示意图，其中在FinFET器件的垂直半导体鳍片上形成伪栅极结构；
图2A、2B和2C分别是图1A、1B和1C的半导体器件在伪栅极结构上沉积第一和第二电介质层之后的示意图，随后将其图案化以形成多层栅极隔离；
图3A、3B和3C分别是在对第一电介质层有选择性地蚀刻第二电介质层之后的图2A、2B和2C的半导体器件的示意图；
图4A、图4B和图4C分别是图3A、图3B和图3C的半导体器件在对第二电介质层和垂直半导体鳍选择性地蚀刻第一电介质层之后以及在FinFET器件的垂直半导体鳍片的暴露部分上形成外延源极/漏极层之后的示意图；
图4D是图4A、4B和4C中所示的半导体器件的示意性俯视平面图；图5A、5B和5C分别是图4A、4B和4C的半导体器件在经过沉积并平坦化电介质材料层以形成层间电介质(ILD)层之后的示意图；和
图6A和6B分别是图5A和5B的半导体器件在执行替换金属栅工艺以用高k金属栅结构替换伪栅结构之后的示意图。
具体实施方式
现在将关于包括多层栅极隔离的FinFET器件以及用于制造FinFET器件的方法进一步详细地描述实施例，其中在形成栅极隔离时，利用多层栅极隔离来防止或最小化垂直半导体鳍的腐蚀。应当理解，附图中示出的各种层、结构和区域是未按比例绘制的示意图。另外，为了便于解释，在给定附图中可能未明确示出通常用于形成半导体器件或结构的一种或多种层、结构和区域。这并不意味着未从实际的半导体结构中省略未明确示出的任何层、结构和区域。
此外，应当理解，本文讨论的实施例不限于本文示出和描述的特定材料、特征和处理步骤。特别地，关于半导体处理步骤，要强调的是，本文提供的描述并非旨在涵盖形成功能性半导体集成电路器件可能需要的所有处理步骤。而是，出于描述的经济目的，在此没有故意地描述在形成半导体器件中通常使用的某些处理步骤，例如湿法清洁和退火步骤。
此外，在整个附图中使用相同或相似的附图标记表示相同或相似的特征、元件或结构，因此，将不再对于每个图纸重复对相同或相似的特征、元件或结构的详细说明。应当理解，本文所用的关于厚度、宽度、百分比、范围等的术语“大约”或“基本上”旨在表示接近或近似但并非精确。例如，如本文所使用的术语“大约”或“基本上”意味着可能存在小的误差范围，例如小于或等于所述量的1％。
为了提供空间背景，在半导体结构的附图中示出了XYZ笛卡尔坐标。应当理解，本文所用的术语“垂直”表示附图中所示的笛卡尔坐标的Z方向，本文所用的术语“水平”或“横向”表示X方向和/或如图所示，直角坐标的Y方向垂直于Z方向。
图1A至6B示意性地示出了根据本发明实施例的用于制造具有多层栅极隔离结构的FinFET器件的工艺。首先，图1A、1B、1C和1D是半导体器件100在制造的中间阶段的示意图，其中在FinFET器件的垂直半导体鳍上形成伪栅极结构。图1D是半导体器件100的示意性顶视平面图(X-Y平面)，而图1A、1B和1C是沿图1D所示的各个线表示的平面的半导体器件100的截面侧视图。特别地，图1A是沿着图1D中的线1A-1A的半导体器件100的截面侧视图(Y-Z平面)。图1B是沿图1D中的线1B-1B的半导体器件100的截面侧视图(X-Z平面)，图1C是沿图1D中的线1C-1C的半导体器件100的截面侧视图(X-Z平面)。
如图1A、1B、1C和1D所示，半导体器件100包括半导体衬底110、隔离层120、多个垂直半导体鳍130、伪栅极结构G1和G2以及在伪栅极结构G1和G2的顶部形成的覆盖层150。伪栅极结构G1和G2每个都包括伪栅极电极层140和伪栅极氧化物层142，它们形成在垂直半导体鳍130的相应的沟道(C)区域上。作为RMG流程的一部分，伪栅极结构被金属栅极结构代替，将在下面进行详细说明。如图1D所示，例如，垂直半导体鳍130的从伪栅极结构G1和G2的侧面延伸的部分用作FinFET器件D1和D2的源极/漏极(S/D)区域。如图1B和1D的示例实施例所示，每个FinFET器件D1和D2包括形成在三个垂直半导体鳍130的一部分上的公共栅极结构。就这一点而言，为当在栅极结构的每一侧上的各个源极/漏极区域共同连接到相应的单个垂直源极/漏极触点时(即，三个FinFET段并联以形成多鳍片FinFET器件)，每个FinFET器件D1和D2可以被配置为多鳍片FinFET结构。此外，在图1D所示的示例中，FinFET器件D1和D2在伪栅极结构G1和G2之间共享公共源极/漏极(S/D)区域，使得FinFET器件D1和D2串联连接。
图1A、1B、1C和1D所示的半导体器件100可以使用已知的半导体制造技术和合适的半导体材料来制造。例如，半导体衬底110被示为通用衬底层，并且可以包括半导体材料的各种结构和层。在一个实施例中，半导体衬底110包括由例如硅(Si)或块半导体制造工艺中常用的其他类型的半导体衬底材料例如锗(Ge)、硅锗(SiGe)合金、碳化硅(SiC)、硅锗碳化物合金或化合物半导体材料(例如III-V或II-VI等形成的块半导体衬底(例如晶片)。III-V族化合物半导体材料的非限制性实例包括砷化镓、砷化铟和磷化铟。在另一实施例中，半导体衬底110包括SOI(绝缘体上硅)衬底，包括设置在基础衬底层(例如，硅衬底)和有源半导体层(例如，有源Si或SiGe层)之间的绝缘层(例如，氧化物层)，其中有源电路组件形成为FEOL(线路前端)结构的一部分。
可以使用各种方法来制造隔离层120和垂直半导体鳍130。例如，对于块和SOI衬底的实施例，可以通过在块状半导体或SOI衬底的表面上图案化有源硅层(例如，晶体硅、晶体SiGe、III-V族化合物半导体材料等)来在整个半导体晶片的不同器件区域中形成垂直半导体鳍130的图案，为了便于说明，在图1B、1C和1D中示出了三个。在一个实施例中，垂直半导体鳍130可以由在块状硅衬底或块状锗衬底上外延生长的晶体SiGe层图案化。使用外延生长工艺形成的晶体SiGe层可以包括松弛的SiGe层或应变的SiGe层。如本领域中已知的，应变工程被用于增强MOS晶体管的载流子迁移率，其中可以制造不同类型的Si-SiGe异质结构以获得和/或优化CMOS FET器件的不同特性。例如，可以在SiGe衬底层上外延生长硅以形成应变Si层。而且，可以在硅衬底层上外延生长应变的SiGe层。应变Si/松弛SiGe结构产生拉伸应变，主要改善n型FET器件的电子迁移率，而应变SiGe/松弛SiGe结构产生压缩应变，主要提高p型FET器件的空穴迁移率。
在形成垂直半导体鳍片130之后，可以沉积绝缘材料层以覆盖垂直半导体鳍片130，然后(通过化学机械平坦化(CMP))向下平坦化至垂直半导体鳍片130的顶部，然后，使用回蚀工艺(例如，选择性RIE工艺)进一步凹陷以形成隔离层120。如图1C所示，将绝缘材料层向下蚀刻至目标水平，以暴露垂直半导体鳍结构130的上部，其限定了FinFET器件D1和D2的基线有源鳍高度H。在本发明的一个实施例中，可以使用RIE选择性地蚀刻隔离层120，尽管可以采用其他蚀刻工艺。可以执行定时蚀刻以去除期望量的绝缘材料以暴露出垂直半导体鳍结构130的上部。
在其他实施例中，垂直半导体鳍片130可以使用以下工艺形成：首先沉积隔离层120，然后使用RIE或深RIE进行蚀刻，以在隔离层120中形成向下到半导体衬底110的沟槽图案，其对应于要形成的垂直半导体鳍的图案。然后，使用ART(长宽比捕获)技术通过在沟槽底部的半导体衬底110的暴露表面上开始外延生长晶体半导体材料来形成垂直半导体鳍130。ART使得例如晶体Si、SiGe或III-V族化合物半导体材料的选择性外延生长能够填充形成在绝缘层中的高纵横比沟槽，从而形成用于FinFET器件的高质量有源沟道层。可以使用诸如CVD(化学气相沉积)、MOCVD(金属有机化学气相沉积)、LPCVD(低压化学气相沉积)、MBE(分子束外延)、VPE(气相外延)，MOMBE(金属有机分子束外延)或其他已知的外延生长技术外延生长晶体SiGe层(或其他类型的外延半导体层)。
接下来，可以使用已知的工艺流程来制造伪栅极结构G1和G2。例如，可以通过在半导体衬底的表面上形成共形氧化物层以覆盖垂直半导体鳍130的方式来形成伪栅结构G1和G2。可以通过生长氧化物层(例如，硅)来形成共形氧化物层。使用已知技术在半导体鳍片材料(例如Si或SiGe表面等)的暴露表面上生长氧化物(例如，氧化硅)，或使用已知诸如原子层沉积(ALD)、化学气相沉积(CVD)等的已知工艺在半导体衬底的表面上沉积氧化物材料(例如二氧化硅)的共形层来形成共形氧化物层。然后在半导体衬底表面上将诸如多晶硅或非晶硅之类的牺牲硅材料层毯覆沉积在半导体衬底上，然后平坦化。牺牲硅材料层可以使用已知方法沉积，例如CVD、物理气相沉积(PVD)、电化学沉积和其他合适的沉积方法。牺牲硅材料层可以使用CMP平坦化。
然后，图案化共形氧化物层和牺牲硅层，以形成伪栅极结构Gl和G2的伪栅氧化物层142和伪栅电极层140。例如，在牺牲硅层的平坦化表面上沉积一层或多层绝缘材料，然后使用光刻工艺将其图案化以形成覆盖层150。在图1A所示的示例实施例中，例如，覆盖绝缘层150包括第一绝缘层152和第二绝缘层154。在一个实施例中，第一绝缘层152包括氮化硅，第二绝缘层154包括氧化硅，但是取决于所实施的制造工艺流程覆盖层150可以由绝缘材料的任何合适的组合形成。覆盖层150限定伪栅极结构G1和G2的图案，并且可以用作蚀刻掩模以蚀刻下面的共形氧化物层和牺牲硅层。
干蚀刻工艺(例如，RIE)可以用于蚀刻通过蚀刻掩模暴露的牺牲硅层的部分(覆盖层150)，从而形成伪栅极结构G1和G2的伪栅电极层140。通过这种工艺，当蚀刻牺牲硅层(例如多晶硅层)时，下面的氧化物层将用作蚀刻缓冲层(或蚀刻停止层)，以防止多晶硅蚀刻工艺蚀刻穿过氧化物层并损坏半导体材料。接下来，蚀刻下面的氧化物层的暴露部分，以形成伪栅极结构G1和G2的伪栅极氧化物层142，得到图1A、1B、1C和1D所示的中间半导体器件。
在形成伪栅极结构G1和G2之后，继续制造过程，形成用于FinFET器件D1和D2的栅极结构的多层栅极隔离。例如，图2A、2B和2C分别是在衬底的表面上顺序沉积第一电介质层160和第二电介质层170以覆盖伪栅极结构G1和G2以及垂直半导体鳍130的暴露部分之后的图1A、1B和1C的半导体器件的示意图。随后，使用下面将进一步详细讨论的工艺流程对第一电介质层160和第二电介质层170进行图案化，以形成用于FinFET器件D1和D2的绝缘栅极隔离。
在一个实施例中，第一电介质层160包括以约2nm至约5nm的范围内的厚度形成的共形电介质膜，并且第二电介质层170包括以约5nm至约20nm的范围内的厚度形成的共形电介质膜。可以使用已知技术来沉积第一电介质层160和第二电介质层170，例如等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)或其他能够使第一电介质层和第二电介质层160和170具有高度一致性的合适的沉积方法。
在本发明的一个实施例中，第二电介质层170由可以相对于第一电介质层160选择性地蚀刻(例如，具有大约10：1或更大的蚀刻选择性)的电介质材料形成，并且第一电介质层160由可以相对于(i)第二电介质层170(例如，具有大约10：1或更大的蚀刻选择性的)，以及(ii)形成垂直半导体鳍130的半导体材料(例如，具有大约10：1或更大的蚀刻选择性)选择性地蚀刻电介质材料形成。例如，在一个实施例中，第一电介质层160由碳氮氧化硅(SiOCN)薄膜形成，并且第二电介质层170由碳氮化硼硅(SiBCN)薄膜形成。假设这样的电介质材料提供如上所述的蚀刻选择性，则可以使用适合用作FinFET器件的栅极结构的栅极绝缘隔离的其他低k电介质材料来形成第一电介质层160和第二电介质层170。如图3A、3B、3C，4A、4B和4C所示，使用工艺流程对第一和第二电介质层160和170进行图案化。
特别地，图3A、3B和3C分别是在相对于第一电介质层160选择性地蚀刻第二电介质层170之后的图2A、2B和2C的半导体器件的示意图。参照图3A和图3B，蚀刻工艺导致从水平表面特征去除第二电介质层170的水平部分，并且在伪栅极/覆盖层堆叠G1/150和G2/150的垂直侧壁下拉(凹陷)第二电介质层170的部分。如图3C所示，在垂直半导体鳍130的S/D区域上的伪栅极结构G1和G2之间的区域中，第二电介质层170被完全去除。在一个实施例中，使用以下方法蚀刻第二电介质层170：具有蚀刻化学和蚀刻环境的定向(例如，各向异性)干法蚀刻工艺(例如，RIE)，其被配置为蚀刻相对于第一电介质层160高度选择性地蚀刻第二电介质层170，使得第一电介质层160用作蚀刻过程的蚀刻停止。在该蚀刻工艺中，第二电介质层170在伪栅极/覆盖层堆叠G1/150和G2/150的垂直侧壁上垂直地凹陷到目标水平，该目标水平足以完全蚀刻掉与垂直半导体鳍130的有源S/D区的侧壁(见图3C)相邻的第二电介质层170，同时确保第二电介质层170不凹陷在每个伪栅极结构G1和G2顶部的覆盖层150的第一绝缘层152下方。例如，如图3A的示例实施例所示，第二电介质层170垂直地凹陷到在伪栅极结构G1和G2上的覆盖层150的第一绝缘层152之上的水平。
接下来，图4A、图4B和图4C分别是在相对于第一电介质层160选择性地蚀刻第二电介质层170和垂直半导体鳍片130之后进行了蚀刻并且在FinFET器件D1和D2的垂直半导体鳍130的S/D区域的暴露部分上形成外延源极/漏极层180之后图3A、图3B和图3C的半导体器件的示意图。图4D是图4A、4B和4C中所示的半导体器件的示意性俯视平面图，其中图4A是沿着图4D中的线4A-4A的半导体器件100的截面侧视图(Y-Z平面)，图4B是沿着图4D中的线4B-4B的半导体器件100的截面侧视图(X-Z平面)，并且其中图4C是沿着图4D中的线4C-4C的半导体器件100的截面侧视图(X-Z平面)。
在一个实施例中，执行各向同性蚀刻工艺以选择性地蚀刻掉第一电介质层160的暴露部分，而第一电介质层160的被第二电介质层170覆盖的其他部分未被蚀刻。蚀刻工艺对于垂直半导体鳍130的半导体材料也是选择性的，以在蚀刻第一电介质层160时防止或以其他方式最小化对垂直半导体鳍130的S/D区域的任何蚀刻损伤。假设第一电介质层160由SiOCN形成并且第二电介质层170由SiBCN形成，则可以使用基于氢氟酸(HF)的湿法蚀刻工艺来实施各向同性蚀刻工艺以蚀刻掉硅的暴露部分。第一电介质层160对第二电介质层170和垂直半导体鳍130具有高度选择性。在本发明的一个实施例中，基于HF的蚀刻剂包括使用其他无机酸具有增强的酸度的稀释的基于HF的蚀刻剂。
如图4A、4B和4D所示，对第一电介质层160的蚀刻导致形成多层栅极隔离175，该多层栅极隔离175设置在伪栅极结构G1和G2的垂直侧壁上并且围绕伪栅极结构G1和G2。与例如单层SiN或SiBCN形成的常规隔离相比，根据本发明实施例的多层栅极隔离的制造使得能够沉积和图案化多个薄的低k电介质层，以形成具有均匀轮廓且具有较低有效电介质常数的绝缘栅极隔离。此外，如上所述，使用具有不同蚀刻特性的不同低k电介质层能够对低k电介质层进行图案化以形成栅极隔离175，同时防止或最小化隔离制造过程中垂直半导体鳍130的蚀刻。
在形成多层栅极隔离175之后，工艺流程继续在垂直半导体鳍130的暴露的S/D区域上形成源极/漏极层180。在本发明的一个实施例中，如图4A、4C和图4D所示，通过在与伪栅极结构G1和G2相邻的垂直半导体鳍130的S/D区域的暴露表面上生长外延半导体材料来形成源极/漏极层180。用于形成源极/漏极层180的外延材料的类型和掺杂将取决于FinFET器件D1和D2是P型还是N型器件而变化。在另一实施例中，源极/漏极层180可以是使用已知方法在垂直半导体鳍130的S/D区域的暴露表面上形成的硅化物层。
接下来，图5A、5B和5C分别是在沉积和平坦化电介质材料层以形成ILD层190之后的图4A、4B和4C的半导体器件的示意图。ILD层190例如通过在半导体衬底的表面上沉积一层或多层绝缘材料以覆盖伪栅极结构G1和G2，然后将半导体衬底的表面平坦化至暴露出伪装栅极结构G1和G2上的覆盖层150的第一绝缘层152中的第一绝缘层152的上表面的水平来形成。ILD层190可以使用合适的电介质材料形成，包括但不限于氧化硅、氢化硅碳氧化物(SiCOH)、SiCH、SiCNH或其他类型的硅基低k电介质(例如，k小于约4.0)、多孔电介质或已知的ULK(超低k)电介质材料(k小于约2.5)。例如，ILD层190可以包括绝缘材料的单层沉积，或者绝缘材料的多层(例如，可流动氧化物的第一层和在第一层上形成的第二层绝缘材料)。可以使用诸如ALD、CVD、PECVD(等离子体增强CVD)或PVD之类的已知沉积技术或旋涂沉积来沉积ILD层190。
在形成ILD层190之后，工艺流程以RMG工艺继续进行，以用金属栅极结构代替伪栅极结构G1和G2。例如，图6A和6B分别是在执行替换金属栅极工艺以去除伪栅极结构G1和G2并形成高k金属栅极结构200之后的图5A和5B的半导体器件的示意图。在一个实施例中，高k金属栅极结构200均包括高k栅极电介质层202和金属栅电极204。可以使用各种方法去除伪栅极结构G1和G2，并且可以形成高k金属栅极结构200。
例如，可以对ILD层190和栅极隔离175的材料选择性地蚀刻掉每个覆盖层150的第一绝缘层152，以暴露伪栅极结构G1和G2的伪栅极层140。
然后，相对于ILD层190、栅极隔离175和伪栅极氧化物层142使用湿蚀刻工艺(例如，四甲基氢氧化铵(TMAH)化学蚀刻溶液)或干蚀刻工艺(例如，NF3+H2气相化学蚀刻)蚀刻掉伪栅极结构G1和G2的牺牲硅。该蚀刻工艺暴露出伪栅极结构G1和G2的伪栅极氧化物层142。然后，相对于垂直半导体鳍130、栅极隔离175和ILD层190的材料，使用蚀刻化学和蚀刻环境选择性地蚀刻掉伪栅极氧化物层142。在伪栅极氧化物层142由氧化硅形成的本发明的一个实施例中，可以使用NH3(氨)和HF(氟化氢)反应气体(或蚀刻剂气体)的混合物来执行氧化物蚀刻工艺。
在去除伪栅氧化物层142之后，通过在半导体结构的表面上沉积一层或多层栅级电介质材料的共形层，并且在栅极电介质材料上沉积一层或多层导电材料来形成金属栅极结构200。然后执行平坦化工艺(例如，CMP)以将半导体结构的表面向下抛光至ILD层190，从而去除栅极电介质和导电材料的覆盖部分，从而得到图6A和6B所示的具有金属栅极结构200半导体结构。
栅级电介质层202由任何合适的电介质材料形成，包括例如氮化物、氧氮化物或氧化物或电介质常数约为3.9或更大的高k电介质材料。特别地，栅极电介质材料202的共形层可以包括氧化硅、氮化硅、氮氧化硅、氮化硼、高k材料或这些材料的任何组合。高k材料的示例包括但不限于金属氧化物，例如氧化铪、氧化硅铪、氮氧化铪硅、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化氮氧化锆硅、氧化钽、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、氧化钇、氧化铝、铅钪钽氧化物和铌酸铅锌。高k栅极电介质材料可以进一步包括掺杂剂，例如镧、铝。在本发明的一个实施例中，栅极电介质材料的共形层形成的厚度在大约0.5nm至大约2.5nm的范围内，该厚度将根据目标应用而变化。使用诸如ALD的已知方法沉积形成栅极电介质层202的电介质材料允许栅极电介质材料的高共形性。
栅电极层204由任何合适的导电材料形成，包括例如掺杂的多晶硅或非晶硅、锗、硅锗、金属(例如钨、钛、钽、钌、锆、钴、铜、铝、铅、铂、锡、银、金)、导电的金属化合物(例如氮化钽、氮化钛、碳化钽、碳化钛、碳化钛铝、硅化钨、氮化钨、氧化钌、硅化钴、镍硅化物)、碳纳米管、导电碳、石墨烯或此类导电材料的任何合适组合。导电材料层可以进一步包括在沉积期间或之后结合的掺杂剂。导电材料层使用合适的沉积工艺沉积，例如CVD、PECVD、PVD、电镀、热或电子束蒸发、溅射等。
在另一实施例中，可以在沉积导电材料层204之前在栅极电介质材料202的共形层上沉积功函数金属(WFM)的共形薄层。共形WFM薄层可以由一或多种类型的金属材料形成，包括但不限于TiN、TaN、TiAlC、Zr、W、Hf、Ti、Al、Ru、Pa、TiAl、ZrAl、Wal、TaAl、HfAl、TiAlC、TaC、TiC、TaMgC或通常用于获得适合于将要形成的垂直FET器件的类型(例如，n型或p型)的目标功函数的其他功函数金属或合金。使用诸如ALD、CVD等的已知方法沉积共形WFM层。在一个实施例中，共形WFM层形成为具有约2nm至约5nm范围内的厚度。在另一实施例中，形成栅电极层204的导电材料可以用作WFM层。
在金属栅极结构200形成之后，可以实施任何适当顺序的处理步骤，以完成n型和/或p型FinFET器件以及作为FEOL层的一部分正在制造的半导体集成电路的其他元件的制造，其细节对理解本发明的实施例不需要。此外，执行MOL(线间)工艺以在ILD层190(以及可以在ILD层190上形成的绝缘材料的一个或多个其他层)中形成导电通孔接触。通过蚀刻ILD层190(和任何上覆的绝缘层)中的开口，直至垂直半导体鳍片130的S/D区域上形成的源极/漏极层180以及金属栅极结构200形成通孔接触，然后用导电材料填充开口以在ILD层190中形成器件触点。在形成MOL器件触点之后，使用众所周知的制造工艺流程形成BEOL(线后端)互连结构，以提供FinFET器件以及其他作为FEOL层一部分的有源或无源器件。
应当理解，本文讨论的用于制造具有多层栅极结构的FinFET器件的方法可以作为各种半导体处理流程的一部分并入，以用于制造其他类型的半导体器件和具有各种模拟和数字电路或混合信号电路的集成电路。集成电路管芯可以用各种器件制造，例如场效应晶体管、双极晶体管、金属氧化物半导体晶体管、二极管、电容器、电感器等。根据本发明的集成电路可以用于各种应用、硬件和/或电子系统中。用于实施本发明的合适的硬件和系统可以包括但不限于个人计算机、通信网络、电子商务系统、便携式通信设备(例如，蜂窝电话)、固态媒体存储设备、功能电路等。包含这种集成电路的硬件和硬件被认为是本文描述的实施例的一部分。给定本文提供的本发明的教导，本领域的普通技术人员将能够考虑本发明的技术的其他实施方式和应用。
尽管这里已经参考附图描述了示例性实施例，但是应该理解，本发明不限于那些精确的实施例，并且本领域的技术人员可以不脱离所附权利要求书的范围的情况下做出各种其他改变和修改。

Claims (20)

1.一种制造半导体器件的方法，包括：
在FinFET(场效应晶体管)器件的垂直半导体鳍的一部分上形成伪栅极结构；以及
在伪栅极结构上形成多层栅极隔离；
其中，多层栅极隔离包括第一电介质层和第二电介质层；以及
其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。
2.根据权利要求1所述的方法，其中，第一电介质层包括碳氮氧化硅(SiOCN)。
3.根据权利要求2所述的方法，其中，第一电介质层的厚度在约2nm至约5nm的范围内。
4.根据权利要求2所述的方法，其中，第二电介质层包括氮化硅硼碳(SiBCN)。
5.根据权利要求4所述的方法，其中，第二电介质层的厚度在约5nm至约20nm的范围内。
6.根据权利要求1所述的方法，其中，在伪栅极结构上形成多层栅极隔离包括：
在伪栅极结构和垂直半导体鳍上沉积电介质材料的第一共形层；
在电介质材料的第一共形层上沉积电介质材料的第二共形层；
相对于电介质材料的第一共形层选择性地蚀刻电介质材料的第二共形层，以形成多层栅极隔离的第二电介质层；和
相对于垂直半导体鳍选择性地刻蚀电介质材料的第一共形层的暴露部分和多层栅极隔离的第二电介质层，以形成多层栅极隔离的第一电介质层并暴露垂直半导体鳍的源/漏区。
7.根据权利要求6所述的方法，其中，电介质材料的第一共形层包括碳氮氧化硅(SiOCN)。
8.根据权利要求7所述的方法，其中，电介质材料的第一共形层形成的厚度在约2nm至约5nm的范围内。
9.根据权利要求6所述的方法，其中，电介质材料的第二共形层包括氮化硅硼碳(SiBCN)。
10.根据权利要求9所述的方法，其中，电介质材料的第二共形层形成的厚度在约5nm至约20nm范围内。
11.根据权利要求6所述的方法，还包括，在垂直半导体鳍暴露的源/漏区域上外延生长外延半导体材料层。
12.根据权利要求11所述的方法，还包括，去除伪栅极结构；以及形成金属栅极结构代替伪栅极结构。
13.根据权利要求12所述的方法，其中，金属栅极结构包括高k金属栅极结构。
14.一种半导体器件，包括：
在FinFET(场效应晶体管)器件的垂直半导体鳍的一部分上形成的栅极结构；以及
在栅极结构的侧壁上形成的多层栅极隔离；
其中，多层栅极隔离包括第一电介质层和第二电介质层；以及
其中第一电介质层相对于垂直半导体鳍和第二电介质层具有蚀刻选择性。
15.根据权利要求14所述的半导体器件，其中，第一电介质层包括碳氧氮化硅(SiOCN)。
16.根据权利要求15所述的半导体器件，其中，第一电介质层的厚度在约2nm至约5nm的范围内。
17.根据权利要求14所述的半导体器件，其中，第二电介质层包括氮化硅硼碳(SiBCN)。
18.根据权利要求17所述的半导体器件，其中，第二电介质层的厚度在约5nm至约20nm的范围内。
19.根据权利要求18所述的半导体器件，还包括，形成在垂直半导体鳍的与金属栅极结构相邻的源/漏区上的外延半导体材料。
20.根据权利要求14所述的半导体器件，其中，栅极结构包括高k金属栅极结构。
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