CN103579112B - Cmos及其形成方法 - Google Patents
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Abstract
一种CMOS及其形成方法，其中，所述CMOS包括：半导体衬底，所述半导体衬底具有第一区域和第二区域；位于第一区域的半导体衬底上的NMOS晶体管，包括：第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区；位于第一抬高源/漏区内的第一金属硅化物接触区；位于第二区域的半导体衬底上的PMOS晶体管，包括：第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；位于第二抬高源/漏区内靠的第二金属硅化物接触区，第二金属硅化物接触区的厚度小于第一金属硅化物接触区的厚度。减小了第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的影响。
Description
技术领域
本发明涉及半导体制作领域，特别涉及一种CMOS及其形成方法。
背景技术
金属-氧化物-半导体（MOS）晶体管是半导体制造中的最基本器件，其广泛适用于各种集成电路中，根据主要载流子以及制造时的掺杂类型不同，分为NMOS和PMOS晶体管。
现有技术提供了一种晶体管的形成方法。请参考图1至图3，为现有技术的晶体管的形成方法剖面结构示意图。
请参考图1，提供半导体衬底100，对所述半导体衬底100进行离子注入，形成阱区101；在所述半导体衬底100表面形成栅极结构，所述栅极结构包括位于半导体衬底表面的栅极氧化层102和位于栅氧化层表面的栅电极103。
请参考图2，在栅极结构两侧的半导体衬底100内形成轻掺杂区104，所述轻掺杂区104通过离子注入形成。
接着，请参考图3，在栅极结构两侧的侧壁形成侧墙105；以所述栅极结构和侧墙105为掩模，对所述半导体衬底100进行源/漏区重掺杂注入，在栅极结构两侧的半导体衬底100内形成源区/漏区106。
上述晶体管的容易产生短沟道效应，且沟道区载流子的迁移率有限，为解决上述问题，申请号为US4998150的美国专利中提出一种具有抬高源区/漏区（raised source anddrain）的晶体管，包括：位于半导体衬底表面的栅极结构；位于栅极结构两侧的抬高源区/漏区，抬高源区/漏区的表面高于半导体衬底表面；位于抬高源漏区表面的金属硅化物接触区。
但是，上述具有抬高源区/漏区的晶体管的性能有限。
发明内容
本发明解决的问题是提供一种CMOS及其形成方法，提高晶体管的性能。
为解决上述问题，本发明实施例提供了一种CMOS的形成方法，包括：提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底上形成有NMOS晶体管，所述NMOS晶体管包括：位于第一区域的半导体衬底表面的第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区，第二区域的半导体衬底上形成有PMOS晶体管，所述PMOS晶体管包括：位于第二区域的半导体衬底表面的第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；在所述半导体衬底表面形成介质层，介质层的表面与第一栅极结构和第二栅极结构的表面齐平；刻蚀所述介质层，形成暴露所述第一抬高源/漏区的部分表面的第一刻蚀孔，以及暴露所述第二抬高源/漏区的部分表面的第二刻蚀孔；对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区；对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，第二非晶化区的厚度小于第一非晶化区的厚度；在第一非晶化区形成第一金属硅化物接触区，在第二非晶化区形成第二金属硅化物接触区。
可选的，所述第一非晶化工艺为第一离子注入工艺，所述第二非晶化工艺为第二离子注入工艺，第一离子注入工艺的能量大于第二离子注入工艺的能量。
可选的，所述第一离子注入工艺的剂量为1E14~1E15 atom/cm2，能量为2~20Kev。
可选的，所述第二离子注入工艺的剂量为5E13~4E14 atom/cm2，能量为500ev~8Kev。
可选的，所述第一离子注入和第二离子注入注入的离子为硅离子、锗离子、氮离子或氩离子。
可选的，所述第一非晶化区的厚度为50~300埃。
可选的，所述第二非晶化区的厚度为5~100埃。
可选的，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20~300埃。
可选的，所述第一抬高源/漏区包括：位于第一栅极结构两侧第一区域的半导体衬底内的第一源/漏区和位于半导体衬底表面的第二源/漏区，第一源/漏区与第二源/漏区相接触并且位置相对应。
可选的，所述第二源/漏区的材料为硅或者掺杂有碳离子的硅。
可选的，所述第二抬高源/漏区包括：位于第二栅极结构两侧第二区域的半导体衬底内的第三源/漏区和位于半导体衬底表面的第四源/漏区，第三源/漏区与第四源/漏区相接触并且位置相对应。
可选的，所述第三源/漏区与第四源/漏区的材料为硅锗。
可选的，所述第一金属硅化物接触区和第二金属硅化物接触区的形成过程为：在第一非晶化区和第二非晶化区表面形成金属层；对所述半导体衬底进行退火，在第一非晶化区形成第一金属硅化物接触区，第一金属硅化物接触区的大小与第一非晶化区的大小相适应，在第二非晶化区形成第二金属硅化物接触区，第二金属硅化物接触区的大小与第二非晶化区的大小相适应；去除未反应的金属层。
可选的，所述金属层的材料为镍或钴。
可选的，还包括：在第一刻蚀孔和第二刻蚀孔内填充满金属，在第一刻蚀孔内形成第一插塞，在第二刻蚀孔内形成第二插塞。
本发明实施例还提供例如一种CMOS，包括：半导体衬底，所述半导体衬底具有第一区域和第二区域；位于第一区域的半导体衬底上的NMOS晶体管，所述NMOS晶体管包括：位于第一区域的半导体衬底表面的第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区；位于第一抬高源/漏区内靠近顶部表面的第一金属硅化物接触区；位于第二区域的半导体衬底上的PMOS晶体管，所述PMOS晶体管包括：位于第二区域的半导体衬底表面的第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；位于第二抬高源/漏区内靠近顶部表面的第二金属硅化物接触区，第二金属硅化物接触区的厚度小于第一金属硅化物接触区的厚度。
可选的，所述第一金属硅化物接触区的厚度为50~300埃。
可选的，所述第二金属硅化物接触区的厚度为5~100埃。
可选的，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20~300埃。
可选的，第一金属硅化物接触区和第二金属硅化物接触区的材料为硅化镍或硅化钴。
与现有技术相比，本发明技术方案具有以下优点：
本发明实施例中的CMOS的形成方法，对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区，对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，在第一非晶化区的大小与形成第一金属硅化物接触区大小相适应，第二非晶化区与形成的第二金属硅化物接触区大小相适应，从而可以较好的控制第一金属硅化物接触区和第二金属硅化物接触区的大小，并且第二非晶化区的厚度小于第一非晶化区的厚度，使得第一金属硅化物接触区产生的拉应力适中，第二金属硅化物接触区的拉应力较小；第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面，使得第二金属硅化物接触区与PMOS沟道区的距离较远，减小了第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子迁移的不利影响减小，提高了CMOS集成工艺中形成的PMOS晶体管的性能。
进一步，第二非晶化区的厚度为5~100埃，在CMOS集成工艺中，在第二非晶化区形成第二金属硅化物接触区时，在接触电阻较小的同时，使得第二金属硅化物接触区本身产生的拉应力较小，从而使得第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子迁移的不利影响减小，提高了CMOS集成工艺中形成的PMOS晶体管的性能。
本发明实施例中所述CMOS具有NMOS晶体管和PMOS晶体管，所述NMOS晶体管具有第一抬高源/漏区，第一抬高源/漏区内靠近顶部表面具有第一金属硅化物接触区，所述PMOS晶体管具有第二抬高源/漏区，第二抬高源/漏区内靠近顶部表面具有第二金属硅化物接触区，第二金属硅化物接触区的厚度要小于第一金属硅化物接触区的厚度，使得第二金属硅化物接触区本身产生的拉应力减小，并且第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面，使得第二金属硅化物接触区与PMOS晶体管沟道区的距离加大，第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的影响减小，从而提高PMOS晶体管的性能。
进一步，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20~300埃，使得第二抬高源/漏区中的第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的影响最小。
附图说明
图1~图3为现有晶体管形成过程的剖面结构示意图；
图4为本发明实施例CMOS形成方法的流程示意图；
图5~图17为本发明实施例CMOS形成过程的剖面结构示意图。
具体实施方式
发明人在采用现有的集成工艺在制作具有抬高源/漏区的NMOS晶体管和PMOS的晶体管的过程中发现，在NMOS晶体管的抬高源/漏区和PMOS晶体管的抬高源/漏区形成金属硅化物接触区后，PMOS晶体管沟道区载流子的迁移率会下降。
发明人进一步研究发现，现有的金属硅化物接触区的材料主要为硅化镍或硅化钴，硅化镍或硅化钴材料的金属硅化物接触区会对晶体管的沟道区产生拉应力，金属硅化物接触区产生的拉应力虽然有利于提高NMOS晶体管沟道区载流子的迁移率，但是不利于PMOS晶体管沟道区载流子的迁移率，会使得PMOS晶体管沟道区载流子的迁移率下降。
为解决上述问题，发明人提出一种CMOS及CMOS的形成方法，所述CMOS具有NMOS晶体管和PMOS晶体管，所述NMOS晶体管具有第一抬高源/漏区，第一抬高源/漏区内靠近顶部表面具有第一金属硅化物接触区，所述PMOS晶体管具有第二抬高源/漏区，第二抬高源/漏区内靠近顶部表面具有第二金属硅化物接触区，第二金属硅化物接触区的厚度要小于第一金属硅化物接触区的厚度，使得第二金属硅化物接触区本身产生的拉应力减小，并且第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面，使得第二金属硅化物接触区与PMOS晶体管沟道区的距离加大，第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的影响减小，从而提高PMOS晶体管的性能。
参考图4，图4为本发明实施例CMOS形成方法的流程示意图，包括：
步骤S201，提供半导体衬底，所述半导体衬底具有第一区域和第二区域；
步骤S202，在第一区域的半导体衬底上形成第一栅极结构，在第二区域的半导体衬底上形成第二栅极结构；
步骤S203，在第一栅极结构两侧形成第一抬高源/漏区，所述第一抬高源/漏区包括：位于第一栅极结构两侧第一区域的半导体衬底内的第一源/漏区和位于半导体衬底表面的第二源/漏区，第一源/漏区与第二源/漏区相接触并且位置相对应；
步骤S204，在第二栅极结构两侧形成第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面，所述第二抬高源/漏区包括：位于第二栅极结构两侧第二区域的半导体衬底内的第三源/漏区和位于半导体衬底表面的第四源/漏区，第三源/漏区与第四源/漏区相接触并且位置相对应；
步骤S205，在所述半导体衬底表面形成介质层，介质层的表面与第一栅极结构和第二栅极结构的表面齐平；
步骤S206，刻蚀所述介质层，形成暴露所述第一抬高源/漏区的部分表面的第一刻蚀孔，以及暴露所述第二抬高源/漏区的部分表面的第二刻蚀孔；
步骤S207，在第二区域的介质层表面和第二刻蚀孔内形成第二掩膜层，对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区；
步骤S208，去除第二掩膜层，对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，第二非晶化区的厚度小于第一非晶化区的厚度；
步骤S209，在第一非晶化区形成第一金属硅化物接触区，在第二非晶化区形成第二金属硅化物接触区。
下面将结合附图对CMOS形成方法进行详细的说明，图5~图17为本发明实施例CMOS形成过程的剖面结构示意图。
参考图5，提供半导体衬底300，所述半导体衬底300具有第一区域Ⅰ和第二区域Ⅱ；在第一区域Ⅰ的半导体衬底300上形成第一栅极结构301，在第二区域Ⅱ的半导体衬底300上形成第二栅极结构302。
所述半导体衬底300为硅衬底、锗衬底、氮化镓衬底、玻璃衬底、绝缘体上硅衬底、绝缘体上锗衬底等其中的一种。在本实施例中，所述半导体衬底100为硅衬底。第一区域Ⅰ的半导体衬底后续用于形成NMOS晶体管，第二区域Ⅱ的半导体衬底后续用于形成PMOS晶体管。
所述第一栅极结构301包括位于半导体衬底300表面的第一栅介质层303和位于第一栅介质层303表面的第一伪栅304，后续去除第一伪栅304形成NMOS晶体管的第一金属栅极。所述第一栅介质层303的材料为高K介电材料，所述高K介电材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或几种。所述第一栅介质层303和半导体衬底之间还形成有界面层（图中未示出），所述界面层的材料为氧化硅。
在本发明的其他实施例中，所述第一栅极结构包括位于半导体衬底表面的第一栅介质层和位于第一栅介质层表面的第一多晶硅栅电极。所述第一栅介质层的材料为氧化硅。
第二栅极结构302包括位于半导体衬底300表面的第二栅介质层306和位于第二栅介质层306表面的第二伪栅307，后续去除第二伪栅307形成PMOS晶体管的第二金属栅极。所述第二栅介质层306的材料为高K介电材料，所述高K介电材料为氧化铪、氧化硅铪、氮氧化硅铪、氧化铪钽、氧化铪钛、氧化铪锆中的一种或几种。所述第一栅介质层303和半导体衬底之间还形成有界面层（图中未示出），所述界面层的材料为氧化硅。
在本发明的其他实施例中，所述第一栅极结构包括位于半导体衬底表面的第一栅介质层和位于第一栅介质层表面的第二多晶硅栅电极。
所述第一栅极结构301两侧的侧壁还形成有第一侧墙305，第二栅极结构302的两侧的侧壁还形成有第二侧墙308。
所述半导体衬底300内还形成有浅沟道隔离结构309，用于隔离相邻的晶体管。
参考图6，在第一栅极结构301两侧形成第一抬高源/漏区310，所述第一抬高源/漏区310包括：位于第一栅极结构301两侧第一区域Ⅰ的半导体衬底内的第一源/漏区311和位于半导体衬底表面的第二源/漏区312，第一源/漏区311与第二源/漏区312相接触并且位置相对应。
第二源/漏区312的材料为硅或掺杂碳离子的硅，第二源/漏区312的形成工艺为选择性外延工艺，本实施例中所述第二源/漏区312的材料为掺杂碳离子的硅，使得第二源/漏区312在NMOS晶体管的沟道区施加拉应力，提高载流子的迁移率。所述第二源/漏区312形成的具体过程为：在半导体衬底300上形成掩膜层（图中未示出），掩膜层的厚度大于或等于后续形成的第二源/漏区312的厚度，所述掩膜层具有暴露第一栅极结构301两侧第一区域Ⅰ的半导体衬底的开口，开口的宽度和位置与第二源/漏区312的宽度和位置相对应；采用选择性外延工艺在开口中填充硅材料，并在硅材料中本征掺杂碳离子，形成第二源/漏区312。
所述第一源/漏区311与第二源/漏区312中注入有N型杂质离子。
所述第二源/漏区312的厚度为100~400A。
参考图7，在第二栅极结构302两侧形成第二抬高源/漏区313，第二抬高源/漏区313的顶部表面高于第一抬高源/漏区310的顶部表面，所述第二抬高源/漏区313包括：位于第二栅极结构302两侧第二区域Ⅱ的半导体衬底内的第三源/漏区314和位于半导体衬底表面的第四源/漏区315，第三源/漏区314与第四源/漏区315相接触并且位置相对应。
所述第三源/漏区314与第四源/漏区315的材料为硅锗（GeSi），以在PMOS晶体管的沟道区产生压应力，第三源/漏区314与第四源/漏区315形成的具体过程为：在所述半导体衬底300上形成掩膜层（图中未示出），所述掩膜层的厚度大于或等于后续形成的第四源/漏区315的厚度，所述掩膜层具有暴露第二栅极结构302两侧第二区域Ⅱ的半导体衬底的开口，所述开口的宽度和位置与第四源/漏区315的宽度和位置相对应；沿开口刻蚀所述第二栅极结构302两侧第二区域Ⅱ的半导体衬底，形成凹槽；采用选择性外延工艺，在凹槽和开口内填充硅锗材料，形成第二抬高源/漏区313，以半导体衬底300表面为分界线，第二抬高源/漏区313包括位于半导体衬底300内的为第三源/漏区314，位于半导体衬底300表面的为第四源/漏区315。第二抬高源/漏区313部分位于半导体衬底300内，部分位于半导体衬底300表面，有利于提高硅锗材料施加在PMOS晶体管沟道区的应力，提高PMOS晶体管的性能。
形成第二抬高源/漏区313后，还包括：对第二抬高源/漏区313进行离子注入；接着对半导体衬底300进行退火；去除掩膜层。所述离子注入注入的离子为P型杂质离子。
所述第二抬高源/漏区313的顶部表面高于第一抬高源/漏区310的顶部表面，后续采用同一工艺分别在第一抬高源/漏区310中形成第一金属硅化物接触区，在第二抬高源/漏区313中形成第二金属硅化物接触区时，使得第二硅化物接触区与PMOS晶体管沟道区的距离增大，从而减小了第二硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子的迁移率的影响，有利于在CMOS集成工艺中提高形成的PMOS晶体管的性能。
所述第二抬高源/漏区313的顶部表面与第一抬高源/漏区310的顶部表面的高度之差为20~300埃，使得第二抬高源/漏区313中形成第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的影响最小，并且不会增大第二金属硅化物与第二抬高源/漏区313的接触电阻。
参考图8，在所述半导体衬底表面300形成介质层316，所述介质层316覆盖所述第一抬高源/漏区310和第二抬高源/漏区313，介质层313的表面与第一栅极结构301和第二栅极结构302的表面齐平。
所述介质层316的材料为低K材料或超低K材料或其他合适的材料。
所述介质层316形成具体工艺为：在所述半导体衬底300表面形成介质材料层，所述介质材料层覆盖所述第一栅极结构301和第二栅极结构302；化学机械研磨所述介质材料层，以第一栅极结构301和第二栅极结构302表面为停止层，形成介质层316。
参考图9，去除所述第一伪栅304（参考图8），形成第一凹槽，在第一凹槽中填充满金属，形成第一金属栅极304a，第一金属栅极304a和第一栅介质层303构成第一栅极结构301；去除所述第二伪栅307（参考图8），形成第二凹槽，在第二凹槽中填充满金属，形成第二金属栅极307a，第二金属栅极307a和第二栅介质层306构成第二栅极结构302。
在本发明的其他实施例中，在形成第一凹槽后，在第一凹槽的底部和侧壁形成第一功函数层；在第一功函数层表面形成第一扩散阻挡层。所述第一功函数层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种，所述第一扩散阻挡层的材料为Ti、Ta、TiN、TaN的单层或多层堆叠结构。在其他实施例中，也可以不形成所述第一扩散阻挡层，将第一功函数层作为扩散阻挡层，减少了工艺步骤，且仍能阻挡金属的扩散。
在本发明的其他实施例中，在形成第二凹槽后，在第二凹槽的底部和侧壁形成第二功函数层；在第二功函数层表面形成第二扩散阻挡层。所述第二功函数层的材料为Ti、Ta、TiN、TaN、TiAl、TaC、TaSiN、TiAlN中的一种或几种，所述第二扩散阻挡层的材料为Ti、Ta、TiN、TaN的单层或多层堆叠结构。在其他实施例中，也可以不形成所述第二扩散阻挡层，将第二功函数层作为扩散阻挡层，减少了工艺步骤，且仍能阻挡金属的扩散。
参考图10，在介质层316、第一金属栅极304a和第二金属栅极307a表面形成第一掩膜层317，所第一掩膜层317作为后续刻蚀时的掩膜，所述第一掩膜层317还可以作为后续进行第一非晶化处理和第二非晶化处理时介质层316、第一金属栅极304a和第二金属栅极307a的保护层。
所述第一掩膜层317的材料为氧化硅、氮化硅、氮化钛或其他合适的材料。
参考图11，刻蚀所述第一掩膜层317和介质层316，形成暴露所述第一抬高源/漏区310的部分表面的第一刻蚀孔318，以及暴露所述第二抬高源/漏区313的部分表面的第二刻蚀孔319。
刻蚀所述第一掩膜层317和介质层316的工艺为等离子刻蚀工艺或其他合适的工艺。
参考图12，在第二区域Ⅱ的第一掩膜层317表面和第二刻蚀孔内形成第二掩膜层。
防止后续第一非晶化处理时对第二抬高源/漏区313的影响。所述的材料为光刻胶。
参考图13，对第一刻蚀孔318暴露的第一抬高源/漏区的第二源/漏区312进行第一非晶化处理，在第二源/漏区312内靠近顶部的表面形成第一非晶化区321。
对第二源/漏区312进行第一非晶化处理，形成第一非晶化区321，第一非晶化区321的硅处于无定形的状态，有利于后续金属硅化物的形成，使得后续形成的第一金属硅化物接触区的大小与第一非晶化区321的大小相适应，使第一金属硅化物接触区具有合适的拉应力。
所述第一非晶化区321的厚度为第二源/漏区312的厚度的1/4~3/4，所述第一非晶化区321的厚度为50~300埃，后续在第一非晶化区321形成第一金属硅化物接触区时，使得接触电阻减小的同时，进一步加大第一金属硅化物接触区的拉应力。
所述第一非晶化处理的工艺为第一离子注入工艺，第一离子注入工艺的能量1E14~1E15 atom/cm2，能量为2~20Kev，第一离子注入工艺注入的离子为硅离子、锗离子、氮离子或氩离子，以使第一非晶化区321保持适当的厚度，并且注入的离子不会对后续形成第一金属硅化物接触区的导电性能产生影响或影响较小。
参考图14，去除第二掩膜层，对第二刻蚀孔319暴露的第二抬高源/漏区313进行第二非晶化处理，在第二抬高源/漏区313的靠近顶部的表面形成第二非晶化区322，第二非晶化区322的厚度小于第一非晶化区321的厚度。
对第二刻蚀孔319暴露的第二抬高源/漏区313进行第二非晶化处理，形成第二非晶化区322，第二非晶化区322的硅处于无定形的状态，有利于金属硅化物的形成，使得后续形成的第二金属硅化物接触区的大小与第二非晶化区322的大小相适应。
第二非晶化区322的厚度小于第一非晶化区321的厚度，第二非晶化区322的厚度为5~100埃，在CMOS集成工艺中，后续在第二非晶化区322形成第二金属硅化物接触区时，在接触电阻较小的同时，使得第二金属硅化物接触区本身产生的拉应力较小，从而使得第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子迁移的不利影响减小，提高了CMOS集成工艺中形成的PMOS晶体管的性能。
所述第二非晶化处理的工艺为第二离子注入工艺，第二离子注入工艺的能量为5E13~4E14 atom/cm2，能量为500ev～8Kev，第二离子注入工艺注入的离子为硅离子、锗离子、氮离子或氩离子，以使第二非晶化区322保持适当的厚度，并且注入的离子不会对后续形成第二金属硅化物接触区的导电性能产生影响或影响较小。
在本实施例中，由于先形成第一非晶化区321，第二非晶化区322的厚度小于第一非晶化区321的厚度，因此第二非晶化处理时，第一区域Ⅰ的第一刻蚀孔318内可以不形成掩膜层，以节省工艺步骤。
在本发明的其他实施例中，在进行第二非晶化处理之前，可以在第一区域的第一刻蚀孔内和第一掩膜层表面形成第三掩膜层。
参考图15和图16，在第一掩膜层317表面、第一刻蚀孔318的底部和侧壁和第二刻蚀孔319的底部和侧壁形成金属层327；对所述半导体衬底300进行退火，金属层中的金属与第一非晶化区中的硅反应形成第一金属硅化物接触区323，第一金属硅化物接触区323的大小与第一非晶化区的大小相适应，金属层中的金属与第二非晶化区中的硅反应形成第二金属硅化物接触区324；去除未反应的金属层，第二金属硅化物接触区324的大小与第二非晶化区的大小相适应；去除未反应的金属层327。
所述金属层327的形成工艺为物理气相沉积，所述金属层327的材料为镍或钴，形成的第一金属硅化物接触区323和第二金属硅化物接触区324的材料为硅化镍或硅化钴，硅化镍或硅化钴具有拉应力，本实施例中，CMOS集成工艺形成的PMOS晶体管的第二金属硅化物接触区324的厚度较小且距离PMOS晶体管沟道区的距离较远，第二金属硅化物接触区324产生的拉应力对PMOS晶体管沟道区载流子迁移的不利影响减小，提高了CMOS集成工艺中形成的PMOS晶体管的性能。
参考图17，在第一刻蚀孔和第二刻蚀孔内填充满金属，在第一刻蚀孔内形成第一插塞325，在第二刻蚀孔内形成第二插塞326。
第一插塞325与第一金属硅化物接触区323相连，第二插塞326与第二金属硅化物接触区324相连接。
上述方法形成的CMOS，请参考图16，包括：
半导体衬底300，所述半导体衬底300具有第一区域Ⅰ和第二区域Ⅱ；
位于第一区域Ⅰ的半导体衬底上的NMOS晶体管，所述NMOS晶体管包括：位于第一区域Ⅰ的半导体衬底表面的第一栅极结构301和位于第一栅极结构两侧的第一抬高源/漏区310；
位于第一抬高源/漏区310内靠近顶部表面的第一金属硅化物接触区323；
位于第二区域Ⅱ的半导体衬底上的PMOS晶体管，所述PMOS晶体管包括：位于第二区域Ⅱ的半导体衬底表面的第二栅极结构302和位于第二栅极结构302两侧的第二抬高源/漏区313，第二抬高源/漏区313的顶部表面高于第一抬高源/漏区310的顶部表面；
位于第二抬高源/漏区313内靠近顶部表面的第二金属硅化物接触区324，第二金属硅化物接触区324的厚度小于第一金属硅化物接触区323的厚度。
所述第一金属硅化物接触区323的厚度为50~300埃。
所述第二金属硅化物接触区324的厚度为5~100埃，使得第二金属硅化物接触区本身产生的拉应力较小，从而使得第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子迁移的不利影响减小。
第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20~300埃，使得第二抬高源/漏区313中的第二金属硅化物接触区324产生的拉应力对PMOS晶体管沟道区的影响最小。
第一金属硅化物接触区和第二金属硅化物接触区的材料为硅化镍或硅化钴。
综上，本发明实施例中的CMOS的形成方法，对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区，对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，在第一非晶化区的大小与形成第一金属硅化物接触区大小相适应，第二非晶化区与形成的第二金属硅化物接触区大小相适应，从而可以较好的控制第一金属硅化物接触区和第二金属硅化物接触区的大小，并且第二非晶化区的厚度小于第一非晶化区的厚度，使得第一金属硅化物接触区产生的拉应力适中，第二金属硅化物接触区的拉应力较小；第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面，使得第二金属硅化物接触区与PMOS沟道区的距离较远，减小了第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子迁移的不利影响减小，提高了CMOS集成工艺中形成的PMOS晶体管的性能。
进一步，第二非晶化区的厚度为5~100埃，在CMOS集成工艺中，后续在第二非晶化区形成第二金属硅化物接触区时，在接触电阻较小的同时，使得第二金属硅化物接触区本身产生的拉应力较小，从而使得第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的载流子迁移的不利影响减小，提高了CMOS集成工艺中形成的PMOS晶体管的性能。
本发明实施例中所述CMOS具有NMOS晶体管和PMOS晶体管，所述NMOS晶体管具有第一抬高源/漏区，第一抬高源/漏区内靠近顶部表面具有第一金属硅化物接触区，所述PMOS晶体管具有第二抬高源/漏区，第二抬高源/漏区内靠近顶部表面具有第二金属硅化物接触区，第二金属硅化物接触区的厚度要小于第一金属硅化物接触区的厚度，使得第二金属硅化物接触区本身产生的拉应力减小，并且第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面，使得第二金属硅化物接触区与PMOS晶体管沟道区的距离加大，第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的影响减小，从而提高PMOS晶体管的性能。
进一步，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20~300埃，使得第二抬高源/漏区中的第二金属硅化物接触区产生的拉应力对PMOS晶体管沟道区的影响最小。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (20)
1.一种CMOS的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底具有第一区域和第二区域，第一区域的半导体衬底上形成有NMOS晶体管，所述NMOS晶体管包括：位于第一区域的半导体衬底表面的第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区，第二区域的半导体衬底上形成有PMOS晶体管，所述PMOS晶体管包括：位于第二区域的半导体衬底表面的第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；
在所述半导体衬底表面形成介质层，介质层的表面与第一栅极结构和第二栅极结构的表面齐平；
刻蚀所述介质层，形成暴露所述第一抬高源/漏区的部分表面的第一刻蚀孔，以及暴露所述第二抬高源/漏区的部分表面的第二刻蚀孔；
采用第一离子注入工艺对第一刻蚀孔暴露的第一抬高源/漏区进行第一非晶化处理，形成第一非晶化区；
采用第二离子注入工艺对第二刻蚀孔暴露的第二抬高源/漏区进行第二非晶化处理，形成第二非晶化区，第二非晶化区的厚度小于第一非晶化区的厚度；
在第一非晶化区形成第一金属硅化物接触区，在第二非晶化区形成第二金属硅化物接触区。
2.如权利要求1所述的CMOS的形成方法，其特征在于，第一离子注入工艺的能量大于第二离子注入工艺的能量。
3.如权利要求2所述的CMOS的形成方法，其特征在于，所述第一离子注入工艺的剂量为1E14～1E15atom/cm2，能量为2～20Kev。
4.如权利要求2所述的CMOS的形成方法，其特征在于，所述第二离子注入工艺的剂量为5E13～4E14atom/cm2，能量为500ev～8Kev。
5.如权利要求2所述的CMOS的形成方法，其特征在于，所述第一离子注入和第二离子注入注入的离子为硅离子、锗离子、氮离子或氩离子。
6.如权利要求1所述的CMOS的形成方法，其特征在于，所述第一非晶化区的厚度为50～300埃。
7.如权利要求1所述的CMOS的形成方法，其特征在于，所述第二非晶化区的厚度为5～100埃。
8.如权利要求1所述的CMOS的形成方法，其特征在于，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20～300埃。
9.如权利要求1所述的CMOS的形成方法，其特征在于，所述第一抬高源/漏区包括：位于第一栅极结构两侧第一区域的半导体衬底内的第一源/漏区和位于半导体衬底表面的第二源/漏区，第一源/漏区与第二源/漏区相接触并且位置相对应。
10.如权利要求9所述的CMOS的形成方法，其特征在于，所述第二源/漏区的材料为硅或者掺杂有碳离子的硅。
11.如权利要求1所述的CMOS的形成方法，其特征在于，所述第二抬高源/漏区包括：位于第二栅极结构两侧第二区域的半导体衬底内的第三源/漏区和位于半导体衬底表面的第四源/漏区，第三源/漏区与第四源/漏区相接触并且位置相对应。
12.如权利要求11所述的CMOS的形成方法，其特征在于，所述第三源/漏区与第四源/漏区的材料为硅锗。
13.如权利要求1所述的CMOS的形成方法，其特征在于，所述第一金属硅化物接触区和第二金属硅化物接触区的形成过程为：在第一非晶化区和第二非晶化区表面形成金属层；对所述半导体衬底进行退火，在第一非晶化区形成第一金属硅化物接触区，第一金属硅化物接触区的大小与第一非晶化区的大小相适应，在第二非晶化区形成第二金属硅化物接触区，第二金属硅化物接触区的大小与第二非晶化区的大小相适应；去除未反应的金属层。
14.如权利要求13所述的CMOS的形成方法，其特征在于，所述金属层的材料为镍或钴。
15.如权利要求1所述的CMOS的形成方法，其特征在于，还包括：在第一刻蚀孔和第二刻蚀孔内填充满金属，在第一刻蚀孔内形成第一插塞，在第二刻蚀孔内形成第二插塞。
16.一种CMOS，其特征在于，包括：
半导体衬底，所述半导体衬底具有第一区域和第二区域；
位于第一区域的半导体衬底上的NMOS晶体管，所述NMOS晶体管包括：位于第一区域的半导体衬底表面的第一栅极结构和位于第一栅极结构两侧的第一抬高源/漏区；
位于第一抬高源/漏区内靠近顶部表面的第一金属硅化物接触区；
位于第二区域的半导体衬底上的PMOS晶体管，所述PMOS晶体管包括：位于第二区域的半导体衬底表面的第二栅极结构和位于第二栅极结构两侧的第二抬高源/漏区，第二抬高源/漏区的顶部表面高于第一抬高源/漏区的顶部表面；
位于第二抬高源/漏区内靠近顶部表面的第二金属硅化物接触区，第二金属硅化物接触区的厚度小于第一金属硅化物接触区的厚度。
17.如权利要求16所述的CMOS，其特征在于，所述第一金属硅化物接触区的厚度为50～300埃。
18.如权利要求16所述的CMOS，其特征在于，所述第二金属硅化物接触区的厚度为5～100埃。
19.如权利要求16所述的CMOS，其特征在于，第二抬高源/漏区的顶部表面与第一抬高源/漏区的顶部表面的高度之差为20～300埃。
20.如权利要求16所述的CMOS，其特征在于，第一金属硅化物接触区和第二金属硅化物接触区的材料为硅化镍或硅化钴。
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