CN108257917B - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：形成基底，包括衬底、位于衬底上的栅极结构、位于栅极结构两侧基底内的源漏掺杂区、以及位于基底上且覆盖栅极结构顶部的层间介质层；在栅极结构两侧层间介质层内形成露出源漏掺杂区的第一接触开口；对第一接触开口露出的源漏掺杂区进行预非晶化处理形成非晶层；对靠近源漏掺杂区的部分非晶层进行再结晶处理；在第一接触开口底部形成金属硅化物层；在第一接触开口内形成第一接触孔插塞。本发明通过再结晶处理，修复预非晶化处理的射程末端的缺陷，从而提高金属硅化物层的质量以及质量均一性，且可避免源漏掺杂区与体区发生导通的问题，减小体区漏电流。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，器件关键尺寸是不断变小，相应出现了很多问题。如接触孔插塞与源漏掺杂区之间接触电阻的增加，从而导致半导体器件的响应速度降低，信号出现延迟，驱动电流减小，进而导致半导体器件的性能退化。
为了降低接触孔插塞与源漏掺杂区的接触电阻，引入了金属硅化物工艺，所述金属硅化物具有较低的电阻率，可以显著减小接触电阻，从而提高驱动电流。
随着器件关键尺寸的不断变小，采用金属硅化物工艺后，接触电阻已难以满足工艺需求，因此目前引入了预非晶化(Pre-amorphization Implant，PAI)工艺；通过对源漏掺杂区进行预非晶化工艺，以降低所述源漏掺杂区和沟道区的肖特基势垒高度(SchottkyBarrier Height，SBH)，从而减小接触电阻，进而提高驱动电流。
但是，采用预非晶化工艺后，容易导致所形成半导体结构的电学性能和良率下降。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能和良率。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：形成基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、以及位于所述基底上且覆盖所述栅极结构顶部的层间介质层；在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂区的第一接触开口；对所述第一接触开口露出的所述源漏掺杂区进行预非晶化处理，在所述第一接触开口底部形成非晶层；对靠近所述源漏掺杂区的部分所述非晶层进行再结晶处理；再结晶处理后，在所述第一接触开口的底部形成金属硅化物层；形成所述金属硅化物层后，向所述第一接触开口内填充导电材料，在所述第一接触开口内形成第一接触孔插塞。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、以及位于所述基底上且覆盖所述栅极结构顶部的层间介质层；第一接触开口，位于所述栅极结构两侧的层间介质层内且露出所述源漏掺杂区；非晶层，位于所述第一接触开口底部；其中，所述源漏掺杂区靠近所述非晶层的部分厚度通过再结晶处理所形成。
与现有技术相比，本发明的技术方案具有以下优点：
本发明对第一接触开口露出的源漏掺杂区进行预非晶化处理，在所述第一接触开口底部形成非晶层后，对靠近所述源漏掺杂区的部分所述非晶层进行再结晶处理；通过所述再结晶处理，自所述非晶层底部与所述源漏掺杂区的交界处，沿所述预非晶化处理的射程末端(End Of Range，EOR)至所述非晶层顶部的方向开始重新结晶，并在重新结晶的过程中修复所述射程末端的缺陷；从而可以提高金属硅化物层的形成质量以及质量均一性，且可以减小金属硅化物层形成过程中的金属原子经所述源漏掺杂区和衬底体区(bulk)之间的PN结扩散至体区的可能性，避免所述源漏掺杂区与体区发生导通的问题，相应可以减小所形成半导体结构的体区漏电流(bulk leakage)，进而提高半导体结构的电学性能和良率。
本发明提供一种半导体结构，所述半导体结构包括位于第一接触开口底部的非晶层，其中，所述半导体结构的源漏掺杂区靠近所述非晶层的部分厚度通过经历过再结晶处理所形成；在所述再结晶处理的过程中，使形成所述非晶层时的射程末端(End Of Range，EOR)的缺陷得到修复，从而可以提高金属硅化物层的形成质量以及质量均一性，且可以减小金属硅化物层形成过程中的金属原子经所述源漏掺杂区和衬底体区(bulk)之间的PN结扩散至体区的可能性，可以避免源漏掺杂区与体区(bulk)发生导通的问题，使所形成半导体结构的体区漏电流(bulk leakage)减小，进而提高半导体结构的电学性能和良率。
附图说明
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图12是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，预非晶化(Pre-amorphization Implant，PAI)工艺可以有效降低肖特基势垒高度，但是容易导致所形成半导体结构的电学性能和良率下降。分析其原因在于：
预非晶化工艺通常为离子注入工艺，且为了形成非晶层，所述离子注入工艺的离子能量和离子剂量均较高，但是较高的离子能量和离子剂量容易导致在射程末端(End OfRange，EOR)形成缺陷，即容易在所述非晶层底部形成缺陷。
而目前半导体结构形成工艺中，通常通过金属层中的金属原子与源漏掺杂外延层中的Si原子相互扩散并反应，以形成金属硅化物层。
当射程末端(End Of Range，EOR)出现缺陷时，容易在形成金属硅化物层的过程中出现silicide piping问题，其中，silicide piping指的是：当基底或源漏掺杂外延层具有缺陷问题时，所述缺陷成为金属原子扩散至所述基底或源漏掺杂外延层内的快速通道，金属原子容易通过所述源漏掺杂外延层扩散至沟道区内，甚至穿透所述源漏掺杂外延层与衬底体区(bulk)之间的PN结进入体区内，从而引起所述源漏掺杂外延层与体区发生导通的问题，导致所形成半导体结构的体区漏电流(bulk leakage)增大；此外射程末端的缺陷还容易导致所形成金属硅化物层的质量和质量均一性变差，进而导致半导体结构电学性能和良率的下降。
为了解决所述技术问题，本发明对第一接触开口露出的源漏掺杂区进行预非晶化处理，在所述第一接触开口底部形成非晶层后，对靠近所述源漏掺杂区的部分所述非晶层进行再结晶处理；通过所述再结晶处理，自所述非晶层底部与所述源漏掺杂区的交界处，沿所述预非晶化处理的射程末端(End Of Range，EOR)至所述非晶层顶部的方向开始重新结晶，并在重新结晶的过程中修复所述射程末端的缺陷；从而可以提高金属硅化物层的形成质量以及质量均一性，且可以减小金属硅化物层形成过程中的金属原子经所述源漏掺杂区和衬底体区(bulk)之间的PN结扩散至体区的可能性，避免所述源漏掺杂区与体区发生导通的问题，相应可以减小所形成半导体结构的体区漏电流(bulk leakage)，进而提高半导体结构的电学性能和良率。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图11是本发明半导体结构的形成方法一实施例中各步骤对应结构示意图。
结合参考图1至图5，图1是立体图(仅示意出两个鳍部)，图2是垂直于鳍部延伸方向割线(如图1中AA1割线所示)的剖面结构示意图，图4是沿鳍部延伸方向割线(如图1中BB1割线所示)的剖面结构示意图，形成基底，所述基底包括衬底100、位于所述衬底100上的栅极结构(未标示)、位于所述栅极结构两侧基底内的源漏掺杂区(未标示)、以及位于所述基底上且覆盖所述栅极结构顶部的层间介质层103(如图5所示)。
以下将结合附图，对形成所述基底的步骤做详细说明。
结合参考图1和图2，所述衬底100为后续形成半导体器件提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应管，因此所述基底还包括位于所述衬底100上分立的鳍部(未标示)。在其他实施例中，所述基底用于形成平面晶体管，相应的，所述基底为平面基底。
本实施例中，所述衬底100包括用于形成P型器件的第一区域I以及用于形成N型器件的第二区域II。相应的，位于所述第一区域I衬底100上的鳍部为第一鳍部110，位于所述第二区域II衬底100上的鳍部为第二鳍部120。在其他实施例中，所述基底还可以仅用于形成P型器件或者仅用于形成N型器件。
所述第一区域I和第二区域II可以为相邻区域，也可以为不相邻区域。本实施例中，所述第一区域I和第二区域II为相邻区域。
本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
具体地，形成所述衬底100和鳍部的工艺步骤包括：提供初始基底；在所述初始基底表面形成图形化的鳍部掩膜层200(如图2所示)；以所述鳍部掩膜层200为掩膜刻蚀所述初始基底，刻蚀后的剩余所述初始基底作为衬底100，位于所述衬底100上的凸起作为鳍部。
本实施例中，形成所述衬底100和鳍部后，保留位于鳍部顶部的鳍部掩膜层200。所述鳍部掩膜层200的材料为氮化硅，后续在进行平坦化处理工艺时，所述鳍部掩膜层200顶部表面用于定义平坦化处理工艺的停止位置，并起到保护所述鳍部顶部的作用。
结合参考图3，需要说明的是，形成所述衬底100和鳍部后，所述形成方法还包括：在所述鳍部露出的衬底100上形成隔离结构101，所述隔离结构101覆盖所述鳍部的部分侧壁，且所述隔离结构101顶部低于所述鳍部顶部。
所述隔离结构101作为半导体器件的隔离结构，用于对相邻器件和相邻鳍部起到隔离作用。本实施例中，所述隔离结构101的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
具体地，形成所述隔离结构101的工艺步骤包括：在所述鳍部露出的衬底100上填充隔离膜，所述隔离膜顶部高于所述鳍部掩膜层200(如图2所示)顶部；研磨去除高于所述鳍部掩膜层200顶部的隔离膜；回刻部分厚度的剩余隔离膜形成隔离结构101；去除所述鳍部掩膜层200。
参考图4，在所述衬底100上形成栅极结构(未标示)。
本实施例中，所述基底包括衬底100以及位于所述衬底100上分立的鳍部，因此所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和顶部表面。
具体地，位于所述第一区域I的栅极结构为第一栅极结构610(如图4所示)，所述第一栅极结构610横跨所述第一鳍部110，且覆盖所述第一鳍部110的部分侧壁表面和顶部表面；位于所述第二区域II的栅极结构为第二栅极结构620(如图4所示)，所述第二栅极结构620横跨所述第二鳍部120，且覆盖所述第二鳍部120的部分侧壁表面和顶部表面。
本实施例中，采用后形成高k栅介质层后形成栅电极层(high k last metal gatelast)的工艺形成所述栅极结构，因此形成所述栅极结构之前，所述形成方法还包括：形成横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的伪栅结构(dummy gate)；在所述伪栅结构两侧的鳍部内形成源漏掺杂区(未标示)；形成所述源漏掺杂区后，在所述伪栅结构露出的基底上形成底部介质层102，所述底部介质层102覆盖所述源漏掺杂区，且所述底部介质层102露出所述伪栅结构顶部；形成所述底部介质层102后，去除所述伪栅结构，在所述底部介质层102内形成开口(图未示)。
所述衬底100包括第一区域I和第二区域II，相应的，位于所述第一区域I伪栅结构两侧第一鳍部110内的源漏掺杂区为第一源漏掺杂区(图未示)，位于所述第二区域伪栅结构两侧第二鳍部120内的源漏掺杂区为第二源漏掺杂区(图未示)；位于所述第一区域I底部介质层102内的开口为第一开口(图未示)，位于所述第二区域II底部介质层102内的开口为第二开口(图未示)。
所述伪栅结构为形成所述第一栅极结构610和第二栅极结构620占据空间位置。所述伪栅结构为单层结构或叠层结构。所述伪栅结构包括伪栅层；或者所述伪栅结构包括伪氧化层以及位于所述伪氧化层上的伪栅层。其中，所述伪栅层的材料为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳，所述伪氧化层的材料为氧化硅或氮氧化硅。
所述第一源漏掺杂区用于作为后续所形成P型器件的源区或漏区，所述第二源漏掺杂区用于作为后续所形成N型器件的源区或漏区。本实施例中，通过选择性外延工艺(EPI)形成所述第一源漏掺杂区和第二源漏掺杂区。
具体地，形成所述第一源漏掺杂区的步骤包括：在所述第一区域I伪栅结构两侧的第一鳍部110内形成第一外延层112，且在形成所述第一外延层112的过程中，原位自掺杂P型离子以形成所述第一源漏掺杂区。所述第一外延层112的材料可以为Si或SiGe，所述P型离子包括B、Ga和In中的一种或多种。本实施例中，所述第一外延层112的材料为Si；所述P型离子为Ge，即所述第一源漏掺杂区的掺杂离子为Ge离子。Ge离子的掺杂浓度根据实际工艺需求而定，本实施例中，Ge离子的原子百分比含量为35％至65％。
具体地，形成所述第二源漏掺杂区的步骤包括：在所述第二区域II伪栅结构两侧的第二鳍部120内形成第二外延层122，且在形成所述第二外延层122的过程中，原位自掺杂N型离子以形成所述第二源漏掺杂区。所述第二外延层122的材料可以为Si或SiC，所述N型离子包括P和As中的一种或两种。本实施例中，所述第二外延层122的材料为Si；所述N型离子为P，即所述第二源漏掺杂区的掺杂离子为P离子。P离子的掺杂浓度根据实际工艺需求而定，本实施例中，P离子的掺杂浓度为2E20atom/cm3至2E21atom/cm3。
本实施例中，所述第一外延层112的顶部高于所述第一鳍部110的顶部，所述第二外延层122的顶部高于所述第二鳍部120的顶部。在其他实施例中，所述第一外延层的顶部还可以与所述第一鳍部的顶部齐平，所述第二外延层的顶部还可以与所述第二鳍部的顶部齐平。
本实施例中，通过选择性外延工艺形成所述第一源漏掺杂区和第二源漏掺杂区。在其他实施例中，还可以进行离子掺杂的非外延层方式形成所述第一源漏掺杂区和第二源漏掺杂区，也就是说，可以通过直接对所述第一区域伪栅结构两侧的第一鳍部进行离子掺杂工艺，以形成所述第一源漏掺杂区，通过直接对所述第二区域伪栅结构两侧的第二鳍部进行离子掺杂工艺，以形成所述第二源漏掺杂区。
所述底部介质层102的材料为绝缘材料。本实施例中，所述底部介质层102的材料为氧化硅。在其他实施例中，所述底部介质层的材料还可以为氮化硅或氮氧化硅。
需要说明的是，形成所述伪栅结构后，形成所述源漏掺杂区之前，所述形成方法还包括：在所述伪栅结构的侧壁上形成侧墙130。所述侧墙130可用于定义所述第一源漏掺杂区和第二源漏掺杂区的位置。所述侧墙130的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙130可以为单层结构或叠层结构。本实施例中，所述侧墙130为单层结构，所述侧墙130的材料为氮化硅。
本实施例中，在所述第一开口中形成所述第一栅极结构610，在所述第二开口中形成所述第二栅极结构620，且所述第一栅极结构610和第二栅极结构620顶部与所述底部介质层102顶部齐平。
具体地，形成所述第一栅极结构610和第二栅极结构620的步骤包括：在所述第一开口的侧壁和底部、第二开口的侧壁和底部形成栅介质层310，所述栅介质层310还覆盖所述底部介质层102顶部；在所述栅介质层310上形成盖帽层410；在所述盖帽层410上形成P型功函数层320；去除所述第二区域II的P型功函数层320，露出所述盖帽层410；在所述第一区域I的P型功函数层320以及第二区域II的盖帽层410上形成N型功函数层330；在所述N型功函数层330上形成栅极阻挡层420；在所述栅极阻挡层420上形成填充满所述第一开口和第二开口的金属层510；去除高于所述底部介质层102的金属层510，且还去除高于所述底部介质层102的栅极阻挡层420、N型功函数层330、P型功函数层320、盖帽层410和栅介质层310；其中，所述第一开口中的栅介质层310、盖帽层410、P型功函数层320、N型功函数层330、栅极阻挡层420和金属层510用于构成所述第一栅极结构610，所述第二开口中的栅介质层310、盖帽层410、N型功函数层330、栅极阻挡层420和金属层510用于构成所述第二栅极结构620。
相应的，所述第一源漏掺杂区位于所述第一栅极结构610两侧的第一鳍部110内，所述第二源漏掺杂区位于所述第二栅极结构620两侧的第二鳍部120内。
本实施例中，所述栅介质层310包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。
所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部之间的界面态密度，且避免所述高k栅介质层与鳍部直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
所述盖帽层410不仅对所述栅介质层310起到保护作用，避免所述N型功函数层330和P型功函数层320的金属离子扩散至所述栅介质层310中；所述盖帽层410还可以防止所述栅介质层310中的氧离子扩散至所述N型功函数层330和P型功函数层320内，从而避免所述栅介质层310中氧空位含量增加的问题。本实施例中，所述盖帽层410的材料为TiN。在其他实施例中，所述盖帽层的材料还可以为TiSiN或TaN。
一方面，所述栅极阻挡层420用于对所述N型功函数层330和P型功函数层320起到保护作用，防止所述金属层510中的易扩散离子扩散至所述N型功函数层330和P型功函数层320内；另一方面，金属层510在所述栅极阻挡层420上的沉积效果较好，所述栅极阻挡层420可以提高所述金属层510的形成质量。本实施例中，所述栅极阻挡层420的材料为TiN。在其他实施例中，所述栅极阻挡层的材料还可以为TiSiN。
所述P型功函数层320的材料为P型功函数材料，P型功函数材料功函数范围为5.1eV至5.5eV，例如，5.2eV、5.3eV或5.4eV。所述P型功函数层320的材料为Ta、TiN、TaN、TaSiN或TiSiN中的一种或几种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述P型功函数层320。
所述N型功函数层330的材料为N型功函数材料，N型功函数材料功函数范围为3.9eV至4.5eV，例如为4eV、4.1eV或4.3eV。所述N型功函数层330的材料可以为TiAl、TiAlC、TaAlN、TiAlN、TaCN和AlN中的一种或多种，可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述N型功函数层330。
本实施例中，所述金属层510的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
参考图5，在所述基底上形成层间介质层103，所述层间介质层103覆盖所述栅极结构(未标示)顶部和底部介质层102顶部。
具体地，形成所述层间介质层103的步骤包括：形成覆盖所述栅极结构顶部和底部介质层102顶部的层间介质膜；对所述层间介质膜进行平坦化工艺，形成层间介质层103且所述层间介质层103顶部高于所述栅极结构顶部。
所述层间介质层103的材料为绝缘材料。本实施例中，为了提高工艺兼容性，所述层间介质层103的材料和所述底部介质层102的材料相同，所述层间介质层103的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
在其他实施例中，还可以采用先形成高k栅介质层先形成栅电极层(high k firstmetal gate first)的工艺形成所述栅极结构。相应的，形成所述基底的步骤包括：提供初始衬底；刻蚀所述初始衬底，形成衬底以及位于所述衬底上分立的鳍部，所述衬底包括用于形成P型器件的第一区域和用于形成N型器件的第二区域；形成横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的栅极结构；在所述栅极结构两侧的鳍部内形成源漏掺杂区；在所述栅极结构露出的基底上形成层间介质层，所述层间介质层顶部高于所述栅极结构顶部。
参考图6，在所述栅极结构(未标示)两侧的层间介质层103内形成露出所述源漏掺杂区(未标示)的第一接触开口155。
所述第一区域I的第一接触开口155露出所述第一栅极结构610两侧的第一源漏掺杂区(图未示)，所述第二区域II的第一接触开口155露出所述第二栅极结构620两侧的第二源漏掺杂区(图未示)。本实施例中，所述第一区域I的第一接触开口155贯穿所述第一区域I的层间介质层103和底部介质层102，所述第二区域II的第一接触开口155贯穿所述第二区域II的层间介质层103和底部介质层102。
所述第一接触开口155为后续形成与所述第一源漏掺杂区和第二源漏掺杂区相接触的第一接触孔插塞提供空间位置。具体地，采用干法刻蚀的方式去除所述第一源漏掺杂区上方以及第二源漏掺杂区上方的层间介质层103和底部介质层102。
需要说明的是，本实施例中，所述第一接触开口155采用非自对准工艺形成。所以在刻蚀所述层间介质层103和底部介质层102之前，还在部分所述层间介质层103上形成图形层；在形成所述第一接触开口155的步骤中，以所述图形层为掩膜进行刻蚀。在其他实施例中，所述第一接触开口也可以通过自对准工艺形成。
还需要说明的是，在形成所述第一接触开口155的过程中，还去除部分厚度的所述第一外延层112和第二外延层122。
参考图7，对所述第一接触开口155露出的所述源漏掺杂区(图未示)进行预非晶化(Pre-amorphization Implant，PAI)处理113，在所述第一接触开口155底部形成非晶层630。
通过对所述源漏掺杂区进行预非晶化处理113，不仅有利于降低所述第一源漏掺杂区和沟道区的肖特基势垒高度、所述第二源漏掺杂区和沟道区的肖特基势垒高度，还可以将所述第一接触开口155底部部分厚度的基底转化为非晶层630，从而有利于提高后续金属硅化物层的形成质量以及质量均一性。
所述基底为含硅基底，即所述基底的材料为硅，相应的，所述非晶层630的材料为非晶硅。具体到本实施例中，所述第一栅极结构610两侧的第一鳍部110内形成有第一外延层112，所述第一源漏掺杂区位于所述第一外延层112内，所述第二栅极结构620两侧的第二鳍部120内形成有第二外延层122，所述第二源漏掺杂区位于所述第二外延层122内，因此，进行所述预非晶化处理113的步骤中，将部分厚度的所述第一外延层112和第二外延层122转化为非晶层630。
本实施例中，所述预非晶化处理113为离子注入工艺；所述离子注入工艺的注入离子为Ge离子，注入的离子能量为3KeV至10KeV，注入的离子剂量为1E14atom/cm2至3E15atom/cm2。
本实施例中，完成所述预非晶化处理113后，所述非晶层630的厚度为
Figure BDA0001195395830000121
参考图8，对靠近所述源漏掺杂区(未标示)的部分所述非晶层630进行再结晶处理631。
完成所述预非晶化处理113(如图7所示)后，所述离子注入工艺的射程末端(EndOf Range，EOR)容易出现缺陷，因此通过所述再结晶处理631，自所述非晶层630底部与所述源漏掺杂区的交界处，沿所述射程末端至所述非晶层630顶部的方向开始重新结晶，并在重新结晶的过程中修复所述射程末端处的缺陷。
具体地，自所述第一区域I非晶层630底部与所述第一外延层112的交界处开始结晶，自所述第二区域II非晶层630底部与所述第二外延层122的交界处开始结晶。本实施例中，所述再结晶处理631的工艺为固相外延再结晶工艺(SolidPhase Epitaxy Regrowth，SPER)。
具体地，所述固相外延再结晶工艺为低温炉管工艺。在低温条件下，自所述非晶层630底部与所述源漏掺杂区的交界处，沿所述射程末端(End Of Range，EOR)至所述非晶层630顶部的方向开始重新结晶。因此所述低温炉管工艺的工艺温度不宜过高，也不宜过低。如果工艺温度过低，则再结晶效果较差，相应的，修复射程末端处缺陷的效果也较差；如果工艺温度过高，容易导致再结晶处理631后剩余非晶层630的厚度过小，从而容易降低后续所形成金属硅化物层的质量以及质量均一性。为此，本实施例中，所述低温炉管工艺的工艺温度500℃至750℃。
所述低温炉管工艺的工艺时间不宜过短，也不宜过长。如果工艺时间过短，则在预设工艺温度下难以达到再结晶的效果，相应的，所述工艺时间不足以修复缺陷；如果工艺时间过长，则容易导致所述非晶层630发生再结晶的程度过大，甚至使所述非晶层630完全再结晶，反而容易对后续金属硅化物层的形成质量以及所形成半导体结构的性能产生不良影响。为此，本实施例中，所述低温炉管工艺的工艺时间为30分钟至120分钟。
图8中虚线表示所述再结晶处理631之前所述非晶层630的轮廓，因此，完成所述再结晶处理631后，使得所述非晶层630的厚度减小。本实施例中，完成所述再结晶处理631后，所述非晶层630的厚度为
Figure BDA0001195395830000131
在另一实施例中，所述固相外延再结晶工艺还可以为激光退火工艺。具体地，所述激光退火工的退火温度为900℃至1000℃，退火时间为0.5毫秒至2毫秒。在高温条件下进行毫秒级退火，能够快速有效地实现再结晶，同时可以降低热预算。
结合参考图9，需要说明的是，完成所述预非晶化处理631(如图8所示)后，所述形成方法还包括：在所述栅极结构(未标示)上方的层间介质层103内形成露出所述栅极结构顶部的第二接触开口156。
所述第二接触开口156为后续形成与所述栅极结构电连接的第二接触孔插塞提供空间位置。其中，位于所述第一区域I的第二接触开口156贯穿所述第一栅极结构610上方的层间介质层103并露出所述第一栅极结构610顶部，位于所述第二区域II的第二接触开口156贯穿所述第二栅极结构620上方的层间介质层103并露出所述第二栅极结构620顶部。
具体地，在所述第一接触开口155(如图8所示)内形成填充层210，所述填充层210还覆盖所述层间介质层103顶部；在所述填充层210上形成图形化的光刻胶层；以所述光刻胶层为掩膜，刻蚀所述填充层210和层间介质层103，在所述第一栅极结构610上方的层间介质层103内以及所述第二栅极结构620上方的层间介质层103内形成第二接触开口156；形成所述第二接触开口156后，去除所述光刻胶层和填充层210。
本实施例中，所述填充层210的材料为有机介电材料、底部抗反射层材料、深紫外光吸收氧化硅材料或无定形碳。
参考图10，再结晶处理631(如图8所示)后，在所述第一接触开口155的底部形成金属硅化物层640。
后续步骤包括在所述第一接触开口155中形成第一接触孔插塞，所述第一接触孔插塞用于与所述源漏掺杂区实现电连接，所述金属硅化物层640用于减小接触区域的接触电阻。
本实施例中，形成所述金属硅化物层640的步骤包括：在所述第一接触开口155表面保形覆盖金属层(图未示)；形成所述金属层后，对所述基底进行退火处理，使所述金属层与硅反应，将所述金属层转化为金属硅化物层640。
具体到本实施例中，所述金属层与所述第一外延层112和第二外延层122反应，以形成所述金属硅化物层640，相应的，所述金属层还与所述非晶层630(如图8所示)进行反应。
本实施例中，所述金属层的材料为Ti，所述第一外延层112和第二外延层122的材料为Si，因此在所述退火处理的过程中，所述金属层中的Ti原子与所述第一外延层112和第二外延层122中的Si原子相互扩散并反应，从而形成材料为TiSi的金属硅化物层640。在其他实施例中，所述金属层还可以为Ni，相应的，所述金属硅化物层的材料为NiSi。
本实施例中，所述退火处理为激光退火处理，所述激光退火处理的工艺压强为一个标准大气压。在其他实施例中，所述退火处理还可以为快速热退火处理。
需要说明的是，为了保证所述金属层与所述第一外延层112和第二外延层122反应的效果，使所形成金属硅化物层640的厚度和质量满足工艺需求，且避免对所述基底内已有的掺杂离子造成不良影响，本实施例中，退火温度为700℃至1000℃。
还需要说明的是，所述金属硅化物层640的厚度影响所述接触区域的接触电阻；且当所述金属硅化物层640的厚度过大时，容易导致所述金属层在所述第一接触开口155表面的覆盖性较差，所述金属层中容易出现孔(void)缺陷，从而降低所形成金属硅化物层640的质量，进而影响所形成半导体结构的电学性能。因此，为了使得所形成半导体结构的电学性能满足工艺需求，本实施例中，所述金属硅化物层640的厚度为
Figure BDA0001195395830000141
本实施例中，采用物理气相沉积工艺形成所述金属层，所述金属层还位于所述第一接触开口155侧壁，且还位于所述第二接触开口156的底部和侧壁；其中，形成所述金属硅化物层640的步骤中，位于所述第一接触开口155底部的金属层与硅发生反应，且形成所述金属硅化物层640后，保留位于所述第一接触开口155侧壁、第二接触开口156底部和侧壁的金属层。在其他实施例中，形成所述金属层的工艺还可以为化学气相沉积工艺或原子层沉积工艺。
为了提高所述金属硅化物层640的形成质量，使所述金属硅化物层640与所述源漏掺杂区可以较好地实现电连接，形成所述金属层之前，所述形成方法还包括：对所述第一接触开口155进行预清洗(Pre-clean)工艺。通过所述预清洗工艺，可去除所述第一接触开口155内的自然氧化层(native oxide)，为形成所述金属层提供良好的界面态。本实施例中，所述预清洗工艺可以为SiCoNi工艺或者氢氟酸的气相刻蚀工艺。
本实施例中，在形成所述金属层后，对所述基底进行退火处理之前，所述形成方法还包括：在所述金属层上形成阻挡层800。
所述阻挡层800的作用在于：一方面，可以防止后续在所述第一接触开口155中形成第一接触孔插塞时所采用的反应物与所述第一外延层112和第二外延层122发生反应，也可以防止所采用的反应物与所形成的金属硅化物层640发生反应；另一方面，所述阻挡层800用于在后续形成第一接触孔插塞时，提高导电材料在所述第一接触开口155内的粘附性，所述阻挡层800可以起到接触孔衬垫层的作用。本实施例中，所述阻挡层800的材料为TiN。
此外，所述第一栅极结构610上方的层间介质层103内、以及所述第二栅极结构620上方的层间介质层103内形成有第二接触开口156，因此对所述第一接触开口155进行预清洗工艺的步骤中，还对所述第二接触开口156进行所述预清洗工艺；形成所述阻挡层800的步骤中，还在所述第二接触开口156内的金属层上形成所述阻挡层800。
参考图11，形成所述金属硅化物层640后，向所述第一接触开口155(如图10所示)内填充导电材料，在所述第一接触开口155内形成第一接触孔插塞850。
所述第一接触孔插塞850与所述源漏掺杂区实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
具体地，形成所述第一接触孔插塞850的步骤包括：向所述第一接触开口155中填充满导电材料，所述导电材料还位于所述层间介质层103顶部；对所述导电材料进行平坦化处理，去除高于所述层间介质层103顶部的导电材料，在所述第一接触开口155内形成所述第一接触孔插塞850。
本实施例中，所述第一接触孔插塞850的材料为W，可以采用化学气相沉积工艺、溅射工艺或电镀工艺形成所述第一接触孔插塞850。在其他实施例中，所述第一接触孔插塞的材料还可以是Al、Cu、Ag或Au等金属材料。
需要说明的是，所述第一栅极结构610上方的层间介质层103内、以及所述第二栅极结构620上方的层间介质层103内形成有第二接触开口156，因此向所述第一接触开口155内填充导电材料的步骤中，还向所述第二接触开口156内填充导电材料，在所述第二接触开口156内形成第二接触孔插塞860。所述第二接触孔插塞860与所述栅极结构实现电连接，用于实现半导体器件内的电连接，还用于实现器件与器件之间的电连接。
本实施例中，对第一接触开口155(如图7所示)露出的源漏掺杂区(图未示)进行预非晶化处理113(如图7所示)，在所述第一接触开口155底部形成非晶层630(如图7所示)后，对靠近所述源漏掺杂区的部分所述非晶层630进行再结晶处理631(如图8所示)；通过所述再结晶处理631，自所述非晶层630底部与所述源漏掺杂区交界处，沿所述预非晶化处理113的射程末端至所述非晶层630顶部的方向开始重新结晶，并在重新结晶的过程中修复所述射程末端的缺陷；从而可以提高所述金属硅化物层640(如图10所示)的形成质量以及质量均一性，且可以减小金属硅化物层640形成过程中的金属原子经所述源漏掺杂区和衬底100体区(bulk)之间的PN结扩散至体区的可能性，避免所述源漏掺杂区与体区发生导通的问题，相应可以减小所形成半导体结构的体区漏电流(bulk leakage)，进而提高半导体结构的电学性能和良率。
参考图12，示出了本发明半导体结构一实施例的结构示意图。相应的，本发明还提供一种半导体结构，包括：
基底，所述基底包括衬底900、位于所述衬底900上的栅极结构(未标示)、位于所述栅极结构两侧基底内的源漏掺杂区(图未示)、以及位于所述基底上且覆盖所述栅极结构顶部的介质层902；接触开口950，位于所述栅极结构两侧的介质层902内且露出所述源漏掺杂区；非晶层960，位于所述接触开口950底部；其中，所述源漏掺杂区靠近所述非晶层960的部分厚度通过再结晶处理所形成。
本实施例中，所述半导体结构为鳍式场效应管，因此所述基底还包括位于所述衬底900上分立的鳍部(未标示)。在其他实施例中，所述半导体结构为平面晶体管，相应的，所述基底为平面基底。
本实施例中，所述衬底900包括具有P型器件的第一区域I以及具有N型器件的第二区域II。相应的，位于所述第一区域I衬底900上的鳍部为第一鳍部910，位于所述第二区域II衬底900上的鳍部为第二鳍部920。在其他实施例中，所述基底还可以仅包括具有P型器件的第一区域或者仅包括具有N型器件的第二区域。
所述第一区域I和第二区域II可以为相邻区域，也可以为不相邻区域。本实施例中，所述第一区域I和第二区域II为相邻区域。
因此，位于所述第一区域I的栅极结构为第一栅极结构941，所述第一栅极结构941横跨所述第一鳍部910，且覆盖所述第一鳍部910的部分侧壁表面和顶部表面；位于所述第二区域II的栅极结构为第二栅极结构942，所述第二栅极结构942横跨所述第二鳍部920，且覆盖所述第二鳍部920的部分侧壁表面和顶部表面。
相应的，位于所述第一栅极结构941两侧第一鳍部910内的源漏掺杂区为第一源漏掺杂区(图未示)，位于所述第二栅极结构942两侧第二鳍部920内的源漏掺杂区为第二源漏掺杂区(图未示)；位于所述第一区域I的接触开口950露出所述第一源漏掺杂区，位于所述第二区域II的接触开口950露出所述第二源漏掺杂区。
本实施例中，所述衬底900为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
所述鳍部的材料与所述衬底900的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部910和第二鳍部920的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述半导体结构还包括：位于相邻所述鳍部之间衬底900上的隔离结构901，所述隔离结构901覆盖所述鳍部的部分侧壁，且所述隔离结构901顶部低于所述鳍部顶部。所述隔离结构901作为半导体器件的隔离结构，用于对相邻器件和鳍部起到隔离作用。本实施例中，所述隔离结构901的材料为氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氮氧化硅。
需要说明的是，本实施例中，所述半导体结构还包括：位于所述第一栅极结构941两侧第一鳍部910内的第一外延层912，位于所述第二栅极结构942两侧第二鳍部920内的第二外延层922；其中，所述第一源漏掺杂区位于所述第一外延层912内，所述第二源漏掺杂区位于所述第二外延层922内。
所述第一外延层912的材料可以为Si或SiGe，所述第一源漏掺杂区的掺杂离子包括B、Ga和In中的一种或多种。本实施例中，所述第一外延层912的材料为Si；所述第一源漏掺杂区的掺杂离子为Ge离子。Ge离子的掺杂浓度根据实际工艺需求而定，本实施例中，Ge离子的原子百分比含量为35％至65％。
所述第二外延层922的材料可以为Si或SiC，所述第二源漏掺杂区的掺杂离子包括P和As中的一种或两种。本实施例中，所述第二外延层922的材料为Si；所述第二源漏掺杂区的掺杂离子为P离子。P离子的掺杂浓度根据实际工艺需求而定，本实施例中，P离子的掺杂浓度为2E20atom/cm3至2E21atom/cm3。
本实施例中，所述第一外延层912的顶部高于所述第一鳍部910的顶部，所述第二外延层922的顶部高于所述第二鳍部920的顶部。在其他实施例中，所述第一外延层的顶部还可以与所述第一鳍部的顶部齐平，所述第二外延层的顶部还可以与所述第二鳍部的顶部齐平。
在其他实施例中，所述第一栅极结构两侧第一鳍部内可以不具有第一外延层，所述第二栅极结构两侧第二鳍部内也可以不具有第二外延层；因此，所述第一源漏掺杂区可以位于所述第一鳍部内，所述第二源漏掺杂区可以位于所述第二鳍部内。
所述非晶层960不仅有利于降低所述第一源漏掺杂区和沟道区的肖特基势垒高度、所述第二源漏掺杂区和沟道区的肖特基势垒高度，还有利于提高金属硅化物层的形成质量和质量均一性。
本实施例中，所述非晶层960为通过对所述源漏掺杂区进行预非晶化离子注入所形成。具体到本实施例中，所述第一区域I的非晶层960由所述第一外延层912转化而来，所述第二区域II的非晶层960由所述第二外延层922转化而来；所述第一外延层912和第二外延层922的材料为硅，因此所述非晶层630的材料为非晶硅。
所述源漏掺杂区靠近所述非晶层960的部分厚度通过所述非晶层960经历再结晶处理所形成。本实施例中，所述再结晶处理的工艺为固相外延再结晶工艺(SolidPhaseEpitaxy Regrowth，SPER)。
具体地，所述固相外延再结晶工艺为低温炉管工艺。通过低温条件下的再结晶处理，使形成所述非晶层960时的射程末端(End Of Range，EOR)的缺陷得到修复。因此，相比未经历再结晶处理的情况，本实施例所述非晶层630的厚度更小。
在另一实施例中，所述固相外延再结晶工艺还可以为激光退火工艺。在高温条件下进行毫秒级退火，能够快速有效地实现再结晶，同时可以降低热预算。
本实施例中，所述栅极结构为金属栅极结构，即所述第一栅极结构941和第二栅极结构942为金属栅极结构。所述栅极结构包括横跨所述鳍部且覆盖所述鳍部部分顶部表面和侧壁表面的栅介质层(未标示)、以及位于所述栅介质层上的金属层(未标示)，且所述栅极结构位于所述介质层902内。
相应的，所述第一栅极结构941横跨所述第一鳍部910，且覆盖所述第一鳍部910的部分顶部表面和侧壁表面，所述第二栅极结构942横跨所述第二鳍部920，且覆盖所述第二鳍部920的部分顶部表面和侧壁表面。
本实施例中，所述栅介质层包括界面层(IL，Interfacial Layer)(未标示)以及位于所述界面层表面的高k栅介质层(未标示)。
所述界面层为形成所述高k栅介质层提供良好的界面基础，从而提高所述高k栅介质层的质量，减小所述高k栅介质层与鳍部之间的界面态密度，且避免所述高k栅介质层与鳍部直接接触造成的不良影响。所述界面层的材料为氧化硅或氮氧化硅。
所述高k栅介质层的材料为相对介电常数大于氧化硅相对介电常数的栅介质材料。本实施例中，所述高k栅介质层的材料为HfO2。在其他实施例中，所述高k栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，所述金属层的材料为W。在其他实施例中，所述金属层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti。
需要说明的是，所述半导体结构还包括：位于所述栅极结构侧壁上的侧墙930，所述侧墙930用于定于所述源漏掺杂区的位置。所述侧墙930的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼，所述侧墙930可以为单层结构或叠层结构。本实施例中，所述侧墙930为单层结构，所述侧墙930的材料为氮化硅。
所述介质层902的材料为绝缘材料，所述介质层902为接触孔插塞形成工艺提供工艺平台。本实施例中，所述介质层902的材料为氧化硅。在其他实施例中，所述层间介质层的材料还可以为氮化硅或氮氧化硅。
本实施例所述半导体结构包括位于接触开口950底部的非晶层960，其中，所述半导体结构的源漏掺杂区靠近所述非晶层960的部分厚度通过再结晶处理所形成；在所述再结晶处理的过程中，使形成所述非晶层960时的射程末端(End Of Range，EOR)的缺陷得到修复，从而可以提高金属硅化物层的形成质量以及质量均一性，且可以减小金属硅化物层形成过程中的金属原子经所述源漏掺杂区和衬底体区(bulk)之间的PN结扩散至体区的可能性，可以避免源漏掺杂区与体区(bulk)发生导通的问题，使所形成半导体结构的体区漏电流(bulk leakage)减小，进而提高半导体结构的电学性能和良率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、以及位于所述基底上且覆盖所述栅极结构顶部的层间介质层；
在所述栅极结构两侧的层间介质层内形成露出所述源漏掺杂区的第一接触开口；
对所述第一接触开口露出的所述源漏掺杂区进行预非晶化处理，在所述第一接触开口底部形成非晶层；所述预非晶化处理为离子注入工艺；
仅对靠近所述源漏掺杂区的部分所述非晶层进行再结晶处理,通过所述再结晶处理，自所述非晶层底部与所述源漏掺杂区的交界处，沿所述离子注入工艺的射程末端至所述非晶层顶部的方向开始重新结晶，并在重新结晶的过程中修复所述射程末端处的缺陷；
再结晶处理后，在所述第一接触开口的底部形成金属硅化物层；
形成所述金属硅化物层后，向所述第一接触开口内填充导电材料，在所述第一接触开口内形成第一接触孔插塞；
其中，所述再结晶处理的工艺仅为激光退火工艺或仅为低温炉管工艺。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述预非晶化处理为离子注入工艺；
所述离子注入工艺的注入离子为Ge离子，注入的离子能量为3KeV至10KeV，注入的离子剂量为1E14atom/cm2至3E15atom/cm2。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，所述低温炉管工艺的参数包括：工艺温度为500℃至750℃，工艺时间为30分钟至120分钟。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述激光退火工艺的参数包括：退火温度为900℃至1000℃，退火时间为0.5毫秒至2毫秒。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述基底为含硅基底；
所述非晶层的材料为非晶硅；
形成所述金属硅化物层的步骤包括：在所述第一接触开口表面保形覆盖金属层；形成所述金属层后，对所述基底进行退火处理，使所述金属层与硅反应，将所述金属层转化为金属硅化物层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属硅化物层的厚度为
Figure FDA0002860634250000021
至
Figure FDA0002860634250000022
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述源漏掺杂区的掺杂离子包括Ge离子，Ge离子的原子百分比含量为35％至65％；
或者，
所述源漏掺杂区的掺杂离子包括P离子，P离子的掺杂浓度为2E20atom/cm3至2E21atom/cm3。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，再结晶处理后，在所述第一接触开口的底部形成金属硅化物层之前，所述形成方法还包括：在所述栅极结构上方的层间介质层内形成露出所述栅极结构顶部的第二接触开口；
向所述第一接触开口内填充导电材料的步骤中，还向所述第二接触开口内填充导电材料，在所述第二接触开口内形成第二接触孔插塞。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，形成基底的步骤中，所述基底还包括位于所述衬底上分立的鳍部；
所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和顶部表面；
所述源漏掺杂区位于所述栅极结构两侧的鳍部内。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成基底的步骤包括：提供初始衬底；刻蚀所述初始衬底，形成衬底以及位于所述衬底上分立的鳍部，所述衬底包括用于形成P型器件的第一区域和用于形成N型器件的第二区域；形成横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的伪栅结构；在所述伪栅结构两侧的鳍部内形成源漏掺杂区；在所述伪栅结构露出的基底上形成底部介质层，所述底部介质层露出所述伪栅结构顶部；去除所述伪栅结构，在所述底部介质层内形成开口；在所述开口中形成栅极结构，且所述栅极结构顶部与所述底部介质层顶部齐平；在所述基底上形成层间介质层，所述层间介质层覆盖所述栅极结构顶部和底部介质层顶部；
或者，
形成基底的步骤包括：提供初始衬底；刻蚀所述初始衬底，形成衬底以及位于所述衬底上分立的鳍部，所述衬底包括用于形成P型器件的第一区域和用于形成N型器件的第二区域；形成横跨所述鳍部且覆盖鳍部部分顶部表面和侧壁表面的栅极结构；在所述栅极结构两侧的鳍部内形成源漏掺杂区；在所述栅极结构露出的基底上形成层间介质层，所述层间介质层顶部高于所述栅极结构顶部。
11.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、以及位于所述基底上且覆盖所述栅极结构顶部的层间介质层；
接触开口，位于所述栅极结构两侧的层间介质层内且露出所述源漏掺杂区；
非晶层，位于所述接触开口底部；
其中，所述源漏掺杂区靠近所述非晶层的部分厚度通过再结晶处理所形成；
其中，所述再结晶处理的工艺仅为激光退火工艺或仅为低温炉管工艺。
12.如权利要求11所述的半导体结构，其特征在于，所述源漏掺杂区的掺杂离子包括Ge离子，Ge离子的原子百分比含量为35％至65％；
或者，
所述源漏掺杂区的掺杂离子包括P离子，P离子的掺杂浓度为2E20atom/cm3至2E21atom/cm3。
13.如权利要求11所述的半导体结构，其特征在于，所述非晶层为通过对所述源漏掺杂区进行预非晶化离子注入所形成。
14.如权利要求11所述的半导体结构，其特征在于，所述非晶层的材料为非晶硅。
15.如权利要求11所述的半导体结构，其特征在于，所述基底还包括位于所述衬底上分立的鳍部；
所述栅极结构横跨所述鳍部，且覆盖所述鳍部的部分侧壁表面和顶部表面；
所述源漏掺杂区位于所述栅极结构两侧的鳍部内。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109637976B (zh) * 2018-11-13 2021-06-04 长江存储科技有限责任公司 3d nand闪存的制作方法和连接结构
US11094795B2 (en) 2018-11-20 2021-08-17 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
CN113644050B (zh) * 2021-07-29 2024-06-11 上海华力集成电路制造有限公司 高介电常数金属栅mos晶体管及其制造方法
CN115547936B (zh) * 2022-12-02 2023-06-16 合肥晶合集成电路股份有限公司 半导体结构的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622294A (zh) * 2003-09-18 2005-06-01 国际商业机器公司 改善有缺陷的半导体材料质量的方法
CN104681436A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
CN105097511A (zh) * 2014-04-18 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7285473B2 (en) * 2005-01-07 2007-10-23 International Business Machines Corporation Method for fabricating low-defect-density changed orientation Si
CN102456613B (zh) * 2010-10-29 2014-08-20 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103579234A (zh) * 2012-08-03 2014-02-12 中国科学院微电子研究所 一种半导体结构及其制造方法
CN103579112B (zh) * 2012-08-03 2017-01-25 中芯国际集成电路制造(上海)有限公司 Cmos及其形成方法
CN105655255A (zh) * 2015-12-17 2016-06-08 北京大学 一种应变锗器件的制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1622294A (zh) * 2003-09-18 2005-06-01 国际商业机器公司 改善有缺陷的半导体材料质量的方法
CN104681436A (zh) * 2013-11-26 2015-06-03 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
CN105097511A (zh) * 2014-04-18 2015-11-25 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法

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