CN107346783B - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构及其制造方法，所述方法包括：提供包括第一区域和第二区域的基底；在基底上形成层间介质层；在第一区域的层间介质层中形成露出基底的第一开口，在第二区域的层间介质层中形成露出基底的第二开口；在第一开口底部和侧壁以及第二开口底部和侧壁上形成栅介质层；在第二区域的栅介质层上形成第二功函数层；将部分厚度的第二功函数层转化为阻挡层；在第一区域的栅介质层和第二区域的阻挡层上形成第一功函数层；形成填充第一开口和第二开口的金属层。本发明将部分厚度的第二功函数层转化为阻挡层，所述阻挡层可以避免第一功函数层中的金属离子扩散进第二功函数层中，且未引入额外的膜层，从而避免对第二功函数层的性能造成不良影响。

Description

半导体结构及其制造方法
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构及其制造方法。
背景技术
集成电路尤其超大规模集成电路的主要半导体器件是金属-氧化物-半导体场效应管(MOS晶体管)。随着集成电路制作技术的不断发展，半导体器件技术节点不断减小，半导体器件的几何尺寸遵循摩尔定律不断缩小。当半导体器件尺寸减小到一定程度时，各种因为半导体器件的物理极限所带来的二级效应相继出现，半导体器件的特征尺寸按比例缩小变得越来越困难。其中，在半导体制作领域，最具挑战性的是如何解决半导体器件漏电流大的问题。半导体器件的漏电流大，主要是由传统栅介质层厚度不断减小所引起的。
当前提出的解决方法是，采用高k栅介质材料代替传统的二氧化硅栅介质材料，并使用金属作为栅电极，以避免高k材料与传统栅电极材料发生费米能级钉扎效应以及硼渗透效应。高k金属栅的引入，减小了半导体器件的漏电流。
尽管高k金属栅极的引入能够在一定程度上改善半导体器件的电学性能，但是现有技术形成的半导体器件的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域用于形成不同类型的晶体管；在所述基底上形成层间介质层；在所述第一区域的层间介质层中形成露出基底的第一开口，在所述第二区域的层间介质层中形成露出基底的第二开口；在所述第一开口底部和侧壁以及第二开口底部和侧壁上形成栅介质层；在所述第二区域的栅介质层上形成第二功函数层；对所述第二功函数层进行表面处理，将部分厚度的第二功函数层转化为阻挡层；在所述第一区域的栅介质层和第二区域的阻挡层上形成第一功函数层；形成填充所述第一开口和第二开口的金属层；所述第一开口内的栅介质层、第一功函数层和金属层用于构成第一栅极结构，所述第二开口内的栅介质层、第二功函数层、阻挡层、第一功函数层和金属层用于构成第二栅极结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明通过将部分厚度的第二功函数层转化为阻挡层，后续形成第一功函数层时，所述阻挡层可以避免所述第一功函数层中的金属离子扩散进所述第二功函数层中；此外，所述阻挡层由所述第二功函数层转化而成，未引入额外的膜层，因此可以避免因引入额外膜层而导致第二开口纵宽比增加的问题，从而可以减小向所述第二开口内填充金属层的工艺难度，避免所述第二开口内的金属层因第二开口的纵宽比增加而出现空洞，且所述阻挡层的材料可以作为第二功函数层的材料，具有较好的工艺兼容性，可以避免对所述第二功函数层的性能造成不良影响，进而可以优化半导体器件的电学性能。
可选方案中，形成所述阻挡层后，可以去除所述预备层，因此可以避免因引入所述预备层而对半导体器件的电学性能产生不良影响。
可选方案中，形成阻挡层的步骤中，所述无定形硅膜还用于作为图形化所述图形材料层的刻蚀停止层，用于避免在图形化所述图形材料层的刻蚀工艺中所述第一区域的栅介质层受到刻蚀损耗。
附图说明
图1至图5是现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图；
图6至图16是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图；
图17是本发明半导体结构一实施例的结构示意图。
具体实施方式
由背景技术可知，现有技术形成的半导体器件的电学性能有待提高。
经研究发现，为了同时满足MOS晶体管中NMOS晶体管和PMOS晶体管改善阈值电压(Threshold Voltage)的要求，通常采用不同的金属材料作为NMOS晶体管和PMOS晶体管的金属栅极结构中的功函数(WF，Work Function)层材料，使得NMOS晶体管和PMOS晶体管具有不同的阈值电压，其中，NMOS晶体管的金属栅极结构中具有N型功函数层，PMOS晶体管的金属栅极结构中具有P型功函数层。
本实施例中，以先形成PMOS晶体管的功函数层后形成NMOS晶体管的功函数层为例进行说明。结合参考图1至图5，示出了现有技术半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图1，提供基底100，所述基底100包括NMOS区域I和PMOS区域II，所述基底100上形成有层间介质层130，且位于NMOS区域I的层间介质层130内具有第一开口200，所述第一开口200暴露出NMOS区域I部分基底100，位于PMOS区域II的层间介质层130内具有第二开口210，所述第二开口210暴露出PMOS区域II部分基底100；形成覆盖所述第一开口200底部和侧壁、第二开口210底部和侧壁、以及层间介质层130顶部的栅介质层(图未示)。
参考图2，在所述PMOS区域II的栅介质层(图未示)上形成P型功函数层124，并在所述P型功函数层124上形成阻挡层125。
具体地，形成所述P型功函数层124和阻挡层125的步骤包括：形成覆盖所述栅介质层的P型功函数膜；形成覆盖所述P型功函数膜的阻挡膜；形成覆盖所述阻挡膜的抗反射膜(图未示)；在所述抗反射膜表面形成图形层(图未示)，所述图形层暴露出所述NMOS区域I的抗反射膜；以所述图形层为掩膜，刻蚀去除所述NMOS区域I的抗反射膜，直至露出所述NMOS区域I的阻挡膜，形成图形化的抗反射层(图未示)；以所述图形层和抗反射层为掩膜，刻蚀去除所述NMOS区域I的阻挡膜和P型功函数膜，刻蚀后位于所述PMOS区域II的P型功函数膜为P型功函数层124，刻蚀后位于所述PMOS区域II的阻挡膜为阻挡层125。
其中，所述阻挡膜用于作为去除所述NMOS区域I的抗反射膜时的刻蚀停止层，避免所述刻蚀工艺对所述NMOS区域I的栅介质层造成损伤。
参考图3，在所述NMOS区域I的栅介质层(图未示)和PMOS区域II的阻挡层125上形成N型功函数层115。
所述阻挡层125可以防止所述N型功函数层115中的金属离子扩散进所述P型功函数层124内。
参考图4，形成填充所述第一开口200(如图3所示)和第二开口210(如图3所示)的金属层220。
参考图5，去除高于所述层间介质层130顶部的金属层220(如图4所示)，在第一开口200(如图3所示)内形成第一金属层116，在第二开口210(如图3所示)内形成第二金属层126。
具体地，去除高于所述层间介质层130的金属层220的步骤中，还去除高于所述层间介质层130顶部的N型功函数层115、阻挡层125和P型功函数层124；所述NMOS区域I的栅介质层(图未示)、N型功函数层115和第一金属层116用于构成N型栅极结构119，所述PMOS区域II的栅介质层(图未示)、P型功函数层124、阻挡层125、N型功函数层115和第二金属层126用于构成P型栅极结构129。
但是，为了保证所述阻挡层125防止金属离子扩散的能力，所述阻挡层125的厚度较厚。因此，所述阻挡层125使得所述第二开口210(如图3所示)的纵宽比增加，向所述第二开口210内填充金属层220(如图4所示)的工艺难度增加，从而使得所述第二开口210内的金属层220中容易出现空洞，且过厚的阻挡层125还容易导致所述P型功函数层124的性能变差，进而造成形成的半导体器件的电学性能低下。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：提供基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域用于形成不同类型的晶体管；在所述基底上形成层间介质层；在所述第一区域的层间介质层中形成露出基底的第一开口，在所述第二区域的层间介质层中形成露出基底的第二开口；在所述第一开口底部和侧壁以及第二开口底部和侧壁上形成栅介质层；在所述第二区域的栅介质层上形成第二功函数层；对所述第二功函数层进行表面处理，将部分厚度的第二功函数层转化为阻挡层；在所述第一区域的栅介质层和第二区域的阻挡层上形成第一功函数层；形成填充所述第一开口和第二开口的金属层；所述第一开口内的栅介质层、第一功函数层和金属层用于构成第一栅极结构，所述第二开口内的栅介质层、第二功函数层、阻挡层、第一功函数层和金属层用于构成第二栅极结构。
本发明通过将部分厚度的第二功函数层转化为阻挡层，后续形成第一功函数层时，所述阻挡层可以避免所述第一功函数层中的金属离子扩散进所述第二功函数层中；此外，所述阻挡层由所述第二功函数层转化而成，未引入额外的膜层，因此可以避免因引入额外膜层而导致第二开口纵宽比增加的问题，从而可以减小向所述第二开口内填充金属层的工艺难度，避免所述第二开口内的金属层因第二开口的纵宽比增加而出现空洞，且所述阻挡层的材料可以作为第二功函数层的材料，具有较好的工艺兼容性，可以避免对所述第二功函数层的性能造成不良影响，进而可以优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6至图16是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
结合参考图6，提供基底(未标示)，所述基底包括第一区域Ⅰ和第二区域Ⅱ，所述第一区域Ⅰ和第二区域Ⅱ用于形成不同类型的晶体管。
本实施例中，所述半导体结构用于形成鳍式场效应管晶体管(FinFET)。
具体地，提供所述基底的包括：提供衬底400以及位于所述衬底400上的鳍部(未标示)，所述衬底400包括第一区域I和第二区域II，位于所述第一区域I衬底400上的鳍部为第一鳍部410，位于所述第二区域II衬底400上的鳍部为第二鳍部420；在相邻所述鳍部之间的衬底400上形成隔离结构402，所述隔离结构402覆盖所述鳍部的部分侧壁，且所述隔离结构402顶部低于所述鳍部顶部；在所述第一鳍部410表面形成第一伪栅结构(未标示)，在所述第二鳍部420表面形成第二伪栅结构(未标示)，其中，所述第一伪栅结构包括栅氧化层411和第一伪栅电极层413，所述第二伪栅结构包括伪栅氧化层421和第二伪栅电极层423；在所述第一伪栅结构两侧的第一鳍部410内形成第一区域源区或漏区416，在所述第二伪栅结构两侧的第二鳍部420内形成第二区域源区或漏区426。
所述衬底400的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底400还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底400为硅衬底，所述鳍部的材料为硅。
所述第一区域Ⅰ和第二区域Ⅱ用于形成不同类型的晶体管。所述第一区域I为NMOS区域或PMOS区域，所述第二区域II为NMOS区域或PMOS区域；所述第一区域I和第二区域I可以为相邻或间隔。
本实施例中，所述第一区域Ⅰ为NMOS区域，用于形成N型晶体管，所述第二区域Ⅱ为PMOS区域，用于形成P型晶体管。
所述隔离结构402作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用，所述隔离结构402的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离结构402的材料为氧化硅。
所述第一伪栅结构和第二伪栅结构为后续形成的第一栅极结构和第二栅极结构占据空间位置。所述栅氧化层411和伪栅氧化层421的材料为氧化硅。所述第一伪栅电极层413和第二伪栅电极层423的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述第一伪栅电极层413和第二伪栅电极层423的材料为多晶硅。
所述述第一区域源区或漏区416与第二区域源区或漏区426的掺杂离子类型不同。本实施例中，所述第一区域源区或漏区416的掺杂离子为N型离子，例如为P、As或Sb；所述第二区域源区或漏区426的掺杂离子为P型离子，例如为B、Ga或In。
继续参考图6，在所述基底上形成层间介质层460。
本实施例中，所述层间介质层460与所述第一伪栅结构和第二伪栅结构齐平并露出所述第一伪栅电极层413和第二伪栅电极层423。
本实施例中，所述层间介质层460为叠层结构，包括位于所述基底上的第一介质层440，以及位于所述第一介质层440上的第二介质层450。
所述第一介质层440和所述第二介质层450的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述第一介质层440和所述第二介质层450的材料为氧化硅。其中，由于形成工艺不同，所述第二介质层450的致密度大于所述第一介质层440的致密度，从而在形成所述第二介质层450的平坦化工艺过程中，可以更好地提高所述第二介质层450的表面平坦度。
需要说明的是，在形成所述层间介质层460之前，还包括：在所基底上形成刻蚀阻挡层403，所述刻蚀阻挡层403还覆盖所述第一伪栅结构和第二伪栅结构。所述刻蚀阻挡层403用于作为后续接触孔刻蚀工艺中的刻蚀停止层，且作为形成所述层间介质层460时平坦化工艺的停止位置。本实施例中，所述刻蚀阻挡层403的材料为氮化硅。
还需要说明的是，在形成所述第二介质层450的平坦化工艺过程中，去除位于所述第一伪栅电极层413顶部和第二伪栅电极层423顶部的刻蚀阻挡层403。
参考图7，在所述第一区域Ⅰ的层间介质层460中形成露出基底的第一开口600，在所述第二区域Ⅱ的层间介质层460中形成露出基底的第二开口610。
具体地，形成所述第一开口600和第二开口610的步骤包括：去除所述第一伪栅电极层413(如图6所示)，在所述第一区域Ⅰ的层间介质层460内形成第一开口600，所述第一开口600暴露出部分栅氧化层411；去除所述第二伪栅电极层423(如图6所示)，在所述第二区域Ⅱ的层间介质层460内形成第二开口610，所述第二开口610暴露出部分伪栅氧化层421。
结合参考图8，需要说明的是，所述制造方法还包括：形成所述第一开口600(如图7所示)和第二开口610后，在所述第一开口600内填充图形层500，所述图形层500暴露出所述第二区域Ⅱ的层间介质层460和伪栅氧化层421；以所述图形层500为掩膜，刻蚀去除所述第二开口610底部的伪栅氧化层421(如图7所示)，使所述第二开口610暴露出部分第二鳍部420；去除所述图形层500。
参考图9，在所述第一开口600底部和侧壁以及第二开口610底部和侧壁上形成栅介质层470。
本实施例中，所述栅介质层470还覆盖所述层间介质层460顶部。
所述栅介质层470的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述栅介质层470的材料为HfO2。
需要说明的是，为了形成所述栅介质层470提供良好的界面基础，从而提高栅介质层470的质量，减小所述栅介质层470与基底之间的界面态密度，且避免所述栅介质层470与基底直接接触造成的不良影响，所述制造方法还包括：形成所述栅介质层470之前，在所述第一开口600底部的栅氧化层411上形成第一界面层417，在所述第二开口610底部的第二鳍部420上形成第二界面层427。相应的，形成所述栅介质层470的步骤中，在所述第一界面层417上、第一开口600侧壁、第二界面层427上以及第二开口610侧壁形成所述栅介质层470。
结合参考图10和图11，在所述第二区域Ⅱ的栅介质层470上形成第二功函数层428(如图11所示)。
所述第二功函数层428用于调节晶体管的阈值电压，所述第二功函数层428的材料可以为N型功函数材料或P型功函数材料。
本实施例中，所述第二区域Ⅱ为PMOS区域，相应的，所述第二功函数层428用于调节P型晶体管的阈值电压，所述第二功函数层428的材料为P型功函数材料。所述第二功函数层428的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述第二功函数层428的材料为TiN、TaN、TaSiN、TaAlN或TiAlN中的一种或几种。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二功函数层428。
需要说明的是，形成第二功函层428的步骤还包括：形成位于所述第二功函数层428上的预备层429(如图11所示)。
所述预备层429用于在后续工艺中与所述第二功函层428进行反应，将部分厚度的第二功函数层428转化为阻挡层，其中，所述阻挡层用于在后续工艺中保护所述第二功函数层428，防止后续形成的NMOS区域的功函数层中的金属离子扩散进所述第二功函数层428内。
具体地，在所述第二区域Ⅱ的栅介质层470上形成第二功函数层428的步骤包括：形成覆盖所述第一区域Ⅰ和第二区域Ⅱ栅介质层470的第二功函数膜471(如图10所示)；形成保形覆盖所述第二功函数膜471表面的无定形硅膜472(如图10所示)；在所述无定形硅膜472上形成填充所述第一开口600和第二开口610的图形材料层(图未示)；以所述无定型硅膜472作为停止层，刻蚀去除所述第一区域Ⅰ的图形材料层，形成图形层510(如图11所示)；以所述图形层510为刻蚀掩膜，去除位于所述第一区域Ⅰ的无定形硅膜472和第二功函数膜471，刻蚀后位于第二区域Ⅱ的第二功函数膜471为第二功函数层428，刻蚀后位于第二区域Ⅱ的剩余无定形硅膜472为所述预备层429。
可以采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第二功函数膜471。本实施例中，所述第二功函数膜471的材料为TiN，形成所述第二功函数膜471的工艺为原子层沉积工艺。相应的，所述第二功函数层428的材料为TiN。
本实施例中，在形成所述图形层510的工艺过程中，所述无定形硅膜472作为刻蚀停止层，从而可以避免所述刻蚀工艺对第一区域I的栅介质层470造成刻蚀损伤。
需要说明的是，所述无定形硅膜472的厚度不宜过厚，也不宜过薄。所述无定形硅膜472作为形成图形层510的刻蚀停止层，如果所述无定形硅膜472的厚度过薄，容易在刻蚀工艺中被刻蚀去除，从而难以起到保护所述第一区域I的栅介质层470的作用，或保护效果不明显；由于刻蚀后位于第二区域Ⅱ的剩余无定形硅膜472为所述预备层429，所述预备层429用于在后续工艺中与所述第二功函数层428发生反应，如果所述无定形硅膜472的厚度过厚，容易导致后续将过多厚度的第二功函数层428转化为阻挡层，从而对所述第二功函数层428的性能造成不良影响。为此，本实施例中，所述无定形硅膜472的厚度为
Figure BDA0000983590720000101
至
Figure BDA0000983590720000102
可以采用炉管工艺、化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述无定形硅膜472。本实施例中，形成所述无定形硅膜472的工艺为炉管低压沉积工艺。
具体地，所述炉管低压沉积工艺的工艺参数包括：反应气体为硅烷，工艺温度为360℃至520℃，压强为0.03托至1托。
其中，当工艺温度低于360摄氏度时，容易导致反应速率过慢，从而导致所述无定形硅膜472的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述无定形硅膜472的形成效率；当所述工艺温度高于520摄氏度时，容易导致反应速率过快或反应稳定性较差，从而导致所述无定形硅膜472的厚度过厚，且台阶覆盖性较差。
基于所述设定的工艺温度，将腔室压强设定在合理范围值内，从而保证所述无定形硅膜472的良好台阶覆盖性，且厚度满足目标厚度值。
需要说明的是，形成所述第二功函数层428的步骤中，刻蚀后位于第二区域Ⅱ的剩余无定形硅膜472为所述预备层429，也就是说，所述预备层429为无定形硅层。
所述图形层510的材料为易于被去除的材料，且所述图形层510还为填充性能较好的材料。所述图形层510的材料可以为ODL(Organic Dielectric Layer)材料、BARC(BottomAnti-Reflective Coating)材料或DUO(Deep UV Light Absorbing Oxide)材料。本实施例中，所述图形层510为BARC层。
需要说明的是，本实施例中，在所述无定形硅膜472上形成填充所述第一开口600和第二开口610的图形材料层(图未示)的步骤还包括：在所述图形材料层上形成图形化的光刻胶层(图未示)。
相应的，刻蚀去除所述第一区域Ⅰ的图形材料层的步骤中，以所述光刻胶层为掩膜，刻蚀去除所述第一区域Ⅰ的图形材料层，直至露出所述无定形硅膜472。
还需要说明的是，形成所述第二功函数层428和预备层429后，采用湿法去胶或灰化工艺去除所述图形层510和光刻胶层。
结合参考图12和图13，对所述第二功函数层428进行表面处理，将部分厚度的第二功函数层428转化为阻挡层448。
所述阻挡层448用于保护所述第二功函数层428，防止后续形成的NMOS区域的功函数层中的金属离子扩散进所述第二功函数层428内，从而避免所述第二功函数层428的性能受到不良影响，进而可以避免PMOS晶体管的电学性能下降。
具体地，对所述第二功函数层428进行表面处理，将部分厚度的第二功函数层428转化为阻挡层448的步骤包括：对所述基底进行退火处理，使所述第二功函数层428与所述预备层429(如图12所示)进行反应，将部分厚度的第二功函数层428转化为阻挡层448；形成所述阻挡层448后，去除未反应的预备层429。
本实施例中，所述预备层429(如图12所示)为无定形硅层，所述第二功函数层428的材料为TiN，通过所述退火处理，使所述预备层429中的Si离子扩散进所述第二功函数层428内，将部分厚度的第二功函数层428的材料由TiN转化为TiSiN，即所述阻挡层448的材料为TiSiN。
需要说明的是，所述阻挡层448的厚度不宜过厚，也不宜过薄。如果所述阻挡层448的厚度过薄，后续在所述阻挡层448表面形成N型功函数层时，难以起到保护所述第二功函数层428的作用，N型功函数层中的金属离子容易透过所述阻挡层448扩散进所述第二功函数层428内，从而对所述第二功函数层428的性能造成不良影响；如果所述阻挡层448的厚度过厚，即剩余所述第二功函数层428的过薄，相应也会影响所述第二功函数层428的性能。为此，本实施例中，所述阻挡层448的厚度为
Figure BDA0000983590720000111
至
Figure BDA0000983590720000112
所述退火处理可以为激光退火、尖峰退火或快速热退火工艺。本实施例中，所述退火工艺为尖峰退火工艺。
需要说明的是，为了形成满足质量需求和厚度需求的阻挡层448，所述尖峰退火工艺的工艺参数也需设定在合理范围内。具体地，所述工艺参数包括：退火温度为850℃至1050℃，压强为一个标准大气压。
还需要说明的是，本实施例中，所述预备层429为无定形硅层。在其他实施例中，所述预备层429还可以为其他能与第二功函数层进行反应，并形成阻挡层的材料层。
本实施例中，所述预备层429为无定形硅层，采用湿法刻蚀工艺去除未反应的无定形硅层，所述湿法刻蚀工艺所采用刻蚀溶液为氨水，氨水的体积浓度为5:1至20:1。
需要说明的是，所述湿法刻蚀的工艺时间不宜过短，也不宜过长。如果所述工艺时间过短，容易导致所述预备层429(如图12所示)的残留，从而对形成的半导体器件的电学性能造成不良影响；如果所述工艺时间过长，容易对所述阻挡层448造成腐蚀，从而影响所述阻挡层448的离子阻挡能力，还容易对所述第二功函数层428的性能造成不良影响。为此，本实施例中，所述湿法刻蚀的工艺时间为100秒至500秒。
还需要说明的是，所述工艺温度不宜过低，也不宜过高。如果所述工艺温度过低，容易导致刻蚀速率过慢，从而导致难以在预设工艺时间内去除所述预备层429(如图12所示)，或者需要增加工艺时间以去除所述预备层429；如果所述工艺温度过高，容易导致刻蚀速率过快，且刻蚀稳定性变差，从而容易对所述阻挡层448造成腐蚀，进而影响所述阻挡层448的离子阻挡能力，还容易对所述第二功函数层428的性能造成不良影响。为此，本实施例中，所述工艺温度为20℃至60℃。
还需要说明的是，由于形成所述阻挡层448后，可以去除所述预备层429，因此可以避免因引入所述预备层429而对半导体器件的电学性能产生不良影响。
参考图14，在所述第一区域Ⅰ的栅介质层470和第二区域Ⅱ的阻挡层448上形成第一功函数层474。
所述第一功函数层474用于调节晶体管的阈值电压，所述第一功函数层474的材料可以为N型功函数材料或P型功函数材料。
本实施例中，所述第一区域Ⅰ为NMOS区域，相应的，所述第一功函数层474用于调节N型晶体管的阈值电压，所述第一功函数层474的材料为N型功函数材料。所述第一功函数层474的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述第一功函数层474的材料为TiAl、Mo、MoN、AlN或TiAlC中的一种或几种。采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述第一功函数层474。
本实施例中，所述第一功函数层474的材料为TiAl，形成所述第一功函数层474的工艺为原子层沉积工艺。
需要说明的是，所述制造方法还包括：将部分厚度的第二功函数层428转化为阻挡层448后，在所述第一区域Ⅰ的栅介质层470和第二区域Ⅱ的阻挡层448上形成第一功函数层474之前，在所述第一区域Ⅰ的栅介质层470和第二区域Ⅱ的阻挡层448上形成盖帽层473。
相应的，形成所述第一功函数层474的步骤中，在所述盖帽层473上形成所述第一功函数层474。
所述盖帽层473用于保护所述第一区域Ⅰ的栅介质层470，避免所述第一功函数层474内的金属离子向所述第一区域Ⅰ的栅介质层470内扩散，从而可以避免所述第一区域Ⅰ的栅介质层470受到损伤或污染。
所述盖帽层473的材料可以为TiN或TaN；采用化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺形成所述盖帽层473。本实施例中，所述盖帽层473的材料为TiN，采用原子层沉积工艺形成所述盖帽层473，所述盖帽层473的厚度为
Figure BDA0000983590720000131
至
Figure BDA0000983590720000132
结合参考图15和16，形成填充所述第一开口600(如图14所示)和第二开口610(如图14所示)的金属层480(如图15所示)；其中，所述第一开口600内的栅介质层470(如图15所示)、第一功函数层474(如图15所示)和金属层480用于构成第一栅极结构810(如图16所示)，所述第二开口610内的栅介质层470、第二功函数层428(如图16所示)、阻挡层448(如图16所示)、第一功函数层474(如图15所示)和金属层480用于构成第二栅极结构820(如图16所示)。
所述金属层480(如图15所示)的材料可以为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述金属层480的材料为W。
具体地，形成所述第一栅极结构810和第二栅极结构820的步骤包括：形成填充所述第一开口600(如图14所示)和第二开口610(如图14所示)的金属层480(如图15所示)，所述金属层480还覆盖所述第一功函数层474；研磨去除高于所述层间介质层460顶部的金属层480，在所述第一开口600内形成第一金属层710(如图16所示)，在所述第二开口610内形成第二金属层720(如图16所示)。
本实施例中，采用化学机械抛光工艺，研磨去除高于所述层间介质层460顶部的金属层480。
需要说明的是，研磨去除高于所述层间介质层460顶部的金属层480的同时，还研磨去除高于所述层间介质层460顶部的第一功函数层474、盖帽层473、阻挡层448、第二功函数层428和栅介质层470，在所述第一区域Ⅰ形成位于所述第一界面层417上和第一开口600侧壁的第一栅介质层701(如图16所示)；在所述第二区域Ⅱ形成位于所述第二界面层427上和第二开口610侧壁的第二栅介质层702(如图16所示)、覆盖所述阻挡层448的第一区域盖帽层459(如图16所示)，以及位于所述第一区域盖帽层459和第二金属层720之间的第一区域功函数层458(如图16所示)。其中，所述第一区域盖帽层459与盖帽层473的材料相同，所述第一区域功函数层458与第一功函数层474的材料相同。
本实施例中，所述栅氧化层411、第一界面层417、第一栅介质层701、盖帽层473、第一功函数层474和第一金属层710构成所述第一栅极结构810；所述第二界面层427、第二栅介质层702、第二功函数层428、阻挡层448、第一区域盖帽层459、第一区域功函数层458和第二金属层720构成所述第二栅极结构820。
通过将部分厚度的第二功函数层428转化为阻挡层448(如图12所示)，形成第一功函数层474(如图14所示)时，所述阻挡层448可以避免所述第一功函数层474中的金属离子扩散进所述第二功函数层428中；此外，所述阻挡层448由所述第二功函数层428转化而成，未引入额外的膜层，因此可以避免因引入额外膜层而导致所述第二开口610(如图14所示)纵宽比增加的问题，从而可以减小向所述第二开口610内填充金属层480(如图15所示)的工艺难度，避免所述第二开口610内的金属层480因第二开口610的纵宽比增加而出现空洞，且所述阻挡层448的材料可以作为第二功函数层428的材料，具有较好的工艺兼容性，可以避免对所述第二功函数层428的性能造成不良影响，进而可以优化半导体器件的电学性能。
参考图17，相应的，本发明还提供一种半导体结构，包括：
基底(未标示)，所述基底包括第一区域I和第二区域II；
层间介质层930，位于所述基底上，所述第一区域I的层间介质层930中具有第一开口(图未示)，所述第二区域II的层间介质层930中具有第二开口(图未示)；
栅极结构，包括位于所述第一开口内的第一栅极结构940，以及位于所述第二开口内的第二栅极结构950。
其中所述第一栅极结构940包括位于所述第一开口侧壁和底部的栅介质层942、覆盖所述第一区域I栅介质层942的第一功函数层943、以及填充所述第一开口的金属层(未标示)。
所述第二栅极结构950包括位于所述第二开口侧壁和底部的栅介质层952、覆盖所述第二区域II栅介质层952的第二功函数层953、覆盖所述第二功函数层953的阻挡层963、覆盖所述阻挡层963的第一功函数层983、以及填充所述第二开口的金属层(未标示)，其中，所述阻挡层963由部分厚度的第二功函数层953转化而成。
本实施例中，所述阻挡层963由部分厚度的第二功函数层953转化而成，指的是：通过对所述第二功函数层953进行表面处理，将部分厚度的第二功函数层953转化为所述阻挡层963。
本实施例中，所述半导体结构为鳍式场效应管晶体管(FinFET)。所述基底包括：衬底900；位于所述衬底900上的分立的鳍部。
所述衬底900的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底900还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底900为硅衬底，所述鳍部的材料为硅。
相应的，所述第一栅极结构940横跨所述第一区域I的鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面；所述第二栅极结构950横跨所述第二区域II的鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面。
所述第一区域I和第二区域II的晶体管类型不同。本实施例中，所述第一区域的半导体结构为N型晶体管，所述第二区域的半导体结构为P型晶体管。其中，位于所述第一区域Ⅰ衬底900表面的鳍部为第一鳍部910，位于所述第二区域Ⅱ衬底900表面的鳍部为第二鳍部920。
所述层间介质层930的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。本实施例中，所述层间介质层930的材料为氧化硅。
本实施例中，填充所述第一开口的金属层为第一金属层945；位于所述第一开口侧壁和底部的栅介质层942为第一栅介质层942；填充所述第二开口的金属层为第二金属层955；位于所述第二开口侧壁和底部的栅介质层952为第二栅介质层952；覆盖所述阻挡层963的第一功函数层983为第一区域功函数层983。
所述第一栅介质层942和第二栅介质层952的材料为高k栅介质材料，其中，高k栅介质材料指的是，相对介电常数大于氧化硅相对介电常数的栅介质材料，高k栅介质材料可以为HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。本实施例中，所述第一栅介质层942和第二栅介质层952的材料为HfO2。
所述第二功函数层953和第一功函数层943用于调节晶体管的阈值电压，所述第二功函数层953的材料可以为N型功函数材料或P型功函数材料，所述第一功函数层943的材料可以为N型功函数材料或P型功函数材料。
本实施例中，所述第二区域Ⅱ为PMOS区域，所述第一区域Ⅰ为NMOS区域；相应的，所述第二功函数层953用于调节P型晶体管的阈值电压，所述第一功函数层943用于调节N型晶体管的阈值电压；所述第二功函数层953的材料为P型功函数材料，所述第一功函数层943的材料为N型功函数材料。
所述第二功函数层953的材料功函数范围为5.1ev至5.5ev，例如，5.2ev、5.3ev或5.4ev；所述第二功函数层953的材料为TiN、TaN、TaSiN、TaAlN或TiAlN中的一种或几种。本实施例中，所述第二功函数层953的材料为TiN。
所述第一功函数层943的材料功函数范围为3.9ev至4.5ev，例如为4ev、4.1ev或4.3ev；所述第一功函数层943的材料为TiAl、Mo、MoN、AlN或TiAlC中的一种或几种。本实施例中，所述第一功函数层943的材料为TiAl。
所述阻挡层963用于保护所述第二功函数层953，防止所述第一区域功函数层983中的金属离子扩散进所述第二功函数层953内，从而避免所述第二功函数层953的性能受到不良影响，进而可以避免PMOS晶体管的电学性能下降。
本实施例中，所述阻挡层963由部分厚度的所述第二功函数层953转化而成，所述第二功函数层953的材料为TiN，相应的，所述阻挡层963的材料为TiSiN。
需要说明的是，所述阻挡层963的厚度不宜过厚，也不宜过薄。如果所述阻挡层963的厚度过薄，难以起到保护所述第二功函数层953的作用，所述第一功函数层943中的金属离子容易透过所述阻挡层963扩散进所述第二功函数层953内，从而对所述第二功函数层953的性能造成不良影响；由于所述阻挡层963由部分厚度的所述第二功函数层953转化而成，如果所述阻挡层963的厚度过厚，即剩余所述第二功函数层953的过薄，相应也会影响所述第二功函数层953的性能。为此，本实施例中，所述阻挡层963的厚度为
Figure BDA0000983590720000171
至
Figure BDA0000983590720000172
需要说明的是，为了为所述第一栅介质层942和第二栅介质层952提供良好的界面基础，从而提高所述第一栅介质层942和第二栅介质层952的质量，减小所述第一栅介质层942和第二栅介质层952与基底之间的界面态密度，且避免所述第一栅介质层942和第二栅介质层952与基底直接接触造成的不良影响，所述半导体结构还包括：位于所述栅氧化层911上的第一界面层941，以及位于所述第二栅介质层952与第二鳍部920之间的第二界面层951。
所述半导体结构还包括：位于所述第一功函数层943与第一栅介质层942之间的盖帽层944；位于所述第一区域功函数层983与阻挡层963之间的第一区域盖帽层984，所述盖帽层944用于保护所述第一栅介质层942，避免所述第一功函数层943内的金属离子向所述第一栅介质层942内扩散，从而可以避免所述第一栅介质层942受到损伤或污染。
所述盖帽层944与第一区域盖帽层984的材料、厚度相同，可以为TiN或TaN。本实施例中，所述盖帽层944与第一区域盖帽层984的材料为TiN，所述盖帽层944与第一区域盖帽层984的厚度为
Figure BDA0000983590720000181
至
Figure BDA0000983590720000182
所述第一金属层945和第二金属层955的材料可以为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述第一金属层945和第二金属层955的材料为W。
需要说明的是，所述半导体结构还包括：位于所述第一栅极结构940两侧的第一鳍部910内的第一区域源区或漏区913，位于所述第二栅极结构950两侧的第二鳍部920内的第二区域源区或漏区923。
所述述第一区域源区或漏区913与第二区域源区或漏区923的掺杂离子类型不同。本实施例中，所述第一区域源区或漏区913的掺杂离子为N型离子，例如为P、As或Sb；所述第二区域源区或漏区923的掺杂离子为P型离子，例如为B、Ga或In。
所述阻挡层963用于保护所述第二功函数层953，避免所述位于第二区域Ⅱ的第一区域功函数层983中的金属离子扩散进所述第二功函数层953中；此外，所述阻挡层963由部分厚度的所述第二功函数层953转化而成，未引入额外的膜层，因此可以避免因引入额外膜层而导致所述第二金属层955形成后出现空洞；且所述阻挡层963的材料可以作为第二功函数层953的材料，具有较好的工艺兼容性，可以避免对所述第二功函数层953的性能造成不良影响，进而可以优化半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括第一区域和第二区域，所述第一区域和第二区域用于形成不同类型的晶体管；
在所述基底上形成层间介质层；
在所述第一区域的层间介质层中形成露出基底的第一开口，在所述第二区域的层间介质层中形成露出基底的第二开口；
在所述第一开口底部和侧壁以及第二开口底部和侧壁上形成栅介质层；
在所述第二区域的栅介质层上形成第二功函数层；
形成位于所述第二功函数层上的预备层；
对所述第二功函数层进行表面处理，将部分厚度的第二功函数层转化为阻挡层，包括：对所述基底进行退火处理，使所述第二功函数层与所述预备层进行反应，将部分厚度的第二功函数层转化为阻挡层，形成所述阻挡层后，去除未反应的预备层；
在所述第一区域的栅介质层和第二区域的阻挡层上形成第一功函数层；
形成填充所述第一开口和第二开口的金属层；
所述第一开口内的栅介质层、第一功函数层和金属层用于构成第一栅极结构，所述第二开口内的栅介质层、第二功函数层、阻挡层、第一功函数层和金属层用于构成第二栅极结构。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，在所述第二区域的栅介质层上形成第二功函数层的步骤包括：形成覆盖所述第一区域和第二区域栅介质层的第二功函数膜；
形成保形覆盖所述第二功函数膜表面的无定形硅膜；
在所述无定形硅膜上形成填充所述第一开口和第二开口的图形材料层；
以所述无定型硅膜作为停止层，刻蚀去除所述第一区域的图形材料层，形成图形层；
以所述图形层为刻蚀掩膜，去除位于所述第一区域的无定形硅膜和第二功函数膜，刻蚀后位于第二区域的第二功函数膜为第二功函数层，刻蚀后位于第二区域的剩余无定形硅膜为所述预备层。
3.如权利要求2所述的半导体结构的制造方法，其特征在于，所述无定形硅膜的厚度为
Figure FDA0002269350290000021
至
Figure FDA0002269350290000022
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述阻挡层的厚度为
Figure FDA0002269350290000023
至
Figure FDA0002269350290000024
5.如权利要求2所述的半导体结构的制造方法，其特征在于，所述退火处理为激光退火、尖峰退火或快速热退火工艺。
6.如权利要求5所述的半导体结构的制造方法，其特征在于，所述退火工艺为尖峰退火工艺；
所述尖峰退火工艺的工艺参数包括：退火温度为850℃至1050℃，压强为一个标准大气压。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，所述预备层为无定形硅层，去除未反应的预备层的步骤包括：通过湿法刻蚀工艺去除未反应的无定形硅层。
8.如权利要求7所述的半导体结构的制造方法，其特征在于，所述湿法刻蚀工艺所采用刻蚀溶液为氨水，氨水的体积浓度为5:1至20:1，工艺温度为20℃至60℃，工艺时间为100秒至500秒。
9.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一区域为NMOS区域，所述第一功函数层的材料为N型功函数材料；所述第二区域为PMOS区域，所述第二功函数层的材料为P型功函数材料。
10.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第一功函数层的材料为TiAl、Mo、MoN、AlN或TiAlC；所述第二功函数层的材料为TiN、TaN、TaSiN、TaAlN或TiAlN。
11.如权利要求1所述的半导体结构的制造方法，其特征在于，所述第二功函数层的材料为TiN；所述阻挡层的材料为TiSiN。
12.如权利要求1所述的半导体结构的制造方法，其特征在于，所述制造方法还包括：对所述第二功函数层进行表面处理，将部分厚度的第二功函数层转化为阻挡层后，在所述第一区域的栅介质层和第二区域的阻挡层上形成第一功函数层之前，在所述第一区域的栅介质层和第二区域的阻挡层上形成盖帽层；
在所述第一区域的栅介质层和第二区域的阻挡层上形成第一功函数层的步骤中，在所述盖帽层上形成第一功函数层。
13.如权利要求12所述的半导体结构的制造方法，其特征在于，所述盖帽层的材料为TiN或TaN。
14.如权利要求1所述的半导体结构的制造方法，其特征在于，提供所述基底的包括：提供衬底以及位于所述衬底上的鳍部，所述衬底包括第一区域和第二区域，位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部；
在相邻所述鳍部之间的衬底上形成隔离结构，所述隔离结构覆盖所述鳍部的部分侧壁，且所述隔离结构顶部低于所述鳍部顶部；
在所述第一鳍部表面形成第一伪栅结构，在所述第二鳍部表面形成第二伪栅结构，其中，所述第一伪栅结构包括栅氧化层和第一伪栅电极层，所述第二伪栅结构包括伪栅氧化层和第二伪栅电极层；
在所述第一伪栅结构两侧的第一鳍部内形成第一区域源区或漏区，在所述第二伪栅结构两侧的第二鳍部内形成第二区域源区或漏区。
15.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一区域和第二区域；
层间介质层，位于所述基底上，所述第一区域的层间介质层中具有第一开口，所述第二区域的层间介质层中具有第二开口；
栅极结构，包括位于所述第一开口内的第一栅极结构，以及位于所述第二开口内的第二栅极结构；
其中，所述第一栅极结构包括位于所述第一开口侧壁和底部的栅介质层、覆盖所述第一区域栅介质层的第一功函数层、以及填充所述第一开口的金属层；
所述第二栅极结构包括位于所述第二开口侧壁和底部的栅介质层、覆盖所述第二区域栅介质层的第二功函数层、覆盖所述第二功函数层的阻挡层、覆盖所述阻挡层的第一功函数层、以及填充所述第二开口的金属层，其中，所述阻挡层由部分厚度的第二功函数层转化而成。
16.如权利要求15所述的半导体结构，其特征在于，所述第二功函数层的材料为TiN；所述阻挡层的材料为TiSiN。
17.如权利要求15所述的半导体结构，其特征在于，所述阻挡层的厚度为
Figure FDA0002269350290000041
至
Figure FDA0002269350290000042
18.如权利要求15所述的半导体结构，其特征在于，所述基底包括：衬底，以及位于衬底上的分立的鳍部；
所述第一栅极结构横跨所述第一区域的鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面；
所述第二栅极结构横跨所述第二区域的鳍部，且覆盖所述鳍部的部分顶部表面和侧壁表面；
所述半导体结构还包括：位于所述第一栅极结构两侧的鳍部内的第一区域源区或漏区，以及位于所述第二栅极结构两侧的鳍部内的第二区域源区或漏区。
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