CN109599360A - 半导体结构及其形成方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其形成方法，其中，所述形成方法包括：提供衬底；在所述衬底中形成掺杂层；在所述掺杂层和衬底上形成介质层；在所述介质层中形成接触孔，所述接触孔底部暴露出所述掺杂层；在所述掺杂层表面沉积非晶半导体层；形成接触孔之后，在所述非晶半导体层表面形成金属层；对所述金属层和非晶半导体层进行退火处理，使所述非晶半导体层与所述金属层反应形成金属化物；形成所述金属化物之后，在所述接触孔中形成插塞。所述形成方法能够改善所形成半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方 法。
背景技术
随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺 寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出 了更高的要求。
由于金属具有良好的导电性，在半导体技术中，往往通过金属插塞实现 半导体连接件(例如，栅极和源漏掺杂区)与外部电路的电连接。然而，由 于金属与半导体之间的费米能级相差较大，金属插塞与半导体连接件之间的 势垒较高，导致金属插塞与半导体连接件之间的接触电阻较大。现有技术通 过在金属插塞与半导体连接件之间形成金属硅化物来降低接触电阻，提高半 导体结构的性能。
然而，现有技术形成的半导体结构存在性能较差的问题。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，能够改善所形 成半导体结构的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供 衬底；在所述衬底中形成掺杂层；在所述掺杂层和衬底上形成介质层；在所 述介质层中形成接触孔，所述接触孔贯穿所述掺杂层上的介质层；在所述掺 杂层表面沉积非晶半导体层；形成接触孔之后，对所述非晶半导体层进行金 属化处理，形成金属化物；形成所述金属化物之后，在所述接触孔中形成插 塞。
可选的，形成所述接触孔之后，在所述掺杂层表面形成非晶半导体层。
可选的，形成所述介质层之前，在所述掺杂层表面形成非晶半导体层。
可选的，所述非晶半导体层的材料为非晶硅、非晶锗、非晶硅锗或非晶 碳化硅。
可选的，所述非晶半导体层的厚度为1.8nm～2.2nm。
可选的，形成所述非晶半导体层的工艺包括原子层沉积工艺或低温外延 工艺。
可选的，形成所述非晶半导体层的工艺包括低温外延工艺，所述低温外 延工艺的工艺参数包括：反应气体包括硅烷和二氯硅烷，反应温度为450℃ ～600℃，气体压强为0.1torr～1torr。
可选的，形成所述半导体非晶层之前，还包括：在所述掺杂层中形成第 一凹槽，所述第一凹槽的深度大于所述非晶半导体层的厚度；所述非晶半导 体层位于所述第一凹槽底部和侧壁表面。
可选的，所述第一凹槽的深度为9nm～11nm。
可选的，所述金属化处理之前，还包括：对所述非晶半导体层表面进行 预清洗处理。
可选的，所述预清洗处理的工艺包括Siconi工艺。
可选的，所述金属化处理的步骤包括：在所述非晶半导体层表面形成金 属层；对所述金属层和非晶半导体层进行退火处理。
可选的，所述金属层还位于所述接触孔侧壁表面；所述形成方法还包括： 所述退火处理之后，去除所述接触孔侧壁表面的金属层。
可选的，所述退火处理的温度为800℃～1000℃。
可选的，所述金属层的材料为镍、钛、钴或金。
可选的，所述衬底包括：基底和位于所述基底上的鳍部；所述掺杂层位 于所述鳍部中，所述介质层覆盖所述鳍部侧壁和顶部；所述接触孔底部还暴 露出所述掺杂层侧壁；所述金属化物还位于所述接触孔底部暴露出的掺杂层 侧壁表面。
可选的，还包括：位于所述衬底上的栅极结构，所述掺杂层分别位于所 述栅极结构两侧。
可选的，所述掺杂层的材料包括：硅锗、硅或碳化硅；所述插塞的材料 为钨、铝或铜。
可选的，所述衬底中形成所述掺杂层的步骤包括：在所述衬底中形成第 二凹槽；在所述第二凹槽中形成掺杂层。
本发明技术方案还提供一种由上述形成方法形成的半导体结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体结构的形成方法中，在所述掺杂层表面沉 积非晶半导体层，由于非晶半导体层为非晶态，非晶半导体层内的晶格排列 不具有方向性，则非晶半导体层的表面较平坦。所述金属化处理之后，所形 成的金属化物层中的缺陷较少，从而使得所形成金属化物与掺杂层之间的肖 特基势垒的高度较低，进而能够降低所形成金属化物与掺杂层之间的接触电 阻。此外，在所述掺杂层上沉积一层非晶半导体层，对所述掺杂层的损伤较 小，从而所述掺杂层中的缺陷较少，能够有效阻挡金属化物中的原子进入所 述掺杂层中，并能够阻挡金属化物中金属原子穿过所述掺杂层进入沟道中， 进而能够减小漏电流。
进一步，在所述掺杂层中形成第一凹槽，能够使金属化物位于所述第一 凹槽侧壁和底部表面，从而增加所述金属化物与掺杂层的接触面积，进而能 够降低金属化物与掺杂层之间的接触电阻，改善所形成半导体结构的性能。
进一步，所述接触孔暴露出所述掺杂层侧壁，所述金属化物还位于所述 掺杂层侧壁表面，则所述金属化物与掺杂层的接触面积较大，从而能够降低 所述金属化物与掺杂层的接触电阻，改善所形成半导体结构的性能。
附图说明
图1和图2是一种半导体结构的形成方法各步骤的结构示意图；
图3至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意 图。
具体实施方式
现有技术的半导体结构的形成方法存在诸多问题，例如：所形成半导体 结构的性能较差。
现结合一种半导体结构的形成方法，分析所形成半导体结构性能较差的 原因：
图1和图2是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1，提供衬底100，所述衬底100上具有鳍部101；形成横跨所 述鳍部101的栅极结构130，所述栅极结构130两侧的鳍部101中具有源漏掺 杂层110，所述源漏掺杂层110和鳍部101上具有介质层121。
继续参考图1，在所述介质层121中形成接触孔120，所述接触孔120暴 底部露出所述源漏掺杂层110；形成所述接触孔121之后，对所述源漏掺杂层 110进行非晶化离子注入，在所述源漏掺杂层110表面形成非晶层111。
请参考图2，在所述非晶层111表面形成金属层；对所述金属层和非晶层 111进行退火处理，使所述非晶层111与金属层反应，形成金属化物112。
后续形成所述金属化物之后，在所述接触孔120中形成插塞。
上述方法形成的半导体结构的性能较差的原因在于：
由于源漏掺杂层110为单晶体，单晶体的晶格排列具有方向性，导致所 述源漏掺杂层110表面较粗糙。由于所述源漏掺杂层110表面较粗糙，则金 属层与所述源漏掺杂层110之间的接触不良，导致金属层与源漏掺杂层110 之间的反应不充分，从而使所形成的金属化物112中的缺陷较多，金属化物 112与源漏掺杂层110之间的肖特基势垒较高，使金属化物112与源漏掺杂层 110的接触电阻较高。为了降低金属化物112与源漏掺杂层110的接触电阻， 形成金属层之前，对所述源漏掺杂层110进行非晶化离子注入，使所述源漏 掺杂层110表面非晶化。由于源漏掺杂层110表面非晶化后，非晶化的源漏 掺杂层110中的晶粒排列没有方向性，从而能够降低源漏掺杂层110表面的 粗糙度，改善金属层与源漏掺杂层110之间的接触，减少所形成金属化物112 中的缺陷，从而降低金属化物112与源漏掺杂层110之间的接触电阻。
然而，非晶化离子注入的离子能量较高、注入剂量较大，对源漏掺杂层110的损伤较大，容易在射程末端(End Of Range，EOR)形成缺陷，射程末 端指所述非晶层111底部。当射程末端(End Of Range，EOR)出现缺陷时， 容易在形成金属硅化物层的过程中出现硅化物穿通(silicide piping)问题。硅 化物穿通指的是：当射程末端出现缺陷时，所述缺陷成为金属原子扩散至源 漏掺杂层110内的快速通道。金属原子容易通过所述源漏掺杂层110扩散至 沟道区内，从而引起所述源漏掺杂层110与沟道区发生导通的问题，导致所 形成半导体结构的漏电流较大；此外射程末端的缺陷还容易导致所形成金属 硅化物层的质量变差，进而导致半导体结构电学性能和良率的下降。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括： 在所述掺杂层表面沉积非晶半导体层；形成接触孔之后，在所述非晶半导体 层表面形成金属层；对所述金属层和非晶半导体层进行退火处理，使所述非 晶半导体层与所述金属层反应形成金属化物；在所述接触孔中形成插塞。所 述形成方法能够减小所形成半导体结构的结漏电流，改善所形成半导体结构 的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施例做详细的说明。
图3至图10是本发明半导体结构的形成方法一实施例各步骤的结构示意 图。
请参考图3，提供衬底；在所述衬底中形成掺杂层210。
本实施例中，所述衬底和掺杂层210用于形成MOS晶体管；所述掺杂层 210用于形成MOS晶体管的源区或漏区。在其他实施例中，所述衬底和掺杂 层还可以用于形成二极管，所述掺杂层用做二极管的正极或负极；所述衬底 和掺杂层用于形成三级管，所述掺杂层用做三级管的基极、发射极或集电极。
本实施例中，所述衬底包括基底200和位于所述基底200上的鳍部201。 在其他实施例中，所述衬底还可以为平面衬底，例如硅衬底、锗衬底、硅锗 衬底、绝缘体上硅、绝缘体上锗或绝缘体上硅锗等半导体衬底。
本实施例中，所述基底200和鳍部201的材料为硅。在其他实施例中， 所述基底和鳍部的材料还可以为锗或硅锗。
所述形成方法还包括：形成横跨所述鳍部210的伪栅极结构233，所述伪 栅极结构233覆盖所述鳍部210部分侧壁和顶部表面，所述掺杂层210位于 所述伪栅极结构233两侧的鳍部201中；在所述伪栅极结构233侧壁表面形 成侧墙251。
所述伪栅极结构233包括：横跨所述鳍部210的伪栅介质层，所述伪栅 介质层位于所述鳍部210部分顶部和侧壁表面；位于所述伪栅介质层上的伪 栅极；位于所述伪栅极上的掩膜层。
本实施例中，所述伪栅介质层的材料为氧化硅。所述伪栅极的材料为多 晶硅。所述掩膜层的材料为氮化硅。
本实施例中，形成所述掺杂层的步骤包括：在所述衬底中形成第二凹槽； 在所述第二凹槽中形成掺杂层。
在所述第二凹槽中形成掺杂层的步骤包括；通过外延生长工艺在所述第 二凹槽中形成外延层；在所述外延层中掺入掺杂离子，形成掺杂层。
本实施例中，通过在所述外延生长过程中对所述外延层进行原位掺杂， 在所述外延层中掺入掺杂离子。在其他实施例中，还可以通过对所述外延层 进行离子注入，在所述外延层中掺入掺杂离子。
如果所形成半导体结构为PMOS晶体管，则所述掺杂离子为P型离子， 例如硼离子或BF2 +离子；如果所形成的半导体结构为NMOS晶体管，所述掺 杂离子为N型离子，例如磷离子或砷离子。
后续在所述掺杂层210和衬底上形成介质层。
本实施例中，所述介质层包括：位于所述掺杂层和衬底上的第一介质层； 位于所述第一介质层上的第二介质层。形成所述第二介质层之前，还包括： 去除所述伪栅极结构，在所述第一介质层中形成栅极开口；在所述栅极开口 中形成栅极结构。
具体的，形成所述介质层和栅极结构的步骤如图4和图5所示。
请参考图4，在所述掺杂层210和衬底上形成第一介质层221；去除所述 伪栅极结构233(如图3所示)，在所述第一介质层221中形成栅极开口；在 所述栅极开口中形成栅极结构250。
所述第一介质层用于实现后续形成的插塞与栅极之间的电隔离。
所述第一介质层221用于实现后续形成的插塞与栅极之间，以及插塞与 后续形成的栅极塞之间的电隔离。
所述第一介质层221的材料为氧化硅。在其他实施例中，所述第一介质 层的材料还可以为氮氧化硅或低k介质材料。
本实施例中，形成所述第一介质层221的步骤包括：在所述衬底、掺杂 层210和伪栅极结构233上形成第一初始介质层；对所述第一初始介质层进 行第一平坦化处理，暴露出所述伪栅极结构233，形成第一介质层221。
所述第一平坦化处理的工艺包括化学机械研磨工艺。
所述栅极结构250包括：位于所述栅极开口底部和侧壁的栅介质层；位 于所述栅介质层上的第一覆盖层；位于所述第一覆盖层上的功函数层；位于 所述功函数层上的第二覆盖层；位于所述第二覆盖层上的栅极。
所述栅介质层用于实现所述栅极与鳍部201之间的电隔离；所述功函数 层用于调节所形成MOS晶体管的阈值电压；所述第一覆盖层用于实现功函数 层与栅介质层之间的隔离，减小功函数层中金属原子向栅介质层的扩散；所 述第二覆盖层用于实现栅极与所述功函数层之间的隔离。
所述栅极的材料为Al、Cu、Ag、Au、Ni、Ti、W、WN或WSi。
所述栅介质层的材料为高k介质材料，k值范围为：k大于3.9，例如： HfO2、La2O3、HfSiON、HfAlO2、ZrO2、Al2O3或HfSiO4。
如果所形成半导体结构为NMOS晶体管，所述功函数层的材料包括钛铝； 如果所形成半导体结构为PMOS晶体管，所述功函数层的材料包括氮化钛或 氮化钽。
所述第一覆盖层和第二覆盖层的材料为氮化钛或氮化钽。
请参考图5，在所述第一介质层211和栅极结构250上形成第二介质层 222。
所述第二介质层222用于实现后续形成的栅极塞与插塞之间的电隔离。
本实施例中，所述第二介质层222的材料为氧化硅。在其他实施例中， 所述第二介质层的材料还可以为氮化硅或低k介质材料，k小于3.9。
形成所述第二介质层222的步骤包括：在所述第一介质层221和所述栅 极结构250上形成第二初始介质层；对所述第二初始介质层进行第二平坦化 处理，形成第二介质层222。
所述第二平坦化处理的工艺包括化学机械研磨工艺。
请参考图6，在所述介质层中形成接触孔220，所述接触孔220贯穿所述 掺杂层210上的介质层。
所述接触孔220用于后续容纳插塞223。
本实施例中，形成所述接触孔220的工艺包括干法刻蚀工艺。
需要说明的是，为了增加后续形成的金属化物与掺杂层210之间的接触 面积，从而降低金属化物231与掺杂层210之间的接触电阻。本实施例中， 所述接触孔220底部还暴露出所述掺杂层210侧壁。
在其他实施例中，所述接触孔可以仅暴露出所述掺杂层顶部表面。
请参考图7，在所述掺杂层210中形成第一凹槽211。
所述第一凹槽211的深度大于后续形成的非晶半导体层的厚度。
所述第一凹槽211用于增加后续形成的金属化物与掺杂层210之间的接 触面积，从而降低金属化物与掺杂层210之间的接触电阻。
形成所述第一凹槽211的工艺包括：干法刻蚀工艺。
形成所述第一凹槽211的工艺参数包括：刻蚀气体包括HBr和Cl2，其中 HBr的流量为50标准毫升/分～1000标准毫升/分，Cl2的流量为50标准毫升/ 分～1000标准毫升/分，压强为5毫米汞柱压强～50毫米汞柱压强，功率为400 瓦～750瓦，温度为40摄氏度～80摄氏度，偏置电压为100伏特～250伏特。
如果所述第一凹槽211的深度过大，容易影响掺杂层210的厚度，从而 影响所形成半导体结构的性能；如果所述第一凹槽211的深度过小，不容易 增加后续形成的金属化物与所述掺杂层210的接触面积，进而不容易减小金 属化物与掺杂层210之间的接触电阻。具体的，本实施例中，所述第一凹槽 211的深度为9nm～11nm。
在其他实施例中，还可以不形成所述第一凹槽。
请参考图8，在所述掺杂层210表面沉积非晶半导体层230。
在所述掺杂层210表面沉积非晶半导体层230，由于非晶半导体层230为 非晶态，非晶半导体层230内的晶格排列不具有方向性，所形成的非晶半导 体层230的表面较平坦。后续金属化处理之后，所形成的金属化物层中的缺 陷较少，从而使得所形成金属化物与掺杂层210之间的肖特基势垒的高度较 低，进而能够降低所形成金属化物与掺杂层210之间的接触电阻。此外，在 所述掺杂层上沉积一层非晶半导体层230，对所述掺杂层210的损伤较小，所 述掺杂层210中缺陷较少，从而能够有效阻挡后续形成的金属化物层中的金 属原子进入所述掺杂层210中，从而能够防止掺杂层210与衬底导通，进而 能够减小结漏电。
本实施例中，所述非晶半导体层230位于所述第一凹槽211底部和侧壁 表面，所述第一凹槽211的深度大于所述非晶半导体层230的厚度。
所述非晶半导体层230的材料为非晶硅、非晶硅锗、非晶锗或非晶碳化 硅。具体的，当所形成半导体结构为PMOS晶体管时，所述非晶半导体层230 的材料为非晶硅锗或非晶锗。非晶硅锗或非晶锗能够为所形成PMOS晶体管 沟道提供压应力，从而能够增加PMOS晶体管沟道中空穴的迁移速率。
当所形成半导体结构为NMOS晶体管时，所述非晶半导体层230的材料 为非晶硅或非晶碳化硅。非晶碳化硅能够为NMOS晶体管沟道提供拉应力， 从而增加NMOS晶体管沟道中电子的迁移速率。
所述非晶半导体层230中具有掺杂离子。
具体的，当所形成的半导体结构为PMOS晶体管时，所述掺杂离子为P 型离子，例如硼离子或BF2 +。当所形成的半导体结构为NMOS晶体管时，所 述掺杂离子为N型离子，例如磷离子或砷离子。
本实施例中，形成所述非晶半导体层230的工艺包括低温外延工艺。所 述低温外延工艺具有选择性，能够使所述非晶半导体层230仅形成于单晶体 表面，即所述非晶半导体层230仅形成于所述掺杂层210表面，从而不容易 影响所述介质层的导电性。
本实施例中，所述接触孔还暴露出所述掺杂层210侧壁，则所述非晶半 导体层230还位于所述掺杂层210侧壁表面。
所述低温外延工艺的工艺参数包括：反应气体包括硅烷和二氯硅烷；反 应温度为450℃～600℃，气体压强为0.1torr～1torr。
所述低温外延工艺采用上述工艺参数的意义在于：
如果反应温度过高，容易形成单晶体，从而不容易形成非晶半导体层230， 从而不利于降低后续形成的金属化物231与掺杂层210之间的接触电阻；如 果反应温度过低，容易降低反应速率，降低生产效率。
如果气体压强过小，容易降低生产效率；如果气体压强过大，容易增加 对设备的要求。
需要说明的是，在形成所述非晶半导体层230的过程中，所述非晶半导 体层230不可避免地会与空气中的氧气接触被氧化，形成氧化层。所述氧化 层容易影响后续形成的金属层与非晶半导体层230之间的反应。
本实施例中，形成所述非晶半导体层230之后，还包括：对所述非晶半 导体层230进行预清洗处理。
所述预清洗处理用于去除所述非晶半导体层230表面的氧化层。
所述预清洗处理的工艺包括：Siconi工艺。
Siconi工艺的步骤包括：通过清洗剂对所述氧化层进行化学刻蚀处理；所 述化学刻蚀处理之后，进行热退火升华处理。
所述化学刻蚀处理用于使清洗剂与氧化层发生化学反应从而去除所述氧 化层。在所述化学刻蚀处理过程中，所述清洗剂与氧化层反应形成固态产物 (NH4)2SiF6。所述热退火升华处理用于去除所述固态产物。
由于Siconi工艺通过清洗剂与氧化层之间的化学反应去除所述氧化层，Siconi工艺中清洗剂对非晶半导体层230和掺杂层210的轰击力小，从而对非 晶半导体层230和掺杂层210的损伤小。同时，Siconi工艺对氧化层和掺杂层 210的刻蚀选择比较高，从而不容易损伤掺杂层210。由于所述清洗剂和固态 产物的分解气体中具有含氟气体，含氟气体能够在所述非晶半导体层230表 面形成一层富集氟元素的薄膜，从而能够抑制非晶半导体层230表面被氧化。 在其他实施例中，所述预清洗处理的工艺还包括：酸洗处理，所述酸洗处理 的反应物包括HF溶液。
具体的，所述清洗剂包括：三氟化氮和氨气。
所述热退火升华处理的退火温度为90℃～110℃。在所述热退火升华处理 的过程中，固态产物(NH4)2SiF6会发生分解形成气态的SiF、H4和HF。
需要说明的是，本实施例中，在形成所述接触孔220之后，在所述掺杂 层210表面形成非晶半导体层230。在其他实施例中，还可以在形成所述介质 层之前，在所述掺杂层表面形成非晶半导体层。
请参考图9，形成接触孔220之后，对所述非晶半导体层进行金属化处理， 形成金属化物231。
所述金属化处理的步骤包括：在所述非晶半导体层230表面形成金属层； 对所述金属层和非晶半导体层230进行退火处理，使非晶半导体层230与所 述金属层反应形成金属化物231。
所述金属化物231用于降低掺杂层210与后续形成的插塞之间的肖特基 势垒的高度，从而降低掺杂层210与后续形成的插塞之间的接触电阻。
所述金属层的材料为镍、钛、钴或金。
本实施例中，所述金属层还形成于所述接触孔220侧壁表面。所述退火 处理之后，还包括：对所述金属层进行酸洗处理，去除所述接触孔220侧壁 表面的金属层。
本实施例中，形成所述金属层之后，退火处理之前还包括：在所述介质 层中形成栅极孔240，所述栅极孔240底部暴露出所述栅极顶部；在所述栅极 孔240和接触孔220侧壁和底部形成阻挡层。
形成所述栅极孔240的工艺包括干法刻蚀工艺。
所述阻挡层用于阻挡后续形成的插塞材料中的原子向介质层扩散，并阻 挡后续形成的栅极塞材料原子向介质层扩散，从而改善介质层的绝缘性。所 述退火处理还能够提高所述阻挡层对插塞材料原子以及栅极塞材料原子的阻 挡作用。
在其他实施例中，还可以在所述退火处理之后，形成所述阻挡层。
所述阻挡层的材料为氮化钛或氮化钽。
所述退火处理的工艺包括激光退火。
如果退火处理的温度过高，金属栅极与介质层容易因为热胀冷缩系数不 匹配，导致介质层开裂；如果退火处理的温度过低，容易影响金属层与掺杂 层210之间的反应，降低生产效率。具体的，所述退火温度为800℃～1000℃。
请参考图10，形成所述金属化物231之后，在所述接触孔220(如图9 所示)中形成插塞223；在所述栅极孔240(如图9所示)中形成栅极塞241。
所述插塞223用于实现所述掺杂层210与外部电路的电连接；所述栅极塞 241用于实现栅极结构250与外部电路的电连接。
形成所述插塞223和栅极塞241的工艺包括电镀工艺。
本实施例中，所述插塞223和栅极塞241的材料为钨。在其他实施例中， 所述插塞和栅极塞的材料可以为铜或铝。
继续参考图10，本发明实施例还提供一种半导体结构。
所述半导体结构由上一实施例的半导体结构的形成方法形成。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员， 在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保 护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底中形成掺杂层；
在所述掺杂层和衬底上形成介质层；
在所述介质层中形成接触孔，所述接触孔贯穿所述掺杂层上的介质层；
在所述掺杂层表面沉积非晶半导体层；
形成接触孔之后，对所述非晶半导体层进行金属化处理，形成金属化物；
形成所述金属化物之后，在所述接触孔中形成插塞。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述接触孔之后，在所述掺杂层表面形成非晶半导体层。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述介质层之前，在所述掺杂层表面形成非晶半导体层。
4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述非晶半导体层的材料为非晶硅、非晶锗、非晶硅锗或非晶碳化硅。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述非晶半导体层的厚度为1.8nm～2.2nm。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述非晶半导体层的工艺包括原子层沉积工艺或低温外延工艺。
7.如权利要求6所述的半导体结构的形成方法，其特征在于，形成所述非晶半导体层的工艺包括低温外延工艺，所述低温外延工艺的工艺参数包括：反应气体包括硅烷和二氯硅烷，反应温度为450℃～600℃，气体压强为0.1torr～1torr。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述半导体非晶层之前，还包括：在所述掺杂层中形成第一凹槽，所述第一凹槽的深度大于所述非晶半导体层的厚度；所述非晶半导体层位于所述第一凹槽底部和侧壁表面。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第一凹槽的深度为9nm～11nm。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属化处理之前，还包括：对所述非晶半导体层表面进行预清洗处理。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述预清洗处理的工艺包括Siconi工艺。
12.如权利要求1所述的半导体结构的形成方法，其特征在于，所述金属化处理的步骤包括：在所述非晶半导体层表面形成金属层；对所述金属层和非晶半导体层进行退火处理。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，所述金属层还位于所述接触孔侧壁表面；所述退火处理之后，所述形成方法还包括：去除所述接触孔侧壁表面的金属层。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，所述退火处理的温度为800℃～1000℃。
15.如权利要求12所述的半导体结构的形成方法，其特征在于，所述金属层的材料为镍、钛、钴或金。
16.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底包括：基底和位于所述基底上的鳍部；所述掺杂层位于所述鳍部中，所述介质层覆盖所述鳍部侧壁和顶部；所述接触孔底部还暴露出所述掺杂层侧壁；所述金属化物还位于所述接触孔底部暴露出的掺杂层侧壁表面。
17.如权利要求1所述的半导体结构的形成方法，其特征在于，还包括：位于所述衬底上的栅极结构，所述掺杂层分别位于所述栅极结构两侧。
18.如权利要求1所述的半导体结构的形成方法，其特征在于，所述掺杂层的材料包括：硅锗、硅或碳化硅；所述插塞的材料为钨、铝或铜。
19.如权利要求1所述的半导体结构的形成方法，其特征在于，所述衬底中形成所述掺杂层的步骤包括：在所述衬底中形成第二凹槽；在所述第二凹槽中形成掺杂层。
20.一种由权利要求1至19任意一项所述的形成方法形成的半导体结构。
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