CN106920776B - 鳍式晶体管的形成方法 - Google Patents

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    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

Abstract

一种鳍式晶体管的形成方法，包括：提供具有P型区和N型区的衬底，P型区和N型区的衬底表面分别具有鳍部和隔离层；形成横跨P型区和N型区鳍部的栅极结构；在P型区栅极结构两侧的鳍部顶部形成第一外延层；在第一外延层表面形成具有锗离子的第一覆盖层，第一覆盖层内掺杂有P型离子；在N型区栅极结构两侧的鳍部顶部形成第二外延层；在第二外延层表面形成具有锗离子的第二覆盖层，第二覆盖层内掺杂有N型离子；至少在部分第一覆盖层和第二覆盖层表面形成硅化层，硅化层内具有钛离子；进行第一退火工艺，使第一覆盖层形成第一金属硅化层，使第二覆盖层形成第二金属硅化层。所形成的鳍式晶体管性能改善。

Description

鳍式晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种鳍式晶体管的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)。鳍式场效应晶体管是一种常见的多栅器件。
一种鳍式场效应晶体管，包括：衬底；位于衬底表面的鳍部；位于衬底表面的隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；横跨所述鳍部的栅极结构，所述栅极结构位于所述隔离层表面、以及鳍部的顶部和侧壁表面；位于所述栅极结构两侧的鳍部内的源区和漏区。
为了提高鳍式场效应晶体管的性能，还包括在栅极结构两侧的鳍部内形成外延层，并在所述外延层内掺杂P型离子或N型离子以形成源区和漏区。所述外延层能够抬高源区和漏区表面的高度，以释放源区和漏区受到的应力；此外，所述外延层还能够对位于栅极结构底部的鳍部施加应力，以提高沟道区的载流子迁移率。
然而，随着半导体器件尺寸的缩小，现有的鳍式场效应晶体管的良率及可靠性下降。
发明内容
本发明解决的问题是提供一种鳍式晶体管的形成方法，改善所形成的鳍式晶体管的性能。
为解决上述问题，本发明提供一种鳍式晶体管的形成方法，包括：提供衬底，所述衬底具有P型区和N型区，所述P型区和N型区的衬底表面分别具有鳍部，所述衬底表面具有隔离层，所述隔离层覆盖鳍部的部分侧壁，且所述隔离层的表面低于所述鳍部的顶部表面；形成横跨所述P型区和N型区鳍部的栅极结构，所述栅极结构位于所述鳍部的部分侧壁和顶部表面；在P型区栅极结构两侧的鳍部顶部形成第一外延层；在所述第一外延层表面形成第一覆盖层，所述第一覆盖层内具有锗离子，且所述第一覆盖层内掺杂有P型离子；在N型区栅极结构两侧的鳍部顶部形成第二外延层；在所述第二外延层表面形成第二覆盖层，所述第二覆盖层内具有锗离子，所述第二覆盖层内掺杂有N型离子；至少在部分所述第一覆盖层和第二覆盖层表面形成硅化层，所述硅化层内具有钛离子；进行第一退火工艺，使所述硅化层内的钛离子扩散入第一覆盖层和第二覆盖层内，使第一覆盖层形成第一金属硅化层，使第二覆盖层形成第二金属硅化层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的形成方法中，所述P型区用于形成PMOS晶体管，所述N型区用于形成NMOS晶体管。在所述P型区，形成于第一外延层表面的第一覆盖层内具有锗离子，而后续在第一覆盖层表面形成的硅化层内具有钛离子，则经过第一退火工艺之后，由第一覆盖层形成的第一金属硅化层的材料为硅锗化钛。对于PMOS晶体管来说，由于所述第一外延层的材料为硅锗，基于材料本身的特性，硅锗化钛与硅锗接触的肖特基势垒小于硅化钴或硅化镍材料与硅锗材料接触的肖特基势垒。因此，所述第一金属硅化层与第一外延层接触界面处的肖特基势垒减小，则所述第一金属硅化层与第一外延层之间的接触电阻减小。在所述N型区，在第二覆盖层表面形成的硅化层内具有钛离子，且所述第二覆盖层内掺杂有N型离子，则经过第一退火工艺之后，由第二覆盖层形成的第二金属硅化层的材料为硅锗化钛，且所述硅锗化钛材料内掺杂有N型离子。基于材料本身的特性来说，锗钛化合物材料的费米能级能够随所掺杂的离子而发生变化，因此，对于NMOS晶体管来说，所述第二金属硅化层内所掺杂的N型离子有利于减小第二外延层与第二金属硅化层之间的接触电阻。
附图说明
图1是一种鳍式晶体管实施例的剖面结构示意图；
图2至图16是本发明实施例的鳍式晶体管的形成过程的剖面结构示意图；
图17是从所述第一外延层底部至第一覆盖层顶部的方向上，第一外延层和第一覆盖层内锗、硅和硼的原子百分比浓度变化曲线；
图18是从所述第二外延层底部至第二覆盖层顶部的方向上，第二外延层和第二覆盖层内锗、硅和磷的原子百分比浓度变化曲线。
具体实施方式
如背景技术所述，随着半导体器件尺寸的缩小，现有的鳍式场效应晶体管的良率及可靠性下降。
经过研究发现，由于外延层的材料为半导体材料，而导电结构的材料为金属，所述外延层与导电结构的接触界面处存在肖特基势垒，载流子在所述外延层与导电结构的接触界面处的跃迁难度较大，则所述外延层与导电结构之间的接触电阻较大。
为了减小所述外延层与导电结构之间的接触电阻，一种方法是在应力层表面形成以金属硅化物为材料的电接触层，所述金属硅化物材料能够减小导电结构与应力层之间的接触电阻。
请参考图1，图1是一种鳍式晶体管实施例的剖面结构示意图，包括：衬底100；位于衬底100表面的鳍部101；位于衬底100表面的隔离层102，所述隔离层102覆盖鳍部101的部分侧壁，且所述隔离层102的表面低于所述鳍部101的顶部表面；横跨所述鳍部101的栅极结构104，所述栅极结构104覆盖所述鳍部101的部分侧壁和顶部表面；位于所述栅极结构104两侧鳍部101内的外延层105，所述外延层105内掺杂有P型离子或N型离子；位于所述外延层105表面的覆盖层106。
所述覆盖层106后续用于通过金属硅化工艺(silicide)转化为电接触层，所述电接触层的材料为金属硅化材料。具体的，所述金属硅化工艺的步骤包括：在所述覆盖层106表面形成金属层；进行退火工艺，驱动所述金属层内的金属离子扩散入所述覆盖层106内，由所述覆盖层106形成电接触层；在所述退火工艺之后，去除剩余的金属层。
其中，所述覆盖层的材料通常为单晶硅，所述金属层的材料通常为镍或钴。所述电接触层用于与及后续形成的导电结构(例如导电插塞)连接，通过所述电接触层能够降低导电结构与外延层105之间的接触电阻，以此提高晶体管的性能。
然而，随着半导体器件的特征尺寸不断缩小，鳍式晶体管的特征尺寸也相应缩小，则电接触层与导电结构之间的接触面积也相应缩小，使得导电结构与外延层105之间的接触电阻增大，造成鳍式晶体管的性能下降。
为了增大电接触层与导电结构之间的接触电阻，一种方法是减小电接触层与外延层105之间的肖特基势垒；另一种方法是增大电接触层与外延层105接触界面处的P型离子或N型离子的掺杂浓度。然而，由于大多数金属的引入会引起半导体材料的费米能级钉扎效应(Fermi level pinning，FLP)，因此，在以镍或钴形成电接触层之后，难以依靠掺杂P型离子或N型离子来减小所述电接触层与外延层之间的肖特基势垒。
为了解决上述问题，本发明提供一种鳍式晶体管的形成方法。其中，所述P型区用于形成PMOS晶体管，所述N型区用于形成NMOS晶体管。在所述P型区，形成于第一外延层表面的第一覆盖层材料为硅锗，而后续在第一覆盖层表面形成的硅化层内具有钛离子，则经过第一退火工艺之后，由第一覆盖层形成的第一金属硅化层的材料为硅锗化钛。对于PMOS晶体管来说，由于所述第一外延层的材料为硅锗，基于材料本身的特性，硅锗化钛与硅锗接触的肖特基势垒小于硅化钴或硅化镍材料与硅锗材料接触的肖特基势垒。因此，所述第一金属硅化层与第一外延层接触界面处的肖特基势垒减小，则所述第一金属硅化层与第一外延层之间的接触电阻减小。在所述N型区，在第二覆盖层表面形成的硅化层内具有钛离子，且所述第二覆盖层内掺杂有N型离子，则经过第一退火工艺之后，由第二覆盖层形成的第二金属硅化层的材料为硅锗化钛，且所述硅锗化钛材料内掺杂有N型离子。基于材料本身的特性来说，锗钛化合物材料的费米能级能够随所掺杂的离子而发生变化，因此，对于NMOS晶体管来说，所述第二金属硅化层内所掺杂的N型离子有利于减小第二外延层与第二金属硅化层之间的接触电阻。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图16是本发明实施例的鳍式晶体管的形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200具有P型区210和N型区220，所述P型区210和N型区220的衬底200表面分别具有鳍部201，所述衬底200表面具有隔离层202，所述隔离层202覆盖鳍部201的部分侧壁，且所述隔离层202的表面低于所述鳍部201的顶部表面。
在本实施例中，所述P型区210用于形成PMOS晶体管，所述N型区220用于形成NMOS晶体管。所述P型区210的鳍部201数量大于或等于1，所述N型区220的鳍部201数量大于或等于1。在本实施例中，所述鳍部201的宽度小于或等于20纳米。
在本实施例中，所述衬底200和鳍部201的形成步骤包括：提供半导体基底；在所述半导体基底表面形成掩膜层，所述掩膜层覆盖需要形成鳍部201的对应区域；以所述掩膜层为掩膜，刻蚀所述半导体基底，在所述半导体基底内形成若干沟槽，相邻沟槽之间的半导体基底形成鳍部201，位于鳍部201和沟槽底部的半导体基底形成衬底200。所述半导体基底为单晶硅衬底、单晶锗衬底、硅锗衬底或碳化硅衬底；在本实施例中，所述半导体基底为单晶硅衬底，所形成的鳍部201和衬底200的材料为单晶硅。
在另一实施例中，所述鳍部201的形成步骤包括：采用外延工艺在衬底200表面形成鳍部层；在所述鳍部层表面形成掩膜层，所述掩膜层覆盖需要形成鳍部201的对应区域；以所述掩膜层为掩膜，刻蚀所述鳍部层，在所述鳍部层内形成若干沟槽，相邻沟槽之间的鳍部层形成鳍部201。所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述鳍部层的材料为硅、锗、碳化硅或硅锗。
所述隔离层202用于隔离相邻的鳍部201。所述隔离层202的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)、超低K介质材料(介电常数小于2.5)中的一种或多种组合。本实施例中，所述隔离层202的材料为氧化硅；所述隔离层202的厚度为50纳米～80纳米，例如60纳米。
所述隔离层202的形成步骤包括：在所述衬底200和鳍部201表面形成隔离膜；平坦化所述隔离膜直至暴露出所述鳍部201的顶部表面为止；在平坦化所述隔离膜之后，回刻蚀所述隔离膜，暴露出部分鳍部201的侧壁表面，形成隔离层202。在一实施例中，在形成所述隔离层202之后，去除位于鳍部201顶部表面的掩膜层，所述掩膜层能够在所述平坦化隔离膜的过程中作为停止层，用于保护鳍部201的顶部表面。
在本实施例中，还包括在P型区210的鳍部201和衬底200内形成第一阱区，在N型区220的鳍部201和衬底200内形成第二阱区。所述第一阱区和第二阱区能够在形成所述鳍部201之前或之后采用离子注入工艺形成。
请参考图3和图4，图4是图3沿BB’方向的剖面结构示意图，形成横跨所述P型区210和N型区220鳍部201的栅极结构203，所述栅极结构203位于所述鳍部201的部分侧壁和顶部表面。
所述栅极结构203包括：位于部分隔离层202和部分鳍部201侧壁和顶部表面的栅介质层；位于栅介质层表面的栅极层；位于栅极层和栅介质层侧壁表面的侧墙。
在一实施例中，所述栅极结构203为伪栅极结构，所述伪栅极结构为后续形成的高K金属栅结构占据空间位置，则所述高K金属栅结构的形成工艺为后栅(gate last)工艺。所述栅极层的材料为多晶硅，所述栅介质层的材料为氧化硅或高K介质材料(介电系数大于3.9)，侧墙的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种组合。在后续形成第一覆盖层和第二覆盖层之后，去除所述栅极层并以金属栅替代；当所述栅介质层的材料为氧化硅时，在去除所述栅极层之后，还需要去除所述栅介质层，并在形成金属栅之前形成高K栅介质层。
在另一实施例中，所述栅极结构203直接用于形成晶体管；所述栅极层的材料为多晶硅，所述栅介质层的材料为氧化硅，侧墙的材料为氧化硅、氮化硅和氮氧化硅中的一种或多种组合。
在形成所述栅极结构203之后，还包括：在所述栅极结构203两侧的鳍部201内形成轻掺杂区。在所述P型区210的轻掺杂区内掺杂有P型离子，所述P型离子包括硼离子或铟离子；在所述N型区220的轻掺杂区内掺杂有N型离子，所述N型离子包括磷离子或砷离子。
所述轻掺杂区内具有第二类型离子；在该实施例中，所述轻掺杂区内掺杂有N型离子，所述N型离子为磷离子或砷离子。
后续在P型区210栅极结构203两侧的鳍部201顶部形成第一外延层，所述第一外延层用于形成PMOS晶体管的源区和漏区。以下将结合附图进行说明。
请参考图5，在所述隔离层202表面、栅极结构203(如图4所示)表面、N型区220的鳍部侧壁和顶部表面、以及P型区210的鳍部201侧壁表面形成第一阻挡层204。
所述第一阻挡层204暴露出位于栅极结构203两侧的鳍部201顶部表面，所述第一阻挡层204作为后续形成第一外延层的掩膜。所述第一阻挡层204的材料包括氮化硅或氮氧化硅中的一种或两种。
所述第一阻挡层204的形成步骤包括：在所述隔离层202、鳍部201和栅极结构203表面形成第一阻挡膜；在所述N型区220的第一阻挡膜表面形成第一图形化层；以所述第一图形化层为掩膜，回刻蚀所述第一阻挡膜，直至暴露出P型区210的隔离层202表面、鳍部201的顶部表面、以及栅极结构203的顶部表面，形成第一阻挡层204。
所述第一阻挡膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述回刻蚀工艺为各向异性的干法刻蚀工艺，能够在鳍部201侧壁表面以及栅极结构203侧壁表面保留第一阻挡层204。所述第一图形化层包括图形化的光刻胶层。
在一实施例中，所述第一阻挡层204的材料为氮化硅，而且在形成所述第一阻挡膜之前，还包括在暴露出的鳍部201表面形成氧化硅层，在所述氧化硅层表面形成所述第一阻挡膜；所述氧化硅层的形成工艺为氧化工艺，例如原位蒸汽生成(ISSG)工艺。
在本实施例中，在后续的选择性外延沉积工艺之前，以所述第一阻挡层204为掩膜，刻蚀所述P型区210的鳍部201顶部，在P型区210的栅极结构203两侧的鳍部201内形成第一开口。
后续在所述第一开口内形成第一外延层，所述第一外延层的底部低于鳍部201的顶部表面，所述第一外延层能够对栅极结构203底部的沟道区提供应力。所述第一开口的形成工艺包括各向异性的干法刻蚀工艺。
在一实施例中，所述第一开口的形成步骤包括：采用各向异性的干法刻蚀工艺刻蚀所述鳍部201，形成初始开口；采用各向异性的湿法刻蚀工艺刻蚀所述初始开口，使初始开口的侧壁形成顶角，且所述顶角向栅极结构203底部的鳍部201内延伸，形成第一开口，所述第一开口的侧壁与鳍部201底部表面呈“Σ”形，所述第一开口为Σ型开口。
请参考图6和图7，图7是图6沿CC’方向的剖面结构示意图，以所述第一阻挡层204为掩膜，采用选择性外延沉积工艺在所述P型区210的鳍部201顶部表面形成所述第一外延层211。
所述P型区用于形成PMOS晶体管，所述第一外延层211的材料为硅锗；所述第一外延层211内掺杂有P型离子，且所述第一外延层211形成于栅极结构230两侧的鳍部201顶部，使所述第一外延层211形成PMOS晶体管的源区和漏区。所述第一外延层211能够对栅极结构203底部的沟道区提供压应力，以提高PMOS晶体管的载流子迁移率。
所述第一外延层211采用选择性外延沉积工艺形成；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)和锗源气体(GeH4)，所述硅源气体或锗源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在本实施例中，在所述第一外延层211从底部至顶部的方向上，第一外延层211内锗的原子百分比浓度逐渐上升至第一浓度，再下降至第二浓度；所述第一浓度为50％；所述第二浓度为5％；所述第一浓度为锗离子在所述第一外延层211内的最大原子百分比浓度。
所述锗离子在第一外延层211内的原子百分比浓度越高，所述第一外延层211与鳍部201之间的晶格差异越大，则所述第一外延层211对沟道区提供压应力，所形成的PMOS晶体管的性能越佳。
基于硅锗材料的外延沉积工艺的特性，使得所形成的第一外延层211内锗的原子百分比浓度在达到最高的第一浓度之后会逐渐下降，直至达到第二浓度5％，因此，所形成的第一外延层211表面材料的锗浓度较低，而硅的原子百分比浓度较高。
在所述选择性外延沉积工艺过程中，采用原位掺杂工艺掺杂P型离子。在本实施例中，在所述第一外延层211内掺杂的P型离子为硼离子；在所述第一外延层211内，所述硼离子的掺杂浓度小于等于1E21atoms/cm3。
在本实施例中，在所述第一外延层211从底部至顶部的方向上，所述硼离子的掺杂浓度逐渐升高至1E21atoms/cm3，因此，在所述第一外延层211的表面具有最高的掺杂浓度1E21atoms/cm3。当后续在所述第一外延层211表面形成第一覆盖层，并以所述第一覆盖层形成第一金属硅化物层之后，由于所述第一外延层211表面具有较高的硼离子的掺杂浓度，即所述第一金属硅化物层与第一外延层211的接触界面处具有较高掺杂浓度的硼离子，有利于减小所述第一外延层211与第一金属硅化物层之间的接触电阻。
请参考图8，在所述第一外延层211表面形成第一覆盖层212，所述第一覆盖层212的材料为硅锗，且所述第一覆盖层212内掺杂有P型离子。
所述第一覆盖层212用于与后续形成的硅化层反应，以形成位于第一外延层211表面的第一金属硅化物层，所述第一金属硅化物层用于减小第一外延层211与后续形成的第一插塞之间的接触电阻。
所述第一覆盖层212的材料为硅锗，所述第一覆盖层212的形成工艺为选择性外延沉积工艺。所述第一覆盖层212内锗的原子百分比浓度为45％～55％。在本实施例中，所述第一覆盖层212内锗的原子百分比浓度为第一浓度，即所述第一覆盖层212内锗的原子百分比浓度为50％。在其它实施例中，所述第一覆盖层212内锗的原子百分比浓度大于第一浓度。
所述第一覆盖层212内的锗浓度较高，当后续在所述第一覆盖层212表面形成具有钛离子的硅化层之后，硅化层内的钛离子能够与第一覆盖层212内的锗离子反应生成钛硅化合物。基于材料本身的特性，所述钛硅化合物与P型半导体材料相接触时的肖特基势垒较低，低于P型半导体材料与镍硅化合物或钴硅化合物之间的肖特基势垒，因此，所述第一覆盖层212与第一外延层211之间的接触电阻降低。
而且，在本实施例中，所述第一外延层211的材料为掺杂有硼离子的硅锗，所述硅锗与钛硅化合物之间的肖特基势垒低于硅与钛硅化合物之间的肖特基势垒，因此，使第一覆盖层212与第一外延层211之间的接触电阻降低。
在本实施例中，所述第一覆盖层212内掺杂的P型离子为硼离子。在本实施例中，在以选择性外延沉积工艺形成第一覆盖层212时，以原位掺杂工艺在所述第一覆盖层212内掺杂P型离子。所述第一覆盖层212内的硼离子的掺杂浓度大于第一外延层211内的硼离子掺杂浓度，且所述第一覆盖层212内的硼离子的掺杂浓度为1E21atoms/cm3～1E22atoms/cm3。在本实施例中，第一覆盖层212内的硼离子的掺杂浓度为1E22atoms/cm3。
所述第一覆盖层212内的硼离子的掺杂浓度较高，当以所述第一覆盖层212形成第一金属硅化物层之后，所述第一金属硅化物层内掺杂有较高浓度的硼离子，所述较高浓度的硼离子能够进一步降低所述第一金属硅化物层与第一外延层211之间的接触电阻。
请参考图17，图17是从所述第一覆盖层212顶部至第一外延层211底部的方向上，第一外延层211和第一覆盖层212内的锗、硅和硼的原子百分比浓度变化曲线。
后续在N型区220栅极结构203两侧的鳍部201顶部形成第二外延层。以下将结合附图进行说明。
请参考图9，在所述隔离层202表面、栅极结构203表面、P型区210的鳍部201侧壁和顶部表面、以及N型区220的鳍部201侧壁表面形成第二阻挡层205。
在本实施例中，还包括在形成第一覆盖层212之后，去除所述隔离层202表面的第一阻挡层204。在其它实施例中，在形成第一覆盖层212之后能够保留所述第一阻挡层。
所述第二阻挡层205暴露出位于栅极结构203两侧的鳍部201顶部表面，所述第二阻挡层205作为后续形成第二外延层的掩膜。所述第二阻挡层205的材料包括氮化硅或氮氧化硅中的一种或两种。
所述第二阻挡层205的形成步骤包括：在所述隔离层202、鳍部201、栅极结构203和第一覆盖层212表面形成第二阻挡膜；在所述P型区210的第二阻挡膜表面形成第二图形化层；以所述第二图形化层为掩膜，回刻蚀所述第二阻挡膜，直至暴露出N型区220的隔离层202表面、鳍部201的顶部表面、以及栅极结构203的顶部表面，形成第二阻挡层205。
所述第二阻挡膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。所述回刻蚀工艺为各向异性的干法刻蚀工艺，能够在鳍部201侧壁表面以及栅极结构203侧壁表面保留第二阻挡层205。所述第二图形化层包括图形化的光刻胶层。
在一实施例中，所述第二阻挡层205的材料为氮化硅，而且在形成所述第二阻挡膜之前，还包括在暴露出的鳍部201表面形成氧化硅层，在所述氧化硅层表面形成所述第二阻挡膜；所述氧化硅层的形成工艺为氧化工艺，例如原位蒸汽生成(ISSG)工艺。
在本实施例中，在后续的选择性外延沉积工艺之前，以所述第二阻挡层205为掩膜，刻蚀所述N型区220的鳍部201顶部，在N型区220的栅极结构203两侧的鳍部201内形成第二开口。后续在所述第二开口内形成第二外延层，所述第二外延层的底部低于鳍部201的顶部表面，所述第二外延层能够对栅极结构203底部的沟道区提供应力。所述第二开口的形成工艺包括各向异性的干法刻蚀工艺。
在本实施例中，所述第二开口的深度小于第一开口的深度，则所形成的第二外延层底部高于第一外延层211底部。
请参考图10，以所述第二阻挡层205为掩膜，采用选择性外延沉积工艺在所述N型区220的鳍部201顶部表面形成所述第二外延层221。
所述N型区220用于形成NMOS晶体管，所述第二外延层221的材料为磷化硅，且所述第二外延层221形成于栅极结构230两侧的鳍部201顶部，使所述第二外延层221形成NMOS晶体管的源区和漏区。
在本实施例中，所述第二外延层221内磷离子的掺杂浓度较高，所述磷化硅能够形成闪锌矿结构，所述闪锌矿结构的磷化硅的晶格常数小于单晶硅，因此，所形成的第二外延层221能够对栅极结构203底部的沟道区提供拉应力，以提高NMOS晶体管的载流子迁移率。
在本实施例中，所述第二开口的深度小于第一开口的深度，由于所述磷化硅材料的生长速率较快，则所述第二开口有利于抑制所述磷化硅材料的生长，避免相邻鳍内的第二外延层221之间发生桥接，并有利于保证所形成的第二外延层的形貌良好。
所述第二外延层221采用选择性外延沉积工艺形成；所述选择性外延沉积工艺包括：温度为500摄氏度～800摄氏度，气压为1托～100托，工艺气体包括硅源气体(SiH4或SiH2Cl2)，所述硅源气体的流量为1标准毫升/分钟～1000标准毫升/分钟，所述工艺气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在所述选择性外延沉积工艺过程中，采用原位掺杂工艺掺杂所述磷离子，且磷离子的掺杂浓度小于等于1E21atoms/cm3。
在本实施例中，在所述第二外延层221从底部至顶部的方向上，所述磷离子的掺杂浓度逐渐升高至1E21atoms/cm3，因此，在所述第二外延层221的表面具有最高的掺杂浓度1E21atoms/cm3。当后续在所述第二外延层221表面形成第二覆盖层，并以所述第二覆盖层形成第二金属硅化物层之后，由于所述第二外延层221表面具有较高的磷离子的掺杂浓度，即所述第二金属硅化物层与第二外延层221的接触界面处具有较高掺杂浓度的磷离子，有利于减小所述第二外延层221与第二金属硅化物层之间的接触电阻。
请参考图11，在所述第二外延层221表面形成第二覆盖层222，所述第二覆盖层222的材料为硅锗，所述第二覆盖层222内掺杂有N型离子。
所述第二覆盖层222用于与后续形成的硅化层反应，以形成位于第二外延层221表面的第二金属硅化物层，所述第二金属硅化物层用于减小第二外延层221与后续形成的第二插塞之间的接触电阻。
所述第二覆盖层222的材料为硅锗，所述第二覆盖层222的形成工艺为选择性外延沉积工艺。所述第二覆盖层222内锗的原子百分比浓度为45％～55％。在本实施例中，所述第一覆盖层212和第二覆盖层222内锗的原子百分比浓度均为第一浓度，即所述第二覆盖层222内锗的原子百分比浓度为50％。在其它实施例中，所述第一覆盖层212内锗的原子百分比浓度大于第一浓度。
由于所述第一覆盖层212与第二覆盖层222的材料均为硅锗，且锗的原子百分比浓度相同，则在后续的第一退火工艺中，所述第一覆盖层212与第二覆盖层222的硅化速率相同，且所形成的第一覆盖层212与第二覆盖层222的厚度相同，则所述第一覆盖层212与第二覆盖层222的电阻率相同，能够使所形成的PMOS晶体管与NMOS晶体管的电性能更稳定。
在本实施例中，所述第二覆盖层222内掺杂的N型离子为磷离子。在本实施例中，在以选择性外延沉积工艺形成第二覆盖层222时，以原位掺杂工艺在所述第二覆盖层222内掺杂N型离子。所述第二覆盖层222内的磷离子的掺杂浓度大于第二外延层221内的磷离子掺杂浓度，且所述第二覆盖层222内的磷离子的掺杂浓度为1E21atoms/cm3～1E22atoms/cm3。在本实施例中，第二覆盖层222内的磷离子的掺杂浓度为1E22atoms/cm3。
所述第二覆盖层222内的磷离子的掺杂浓度较高，当以所述第二覆盖层222形成第二金属硅化物层之后，所述第二金属硅化物层内掺杂有较高浓度的磷离子，所述较高浓度的磷离子能够降低第二金属硅化物层与第二外延层211之间的肖特基势垒，以此减小所述第二金属硅化物层与第二外延层211之间的接触电阻。
请参考图18，图18是从第二覆盖层222顶部至所述第二外延层221底部的方向上，第二外延层221和第二覆盖层222内的锗、硅和磷的原子百分比浓度变化曲线。
后续至少在部分所述第一覆盖层212和第二覆盖层222表面形成硅化层，所述硅化层内具有钛离子。以下将结合附图进行说明。
请参考图12，在形成所述第二覆盖层222之后，在所述隔离层202表面、栅极结构203(如图4所示)表面和鳍部201表面形成介质层206，所述介质层206内具有暴露出第一覆盖层212的第一通孔213、以及暴露出第二覆盖层222的第二通孔223。
在本实施例中，在形成第二覆盖层222之后，在形成所述介质层之前，去除隔离层202表面的第二阻挡层205。
在本实施例中，所述介质层206的形成步骤包括：在所述隔离层202、鳍部201、第一覆盖层212、第二覆盖层222和栅极结构表面形成介质膜；平坦化所述介质膜，形成所述介质层206；在所述介质层206表面形成第三图形化层，所述第三图形化层暴露出第一通孔213和第二通孔223的对应区域位置；以所述第三图形化层为掩膜，刻蚀所述介质层206，直至暴露出第一覆盖层212和第二覆盖层222为止，形成第一通孔213和第二通孔223。
所述介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述化学气相沉积工艺能够为流体化学气相沉积工艺(FCVD，Flowable ChemicalVapor Deposition)、等离子体增强化学气相沉积工艺(PECVD)或高深宽比化学气相沉积工艺(HARP)。所述平坦化工艺为化学机械抛光工艺。刻蚀所述介质层206的工艺为各向异性的干法刻蚀工艺。所述第三图形化层包括图形化的光刻胶层。
所述介质层206的材料为氧化硅、氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
在另一实施例中，栅极结构203为伪栅极结构。所述介质层202包括：第一子介质层和第二子介质层；所述第一子介质层位于所述隔离层202、鳍部201、第一覆盖层212和第二覆盖层222表面；所述第二子介质层位于第一子介质层和栅极结构203表面。其中，所述第一子介质层的表面与所述栅极结构203的顶部表面齐平。
所述第一子介质层的形成步骤包括：在所述衬底和栅极结构203表面形成第一子介质膜；平坦化所述第一子介质膜直至暴露出栅极结构的顶部表面为止，形成第一子介质层。所述第二子介质层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
在形成所述第一子介质层之后，去除所述栅极结构203中的栅极层以形成栅极开口；在所述栅极开口的内壁表面形成高K栅介质层，在高K栅介质层上形成填充满所述栅极开口的金属栅。
请参考图13，对第一通孔213底部的第一覆盖层212进行离子注入，以掺杂P型离子。
对第一通孔213底部的第一覆盖层212进行离子注入，可以在所述第一覆盖层212的表面掺杂P型离子，以减小第一覆盖层212与后续形成的第一插塞之间的接触电阻。在本实施例中，对第一通孔213底部的第一覆盖层212注入的P型离子为硼离子；所述离子注入的方向垂直于衬底200表面。
请参考图14，对第二通孔223底部的第二覆盖层222进行离子注入，以掺杂N型离子。
对第二通孔223底部的第二覆盖层222进行离子注入，可以在所述第二覆盖层222的表面掺杂N型离子，以减小第二覆盖层222与后续形成的第二插塞之间的接触电阻。在本实施例中，对第一通孔213(如图13所示)底部的第一覆盖层212注入的P型离子为硼离子；所述离子注入的方向垂直于衬底200表面。
在本实施例中，在对第一覆盖层212和第二覆盖层222进行离子注入之后，进行第二退火工艺，以激活第一覆盖层212和第一外延层211内的P型离子、以及第二覆盖层222和第二外延层221内的N型离子。所述第二退火工艺为尖峰退火或激光退火。
请参考图15，在所述第一通孔213底部的第一覆盖层212表面、以及第二通孔223底部的第二覆盖层222表面形成硅化层207。
在本实施例中，所述硅化层207的材料为钛。所述硅化层207的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，在本实施例中为原子层沉积工艺。所述钛材料的硅化层207的厚度为10纳米～50纳米。
在本实施例中，所述硅化层207还形成于介质层206表面、第一通孔213的侧壁表面、以及第二通孔223的侧壁表面。
所述硅化层207用于与相接触的部分第一覆盖层212以及第二覆盖层222反应，生成第一金属硅化物层和第二金属硅化物层。
请参考图16，进行第一退火工艺，使所述硅化层207内的钛离子扩散入第一覆盖层212和第二覆盖层222内，使第一覆盖层212形成第一金属硅化层214，使第二覆盖层222形成第二金属硅化层224。
所述第一退火工艺为闪光退火(flash aneal)；所述第一退火工艺的参数包括：温度为750℃～950℃，本实施例为800℃，时间为10毫米～500毫秒，气体为氮气或惰性气体，所述例如氩气或氦气。
由于所述硅化层207内具有钛离子，则所述钛离子能够在第一退火工艺中，扩散入相接触的第一覆盖层212和第二覆盖层222内，形成材料为钛硅锗化合物的第一金属硅化物层214和第二金属硅化物层224。而且，所述第一覆盖层212内具有较高掺杂浓度的硼离子，所形成的第一金属硅化物层214内具有较高掺杂浓度的硼离子；所述第二覆盖层222内具有较高掺杂浓度的磷离子，所形成的第二金属硅化物层224内具有较高掺杂浓度的磷离子。
在P型区210内，所述第一外延层212的材料为硅锗，而所述第一金属硅化物层214的材料为钛硅锗化合物，所述第一外延层212与第一金属硅化物层214材料之间的肖特基势垒较小，因此第一外延层212与第一金属硅化物层214材料之间的接触电阻较小。
而且，由于第一金属硅化物层214内具有较高掺杂浓度的硼离子，所述较高掺杂浓度的硼离子能够进一步减小第一外延层212与第一金属硅化物层214接触界面处的肖特基势垒，以减小接触电阻。
在N型区220内，所述第二外延层222的材料为磷化硅，而所述第二金属硅化物层224的材料为钛硅磷化合物。在所述第二外延层222表面的磷离子具有较高的掺杂浓度，有利于减小第二外延层222与第二金属硅化物层224材料之间的接触电阻。
而且，由于第二金属硅化物层224内具有较高掺杂浓度的磷离子，所述较高掺杂浓度的磷离子能够进一步减小第二外延层222与第二金属硅化物层224接触界面处的肖特基势垒，以减小接触电阻。
在本实施例中，在退火工艺之前或之后，在所述第一通孔213(如图15所示)和第二通孔223(如图15所示)内填充满导电材料，在第一通孔213内形成第一插塞215，在第二通孔223内形成第二插塞225。
所述导电材料包括铜、钨或铝。所述第一插塞215和第二插塞225的形成步骤包括：在所述介质层206表面、以及第一通孔214和第二通孔224内形成导电膜，所述导电膜填充满所述第一通孔214和第二通孔224；平坦化所述导电膜直至暴露出介质层206表面为止，形成第一插塞215和第二插塞225。
所述导电膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺、电镀工艺或化学镀工艺；所述平坦化工艺为化学机械抛光工艺。在本实施例中，在形成第一插塞215和第二插塞225之前，保留所述硅化层207，所述硅化层207能够作为第一插塞215和第二插塞225与介质层206之间的阻挡层。在其它实施例中，还能够在形成第一插塞和第二插塞之前，去除所述硅化层。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种鳍式晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底具有P型区和N型区，所述P型区和N型区的衬底表面分别具有鳍部，所述衬底表面具有隔离层，所述隔离层覆盖鳍部的部分侧壁，且所述隔离层的表面低于所述鳍部的顶部表面；
形成横跨所述P型区和N型区鳍部的栅极结构，所述栅极结构位于所述鳍部的部分侧壁和顶部表面；
在P型区栅极结构两侧的鳍部顶部形成第一外延层；
在所述第一外延层表面形成第一覆盖层，所述第一覆盖层内具有锗离子，且所述第一覆盖层内掺杂有P型离子；
在N型区栅极结构两侧的鳍部顶部形成第二外延层；
在所述第二外延层表面形成第二覆盖层，所述第二覆盖层内具有锗离子，所述第二覆盖层内掺杂有N型离子；
在形成所述第二覆盖层之后，在所述隔离层表面、栅极结构表面和鳍部表面形成介质层，所述介质层内具有暴露出至少部分第一覆盖层的第一通孔、以及暴露出至少部分第二覆盖层的第二通孔；
在所述第一通孔底部的第一覆盖层表面、以及第二通孔底部的第二覆盖层表面形成硅化层，所述硅化层内具有钛离子；
进行第一退火工艺，使所述硅化层内的钛离子扩散入第一覆盖层和第二覆盖层内，使第一覆盖层形成第一金属硅化层，使第二覆盖层形成第二金属硅化层。
2.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，所述第一外延层的材料为硅锗；所述第一外延层内掺杂有P型离子。
3.如权利要求2所述的鳍式晶体管的形成方法，其特征在于，在所述第一外延层内，锗离子的最大原子百分比浓度为第一浓度；所述第一浓度为50％。
4.如权利要求3所述的鳍式晶体管的形成方法，其特征在于，在从所述第一外延层底部至顶部的方向上，第一外延层内的锗的原子百分比浓度上升至第一浓度，再下降至第二浓度；所述第二浓度为5％。
5.如权利要求2所述的鳍式晶体管的形成方法，其特征在于，所述第一外延层内的P型离子为硼离子；所述第一外延层内的硼离子的掺杂浓度小于等于1E21atoms/cm3。
6.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，所述第一覆盖层的材料为硅锗；所述第一覆盖层内锗的原子百分比浓度为45％～55％；所述第一覆盖层内掺杂的P型离子为硼离子。
7.如权利要求6所述的鳍式晶体管的形成方法，其特征在于，所述第一覆盖层内的硼离子的掺杂浓度大于第一外延层内的硼离子掺杂浓度。
8.如权利要求7所述的鳍式晶体管的形成方法，其特征在于，所述第一覆盖层内的硼离子的掺杂浓度为1E21atoms/cm3～1E22atoms/cm3。
9.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，所述第二外延层的材料为磷化硅。
10.如权利要求9所述的鳍式晶体管的形成方法，其特征在于，在所述第二外延层内，磷离子的掺杂浓度小于等于1E21atoms/cm3。
11.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，所述第二覆盖层的材料为硅锗；所述第二覆盖层内锗的原子百分比浓度为45％～55％；所述第二覆盖层内掺杂的N型离子为磷离子。
12.如权利要求11所述的鳍式晶体管的形成方法，其特征在于，所述第二覆盖层内的磷离子的掺杂浓度为1E21atoms/cm3～1E22atoms/cm3。
13.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，所述硅化层的材料为钛。
14.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，所述第一外延层的形成步骤包括：在所述隔离层表面、栅极结构表面、N型区的鳍部侧壁和顶部表面、以及P型区的鳍部侧壁表面形成第一阻挡层；以所述第一阻挡层为掩膜，采用选择性外延沉积工艺在所述P型区的鳍部顶部表面形成所述第一外延层；在形成第一覆盖层之后，去除所述第一阻挡层。
15.如权利要求14所述的鳍式晶体管的形成方法，其特征在于，在所述选择性外延沉积工艺之前，以所述第一阻挡层为掩膜，刻蚀所述P型区的鳍部顶部。
16.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，所述第二外延层的形成步骤包括：在所述隔离层表面、栅极结构表面、P型区的鳍部侧壁和顶部表面、以及N型区的鳍部侧壁表面形成第二阻挡层；以所述第二阻挡层为掩膜，采用选择性外延沉积工艺在所述N型区的鳍部顶部表面形成所述第二外延层；在形成第二覆盖层之后，去除所述第二阻挡层。
17.如权利要求16所述的鳍式晶体管的形成方法，其特征在于，在所述选择性外延沉积工艺之前，以所述第二阻挡层为掩膜，刻蚀所述N型区的鳍部顶部。
18.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，在形成硅化层之前，对第一通孔底部的第一覆盖层进行离子注入，以掺杂P型离子；对第二通孔底部的第二覆盖层进行离子注入，以掺杂N型离子。
19.如权利要求1所述的鳍式晶体管的形成方法，其特征在于，还包括：在第一退火工艺之前或之后，在所述第一通孔和第二通孔内填充满导电材料，在第一通孔内形成第一插塞，在第二通孔内形成第二插塞。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952909B (zh) * 2016-01-06 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10796924B2 (en) 2016-02-18 2020-10-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof by forming thin uniform silicide on epitaxial source/drain structure
CN107799421B (zh) * 2016-09-05 2021-04-02 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
US10164042B2 (en) 2016-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108122976B (zh) * 2016-11-29 2020-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、以及sram
KR102432467B1 (ko) * 2017-08-30 2022-08-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10714475B2 (en) * 2017-11-27 2020-07-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN109920735A (zh) * 2017-12-12 2019-06-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102358527B1 (ko) * 2017-12-17 2022-02-08 어플라이드 머티어리얼스, 인코포레이티드 선택적 증착에 의한 실리사이드 막들
KR102449608B1 (ko) 2017-12-21 2022-10-04 삼성전자주식회사 반도체 소자의 제조 방법
JP2020047838A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体デバイス
CN111128880B (zh) * 2018-10-31 2022-12-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10872772B2 (en) * 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of manufacture
WO2020131296A1 (en) * 2018-12-21 2020-06-25 Applied Materials, Inc. Processing system and method of forming a contact
WO2020176811A1 (en) * 2019-02-28 2020-09-03 Tokyo Electron Limited Dual metal wrap-around contacts for semiconductor devices
CN111696921B (zh) * 2019-03-15 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US11462648B2 (en) * 2019-12-05 2022-10-04 Globalfoundries U.S. Inc. Fin-based Schottky diode for integrated circuit (IC) products and methods of making such a Schottky diode
CN111048510A (zh) * 2019-12-25 2020-04-21 上海华力集成电路制造有限公司 一种FinFET源漏外延三层结构及其形成方法
CN113327896A (zh) * 2021-04-28 2021-08-31 中国科学院微电子研究所 一种半导体器件的制造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9054194B2 (en) 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
US9484432B2 (en) 2010-12-21 2016-11-01 Intel Corporation Contact resistance reduction employing germanium overlayer pre-contact metalization
US8592916B2 (en) 2012-03-20 2013-11-26 International Business Machines Corporation Selectively raised source/drain transistor
US10304826B2 (en) * 2012-12-28 2019-05-28 Taiwan Semiconductor Manufacturing Company Complimentary metal-oxide-semiconductor (CMOS) with low contact resistivity and method of forming same
US9006805B2 (en) 2013-08-07 2015-04-14 United Microelectronics Corp. Semiconductor device
US9214556B2 (en) 2013-08-09 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned dual-metal silicide and germanide formation
US9012964B2 (en) 2013-08-09 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Modulating germanium percentage in MOS devices
CN104733311A (zh) * 2013-12-18 2015-06-24 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9502538B2 (en) * 2014-06-12 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of fin-like field effect transistor

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