TW202240897A - 半導體裝置及其製造方法 - Google Patents

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semiconductor
drain
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翁翊軒
李泓毅
范瑋寒
邱子華
李威養
林家彬
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置，包括：基部，在半導體基板上；通道層，垂直地在基部上方，並且水平於半導體基板的頂表面延伸；閘極部分，在通道層和基部之間；源極/汲極部件，連接通道層；內間隔物，在源極/汲極部件和閘極部分之間；以及空隙，在源極/汲極部件和半導體基板之間。此外，源極/汲極部件的底表面在空隙中露出。

Description

半導體裝置及其製造方法
本發明實施例係有關於一種半導體裝置及其製造方法，且特別關於一種多閘極半導體裝置及其製造方法。
半導體積體電路（IC）產業經歷了快速成長。積體電路材料以及設計的技術進步已經產生數個積體電路世代，其中每一世代都比前一世代具有更小且更複雜的電路。在積體電路演進期間，功能密度（亦即，單位晶片面積的互連裝置數目）通常會增加而幾何尺寸（亦即，可使用製程生產的最小元件（或線））減少。此微縮化的過程通常會以增加生產效率與降低相關成本而提供助益。此微縮化也增加了積體電路製程以及製造的複雜性。
例如，多閘極裝置已被引入以通過增加閘極-通道耦合（gate-channel coupling）、減小關閉狀態電流（OFF-state current）以及減小短通道效應（short-channel effects, SCEs）以改善閘極控制。一種上述的多閘極裝置是基於奈米片的電晶體，其閘極結構圍繞其通道區延伸，提供對所有側面的通道區的存取（access）。基於奈米片的電晶體與常規的金屬氧化物半導體（metal-oxide-semiconductor, MOS）製程相容，允許它們在維持閘極控制和減輕短通道效應的同時積極地微縮化。然而，常規的基於奈米片的電晶體在通道釋出過程中可能會損壞內間隔物接縫（seams）處的源極/汲極部件。上述的損壞以被證實會降低裝置性能。因此，儘管常規的基於奈米片的裝置足以滿足其預期目的，但它們並非在全部的方面都令人滿意。因此，本揭露描述具有減少的錯位（dislocations）的源極/汲極部件結構，從而提供用於改善裝置的方法。
本發明一些實施例提供一種半導體裝置，包括：基部，在半導體基板上；通道層，垂直地在基部上方，並且水平於半導體基板的頂表面延伸；閘極部分，在通道層和基部之間；源極/汲極部件，連接通道層；內間隔物，在源極/汲極部件和閘極部分之間；以及空隙，在源極/汲極部件和半導體基板之間，其中源極/汲極部件的底表面在空隙中露出。
本發明另一些實施例提供一種半導體裝置，包括：半導體基板，具有第一表面；基底結構，在第一表面上方垂直地突出；複數個通道層，垂直地配置在基底結構上方；閘極部分，垂直地相鄰通道層；內間隔物，在閘極部分的側壁表面上；源極/汲極部件，在內間隔物的側壁表面上以及在通道層的側壁表面上；間隔物層，在基底結構的側壁表面上以及在半導體基板的第一表面上；以及空隙，由間隔物層以及源極/汲極部件定義。
本發明又一些實施例提供一種製造半導體裝置的方法，包括：接收半導體基板，半導體基板具有在其上的第一半導體層與第二半導體層的堆疊，以及閘極結構在堆疊上方，第一半導體層與第二半導體層具有不同的材料組成；凹蝕堆疊以在閘極結構的兩側上形成源極/汲極溝槽，並且延伸至半導體基板之中；在垂直地相鄰的第一半導體層的端部之間形成第一間隔物；形成阻擋層，阻擋層覆蓋半導體基板露出的表面；以及從第二半導體層的側壁表面並且遠離半導體基板形成源極/汲極部件。
以下內容提供了許多不同實施例或範例，以實現本揭露實施例的不同部件。以下描述組件和配置方式的具體範例，以簡化本揭露實施例。當然，這些僅僅是範例，而非意圖限制本揭露實施例。舉例而言，元件的尺寸不限於所揭露的範圍或數值，而是可以取決於製程條件及/或裝置的期望特性。此外，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
此處可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。再者，用語「大約」、「近似」等類似用語描述數字或數字範圍時，該用語意欲涵蓋的數值是在合理範圍內包含所描述的數字，例如在所描述的數字之+/-10%之內，或所屬技術領域中具有通常知識者理解的其他數值。例如，用語「大約5奈米」涵蓋從4.5奈米至5.5奈米、4.0奈米至5.0奈米等的尺寸範圍。
本揭露一般來說關於積體電路及半導體裝置及其形成方法。更詳細而言，本揭露關於垂直堆疊的水平取向的多通道電晶體，例如奈米線電晶體和奈米片電晶體。這些類型的電晶體有時被稱為全繞式閘極（gate-all-around, GAA）電晶體、多橋接通道（multi-bridge-channel, MBC）電晶體或其他名稱。在本揭露中，它們被廣泛地稱為基於奈米片的電晶體（或裝置）。基於奈米片的裝置包括多個懸置的（suspended）通道層（或簡稱為「通道層」），其一者在另一者之上堆疊並由閘極結構齒合（engaged）。基於奈米片的裝置的通道層可以包括任何合適的形狀及/或配置。例如，通道層可以是許多不同形狀中的一種，例如線（或奈米線）、片（或奈米片）、棒（或奈米棒）及/或其他合適的形狀。易言之，術語「基於奈米片的裝置」廣泛地包括具有奈米線、奈米棒和任何其他合適形狀的通道層的裝置。此外，基於奈米片的裝置的通道層可以與單一連續閘極結構或多個閘極結構齒合。
通道層與閘極結構齒合，其包括垂直地相鄰的通道層之間的部分。在源極/汲極部件和對應的閘極結構之間形成內間隔物，從而維持適當的電性隔離。在通道層的兩端形成一對磊晶源極/汲極部件（可替換地稱為磊晶部件或源極/汲極部件），使得電荷載子可以在操作期間（例如當電晶體開啟時）從源極區通過通道層流至汲極區。在一些方法中，內間隔物可以具有相似於「V」形（或三角形）的輪廓，其中「V」的側臂（side arms）與通道層對齊並交界（interface），並且「V」的底部與隨後形成的閘極結構共用一個側壁。側臂和底部共同定義開口。由於源極/汲極部件通常不是從介電材料成長，所以上述開口通常保留在最終的裝置結構中。然而，已觀察到開口的存在導致在隨後的通道釋出過程中對源極/汲極部件的損壞，從而降低裝置性能。因此，本揭露提供一種去除上述開口並以材料部件代替它們的方法。此外，本揭露還提供一種源極/汲極部件結構，進一步提高裝置性能。
本揭露所述的基於奈米片的裝置可以是n型金屬氧化物半導體（n-type metal-oxide-semiconductor, NMOS）裝置、p型金屬氧化物半導體（p-type metal-oxide-semiconductor, PMOS）裝置或互補式金屬氧化物半導體（complementary metal-oxide-semiconductor, CMOS）裝置。所屬技術領域中具有通常知識者可以認知到可以從本揭露的方面受益的半導體裝置的其他示例。例如，其他類型的金屬氧化物半導體場效電晶體（metal-oxide semiconductor field effect transistors, MOSFETs），例如平面金屬氧化物半導體場效電晶體、鰭式場效電晶體（FinFETs）、其他多閘極電晶體可以受益於本揭露的一些方面。
示例的基於奈米片的電晶體100（或基於奈米片的裝置100或裝置100）在第1A和1B圖中示出。根據本揭露的一些實施例，第1A圖為裝置100的實施例的三維（3D）視圖，其可以實施為n型金屬氧化物半導體裝置、p型金屬氧化物半導體裝置或互補式金屬氧化物半導體裝置的一部分。第1B圖是第1A圖的裝置100沿著線A-A’的剖面圖。提供第1A和1B圖可以更好地視覺化及理解隨後在剖面圖中描述的部件。第1A和1B圖已經被簡化並且可能不包括稍後詳細描述的所有部件。如圖所示，裝置100包括半導體基板（或基板）102。鰭片結構（或鰭片）104形成在基板102上方，各自在X方向上水平縱向延伸，並且在Y方向上彼此水平分開。X方向和Y方向相互垂直，Z方向與由X方向和Y方向定義的水平XY平面正交（或為其法線方向）。基板102的頂表面可以平行於XY平面。
鰭片結構104各自具有沿著X方向設置的源極區104a和汲極區104a。源極區104a和汲極區104a一同稱為源極/汲極區104a。磊晶源極/汲極部件500形成在鰭片結構104的源極/汲極區104a之中或之上。在一些實施例中，磊晶源極/汲極部件500可以例如沿著Y方向在相鄰的鰭片結構104之間合併在一起，以提供比單一的磊晶源極/汲極部件更大的橫向寬度。鰭片結構104各自還具有設置在源極/汲極區104a之間並連接源極/汲極區104a的通道區104b。鰭片結構104各自包括懸置的半導體層120（也可以替換地稱為「半導體層120」、「懸置的通道層120」、「通道層120」、「通道120」或「較高的通道120」）的堆疊，在鰭片結構104的通道區104b中，堆疊從基板102垂直地（例如沿著Z方向）延伸。懸置的半導體層120各自連接一對磊晶源極/汲極部件500。懸置的半導體層120可以各自是許多不同形狀中的一種，例如線（或奈米線）、片（或奈米片）、棒（或奈米棒）及/或其他合適的形狀，並且可以彼此隔開。在所描繪的實施例中，堆疊中有三個半導體層120。然而，堆疊中可以有任何適當數量的層，例如2至10層。半導體層120可以各自與單一連續閘極結構250齒合。在閘極結構250和源極/汲極部件500之間形成內間隔物部件206以提供保護並確保適當的隔離。應當注意，閘極結構250在第1A圖中被示為透明部件，以便示出被閘極結構250覆蓋的部件（例如半導體層120）。第1A和1B圖已被簡化以提供裝置100的一般圖式，並且不包括所有細節。這些細節以及額外的細節將結合後續附圖進行描述。
裝置100還包括在基板102之中或基板102之上的隔離部件150，將相鄰的鰭片結構104彼此分開。隔離部件150可以是淺溝槽隔離（shallow trench isolation, STI）部件。在一些示例中，隔離部件150的形成包括在主動區（形成鰭片結構的區域）之間的基板102中蝕刻溝槽，並且用一種或多種介電材料填充溝槽，例如氧化矽、氮化矽、氮氧化矽、其他合適的材料或其組合。任何適當的方法，例如化學氣相沉積（chemical vapor deposition, CVD）製程、原子層沉積（atomic layer deposition, ALD）製程、物理氣相沉積（physical vapor deposition, PVD）製程、電漿輔助化學氣相沉積（plasma-enhanced CVD, PECVD）製程、電漿輔助原子層沉積（plasma-enhanced ALD, PEALD）製程及/或其組合可以用於沉積隔離部件150。隔離部件150可以具有多層結構，例如基板102上方的熱氧化物襯層以及熱氧化物襯層上方的填充層（例如，氮化矽或氧化矽）。替代地，可以使用任何其他隔離技術以形成隔離部件150。如第1A圖所示，鰭片結構104位於隔離部件150的頂表面上方。在所描繪的實施例中，裝置100還包括在閘極結構250兩側上的閘極間隔物層202；在磊晶源極/汲極部件500上方的接觸蝕刻停止層220；以及在磊晶源極/汲極部件500上方和在接觸蝕刻停止層220上方的層間介電（interlayer dielectric, ILD）層350。
根據本揭露的一些實施例，第2A-2B圖示出用於製造本揭露的裝置100的示例方法10的流程圖。第3-14圖是根據方法10的一些實施例在各個製造階段沿著第1A圖中的線A-A’的裝置的剖面圖。
參考第2A圖的步驟12和第3圖，裝置100包括基板102。基板102包含半導體材料，例如塊體矽（Si）、鍺（Ge）、矽鍺（SiGe）、碳化矽（SiC）、砷化鎵（GaAs）、磷化鎵（GaP）、磷化銦（InP）、砷化銦（InAs）及/或銻化銦（InSb），或其組合。基板102也可以包括絕緣體上半導體基板，例如絕緣體上矽（Si-on-insulator, SOI）、絕緣體上矽鍺（SiGe-on-insulator, SGOI）、絕緣體上鍺（Ge-on-insulator, GOI）基板。以下的描述以n型金屬氧化物半導體裝置100的製造為例進行說明。可以對p型金屬氧化物半導體裝置或互補式金屬氧化物半導體裝置實施相同或相似的方法。
參考第2A圖的步驟14和第3圖，在基板102上方形成半導體層的堆疊。半導體層的堆疊包括彼此交替的半導體層110和半導體層120。例如，在基板102上方形成半導體層110；在半導體層110上方形成半導體層120；以及在半導體層120上方形成另一半導體層110，依此類推。半導體層110和120的材料組成被配置為使它們在隨後的蝕刻製程中具有蝕刻選擇性。例如，在所描繪的實施例中，半導體層110包含矽鍺（SiGe），而半導體層120包含矽（Si）。在一些其他實施例中，半導體層120包含SiGe，而半導體層110包含Si。在又一些其他實施例中，半導體層120和110皆包含SiGe，但具有不同的Ge原子濃度。半導體層110可以各自具有彼此相同或不同的厚度，並且與半導體層120的厚度相同或不同。在一些實施例中，半導體層110和120可以各自具有大約5奈米至大約20奈米的厚度，例如大約7奈米至大約13奈米。如果半導體層120的厚度太小，則裝置電阻可能太高。如果半導體層120的厚度太大，則電晶體通道的一些部分的閘極控制可能不足。如果半導體110的厚度太小，則可能沒有足夠的空間形成閘極層；如果半導體層110的厚度太大，則任何益處都會被增加的材料成本和降低的效率所抵消。
半導體層的堆疊被圖案化為複數個鰭片結構104，使它們各自沿著X方向延伸。鰭片結構104可以通過任何合適的方法圖案化。例如，可以使用一個或多個微影製程，包括雙重圖案化或多重圖案化製程以圖案化鰭片。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距（pitch）更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，剩餘的間隔物或心軸（mandrel）之後可以用於圖案化鰭片。圖案化可以使用多個蝕刻製程，可以包括乾式蝕刻及/或濕式蝕刻。鰭片結構104沿著Y方向的橫向寬度可以彼此相同或彼此不同。
參考第2A圖的步驟16和第3圖，閘極結構250形成在每個鰭片結構104的一部分上方。在一些實施例中，閘極結構250也形成在相鄰的鰭片結構104之間的隔離部件150（參考第1A圖）上方。閘極結構250可以被配置為彼此平行地縱向延伸，例如，各自都沿著Y方向延伸。在一些實施例中，閘極結構250各自包繞（wrap around）每個鰭片結構104的頂表面和側表面。閘極結構250可以包括虛設閘極堆疊240。虛設閘極堆疊240包括虛設閘極介電層、虛設電極層以及用於圖案化虛設閘極電極層的一個或多個硬遮罩層。在一些實施例中，虛設電極層包括多晶矽。虛設閘極堆疊240可以通過後續製程經歷閘極替換製程以形成金屬閘極，例如高介電常數金屬閘極，如以下更詳細討論。可以通過包括沉積、微影、圖案化和蝕刻製程的製程形成虛設閘極堆疊240。沉積製程可以包括化學氣相沉積、原子層沉積、物理氣相沉積、其他合適的方法或其組合。
閘極間隔物202形成在虛設閘極堆疊240的側壁上。在所描繪的實施例中，閘極間隔物層202形成在裝置的頂表面之上。閘極間隔物層202可以包括氮化矽（Si 3N4）、氧化矽（SiO 2）、碳化矽（SiC）、碳氧化矽（SiOC）、氮氧化矽（SiON）、氧碳氮化矽（SiOCN）、碳摻雜氧化物、氮摻雜氧化物、多孔氧化物或其組合。在一些實施例中，閘極間隔物層202可以包括多個子層，每個子層具有不同的材料。在一些實施例中，閘極間隔物層202可以具有在幾奈米（nm）範圍內的厚度。在一些實施例中，閘極間隔物層202可以通過在虛設閘極堆疊240上方沉積間隔物層（包含介電材料），隨後進行非等向性蝕刻製程以從虛設閘極堆疊240的頂表面去除部分間隔物層而形成。在蝕刻製程之後，在虛設閘極堆疊240的側壁表面上的部分間隔物層大抵（substantially）保留並成為閘極間隔物層202。在一些實施例中，非等向性蝕刻製程為乾式（例如，電漿）蝕刻製程。額外地或替代地，閘極間隔物層202的形成還可以涉及化學氧化、熱氧化、原子層沉積、化學氣相沉積及/或其他合適的方法。
參考第2A圖的步驟18和第4圖，鰭片結構104與閘極結構250相鄰並被閘極結構250暴露的部分（例如，在源極/汲極區104a中，參考第1A和1B圖）被至少部分地凹蝕（或蝕刻）以形成源極/汲極溝槽204。同時，鰭片結構104在閘極結構250下方的部分保持完整。可以使用額外的遮罩元件（例如光阻）來保護在製程期間未被設計為去除的區域。在所描繪的實施例中，上述製程不僅去除鰭片結構104的暴露部分，並且還去除下方基板102的一部分。因此，源極/汲極溝槽204在基板102的頂表面下方延伸。在基板102的頂表面下方的源極/汲極溝槽204的底部在以下中被稱為溝槽部分204b。溝槽部分204b也在隨後形成的通道層的最低層之下。因此，溝槽部分204b可以被稱為源極/汲極溝槽204的「子通道」部分。上述製程可以包括多個微影和蝕刻步驟，並且可以使用任何合適的方法，例如乾式蝕刻及/或濕式蝕刻。在一些實施例中，溝槽204b具有類似於字母「U」的輪廓，儘管「U」的兩個尖端（prongs）可以是彎曲的，並且「U」的底部可以不那麼圓潤，從而更類似於「V」（隨後將詳細介紹）。然而，本揭露涵蓋具有任何合適輪廓的溝槽部分204b。在一些實施例中，溝槽部分204b的頂表面可以具有沿著X方向的寬度710。上述尺寸決定隨後形成的源極/汲極部件的橫向尺寸。在一些實施例中，寬度710可以為大約10奈米至大約30奈米。如果寬度710太小，例如小於約10奈米，則形成在其中的源極/汲極部件可能無法提供足夠的電荷載子以符合設計運作。如果寬度710太大，例如大於約30奈米，則任何益處可能被晶片佔位面積（footprint）的增加及由此導致的效率損失所抵消。此外，溝槽部分204b可以具有高度尺寸705，其由源極/汲極溝槽204的底表面和最底的半導體層110的底表面所測量。如隨後詳細描述，高度尺寸705至少部分地決定隨後形成的空隙的高度尺寸，上述空隙將源極/汲極部件與基板分離。在一些實施例中，高度尺寸705可以為大約0.2奈米至大約50奈米，例如大約20奈米至大約50奈米。如果高度尺寸705太小，空隙可能太小而不能防止源極/汲極部件與基板的合併；如果高度尺寸705太大，則空隙可能太大，使得在後續製程中結構完整性可能受到損害。
源極/汲極溝槽204的形成暴露了半導體層110和120的堆疊的側壁。參考第2A圖的步驟20和第5圖，藉由選擇性蝕刻製程通過源極/汲極溝槽204中暴露的側壁表面去除半導體層110的部分。由於選擇性蝕刻製程沿著X方向在橫向上使半導體層110凹陷，因此有時可以將其稱為橫向蝕刻製程或橫向凹蝕製程。選擇性蝕刻製程被設計為去除半導體層110的端部，但僅最小地（或不）影響半導體層120。例如，可以去除半導體層110的兩個端部以形成對應的開口205，而半導體層120的端部在被去除的半導體層110的端部正上方和正下方（因此在開口205上方和下方）大抵保存。因此，在垂直相鄰的半導體層120之間形成開口205。
在選擇性蝕刻製程期間形成的開口205將源極/汲極溝槽204延伸到半導體層120下方和之間以及閘極間隔物層202下方的區域中。半導體層110橫向凹蝕的程度（或被移除部分的尺寸）由製程條件決定，例如半導體層110暴露於蝕刻化學品的持續時間。在所描繪的實施例中，持續時間被控制為使開口205具有沿著X方向的深度330。在一些實施例中，深度330由蝕刻的半導體層110的側壁表面與半導體層120的側壁表面沿其延伸的平面之間的距離定義。在一些實施例中，蝕刻製程條件使開口205具有彎曲的表面。例如，如第5圖所示，半導體層110的剩餘部分可以具有面向開口205的凹（concave）面410。因此，開口205在其中間高度（沿著Z方向）處可以具有比在其與半導體層120交界的頂部處或其與基板102交界的底部處更大的寬度（沿著X方向）。然而，在一些實施例中，半導體層110的剩餘部分可以替代地具有大致筆直或平坦的表面。
選擇性蝕刻製程可以是任何合適的製程。在所描繪的實施例中，半導體層120包括Si並且半導體層110包括SiGe。選擇性蝕刻製程可以是濕式蝕刻製程，例如標準清潔1（Standard Clean 1, SC-1）溶液。SC-1溶液包括氫氧化氨（NH 4OH）、過氧化氫（H 2O 2）以及水（H 2O）。SiGe半導體層110可以在SC-1溶液中以比Si半導體層120快得多的速率被蝕刻。蝕刻持續時間被調整為使SiGe層被移除部分的尺寸受到控制。因此，半導體層110的期望部分被去除，而半導體層120僅受到最小的影響。通過額外調整蝕刻溫度、摻質濃度以及其他實驗參數可以達到最佳條件。此外，在選擇性蝕刻製程完成後，半導體層120的側壁也可以具有彎曲的表面。如上所述，儘管半導體層120由於其對蝕刻化學品的抗蝕刻性而在很大程度上得以保留，但它們的輪廓仍然可能稍微改變，特別是在開口205上方和下方的端部。例如，在選擇性蝕刻製程之前，這些端部可以具有大抵筆直的側壁表面（參考第4圖）。在選擇性蝕刻製程之後，側壁表面變得更加圓潤並且具有面向源極/汲極溝槽204的凸形（convex）輪廓。在選擇性蝕刻製程之後的側壁表面被稱為表面400。易言之，半導體層120在其中間高度（沿著Z方向）處沿著X方向的長度可以大於在其與半導體層110（和開口205）交界的頂部或底部處的長度。在一些實施例中，相鄰半導體層110的相對表面400分開距離（或間隔）720。在一些實施例中，間隔720為大約10奈米至大約30奈米，相似於第5圖的間隔710。然而，在一些實施例中，表面400可以替代地為筆直或平坦的。在又一些實施例中，表面400可以替代地為背離（facing away from）源極/汲極溝槽204的凸面。
參考第2A圖的步驟22和第6圖，在源極/汲極溝槽204和開口205中形成內間隔物206。在一些實施例中，將介電材料沉積到源極/汲極溝槽204和開口205中並且隨後部分去除以形成內間隔物206。在一個實施例中，介電材料可以選自SiO 2、SiON、SiOC、SiOCN或其組合。在一些實施例中，介電材料可以基於其介電常數適當選擇。介電材料的沉積可以是任何合適的方法，例如化學氣相沉積、物理氣相沉積、電漿輔助化學氣相沉積、金屬有機化學氣相沉積（metal organic CVD, MOCVD）、原子層沉積、電漿輔助原子層沉積或其組合。在一些實施例中，部分回蝕不會完全去除原始源極/汲極溝槽204內的介電材料，並且去除原始開口205內的部分但並非全部的介電材料（相較第5圖）。例如，在選擇性蝕刻製程結束時，具有橫向寬度332的介電材料層保留在半導體層120的側壁表面上。替代地，在一些實施例中，沒有介電材料保留在半導體層120的側壁表面上。易言之，橫向寬度332（或厚度332）可能為零。保留在開口205中的介電材料成為內間隔物206。因此，內間隔物206形成在半導體層120的垂直相鄰端部之間。替代地或額外地，也可以使用遮罩元件。
內間隔物206在表面410處與半導體層110的剩餘部分交界（參考第5圖）。此外，內間隔物206具有暴露在源極/汲極溝槽204中的新表面420。表面410和420之間的距離定義內間隔物206的輪廓和橫向寬度340。新表面420可以具有與表面410相同或不同的輪廓。當表面410和420具有不同的輪廓時，內間隔物206可以在內間隔物206沿著Z方向的不同高度處具有不同的橫向寬度。在這樣的實施例中，橫向寬度340表示內間隔物206在沿著Z方向對應的一半高度處沿著X方向的橫向寬度。在一些實施例中，橫向寬度340為大約1奈米至大約5奈米。在一些實施例中，側壁表面420在內間隔物206的部分之間定義新的開口205’。在一些實施例中，開口205’可以具有橫向寬度342，橫向寬度342從內間隔物206在其一半高度處的側壁表面與內間隔物206的最外邊緣沿其延伸的平面之間的距離（沿著X方向）所測量。在一些實施例中，橫向寬度342可以為大約0.2奈米至大約7奈米。橫向寬度342部分地定義隨後形成的間隔物部件的橫向寬度，如下所述。此外，開口205’可以具有在內間隔物206的最外邊緣的部分之間的高度尺寸344。在一些實施例中，高度尺寸344可以為大約0.2奈米至大約7奈米。高度尺寸344部分地定義隨後形成的間隔物部件的高度尺寸，如下所述。如果高度尺寸344太大，則內間隔物206可能太薄而不能為隨後形成的源極/汲極部件提供必要的保護。如果高度尺寸344太小，則可能難以形成大抵填充開口的第二間隔物（如下所述），從而留下孔隙（voids）而影響後續通道釋出製程中保護的有效性。
在第6圖所示實施例中，開口205的剩餘部分具有三角形形狀。在一些實施例中，開口205的剩餘部分的輪廓定義隨後在其中形成的間隔物部件的形狀。在一些實施例中，可以控制介電材料（其形成內間隔物206）的部分回蝕條件以調整內間隔物206的側壁輪廓，從而調整隨後形成的間隔物部件的輪廓。儘管第6圖僅示出三角形形狀，然而任何其他合適的形狀，例如矩形、梯形、五邊形、正方形、圓角矩形、圓角梯形、圓角五邊形、圓角正方形、橢圓形、圓形皆涵蓋在本揭露的範圍內。
第7圖示出第6圖的裝置100的部分1000的放大圖。參考第2A圖的步驟24和第7圖，間隔物層210形成在裝置100上，覆蓋內間隔物206的側壁表面和半導體層120的側壁表面。此外，間隔物層210形成在溝槽部分204b的側壁表面和底表面上。可以使用任何合適的方法形成間隔物層210。在所描繪的實施例中，間隔物層210是使用原子層沉積（ALD）形成。替代地，可以使用化學氣相沉積、物理氣相沉積、其他合適的方法或其組合形成間隔物層210。在所描繪的實施例中，間隔物層210是具有厚度360的順應（conformal）層。因此，間隔物層210包括在暴露表面上與原始開口205橫向對齊的凹痕（dents）。在一些實施例中，間隔物層210的厚度360為大約0.2奈米至大約7奈米。在一些實施例中，間隔物層210的厚度360為大約1奈米至大約5奈米。如隨後所述，間隔物層210用於幫助在源極/汲極溝槽204的底表面和形成於其中的源極/汲極部件的底表面之間形成空隙，從而防止源極/汲極部件從溝槽部分204b中的基板材料成長。如果厚度360太小，在一些情況下，太薄的間隔物層210中的缺陷可能暴露半導體材料的區域，使得磊晶成長可能發生在溝槽部分204b內。因此，寄生電容可能不會最大程度地減小。相反地，如果厚度360太大，間隔物層210本身可能佔據太多空間，留下相對較小的空隙。因此，寄生電容同樣可能不會最大程度地減小。在一些實施例中，間隔物層210被配置為具有橫跨半導體層堆疊的高度的大抵筆直的（或平坦的）側壁表面。在一些實施例中，可以調整間隔物層210的沉積條件以形成期望的側壁表面輪廓。儘管沒有明確描繪，在厚度332 （參考第6圖）不為零的情況下，內間隔物206的介電材料薄層也可以存在於半導體層120和間隔物層210的側壁表面之間。
在一些實施例中，間隔物層210包括具有例如鋁（Al）、鈦（Ti）、鋰（Li）、鉿（Hf）、鋯（Zr）、鑭（La）、鉬（ Mo）、鈷（Co）、矽（Si）、氧（O）、氮（N）、碳（C）、任何其他合適的元素或其組合。在一些實施例中，間隔物層包括氮化物或氧化物。在一些實施例中，間隔物層210包括不同於內間隔物206的材料。例如，間隔物層210可以包括介電常數值大於7的高介電常數介電材料，而內間隔物206包括介電常數值小於7的介電材料。在一些實施例中，具有這樣的材料配置允許在隨後的通道釋出製程中更好地保護隨後形成的源極/汲極部件。在一些其他實施例中，間隔物層210可以具有與內間隔物206相同的材料。
參考第2A圖的步驟26和第8圖，犧牲層212形成在裝置100上並覆蓋裝置100。在一些實施例中，犧牲層是底部抗反射塗層（bottom anti-reflective coating, BARC）層。犧牲層212可以是任何合適的材料。犧牲層212可以在微影製程期間，包括對覆蓋的光阻層的曝光，吸收入射到基板的輻射。形成在基板上的犧牲層212可以包括一個或多個子層。在一些實施例中，犧牲層212的厚度可為大約60奈米至大約80奈米。犧牲層212可以通過一種或多種旋塗沉積製程形成，隨後可以進行一種或多種烘烤製程。在一些實施例中，犧牲層212在高溫烘烤，例如在大約200℃至大約230℃的溫度。在一些實施例中，烘烤操作去除犧牲層212內的溶劑分子並使其中緻密化（densification）。儘管沒有明確描繪，但在一些實施例中，在犧牲層212上方形成遮罩元件以定義隨後要處理的區域。例如，可以形成遮罩元件以覆蓋配置用於p型源極/汲極部件成長的裝置區域，同時暴露配置用於n型源極/汲極部件成長的裝置區域，使得以下描述的製程步驟僅針對那些為n型源極/汲極部件成長而配置的裝置區域。
參考第2A圖的步驟26和第9圖，凹蝕犧牲層212。在所描繪的實施例中，凹蝕的犧牲層212具有沿著最底的半導體層110的底表面延伸的頂表面。然而，凹蝕的犧牲層212可以具有在最底的半導體層110的底表面和最底的半導體層110的頂表面之間的任意位置延伸的頂表面。在一些實施例中，凹蝕的犧牲層212具有高度尺寸715。在一些實施例中，高度尺寸715為大約0.2奈米至大約50奈米。例如，高度尺寸715可以為大約20奈米至大約50奈米。此外，犧牲層212的頂表面與最底的半導體層110的底表面之間的垂直間隔（沿著Z方向）可以為大約5奈米至大約10奈米。如果凹蝕的犧牲層212太厚，例如具有在最底的半導體層的頂表面上方延伸的頂表面，或者，如果垂直間距過大，則在操作中可能無法將半導體層120的所有體積都作為導電路徑，從而不必要地增加電阻。如果凹蝕的犧牲層212太薄，例如具有在最底的半導體層110的底表面下方延伸的頂表面，則在凹蝕間隔物層210之後，基板的一些部分將暴露在溝槽部分204b中。如稍後所述，這降低了間隔物層210防止從基板磊晶成長的有效性，使得寄生電阻沒有被最大程度地降低。犧牲層212的高度尺寸715可以通過任何合適的方法來控制，例如通過調整凹蝕操作的持續時間。
參考第2B圖的步驟28和第10圖，沒有被凹蝕的犧牲層212覆蓋的間隔物層210的頂部被凹蝕，使其具有對應於凹蝕的犧牲層212的高度尺寸715和其自身厚度360之總和的高度尺寸。易言之，間隔物層210在所有半導體層120和110的側壁表面上的部分被去除。此外，在厚度332（參考第6圖）不為零的情況下，半導體層120和間隔物層210的側壁表面之間的內間隔物層206的任何剩餘介電材料在製程期間也被去除。如前所述，在一些實施例中，凹蝕的犧牲層212可以延伸得高於最底的半導體層110的底表面。在這樣的實施例中，可以有部分的間隔物層210保留在最底的內間隔物層206的底部（其與最底的半導體層110對齊）。可以使用任何合適的方法凹蝕間隔物層210。在一些實施例中，凹蝕操作可以是選擇性蝕刻間隔物層210的介電材料而大抵不影響半導體層120的濕式清潔製程。此外，在一些實施例中，凹蝕操作可以進一步配置為使間隔物層210的介電材料相對於內間隔物層206具有選擇性以避免其損壞。因此，在移除操作結束時，留下凹蝕的間隔物層210，或稱為阻擋層2210。阻擋層2210可以採用溝槽部分204b的輪廓，使其類似於上述的「U」形。阻擋層2210覆蓋溝槽部分204b中的基板（具有半導體材料）的表面（並且還可以覆蓋最底的半導體層110的部分側壁表面）。溝槽部分204b的剩餘空間由凹蝕的犧牲層212佔據。在所描繪的實施例中，在「V」形內間隔物206的兩個尖端之間的空間中的間隔物層210的部分可以承受凹蝕操作，並且在隨後的製程中持續存在。因此，形成第二內間隔物1210並填充先前的開口205’的一部分（參考第6圖）。如稍後所述，上述的第二內間隔物1210為源極/汲極部件提供改善的保護。替代地，在一些其他實施例中，凹蝕操作被配置為去除「V」形內間隔物206的兩個尖端之間的空間中的任何材料。如稍後所述，此種方法在一些情況下可能具有減小電容的益處。
如第10圖所示，在間隔物層210的凹蝕操作之後，半導體層120的側壁表面400被暴露。儘管第10圖描繪內間隔物206、第二內間隔物1210的側壁表面各自與半導體層120的側壁表面對齊，在一些實施例中，其側壁表面可以替代地延伸超出側壁表面400沿其延伸的垂直平面。在一些其他實施例中，內間隔物206和第二內間隔物1210的側壁表面可以不到達側壁表面400沿其延伸的平面。
在此製程階段，方法10進行至第2B圖的步驟30，去除犧牲層212的任何剩餘部分。可以使用任何合適的方法。在一些實施例中，灰化操作可用於去除犧牲層212。例如，灰化製程可以包括含氧電漿。因此，「U」形間隔物阻擋層2210的內表面（例如阻擋層2210的頂表面和側壁表面）在溝槽部分204b中暴露。如上所述，阻擋層2210直接接觸基板並覆蓋其中的任何半導體材料。
參考第2B圖的步驟32和第11A圖，方法10進行至在源極/汲極溝槽204中形成磊晶源極/汲極部件500，並部分填充源極/汲極溝槽204。雖然沒有明確描繪，但磊晶源極/汲極部件500可以包括一層或多於一層。在一些實施例中，磊晶源極/汲極部件500的不同層可以具有不同的半導體材料及/或不同的摻質組成。如以下更詳細描述，空隙2220形成在源極/汲極部件500和基板102之間（例如在源極/汲極部件500的底表面和暴露在源極/汲極溝槽部分204b中的層2210的表面之間）。在一些實施例中，裝置100被配置為n型裝置。因此，源極/汲極部件500包括n型半導體材料，例如矽。此外，源極/汲極部件500（或其一部分）包括摻質元素。摻雜提高了在操作期間從一個源極/汲極部件500通過半導體層120遷移到另一個源極/汲極部件500的電荷載子的遷移率（mobility）。例如，摻質可以包括砷（As）、磷（P）、銻（Sb）、鉍（Bi）或其組合。在一些實施例中，裝置100被配置為p型裝置。因此，源極/汲極部件500包括p型半導體材料，例如Si、矽鍺（SiGe）、鍺（Ge）或其組合。此外，源極/汲極部件500還可以包括p型摻質元素，例如硼（B）、氟化硼（BF 2）、鎵（Ga）、其他合適的p型摻質或其組合。
在一些實施例中，源極/汲極部件500通過磊晶製程形成。磊晶製程可以包括執行磊晶沉積/部分蝕刻製程和重複磊晶沉積/部分蝕刻製程。因此，磊晶製程是循環沉積/蝕刻（cyclic deposition/etch, CDE）製程。循環沉積/蝕刻製程的細節已在申請人為Tsai以及Liu，並且標題為「源極區和汲極區的磊晶形成機制」的美國專利第8,900,958號中進行描述，其專利整體內容以引用方式併入本揭露。簡而言之，磊晶製程的沉積操作可以施用氣態或液態前驅物。前驅物可以與基板102的半導體材料相互作用，從而形成半導體磊晶。在一些實施例中，沉積操作可以使用化學氣相沉積（CVD）、原子層化學氣相沉積（atomic layer CVD, ALCVD）、超高真空化學氣相沉積（ultrahigh vacuum CVD, UHVCVD）、減壓化學氣相沉積（reduced pressure CVD, RPCVD）、任何合適的化學氣相沉積；分子束磊晶（molecular beam epitaxy, MBE）製程；任何合適的磊晶製程；或其任何組合。然後，進行蝕刻操作（例如使用基於鹵素的蝕刻化學品的乾式蝕刻操作）以從半導體磊晶層表面去除非晶半導體材料。在一些實施例中，蝕刻操作還去除半導體磊晶的包括錯位或其他缺陷的部分。隨後，進行另一沉積操作以進一步成長並增加半導體磊晶層的厚度。蝕刻和沉積操作的參數（例如溫度、持續時間和蝕刻化學組成）可以基於期望的部件輪廓、尺寸或其他特性進行調整。重複循環製程直到達到所需厚度的磊晶層（作為源極/汲極部件500的部分）。在一些實施例中，磊晶製程可以替代地為選擇性磊晶成長（selective epitaxial growth, SEG）製程。選擇性磊晶成長製程同時利用沉積和蝕刻操作。在一些實施例中，磊晶製程600可以包括CDE操作和SEG操作兩者。
一般來說，半導體磊晶的成長從半導體材料的表面開始，而不是從介電材料開始。在磊晶製程開始時，僅暴露的半導體材料位於半導體層120的側壁表面400上（參考第10圖）。因此，源極/汲極部件500的成長從半導體層120的表面400橫向開始。內間隔物206的介電材料或阻擋層2210（其覆蓋基板102）未發生成長。隨著源極/汲極部件500的尺寸增大，來自相鄰表面的磊晶製程的成長前沿（growth fronts）最終合併。例如，來自垂直相鄰半導體層120的成長前沿彼此垂直合併，來自橫向相鄰半導體層120的成長前沿也跨過源極/汲極溝槽204合併。因此，形成橋接相鄰半導體層120的連續源極/汲極部件500。詳細而言，源極/汲極部件500的底部的成長從最底的半導體層120的側壁表面開始，並且橫向進行以跨過源極/汲極溝槽204彼此接近。最終，源極/汲極部件500的底部在阻擋層2210上方的源極/汲極溝槽204的中間部分周圍合併。如第11A圖所示，源極/汲極部件500的成長可以向下延伸以進入（dip into）溝槽部分204b但不填充溝槽部分204b。因此，空隙2220形成在阻擋層2210和源極/汲極部件500的底表面之間。因為空氣具有最小的介電常數值，所以空隙作為極低介電常數的間隔物並降低寄生電容。空隙2220可以具有高度725。高度725可以相似於或略小於高度尺寸715。在一些實施例中，高度725可以為大約0.2奈米至大約50奈米，例如大約20奈米至大約50奈米。在一些實施例中，高度725與高度尺寸715的比例可以為大約0.8：1至大約1：1。如果高度725太小或比例太小，則可能無法最大程度地降低寄生電容；如果高度725太大或比例太大，則過大的空隙體積可能會對結構完整性產生負面影響。
第11B圖示出第11A圖的部分1060的放大圖。如第11B圖所示，空隙2220的側壁表面可以在與阻擋層2210的頂表面對齊的高度水平處具有橫向間隔730。橫向間隔730可以等於寬度710與阻擋層2210的兩倍厚度之間的差異。空隙2220還可以在與阻擋層2210的中間高度水平對齊的高度水平處具有橫向間隔732（例如，在阻擋層2210的頂表面之下一半的距離715的高度水平）。在第11B圖所示的實施例中，橫向間隔732可以與橫向間隔730大抵相同。例如，橫向間隔732與橫向間隔730的比例可以是大約0.9：1至大約1：1。如上所述，此比例（以及空隙的輪廓）部分地由溝槽部分204b的輪廓決定，並且可以通過調整以上關於第5圖描述的蝕刻操作的條件以調整。此外，可以通過調整阻擋層2210的輪廓以進一步調整輪廓，例如通過調整以上關於第9圖描述的阻擋層210的沉積條件。當然，第11B圖所示的輪廓僅僅是空隙可能的輪廓的示例。在一些實施例中，參考第11C圖，以上關於第5圖描述的蝕刻操作的條件可以配置為形成更類似於「V」形輪廓的溝槽部分204b，因此，利用順應的阻擋層2210，空隙2220可以相似地具有「V」形輪廓。例如，在一些實施例中，空隙2220在與阻擋層2210的頂表面對齊的高度水平處具有橫向間隔730。橫向間隔730可以等於寬度710與阻擋層2210的兩倍厚度之間的差異。空隙2220還可以在與阻擋層2210的中間高度水平對齊的高度水平處具有橫向間隔732（例如，在阻擋層2210的頂表面之下一半的距離715的高度水平）。橫向間隔732與橫向間隔730的比例可以是大約0.5：1至大約0.8：1。如果此比例太小，則空隙2220的功效可能會降低；如果此比例太大，則輪廓會趨近第11B圖描述的輪廓。
在不實施本揭露所述方法的一些方法中，例如不形成阻擋層2210（具有「U」形輪廓或「V」形輪廓），源極/汲極部件500的成長也從源極/汲極溝槽204的底表面（其也是基板102的暴露表面）開始。因此，磊晶源極/汲極部件可以包括大抵填充溝槽部分204b的部分。因此，在源極/汲極部件500和基板102之間形成導電路徑。換句話說，基板102的此部分在操作期間作為底部通道。然而，由於底部通道僅從其頂表面接觸閘極結構，閘極控制相對較弱。因此，在關閉狀態期間通過底部通道的漏電流可能導致不期望的性能下降。通過實施本揭露的部件，例如阻擋層2210，基板通過阻擋層2210和空隙2220與源極/汲極部件500隔開及隔離。因此，基板不能再作為底部通道，並且所有通道在操作過程中都受到圍繞它們的閘極結構的良好調節。 因此，關閉狀態下的漏電流被顯著地減小。
如上所述，磊晶製程可以包括沉積和部分蝕刻操作。在一些實施例中，可以調整沉積和蝕刻操作的參數以控制源極/汲極材料的成長前沿的演變，並因此調節（modulate）空隙2220的尺寸和輪廓。例如，沉積溫度的溫度可以是大約300℃至大約800℃。如果沉積溫度太高，則過多的摻質擴散可能會導致磊晶部件的選擇性損失，並且磊晶材料的回銲（reflow）可能難以控制；如果沉積溫度太低，則磊晶成長可能太慢，並且在一些情況下可能包括過量的缺陷。例如，蝕刻製程的溫度可以是大約300℃至大約800℃。如果蝕刻溫度太高，則可能會降低磊晶材料與相鄰部件之間的選擇性；如果蝕刻溫度太低，則蝕刻效率可能會因為動能不足而受到限制。例如，沉積的持續時間可以是大約10秒至大約250秒。蝕刻的持續時間可以是大約5秒至大約100秒。此外，沉積的持續時間與蝕刻的持續時間的比例可以是大約0.1：1至大約50：1。如果沉積時間太長，蝕刻時間太短，或者比例太大，則磊晶材料可能過早地合併穿過源極/汲極溝槽而阻擋材料進入源極/汲極溝槽的下部；如果沉積時間太短，蝕刻時間太長，或者比例太小，源極/汲極部件500的下部的成長可能不完整，並且可能存在孔隙、缺陷，或者在一些情況下根本不合併，從而導致裝置性能劣化及/或故障。此外，在一些實施例中，循環數可以是大約2至大約8。如果循環數太小，則較低半導體層120的源極/汲極部件的成長可能不夠充分（例如，由於較高半導體層120上的源極/汲極部件的過早合併阻擋材料進入較低區域中）；如果循環數太大，則任何額外的益處可能已經飽和及/或被與之相關的成本所抵消。磊晶材料可以施用任何合適的前驅物。在一些實施例中，磊晶材料施用前驅物，包括矽（Si）、鍺（Ge）、碳（C）、錫（Sn）、磷（P）、硼（B）、砷（As）、鎵（Ga）、其他合適的元素或其組合。在一些實施例中，前驅物可以包括矽烷（SiH 4）、乙矽烷（Si 2H 6）、二氯矽烷（SiH 2Cl 2）、鍺烷（GeH 4）、二鍺烷（Ge 2H 6）、甲烷（CH 4）、四氯錫（或四氯錫烷，SnCl 4）、膦（PH 3）、乙硼烷（B 2H 6）、其他合適的前驅物或其組合。在一些實施例中，可以通過適當選擇前驅物或前驅物組成來調整或控制磊晶材料的橫向成長速率。例如，矽磊晶材料的前驅物可以包括SiH 4和SiH 2Cl 2的組合。通過調整SiH 4相對於SiH 2Cl 2的相對濃度，可以實現適當的橫向成長速率（例如與磊晶材料的垂直成長平衡）。在一些實施例中，前驅物中SiH 4的濃度與SiH 2Cl 2的濃度之比例可為大約1：5至大約5：1。如果此比例過小或過大，則磊晶材料的成長可能不平衡並導致缺陷或生產力損失。
參考第2B圖的步驟34和第12圖，層間介電（interlayer dielectric, ILD）層350形成在磊晶源極/汲極部件500之上，以及垂直地形成在隔離部件150之上。在一些實施例中，蝕刻停止層220可以形成在層間介電層350和源極/汲極部件500之間。層間介電層350也可以沿著X方向形成在相鄰閘極結構250之間，並且沿著Y方向形成在相鄰磊晶源極/汲極部件500之間。層間介電層350可以包括介電材料，例如高介電常數材料、低介電常數材料或極低介電常數材料。例如，層間介電層350可以包括SiO 2、SiOC、SiON或其組合。層間介電層350可以包括單層或多層，並且可以通過合適的技術形成，例如化學氣相沉積、原子層沉積及/或旋塗技術。在形成層間介電層350之後，可以執行化學機械研磨製程以去除過多的層間介電層350並平坦化層間介電層350的頂表面。除其他功能外，層間介電層350提供裝置100的各種組件之間的電性隔離。
參考第2B圖的步驟36和第13圖，選擇性地去除虛設閘極堆疊240。去除虛設閘極堆疊240產生閘極溝槽242，其暴露半導體堆疊的相應頂表面和側表面（沿著Y方向）。去除製程可以選自任何合適的微影和蝕刻製程。在一些實施例中，微影製程可以包括形成光阻層（阻抗）、將阻抗暴露於圖案化輻射、執行曝光後烘烤製程、以及顯影阻抗以形成遮罩元件，其遮罩元件暴露包括閘極結構250的區域。之後通過遮罩元件選擇性地蝕刻虛設閘極堆疊240。在一些其他實施例中，閘極間隔物層202可以作為遮罩元件或其一部分。
參考第2B圖的步驟38和第13圖，半導體層110的剩餘部分通過半導體堆疊的暴露側表面選擇性地去除。相似於以上關於第5圖描述的選擇性蝕刻製程，此製程可以被配置為完全去除半導體層110而大抵不影響半導體層120。半導體層110的剩餘部分的去除形成懸置的半導體層120，以及垂直相鄰的半導體層120之間的開口。因此，半導體層120的中心部分各自具有暴露的頂表面、底表面以及側壁表面。易言之，半導體層120各自的中心部分現在圍繞X方向周向地（circumferentially）暴露。半導體層120現在為「懸置的」半導體層120。其製程可以實施任何合適的蝕刻方法，例如乾式蝕刻法、濕式蝕刻法或其組合。除了暴露半導體層120的中心部分的頂表面和底表面之外，製程還暴露內間隔物206的側壁表面460。在一些實施例中，內間隔物1210的存在，例如具有高介電常數介電材料的內間隔物1210，提供了改善的保護，防止在製程期間對源極/汲極部件的潛在損壞。然而，替代地，在一些其他實施例中，可以在凹蝕操作期間不形成內間隔物1210。在這樣的其他實施例中，可以形成空隙以代替間隔物1210。上述空隙可以有益於提供減小的電容。
參考第2B圖的步驟40和第14圖，金屬閘極堆疊形成在閘極溝槽242中以及懸置的半導體層120之間的開口中。例如，閘極介電層246形成在半導體層120之上和之間，並且導電金屬層248形成在閘極介電層246的部分之上和之間。在一些實施例中，閘極介電層246可以是高介電常數介電層。高介電常數閘極介電層246可以順應地形成，使其至少部分地填充閘極溝槽242和開口。在一些實施例中，高介電常數閘極介電層246可以形成在每個半導體層120的暴露表面周圍，使其以360°包繞每個半導體層120。高介電常數閘極介電層246可以進一步形成在內間隔物206和閘極間隔物層202的側表面410上方。高介電常數閘極介電層246可以包含高介電常數介電材料。例如，高介電常數閘極介電層246可以包括氧化鉿（HfO 2），其介電常數為大約18至大約40。作為各種其他示例，高介電常數閘極介電層可以包括ZrO 2、Y 2O 3、La 2O 5、Gd 2O 5、TiO 2、Ta 2O 5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、SrTiO或其組合。可以通過任何合適的製程形成高介電常數閘極介電層246，例如化學氣相沉積、物理氣相沉積、原子層沉積或其組合。
在一些實施例中，形成界面層245以介於半導體層120和閘極介電層246之間。可以使用任何合適的方法形成界面層，例如原子層沉積、化學氣相沉積或其他沉積方法。替代地，界面層245也可以通過氧化製程形成，例如熱氧化或化學氧化。在此情況下，內間隔物206或閘極間隔物202的側壁上並未形成界面層。在許多實施例中，界面層245提高半導體基板和隨後形成的高介電常數介電層246之間的黏著力。然而，在一些實施例中，界面層245被省略。
導電金屬層248形成在閘極介電層246上方並填充閘極溝槽242的剩餘空間和懸置的半導體層120之間的開口。導電金屬層248可以包括功函數金屬層。在一些實施例中，導電金屬層248被配置用於n型金屬氧化物半導體電晶體。因此，功函數金屬層可以包括任何合適的n型功函數金屬材料，如鈦（Ti）、鋁（Al）、鉭（Ta）、鈦鋁（TiAl）、氮化鈦鋁（TiAlN）、碳化鉭（TaC）、氮碳化鉭（TaCN）、氮化鉭矽（TaSiN）或其組合。在一些實施例中，導電金屬層248被配置用於p型金屬氧化物半導體電晶體。因此，功函數金屬層可以包括任何合適的p型功函數金屬材料，例如氮化鈦（TiN）、釕（Ru）、銥（Ir）、鋨（Os）、銠（Rh）或其組合。導電金屬層248還可以包括填充金屬層。填充金屬層可以包括任何合適的材料，例如鋁（Al）、鎢（W）、銅（Cu）、鈷（Co）、鎳（Ni）、鉑（Pt）、釕（Ru）或其組合。在一些實施例中，執行化學機械研磨以暴露層間介電層350的頂表面。閘極介電層246和導電金屬層248共同形成高介電常數金屬閘極堆疊。高介電常數金屬閘極堆疊和閘極間隔物層202共同形成新的閘極結構250。閘極結構250齒合多個半導體層120以形成多個閘極通道。
第15A圖提供第14圖的部分1050的放大圖。詳細而言，第15A圖進一步示出內間隔物206和內間隔物1210。在所描繪的實施例中，內間隔物206具有「V」形輪廓。因此，內間隔物1210具有三角形形狀。在一些實施例中，內間隔物1210的上側壁表面和內間隔物1210的下側壁表面各自與垂直方向形成角度α。在一些實施例中，角度α為大約20°至大約70°。角度α由關於第6圖描述的回蝕操作決定。如果角度α太大，例如大於大約70°，則開口205’的完全填充可能具有挑戰性；如果角度α太小，例如小於大約20°，則內間隔物1210可能在以上關於第7圖描述的蝕刻操作中被損壞或完全去除。此外，上側壁表面與下側壁表面的夾角為β。角度β可以由角度α決定。例如，角度β可以等於（90°-α）的兩倍。
當然，上述配置的輪廓只是示例。在一些其他實施例中，參考第15B圖，內間隔物206可以替代地具有類似於「U」形的側壁表面。因此，內間隔物1210可以具有正方形（或半正方形）輪廓。易言之，內間隔物1210的上側壁表面和內間隔物1210的下側壁表面各自與垂直方向形成角度α，角度α為大約85°至大約95°。在一些實施例中，具有此種配置的內間隔物1210確保源極/汲極部件的所有區域都得到均一的保護程度。在又一些其他實施例中，參考第15C圖，內間隔物206可以替代地具有類似於延伸的「V」形的側壁表面。因此，內間隔物1210具有類似於五邊形的輪廓。易言之，內間隔物1210的上側壁表面和內間隔物1210的下側壁表面各自與垂直方向形成角度α，角度α為大約85°至大約95°。此外，內間隔物1210還包括在它們之間跨越（span）角度β的額外側壁表面。在一些實施例中，角度β為大約20°至大約70°。如果角度β太大，例如大於大約70°，則開口205’的完全填充可能具有挑戰性；如果角度β太小，例如小於大約20°，則內間隔物1210可能在以上關於第7圖描述的蝕刻操作中被損壞或完全去除。在又一些其他實施例中，參考第15D圖，內間隔物206可以替代地具有類似於梯形（例如等腰梯形）的側壁表面。易言之，內間隔物1210具有類似於梯形（例如等腰梯形）的輪廓。易言之，內間隔物1210的上側壁表面和內間隔物1210的下側壁表面各自與垂直方向形成角度α，角度α為大約20°至大約70°。如果角度α太大，例如大於大約70°，則開口205’的完全填充可能具有挑戰性； 如果角度α太小，例如小於大約20°，則內間隔物1210可能在以上關於第7圖描述的蝕刻操作中被損壞或完全去除。額外的輪廓也涵蓋在本揭露的範圍內，並且可以基於裝置的設計要求和應用來提供不同的功能。
參考第2B圖的步驟42，方法10進行至形成額外需要的部件以完成裝置100的製造。例如，在上述製程針對特定裝置區域（例如n型裝置區域）的情況下，方法10可以繼續以在剩餘的裝置區域（例如p型裝置區域）中形成源極/汲極部件。此外，可以在層間介電層350中的磊晶源極/汲極部件500上方形成接觸部件。可以在源極/汲極部件500和接觸部件之間形成矽化物部件。可以額外形成導孔部件、金屬線部件、保護部件。應當注意，以上的方法10描述本揭露的示例方法。可以在任何所述步驟之前或之後將製程步驟添加至方法10中或從方法10中去除。可以在方法10之前、期間和之後提供額外的步驟，並且對於方法的額外實施例，可以替換或消除所描述的一些步驟。也應當理解，對於裝置100的其他實施例，可以在裝置100中添加附加的部件，並且可以替換或消除所描述的一些部件。
不同的實施例可以提供不同的益處，並且並非所有的益處對於任何特定的實施例都是必需的。在一個示例方面，本揭露提供一種半導體裝置，包括：基部，在半導體基板上；通道層，垂直地在基部上方，並且水平於半導體基板的頂表面延伸；閘極部分，在通道層和基部之間；源極/汲極部件，連接通道層；內間隔物，在源極/汲極部件和閘極部分之間；以及空隙，在源極/汲極部件和半導體基板之間，其中源極/汲極部件的底表面在空隙中露出。
在一些實施例中，更包括間隔物層，在基部的側壁表面上，其中間隔物層和源極/汲極部件的底表面定義空隙。
在一些實施例中，源極/汲極部件藉由間隔物層的部分與基部隔開。
在一些實施例中，間隔物層的頂表面在基部的頂表面和通道層的底表面之間延伸。
在一些實施例中，源極/汲極部件面向內間隔物的側壁表面完全地被介電材料覆蓋，並不具有開口間隙。
在一些實施例中，內間隔物包括：第一間隔物材料，直接與閘極部分交界（interfacing）並且與源極/汲極部件的第一部分直接交界，而與源極/汲極部件的第二部分隔開體積；以及第二間隔物材料，與源極/汲極部件的第二部分直接交界並且填充體積。
在一些實施例中，第一間隔物材料具有小於大約7的介電常數，並且第二間隔物材料具有大於大約7的介電常數。
在一些實施例中，空隙具有大約20奈米至大約50奈米的垂直尺寸。
在一個示例方面，本揭露提供一種半導體裝置，包括：半導體基板，具有第一表面；基底結構，在第一表面上方垂直地突出；複數個通道層，垂直地配置在基底結構上方；閘極部分，垂直地相鄰通道層；內間隔物，在閘極部分的側壁表面上；源極/汲極部件，在內間隔物的側壁表面上以及在通道層的側壁表面上；間隔物層，在基底結構的側壁表面上以及在半導體基板的第一表面上；以及空隙，由間隔物層以及源極/汲極部件定義。
在另一些實施例中，源極/汲極部件各自與基底結構隔開。
在另一些實施例中，間隔物層各自具有在基底結構的側壁表面上的垂直部分，以及在半導體基板的第一表面上的水平部分；以及其中空隙各自在對應的間隔物層的垂直部分之間水平地延伸，並且從對應的源極/汲極部件的底表面垂直地延伸至對應的間隔物層的水平部分。
在另一些實施例中，間隔物層各自具有沿著對應的基底結構的頂表面延伸的頂表面。
在另一些實施例中，內間隔物各自包括第一子層，第一子層在三個側面上包繞（wrapping around）第二子層，以及其中第一子層與第二子層包括不同的材料。
在另一些實施例中，源極/汲極部件的底表面在基底結構的頂表面下方延伸。
在一個示例方面，本揭露提供一種製造半導體裝置的方法，包括：接收半導體基板，半導體基板具有在其上的第一半導體層與第二半導體層的堆疊，以及閘極結構在堆疊上方，第一半導體層與第二半導體層具有不同的材料組成；凹蝕堆疊以在閘極結構的兩側上形成源極/汲極溝槽，並且延伸至半導體基板之中；在垂直地相鄰的第一半導體層的端部之間形成第一間隔物；形成阻擋層，阻擋層覆蓋半導體基板露出的表面；以及從第二半導體層的側壁表面並且遠離半導體基板形成源極/汲極部件。
在又一些實施例中，形成阻擋層包括：在第二半導體層的側壁表面和第一間隔物的側壁表面上形成間隔物層；在間隔物層上形成犧牲層，犧牲層覆蓋間隔物層的下部，犧牲層具有在最底的第一半導體層的底表面和最底的第一半導體層的頂表面之間延伸的頂表面；以及凹蝕未被犧牲層覆蓋的間隔物層的頂部。
在又一些實施例中，形成第一間隔物包括在第一間隔物的端部之間形成開口，其中形成間隔物層包括在開口之中沉積介電材料，以及其中凹蝕間隔物層的頂部在開口之中形成第二間隔物。
在又一些實施例中，形成第一間隔物包括：從暴露在源極/汲極溝槽中的第一半導體層的側壁表面橫向地蝕刻第一半導體層以形成間隙；在源極/汲極溝槽中和間隙中沉積間隔物材料層；以及回蝕間隔物材料層以去除在間隙之外的間隔物材料層的部分。
在又一些實施例中，形成源極/汲極部件也在源極/汲極部件和阻擋層之間形成空隙。
在又一些實施例中，形成源極/汲極部件包括施用矽烷（SiH 4）和二氯矽烷（SiH 2Cl 2）的混合物，其中矽烷具有第一濃度並且二氯矽烷具有第二濃度，並且其中第一濃度與第二濃度的比例為大約1：5至大約5：1。
以上概述數個實施例之特徵，以使所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明實施例的精神與範圍，且可在不違背本發明實施例之精神和範圍下，做各式各樣的改變、取代和替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
10:方法 12:步驟 14:步驟 16:步驟 18:步驟 20:步驟 22:步驟 24:步驟 26:步驟 28:步驟 30:步驟 32:步驟 34:步驟 36:步驟 38:步驟 40:步驟 42:步驟 100:電晶體(裝置) 102:基板 104:鰭片結構(鰭片) 110:半導體層 120:半導體層(通道層) 150:隔離部件 202:間隔物(層) 204:溝槽 205:開口 206:間隔物(部件) 210:間隔物層 212:犧牲層 220:蝕刻停止層 240:虛設閘極堆疊 242:溝槽 245:界面層 246:介電層 248:金屬層 250:閘極結構 330:深度 332:寬度(厚度) 340:寬度 342:寬度 344:高度尺寸 350:層間介電層 360:厚度 400:表面 410:凹面 410:表面 420:表面 460:表面 500:源極/汲極部件 705:高度尺寸 710:寬度(間隔) 715:高度尺寸 720:距離(間隔) 725:高度 730:間隔 732:間隔 1000:部分 1050:部分 1210:間隔物 2210:阻擋層 2220:空隙 104a:區(區域) 104b:區(區域) 204b:溝槽部分 205’:開口 α:角度 β:角度 A-A’:線
以下將配合所附圖示詳述本揭露之各面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小單元的尺寸，以清楚地表現出本揭露的特徵。 根據本揭露的一些實施例，第1A圖係本揭露的基於奈米片的裝置的實施例的三維（3D）視圖。 根據本揭露的一些實施例，第1B圖係本揭露的基於奈米片的裝置的實施例沿著第1A圖中的線A-A’的剖面圖。 根據本揭露的一些實施例，第2A及2B圖係用於製造本揭露的基於奈米片的裝置的實施例的示例方法的流程圖。 根據本揭露的一些實施例，第3、4、5、6、7、8、9、10、11A、11B、11C、12、13、14、15A、15B、15C及15D圖係本揭露的基於奈米片的裝置的實施例沿著第1A圖中的線A-A’在各個製造階段的部分或整體剖面圖。
100:電晶體(裝置)
102:基板
104:鰭片結構(鰭片)
120:半導體層(通道層)
150:隔離部件
202:間隔物(層)
220:蝕刻停止層
250:閘極結構
350:層間介電層
500:源極/汲極部件
A-A’:線

Claims (20)

  1. 一種半導體裝置，包括： 一基部，在一半導體基板上； 一通道層，垂直地在該基部上方，並且水平於該半導體基板的一頂表面延伸； 一閘極部分，在該通道層和該基部之間； 一源極/汲極部件，連接該通道層； 一內間隔物，在該源極/汲極部件和該閘極部分之間；以及 一空隙，在該源極/汲極部件和該半導體基板之間， 其中該源極/汲極部件的一底表面在該空隙中露出。
  2. 如請求項1所述之半導體裝置，更包括一間隔物層，在該基部的一側壁表面上，其中該間隔物層和該源極/汲極部件的該底表面定義該空隙。
  3. 如請求項2所述之半導體裝置，其中該源極/汲極部件藉由該間隔物層的一部分與該基部隔開。
  4. 如請求項2所述之半導體裝置，其中該間隔物層的一頂表面在該基部的該頂表面和該通道層的一底表面之間延伸。
  5. 如請求項1所述之半導體裝置，其中該源極/汲極部件面向該內間隔物的一側壁表面完全地被介電材料覆蓋，並不具有開口間隙。
  6. 如請求項1所述之半導體裝置，其中該內間隔物包括： 一第一間隔物材料，直接與該閘極部分交界（interfacing）並且與該源極/汲極部件的一第一部分直接交界，而與該源極/汲極部件的一第二部分隔開一體積；以及 一第二間隔物材料，與該源極/汲極部件的該第二部分直接交界並且填充該體積。
  7. 如請求項6所述之半導體裝置，其中該第一間隔物材料具有小於大約7的介電常數，並且該第二間隔物材料具有大於大約7的介電常數。
  8. 如請求項1所述之半導體裝置，其中該空隙具有大約20奈米至大約50奈米的垂直尺寸。
  9. 一種半導體裝置，包括： 一半導體基板，具有一第一表面； 多個基底結構，在該第一表面上方垂直地突出； 複數個通道層，垂直地配置在該些基底結構上方； 多個閘極部分，垂直地相鄰該些通道層； 多個內間隔物，在該些閘極部分的多個側壁表面上； 多個源極/汲極部件，在該些內間隔物的多個側壁表面上以及在該些通道層的多個側壁表面上； 多個間隔物層，在該些基底結構的多個側壁表面上以及在該半導體基板的該第一表面上；以及 多個空隙，由該些間隔物層以及該些源極/汲極部件定義。
  10. 如請求項9所述之半導體裝置，其中該些源極/汲極部件各自與該些基底結構隔開。
  11. 如請求項9所述之半導體裝置，其中該些間隔物層各自具有在該些基底結構的多個側壁表面上的多個垂直部分，以及在該半導體基板的該第一表面上的一水平部分；以及 其中該些空隙各自在對應的間隔物層的該些垂直部分之間水平地延伸，並且從對應的源極/汲極部件的一底表面垂直地延伸至對應的間隔物層的該水平部分。
  12. 如請求項9所述之半導體裝置，其中該些間隔物層各自具有沿著對應的基底結構的一頂表面延伸的一頂表面。
  13. 如請求項9所述之半導體裝置，其中該些內間隔物各自包括一第一子層，該第一子層在三個側面上包繞（wrapping around）一第二子層，以及其中該第一子層與該第二子層包括不同的材料。
  14. 如請求項9所述之半導體裝置，其中該源極/汲極部件的一底表面在該基底結構的一頂表面下方延伸。
  15. 一種製造半導體裝置的方法，包括： 接收一半導體基板，該半導體基板具有在其上的多個第一半導體層與多個第二半導體層的一堆疊，以及一閘極結構在該堆疊上方，該些第一半導體層與該些第二半導體層具有不同的材料組成； 凹蝕該堆疊以在該閘極結構的兩側上形成多個源極/汲極溝槽，並且延伸至該半導體基板之中； 在垂直地相鄰的該些第一半導體層的多個端部之間形成多個第一間隔物； 形成一阻擋層，該阻擋層覆蓋該半導體基板多個露出的表面；以及 從該些第二半導體層的多個側壁表面並且遠離該半導體基板形成多個源極/汲極部件。
  16. 如請求項15所述之製造半導體裝置的方法，其中形成該阻擋層包括： 在該些第二半導體層的多個側壁表面和該些第一間隔物的多個側壁表面上形成一間隔物層； 在該間隔物層上形成一犧牲層，該犧牲層覆蓋該間隔物層的多個下部，該犧牲層具有在最底的第一半導體層的一底表面和最底的第一半導體層的一頂表面之間延伸的一頂表面；以及 凹蝕未被該犧牲層覆蓋的該間隔物層的多個頂部。
  17. 如請求項16所述之製造半導體裝置的方法，其中形成該些第一間隔物包括在該些第一間隔物的多個端部之間形成多個開口， 其中形成該間隔物層包括在多個開口之中沉積一介電材料，以及 其中凹蝕該間隔物層的該些頂部在該些開口之中形成多個第二間隔物。
  18. 如請求項15所述之製造半導體裝置的方法，其中形成該些第一間隔物包括： 從暴露在該些源極/汲極溝槽中的該些第一半導體層的多個側壁表面橫向地蝕刻該些第一半導體層以形成多個間隙； 在該些源極/汲極溝槽中和該些間隙中沉積一間隔物材料層；以及 回蝕該間隔物材料層以去除在該些間隙之外的該間隔物材料層的多個部分。
  19. 如請求項15所述之製造半導體裝置的方法，其中形成該些源極/汲極部件也在該些源極/汲極部件和該阻擋層之間形成多個空隙。
  20. 如請求項15所述之製造半導體裝置的方法，其中形成該些源極/汲極部件包括施用矽烷（SiH 4）和二氯矽烷（SiH 2Cl 2）的混合物，其中矽烷具有一第一濃度並且二氯矽烷具有一第二濃度，並且其中該第一濃度與該第二濃度的比例為大約1：5至大約5：1。
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