KR102527382B1 - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR102527382B1
KR102527382B1 KR1020160077545A KR20160077545A KR102527382B1 KR 102527382 B1 KR102527382 B1 KR 102527382B1 KR 1020160077545 A KR1020160077545 A KR 1020160077545A KR 20160077545 A KR20160077545 A KR 20160077545A KR 102527382 B1 KR102527382 B1 KR 102527382B1
Authority
KR
South Korea
Prior art keywords
region
fin
nanosheets
source
gate
Prior art date
Application number
KR1020160077545A
Other languages
English (en)
Other versions
KR20170143370A (ko
Inventor
서동찬
김동우
박기관
신동석
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160077545A priority Critical patent/KR102527382B1/ko
Priority to US15/611,893 priority patent/US10361202B2/en
Priority to CN202310119081.6A priority patent/CN116072678A/zh
Priority to CN201710469526.8A priority patent/CN107527911B/zh
Publication of KR20170143370A publication Critical patent/KR20170143370A/ko
Priority to US16/453,721 priority patent/US11069685B2/en
Priority to US17/014,254 priority patent/US11037926B2/en
Priority to US17/345,090 priority patent/US11728345B2/en
Application granted granted Critical
Publication of KR102527382B1 publication Critical patent/KR102527382B1/ko
Priority to US18/216,041 priority patent/US20230343787A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7855—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with at least two independent gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Abstract

본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판, 제1 영역 및 제2 영역 각각에서 기판으로부터 돌출되는 핀형 활성 영역, 핀형 활성 영역의 상면으로부터 이격된 위치에서 각각 채널 영역을 가지는 복수의 나노시트, 핀형 활성 영역 상에서 복수의 나노시트 각각의 적어도 일부를 포위하는 게이트, 복수의 나노시트에 연결되며 서로 다른 물질로 이루어지는 제1 소스/드레인 영역 및 제2 소스/드레인 영역, 및 핀형 활성 영역 및 복수의 나노시트의 사이의 공간에 개재되는 절연 스페이서를 포함하며, 제1 영역에서 절연 스페이서는 제1 소스/드레인 영역과의 사이에 에어 스페이스를 가지도록 개재된다.

Description

반도체 소자{Semiconductor devices}
본 발명은 반도체 소자에 관한 것으로, 특히 다중 게이트 MOSFET (metal-oxide-semiconductor field-effect transistor)를 구비한 반도체 소자에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 소자의 사이즈가 극한의 상태로 축소되고 소자의 스케일링(scaling)이 한계에 이르렀다. 이에 따라, 소자의 내의 기생 저항과 기생 커패시턴스를 감소시켜 소자의 성능을 향상시키기 위하여 소자의 구조 변화를 통한 새로운 방법의 모색이 필요하다.
본 발명의 기술적 과제는 소자의 성능을 향상시킬 수 있는 다중 게이트 MOSFET를 구비한 반도체 소자를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 소자를 제공한다. 본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역을 가지는 기판, 상기 제1 영역 및 상기 제2 영역 각각에서 상기 기판으로부터 돌출되는 제1 방향으로 연장되는 핀형 활성 영역, 상기 핀형 활성 영역의 상면으로부터 이격된 위치에서 상기 핀형 활성 영역의 상면과 평행하게 연장되고 각각 채널 영역을 가지는 복수의 나노시트, 상기 핀형 활성 영역 상에서 상기 제1 방향과 교차하는 제2 방향으로 연장되고 상기 복수의 나노시트 각각의 적어도 일부를 포위하는 게이트, 상기 복수의 나노시트와 상기 게이트와의 사이에 개재된 게이트 유전막, 상기 제1 영역 및 상기 제2 영역 각각에서, 상기 복수의 나노시트에 연결되며 서로 다른 물질로 이루어지는 제1 소스/드레인 영역 및 제2 소스/드레인 영역, 및 상기 핀형 활성 영역 및 상기 복수의 나노시트의 사이의 공간에 개재되는 절연 스페이서를 포함하며, 상기 제1 영역에서, 상기 절연 스페이서는 상기 제1 소스/드레인 영역과의 사이에 에어 스페이스(air space)를 가지도록 개재된다.
본 발명에 따른 반도체 소자는, 제1 영역 및 제2 영역에 각각 활성 영역을 가지는 기판, 상기 활성 영역의 상면으로부터 이격된 위치에서 상기 상면과 대면하고 각각 채널 영역을 가지는 복수의 나노시트를 포함하는 적어도 하나의 나노시트 적층 구조, 상기 활성 영역 상에서 상기 활성 영역과 교차하는 방향으로 연장되고 상기 적어도 하나의 나노시트 적층 구조를 덮되 상기 적어도 하나의 나노시트 적층 구조 위의 메인 게이트 부분과 상기 복수의 나노시트 각각의 하측에 배치되는 서브 게이트 부분을 포함하는 게이트, 상기 적어도 하나의 나노시트 적층 구조와 상기 게이트와의 사이에 개재된 게이트 유전막, 상기 제1 영역 및 상기 제2 영역 각각에서, 상기 복수의 나노시트에 연결되는 제1 소스/드레인 영역 및 제2 소스/드레인 영역, 상기 복수의 나노시트 위에서 상기 게이트의 측벽을 덮는 제1 절연 스페이서, 및 상기 제1 영역에서 상기 제1 소스/드레인 영역과의 사이에 에어 스페이스를 한정하도록 상기 활성 영역의 상면과 상기 적어도 하나의 나노시트 적층 구조 사이의 공간 및 상기 복수의 나노시트 사이의 공간에서 상기 서브 게이트 부분과 상기 제1 소스/드레인 영역과의 사이에 개재되고, 상기 제2 영역에서 상기 제2 소스/드레인 영역과 접하도록 상기 활성 영역의 상면과 상기 적어도 하나의 나노시트 적층 구조 사이의 공간 및 상기 복수의 나노시트 사이의 공간에서 상기 서브 게이트 부분과 상기 제2 소스/드레인 영역과의 사이에 개재되는 복수의 제2 절연 스페이서를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자는 따라서 제1 영역에서 절연 스페이서와 에어 스페이스에 의하여 기생 커패시턴스의 감소를 함께 구현할 수 있고, 제2 영역에서 절연 스페이서에 의하여 기생 커패시턴스의 감소를 구현할 수 있으며, 이를 통하여 제1 영역에 형성된 PMOS와 제2 영역에 형성된 NMOS의 특성 차이를 최소화할 수 있어, PMOS와 NMOS가 이루는 CMOS 소자의 특성을 향상시킬 수 있다.
또한, 소스/드레인 영역을 구성하는 반도체층이 절연 스페이서로부터 성장되지 않으므로, 반도체층의 결정성이 향상되어, 소스/드레인 영역의 저항이 감소되고, 스트레서(stressor)로의 효율이 향상될 수 있다.
도 1 내지 도 23은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 24a 내지 도 24는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자가 가질 수 있는 다양한 에어 스페이스의 형상을 예시한 단면도들이다.
도 25a 내지 도 25c는 본 발명의 기술적 사상에 의한 기술적 사상에 의한 실시예들에 따른 반도체 소자를 설명하기 위한 도면들이다.
도 26 및 도 27a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법 및 반도체 소자를 설명하기 위하여 단면도들이고, 도 27b는 반도체 소자가 가지는 에어 스페이스의 형상을 확대하여 도시하는 단면도들이다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다.
도 1 내지 도 23은 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 구체적으로, 도 1, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 도 8 내지 도 14, 도 16 내지 도 23은 각각 도 25a의 P-P'선 및 N-N'선 단면에 대응하는 부분의 단면도들이고, 도 2b, 도 3b, 도 4b, 도 5b, 도 6b 및 도 7b는 도 25a의 Y-Y' 선 단면에 대응하는 부분의 단면도들이고, 도 15a 내지 도 15e는 도 14에서 P1로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다.
도 1을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 가지는 기판(102) 상에 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다. 일부 실시 예에서, 기판(102)의 제1 영역(R1)에는 PMOS 트랜지스터가 형성고, 제2 영역(R2)에는 NMOS 트랜지스터가 형성되어, CMOS 소자를 구성할 수 있으나, 이에 한정되는 것은 아니다.
기판(102)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(102)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1-zAs (0 ≤ z ≤ 1), 및 AlzGa1-zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 기판(102) 상에 NMOS 트랜지스터를 형성하는 경우, 기판(102)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(102) 상에 PMOS 트랜지스터를 형성하는 경우, 기판(102)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 기판(102)은 silicon on insulator와 같인 SOI (semiconductor on insulator) 구조를 가질 수 있다. 기판(102)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트 반도체층(NS)은 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트 반도체층(NS)은 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 복수의 희생 반도체층(106S)은 SiGe로 이루어지고, 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있으나, 예시한 바에 한정되는 것은 아니다.
복수의 희생 반도체층(106S) 중 기판(102)에 가장 가까운 희생 반도체층(106S)의 두께는 다른 나머지 희생 반도체층(106S)의 두께보다 더 클 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 복수의 희생 반도체층(106S)은 모두 동일한 두께로 형성될 수도 있다.
도 2a 및 도 2b를 참조하면, 제1 영역(R1) 및 제2 영역(R2) 각각에서, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 위에 마스크 패턴(MP)을 형성한다. 마스크 패턴(MP)은 일 방향 (X 방향)으로 상호 평행하게 연장되는 복수의 라인 패턴으로 이루어질 수 있다.
마스크 패턴(MP)은 패드 산화막 패턴(512) 및 하드마스크 패턴(514)을 포함할 수 있다. 하드마스크 패턴(514)은 실리콘 질화물, 폴리실리콘, (spin-on hardmask) 재료, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 SOH 재료는 탄소 함량이 상기 SOH 재료의 총 중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어질 수 있다.
도 3a 및 도 3b를 참조하면, 마스크 패턴(MP)을 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조와, 기판(102)의 일부를 식각하여 복수의 제1 트렌치(T1)를 형성한다. 그 결과, 제1 영역(R1) 및 제2 영역(R2) 각각에 복수의 제1 트렌치(T1)에 의해 정의되는 복수의 핀형 활성 영역(FA)이 형성될 수 있다.
복수의 핀형 활성 영역(FA)이 형성된 후, 복수의 핀형 활성 영역(FA) 위에 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조가 남게 된다.
도 4a 및 도 4b를 참조하면, 복수의 제1 트렌치(T1) 내에 STI(shallow trench isolation) 막(114)을 형성한다. STI 막(114)은 제1 트렌치(T1)의 내벽을 컨포멀(conformal)하게 덮는 절연 라이너(114A)와, 절연 라이너(114A) 위에서 제1 트렌치(T1)를 채우는 갭필 절연막(114B)을 포함할 수 있다.
제1 트렌치(T1)의 내벽을 덮는 절연 라이너(114A)는 산화막, SiN (silicon nitride), SiON (silicon oxynitride), SiBN (silicon boronitride), SiC (silicon carbide), SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC (silicon oxycarbide), SiO2 (silicon dioxide), 폴리실리콘, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 절연 라이너(114A)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 갭필 절연막(114B)은 산화막으로 이루어질 수 있다. 일부 실시예들에서, 갭필 절연막(114B)은 증착 공정 또는 코팅 공정에 의해 형성된 산화막으로 이루어질 수 있다. 일부 실시예들에서, 갭필 절연막(114B)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정에 의해 형성된 산화막으로 이루어질 수 있다. 예를 들면, 갭필 절연막(114B)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), 또는 TOSZ (tonen silazene)로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
도 5a 및 도 5b를 참조하면, 복수의 핀형 활성 영역(FA) 및 STI 막(114)이 형성된 결과물로부터 일부 구조물들을 식각하여 제1 영역(R1) 및 제2 영역(R2)에 각각 제1 및 제2 소자 영역(DR-P, DR-N)(도 25a 참조)을 한정하는 제2 트렌치(T2)를 형성하고, 제2 트렌치(T2) 내에 소자분리막(116)을 형성한다.
제2 트렌치(T2)를 채우는 소자분리막(116)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 소자분리막(116) 및 상기 갭필 절연막(114B)은 동일한 물질로 이루어질 수 있다.
도 6a 및 도 6b를 참조하면, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조 상에 남아 있는 마스크 패턴(MP)을 제거하고, STI 막(114) 및 소자분리막(116)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행한다.
STI 막(114) 및 소자분리막(116) 각각의 상면이 핀형 활성 영역(FA)의 상면(104)과 대략 동일하거나 유사한 레벨로 되도록 상기 리세스 공정을 수행할 수 있다. 그 결과, 복수의 핀형 활성 영역(FA) 위에 있는 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 측벽이 노출될 수 있다.
상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
일부 실시예들에서, 상기 마스크 패턴(MP)을 제거한 후, STI 막(114) 및 소자분리막(116)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스 공정을 수행하기 전에, 복수의 나노시트 반도체층(NS)과 복수의 핀형 활성 영역(FA)의 상부에 문턱 전압 조절용 불순물 이온을 주입하기 위한 이온 주입 공정이 수행될 수 있다. 일부 실시예들에서, 상기 문턱 전압 조절용 불순물 이온 주입 공정시, 제1 영역(R1)에는 불순물로서 인(P) 또는 비소(As) 이온을 주입할 수 있고, 제2 영역(R2)에는 불순물로서 붕소(B) 이온을 주입할 수 있다.
도 7a 및 도 7b를 참조하면, 제1 영역(R1) 및 제2 영역(R2) 각각에서, 복수의 핀형 활성 영역(FA) 위에서 복수의 핀형 활성 영역(FA)과 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)을 형성한다.
더미 게이트 구조체(DGS)는 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 차례로 적층된 구조를 가질 수 있다. 더미 게이트 구조체(DGS)를 형성하기 위한 일 예에서, 복수의 핀형 활성 영역(FA)을 덮고 있는 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 노출 표면과, STI 막(114)의 상면과, 소자분리막(116)의 상면을 각각 덮도록 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)을 차례로 형성한 후, 이들을 패터닝하여 산화막(D152), 더미 게이트층(D154), 및 캡핑층(D156)이 필요한 부분에만 남도록 할 수 있다. 더미 게이트 구조체(DGS)는 도 25a에 예시한 게이트(150)의 평면 형상에 대응하는 평면 형상을 가지도록 형성될 수 있다.
일부 실시예들에서, 더미 게이트층(D154)은 폴리실리콘으로 이루어지고, 캡핑층(D156)은 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 8을 참조하면, 더미 게이트 구조체(DGS)의 노출 표면과, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 노출 표면과, STI 막(114) 및 소자분리막(116) 각각의 상면을 덮는 절연 라이너(134)를 형성한다. 일부 실시예들에서, 절연 라이너(134)는 실리콘 질화막으로 이루어질 수 있다.
일부 실시예들에서, 절연 라이너(134)를 형성한 후, 복수의 나노시트 반도체층(NS) 내에 불순물 이온을 주입하여 복수의 나노시트 반도체층(NS) 내에 할로 이온주입 영역 (halo implantation region)을 형성할 수 있다. 할로 이온주입 영역을 형성하기 위하여, 제1 영역(R1)에는 불순물로서 인(P) 또는 비소(As) 이온을 주입할 수 있고, 제2 영역(R2)에는 불순물로서 붕소(B) 이온을 주입할 수 있다.
도 9를 참조하면, 더미 게이트 구조체(DGS)의 양 측벽을 덮는 제1 절연 스페이서(136)를 형성하고, 더미 게이트 구조체(DGS) 및 제1 절연 스페이서(136)를 식각 마스크로 이용하여 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 일부를 식각에 의해 제거하여, 복수의 나노시트 반도체층(NS)으로부터 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 적층 구조(NSS)를 형성한다.
제1 절연 스페이서(136)를 형성하기 위하여, 절연 라이너(134)가 형성된 도 8의 결과물 상에 실리콘 질화막으로 이루어지는 스페이서층을 형성한 후, 상기 스페이서층을 다시 에치백하여 제1 절연 스페이서(136)가 남도록 할 수 있다.
복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조를 식각하는 데 있어서, 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)이 노출되는 시점을 식각 종료점으로 하여 식각 공정을 수행할 수 있다. 이에 따라, 복수의 나노시트 적층 구조(NSS)가 형성된 후, 복수의 나노시트 적층 구조(NSS) 각각의 사이에는 핀형 활성 영역(FA)을 덮는 최하부에 있는 희생 반도체층(106S)이 노출될 수 있다. 복수의 나노시트 적층 구조(NSS)가 형성된 후, 핀형 활성 영역(FA)과 복수의 나노시트 적층 구조(NSS)와의 사이, 그리고 복수의 나노시트(N1, N2, N3) 각각의 사이에는 희생 반도체층(106S)이 남아 있다.
복수의 나노시트 적층 구조(NSS) 및 이들 사이의 희생 반도체층(106S)의 양 측면은 기판(102)의 주면에 대하여 수직한 것으로 도시되었으나, 이에 한정되지 않는다. 이에 대해서는 도 24a 내지 도 24q를 통하여 자세하게 설명하도록 한다.
도 10을 참조하면, 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체층(106S)을 일부 제거하여, 복수의 나노시트(N1, N2, N3) 각각의 사이에 리세스 영역(106R)을 형성한다.
리세스 영역(106R)에 노출되는 복수의 희생 반도체층(106S)의 양 측면은 기판(102)의 주면에 대하여 수직한 것으로 도시되었으나, 이에 한정되지 않는다. 이에 대해서는 도 24a 내지 도 24q를 통하여 자세하게 설명하도록 한다.
리세스 영역(106R)이 형성되는 동안, 복수의 나노시트 적층 구조(NSS) 각각의 사이에서 핀형 활성 영역(FA)을 덮는 최하부의 희생 반도체층(106S)의 노출된 부분도 그 상면으로부터 일부 제거될 수 있다.
일부 실시예들에서, 리세스 영역(106R)을 형성하기 위한 등방성 식각 공정은 복수의 희생 반도체층(106S)과 복수의 나노시트(N1, N2, N3)와의 사이의 식각 선택비 차이를 이용한 습식 식각 공정을 이용하여 수행될 수 있다.
리세스 영역(106R)을 형성하기 위하여, 일부분이 제거되어 잔류되는 복수의 희생 반도체층(106S)의 수평 방향으로의 폭은 더미 게이트층(D154)의 수평 방향으로의 폭과 유사할 수 있다. 즉, 리세스 영역(106R)의 수평 방향으로의 폭은 절연 라이너(134) 및 제1 절연 스페이서(136) 각각의 수평 방향으로의 폭의 합과 유사한 값을 가질 수 있다. 일부 실시 예에서, 일부분이 제거되어 잔류되는 복수의 희생 반도체층(106S)의 수평 방향으로의 폭은 더미 게이트층(D154)의 수평 방향으로의 폭보다 큰 값을 가질 수 있다. 일부 실시 예에서, 일부분이 제거되어 잔류되는 복수의 희생 반도체층(106S)의 수평 방향으로의 폭은 더미 게이트층(D154)의 수평 방향으로의 폭보다 작은 값을 가질 수 있다.
도 11을 참조하면, 복수의 나노시트(N1, N2, N3) 각각의 사이에 형성된 리세스 영역(106R)(도 10 참조)을 채우는 복수의 제2 절연 스페이서(140)를 포함하는 절연 구조물(140L)을 형성한다. 일부 실시 예들에서, 절연 구조물(140L)은 실리콘 질화막으로 이루어질 수 있다. 일부 실시예들에서, 절연 구조물(140L)은 복수의 절연층을 포함할 수 있다.
도 12를 참조하면, 절연 구조물(140L)(도 11 참조) 중 리세스 영역(106R)(도 10 참조)의 외부에 있는 부분을 제거하여, 리세스 영역(106R)을 채우는 제2 절연 스페이서(140)만 남도록 한다.
제2 절연 스페이서(140)의 수평 방향으로의 폭은 절연 라이너(134) 및 제1 절연 스페이서(136) 각각의 수평 방향으로의 폭의 합과 유사할 수 있다. 일부 실시 예에서, 제2 절연 스페이서(140)의 수평 방향으로의 폭은 절연 라이너(134) 및 제1 절연 스페이서(136) 각각의 수평 방향으로의 폭의 합보다 작은 값을 가지거나, 큰 값을 가질 수도 있다.
제2 절연 스페이서(104)의 적어도 하나의 측면은 기판(102)의 주면에 대하여 수직한 것으로 도시되었으나, 이에 한정되지 않는다. 이에 대해서는 도 24a 내지 도 24q를 통하여 자세하게 설명하도록 한다.
도 11에 예시한 절연 구조물(140L) 중 리세스 영역(106R)(도 10 참조)의 외부에 있는 부분을 제거하고 난 후, 나노와이어(N1, N2, N3)의 양 측벽과, 복수의 제2 절연 스페이서(140)와, 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)의 부분이 노출될 수 있다.
도 13을 참조하면, 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽과, 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)의 노출 표면을 세정 분위기(148)에 노출시켜, 상기 노출된 표면들로부터 자연 산화막을 제거한다.
일부 실시예들에서, 세정 분위기(148)로서, 습식 세정을 이용하는 제1 세정 공정, SiCoNiTM 식각 공정을 이용하는 제2 세정 공정, 또는 이들의 조합을 이용할 수 있다. 상기 습식 세정 공정시 DHF (diluted HF), NH4OH, TMAH (tetramethyl ammonium hydroxide), KOH (potassium hydroxide) 용액 등을 이용할 수 있다. 상기 SiCoNiTM 식각 공정은 암모니아(NH3)의 수소 소스 및 삼불화질소(NF3)의 불소 소스를 이용하여 수행될 수 있다.
상기 자연 산화막을 제거하기 위한 세정 공정시, 제2 절연 스페이서(140)를 구성하는 절연막들, 특히 세정 분위기(148)에 노출되는 절연막들을 세정 분위기(148)에 대하여 식각 내성을 가지는 물질들로 구성함으로써, 세정 분위기(148) 하에서 자연 산화막을 제거하는 동안 제2 절연 스페이서(140)가 소모되지 않도록 할 수 있다.
도 14를 참조하면, 제1 영역(R1)에서, 자연 산화막이 제거된 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽 및 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)의 노출면으로부터 반도체 물질을 에피택셜 성장시켜 제1 소스/드레인 영역(162) (도 25b 참조) 형성을 위한 제1 반도체층(162A)을 형성한다. 제2 영역(R2)에는 제1 반도체층(162A)이 형성되지 않도록, 제2 영역(R2)을 덮는 마스크층(도시 생략)이 형성될 수 있다.
제1 절연 스페이서(136) 및 제2 절연 스페이서(140)는 그 표면에 반도체 원자의 시딩(seeding) 및 에피택셜 성장이 불가능한 절연막으로 이루어지므로, 제1 반도체층(162A) 형성을 위한 에피택셜 성장 공정이 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽 및 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)의 노출면으로부터만 진행되도록 할 수 있다.
제1 반도체층(162A)은 Ge를 포함하는 반도체 물질로 이루어질 수 있다. 예를 들면, 제1 반도체층(162A)은 Ge와 같은 반도체 또는 SiGe와 같은 화합물 반도체로 이루어질 수 있다. 일부 실시 예에서, 제1 반도체층(162A)은 불순물로서 붕소(B) 이온을 포함할 수 있다.
일부 실시 예에서, 제1 반도체층(162A)은 성장면으로부터 일정한 각도를 가지도록, 특정 결정면이 성장할 수 있다. 예를 들면, 제1 반도체층(162A)은 (111)면이 성장할 수 있다. 따라서 제1 반도체층(162A)의 (111)면이 성장을 하다가 포화(saturation)되면 제2 절연 스페이서(140)와 제1 반도체층(162A)의 사이에 에어 스페이스(AG)를 형성할 수 있다. 에어 스페이스(AG)가 형성되는 과정은 도 15a 내지 도 15e를 통하여 자세히 설명하도록 한다.
도 15a 내지 도 15e는 반도체 소자가 가지는 에어 스페이스(AG)가 형성되는 과정을 예시적으로 도시한 단면도들로서, 도 14에서 P1로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다.
도 15a 내지 도 15e를 함께 참조하면, 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽 및 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)의 노출면으로부터 에피택셜 성장 공정이 진행되어 제1 반도체층(162A)을 형성할 수 있다. 상기 에피택셜 성장 공정 과정에서, 온도와 압력을 조절하면, 제1 반도체층(162A)은 성장면으로부터 일정한 각도를 가지도록, 특정 결정면이 성장할 수 있다. 예를 들면, 제1 반도체층(162A)은 (111)면이 성장할 수 있다. 따라서 제1 반도체층(162A)은 성장면이 가지는 결정면에 따라서 성장 속도가 다를 수 있다.
따라서 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽 및 최하부에 있는 희생 반도체층(106S)의 노출면으로부터 성장하는 제1 반도체층(162A)은 제2 절연 스페이서(140)의 표면의 전부 또는 적어도 일부분을 덮지 않을 수 있을 수 있다. 구체적으로, 복수의 나노와이어(N1, N2, N3) 중 서로 다른 나노와이어의 노출면 및 최하부에 있는 희생 반도체층(106S)의 노출면으로부터 각각 성장하는 제1 반도체층(162A)의 부분들이 접촉하게 되면, 더 이상 성장하지 않고 포화되면서 제2 절연 스페이서(140)와 제1 반도체층(162A)에 의하여 포위되는 에어 스페이스(AG)가 형성될 수 있다.
도 16을 참조하면, 제2 영역(R2)에서, 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽 및 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)의 노출면으로부터 반도체 물질을 에피택셜 성장시켜 제2 소스/드레인 영역(164) (도 25b 참조) 형성을 위한 제2 반도체층(164A)을 형성한다. 제1 영역(R1)에는 제2 반도체층(164A)이 형성되지 않도록, 제1 영역(R1)을 덮는 마스크층(도시 생략)이 형성될 수 있다.
제1 절연 스페이서(136) 및 제2 절연 스페이서(140)는 그 표면에 반도체 원자의 시딩(seeding) 및 에피택셜 성장이 불가능한 절연막으로 이루어지므로, 제2 반도체층(164A) 형성을 위한 에피택셜 성장 공정이 복수의 나노와이어(N1, N2, N3)의 노출된 양 측벽 및 복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)의 노출면으로부터만 진행되도록 할 수 있다.
제2 반도체층(164A)은 제1 반도체층(162A)과 다른 물질로 이루어질 수 있다. 제2 반도체층(164A)은 Si를 포함하는 반도체 물질로 이루어질 수 있다. 예를 들면, 제2 반도체층(164A)은 Si와 같은 반도체 또는 SiC와 같은 화합물 반도체로 이루어질 수 있다. 일부 실시 예에서, 제2 반도체층(164A)은 불순물로서 인(P) 또는 비소(As) 이온을 포함할 수 있다. 제2 반도체층(164A)은 제1 반도체층(162A)과 달리, Ge를 포함하지 않을 수 있다.
일부 실시 예에서, 제2 반도체층(164A)은 성장면으로부터 모든 방향으로 성장할 수 있다. 따라서, 제2 반도체층(164A)은 제2 절연 스페이서(140)의 표면, 즉 희생 반도체층(106S)에 반대되는 일 측벽의 표면을 직접 접하며 전부 덮을 수 있다. 따라서, 제2 영역(R2)에서, 제2 절연 스페이서(140)와 제2 반도체층(164A) 사이에는 에어 스페이스가 형성되지 않을 수 있다.
도 17을 참조하면, 제1 반도체층(162A) 및 제2 반도체층(164A)이 형성된 결과물을 덮는 보호막(138)을 형성한다. 일부 실시예들에서, 보호막(138)은 실리콘 질화막으로 이루어질 수 있다. 보호막(138)을 형성하기 위하여, ALD 또는 CVD 공정을 이용할 수 있다. 일부 실시예들에서, 보호막(138)은 생략 가능하다.
일부 실시 예에서, 제1 영역(R1)과 제2 영역(R2) 각각의 보호막(138)의 부분은 별도로 형성할 수 있다. 예를 들면, 제1 반도체층(162A)을 형성하고 제2 반도체층(164A)을 형성하기 전에, 제1 영역(R1)의 보호막(138)의 부분을 먼저 형성하고, 이후 제2 반도체층(164A)을 형성한 후에 제2 영역(R2)의 보호막(138)의 부분을 형성할 수 있다.
도 18을 참조하면, 보호막(138) 위에 게이트간 절연막(172)을 형성한 후, 게이트간 절연막(172)을 평탄화하여 캡핑층(D156)의 상면을 노출시킨다. 일부 실시예들에서, 게이트간 절연막(172)은 실리콘 산화막으로 이루어질 수 있다.
도 19를 참조하면, 더미 게이트층(D154)의 상면을 덮는 캡핑층(D156)(도 18 참조)과, 그 주위에 있는 절연 라이너(134), 제1 절연 스페이서(136), 및 보호막(138)을 에치백하고, 게이트간 절연막(172)을 그 상부로부터 일부 두께만큼 연마하여, 게이트간 절연막(172)의 상면이 더미 게이트층(D154)의 상면과 대략 동일한 레벨에 위치하도록 한다.
도 20을 참조하면, 게이트간 절연막(172)을 통해 노출되는 더미 게이트층(D154) 및 그 하부의 산화막(D152)(도 19 참조)을 제거하여 게이트 공간(GS)을 통해 나노시트(N3)를 노출시킨다.
도 21을 참조하면, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(106S)(도 20 참조) 중 일부를 게이트 공간(GS)을 통해 제거하여, 게이트 공간(GS)을 통해 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(FA)의 상면(104)을 일부 노출시킨다. 따라서 게이트 공간(GS)은 복수의 희생 반도체층(106S)의 일부가 제거된 부분까지 확장될 수 있다.
복수의 희생 반도체층(106S) 중 최하부에 있는 희생 반도체층(106S)은 완전히 제거되지 않고, 제2 절연 스페이서(140) 및 제1 및 제2 반도체층(162A, 164A)의 하부에서 핀형 활성 영역(FA) 위에 희생 반도체층(106S)의 일부가 남아 있을 수 있다. 희생 반도체층(106S) 중 핀형 활성 영역(FA) 위에 남아 있는 부분은 버퍼 반도체층(106)을 구성할 수 있다.
도 22를 참조하면, 복수의 나노시트(N1, N2, N3) 및 핀형 활성 영역(FA)의 노출 표면으로부터 자연 산화막을 제거한 후, 게이트 공간(GS)(도 21 참조)에서 노출되는 표면들 위에 게이트 유전막(145)을 형성하고, 게이트 유전막(145) 위에서 게이트 공간(GS)을 채우면서 게이트간 절연막(172)을 덮는 게이트 형성용 도전층(150L)을 형성한다.
게이트 유전막(145)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 상기 인터페이스막은 핀형 활성 영역(FA)의 상면과 복수의 나노시트((N1, N2, N3)의 표면에서 고유전막과의 사이의 계면 결함을 치유하는 역할을 할 수 있다. 일부 실시예들에서, 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스막은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 고유전막은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 고유전막은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
게이트 형성용 도전층(150L)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 게이트 형성용 도전층(150L)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드(void) 없이 매립할 수 있다. 일부 실시예들에서, 게이트 형성용 도전층(150L)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
일부 실시 예에서, 제1 영역(R1)과 제2 영역(R2)에 각각 형성되는 게이트 형성용 도전층(150L)의 부분은 다른 적층 구조를 가질 수 있다. 예를 들면, 제1 영역(R1)과 제2 영역(R2)에 각각 형성되는 게이트 형성용 도전층(150L)의 부분은 상기 일함수 조절용 금속이 다른 물질로 이루어질 수 있다.
도 23을 참조하면, 게이트간 절연막(172)의 상면이 노출될 때까지 게이트 형성용 도전층(150L)(도 22 참조)을 그 상면으로부터 일부 제거하여, 게이트 공간(GS)을 채우는 게이트(150)를 형성한다.
게이트(150)는 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 복수의 나노시트((N1, N2, N3) 각각 및 핀형 활성 영역(FA)의 사이의 공간에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다. 복수의 서브 게이트 부분(150S) 각각의 수평 방향의 길이는 메인 게이트 부분(150M)의 수평 방향의 길이와 동일한 값을 가질 수 있다. 일부 실시 예에서, 복수의 서브 게이트 부분(150S) 각각의 수평 방향의 길이는 메인 게이트 부분(150M)의 수평 방향의 길이보다 큰 값을 가지거나 작은 값을 가질 수 있다.
복수의 서브 게이트 부분(150S) 각각의 양단 상에는 게이트 유전막(145)를 사이에 두고 복수의 제2 절연 스페이서(140)가 배치될 수 있다. 따라서, 제2 절연 스페이서(140)는 게이트 유전막(145)을 사이에 두고, 복수의 서브 게이트 부분(150S) 각각의 양 측벽을 덮을 수 있다.
제1 영역(R1)에서는 복수의 제2 절연 스페이서(140) 각각과 제1 반도체층(162A) 사이에는 복수의 에어 스페이스(AG)가 형성될 수 있다. 제2 영역(R2)에서는 복수의 제2 절연 스페이서(140) 각각과 제2 반도체층(164A) 사이에 에어 스페이스가 형성되지 않을 수 있다. 즉, 제2 반도체층(164A)은 복수의 제2 절연 스페이서(140)의 표면, 즉 복수의 서브 게이트 부분(150S)에 반대되는 일 측벽의 표면을 직접 접하며 전부 덮을 수 있다.
도 24a 내지 도 24는 본 발명의 기술적 사상에 의한 실시 예들에 따른 반도체 소자가 가질 수 있는 다양한 에어 스페이스의 형상을 예시한 단면도들로서, 도 23에서 P2로 표시된 영역에 대응하는 부분을 확대하여 도시한 단면도들이다.
도 24a를 참조하면, 에어 스페이스(AG)는 제2 절연 스페이서(140)로부터 서브 게이트 부분(150S)의 반대 방향인 제1 반도체층(162A) 내로 기판(도 23의 102)의 주면에 대하여 수직 방향(Z 방향)으로의 높이가 감소하면서 연장될 수 있다. 에어 스페이스(AG)는 제2 절연 스페이서(140) 측면의 상측, 하측, 및 제1 반도체층(162A) 내에 각각 꼭지점을 가지는 삼각형 형상의 단면을 가질 수 있다.
복수의 제2 절연 스페이서(140) 각각과 제1 반도체층(162A) 사이에 배치되는 복수의 에어 스페이스(AG)들 각각은 기판(도 23의 102)의 주면에 대하여 X-Z 평면에서 유사한 단면적을 가질 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 복수의 제2 절연 스페이서(140) 각각과 제1 반도체층(162A) 사이에 배치되는 복수의 에어 스페이스(AG) 중 적어도 하나의 에어 스페이스(AG)는 기판(102)의 주면에 대하여 다른 레벨에 배치되는 에어 스페이스(AG)와 X-Z 평면에서 다른 단면적을 가질 수 있다. X-Z 평면에서 복수의 에어 스페이스(AG)의 단면적은 대응되는 복수의 제2 절연 스페이서(140) 각각의 Z 방향으로의 수직 높이와 비례하는 크기를 가질 수 있다. 예를 들면, 복수의 제2 절연 스페이서(140) 중 최하측의 제2 절연 스페이서(140)의 수직 높이가 나머지 제2 절연 스페이서(140)의 수직 높이보다 작은 경우, 복수의 에어 스페이스(AG) 중 최하단의 에어 스페이스(AG)의 단면적은 나머지 에어 스페이스(AG)의 단면적보다 작은 값을 가질 수 있다. 따라서, 복수의 에어 스페이스(AG) 중 최하단의 에어 스페이스(AG)의 부피는 나머지 에어 스페이스(AG)의 부피보다 작은 값을 가질 수 있다.
최하측의 제2 절연 스페이서(140)의 수직 높이는 도 10에서 설명한 등방성 식각 공정 중에서 제거되는 최하부의 희생 반도체층(106S)의 부분의 높이에 따라서 결정될 수 있다. 따라서 일부 실시 예에서, 최하단의 에어 스페이스(AG)의 단면적은 나머지 에어 스페이스(AG)의 단면적보다 큰 값을 가질 수도 있다.
도 24b를 참조하면, 에어 스페이스(AG)는 제2 절연 스페이서(140)로부터 서브 게이트 부분(150S)의 반대 방향인 제1 반도체층(162A) 내로 폭이 좁아지면서 연장될 수 있다. 에어 스페이스(AG)는 제1 반도체층(162A) 내에 꼭지점을 가지는 부채꼴 형상 또는 제2 절연 스페이서(140)를 향하는 한변이 볼록한 삼각형 형상의 단면을 가질 수 있다.
도 12에서 설명한 제2 절연 스페이서(140)를 형성하기 위하여 절연 구조물(140L)(도 11 참조) 중 일부를 제거하는 과정에서, 절연 구조물(140L)이 상대적으로 과식각되는 경우, 제2 절연 스페이서(140)의 외측 측벽은 오목한 형상을 가질 수 있다. 이 경우, 에어 스페이스(AG)는 제2 절연 스페이서(140)를 향하여 볼록하도록 돌출될 수 있다.
도 24c를 참조하면, 제2 절연 스페이서(140)는 서브 게이트 부분(150S)을 향하여 볼록한 측벽을 가질 수 있다.
도 10에서 설명한 리세스 영역(106R)을 형성하는 등방성 식각 공정 과정에서, 복수의 희생 반도체층(106S)의 측벽이 내측으로 오목하도록 형성되어, 리세스 영역(106R)은 희생 반도체층(106S)을 향하여 볼록한 형상을 가질 수 있다. 이 경우, 리세스 영역(106R)에 형성되는 제2 절연 스페이서(140)는 서브 게이트 부분(150S)을 향하여 볼록한 측벽을 가질 수 있다.
도 24d를 참조하면, 도 10에서 설명한 리세스 영역(106R)을 형성하는 등방성 식각 공정 과정에서, 복수의 희생 반도체층(106S)의 측벽이 내측으로 오목하도록 형성되어, 리세스 영역(106R)은 희생 반도체층(106S)을 향하여 볼록한 형상을 가질 수 있다.
또한 도 12에서 설명한 제2 절연 스페이서(140)를 형성하기 위하여 절연 구조물(140L)(도 11 참조) 중 일부를 제거하는 과정에서, 절연 구조물(140L)이 상대적으로 과식각되는 경우, 제2 절연 스페이서(140)의 외측 측벽은 오목한 형상을 가질 수 있다.
이 경우, 제2 절연 스페이서(140)는 서브 게이트 부분(150S)을 향하는 내측 측면은 볼록한 형상을 가지고, 에어 스페이스(AG)를 향하는 외측 측벽은 오목한 형상을 가지는 초승달과 유사한 형상을 가질 수 있다.
따라서, 에어 스페이스(AG)는 제1 반도체층(162A) 내에 꼭지점을 가지는 부채꼴형상 또는 제2 절연 스페이서(140)를 향하는 한변이 볼록한 삼각형 형상의 단면을 가질 수 있다.
도 24e 내지 도 24h를 함께 참조하면, 에어 스페이스(AG)를 향하는 제2 절연 스페이서(140)의 외측 측벽이 복수의 나노시트(N1, N2, N3)의 양측벽으로부터 내측으로 시프트(shift)되도록 형성될 수 있다. 즉, 도 24e 내지 도 24h에 도시된 제2 절연 스페이서(140) 각각의 형상은 도 24a 내지 도 24d에 도시된 제2 절연 스페이서(140) 각각의 형상과 유사하나, 제2 절연 스페이서(140)의 위치는 복수의 나노시트(N1, N2, N3)의 양측벽으로부터 내측으로 시프트(shift)되어 배치될 수 있다.
구체적으로, 도 12에서 설명한 제2 절연 스페이서(140)를 형성하기 위하여 절연 구조물(140L)(도 11 참조) 중 일부를 제거하는 과정에서, 절연 구조물(140L)을 상대적으로 과식각하여, 제2 절연 스페이서(140)의 외측 측벽이 복수의 나노시트(N1, N2, N3)의 양측벽으로부터 내측으로 시프트(shift)되도록 하여, 도 24e 내지 도 24h에 도시된 제2 절연 스페이서(140) 각각을 형성할 수 있다. 도 24e 내지 도 24h에 도시된 제2 절연 스페이서(140) 각각의 양측벽의 형상은, 도 24a 내지 도 24d에 도시된 제2 절연 스페이서(140) 각각의 양 측벽의 형상을 형성하는 방법과 유사한 바, 자세한 설명은 생략하도록 한다.
또한 도 24e 내지 도 24h에 각각 보인 에어 스페이스(AG)는, 도 24a 내지 도 24d에 각각 보인 에어 스페이스(AG)에 비하여 복수의 나노시트(N1, N2, N3) 사이, 즉 서브 게이트 부분(150S)의 향하여 시프트(shift)된 것을 제외하고는, 그 형상은 유사한 바, 자세한 설명은 생략하도록 한다.
도 24i 내지 도 24p를 참조하면, 제2 절연 스페이서(140) 및 에어 스페이스(AG)의 형상은 기판(102)의 주면으로부터의 거리에 따라서 다른 형상을 가질 수 있다.
도 9에서 설명한 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 적층 구조(NSS)를 형성하기 위하여, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조의 일부를 식각에 의해 제거하는 과정에서, 복수의 나노시트 적층 구조(NSS)의 폭은 기판(102)에 인접할수록 넓어지도록 형성될 수 있다. 따라서 제2 절연 스페이서(140)는 기판(102)에서 상대적으로 멀수록 수직 형상을 가지고, 기판(102)에 상대적으로 인접할수록 기울어지는 형상을 가질 수 있다.
또한 이 경우, 기판(102)에서 상대적으로 먼 에어 스페이스(AG)의 단면은, 제1 반도체층(162A) 측의 양변의 길이가 같거나 유사한 이등변 삼각형을 형상을 가지나, 기판(102)에 상대적으로 인접하는 에어 스페이스(AG)는 제1 반도체층(162A) 측의 양변의 길이가 서로 달라질 수 있다. 일부 실시 예에서, 에어 스페이스(AG)의 제1 반도체층(162A) 측의 양변의 길이의 비율은 기판(102)에 상대적으로 인접할수록 커질 수 있다. 일부 실시 예에서, 기판(102)에 상대적으로 인접한 에어 스페이스(AG)의 제1 반도체층(162A) 측의 양변의 길이 중, 기판(102)을 향하는 한변의 길이가 상대적으로 작은 값을 가질 수 있다.
도 24i 내지 도 24p에 도시된 제2 절연 스페이서(140) 각각의 양측벽의 형상 및 에어 스페이스(AG)의 형상은, 전술한 차이점을 제외하고는 도 24a 내지 도 24h에 도시된 제2 절연 스페이서(140) 각각의 양 측벽의 형상 및 에어 스페이스(AG)의 형상과 유사한 바, 자세한 설명은 생략하도록 한다.
도 24q를 참조하면, 제2 절연 스페이서(140) 측면과 반대되는 측, 즉 제1 반도체층(162A) 내로 연장된 에어 스페이스(AG)의 꼭지점은 라운드된 형상을 가질 수 있다.
도 14 내지 도 15e에서 설명한 제1 반도체층(162A)을 형성하기 위한 에피택셜 설정 공정 과정에서, 온도와 압력을 조절하면 제1 반도체층(162A) 내로 연장된 에어 스페이스(AG)의 꼭지점은 라운드된 형상을 가지도록 형성할 수 있다.
도 24q에서는 도 24a에 보인 에어 스페이스(AG)의 하나의 꼭지점을 라운드된 형상으로 형성한 것을 예시적으로 도시하였으나, 도 24b 내지 도 24p에서 보인 에어 스페이스(AG)의 하나의 꼭지점을 라운드된 형상으로 형성하는 것 또한 가능한 바, 별도의 도시는 생략하도록 한다.
또한 제2 영역(R2)에서 제2 절연 스페이서(140)의 형상 또한 도 24a 내지 도 24p에 보인 것과 유사하게 형성될 수 있음은 당업자에게 자명한바, 별도의 도시는 생략한다. 구체적으로 도 24a 내지 도 24p에서 제1 반도체층(162A) 및 에어 스페이스(AG)에 해당하는 부분 전체를 제2 반도체층(164A)으로 대체하면, 제2 영역(R2)에서의 제2 절연 스페이서(140)의 형상을 보여주는 단면도들이 될 수 있다.
도 25a 내지 도 25c는 본 발명의 기술적 사상에 의한 기술적 사상에 의한 실시예들에 따른 반도체 소자를 설명하기 위한 도면들로서, 도 25a는 반도체 소자의 평면 레이아웃 다이어그램이고, 도 25b는 도 25a의 P-P' 선 및 N-N' 선 단면도이고, 도 25c는 도 25a의 Y-Y' 선 단면도이다. 도 25a 내지 도 25c에 있어서, 도 1 내지 도 24q에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 25a 내지 도 25c를 함께 참조하면, 게이트(150) 및 게이트간 절연막(172)을 덮는 층간절연막(174)을 형성한 후, 층간절연막(174) 및 게이트간 절연막(172)을 일부 식각하여 제1 영역(R1) 및 제2 영역(R2)에 복수의 제1 반도체층(162A) 및 복수의 제2 반도체 칩(164A)을 노출시키는 복수의 콘택홀(190H)을 각각 형성한다. 그 후, 복수의 콘택홀(190H)을 통해 노출되는 복수의 제1 반도체층(162A)의 상면 및 제2 반도체층(164A)의 상면에 각각 제1 금속 실리사이드막(162B) 및 제2 금속 실리사이드막(164B)을 형성하여, 제1 영역(R1)에 제1 반도체층(162A) 및 제1 반도체층(162A) 위에 형성된 제1 금속 실리사이드막(162B)을 포함하는 제1 소스/드레인 영역(162)을 형성하고, 제2 영역(R2)에 제2 반도체층(164A) 및 제2 반도체층(164A) 위에 형성된 제2 금속 실리사이드막(164B)을 포함하는 제2 소스/드레인 영역(164)을 형성한다. 이후, 복수의 콘택홀(190H)을 채우는 복수의 콘택 플러그(190)를 형성하여, 반도체 소자(100)를 형성한다. 제1 영역(R1)에서 콘택 플러그(190)는 제1 금속 실리사이드막(162B)을 통해 제1 반도체층(162A)에 연결되고, 제2 영역(R2)에서 콘택 플러그(190)는 제2 금속 실리사이드막(164B)을 통해 제2 반도체층(164A)에 연결될 수 있다.
반도체 소자(100)는 기판(102)으로부터 돌출되고 제1 방향 (X 방향)으로 연장되는 복수의 핀형 활성 영역(FA)과, 복수의 핀형 활성 영역(FA)의 상면(104)으로부터 이격된 위치에서 상기 복수의 핀형 활성 영역(FA)의 상면(104)과 대면하는 복수의 나노시트 적층 구조(NSS)를 포함한다.
기판(102)에는 복수의 핀형 활성 영역(FA)을 한정하는 제1 트렌치(T1)와, 소자 영역(DR)을 한정하는 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 제1 트렌치(T1)보다 더 깊게 형성될 수 있다.
복수의 핀형 활성 영역(FA)의 하부 측벽은 각각 제1 트렌치(T1)를 채우는 STI 막(114)으로 덮일 수 있다. STI 막(114)은 제1 트렌치(T1)의 내벽을 컨포멀하게 덮는 절연 라이너(114A)와, 절연 라이너(114A) 위에서 제1 트렌치(T1)를 채우는 갭필 절연막(114B)을 포함할 수 있다. 제2 트렌치(T2)는 소자분리막(116)으로 채워질 수 있다. 복수의 핀형 활성 영역(FA)의 상면(104)의 레벨, STI 막(114)의 상면의 레벨, 및 소자분리막(132)의 상면의 레벨은 서로 동일하거나 유사할 수 있다.
복수의 핀형 활성 영역(FA) 상에는 복수의 게이트(150)가 제1 방향과 교차하는 제2 방향 (Y 방향)으로 연장되어 있다. 복수의 핀형 활성 영역(FA)은 제1 레벨(LV1)의 상면(104)을 가진다.
복수의 나노시트 적층 구조(NSS)는 복수의 핀형 활성 영역(FA)의 상면(104)으로부터 이격되어 있다. 복수의 나노시트 적층 구조(NSS)는 기판(102)으로부터 제1 레벨(LV1)보다 먼 제2 레벨(LV2) 상에서 핀형 활성 영역(FA)의 상면과 평행하게 연장되는 복수의 나노시트(N1, N2, N3)를 포함할 수 있다. 본 예에서는 1 개의 핀형 활성 영역(FA) 위에 복수의 나노시트 적층 구조(NSS) 및 복수의 게이트(150)가 형성되고, 1 개의 핀형 활성 영역(FA) 위에서 복수의 나노시트 적층 구조(NSS)가 핀형 활성 영역(FA)의 연장 방향 (X 방향)을 따라 일렬로 배치되어 있는 구성을 예시하였다. 그러나 본 발명의 기술적 사상은 예시된 바에 한정되지 않는다. 1 개의 핀형 활성 영역(FA) 위에 배치되는 나노시트 적층 구조(NSS)의 수는 특별히 제한되는 것은 아니다. 예를 들면, 1 개의 핀형 활성 영역(FA) 위에 1 개의 나노시트 적층 구조(NSS)가 형성될 수도 있다.
나노시트 적층 구조(NSS)를 구성하는 복수의 나노시트(N1, N2, N3)는 복수의 핀형 활성 영역(FA)의 상면(104) 위에 하나씩 차례로 적층되어 있다. 본 예에서, 하나의 나노시트 적층 구조(NSS)가 3 개의 나노시트(N1, N2, N3)를 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 복수의 나노시트(N1, N2, N3)는 각각 1 개의 나노시트를 포함할 수도 있고, 필요에 따라 다양하게 선택되는 복수의 나노시트를 포함할 수도 있다. 복수의 나노시트(N1, N2, N3)는 각각 채널 영역을 가질 수 있다.
복수의 게이트(150)는 나노시트 적층 구조(NSS)를 덮으면서 복수의 나노시트(N1, N2, N3)의 적어도 일부를 포위하도록 형성될 수 있다. 복수의 게이트(150)는 각각 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 핀형 활성 영역(FA) 및 복수의 나노시트(N1, N2, N3)와의 사이의 공간, 즉, 복수의 나노시트(N1, N2, N3) 각각의 하측에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다. 복수의 서브 게이트 부분(150S)의 각각의 두께는 메인 게이트 부분(150M)의 두께보다 더 작을 수 있다. 또한 복수의 서브 게이트 부분(150S) 중 최하단의 서브 게이트 부분(150S)의 두께는, 나머지 서브 게이트 부분(150S)의 두께보다 더 클 수 있다. 여기서, 복수의 서브 게이트 부분(150S)의 두께 및 메인 게이트 부분(150M)의 두께는 각각 도 25a 내지 도 25c에서 Z 방향을 따르는 크기를 의미한다.
복수의 서브 게이트 부분(150S) 각각의 길이는 메인 게이트 부분(150M)의 길이와 동일한 값을 가질 수 있다. 일부 실시 예에서, 복수의 서브 게이트 부분(150S) 각각의 수평 방향의 길이는 메인 게이트 부분(150M)의 수평 방향의 길이보다 큰 값을 가지거나 작은 값을 가질 수 있다. 여기서, 복수의 서브 게이트 부분(150S)의 길이 및 메인 게이트 부분(150M)의 길이는 각각 도 25a 내지 도 25c에서 X 방향을 따르는 길이를 의미한다.
나노시트 적층 구조(NSS)와 게이트(150)와의 사이에는 게이트 유전막(145)이 형성되어 있다.
복수의 나노시트(N1, N2, N3)는 핀형 활성 영역(FA)과 게이트(150)와의 사이의 공간 중 게이트(150)로 덮이는 오버랩 영역(OR)에 형성된다. X-Y 평면에서, 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)는 오버랩 영역(OR)의 평면적보다 더 큰 평면적을 가질 수 있다. 도 25a에는 나노시트 적층 구조(NSS)의 평면 형상이 대략 사각형 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 나노시트 적층 구조(NSS)는 핀형 활성 영역(FA)의 평면 형상 및 게이트(150)의 평면 형상에 따라 다양한 평면 형상을 가질 수 있다.
일부 실시예들에서, 복수의 나노시트(N1, N2, N3)는 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트(N1, N2, N3)는 기판(102)의 구성 물질과 동일한 물질로 이루어질 수 있다.
게이트(150)는 일함수 조절용 금속 함유층과, 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 게이트(150)는 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 게이트(150)의 구성은 도 22에서 설명한 게이트 형성용 도전층(150L)과 동일한 바, 자세한 설명은 생략하도록 한다.
제1 영역(R1) 및 제2 영역(R2)에서 핀형 활성 영역(FA) 위에는 각각 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)이 형성되어 있다. 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)은 각각 이웃하는 복수의 나노시트((N1, N2, N3)의 일단에 연결되어 있다.
복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)은 각각 복수의 나노시트(N1, N2, N3)로부터 에피택셜 성장된 제1 반도체층(162A) 및 제2 반도체층(164A)을 포함할 수 있다. 제1 소스/드레인 영역(162)은 에피택셜 성장된 Ge 층, 에피택셜 성장된 복수의 SiGe 층을 포함하는 임베디드 SiGe 구조 등으로 이루어질 수 있다. 제2 소스/드레인 영역(164)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층을 포함하는 임베디드 SiC 구조 등으로 이루어질 수 있다.
복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)은 각각 제1 반도체층(162A) 위에 형성된 제1 금속 실리사이드막(162B) 및 제2 반도체층(164A) 위에 형성된 제2 금속 실리사이드막(164B)을 더 포함할 수 있다. 일부 실시예들에서, 제1 금속 실리사이드막(162B) 및 제2 금속 실리사이드막(164B)은 티타늄 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 제1 금속 실리사이드막(162B) 및 제2 금속 실리사이드막(164B)은 생략 가능하다.
복수의 나노시트 적층 구조(NSS) 위에는 게이트(150)의 측벽을 차례로 덮는 절연 라이너(134), 제1 절연 스페이서(136), 및 보호막(138)이 형성되어 있다. 보호막(138)은 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)을 덮도록 연장될 수 있다. 절연 라이너(134), 제1 절연 스페이서(136), 및 보호막(138)은 각각 실리콘 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 보호막(138)은 생략 가능하다.
절연 라이너(134), 제1 절연 스페이서(136), 및 보호막(138)은 게이트(150) 중 메인 게이트 부분(150M)의 측벽을 덮을 수 있다.
제1 영역(R1) 및 제2 영역(R2) 각각에서 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에는 제1 소스/드레인 영역(162) 및 제2 소스/드레인 영역(164)에 접하는 제2 절연 스페이서(140)가 형성되어 있다. 제2 절연 스페이서(140)는 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 서브 게이트 부분(150S)과 제1 소스/드레인 영역(162)과의 사이 및 서브 게이트 부분(150S)과 제2 소스/드레인 영역(164)과의 사이에 개재될 수 있다. 일부 실시예들에서, 제2 절연 스페이서(140)는 실리콘 질화막으로 이루어질 수 있다. 제2 절연 스페이서(140)는 복수의 서브 게이트 부분(150S) 중 적어도 일부의 측벽을 덮을 수 있다. 도 25b에 예시한 바와 같이, 3 개의 서브 게이트 부분(150S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)의 양 측벽은 핀형 활성 영역(FA)의 상면(104)을 덮는 버퍼 반도체층(106)으로 덮일 수 있다. 일부 실시 예에서, 3 개의 서브 게이트 부분(150S) 중 핀형 활성 영역(FA)에 가장 가까운 서브 게이트 부분(150S)에 대응되는 제2 절연 스페이서(140)와 서브 게이트 부분(150S)의 사이에는 버퍼 반도체층(106)의 일부분이 배치될 수 있다.
버퍼 반도체층(106)은 핀형 활성 영역(FA) 및 복수의 나노시트(N1, N2, N3)를 구성하는 물질과 다른 물질로 이루어질 수 있다. 예를 들면, 핀형 활성 영역(FA)은 Si로 이루어지고, 상기 버퍼 반도체층(106)은 Ge로 이루어질 수 있다.
일부 실시예들에서, 제1 절연 스페이서(136) 및 제2 절연 스페이서(140)는 그 표면에 반도체 원자의 시딩(seeding) 및 에피택셜 성장이 불가능한 절연막으로 이루어질 수 있다.
제1 영역(R1)에서 복수의 제2 절연 스페이서(140) 각각과 제1 반도체층(162A) 사이에는 복수의 에어 스페이스(AG)가 형성될 수 있다. 에어 스페이스(AG)는 제2 절연 스페이서(140)로부터 서브 게이트 부분(150S)의 반대 방향인 제1 반도체층(162A) 내로 폭이 좁아지면서 연장될 수 있다. 에어 스페이스(AG)는 도 24a 내지 도 24q에 예시한 것과 같은 다양한 형상을 가질 수 있다.
일부 실시 예에서, 에어 스페이스(AG)는 X-Z 평면에서 삼각형 형상의 단면, 부채꼴 형상의 단면 또는 한변이 볼록한 삼각형 형상의 단면을 가질 수 있다. 일부 실시 예에서, 에어 스페이스(AG)의 일부분은 복수의 나노시트(N1, N2, N3) 및 상기 핀형 활성 영역(FA) 사이로 연장되도록 배치될 수 있다. 일부 실시 예에서, 제1 반도체층(162A) 내로 연장된 에어 스페이스(AG)의 꼭지점은 라운드된 형상을 가질 수 있다.
복수의 제2 절연 스페이서(140) 각각과 제1 반도체층(162A) 사이에 배치되는 복수의 에어 스페이스(AG)들 각각은 기판(102)의 주면에 대하여 X-Z 평면에서 유사한 단면적을 가질 수 있으나, 이에 한정되지 않는다.
일부 실시 예에서, 복수의 제2 절연 스페이서(140) 각각과 제1 반도체층(162A) 사이에 배치되는 복수의 에어 스페이스(AG) 중 적어도 하나는 X-Z 평면에서 나머지와 다른 단면적을 가질 수 있다. 예를 들면, 복수의 에어 스페이스(AG) 중 최하단의 에어 스페이스(AG)의 단면적은 나머지 에어 스페이스(AG)의 단면적보다 작은 값을 가질 수 있다. 다른 일부 실시 예에서, 최하단의 에어 스페이스(AG)의 단면적은 나머지 에어 스페이스(AG)의 단면적보다 큰 값을 가질 수도 있다.
제2 영역(R2)에서는 복수의 제2 절연 스페이서(140) 각각과 제2 반도체층(164A) 사이에 에어 스페이스가 형성되지 않을 수 있다. 즉, 제2 반도체층(164A)은 복수의 제2 절연 스페이서(140)의 표면, 즉 복수의 서브 게이트 부분(150S)에 반대되는 일 측벽의 표면을 전부 덮을 수 있다.
다시 도 25a 내지 도 25c를 참조하면, 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164) 위에는 게이트간 절연막(172) 및 층간절연막(174)이 차례로 형성되어 있다. 게이트간 절연막(172) 및 층간절연막(174)은 각각 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)에는 각각 콘택 플러그(190)가 연결될 수 있다. 콘택 플러그(190)는 층간절연막(174), 게이트간 절연막(172), 및 보호막(138)을 관통하여 복수의 제1 소스/드레인 영역(162) 및 복수의 제2 소스/드레인 영역(164)에 각각 연결될 수 있다. 제1 금속 실리사이드막(162B)은 제1 반도체층(162A)과 콘택 플러그(190)와의 사이에 개재될 수 있다. 제2 금속 실리사이드막(164B)은 제2 반도체층(164A)과 콘택 플러그(190)와의 사이에 개재될 수 있다. 콘택 플러그(190)는 금속, 도전성 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 콘택 플러그(190)는 W, Cu, Al, Ti, Ta, TiN, TaN, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 예시된 물질들에 한정되는 것은 아니다.
도 1 내지 도 25c를 참조하여 설명한 반도체 소자(100)는 핀형 활성 영역(FA) 위에 형성된 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 제1 소스/드레인 영역(162) 및 제2 소스/드레인 영역(164)에 각각 접하는 복수의 제2 절연 스페이서(140)를 포함할 수 있다. 또한 제1 영역(R1)에서 복수의 제2 절연 스페이서(140) 각각과 제1 소스/드레인 영역(162)의 제1 반도체층(162a) 사이에 에어 스페이스(AG)를 가질 수 있다.
따라서 제1 영역(R1)에서 제2 절연 스페이서(140) 및 에어 스페이스(AG)에 의하여 기생 커패시턴스의 감소를 함께 구현할 수 있고, 제2 영역(R2)에서 제2 절연 스페이서(140)에 의하여 기생 커패시턴스의 감소를 구현할 수 있어서, 반도체 소자(100)의 성능이 향상될 수 있다.
또한 제1 영역(R1)에 PMOS를 형성하고, 제2 영역(R2)에 NMOS를 형성하는 경우, 제1 영역(R1)에 형성된 PMOS는 제2 절연 스페이서(140) 및 에어 스페이스(AG)에 의하여 특성이 조절될 수 있고, 제2 영역(R2)에 형성된 NMOS는 제2 절연 스페이서(140)에 의하여 특성이 조절될 수 있다. 따라서, 제1 영역(R1)에 형성된 PMOS와 제2 영역(R2)에 형성된 NMOS의 특성 차이를 최소화할 수 있어, 제1 영역(R1)에 형성된 PMOS와 제2 영역(R2)에 형성된 NMOS가 이루는 CMOS 소자의 특성을 향상시킬 수 있다.
또한, 제1 반도체층(162a) 및 제2 반도체층(164a) 각각이 제2 절연 스페이서(140)로부터 성장되지 않으므로, 제1 반도체층(162a) 및 제2 반도체층(164a)의 결정성이 향상되어, 제1 소스/드레인 영역(162) 및 제2 소스/드레인 영역(164)의 저항이 감소되고, 스트레서(stressor)로의 효율이 향상될 수 있다.
도 26 및 도 27a는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법 및 반도체 소자를 설명하기 위하여 단면도들이고, 도 27b는 반도체 소자가 가지는 에어 스페이스의 형상을 확대하여 도시하는 단면도들이다.
도 26을 참조하면, 도 1 내지 도 9를 참조하여 설명한 바와 같은 공정들을 수행하여, 핀형 활성 영역(FA) 위에 복수의 나노시트(N1, N2, N3)를 포함하는 복수의 나노시트 적층 구조(NSS)를 형성한다.
단, 본 예에서는 도 9를 참조하여 설명한 바와 달리, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조를 식각하는 데 있어서, 핀형 활성 영역(FA)의 상면이 노출될 때까지 식각 공정을 수행한다. 이에 따라, 복수의 나노시트 적층 구조(NSS)가 형성된 후, 복수의 나노시트 적층 구조(NSS) 각각의 사이에는 핀형 활성 영역(FA)이 노출될 수 있다.
도 27a 및 도 27b를 함께 참조하면, 도 26의 결과물에 대하여 도 10 내지 도 23을 참조하여 설명한 바와 유사한 방법으로 공정을 수행하여, 반도체 소자(200)를 제조할 수 있다.
반도체 소자(200)는 핀형 활성 영역(FA) 위에 형성된 복수의 나노시트(N1, N2, N3) 각각의 사이의 공간에서 제1 소스/드레인 영역(162) 및 제2 소스/드레인 영역(164)에 각각 접하는 복수의 제2 절연 스페이서(140)를 포함하며, 제1 영역(R1)에서 복수의 제2 절연 스페이서(140) 각각과 제1 소스/드레인 영역(162)의 제1 반도체층(162a) 사이에 에어 스페이스(AG)를 가질 수 있다.
에어 스페이스(AG)는 제2 절연 스페이서(140)로부터 서브 게이트 부분(150S)의 반대 방향인 제1 반도체층(162A) 내로 폭이 좁아지면서 연장될 수 있다. 에어 스페이스(AG)는 제2 절연 스페이서(140) 측면의 상측, 하측, 및 제1 반도체층(162A) 내에 각각 꼭지점을 가지는 삼각형 형상의 단면을 가질 수 있다.
복수의 제2 절연 스페이서(140) 각각과 제1 반도체층(162A) 사이에 배치되는 복수의 에어 스페이스(AG) 중 적어도 하나는 나머지와 X-Z 평면에서 다른 단면적을 가질 수 있다. 복수의 에어 스페이스(AG)의 X-Z 평면에서 단면적은 대응되는 복수의 제2 절연 스페이서(140) 각각의 Z 방향으로의 수직 높이와 비례하는 크기를 가질 수 있다. 예를 들면, 복수의 제2 절연 스페이서(140) 중 최하측의 제2 절연 스페이서(140)의 수직 높이가 나머지 제2 절연 스페이서(140)의 수직 높이보다 큰 경우, 복수의 에어 스페이스(AG) 중 최하단의 에어 스페이스(AG)의 단면적은 나머지 에어 스페이스(AG)의 단면적보다 큰 값을 가질 수 있다. 즉, 복수의 에어 스페이스(AG) 중 최하단의 에어 스페이스(AG)의 부피는 나머지 에어 스페이스(AG)의 부피보다 큰 값을 가질 수 있다.
또한 반도체 소자(200)가 포함하는 에어 스페이스(AG) 및 제2 절연 스페이서(140)의 형상 또한 도 24b 내지 도 24q에서 설명한 것과 유사하게 형성될 수 있음은 당업자에게 자명한바, 별도의 도시는 생략한다.
이상, 도 1 내지 도 27b을 참조하여, 3 차원 구조의 핀형 활성 영역 위에 형성되는 나노시트 채널 영역을 구비한 트랜지스터를 포함하는 반도체 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 28은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 소자의 블록 다이어그램이다.
도 28을 참조하면, 전자 소자(1000)는 로직 영역(1010) 및 메모리 영역(1020)을 포함한다.
로직 영역(1010)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FILL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
메모리 영역(1020)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
로직 영역(1010)은 도 1 내지 도 27b를 참조하여 설명한 반도체 소자(100, 200) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 반도체 소자들 중 적어도 하나를 포함할 수 있다. 예를 들면, 로직 영역(1010)에 포함되는 다양한 종류의 논리 셀의 적어도 일부분은 반도체 소자(100, 200)의 제1 영역(R1) 및 제2 영역(R2)에 각각 형성된 MOSFET가 구성하는 CMOS 소자로 이루어질 수 있다. 따라서, 로직 영역(1010)에 포함되는 다양한 종류의 논리 셀의 적어도 일부분은 PMOS와 NMOS의 특성 차이를 최소화하여, 특성이 향상된 CMOS 소자로 이루어질 수 있는 바, 전자 소자(1000)의 성능이 향상될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
102: 기판, 134: 절연 라이너, 136: 제1 절연 스페이서, 138: 보호막, 140: 제2 절연 스페이서, 145: 게이트 유전막, 150: 게이트, 150M: 메인 게이트 부분, 150S: 서브 게이트 부분, 162: 제1 소스/드레인 영역, 162A: 제1 반도체층, 162B: 제1 금속 실리사이드막, 164: 제2 소스/드레인 영역, 164A: 제2 반도체층, 164B: 제2 금속 실리사이드막, 172: 게이트간 절연막, 174: 층간절연막, AG : 에어 스페이스, FA: 핀형 활성 영역, N1, N2, N3: 나노시트, NSS: 나노시트 적층 구조.

Claims (20)

  1. 제1 영역 및 제2 영역을 가지는 기판;
    상기 기판의 상기 제1 영역으로부터 돌출되는 제1 핀형 활성 영역;
    상기 제1 핀형 활성 영역 상에 배치되는 복수의 제1 나노시트;
    상기 제1 핀형 활성 영역 상에 배치되며, 상기 제1 핀형 활성 영역 상에 배치되며 상기 복수의 제1 나노시트 상의 메인 게이트 부분, 그리고 상기 복수의 제1 나노시트과 상기 제1 핀형 활성 영역의 사이의 복수의 제1 서브 게이트 부분을 포함하는 제1 게이트;
    상기 제1 핀형 활성 영역 상에 제1 소스/드레인 영역; 및
    상기 복수의 제1 서브 게이트의 측벽들에 배치되는 복수의 제1 절연 스페이서;을 포함하며,
    상기 제1 소스/드레인 영역은, 상기 복수의 제1 나노시트를 향하는 측벽의 부분이 볼록하고 상기 복수의 제1 서브 게이트를 향하는 측벽의 부분이 오목한 오목볼록한 면을 가지는 반도체 소자.
  2. 제1 항에 있어서,
    상기 복수의 제1 절연 스페이서 중 하나의 절연 스페이서 및 상기 하나의 절연 스페이서 상에 배치되는 다른 하나의 절연 스페이서는 서로 다른 수직 높이를 가지는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 다른 하나의 절연 스페이서의 수직 높이는 상기 하나의 절연 스페이서의 수직 높이보다 큰 값을 가지는 것의 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 복수의 제1 절연 스페이서 중 적어도 하나는 상기 기판에 대하여 기울어지는 형상을 가지는 것을 특징으로 하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 복수의 제1 절연 스페이서 각각은, 상기 복수의 제1 서브 게이트 각각을 향하여 볼록한 측벽을 가지는 것을 특징으로 하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 소스/드레인 영역을 향하는 상기 복수의 제1 절연 스페이서의 외측 측벽은 상기 복수의 제1 나노시트의 측벽으로부터 내측으로 시프트된 것을 특징으로 하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 소스/드레인의 상면은, 가운데 부분이 외측 부분보다 상기 기판에 대하여 낮은 레벨을 가지는 것을 특징으로 하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 복수의 제1 절연 스페이서와 상기 제1 소스/드레인 영역 사이에 개재되는 복수의 에어 스페이스;를 더 포함하며,
    상기 복수의 에어 스페이서은 상기 제1 소스/드레인 영역 내로 연장되고,
    상기 기판의 주면에 대하여 수직 방향으로의 상기 복수의 에어 스페이스 각각의 폭은, 상기 제1 소스/드레인 영역의 내로 연장되면서 감소하는 것을 특징으로 하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 기판의 상기 제2 영역으로부터 돌출되는 제2 핀형 활성 영역;
    상기 제2 핀형 활성 영역 상에 배치되는 복수의 제2 나노시트;
    상기 제2 핀형 활성 영역 상에 제2게이트; 및
    상기 제2 핀형 활성 영역 상에 제2 소스/드레인 영역;을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제2 소스/드레인 영역은, 상기 복수의 제2 나노시트를 향하는 측벽이 상기 기판에 대하여 수직한 면을 가지는 것을 특징으로 하는 반도체 소자.
  11. 제1 항에 있어서,
    상기 제1 소스/드레인 영역은 상기 복수의 제1 나노시트의 측면들에 직접 접하는 것을 특징으로 하는 반도체 소자.
  12. 기판;
    상기 기판으로부터 돌출되는 핀형 활성 영역;
    상기 핀형 활성 영역 상에 배치되는 복수의 나노시트;
    상기 핀형 활성 영역 상에 배치되며, 상기 복수의 나노시트 상의 메인 게이트 부분, 및 상기 복수의 나노시트 및 상기 핀형 활성 영역의 사이의 복수의 서브 게이트 부분을 포함하는 게이트;
    상기 핀형 활성 영역 상에, 상기 복수의 나노시트를 향하는 측벽의 부분이 볼록하고 상기 복수의 제1 서브 게이트를 향하는 측벽의 부분이 오목한 오목볼록한 면을 가지는 소스/드레인 영역; 및
    상기 복수의 서브 게이트 부분의 측벽들에 배치되는 복수의 절연 스페이서;을 포함하며,
    상기 복수의 절연 스페이서는 상기 복수의 나노시트 중 인접하는 2개의 나노시트 사이에 배치되고,
    상기 소스/드레인의 상면은, 수직 위치가 내측 부분보다 외측 부분이 높은 것을 특징으로 하는 반도체 소자.
  13. 제12 항에 있어서,
    상기 소스/드레인의 상면 및 상기 메인 게이트 부분의 측벽 상에 배치되는 게이트간 절연막;
    상기 게이트간 절연막 및 상기 게이트 상에 배치되는 층간 절연막; 및
    상기 층간 절연막 및 상기 게이트간 절연막을 관통하여 상기 소스/드레인 영역의 상면의 내측 부분과 연결되는 콘택 플러그;를 더 포함하는 것을 특징으로 하는 반도체 소자.
  14. 제12 항에 있어서,
    상기 복수의 절연 스페이서와 상기 소스/드레인 사이에 개재되는 복수의 에어 스페이스;를 더 포함하고,
    상기 소스/드레인 영역은 상기 복수의 나노시트의 측면과 접하는 것을 특징으로 하는 반도체 소자.
  15. 제12 항에 있어서,
    상기 복수의 에어 스페이서은 상기 소스/드레인 영역 내로 연장되고,
    상기 기판의 주면에 대하여 수직 방향으로의 복수의 에어 스페이스 각각의 폭은, 상기 소스/드레인 영역의 내로 연장되면서 감소하는 것을 특징으로 하는 반도체 소자.
  16. 제1 영역 및 제2 영역을 가지는 기판;
    상기 기판의 상기 제1 영역으로부터 돌출되는 제1 핀형 활성 영역;
    상기 기판의 상기 제2 영역으로부터 돌출되는 제2 핀형 활성 영역;
    상기 제1 핀형 활성 영역 상에 배치되는 복수의 제1 나노시트;
    상기 제2 핀형 활성 영역 상에 배치되는 복수의 제2 나노시트;
    상기 제1 핀형 활성 영역 상에 배치되며, 상기 복수의 제1 나노시트 상의 제1 메인 게이트 부분, 및 상기 복수의 제1 나노시트 및 상기 제1 핀형 활성 영역의 사이의 복수의 제1 서브 게이트 부분을 포함하는 제1 게이트;
    상기 제2 핀형 활성 영역 상에 배치되며, 상기 복수의 제2 나노시트 상의 제2 메인 게이트 부분, 및 상기 복수의 제2 나노시트 및 상기 제2 핀형 활성 영역의 사이의 복수의 제2 서브 게이트 부분을 포함하는 제2 게이트;
    상기 제1 핀형 활성 영역 상에 제1 소스/드레인 영역;
    상기 제2 핀형 활성 영역 상에 제2 소스/드레인 영역; 및
    상기 제1 게이트의 측벽들에 배치되는 복수의 제1 절연 스페이서;를 포함하며,
    상기 제1 소스/드레인 영역은, 상기 복수의 제1 나노시트를 향하는 측벽의 부분이 볼록하고 상기 복수의 제1 서브 게이트를 향하는 측벽의 부분이 오목한 오목볼록한 면을 가지는 반도체 소자.
  17. 제16항에 있어서,
    상기 제2 소스/드레인 영역은 상기 복수의 제2 나노시트 방향으로 평탄한 표면을 가지는 것을 특징으로 하는 반도체 소자.
  18. 제16 항에 있어서,
    상기 기판은 SOI (semiconductor on insulator) 구조를 가지는 것을 특징으로 하는 반도체 소자.
  19. 제16 항에 있어서,
    상기 복수의 제1 절연 스페이서와 상기 제1 소스/드레인 사이에 개재되는 복수의 에어 스페이스;를 더 포함하며,
    상기 복수의 에어 스페이서은 상기 제1 소스/드레인 영역 내로 연장되고,
    상기 기판의 주면에 대하여 수직 방향으로의 상기 복수의 에어 스페이스 각각의 폭은, 상기 제1 소스/드레인 영역의 내로 연장되면서 감소하는 것을 특징으로 하는 반도체 소자.
  20. 제19 항에 있어서,
    복수의 제2 서브 게이트 부분의 측벽들 상에 배치되는 복수의 제2 절연 스페이서;를 더 포함하며,
    상기 복수의 제2 절연 스페이서 중 하나는, 상기 복수의 제2 나노시트 중 인접하는 2개의 제2 나노시트 사이에 배치되는 것을 특징으로 하는 반도체 소자.
KR1020160077545A 2016-06-21 2016-06-21 반도체 소자 KR102527382B1 (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020160077545A KR102527382B1 (ko) 2016-06-21 2016-06-21 반도체 소자
US15/611,893 US10361202B2 (en) 2016-06-21 2017-06-02 Multigate metal-oxide semiconductor field effect transistor
CN202310119081.6A CN116072678A (zh) 2016-06-21 2017-06-20 半导体器件
CN201710469526.8A CN107527911B (zh) 2016-06-21 2017-06-20 半导体器件
US16/453,721 US11069685B2 (en) 2016-06-21 2019-06-26 Semiconductor device
US17/014,254 US11037926B2 (en) 2016-06-21 2020-09-08 Semiconductor device
US17/345,090 US11728345B2 (en) 2016-06-21 2021-06-11 Multi-gate metal-oxide-semiconductor field effect transistor
US18/216,041 US20230343787A1 (en) 2016-06-21 2023-06-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160077545A KR102527382B1 (ko) 2016-06-21 2016-06-21 반도체 소자

Publications (2)

Publication Number Publication Date
KR20170143370A KR20170143370A (ko) 2017-12-29
KR102527382B1 true KR102527382B1 (ko) 2023-04-28

Family

ID=60659753

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160077545A KR102527382B1 (ko) 2016-06-21 2016-06-21 반도체 소자

Country Status (3)

Country Link
US (5) US10361202B2 (ko)
KR (1) KR102527382B1 (ko)
CN (2) CN116072678A (ko)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9153668B2 (en) * 2013-05-23 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Tuning tensile strain on FinFET
US9324628B2 (en) * 2014-02-25 2016-04-26 International Business Machines Corporation Integrated circuit heat dissipation using nanostructures
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
KR102568562B1 (ko) * 2017-01-24 2023-08-18 삼성전자주식회사 반도체 장치
US10170585B2 (en) * 2017-02-21 2019-01-01 International Business Machines Corporation Semiconductor devices having equal thickness gate spacers
US10629679B2 (en) * 2017-08-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10553495B2 (en) * 2017-10-19 2020-02-04 International Business Machines Corporation Nanosheet transistors with different gate dielectrics and workfunction metals
US10818777B2 (en) * 2017-10-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10355102B2 (en) * 2017-11-15 2019-07-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing the same
US10833157B2 (en) * 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
US10418493B2 (en) * 2017-12-19 2019-09-17 International Business Machines Corporation Tight pitch stack nanowire isolation
US10325820B1 (en) * 2018-01-10 2019-06-18 International Business Machines Corporation Source and drain isolation for CMOS nanosheet with one block mask
US10535733B2 (en) * 2018-01-11 2020-01-14 International Business Machines Corporation Method of forming a nanosheet transistor
US10297668B1 (en) * 2018-01-22 2019-05-21 International Business Machines Corporation Vertical transport fin field effect transistor with asymmetric channel profile
US10573521B2 (en) * 2018-01-30 2020-02-25 International Business Machines Corporation Gate metal patterning to avoid gate stack attack due to excessive wet etching
US10566438B2 (en) * 2018-04-02 2020-02-18 International Business Machines Corporation Nanosheet transistor with dual inner airgap spacers
US10566445B2 (en) 2018-04-03 2020-02-18 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between gates
US10504900B2 (en) 2018-04-23 2019-12-10 International Business Machines Corporation Enhanced field Resistive RAM integrated with nanosheet technology
US10971585B2 (en) * 2018-05-03 2021-04-06 International Business Machines Corporation Gate spacer and inner spacer formation for nanosheet transistors having relatively small space between adjacent gates
US20190378915A1 (en) * 2018-06-12 2019-12-12 International Business Machines Corporation Forming nanosheet transistor with inner spacers at highly scaled gate pitch
US10586856B2 (en) * 2018-06-14 2020-03-10 International Business Machines Corporation Nanosheet FET device with epitaxial nucleation
US10679906B2 (en) * 2018-07-17 2020-06-09 International Business Machines Corporation Method of forming nanosheet transistor structures with reduced parasitic capacitance and improved junction sharpness
KR102472571B1 (ko) 2018-07-20 2022-12-01 삼성전자주식회사 반도체 소자
US10937862B2 (en) * 2018-07-31 2021-03-02 International Business Machines Corporation Nanosheet substrate isolated source/drain epitaxy via airgap
KR102473659B1 (ko) * 2018-08-08 2022-12-02 삼성전자주식회사 반도체 소자
KR102534246B1 (ko) * 2018-08-30 2023-05-18 삼성전자주식회사 반도체 장치
US10825913B2 (en) * 2018-09-27 2020-11-03 Globalfoundries Inc. Methods, apparatus, and manufacturing system for FinFET devices with reduced parasitic capacitance
CN110970431A (zh) * 2018-09-28 2020-04-07 芯恩（青岛）集成电路有限公司 反型模式全包围栅纳米片互补反相器结构及其制造方法
US11189694B2 (en) 2018-10-29 2021-11-30 Mediatek Inc. Semiconductor devices and methods of forming the same
CN111180513B (zh) * 2018-11-12 2023-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11387362B2 (en) 2018-11-30 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
DE102019115490B4 (de) 2018-11-30 2022-10-20 Taiwan Semiconductor Manufacturing Co. Ltd. Halbleiter-bauelement und verfahren zu dessen herstellung
US10892328B2 (en) * 2019-03-04 2021-01-12 International Business Machines Corporation Source/drain extension regions and air spacers for nanosheet field-effect transistor structures
US10833168B2 (en) 2019-03-08 2020-11-10 International Business Machines Corporation Complementary metal-oxide-semiconductor (CMOS) nanosheet devices with epitaxial source/drains and replacement metal gate structures
KR20200111997A (ko) * 2019-03-20 2020-10-05 삼성전자주식회사 집적회로 소자 및 그 제조 방법
KR20200137405A (ko) * 2019-05-30 2020-12-09 삼성전자주식회사 반도체 장치
US11037986B2 (en) * 2019-06-19 2021-06-15 International Business Machines Corporation Stacked resistive memory with individual switch control
KR20210013833A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
KR20210013811A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 장치
US11367782B2 (en) * 2019-08-30 2022-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor manufacturing
US11264485B2 (en) * 2019-10-24 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Spacer structure for semiconductor device
US11515212B2 (en) * 2019-10-30 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices having controlled S/D epitaxial shape
US11257903B2 (en) * 2019-11-27 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with hybrid nanostructures
US11393925B2 (en) * 2019-12-31 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with nanostructure
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
CN111463287B (zh) * 2020-04-10 2024-02-27 中国科学院微电子研究所 半导体器件及其制造方法及包括其的电子设备
US11908919B2 (en) 2020-05-28 2024-02-20 Taiwan Semiconductor Manufacturing Co., Ltd Multi-gate devices with multi-layer inner spacers and fabrication methods thereof
US11610977B2 (en) * 2020-07-28 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming nano-sheet-based devices having inner spacer structures with different widths
KR20220031799A (ko) 2020-09-03 2022-03-14 삼성전자주식회사 반도체 소자
CN116250087A (zh) * 2020-11-27 2023-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20220080302A (ko) 2020-12-07 2022-06-14 삼성전자주식회사 반도체 장치
KR20220080852A (ko) 2020-12-08 2022-06-15 삼성전자주식회사 반도체 장치
US11424367B2 (en) * 2020-12-16 2022-08-23 International Business Machines Corporation Wrap-around contacts including localized metal silicide
US11315938B1 (en) 2020-12-18 2022-04-26 International Business Machines Corporation Stacked nanosheet rom
US11670698B2 (en) * 2021-03-19 2023-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device structures and methods
US20220302144A1 (en) * 2021-03-19 2022-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional memory device structures and methods
US20220344516A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Low ge isolated epitaxial layer growth over nano-sheet architecture design for rp reduction
US20230178624A1 (en) * 2021-12-07 2023-06-08 International Business Machines Corporation Unipolar-fet implementation in stacked-fet cmos
CN114613842B (zh) * 2022-03-14 2023-04-25 中国工程物理研究院电子工程研究所 一种片上集成的超快纳米电子器件及其制备方法

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7393733B2 (en) * 2004-12-01 2008-07-01 Amberwave Systems Corporation Methods of forming hybrid fin field-effect transistor structures
US7202117B2 (en) 2005-01-31 2007-04-10 Freescale Semiconductor, Inc. Method of making a planar double-gated transistor
US7795677B2 (en) 2007-09-05 2010-09-14 International Business Machines Corporation Nanowire field-effect transistors
US20090184341A1 (en) 2008-01-17 2009-07-23 Chartered Semiconductor Manufacturing, Ltd. Elimination of STI recess and facet growth in embedded silicon-germanium (eSiGe) module
US7816218B2 (en) * 2008-08-14 2010-10-19 Intel Corporation Selective deposition of amorphous silicon films on metal gates
US8384065B2 (en) 2009-12-04 2013-02-26 International Business Machines Corporation Gate-all-around nanowire field effect transistors
US8169025B2 (en) * 2010-01-19 2012-05-01 International Business Machines Corporation Strained CMOS device, circuit and method of fabrication
US9029834B2 (en) 2010-07-06 2015-05-12 International Business Machines Corporation Process for forming a surrounding gate for a nanowire using a sacrificial patternable dielectric
US8685823B2 (en) 2011-11-09 2014-04-01 International Business Machines Corporation Nanowire field effect transistor device
WO2013095651A1 (en) 2011-12-23 2013-06-27 Intel Corporation Non-planar gate all-around device and method of fabrication thereof
JP5580355B2 (ja) 2012-03-12 2014-08-27 株式会社東芝 半導体装置
US20130299920A1 (en) * 2012-05-08 2013-11-14 Haizhou Yin Semiconductor device and method for manufacturing the same
KR102049774B1 (ko) * 2013-01-24 2019-11-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9184269B2 (en) 2013-08-20 2015-11-10 Taiwan Semiconductor Manufacturing Company Limited Silicon and silicon germanium nanowire formation
KR102083627B1 (ko) * 2013-09-24 2020-03-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102083494B1 (ko) * 2013-10-02 2020-03-02 삼성전자 주식회사 나노와이어 트랜지스터를 포함하는 반도체 소자
US9257527B2 (en) 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
US9219154B1 (en) * 2014-07-15 2015-12-22 International Business Machines Corporation Method of fabricating electrostatically enhanced fins and stacked nanowire field effect transistors
US9276064B1 (en) * 2014-11-07 2016-03-01 Globalfoundries Inc. Fabricating stacked nanowire, field-effect transistors
US9647139B2 (en) * 2015-09-04 2017-05-09 International Business Machines Corporation Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer
KR102315275B1 (ko) * 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9362355B1 (en) * 2015-11-13 2016-06-07 International Business Machines Corporation Nanosheet MOSFET with full-height air-gap spacer
US9368572B1 (en) * 2015-11-21 2016-06-14 International Business Machines Corporation Vertical transistor with air-gap spacer
US10096673B2 (en) * 2016-02-17 2018-10-09 International Business Machines Corporation Nanowire with sacrificial top wire
KR102294932B1 (ko) * 2016-04-25 2021-09-17 어플라이드 머티어리얼스, 인코포레이티드 수평 게이트 올어라운드 디바이스 나노와이어 에어 갭 스페이서 형성
US9905643B1 (en) * 2016-08-26 2018-02-27 International Business Machines Corporation Vertically aligned nanowire channels with source/drain interconnects for nanosheet transistors
US9653289B1 (en) * 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
US9941352B1 (en) * 2016-10-05 2018-04-10 International Business Machines Corporation Transistor with improved air spacer
US9842835B1 (en) * 2016-10-10 2017-12-12 International Business Machines Corporation High density nanosheet diodes
US10535780B2 (en) * 2017-05-08 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including an epitaxial layer wrapping around the nanowires
KR102399071B1 (ko) * 2017-11-17 2022-05-17 삼성전자주식회사 반도체 장치
US11342411B2 (en) * 2018-06-29 2022-05-24 Intel Corporation Cavity spacer for nanowire transistors
US10679906B2 (en) * 2018-07-17 2020-06-09 International Business Machines Corporation Method of forming nanosheet transistor structures with reduced parasitic capacitance and improved junction sharpness
US10903317B1 (en) * 2019-08-07 2021-01-26 Globalfoundries U.S. Inc. Gate-all-around field effect transistors with robust inner spacers and methods
US11276643B2 (en) * 2020-07-22 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside spacer and methods of forming the same
US11923409B2 (en) * 2021-03-31 2024-03-05 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial structures exposed in airgaps for semiconductor devices
US20220328648A1 (en) * 2021-04-09 2022-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer Features For Nanosheet-Based Devices

Also Published As

Publication number Publication date
US20190319028A1 (en) 2019-10-17
US11037926B2 (en) 2021-06-15
US20230343787A1 (en) 2023-10-26
US20170365604A1 (en) 2017-12-21
CN107527911B (zh) 2023-01-17
KR20170143370A (ko) 2017-12-29
US10361202B2 (en) 2019-07-23
US11728345B2 (en) 2023-08-15
CN116072678A (zh) 2023-05-05
US20210305253A1 (en) 2021-09-30
US11069685B2 (en) 2021-07-20
CN107527911A (zh) 2017-12-29
US20200402980A1 (en) 2020-12-24

Similar Documents

Publication Publication Date Title
KR102527382B1 (ko) 반도체 소자
KR102435521B1 (ko) 반도체 소자
KR102400558B1 (ko) 반도체 소자
CN106847812B (zh) 集成电路器件
US9991264B1 (en) Integrated circuit device and method of manufacturing the same
US10056454B2 (en) Semiconductor device and method of manufacturing the same
US10490552B2 (en) FinFET device having flat-top epitaxial features and method of making the same
US10096714B2 (en) Integrated circuit device and method of manufacturing the same
KR101795870B1 (ko) Fet 및 fet를 형성하는 방법
US11908742B2 (en) Semiconductor device having merged epitaxial features with arc-like bottom surface and method of making the same
KR20200017281A (ko) 반도체 소자
US11488874B2 (en) Semiconductor device with funnel shape spacer and methods of forming the same
US20230215950A1 (en) Semiconductor device
US11532620B2 (en) Integrated circuit devices and methods of manufacturing the same
US20230378181A1 (en) Finfet device having flat-top epitaxial features and method of making the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant