CN116250087A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供衬底及凸出于衬底的鳍部，鳍部包括相堆叠的多组堆叠结构，每组堆叠结构包括牺牲层以及位于牺牲层顶部的半导体层；形成横跨鳍部的伪栅，伪栅覆盖鳍部的部分顶部和部分侧壁；刻蚀伪栅两侧的鳍部形成源漏凹槽；刻蚀源漏凹槽露出的位于伪栅底部的鳍部的牺牲层，以在刻蚀后的牺牲层沿鳍部延伸方向的两侧形成附加槽，附加槽具有朝向源漏凹槽的开口，刻蚀后的牺牲层沿鳍部延伸方向的两侧侧壁构成附加槽的底部；在附加槽的底部上形成隔离层，且隔离层未填充满附加槽；形成填充满源漏凹槽的源漏掺杂层，源漏掺杂层与隔离层间围成空隙。所述空隙有助于降低源漏掺杂层与金属栅间的寄生电容。

Description

半导体结构及其形成方法 技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
晶体管尺寸小型化是半导体结构发展的趋势，然而晶体管的尺寸的持续缩小也带来一系列技术问题，例如栅介质层过薄导致栅极与沟道间的漏电流较高，尺寸缩小使得多晶硅栅极的电阻显著增加等。
研究者发现，以高k栅介质层替代氧化硅或氮氧化硅材料形成栅介质层，并以金属栅替代传统的多晶硅栅极材料制作的晶体管，即高k金属栅(HKMG，High K Metal Gate)晶体管可有效的解决上述问题。一方面，所述高k栅介质层可减少栅极与沟道之间的遂穿电流；另一方面，金属栅的电阻率极小，能够有效防止栅极电阻的增加。
然而，尽管引入高k金属栅，半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，有助于降低所述源漏掺杂层与金属栅间的寄生电容。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供衬底及凸出于衬底的鳍部，所述鳍部包括相堆叠的多组堆叠结构，每组堆叠结构包括牺牲层以及位于所述牺牲层顶部的半导体层；形成横跨所述鳍部的伪栅，所述伪栅覆盖所述鳍部的部分顶部和部分侧壁；刻蚀所述伪栅两侧的所述鳍部形成源漏凹槽，所述源漏凹槽露出位于所述伪栅底部的所述鳍部；刻蚀所述源漏凹槽露出的位于所述伪栅底部的所述鳍部的所述牺牲层，以在刻蚀后的所述牺牲层沿所述鳍部延伸方向的两侧形成附加槽，所述附加槽具有朝向所述源漏凹槽的开口，刻蚀后的所述牺牲层沿所述鳍部延伸方向的两侧侧壁构成所 述附加槽的底部；在所述附加槽的底部上形成隔离层，且所述隔离层未填充满所述附加槽；形成填充满所述源漏凹槽的源漏掺杂层，所述源漏掺杂层封堵所述开口，所述源漏掺杂层与所述隔离层间围成空隙；形成覆盖所述源漏掺杂层侧壁、顶部及所述伪栅侧壁的介质层；去除所述伪栅，形成栅极槽；去除所述伪栅后，去除剩余所述牺牲层，相邻所述半导体层及位于相邻所述半导体层之间的所述隔离层围成栅极通孔；在所述栅极槽侧壁及底部表面形成第一高k栅介质层，在所述栅极通孔内壁表面形成第二高k栅介质层；形成填充满所述栅极槽的第一金属栅，形成填充满所述栅极通孔的第二金属栅。
可选的，所述隔离层位于所述附加槽的底部及侧壁上；形成所述隔离层的步骤包括：在所述源漏凹槽侧壁与底部、所述附加槽侧壁与底部、所述伪栅侧壁与顶部上形成隔离膜；形成填充满所述附加槽的填充层；去除所述源漏凹槽侧壁与底部、所述伪栅侧壁与顶部上的隔离膜，剩余所述隔离膜形成所述隔离层；去除所述填充层。
可选的，采用原子层沉积工艺形成所述隔离膜。
可选的，采用化学气相沉积工艺或者原子层沉积工艺形成所述填充层。
可选的，采用湿法刻蚀工艺去除所述填充层。
可选的，所述填充层的材料为无定形碳。
可选的，沿所述鳍部延伸方向，所述附加槽的深度为2nm～8nm。
可选的，所述隔离层的材料为SiOCN。
可选的，形成所述伪栅的步骤中，形成所述伪栅的步骤中，还包括在所述伪栅顶部形成硬掩膜层。
可选的，形成所述伪栅后，且形成所述源漏凹槽前，还包括：在所述伪栅侧壁及所述硬掩膜层侧壁上形成侧墙。
可选的，所述牺牲层的材料为锗化硅、硅、锗、碳化硅、砷化镓 或镓化铟；所述半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
可选的，形成所述伪栅前，还包括：在所述衬底顶部、所述鳍部顶部与侧壁上形成衬垫氧化层。
相应的，本发明还提供一种采用上述方法所形成的半导体结构，包括：衬底及凸出于衬底的鳍部，所述鳍部包括多个相堆叠的半导体层，相邻所述半导体层间具有间距；隔离层，相邻所述半导体层之间且沿所述鳍部延伸方向两侧侧壁处分别具有一个所述隔离层，相邻所述半导体层及位于相邻所述半导体层之间的所述隔离层围成栅极通孔；第二高k栅介质层，所述第二高k栅介质层位于所述栅极通孔内壁表面上；第二金属栅，所述第二金属栅填充满所述栅极通孔；源漏凹槽，所述源漏凹槽位于所述鳍部两侧；源漏掺杂层，所述源漏掺杂层填充满所述源漏凹槽，所述源漏掺杂层与所述第二金属栅间围成附加槽，所述附加槽具有朝向所述源漏凹槽的开口，所述隔离层位于所述附加槽的底部上且未填充满所述附加槽，所述源漏掺杂层与所述隔离层间围成空隙；介质层，所述介质层覆盖所述源漏掺杂层侧壁及顶部，所述介质层内具有栅极槽，所述栅极槽露出所述鳍部的顶部及侧壁；第一高k栅介质层，所述第一高k栅介质层位于所述栅极槽侧壁及底部表面；第一金属栅，所述第一金属栅填充满所述栅极槽。
可选的，所述隔离层位于所述附加槽的底部及侧壁上。
可选的，沿所述鳍部延伸方向，所述附加槽的深度为2nm～8nm。
可选的，所述隔离层的材料为SiOCN。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的半导体结构的形成方法的技术方案中，形成源漏凹槽后，刻蚀所述源漏凹槽露出的位于所述伪栅底部的所述牺牲层，以在刻蚀后的所述牺牲层沿所述鳍部延伸方向的两侧形成附加槽。在所述附加槽的底部上形成隔离层，所述隔离层在后续去除所述牺牲层的 步骤中能够起到支撑相邻所述半导体层的作用，且所述隔离层可隔离所述源漏掺杂层与沟道。再者，所述隔离层未填充满所述附加槽，形成隔离层后，形成填充满所述源漏凹槽的源漏掺杂层，所述源漏掺杂层与所述隔离层间围成空隙。所述空隙内为空气，空气的介电常数低，近似真空的介电常数，近似值为1，因而所述空隙有助于降低所述源漏掺杂层与后续形成的金属栅间的寄生电容，减少所述源漏掺杂层与金属栅间的相互影响。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图30是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的性能仍有待提高。
现结合一种半导体结构的形成方法进行分析，图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：
参考图1，提供衬底10及凸出于衬底10的鳍部11，所述鳍部11包括相堆叠的多组堆叠结构20，每组堆叠结构20包括牺牲层21以及位于所述牺牲层21顶部的半导体层22；在所述衬底10顶部、在所述鳍部11顶部与侧壁上形成衬垫氧化层12。形成横跨所述鳍部11的伪栅30，所述伪栅30覆盖所述鳍部11的部分顶部和部分侧壁；所述伪栅30顶部具有硬掩膜层31；在所述伪栅30侧壁及所述硬掩膜层31侧壁上形成侧墙32。
参考图2，刻蚀所述伪栅30两侧的所述鳍部11(参考图1)形 成源漏凹槽40，所述源漏凹槽40露出位于所述伪栅30底部的所述鳍部11；刻蚀所述源漏凹槽40露出的位于所述伪栅30底部的所述鳍部11的所述牺牲层21，以在刻蚀后的所述牺牲层21沿所述鳍部11延伸方向的两侧形成附加槽50。
参考图3，形成填充满所述附加槽50的隔离层60。
参考图4，形成填充满所述源漏凹槽40的源漏掺杂层41。
参考图5，形成覆盖所述源漏掺杂层41侧壁、顶部及所述伪栅30侧壁的介质层70。
参考图6，去除所述伪栅30(参考图5)，形成栅极槽31；去除所述堆叠结构20的所述牺牲层21(参考图5)，相邻所述半导体层22及位于相邻所述半导体层22之间的所述隔离层60围成栅极通孔32。
参考图7，在所述栅极槽31(参考图6)侧壁与底部表面、所述栅极通孔32内壁表面形成高k栅介质层80；形成填充满所述栅极槽31及所述栅极通孔32的金属栅81。
所述隔离层60填充满所述附加槽50，使得所述附加槽50内材料介电常数高，导致所述源漏掺杂层41的寄生电容高，影响半导体结构的电学性能。
发明人对上述半导体结构的形成方法进行了研究，经创造性劳动，发明人注意到，在所述附加槽的底部上形成隔离层，且保证所述隔离层未填充满所述附加槽，一方面，所述隔离层在去除所述牺牲层的步骤中能够起到支撑相邻所述半导体层的作用；另一方面，所述源漏掺杂层与所述隔离层间围成空隙，空隙内空气的介电常数低，有助于降低所述源漏掺杂层的寄生电容。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图30为本发明一实施例提供的半导体结构形成过程的结 构示意图。
参考图8及图9，提供衬底100及凸出于衬底100的鳍部200，所述鳍部200包括相堆叠的多组堆叠结构210，每组堆叠结构210包括牺牲层211以及位于所述牺牲层211顶部的半导体层212。
形成所述衬底100及所述鳍部200的工艺步骤包括：如图8所示，提供初始衬底110，所述初始衬底110包括相堆叠的多组初始堆叠结构120，每组所述初始堆叠结构120包括牺牲膜121以及位于所述牺牲膜121顶部的半导体膜122；在所述初始衬底110顶部形成图形化的掩膜层(图中未示出)；如图9所示，以所述掩膜层为掩膜，刻蚀所述初始衬底110形成所述鳍部200，所述鳍部200底部剩余所述初始衬底110作为所述衬底100。
所述半导体层212的材料与所述牺牲层211的材料不同。
本实施例中，所述牺牲层211的材料为锗化硅。在其他实施例中，所述牺牲层211的材料为硅、锗、碳化硅、砷化镓或镓化铟。
本实施例中，所述半导体层212的材料为硅。在其他实施例中，所述半导体层212的材料为锗、锗化硅、碳化硅、砷化镓或镓化铟。
参考图10及图11，本实施例中，形成所述鳍部200后，还包括：在所述衬底100顶部、在所述鳍部200顶部与侧壁上形成衬垫氧化层220。
图10的剖面方向平行于所述鳍部200延伸方向且垂直于所述衬底100表面，图11的剖面方向垂直于所述鳍部200延伸方向。
所述衬垫氧化层220的材料为氧化硅。
参考图12及图13，形成横跨所述鳍部200的伪栅300，所述伪栅300覆盖所述鳍部200的部分顶部和部分侧壁。
图12的剖面方向平行于所述鳍部200延伸方向且垂直于所述衬底100表面，图13的剖面方向垂直于所述鳍部200延伸方向。
本实施例中，所述伪栅300的材料为多晶硅。在其他实施例中，所述伪栅300的材料为无定形碳。
形成所述伪栅300的步骤中，还包括在所述伪栅300顶部形成硬掩膜层310。
本实施例中，所述伪栅300底部与所述鳍部200表面间具有伪栅氧化层(图中未示出)。
本实施例中，形成所述伪栅300后，还包括：在所述伪栅300侧壁及所述硬掩膜层310侧壁上形成侧墙320。
参考图14及图15，刻蚀所述伪栅300两侧的所述鳍部200形成源漏凹槽400，所述源漏凹槽400露出位于所述伪栅300底部的所述鳍部200(参考图12)。
图14的剖面方向平行于所述鳍部200延伸方向且垂直于所述衬底100表面，图15的剖面方向垂直于所述鳍部200延伸方向。
本实施例中，所述源漏凹槽400露出所述鳍部200内各组所述堆叠结构210的所述牺牲层211及所述半导体层212。
参考图16，刻蚀所述源漏凹槽400露出的位于所述伪栅300底部的所述鳍部200的所述牺牲层211，以在刻蚀后的所述牺牲层211沿所述鳍部200延伸方向的两侧形成附加槽500，所述附加槽500具有朝向所述源漏凹槽400的开口，刻蚀后的所述牺牲层211沿所述鳍部200延伸方向的两侧侧壁构成所述附加槽500的底部501。
本实施例中，沿所述鳍部200延伸方向，所述附加槽500的深度H1为2nm～8nm。若所述附加槽500的深度H1大于8nm，导致刻蚀后的所述牺牲层211沿所述鳍部200延伸方向的宽度过小，后续完全去除所述牺牲层211形成栅极通孔，相应会使得所述栅极通孔沿所述鳍部200延伸方向的宽度过小，后续填充所述栅极通孔形成第二金属栅，会造成的沟道长度过小。若所述附加槽500的深度H1小于2nm，导致所述附加槽500的容积过小，后续形成未填充满所述附加 槽500的隔离层，会使得所述隔离层的体积过小，后续完全去除所述牺牲层211，影响所述隔离层对相邻所述半导体层212的支撑效果，造成所述半导体层212坍塌的风险增加。
参考图17至20，在所述附加槽500的底部501上形成隔离层600，且所述隔离层600未填充满所述附加槽500。
如图20所示，本实施例中，所述隔离层600位于所述附加槽500的底部501(参考图16)及侧壁上。所述隔离层600的平行于所述鳍部200延伸方向的剖面呈U形。
本实施例中，形成所述隔离层600的工艺步骤包括：如图17所示，在所述源漏凹槽400侧壁与底部、所述附加槽500侧壁与底部、所述伪栅300侧壁与顶部上形成隔离膜601；如图18所示，形成填充满所述附加槽500的填充层610；如图19所示，去除所述源漏凹槽400侧壁与底部、所述伪栅300侧壁与顶部上的隔离膜601，剩余所述隔离膜601形成所述隔离层600；如图20所示，去除所述填充层610。
在其他实施例中，所述隔离层600还可以仅位于所述附加槽500的底部501(参考图16)上。
本实施例中，采用原子层沉积工艺形成所述隔离膜601(参考图17)。相邻所述附加槽500间呈台阶状排布，原子层沉积工艺具有良好的台阶覆盖性，有助于保证所述隔离层600厚度均匀性。
所述隔离层600的材料为低介电常数材料，有助于降低后续在所述源漏凹槽400内形成的源漏掺杂层410的寄生电容。本实施例中，所述隔离层600的材料为SiOCN。
本实施例中，采用化学气相沉积工艺形成所述填充层610(参考图18)。在其他实施例中，采用原子层沉积工艺形成所述填充层610。
本实施例中，形成所述填充层610的工艺步骤包括：在所述隔离膜601上形成填充膜，所述填充膜填充满所述附加槽500；刻蚀去除 所述填充膜，仅保留位于所述附加槽500内的所述填充膜，形成所述填充层610。
本实施例中，所述填充层610的材料为无定形碳，便于去除，不容易有残留。
本实施例中，采用湿法刻蚀工艺去除所述填充层610。
参考图21及图22，形成填充满所述源漏凹槽400的源漏掺杂层410，所述源漏掺杂层410封堵所述开口，所述源漏掺杂层410与所述隔离层600间围成空隙510。
图21的剖面方向平行于所述鳍部200延伸方向且垂直于所述衬底100表面，图22的剖面方向垂直于所述鳍部200延伸方向。
所述空隙510内为空气，与所述附加槽500内填充满隔离层材料相比，空气的介电常数低，近似真空的介电常数，近似值为1，因而所述空隙510有助于降低所述源漏掺杂层410与后续形成的金属栅间的寄生电容，减少所述源漏掺杂层410与金属栅间的相互影响。
本实施例中，所述半导体结构用于形成NMOS晶体管，所述源漏掺杂层410内具有N型离子，所述N型离子包括P离子或者C离子。
在其他实施例中，所述半导体结构用于形成PMOS晶体管，所述源漏掺杂层410内具有P型离子，所述P型离子包括Ge离子。
参考图23及图24，形成覆盖所述源漏掺杂层410侧壁、顶部及所述伪栅300侧壁的介质层700。
图23的剖面方向平行于所述鳍部200延伸方向且垂直于所述衬底100表面，图24的剖面方向垂直于所述鳍部200延伸方向。
本实施例中，所述介质层700的材料为氧化硅。在其他实施例中，所述介质层700的材料还可以为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。
形成所述介质层700的工艺步骤包括：形成覆盖所述源漏掺杂层410侧壁与顶部及所述伪栅300侧壁、所述硬掩膜层310(参考图21)顶部与侧壁的介质膜(图中未示出)；去除高于所述伪栅300顶部的所述介质膜，剩余所述介质膜顶部与所述伪栅300顶部齐平，剩余所述介质膜作为所述介质层700。
本实施例中，采用原子层沉积工艺形成所述介质膜。
本实施例中，采用化学机械研磨工艺去除高于所述伪栅300顶部的所述介质膜。
本实施例中，去除高于所述伪栅300顶部的所述介质膜的过程中，还包括去除所述硬掩膜层310。
参考图25及图26，去除所述伪栅300(参考图23)，形成栅极槽330。
图25的剖面方向平行于所述鳍部200延伸方向且垂直于所述衬底100表面，图26的剖面方向垂直于所述鳍部200延伸方向。
本实施例中，去除所述伪栅300后，还包括：去除所述栅极槽330底部露出的所述伪栅氧化层。
参考图27及图28，去除所述伪栅300后，去除剩余所述牺牲层211(参考图25)，相邻所述半导体层212及位于相邻所述半导体层212之间的所述隔离层600围成栅极通孔340。
图27的剖面方向平行于所述鳍部200延伸方向且垂直于所述衬底100表面，图28的剖面方向垂直于所述鳍部200延伸方向。
本实施例中，采用湿法刻蚀工艺去除剩余所述牺牲层211。
参考图29及图30，在所述栅极槽330侧壁及底部表面形成第一高k栅介质层801，在所述栅极通孔340内壁表面形成第二高k栅介质层802；形成所述第一高k栅介质层801及所述第二高k栅介质层802后，形成填充满所述栅极槽330的第一金属栅810，形成填充满 所述栅极通孔340的第二金属栅820。
图29的剖面方向平行于所述鳍部200延伸方向且垂直于所述衬底100表面，图30的剖面方向垂直于所述鳍部200延伸方向。
本实施例中，在同一工艺步骤中形成所述第一高k栅介质层801及所述第二高k栅介质层802。
所述第一高k栅介质层801与所述第二高k栅介质层802的材料相同。本实施例中，所述第一高k栅介质层801与所述第二高k栅介质层802的材料均为HfO2。在其他实施例中，所述第一高k栅介质层801与所述第二高k栅介质层802的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO2或Al2O3。
本实施例中，在同一工艺步骤中形成所述第一金属栅810及所述第二金属栅820。所述第一金属栅810及所述第二金属栅820构成金属栅。
所述第一金属栅810及所述第二金属栅820的材料相同。本实施例中，所述第一金属栅810及所述第二金属栅820的材料均为Cu。在其他实施例中，所述第一金属栅810和所述第二金属栅820的材料还可以为W或Ag。
参照图29，本发明还提供一种采用上述形成方法获得的半导体结构，所述半导体结构包括：衬底100及凸出于衬底100的鳍部，所述鳍部包括多个相堆叠的半导体层212，相邻所述半导体层212间具有间距；隔离层600，相邻所述半导体层212之间且沿所述鳍部延伸方向两侧侧壁处分别具有一个所述隔离层600，相邻所述半导体层212及位于相邻所述半导体层212之间的所述隔离层600围成栅极通孔；第二高k栅介质层802，所述第二高k栅介质层802位于所述栅极通孔内壁表面上；第二金属栅820，所述第二金属栅820填充满所述栅极通孔；源漏凹槽，所述源漏凹槽位于所述鳍部两侧；源漏掺杂层410，所述源漏掺杂层410填充满所述源漏凹槽，所述源漏掺杂层410与所述第二金属栅820间围成附加槽，所述附加槽具有朝向所述 源漏凹槽400的开口，所述隔离层600位于所述附加槽的底部上且未填充满所述附加槽，所述源漏掺杂层410与所述隔离层600间围成空隙510；介质层700，所述介质层700覆盖所述源漏掺杂层410侧壁及顶部，所述介质层700内具有栅极槽，所述栅极槽露出所述鳍部的顶部及侧壁；第一高k栅介质层801，所述第一高k栅介质层801位于所述栅极槽侧壁及底部表面；第一金属栅810，所述第一金属栅810填充满所述栅极槽。
本实施例中，沿所述鳍部延伸方向，所述附加槽500的深度为2nm～8nm。
本实施例中，所述隔离层600位于所述附加槽的底部及侧壁上。所述隔离层600的平行于所述鳍部延伸方向的剖面呈U形。
在其他实施例中，所述隔离层600仅位于所述附加槽500的底部上。
本实施例中，所述隔离层600的材料为SiOCN。
所述第一金属栅810及所述第二金属栅820构成金属栅。所述空隙510内空气的介电常数低，有助于降低所述源漏掺杂层410与金属栅间的寄生电容。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

  1. 一种半导体结构的形成方法，其特征在于，包括：
    提供衬底及凸出于衬底的鳍部，所述鳍部包括相堆叠的多组堆叠结构，每组堆叠结构包括牺牲层以及位于所述牺牲层顶部的半导体层；
    形成横跨所述鳍部的伪栅，所述伪栅覆盖所述鳍部的部分顶部和部分侧壁；
    刻蚀所述伪栅两侧的所述鳍部形成源漏凹槽，所述源漏凹槽露出位于所述伪栅底部的所述鳍部；
    刻蚀所述源漏凹槽露出的位于所述伪栅底部的所述鳍部的所述牺牲层，以在刻蚀后的所述牺牲层沿所述鳍部延伸方向的两侧形成附加槽，所述附加槽具有朝向所述源漏凹槽的开口，刻蚀后的所述牺牲层沿所述鳍部延伸方向的两侧侧壁构成所述附加槽的底部；
    在所述附加槽的底部上形成隔离层，且所述隔离层未填充满所述附加槽；
    形成填充满所述源漏凹槽的源漏掺杂层，所述源漏掺杂层封堵所述开口，所述源漏掺杂层与所述隔离层间围成空隙；
    形成覆盖所述源漏掺杂层侧壁、顶部及所述伪栅侧壁的介质层；
    去除所述伪栅，形成栅极槽；
    去除所述伪栅后，去除剩余所述牺牲层，相邻所述半导体层及位于相邻所述半导体层之间的所述隔离层围成栅极通孔；
    在所述栅极槽侧壁及底部表面形成第一高k栅介质层，在所述栅极通孔内壁表面形成第二高k栅介质层；
    形成填充满所述栅极槽的第一金属栅，形成填充满所述栅极通孔的第二金属栅。
  2. 如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层位于所述附加槽的底部及侧壁上；
    形成所述隔离层的步骤包括：
    在所述源漏凹槽侧壁与底部、所述附加槽侧壁与底部、所述伪栅侧壁与顶部上形成隔离膜；
    形成填充满所述附加槽的填充层；
    去除所述源漏凹槽侧壁与底部、所述伪栅侧壁与顶部上的隔离膜，剩余所述隔离膜形成所述隔离层；
    去除所述填充层。
  3. 如权利要求2所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺形成所述隔离膜。
  4. 如权利要求2所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或者原子层沉积工艺形成所述填充层。
  5. 如权利要求2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺去除所述填充层。
  6. 如权利要求2所述的半导体结构的形成方法，其特征在于，所述填充层的材料为无定形碳。
  7. 如权利要求1所述的半导体结构的形成方法，其特征在于，沿所述鳍部延伸方向，所述附加槽的深度为2nm～8nm。
  8. 如权利要求1所述的半导体结构的形成方法，其特征在于，所述隔离层的材料为SiOCN。
  9. 如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述伪栅的步骤中，还包括在所述伪栅顶部形成硬掩膜层。
  10. 如权利要求9所述的半导体结构的形成方法，其特征在于，形成所述伪栅后，且形成所述源漏凹槽前，还包括：在所述伪栅侧壁及所述硬掩膜层侧壁上形成侧墙。
  11. 如权利要求1所述的半导体结构的形成方法，其特征在于，所述牺牲层的材料为锗化硅、硅、锗、碳化硅、砷化镓或镓化铟；所述半导体层的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。
  12. 如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述伪栅前，还包括：在所述衬底顶部、所述鳍部顶部与侧壁上形成衬垫氧化层。
  13. 一种半导体结构，其特征在于，包括：
    衬底及凸出于衬底的鳍部，所述鳍部包括多个相堆叠的半导体层，相邻所述半导体层间具有间距；
    隔离层，相邻所述半导体层之间且沿所述鳍部延伸方向两侧侧壁处分别具有一个所述隔离层，相邻所述半导体层及位于相邻所述半导体层之间的所述隔离层围成栅极通孔；
    第二高k栅介质层，所述第二高k栅介质层位于所述栅极通孔内壁表面上；
    第二金属栅，所述第二金属栅填充满所述栅极通孔；
    源漏凹槽，所述源漏凹槽位于所述鳍部两侧；
    源漏掺杂层，所述源漏掺杂层填充满所述源漏凹槽，所述源漏掺杂层与所述第二金属栅间围成附加槽，所述附加槽具有朝向所述源漏凹槽的开口，所述隔离层位于所述附加槽的底部上且未填充满所述附加槽，所述源漏掺杂层与所述隔离层间围成空隙；
    介质层，所述介质层覆盖所述源漏掺杂层侧壁及顶部，所述介质层内具有栅极槽，所述栅极槽露出所述鳍部的顶部及侧壁；
    第一高k栅介质层，所述第一高k栅介质层位于所述栅极槽侧壁及底部表面；
    第一金属栅，所述第一金属栅填充满所述栅极槽。
  14. 如权利要求13所述的半导体结构，其特征在于，所述隔离层位于所述附加槽的底部及侧壁上。
  15. 如权利要求13所述的半导体结构，其特征在于，沿所述鳍部延伸方向，所述附加槽的深度为2nm～8nm。
  16. 如权利要求13所述的半导体结构，其特征在于，所述隔离层的材料为SiOCN。
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